TWI533698B - 具有圖元內記憶體的高動態範圍圖像感測器 - Google Patents
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Description
本創作涉及一種互補金屬氧化半導體(CMOS)圖像感測器，更具體地，尤其涉及一種使用具有不同復位時間及圖元記憶體的的圖元的高動態範圍圖像感測器。
設計圖像感測器的挑戰之一在於需要圖像感測器展現出高動態範圍。很多應用，尤其是室外應用，需要圖像傳感器具有高動態範圍來適用於非常亮和非常暗的區域。例如，一些應用的照明條件可能從夜視的低於1勒克斯到明亮日光下的超過10,000勒克斯。真實世界景象的光照強度的變化範圍可能達到或超過100分貝。生物視覺系統和鹵化銀膠片能夠對高動態範圍景象(100分貝以上)進行成像而幾乎不損失對比度資訊，而開發出能夠做到這一點的電子圖像感測器則頗具挑戰性。
目前大多數圖像感測器的動態範圍是有限的，通常在50分貝到80分貝之間。因此，捕捉到的景象的相關資訊內容被損失掉了。所以，需要有能夠更精確地捕捉景象的高動態範圍(HDR)圖像感測器。
當這些現有的感測器被用於捕捉帶有非常亮的區域的景象時，在圖像浮散(blooming)中光照強度會出現比較大的變化。由這個非常亮的光源照
亮的圖元飽和並將訊號溢出到相鄰的圖元，使得輸出圖像的明亮區域擴大而丟失了真實的圖像。
試圖為CMOS圖像感測器擴大動態範圍的現有技術包括：
1.測量達到閾值的時鐘週期的個數。見，例如，Konuma的編號5,650,643的美國專利。
2.捕捉具有不同積分時間的兩個或更多關聯圖像，並將該多個圖像合併為單個高動態範圍圖像。見，例如，"Wide Intrascene Dynamic Range CMOS APS Using Dual Sampling'',Orly Yadid-Pecht等，1997 IEEE Workshop on Charge-Coupled Device and Advanced Image Sensors，以及"A 640×512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating Point Pixel Level ADC",D.X.D.Yang等，ISSCC Digest of Technical Papers,1999年2月。
3.對數轉換功能圖元架構。見，例如，S.Kavadias等，“A logarithmic response CMOS image sensor with on-chip calibration”,IEEE J.Solid State Circuits，第35卷，第8號，2000年8月。
4.在積分過程中改變復位門的等級。其電流向電荷轉化的功能被壓縮，從而提高最大非飽和電流。見，例如，Sayag的編號5.055,667的美國專利，以及S.J.Decker等的“A 256×256 CMOS Imaging Array with Wide Dynamic Range Pixels and Column-Parallel Digital Output”,IEEE J.Solid State Circuits，第33卷，pp.2081-2091,1998年12月。
5.在空間上改變曝光：
a.中性密度篩檢程式被置於感測器上，以使得具有低透光率(darker)篩檢程式的圖元對高亮度的光進行採樣，而具有高透光率(lighter)
篩檢程式的圖元對低亮度的光進行採樣。使用低通濾波或更精密的技術例如三次插值來合成高動態範圍圖像。見，例如，Nayer的編號6,864,916的美國專利。
b.單獨地復位圖元。見，例如，Merrill的編號5,892,541的美國專利，以及Orly Yadid-Pecht等的編號6,175,383的美國專利。
'383專利值得進一步討論。由第一圖(複製了'383專利的第三圖)可見，對照傳統的3T APS設計，'383專利用一個附加的電晶體實現了單獨圖元復位。這些圖元的復位可以在不同時間進行，但是所有圖元的採樣都是在採樣時間完成的。藉由為每個圖元改變其復位時間，復位時間與採樣時間之間的時間(積分週期)可以根據需要為每個圖元而改變。
由第一圖可見，'383專利還教導了藉由啟動行選擇電晶體56並讀取列匯流排60上的電壓來進行無損性讀取。無損性讀取可以用於為感興趣的給定範圍來確定最佳曝光週期。
在運行中，當行復位線路RRST和列復位線路CRST 52同時較高時，邏輯復位電晶體48會打開(turn on)且節點LRST 50為高，而該圖元將被復位。否則，行復位電晶體48中藉由低電壓，該低電壓不會啟動該邏輯復位電晶體。同一列上的圖元共用列復位線路52。再轉到第二圖(複製了'383專利的第五圖),'383專利示出了，藉由改變單個圖元的復位時間，可以實現T、T1、T2或T3的積分時間。注意每個圖元不包含記憶體，而且圖元的復位時間必須由週邊處理線路決定。
這個現有的解決方案與其它技術相比具有優勢，但其仍無法提供完全令人滿意的性能。
本創作所要解決之技術問題在於提供一種具有圖元內記憶體的高動態範圍圖像感測器。
為解決上述技術問題，本創作採用如下技術方案：一種用於圖像感測器的圖元，包括：光電二極體；由行線路和列線路控制的記憶體閂鎖電路，該記憶體閂鎖電路將控制訊號閂鎖並存儲在記憶體節點中，該控制訊號控制該光電二極體的積分週期；源極跟隨電晶體，其接收來自該光電二極體的光電二極體訊號，並將該光電二極體訊號放大以用於讀取到訊號線路。
進一步地，藉由讀取行選擇電晶體來進行所述讀取到訊號線路的操作。
進一步地，所述光電二極體訊號施加在浮動節點上，該浮動節點連接到該源極跟隨電晶體的柵極。
進一步地，使用由復位線路控制的復位電晶體來復位所述浮動節點，該浮動節點被復位到由線路VD承載的電壓VD。
進一步地，該記憶體閂鎖電路包括：由所述行線路控制的行選擇電晶體；以及在該光電二極體與浮動節點之間的傳輸電晶體，該傳輸電晶體由該控制訊號控制。
進一步地，該控制訊號啟動該光電二極體的積分週期。
進一步地，該控制訊號由該列線路承載，在該列線路中，所述控制訊號在該行線路被脈衝之前和之後是穩定的。
進一步地，當該光電二極體不在所述積分週期內時，該光電二極體訊號向放電線路放電。
進一步地，所述放電線路為線路VD。
進一步地，所述光電二極體為釘紮光電二極體。
本創作也可採用另一種技術方案：一種用於圖像感測器的圖元，包括：光電二極體；由行線路和列線路控制的記憶體閂鎖電路，該記憶體閂鎖電路將控制訊號閂鎖並存儲在記憶體節點中，該控制訊號控制該光電二極體的積分週期；在該光電二極體與浮動節點之間的傳輸電晶體；源極跟隨電晶體，其接收來自該光電二極體的光電二極體訊號，在經該傳輸電晶體傳輸後，所述源極跟隨電晶體將該光電二極體訊號放大以用於讀取到訊號線路。
進一步地，使用由復位線路控制的復位電晶體來復位所述浮動節點。
進一步地，所述記憶體閂鎖電路包括：由該行線路控制的行選擇電晶體；以及在所述光電二極體和線路VD之間的側向溢流口電晶體，該側向溢流口電晶體由所述控制訊號控制。
進一步地，所述控制訊號啟動該光電二極體的積分週期。
進一步地，所述光電二極體為釘紮光電二極體。
進一步地，該控制訊號由該列線路承載，在該列線路中，所述控制訊號在該行線路被脈衝之前和之後是穩定的。
進一步地，當所述光電二極體不在積分週期中時，該光電二極體訊號向放電線路放電。
進一步地，該放電線路為線路VD。
相較於習知技術，本創作提供的圖像感測器藉由單獨控制每個圖元的曝光時間來擴大圖像感測器的動態範圍。
102‧‧‧行解碼器和行驅動電路
104‧‧‧列解碼器
106‧‧‧圖元曝光記憶體
108‧‧‧定時和控制電路
110‧‧‧列類比數位轉換器
112‧‧‧列相關二次採樣(CDS)
第一圖係使用四個電晶體的習知技術中的圖元設計。
第二圖係第一圖習知技術中的圖元的時間圖。
第三圖係根據公開的實施例的圖元中應用的記憶體閂鎖電路。
第四圖係第三圖中的記憶體閂鎖電路的運行的時間圖。
第五圖係根據公開的實施例的圖元的電路圖。
第六圖係第五圖中圖元的運行的時間圖。
第七圖係根據另一公開的實施例的圖元的電路圖。
第八圖係第七圖中圖元的運行的時間圖。
第九圖係用於讀出第五圖中圖元的讀取電路的框圖。
第十圖係用於讀出第七圖中圖元的讀取電路的框圖。
在接下來的說明中，術語“實施例”並不限定為多於一個實施例，相反，其範圍包括一個實施例，多於一個實施例，或可能是所有實施例。
如將在下面詳述地，公開的實施例藉由單獨控制每個圖元的曝光時間來擴大圖像感測器的動態範圍。進一步地，公開的實施例中，每個圖元具有“記憶體單元”。在曝光開始之前，該光感測器連接到放電線路(drain)。
另外，公開的實施例能夠以高幀率來運行該圖像感測器。進一步地，該圖像感測器使用來自前一幀或前多幀的資訊來為當前幀預期曝光時間。
第三圖示出了包含在公開的圖像感測器的圖元中的記憶體閂鎖電路。該記憶體閂鎖電路完成閂鎖的功能。其包括開關電晶體M1，閂鎖電晶體M2，和記憶體節點MEM。固有寄生電容器、開關電晶體M1的柵極電容、以及閂鎖電晶體M2的源極的PN結電容，被用作存儲裝置來存儲邏輯高訊號或邏輯低訊號。閂鎖電晶體M2的柵極連接到行復位線路ROW。閂鎖電晶體M2的漏極連接到列復位線路COL。閂鎖電晶體M2的源極連接到記憶體節點MEM。
第四圖示出了用於實現閂鎖功能的時間圖。在第四圖中，使ROW訊號產生脈衝。在第一個脈衝處，線路COL上的訊號被置於記憶體節點MEM上。在ROW線路上的第一個脈衝的下降沿，使得電晶體M2關斷(shut off)，並導致該訊號存儲在記憶體節點MEM中。為了最小化對光電二極體的影響，在一個實施例中，線路COL上的邏輯值在ROW的邏輯值變為高之前就已就位(也即，穩定)，並且該邏輯值將保持到ROW變為低之後。
由於ROW上的訊號為低，COL的邏輯值不會影響存儲在記憶體節點MEM中的邏輯值。注意在第四圖中，圖示的陰影區域表示不確定的或不相干的訊號。在第四圖中，如果COL上的訊號為高，那麼在ROW線路脈衝形成高訊號後，該記憶體節點將為高。如果COL上的訊號為低(見於第三個ROW脈衝的起始)，那麼該記憶體節點MEM將為低。最終，就在最後一個ROW脈衝之前，COL訊號變為高，而記憶體節點MEM再一次變為高。如此，第三圖運行為一個存儲在列復位線路COL上的訊號的存儲裝置。存儲由該行復位線路ROW來啟動。
第五圖示出了能夠進行實現單獨圖元復位和圖元內記憶體的全圖元電路。示出了單個的圖元，其包含了第三圖中電晶體M1和M2的閂鎖功能。在第五圖中，該記憶體節點被標為NTX。M1是該光電二極體和源極跟隨器M4
的柵極之間的傳輸門。注意第五圖中示出了光電二極體，但是可以理解，可以很容易地用其它類型的光敏裝置如釘紮光電二極體、光電門及類似物來替代該光電二極體。因此，在此處及權利要求書中使用的術語光電二極體，代表任何能夠將入射光轉換為電訊號的光敏裝置。
M4為源極跟隨器，其在浮動節點NF上的訊號將被讀出時，對該浮動節點NF上的該訊號進行放大。M3為用於將該浮動節點NF復位為固定電壓的復位電晶體。
通常，行讀取選擇電晶體M5是關斷的，除非在需要讀取圖元行時，它會被打開。因此，選擇電晶體M5將圖元與列訊號匯流排SIG隔離。
復位電晶體M3的柵極連接到行匯流排RST。復位電晶體M3和源極跟隨器M4的漏極均連接到線路VD，典型地，線路VD是在多數情況下具有電壓VD的電源線。閂鎖電晶體M2的柵極連接到行復位線路ROW，且其漏極連接到列復位線路COL。行匯流排RST總是處於活動狀態，除非該行被選出來讀取。當該行沒有被選出讀取時(也即，當行匯流排RST為高時)，該浮動節點NF連接到線路VD。
作為替代方式，該浮動節點NF可以連接到單獨的電源電壓參考並被單獨控制。換言之，該復位電晶體M3的漏極可以不連接到線路VD，而是連接到單獨的線路，該線路具有另外的電源電壓參考。這可能有利於控制“暗電路(dark current)”。
利用圖元設計中的該記憶體節點NTX，在這個圖元的積分開始之前，高電壓訊號(來自列復位線路COL)就被存儲在NTX中。這使得該傳輸電晶體M1打開。於是，由於行匯流排RST也為高，該光電二極體連接到承載著電
壓VD的線路VD。這個光電二極體中在積分開始之前聚集的電荷將會向線路VD排放。因此，由於該光電二極體可以向線路VD排放，該光電二極體在積分之前就“空”了。這可以防止浮散。一方面，電晶體M1也可以被視為是一個“復位”電晶體，因為如果M1打開，該光電二極體會被保持或復位到線路VD上的電壓VD。
當這個圖元的積分開始，記憶體節點NTX中的訊號(從列復位線路COL上的訊號)變換到低。當NTX變為低，該光電二極體被與該浮動節點NF和線路VD隔離。然後，該光電二極體開始積蓄電荷。
具體地，第六圖示出了時間圖，其中作為例子，假設每個圖元共有5個可能的積分時間。假設該圖元的積分時間是T3。當為具有積分時間T5和T4的圖元選擇該行時，該列復位線路COL為高。在ROW線路上的第三個脈衝之前，該記憶體節點NTX為高。該光電二極體連接到放電線路(線路VD)且電荷不會在該二極體中積聚電荷，因此不會發生浮散。就在該ROW線路上的第三個脈衝之前，該列復位線路COL變為低一這表示對於該圖元，積分應該開始。因為COL為低，所以從所述第三個脈衝的上升沿開始，該記憶體節點NTX為低。
由於NTX承載著一個低訊號，傳輸門M1關斷(將該光電二極體從線路VD隔離和斷開)，且電荷開始在該光電二極體中積聚。在採樣時間，該ROW線路和COL線路均為高，啟動了該傳輸電晶體M1。該RST線路為低，其關斷了該復位電晶體M3。而後，光電二極體中積聚的電荷移到該浮動節點NF。節點NF上的訊號接著被源極跟隨器M4放大，並在選擇電晶體M5被線路RS打開時被讀取。
可見，藉由控制該ROW線路和COL線路上的訊號，可以在逐個圖元的基礎上對每個圖元的積分週期進行控制。在實用中，由於每個COL線路對應一列的圖元，可以同時對一整行圖元的積分時間進行控制。注意示出了另外兩個訊號：Hold1和Hold2。這兩個訊號與列放大器中的相關二次採樣(CDS)電路關聯地使用。對這兩個訊號的使用在本領域中已有，而且一般地，在復位和讀取過程中對訊號線路進行採樣來消除固定雜訊和kTC雜訊。
第七圖為根據本發明公開的圖元的另一實施例。該圖元能夠利用圖元內記憶體進行個體圖元復位。該閂鎖電晶體M2和開關M1作為光電二極體圖元內的側向溢流口(lateral overflow drain)。在積分開始之前，該記憶體節點NLRST總為高。該側向溢流口電晶體M1打開，從而將該光電二極體連接到承載著電壓VD的線路VD。於是，該光電二極體在積分之前為“空”，且在積分之前也沒有浮散。與第五圖所示實施例不同，第七圖中的這個光電二極體訊號傳輸電晶體M5由專線TX控制，而不是由COL和ROW的組合來控制。
第八圖所示的時間圖描繪了第七圖中圖元的運行。仍假設這個特定的圖元的積分時間是T3。就在ROW線路的第三個脈衝之前，該圖元的COL線路變為低。這使得在記憶體節點NLRST處存儲低訊號，從而將該光電二極體從該線路VD隔離。在積分之前，該線路NLRST已經存儲了來自該COL線路的高訊號，其打開該電晶體M1並將該光電二極體連接到VD。在積分時間週期隨COL線路轉低而開始後，該光電二極體被隔離而可以開始積聚電荷。在讀取時間，線路TX變高並打開光電二極體訊號傳輸電晶體M5，允許光電二極體中積聚的電荷轉到浮動節點NF。注意就在讀取之前，藉由在線路RST上施加一個高訊號來
打開復位電晶體M3從而復位該浮動節點NF。節點NF上的訊號被源極放大器M4放大，並被讀取到線路SIG上。
實用中，每個幀內的可能的積分週期的數目限定在一個具體數位。積分週期的數目為2、4、8、或16等數字可能會比較有利。可見，所有這些數字都是2的冪並取決於多少比特被用於表示積分週期。在實施中，一個N個可能的積分週期的表覆蓋了每個圖元的所有可能的曝光次數。每個圖元具有標記n(n在1和N之間)，表示曝光時間。實際的曝光時間可以在該曝光時間表中找到。每個圖元的曝光時間取決於，例如，回顧之前的一幀或多幀且在積分結束發出的訊號低於飽和水準。
本領域技術人員將會理解，週邊控制電路用於向線路發送合適的定時訊號和高/低訊號。第五圖中的圖元的一個示例性結構如第九圖所示。定時和控制電路108連接到圖元曝光記憶體106。該圖元曝光記憶體106由之前的一幀或多幀識別出畫面中呈現飽和水準或低亮度水準的區域。基於這一資訊，被影響的圖元的積分週期被向上或向下調整以擴大動態範圍。該定時和控制電路108向行解碼器和行驅動電路102、列相關二次採樣(CDS)112和列類比數位轉換器110、以及列解碼器104提供控制訊號。這些訊號實現了每個圖元的復位、讀取、和積分時間功能。第十圖示出了第七圖中圖元的類似電路。注意該記憶體和控制電路可以和該圖像感測器位於同一晶片或不同的晶片上。
各個實施例的特徵和方面可以併入到其它實施例中，且本文中所描述的實施例可以在不具有所描述或介紹的全部特徵和方面而得以實施。本領域普通技術人員將會理解，儘管已經為說明之目的而對該系統和方法的具體例子和實施例進行了介紹，在不脫離本發明的精神和範圍的前提下，可以進行各
種各樣的改動。例如，本發明的實施例可以用於具有不同類型光敏裝置的圖像感測器，這些光敏裝置例如光電二極體、光電門、釘紮光電二極體、及其等同物。另外，一個實施例的特徵可以併入到其他實施例中，即使本文中並未在單個實施例中將那些特徵一併介紹。因此，本發明如隨附的權利要求書所述。
儘管本創作的某些方面由以下的某些權利要求表達，發明人事實上已經考慮到了本創作任一權利要求的不同方面。因此，發明人保留在提交申請後增加權利要求的權利，從而為本創作的其他方面增加另外的權利要求。
Claims (16)
- 一種用於圖像感測器的圖元，包括：光電二極體；由行線路和列線路控制的記憶體閂鎖電路，該記憶體閂鎖電路將控制訊號閂鎖並存儲在記憶體節點中，該控制訊號控制該光電二極體的積分週期；源極跟隨電晶體，其接收來自該光電二極體的光電二極體訊號，並將該光電二極體訊號放大以用於讀取到訊號線路；其中，該記憶體閂鎖電路包括：由所述行線路控制的行選擇電晶體；以及在該光電二極體與浮動節點之間的傳輸電晶體，該傳輸電晶體由該控制訊號控制，該傳輸電晶體被配置為在該圖元的積分開始之前被打開以將該光電二極體排放至線路VD，並在該圖元的積分開始時被關斷。
- 如申請專利范圍第1項所述之圖元，其中，藉由讀取行選擇電晶體來進行所述讀取到訊號線路的操作。
- 如申請專利范圍第1項所述之圖元，其中，所述光電二極體訊號施加在浮動節點上，該浮動節點連接到該源極跟隨電晶體的柵極。
- 如申請專利范圍第1項所述之圖元，其中，使用由復位線路控制的復位電晶體來復位所述浮動節點，該浮動節點被復位到由線路VD承載的電壓VD。
- 如申請專利范圍第1項所述之圖元，其中該控制訊號啟動該光電二極體的積分週期。
- 如申請專利范圍第1項所述之圖元，其中，該控制訊號由該列線路承載，在該列線路中，所述控制訊號在該行線路被脈衝之前和之後是穩定的。
- 如申請專利范圍第1項所述之圖元，其中，當該光電二極體不在所述積分週期內時，該光電二極體訊號向放電線路放電。
- 如申請專利范圍第7項所述之圖元，其中，所述放電線路為線路VD。
- 如申請專利范圍第1項所述之圖元，其中，所述光電二極體為釘紮光電二極體。
- 一種用於圖像感測器的圖元，包括：光電二極體；由行線路和列線路控制的記憶體閂鎖電路，該記憶體閂鎖電路將控制訊號閂鎖並存儲在記憶體節點中，該控制訊號控制該光電二極體的積分週期；在該光電二極體與浮動節點之間的傳輸電晶體；源極跟隨電晶體，其接收來自該光電二極體的光電二極體訊號，在經該傳輸電晶體傳輸後，所述源極跟隨電晶體將該光電二極體訊號放大以用於讀取到訊號線路；其中，該記憶體閂鎖電路包括：由所述行線路控制的行選擇電晶體；以及在該光電二極體與浮動節點之間的側向溢流口電晶體，該側向溢流口電晶體由該控制訊號控制，該側向溢流口電晶體被配置為在該圖元的積分開始之前被打開以將該光電二極體排放至線路VD，並在該圖元的積分開始時被關斷。
- 如申請專利范圍第10項所述之圖元，其中，使用由復位線路控制的復位電晶體來復位所述浮動節點。
- 如申請專利范圍第10項所述之圖元，其中，所述控制訊號啟動該光電二極體的積分週期。
- 如申請專利范圍第10項所述之圖元，其中，所述光電二極體為釘紮光電二極體。
- 如申請專利范圍第10項所述之圖元，其中，該控制訊號由該列線路承載，在該列線路中，所述控制訊號在該行線路被脈衝之前和之後是穩定的。
- 如申請專利范圍第10項所述之圖元，其中，當所述光電二極體不在積分週期中時，該光電二極體訊號向放電線路放電。
- 如申請專利范圍第15項所述之圖元，其中，該放電線路為線路VD。
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