WO2014181791A1 - 固体撮像装置 - Google Patents

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WO2014181791A1
WO2014181791A1 PCT/JP2014/062238 JP2014062238W WO2014181791A1 WO 2014181791 A1 WO2014181791 A1 WO 2014181791A1 JP 2014062238 W JP2014062238 W JP 2014062238W WO 2014181791 A1 WO2014181791 A1 WO 2014181791A1
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reference signal
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current sources
conversion units
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田中　孝典
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オリンパス株式会社
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Definitions

  • the present invention relates to a solid-state imaging device used for a digital camera, a digital video camera, an endoscope, and the like.
  • This application claims priority based on Japanese Patent Application No. 2013-098723 for which it applied to Japan on May 8, 2013, and uses the content here.
  • a column A / D type solid-state imaging device is known as means for A / D converting a pixel signal read from a pixel and realizing high-speed reading of the pixel signal (see, for example, Patent Document 1).
  • FIG. 8 shows a configuration equivalent to the solid-state imaging device described in Patent Document 1.
  • the pixel unit 1000 includes a plurality of pixels 1001 arranged in a matrix.
  • the pixel 1001 includes a photoelectric conversion element that converts incident light into an electrical signal, generates a pixel signal, and outputs the generated pixel signal to a vertical signal line VTL arranged for each pixel column.
  • the reference signal generation unit 1005 generates a ramp signal RAMP that is a reference signal whose voltage value increases or decreases linearly with the passage of time.
  • the A / D conversion unit 1006 constitutes a so-called single slope A / D conversion circuit (SSADC), and includes a comparator 1013 and a counter 1014.
  • the comparator 1013 and the counter 1014 included in the same A / D conversion unit 1006 are arranged in the column direction (vertical direction, vertical direction in FIG. 8) of the pixel unit 1000.
  • the A / D conversion unit 1006 is arranged for each pixel column, and is arranged in the row direction (horizontal direction, horizontal direction in FIG. 8) of the pixel unit 1000.
  • the comparator 1013 compares the ramp signal RAMP generated by the reference signal generator 1005 with the pixel signal read from the pixel 1001, and based on the comparison result, the pulse width corresponding to the magnitude of the pixel signal Is generated.
  • the counter 1014 converts the pulse width of the pulse signal into a count value by counting the count clock CNTCLK whose frequency is known during a period corresponding to the pulse signal generated by the comparator 1013.
  • the counter 1014 holds a digital signal based on the count value, and the held digital signal is arranged in the row direction in accordance with the horizontal transfer control signals H1 to H4 generated by the horizontal scanning circuit 1003. Output to the horizontal signal transfer line HTL.
  • the vertical scanning circuit 1002 controls the operation of the pixel 1001.
  • the horizontal scanning circuit 1003 generates horizontal transfer control signals H1 to H4 for outputting the digital signal held by the counter 1014 to the horizontal signal transfer line HTL.
  • the output unit 1007 is configured by a sense amplifier, for example, and buffers a signal output to the horizontal signal transfer line HTL and outputs it as an imaging signal.
  • the timing control unit 1004 generates a clock that controls the reference signal generation unit 1005 and a count clock CNTCLK that is a clock counted by the counter 1014. Further, the timing control unit 1004 generates a control signal for controlling operations of the vertical scanning circuit 1002 and the horizontal scanning circuit 1003.
  • FIG. 9 shows an example of the configuration of the reference signal generation unit 1005a configured with a DAC.
  • the reference signal generation unit 1005a includes a current source cell unit 1010, a shift register 1011, and a resistor 1012.
  • the current source cell unit 1010 has a plurality of current source cells 1015 arranged in a matrix.
  • the number of rows of a matrix composed of a plurality of current source cells 1015 is i, and the number of columns is j.
  • the shift register 1011 outputs a selection signal SEL to the current source cell unit 1010 in synchronization with the count clock CNTCLK, and sequentially selects the current source cells 1015 that output current.
  • the resistor 1012 converts the current flowing through the current source cell unit 1010 into a voltage.
  • One end of the resistor 1012 is connected to a reference voltage source that supplies the reference voltage VREF, and the other end of the resistor 1012 is connected to the current source cell unit 1010.
  • a ramp signal RAMP is output from the other end of the resistor 1012.
  • FIG. 10 shows an example of the configuration of the current source cell 1015.
  • the current source cell 1015 includes a current source 1016 and switches 1017 and 1018.
  • the current source 1016 passes a constant current (current value: IREF).
  • the switches 1017 and 1018 are switches for switching a path through which a constant current flows.
  • One end of the switch 1017 is connected to an output terminal that outputs the ramp signal RAMP, and the other end of the switch 1017 is connected to one end of the current source 1016.
  • One end of the switch 1018 is connected to a reference voltage source that supplies a reference voltage VREF, and the other end of the switch 1018 is connected to one end of a current source 1016.
  • the on / off switching of the switch 1017 is controlled by a selection signal SEL, and the on / off switching of the switch 1018 is controlled by an inverted signal xSEL obtained by inverting the selection signal SEL.
  • the inverted signal xSEL When the selection signal SEL is high, the inverted signal xSEL is low. At this time, the switch 1017 is turned on, the switch 1018 is turned off, and a constant current flows through the resistor 1012. When the selection signal SEL is low, the inverted signal xSEL is high. At this time, the switch 1017 is turned off and the switch 1018 is turned on, and a current flows from the reference voltage source. For this reason, the current source 1016 always keeps flowing current. Thus, the current source cell 1015 can flow a stable current immediately after the selection signal SEL becomes High.
  • FIG. 11 shows the operation of the reference signal generation unit 1005a.
  • FIG. 11 shows the waveforms of the count clock CNTCLK and the selection signal SEL, and the current value IRAMP and voltage value VRAMP of the ramp signal RAMP.
  • the horizontal axis in FIG. 11 is time, and the vertical axis is voltage or current.
  • the shift register 1011 selects the selection signal SEL (m, n) (however, 1) in synchronization with the rising or falling edge (falling edge in the illustrated example) of the count clock CNTCLK. ⁇ m ⁇ i, 1 ⁇ n ⁇ j), and the current source cells 1015 are sequentially selected.
  • the current value IRAMP flowing through the resistor 1012 increases by the current value IREF [A] output from one current source cell 1015. Therefore, when the resistance value of the resistor 1012 is RREF, the voltage value VRAMP of the ramp signal RAMP is reduced by IREF ⁇ RREF [V].
  • the reference signal generation unit 1005a generates a ramp signal whose voltage value changes from VREF [V] to (VREF-i ⁇ j ⁇ IREF ⁇ RREF) [V] in synchronization with the count clock CNTCLK. Generate.
  • the lamp has a resolution of 8 bits (16 ⁇ 16) and an amplitude of 1 V A signal can be generated.
  • the reference signal generation unit 1005 can be configured not only by a D / A conversion circuit (DAC) but also by an integration circuit, for example.
  • FIG. 12 shows an example of the configuration of the reference signal generation unit 1005b configured with an integrating circuit having a capacitor.
  • the reference signal generation unit 1005b includes a current source 1016, a capacitor 1019, and switches 1020 and 1021.
  • the current source 1016 passes a constant current.
  • the switch 1020 is a switch for resetting the capacitor 1019.
  • the switch 1021 is a switch for connecting the capacitor 1019 and the current source 1016.
  • One end of the switch 1020 is connected to a reference voltage source that supplies a reference voltage VREF, and the other end of the switch 1020 is connected to one end of a capacitor 1019.
  • One end of the switch 1021 is connected to one end of the capacitor 1019 and the other end of the switch 1020, and the other end of the switch 1021 is connected to one end of the current source 1016.
  • Switching on and off of the switch 1020 is controlled by a reset signal RST, and switching on and off of the switch 1021 is controlled by a start signal ST.
  • FIG. 13 shows the operation of the reference signal generation unit 1005b.
  • FIG. 13 shows the waveforms of the reset signal RST and start signal ST and the voltage value VRAMP of the ramp signal RAMP.
  • the horizontal axis in FIG. 13 is time, and the vertical axis is voltage.
  • the switch 1020 is turned on when the reset signal RST goes high. As a result, the capacitor 1019 is reset, and the voltage value VRAMP of the ramp signal RAMP becomes VREF. Subsequently, when the reset signal RST becomes Low, the switch 1020 is turned off.
  • the reference signal generation unit 1005 includes a large number of current sources, large capacitors, and the like, and thus has a large circuit area. Therefore, in the prior art, the reference signal generation unit 1005 is arranged on the left side of the pixel unit 1000 and the A / D conversion unit 1006.
  • the reference signal generation unit 1005 is arranged on the left side of the pixel unit 1000 and the A / D conversion unit 1006, the lateral width of the solid-state imaging device (the width of the solid-state imaging device in the row direction of the pixel unit 1000) is increased. It is.
  • the present invention has been made in view of the above-described problems, and an object thereof is to reduce the width of the solid-state imaging device in the row direction of the pixel portion.
  • the solid-state imaging device includes a photoelectric conversion element, a pixel unit in which a plurality of pixels that output pixel signals are arranged in a matrix, and a plurality of current sources.
  • a reference signal generation unit that generates a reference signal that increases or decreases over time, and a plurality of A / D conversion units that are arranged in one or more columns of the pixel unit and are arranged in the row direction of the pixel unit; Have.
  • the A / D converter counts a count clock for a period according to the magnitude of the pixel signal based on a comparator that compares the reference signal and the pixel signal, and a comparison result by the comparator. And a counter.
  • the comparator and the counter included in the same A / D conversion unit are arranged in the column direction of the pixel unit. At least some of the plurality of current sources are arranged in the row direction of the pixel unit, and in the column direction of the pixel unit with respect to the plurality of comparators included in the plurality of A / D conversion units. Opposite.
  • the plurality of comparators included in the plurality of A / D conversion units are disposed between the plurality of current sources and the plurality of counters included in the plurality of A / D conversion units.
  • the width in the column direction of the pixel unit of the region where the plurality of current sources is arranged is the plurality of the plurality of current sources.
  • the region where the current source is disposed may be smaller than the width of the pixel portion in the row direction.
  • the reference signal generation unit includes a plurality of delay circuits that delay and output an input signal in synchronization with the count clock.
  • a selection circuit configured to connect in series and select the plurality of current sources may be included.
  • the plurality of delay circuits may be arranged in the row direction of the pixel portion, and may be opposed to at least a part of the plurality of current sources in the column direction of the pixel portion.
  • the plurality of comparators included in the plurality of A / D conversion units are disposed between the plurality of current sources and the plurality of delay circuits and the plurality of counters included in the plurality of A / D conversion units. May be.
  • the reference signal generation unit may be an integration circuit having the plurality of current sources and a plurality of capacitors. At least a part of the plurality of current sources and at least a part of the plurality of capacitors are arranged in the row direction of the pixel unit, and the plurality of comparators included in the plurality of A / D conversion units and the You may oppose in the said column direction of a pixel part.
  • the plurality of comparators included in the plurality of A / D conversion units are arranged between the plurality of current sources and the plurality of capacitors, and the plurality of counters included in the plurality of A / D conversion units. Also good.
  • the plurality of current sources are connected in parallel, and the plurality of capacitors are connected in parallel. It may be connected.
  • a solid-state imaging device includes a first substrate, a second substrate, and the first substrate. And a connecting portion for connecting the second substrate.
  • the pixel portion may be disposed on the first substrate.
  • the reference signal generator and the plurality of A / D converters may be arranged on the second substrate.
  • the connection unit may include a plurality of bumps that transmit the pixel signal to the plurality of A / D conversion units.
  • each of the plurality of bumps includes the reference signal generation unit and the plurality of A It may be arranged between the / D converter.
  • the solid-state imaging device of each aspect described above at least a part of the plurality of current sources are arranged in the row direction of the pixel unit, and the pixel unit with respect to the plurality of comparators included in the plurality of A / D conversion units Therefore, the width of the solid-state imaging device in the row direction of the pixel portion can be reduced.
  • FIG. 1 is a block diagram illustrating a configuration of a solid-state imaging device according to a first embodiment of the present invention. It is a block diagram which shows the structure of the reference signal production
  • FIG. 1 shows the configuration of the solid-state imaging device according to the present embodiment.
  • a solid-state imaging device illustrated in FIG. 1 includes a pixel unit 100, a vertical scanning circuit 102, a horizontal scanning circuit 103, a timing control unit 104, a reference signal generation unit 105, an A / D conversion unit 106, and an output unit 107. And have.
  • the pixel unit 100 includes a plurality of pixels 101 arranged in a matrix.
  • the pixel 101 has a photoelectric conversion element that converts incident light into an electrical signal, generates a pixel signal, and outputs the generated pixel signal to a vertical signal line VTL arranged for each pixel column.
  • the reference signal generation unit 105 generates a ramp signal RAMP that is a reference signal whose voltage value linearly increases or decreases with time.
  • the A / D conversion unit 106 constitutes a so-called single slope A / D conversion circuit (SSADC), and includes a comparator 113 and a counter 114.
  • the comparator 113 and the counter 114 included in the same A / D conversion unit 106 are arranged in the column direction (vertical direction, vertical direction in FIG. 1) of the pixel unit 100.
  • the A / D conversion unit 106 is arranged for each pixel column, and is arranged in the row direction (horizontal direction, horizontal direction in FIG. 1) of the pixel unit 100.
  • the A / D conversion unit 106 is arranged for each column of the pixel unit 100, but the A / D conversion unit 106 may be arranged for each of a plurality of columns of the pixel unit 100.
  • the A / D conversion unit 106 is arranged for each of a plurality of columns of the pixel unit 100, pixel signals output from the pixels 101 of a plurality of different columns are input to one A / D conversion unit 106 in a time-sharing manner, The A / D converter 106 performs A / D conversion.
  • the comparator 113 compares the ramp signal RAMP generated by the reference signal generation unit 105 with the pixel signal read from the pixel 101, and based on the comparison result, the pulse width corresponding to the magnitude of the pixel signal Is generated.
  • the counter 114 converts the pulse width of the pulse signal into a count value by counting the count clock CNTCLK whose frequency is known during a period corresponding to the pulse signal generated by the comparator 113. Further, the counter 114 holds a digital signal based on the count value, and according to the horizontal transfer control signals H1 to Hk (k: the number of columns) generated by the horizontal scanning circuit 103, the held digital signal is Output to the horizontal signal transfer line HTL arranged in the row direction.
  • the vertical scanning circuit 102 controls the operation of the pixel 101.
  • the horizontal scanning circuit 103 generates horizontal transfer control signals H1 to Hk for outputting the digital signal held by the counter 114 to the horizontal signal transfer line HTL.
  • the output unit 107 is composed of, for example, a sense amplifier, buffers the signal output to the horizontal signal transfer line HTL, and outputs it as an imaging signal.
  • the timing control unit 104 generates a clock that controls the reference signal generation unit 105 and a count clock CNTCLK that is a clock counted by the counter 114. Further, the timing control unit 104 generates a control signal for controlling the operations of the vertical scanning circuit 102 and the horizontal scanning circuit 103.
  • the reference signal generation unit 105 includes a D / A conversion circuit (DAC), and includes a current source cell unit 110, a shift register 111, and a resistor 112.
  • the current source cell unit 110 includes a plurality of current source cells 115 arranged in the row direction.
  • the shift register 111 outputs a selection signal to the current source cell unit 110 in synchronization with the count clock CNTCLK, and sequentially selects the current source cells 115 that output current.
  • the resistor 112 converts the current flowing through the current source cell unit 110 into a voltage.
  • One end of the resistor 112 is connected to a reference voltage source that supplies a reference voltage VREF, and the other end of the resistor 112 is connected to the current source cell unit 110.
  • a ramp signal RAMP is output from the other end of the resistor 112.
  • the shift register 111 constituting a selection circuit for selecting a plurality of current source cells 115 is configured by connecting a plurality of delay circuits 116 (D-flip-flops in the illustrated example) in series.
  • the count clock CNTCLK is input to the delay circuit 116 at the left end.
  • the leftmost delay circuit 116 delays and outputs the input count clock CNTCLK.
  • the remaining delay circuit 116 delays and outputs the signal output from the delay circuit 116 adjacent on the left side. Thereby, the plurality of delay circuits 116 operate in synchronization with the count clock CNTCLK.
  • the configuration of the current source cell 115 is the same as the configuration of the current source cell 1015 shown in FIG. 10, for example. Further, since the operation of the reference signal generation unit 105 is the same as the operation illustrated in FIG. 11, description of the operation of the reference signal generation unit 105 is omitted.
  • the reference signal generation unit 105 is opposed to the plurality of A / D conversion units 106 arranged in the row direction in the column direction. More specifically, the plurality of current source cells 115 constituting the current source cell unit 110 of the reference signal generation unit 105 are opposed to the plurality of A / D conversion units 106 in the column direction. A plurality of current source cells 115 constituting the current source cell unit 110 and a plurality of delay circuits 116 constituting the shift register 111 are arranged in the row direction.
  • a plurality of current source cells 115 included in the reference signal generation unit 105, a plurality of comparators 113 included in the plurality of A / D conversion units 106, and a plurality of counters 114 included in the plurality of A / D conversion units 106 are arranged in this order. They are lined up in the row direction. That is, the plurality of comparators 113 included in the plurality of A / D conversion units 106 includes a plurality of current source cells 115 included in the reference signal generation unit 105 and a plurality of counters 114 included in the plurality of A / D conversion units 106. Arranged between.
  • the pixel unit 100, the reference signal generation unit 105, and the plurality of A / D conversion units 106 are arranged in the column direction in this order. That is, the reference signal generation unit 105 is disposed between the pixel unit 100 and the plurality of A / D conversion units 106.
  • the reference signal generator 105 and the vertical signal line VTL are formed in different layers.
  • the reference signal generation unit 105 is formed in another layer on the layer where the vertical signal line VTL is formed.
  • the plurality of current source cells 115 constituting the current source cell unit 110 and the plurality of delay circuits 116 constituting the shift register 111 are arranged in the row direction.
  • one current source cell 115 and one delay circuit 116 are arranged for each column of the pixel unit 100. Therefore, the reference signal generation unit 105 can be arranged between the pixel unit 100 and the comparator 113 so as to face the comparator 113. Therefore, the lateral width of the solid-state imaging device (the width of the solid-state imaging device in the row direction of the pixel unit 100) can be reduced.
  • the arrangement form of the current source cells 115 is not limited to the form shown in FIG. 2 and 3 show other arrangements of the current source cell 115.
  • FIG. In the current source cell unit 110a of the reference signal generation unit 105a shown in FIG. 2, one current source cell 115 is arranged for each of a plurality of columns (two columns in the illustrated example) of the pixel unit 100. One current source cell 115 may be arranged for each of a larger number of columns than two. Further, the current source cells 115 may be arranged at a ratio of q (q ⁇ 2) to p columns (p ⁇ 2) of the pixel unit 100. In the current source cell unit 110b of the reference signal generation unit 105b shown in FIG. 3, the current source cells 115 are arranged over a plurality of rows (three rows in the illustrated example). The current source cells 115 may be arranged over two rows, or the current source cells 115 may be arranged over more than three rows.
  • the width of the reference signal generator 105 in the column direction is smaller. Therefore, it is desirable that the width (vertical width) of the current source cell unit 110 in the column direction is smaller than the width (horizontal width) of the current source cell unit 110 in the row direction. In other words, it is desirable that the width in the column direction of the region where the plurality of current source cells 115 is arranged is smaller than the width in the row direction of the region where the plurality of current source cells 115 are arranged.
  • the width of the current source cell unit 110 in the row direction is substantially the same as the width of the pixel unit 100 in the row direction.
  • the position of the leftmost current source cell 115 of the current source cell unit 110 is substantially the same as the position of the leftmost pixel 101 of the pixel unit 100, and the position of the rightmost current source cell 115 of the current source cell unit 110 is the pixel unit. It is substantially the same as the position of the rightmost pixel 101 of 100.
  • the width of the current source cell unit 110 in the row direction may be larger than the width of the pixel unit 100 in the row direction. Further, the position of the leftmost current source cell 115 of the current source cell unit 110 may be on the left side of the position of the leftmost pixel 101 of the pixel unit 100, or the position of the rightmost current source cell 115 of the current source cell unit 110 may be The position may be on the right side of the position of the pixel 101 at the right end of the pixel unit 100.
  • the current source located on the left side or the right side of the position of the pixel 101 at the left end or the right end of the pixel unit 100 with respect to the entire lateral width of the current source cell unit 110
  • the proportion of the width of the cell portion 110 is preferably 20% or less, for example.
  • the plurality of current source cells 115 are arranged in the row direction of the pixel unit 100, and a plurality of comparators included in the plurality of A / D conversion units 106. Since the pixel portion 100 faces the 113 in the column direction, the width of the solid-state imaging device in the row direction of the pixel portion 100 can be reduced.
  • the configuration of the solid-state imaging device in the second embodiment is the same as the configuration of the solid-state imaging device in the first embodiment except for the configuration of the reference signal generation unit.
  • the reference signal generation unit in the second embodiment is composed of an integration circuit having a capacity.
  • FIG. 4 shows the configuration of the reference signal generation unit 105c in the second embodiment.
  • the reference signal generation unit 105c includes a plurality of current sources 117, a plurality of capacitors 118, and a plurality of switches 119 and 120.
  • the current source 117 supplies a constant current.
  • One end of the capacitor 118 is connected to the ramp signal line 121 arranged in the row direction.
  • the switch 119 is a switch for resetting the capacitor 118.
  • the switch 120 is a switch for connecting the capacitor 118 and the current source 117.
  • One end of the switch 119 is commonly connected to a reference voltage source that supplies a reference voltage VREF, and the other end of the switch 119 is connected to the ramp signal line 121.
  • One end of the switch 120 is connected to the other end of the switch 119 and the ramp signal line 121, and the other end of the switch 120 is connected to one end of the current source 117.
  • Switching on and off of the switch 119 is controlled by a reset signal RST, and switching of on and off of the switch 120 is controlled by a start signal ST.
  • the reference signal generation unit 105c is opposed to the plurality of A / D conversion units 106 arranged in the row direction in the column direction. More specifically, the current source 117 and the capacitor 118 constituting the reference signal generation unit 105c are opposed to the plurality of A / D conversion units 106 in the column direction. The plurality of current sources 117 and the plurality of capacitors 118 constituting the plurality of reference signal generation units 105c are arranged in the row direction. Further, the current source 117 and the capacitor 118 are alternately arranged.
  • a plurality of current sources 117 and a plurality of capacitors 118 included in the reference signal generation unit 105c, a plurality of comparators 113 included in the plurality of A / D conversion units 106, and a plurality of counters 114 included in the plurality of A / D conversion units 106 They are lined up in the column direction in this order. That is, the plurality of comparators 113 included in the plurality of A / D conversion units 106 includes the plurality of current sources 117 and the plurality of capacitors 118 included in the reference signal generation unit 105c, and the plurality of comparators included in the plurality of A / D conversion units 106. It is arranged between the counter 114.
  • the pixel unit 100, the reference signal generation unit 105c, and the plurality of A / D conversion units 106 are arranged in the column direction in this order. That is, the reference signal generation unit 105c is disposed between the pixel unit 100 and the plurality of A / D conversion units 106.
  • the operation of the reference signal generation unit 105c is the same as the operation shown in FIG. 13 except that there are a plurality of current sources, capacitors, and two types of switches, the operation of the reference signal generation unit 105c will be described. Is omitted.
  • a plurality of capacitors 118 are connected in parallel to form one large capacitor. Further, when the start signal ST becomes High when the ramp signal RAMP is generated, the switch 120 is turned on, whereby a plurality of current sources 117 are connected in parallel to form one large current source. As a result, a current having the same magnitude as that of the prior art can be passed.
  • the plurality of current sources 117 and the plurality of capacitors 118 are distributed in the row direction.
  • one current source 117 and one capacitor 118 are arranged for each column of the pixel unit 100. Therefore, the reference signal generation unit 105c can be arranged between the pixel unit 100 and the comparator 113 so as to face the comparator 113. Therefore, the lateral width of the solid-state imaging device (the width of the solid-state imaging device in the row direction of the pixel unit 100) can be reduced.
  • the arrangement form of the current source 117 and the capacitor 118 is not limited to the form shown in FIG.
  • one or more current sources 117 and capacitors 118 may be arranged for each of a plurality of columns of the pixel unit 100. Further, the current source 117 and the capacitor 118 may be arranged over a plurality of rows.
  • the current source described in the first embodiment The conditions of each width of the cell part 110 are the same.
  • the plurality of current sources 117 and the plurality of capacitors 118 are arranged in the row direction, and the plurality of comparators included in the plurality of A / D conversion units 106. Since the pixel portion 100 faces the 113 in the column direction, the width of the solid-state imaging device in the row direction can be reduced.
  • FIG. 5 schematically shows the configuration of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device shown in FIG. 5 has a first substrate 10 and a second substrate 20.
  • the first substrate 10 and the second substrate 20 are overlapped and joined with their main surfaces (surfaces having a relatively larger surface area than the side surfaces) facing each other.
  • the first substrate 10 and the second substrate 20 are shown shifted from each other in order to easily show the configuration of the solid-state imaging device.
  • the first substrate 10 has a pixel unit 100 and a vertical scanning circuit 102.
  • the second substrate 20 includes a horizontal scanning circuit 103, a timing control unit 104, a reference signal generation unit 105, an A / D conversion unit 106, and an output unit 107.
  • the reference signal generation unit 105 may be the reference signal generation unit 105a illustrated in FIG. 2, the reference signal generation unit 105b illustrated in FIG. 3, the reference signal generation unit 105c illustrated in FIG.
  • the first substrate 10 and the second substrate 20 are connected via a connection portion.
  • the connecting portion includes a plurality of bumps 130 and 131.
  • the bump 130 connects the vertical signal line VTL arranged for each pixel column on the first substrate 10 and the signal line connected to the input terminal of the comparator 113 on the second substrate 20.
  • To the second substrate 20 (from the pixel unit 100 to the A / D conversion unit 106).
  • the bump 131 transmits a control signal output from the timing control unit 104 of the second substrate 20 to the first substrate 10.
  • the control signal transmitted by the bump 131 is input to the vertical scanning circuit 102 of the first substrate 10.
  • FIG. 6 shows a cross-sectional structure around the connection portion.
  • the first substrate 10 has a semiconductor substrate 140 and a wiring layer 141.
  • the wiring layer 141 includes a plurality of layers of wirings 142 and a connection layer 143 that connects the wirings 142 of different layers.
  • the connection layer 143 is formed as a via or a contact.
  • the second substrate 20 has a semiconductor substrate 200 and a wiring layer 201.
  • the wiring layer 201 includes a plurality of layers of wirings 202 and a connection layer 203 that connects the wirings 202 of different layers.
  • the connection layer 203 is formed as a via or a contact.
  • a connecting portion 30 is disposed between the first substrate 10 and the second substrate 20.
  • the connection part 30 is composed of bumps 130.
  • the bumps 130 are connected to the connection layer 143 of the first substrate 10 and the connection layer 203 of the second substrate 20.
  • the structure related to the bump 131 is the same as described above.
  • the solid-state imaging device in the row direction is provided.
  • the width of the solid-state imaging device in the column direction can also be reduced.
  • the configuration of the solid-state imaging device according to the fourth embodiment is the same as that of the solid-state imaging device according to the third embodiment except for the positions where the bumps 130 that transmit pixel signals from the first substrate 10 to the second substrate 20 are disposed.
  • the configuration is the same.
  • FIG. 7 schematically shows the configuration of the solid-state imaging device according to the present embodiment. 7, the same components as those shown in FIG. 5 are given the same reference numerals.
  • each of the plurality of bumps 130 is disposed between the reference signal generation unit 105 and the comparator 113. Therefore, the pixel signal output to the second substrate 20 is input to the comparator 113 without passing through the reference signal generation unit 105.
  • noise that is superimposed when the pixel signal passes through the reference signal generation unit 105 in the first to third embodiments for example, noise generated by coupling with the ramp signal RAMP, or the shift register of the DAC) (Such as wraparound of digital noise).
  • the solid-state imaging device According to the solid-state imaging device according to each of the embodiments described above, at least a part of the plurality of current sources are arranged in the row direction of the pixel unit, and the pixels with respect to the plurality of comparators included in the plurality of A / D conversion units. Since they face each other in the column direction, the width of the solid-state imaging device in the row direction of the pixel portion can be reduced.

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Abstract

　この固体撮像装置は、画素部と、複数の電流源を有する参照信号生成部と、複数のA/D変換部とを有する。前記A/D変換部は、比較器と、カウンタとを有する。同一の前記A/D変換部が有する前記比較器および前記カウンタは、前記画素部の列方向に並んでいる。前記複数の電流源は、前記画素部の行方向に並んでいると共に、前記複数のA/D変換部が有する複数の前記比較器に対して前記画素部の列方向に対向している。前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されている。

Description

固体撮像装置
　本発明は、デジタルカメラや、デジタルビデオカメラ、内視鏡等に使用される固体撮像装置に関する。
　本願は、２０１３年５月８日に日本国に出願された特願２０１３－０９８７２３号に基づき優先権を主張し、その内容をここに援用する。
　画素から読み出される画素信号をA/D変換すると共に画素信号の高速な読み出しを実現するための手段として、カラムA/D方式の固体撮像装置が知られている（例えば、特許文献１参照）。図８は、特許文献１に記載された固体撮像装置と同等の構成を示している。
　図８に示す固体撮像装置は、画素部1000と、垂直走査回路1002と、水平走査回路1003と、タイミング制御部1004と、参照信号生成部1005と、A/D変換部1006と、出力部1007とを有する。画素部1000は、行列状に配置された複数の画素1001を有する。画素1001は、入射した光を電気信号に変換する光電変換素子を有しており、画素信号を生成し、生成した画素信号を、画素列毎に配置された垂直信号線VTLに出力する。参照信号生成部1005は、時間の経過とともに電圧値が線形に増加または減少する参照信号であるランプ信号RAMPを生成する。
　A/D変換部1006は、所謂、シングルスロープ方式のA/D変換回路（SSADC）を構成しており、比較器1013と、カウンタ1014とを有する。同一のA/D変換部1006が有する比較器1013とカウンタ1014は画素部1000の列方向（垂直方向、図８の縦方向）に並んでいる。A/D変換部1006は画素列毎に配置されており、画素部1000の行方向（水平方向、図８の横方向）に並んでいる。
　比較器1013は、参照信号生成部1005で生成されたランプ信号RAMPと、画素1001から読み出された画素信号とを比較し、その比較結果に基づいて、画素信号の大きさに応じたパルス幅を有するパルス信号を生成する。カウンタ1014は、比較器1013で生成されるパルス信号に応じた期間に、周波数が既知のカウントクロックCNTCLKをカウントすることで、パルス信号のパルス幅をカウント値に変換する。また、カウンタ1014は、カウント値に基づくデジタル信号を保持して、水平走査回路1003で生成される水平転送制御信号H1～H4に応じて、保持しているデジタル信号を、行方向に配置された水平信号転送線HTLに出力する。
　垂直走査回路1002は、画素1001の動作を制御する。水平走査回路1003は、カウンタ1014が保持しているデジタル信号を水平信号転送線HTLに出力するための水平転送制御信号H1～H4を生成する。出力部1007は、例えばセンスアンプで構成され、水平信号転送線HTLに出力された信号をバッファし、撮像信号として出力する。タイミング制御部1004は、参照信号生成部1005を制御するクロック、およびカウンタ1014がカウントするクロックとなるカウントクロックCNTCLKを生成する。また、タイミング制御部1004は、垂直走査回路1002と水平走査回路1003の動作を制御する制御信号を生成する。
　参照信号生成部1005には、例えばD/A変換回路（DAC）が用いられている。図９は、DACで構成された参照信号生成部1005aの構成の一例を示している。参照信号生成部1005aは、電流源セル部1010と、シフトレジスタ1011と、抵抗1012とを有する。
　電流源セル部1010は、行列状に配置された複数の電流源セル1015を有する。図示する例では、複数の電流源セル1015からなる行列の行数はiであり、列数はjである。シフトレジスタ1011は、カウントクロックCNTCLKに同期して電流源セル部1010に選択信号SELを出力し、電流を出力する電流源セル1015を順次選択する。抵抗1012は、電流源セル部1010に流れる電流を電圧に変換する。抵抗1012の一端は、基準電圧VREFを供給する基準電圧源に接続され、抵抗1012の他端は電流源セル部1010に接続されている。抵抗1012の他端からランプ信号RAMPが出力される。
　図１０は、電流源セル1015の構成の一例を示している。電流源セル1015は、電流源1016と、スイッチ1017，1018とを有する。電流源1016は定電流（電流値：IREF）を流す。スイッチ1017，1018は、定電流が流れる経路を切り替えるためのスイッチである。スイッチ1017の一端は、ランプ信号RAMPを出力する出力端子に接続され、スイッチ1017の他端は電流源1016の一端に接続されている。スイッチ1018の一端は、基準電圧VREFを供給する基準電圧源に接続され、スイッチ1018の他端は電流源1016の一端に接続されている。スイッチ1017のオンとオフの切替は選択信号SELによって制御され、スイッチ1018のオンとオフの切替は、選択信号SELを反転した反転信号xSELによって制御される。
　選択信号SELがHighのとき、反転信号xSELはLowである。このとき、スイッチ1017がオン、スイッチ1018がオフとなり、抵抗1012に定電流が流れる。選択信号SELがLowのとき、反転信号xSELはHighである。このとき、スイッチ1017がオフ、スイッチ1018がオンとなり、基準電圧源から電流が流れる。このため、電流源1016は常に電流を流し続ける。これによって、選択信号SELがHighになった直後から電流源セル1015は、安定した電流を流すことができる。
　図１１は、参照信号生成部1005aの動作を示している。図１１では、カウントクロックCNTCLKおよび選択信号SELの波形と、ランプ信号RAMPの電流値IRAMPおよび電圧値VRAMPとが示されている。図１１の横軸は時間であり、縦軸は電圧または電流である。
　以下、参照信号生成部1005aの動作について説明する。シフトレジスタ1011にカウントクロックCNTCLKが入力されると、シフトレジスタ1011は、カウントクロックCNTCLKの立上りまたは立下り（図示する例では立下り）に同期して選択信号SEL(m,n)（ただし、1≦m≦i、1≦n≦j）を出力し、電流源セル1015を順次選択する。
　このとき、１つの電流源セル1015が選択される度に、抵抗1012に流れる電流値IRAMPは、１つの電流源セル1015が出力する電流値IREF[A]だけ増加する。このため、抵抗1012の抵抗値をRREFとすると、ランプ信号RAMPの電圧値VRAMPがIREF×RREF[V]だけ低下する。この動作を繰り返すことで、参照信号生成部1005aは、カウントクロックCNTCLKに同期して、電圧値がVREF[V]から（VREF-i×j×IREF×RREF）[V]まで変化するランプ信号を生成する。例えば、電流源セル1015が16行16列に配置されており、RREF=51[Ω]、IREF=76.6[μA]であれば、8bit（16×16）の分解能を有する、振幅が1Vのランプ信号を生成することができる。
　D/A変換回路（DAC）だけでなく、例えば、積分回路で参照信号生成部1005を構成することもできる。図１２は、容量を有する積分回路で構成された参照信号生成部1005bの構成の一例を示している。参照信号生成部1005bは、電流源1016と、容量1019と、スイッチ1020，1021とを有する。電流源1016は定電流を流す。スイッチ1020は、容量1019をリセットするためのスイッチである。スイッチ1021は、容量1019と電流源1016を接続するためのスイッチである。スイッチ1020の一端は、基準電圧VREFを供給する基準電圧源に接続され、スイッチ1020の他端は容量1019の一端に接続されている。スイッチ1021の一端は容量1019の一端およびスイッチ1020の他端に接続され、スイッチ1021の他端は電流源1016の一端に接続されている。スイッチ1020のオンとオフの切替はリセット信号RSTによって制御され、スイッチ1021のオンとオフの切替はスタート信号STによって制御される。
　図１３は、参照信号生成部1005bの動作を示している。図１３では、リセット信号RSTおよびスタート信号STの波形と、ランプ信号RAMPの電圧値VRAMPとが示されている。図１３の横軸は時間であり、縦軸は電圧である。
　まず、リセット信号RSTがHighになることで、スイッチ1020がオンになる。これによって、容量1019がリセットされ、ランプ信号RAMPの電圧値VRAMPがVREFとなる。続いて、リセット信号RSTがLowになることで、スイッチ1020がオフになる。
　続いて、スタート信号STがHighになることで、スイッチ1021がオンになる。これによって、電流源1016と容量1019が接続される。電流源1016と容量1019が接続された時点から、ある時間tが経過すると、容量1019に蓄積された電荷は、IREF×t[C]（t：時間）だけ放出される。このため、ランプ信号RAMPの電圧値VRAMPは、IREF×t/CREF[V]だけ低下する。このとき、IREFは一定なので、時間tの間におけるランプ信号RAMPの電圧値VRAMPの傾きは線形となる。例えば、CREF=10p[F]、IREF=1[mA]であれば、時間10μsecの間に振幅が1Vだけ線形に変化するランプ信号を生成することができる。
日本国特開２００５－３２３３３１号公報
　参照信号生成部1005は、上述したように、多数の電流源や大きな容量などで構成されるので、回路面積が大きい。そのため、従来技術においては、参照信号生成部1005は画素部1000およびA/D変換部1006の左側に配置されている。
　しかし、このことによる問題点がある。それは、参照信号生成部1005が画素部1000およびA/D変換部1006の左側に配置されているため、固体撮像装置の横幅（画素部1000の行方向における固体撮像装置の幅）が大きくなることである。
　本発明は、上述した課題に鑑みてなされたものであって、画素部の行方向における固体撮像装置の幅を小さくすることを目的とする。
　本発明の第一の態様によれば、固体撮像装置は、光電変換素子を有し、画素信号を出力する複数の画素が行列状に配置された画素部と、複数の電流源を有し、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、前記画素部の1列または複数列毎に配置され、前記画素部の行方向に並んだ複数のA/D変換部と、を有する。前記A/D変換部は、前記参照信号と前記画素信号とを比較する比較器と、前記比較器による比較の結果に基づいて、前記画素信号の大きさに応じた期間、カウントクロックをカウントするカウンタと、を有する。同一の前記A/D変換部が有する前記比較器および前記カウンタは、前記画素部の列方向に並んでいる。前記複数の電流源の少なくとも一部は、前記画素部の前記行方向に並んでいると共に、前記複数のA/D変換部が有する複数の前記比較器に対して前記画素部の前記列方向に対向している。前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されている。
　本発明の第二の態様によれば、前記第一の態様に係る固体撮像装置において、前記複数の電流源が配置されている領域の、前記画素部の前記列方向における幅は、前記複数の電流源が配置されている領域の、前記画素部の前記行方向における幅よりも小さくてもよい。
　本発明の第三の態様によれば、前記第一の態様に係る固体撮像装置において、前記参照信号生成部は、前記カウントクロックに同期して入力信号を遅延させて出力する複数の遅延回路を直列に接続して構成され、前記複数の電流源を選択する選択回路を有してもよい。前記複数の遅延回路は、前記画素部の前記行方向に並んでいると共に、前記複数の電流源の少なくとも一部と前記画素部の前記列方向に対向してもよい。前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源および前記複数の遅延回路と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されてもよい。
　本発明の第四の態様によれば、前記第一の態様に係る固体撮像装置において、前記参照信号生成部は、前記複数の電流源および複数の容量を有する積分回路であってもよい。前記複数の電流源の少なくとも一部および前記複数の容量の少なくとも一部は、前記画素部の前記行方向に並んでいると共に、前記複数のA/D変換部が有する複数の前記比較器と前記画素部の前記列方向に対向してもよい。前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源および前記複数の容量と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されてもよい。
　本発明の第五の態様によれば、前記第四の態様に係る固体撮像装置において、前記参照信号の生成時に、前記複数の電流源が並列に接続されると共に、前記複数の容量が並列に接続されてもよい。
　本発明の第六の態様によれば、前記第一から前記第五の態様のいずれか一態様に係る固体撮像装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板を接続する接続部と、をさらに有してもよい。前記第１の基板には、前記画素部が配置されてもよい。前記第２の基板には、前記参照信号生成部と、前記複数のA/D変換部と、が配置されてもよい。前記接続部は、前記画素信号を前記複数のA/D変換部に伝送する複数のバンプを有してもよい。
　本発明の第七の態様によれば、前記第一から前記第五の態様のいずれか一態様に係る固体撮像装置において、前記複数のバンプの各々は、前記参照信号生成部と前記複数のA/D変換部との間に配置されてもよい。
　上記各態様の固体撮像装置によれば、複数の電流源の少なくとも一部は、画素部の行方向に並んでいると共に、複数のA/D変換部が有する複数の比較器に対して画素部の列方向に対向しているので、画素部の行方向における固体撮像装置の幅を小さくすることができる。
本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による参照信号生成部の構成を示すブロック図である。 本発明の第１の実施形態による参照信号生成部の構成を示すブロック図である。 本発明の第２の実施形態による参照信号生成部の構成を示す回路図である。 本発明の第３の実施形態による固体撮像装置の構成を示すブロック図である。 本発明の第３の実施形態による固体撮像装置が有する接続部の周辺の断面構造を示す断面図である。 本発明の第４の実施形態による固体撮像装置の構成を示すブロック図である。 従来の固体撮像装置の構成を示すブロック図である。 従来の参照信号生成部の構成を示すブロック図である。 従来の電流源セルの構成を示す回路図である。 従来の参照信号生成部の動作を示すタイミングチャートである。 従来の参照信号生成部の構成を示す回路図である。 従来の参照信号生成部の動作を示すタイミングチャートである。
　以下、図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　まず、本発明の第１の実施形態を説明する。図１は、本実施形態による固体撮像装置の構成を示している。
　図１に示す固体撮像装置は、画素部100と、垂直走査回路102と、水平走査回路103と、タイミング制御部104と、参照信号生成部105と、A/D変換部106と、出力部107とを有する。画素部100は、行列状に配置された複数の画素101を有する。画素101は、入射した光を電気信号に変換する光電変換素子を有しており、画素信号を生成し、生成した画素信号を、画素列毎に配置された垂直信号線VTLに出力する。参照信号生成部105は、時間の経過とともに電圧値が線形に増加または減少する参照信号であるランプ信号RAMPを生成する。
　A/D変換部106は、所謂、シングルスロープ方式のA/D変換回路（SSADC）を構成しており、比較器113と、カウンタ114とを有する。同一のA/D変換部106が有する比較器113とカウンタ114は画素部100の列方向（垂直方向、図１の縦方向）に並んでいる。A/D変換部106は画素列毎に配置されており、画素部100の行方向（水平方向、図１の横方向）に並んでいる。
　A/D変換部106は画素部100の1列毎に配置されているが、A/D変換部106が画素部100の複数列毎に配置されていてもよい。A/D変換部106が画素部100の複数列毎に配置されている場合、異なる複数の列の画素101から出力された画素信号が1つのA/D変換部106に時分割で入力され、A/D変換部106によってA/D変換が行われる。
　比較器113は、参照信号生成部105で生成されたランプ信号RAMPと、画素101から読み出された画素信号とを比較し、その比較結果に基づいて、画素信号の大きさに応じたパルス幅を有するパルス信号を生成する。カウンタ114は、比較器113で生成されるパルス信号に応じた期間に、周波数が既知のカウントクロックCNTCLKをカウントすることで、パルス信号のパルス幅をカウント値に変換する。また、カウンタ114は、カウント値に基づくデジタル信号を保持して、水平走査回路103で生成される水平転送制御信号H1～Hk（k：列数）に応じて、保持しているデジタル信号を、行方向に配置された水平信号転送線HTLに出力する。
　垂直走査回路102は、画素101の動作を制御する。水平走査回路103は、カウンタ114が保持しているデジタル信号を水平信号転送線HTLに出力するための水平転送制御信号H1～Hkを生成する。出力部107は、例えばセンスアンプで構成され、水平信号転送線HTLに出力された信号をバッファし、撮像信号として出力する。タイミング制御部104は、参照信号生成部105を制御するクロック、およびカウンタ114がカウントするクロックとなるカウントクロックCNTCLKを生成する。また、タイミング制御部104は、垂直走査回路102と水平走査回路103の動作を制御する制御信号を生成する。
　参照信号生成部105は、D/A変換回路（DAC）で構成されており、電流源セル部110と、シフトレジスタ111と、抵抗112とを有する。電流源セル部110は、行方向に配置された複数の電流源セル115を有する。シフトレジスタ111は、カウントクロックCNTCLKに同期して電流源セル部110に選択信号を出力し、電流を出力する電流源セル115を順次選択する。抵抗112は、電流源セル部110に流れる電流を電圧に変換する。抵抗112の一端は、基準電圧VREFを供給する基準電圧源に接続され、抵抗112の他端は電流源セル部110に接続されている。抵抗112の他端からランプ信号RAMPが出力される。
　複数の電流源セル115を選択する選択回路を構成するシフトレジスタ111は、複数の遅延回路116（図示する例ではD-フリップフロップ）を直列に接続して構成されている。左端の遅延回路116にはカウントクロックCNTCLKが入力される。左端の遅延回路116は、入力されたカウントクロックCNTCLKを遅延させて出力する。残りの遅延回路116は、左側に隣接する遅延回路116から出力された信号を遅延させて出力する。これによって、複数の遅延回路116は、カウントクロックCNTCLKに同期して動作する。
　電流源セル115の構成は、例えば図１０に示した電流源セル1015の構成と同様である。また、参照信号生成部105の動作は、図１１に示した動作と同様であるので、参照信号生成部105の動作についての説明を省略する。
　参照信号生成部105は、行方向に並んだ複数のA/D変換部106に対して列方向に対向している。より具体的には、参照信号生成部105の電流源セル部110を構成する複数の電流源セル115が複数のA/D変換部106に対して列方向に対向している。電流源セル部110を構成する複数の電流源セル115およびシフトレジスタ111を構成する複数の遅延回路116は行方向に並んでいる。
　参照信号生成部105が有する複数の電流源セル115、複数のA/D変換部106が有する複数の比較器113、および複数のA/D変換部106が有する複数のカウンタ114は、この順番で列方向に並んでいる。つまり、複数のA/D変換部106が有する複数の比較器113は、参照信号生成部105が有する複数の電流源セル115と、複数のA/D変換部106が有する複数のカウンタ114との間に配置されている。
　また、画素部100、参照信号生成部105、および複数のA/D変換部106は、この順番で列方向に並んでいる。つまり、参照信号生成部105は画素部100と複数のA/D変換部106との間に配置されている。
　参照信号生成部105と垂直信号線VTLは異なる層に形成されている。例えば、垂直信号線VTLが形成された層の上にある別の層に参照信号生成部105が形成されている。
　上記のように、電流源セル部110を構成する複数の電流源セル115およびシフトレジスタ111を構成する複数の遅延回路116は行方向に分散して配置されている。図示する例では、画素部100の1列毎に1つの電流源セル115および1つの遅延回路116が配置されている。このため、参照信号生成部105を、比較器113と対向するように、画素部100と比較器113との間に配置することができる。したがって、固体撮像装置の横幅（画素部100の行方向における固体撮像装置の幅）を小さくすることができる。
　電流源セル115の配置形態は、図１における形態に限定されない。図２および図３は、電流源セル115の他の配置形態を示している。図２に示す参照信号生成部105aの電流源セル部110aでは、画素部100の複数列（図示する例では2列）毎に1つの電流源セル115が配置されている。2列よりも多い数の列毎に1つの電流源セル115を配置してもよい。また、画素部100のp列（p≧2）に対してq個（q≧2）の割合で電流源セル115を配置してもよい。図３に示す参照信号生成部105bの電流源セル部110bでは、複数行（図示する例では3行）に渡って電流源セル115が配置されている。2行に渡って電流源セル115を配置してもよいし、3行よりも多い数の行に渡って電流源セル115を配置してもよい。
　例えば図３に示すように電流源セル115を行列状に配置する場合には、列方向における参照信号生成部105の幅をより小さくすることが望ましい。このため、列方向における電流源セル部110の幅（縦幅）は、行方向における電流源セル部110の幅（横幅）よりも小さいことが望ましい。言い換えると、複数の電流源セル115が配置されている領域の、列方向における幅は、複数の電流源セル115が配置されている領域の、行方向における幅よりも小さいことが望ましい。
　本実施形態の例では、行方向における電流源セル部110の幅は行方向における画素部100の幅と略同一である。また、電流源セル部110の左端の電流源セル115の位置は画素部100の左端の画素101の位置と略同一であり、電流源セル部110の右端の電流源セル115の位置は画素部100の右端の画素101の位置と略同一である。
　行方向における電流源セル部110の幅が行方向における画素部100の幅よりも大きくてもよい。また、電流源セル部110の左端の電流源セル115の位置が画素部100の左端の画素101の位置よりも左側であってもよいし、電流源セル部110の右端の電流源セル115の位置が画素部100の右端の画素101の位置よりも右側であってもよい。ただし、固体撮像装置の横幅の増加を抑えるため、電流源セル部110の全体の横幅に対して、画素部100の左端または右端の画素101の位置よりも左側または右側に位置している電流源セル部110の部分の横幅が占める割合は、例えば20%以下であることが望ましい。
　上述したように、本実施形態によれば、複数の電流源セル115の少なくとも一部は、画素部100の行方向に並んでいると共に、複数のA/D変換部106が有する複数の比較器113に対して画素部100の列方向に対向しているので、画素部100の行方向における固体撮像装置の幅を小さくすることができる。
　（第２の実施形態）
　次に、本発明の第２の実施形態を説明する。第２の実施形態における固体撮像装置の構成は、参照信号生成部の構成を除いて、第１の実施形態における固体撮像装置の構成と同一である。
　第２の実施形態における参照信号生成部は、容量を有する積分回路で構成されている。図４は、第２の実施形態における参照信号生成部105cの構成を示している。参照信号生成部105cは、複数の電流源117と、複数の容量118と、複数のスイッチ119，120とを有する。
　電流源117は定電流を流す。容量118の一端は、行方向に配置されたランプ信号線121に接続されている。スイッチ119は、容量118をリセットするためのスイッチである。スイッチ120は、容量118と電流源117を接続するためのスイッチである。スイッチ119の一端は、基準電圧VREFを供給する基準電圧源に共通に接続され、スイッチ119の他端はランプ信号線121に接続されている。スイッチ120の一端はスイッチ119の他端およびランプ信号線121に接続され、スイッチ120の他端は電流源117の一端に接続されている。スイッチ119のオンとオフの切替はリセット信号RSTによって制御され、スイッチ120のオンとオフの切替はスタート信号STによって制御される。
　参照信号生成部105cは、行方向に並んだ複数のA/D変換部106に対して列方向に対向している。より具体的には、参照信号生成部105cを構成する電流源117および容量118が複数のA/D変換部106に対して列方向に対向している。複数の参照信号生成部105cを構成する複数の電流源117および複数の容量118は行方向に並んでいる。また、電流源117および容量118は交互に並んでいる。
　参照信号生成部105cが有する複数の電流源117および複数の容量118、複数のA/D変換部106が有する複数の比較器113、および複数のA/D変換部106が有する複数のカウンタ114は、この順番で列方向に並んでいる。つまり、複数のA/D変換部106が有する複数の比較器113は、参照信号生成部105cが有する複数の電流源117および複数の容量118と、複数のA/D変換部106が有する複数のカウンタ114との間に配置されている。
　また、画素部100、参照信号生成部105c、および複数のA/D変換部106は、この順番で列方向に並んでいる。つまり、参照信号生成部105cは画素部100と複数のA/D変換部106との間に配置されている。
　参照信号生成部105cの動作は、電流源および容量と２種類のスイッチとが複数であることを除いて、図１３に示した動作と同様であるので、参照信号生成部105cの動作についての説明を省略する。
　図４に示す構成では、複数の容量118は、並列に接続されており、１つの大きな容量を構成している。さらに、ランプ信号RAMPの生成時にスタート信号STがHighになると、スイッチ120がオンになることにより、複数の電流源117が、並列に接続されて１つの大きな電流源を構成する。これによって、従来と同じ大きさの電流を流すことができる。
　上記のように、複数の電流源117および複数の容量118は行方向に分散して配置されている。図示する例では、画素部100の1列毎に1つの電流源117および1つの容量118が配置されている。このため、参照信号生成部105cを、比較器113と対向するように、画素部100と比較器113との間に配置することができる。したがって、固体撮像装置の横幅（画素部100の行方向における固体撮像装置の幅）を小さくすることができる。
　電流源117および容量118の配置形態は、図４における形態に限定されない。例えば、画素部100の複数列毎に1つ以上の電流源117および容量118を配置してもよい。また、複数行に渡って電流源117および容量118を配置してもよい。
　複数の電流源117および複数の容量118が配置される領域の、列方向における幅（縦幅）、および行方向における幅（横幅）の条件については、第１の実施形態で説明した、電流源セル部110の各幅の条件と同様である。
　上述したように、本実施形態によれば、複数の電流源117および複数の容量118の少なくとも一部は、行方向に並んでいると共に、複数のA/D変換部106が有する複数の比較器113に対して画素部100の列方向に対向しているので、行方向における固体撮像装置の幅を小さくすることができる。
　（第３の実施形態）
　次に、本発明の第３の実施形態を説明する。図５は、本実施形態による固体撮像装置の構成を模式的に示している。図５に示す固体撮像装置は第１基板10と第２基板20を有する。第１基板10と第２基板20は、互いの主面（側面よりも相対的に表面積が大きい面）が向かい合った状態で重ねられ、接合されている。図５では、固体撮像装置が有する構成を分かりやすく示すため、第１基板10と第２基板20をずらして示している。
　第１基板10は、画素部100と、垂直走査回路102とを有する。第２基板20は、水平走査回路103と、タイミング制御部104と、参照信号生成部105と、A/D変換部106と、出力部107とを有する。図５において、図１に示した構成と同一の構成には同一の符号が付与されている。参照信号生成部105は、図２に示した参照信号生成部105aや、図３に示した参照信号生成部105b、図４に示した参照信号生成部105c等であってもよい。
　第１基板10と第２基板20は、接続部を介して接続されている。接続部は複数のバンプ130，131を含む。バンプ130は、第１基板10において画素列毎に配置された垂直信号線VTLと、第２基板20において比較器113の入力端子に接続された信号線とを接続しており、第１基板10から第２基板20（画素部100からA/D変換部106）に画素信号を伝送する。バンプ131は、第２基板20のタイミング制御部104から出力された制御信号を第１基板10に伝送する。バンプ131によって伝送された制御信号は第１基板10の垂直走査回路102に入力される。
　図６は、接続部の周辺の断面構造を示している。第１基板10は半導体基板140と配線層141を有する。配線層141は、複数層の配線142と、異なる層の配線142を接続する接続層143とを有する。接続層143は、ビアまたはコンタクトとして形成されている。第２基板20は半導体基板200と配線層201を有する。配線層201は、複数層の配線202と、異なる層の配線202を接続する接続層203とを有する。接続層203は、ビアまたはコンタクトとして形成されている。第１基板10と第２基板20の間には接続部30が配置されている。接続部30はバンプ130で構成されている。バンプ130は、第１基板10の接続層143と第２基板20の接続層203に接続されている。バンプ131に関する構造も上記と同様である。
　上述したように、本実施形態によれば、画素部100および垂直走査回路102を有する第１基板10と、その他の回路を有する第２基板20とを設けることによって、行方向における固体撮像装置の幅を小さくすることができることに加えて、列方向における固体撮像装置の幅も小さくすることができる。
　（第４の実施形態）
　次に、本発明の第４の実施形態を説明する。第４の実施形態における固体撮像装置の構成は、第１基板10から第２基板20に画素信号を伝送するバンプ130が配置されている位置を除いて、第３の実施形態における固体撮像装置の構成と同一である。
　図７は、本実施形態による固体撮像装置の構成を模式的に示している。図７において、図５に示した構成と同一の構成には同一の符号が付与されている。図７に示す固体撮像装置では、参照信号生成部105と比較器113の間に複数のバンプ130の各々が配置されている。このため、第２基板20に出力された画素信号が参照信号生成部105を通過することなく、比較器113に入力される。これによって、第１～第３の実施形態で画素信号が参照信号生成部105を通過するときに重畳していたノイズ（例えば、ランプ信号RAMPとのカップリングによって発生するノイズや、DACのシフトレジスタなどのデジタル系ノイズの回り込みなど）がなくなる。
　したがって、本実施形態によれば、第３の実施形態で得られる効果と同様の効果を得ると共に、良好なS/Nの画像を得ることができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記各実施形態による固体撮像装置によれば、複数の電流源の少なくとも一部は、画素部の行方向に並んでいると共に、複数のA/D変換部が有する複数の比較器に対して画素部の列方向に対向しているので、画素部の行方向における固体撮像装置の幅を小さくすることができる。
　10　第１基板
　20　第２基板
　30　接続部
　100，1000　画素部
　101，1001　画素
　102，1002　垂直走査回路
　103，1003　水平走査回路
　104，1004　タイミング制御部
　105，105a，105b，105c，1005，1005a，1005b　参照信号生成部
　106，1006　A/D変換部
　107，1007　出力部
　110，110a，110b，1010　電流源セル部
　111，1011　シフトレジスタ
　112，1012　抵抗
　113，1013　比較器
　114，1014　カウンタ
　115，1015　電流源セル
　116　遅延回路
　117，1016　電流源
　118，1019　容量
　119，120，1017，1018，1020，1021　スイッチ
　130，131　バンプ

Claims (7)

  1. 　光電変換素子を有し、画素信号を出力する複数の画素が行列状に配置された画素部と、
    　複数の電流源を有し、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    　前記画素部の1列または複数列毎に配置され、前記画素部の行方向に並んだ複数のA/D変換部と、
    　を有し、
    　前記A/D変換部は、
    　　前記参照信号と前記画素信号とを比較する比較器と、
    　　前記比較器による比較の結果に基づいて、前記画素信号の大きさに応じた期間、カウントクロックをカウントするカウンタと、
    　を有し、
    　同一の前記A/D変換部が有する前記比較器および前記カウンタは、前記画素部の列方向に並んでおり、
    　前記複数の電流源の少なくとも一部は、前記画素部の前記行方向に並んでいると共に、前記複数のA/D変換部が有する複数の前記比較器に対して前記画素部の前記列方向に対向しており、
    　前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されている
    　固体撮像装置。
  2. 　前記複数の電流源が配置されている領域の、前記画素部の前記列方向における幅は、前記複数の電流源が配置されている領域の、前記画素部の前記行方向における幅よりも小さい
    　請求項１に記載の固体撮像装置。
  3. 　前記参照信号生成部は、前記カウントクロックに同期して入力信号を遅延させて出力する複数の遅延回路を直列に接続して構成され、前記複数の電流源を選択する選択回路を有し、
    　前記複数の遅延回路は、前記画素部の前記行方向に並んでいると共に、前記複数の電流源の少なくとも一部と前記画素部の前記列方向に対向しており、
    　前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源および前記複数の遅延回路と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されている
    　請求項１に記載の固体撮像装置。
  4. 　前記参照信号生成部は、前記複数の電流源および複数の容量を有する積分回路であり、
    　前記複数の電流源の少なくとも一部および前記複数の容量の少なくとも一部は、前記画素部の前記行方向に並んでいると共に、前記複数のA/D変換部が有する複数の前記比較器と前記画素部の前記列方向に対向しており、
    　前記複数のA/D変換部が有する複数の前記比較器は、前記複数の電流源および前記複数の容量と、前記複数のA/D変換部が有する複数の前記カウンタとの間に配置されている
    　請求項１に記載の固体撮像装置。
  5. 　前記参照信号の生成時に、前記複数の電流源が並列に接続されると共に、前記複数の容量が並列に接続される
    　請求項４に記載の固体撮像装置。
  6. 　第１の基板と、
    　第２の基板と、
    　前記第１の基板と前記第２の基板を接続する接続部と、
    　をさらに有し、
    　前記第１の基板には、前記画素部が配置され、
    　前記第２の基板には、前記参照信号生成部と、前記複数のA/D変換部と、が配置され、
    　前記接続部は、前記画素信号を前記複数のA/D変換部に伝送する複数のバンプを有する
    　請求項１から請求項５のいずれか一項に記載の固体撮像装置。
  7. 　前記複数のバンプの各々は、前記参照信号生成部と前記複数のA/D変換部との間に配置されている
    　請求項１から請求項５のいずれか一項に記載の固体撮像装置。
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