KR102546182B1 - 이미지 센싱 장치 - Google Patents

이미지 센싱 장치 Download PDF

Info

Publication number
KR102546182B1
KR102546182B1 KR1020160031513A KR20160031513A KR102546182B1 KR 102546182 B1 KR102546182 B1 KR 102546182B1 KR 1020160031513 A KR1020160031513 A KR 1020160031513A KR 20160031513 A KR20160031513 A KR 20160031513A KR 102546182 B1 KR102546182 B1 KR 102546182B1
Authority
KR
South Korea
Prior art keywords
pixel
blocks
column lines
signals
pixel signals
Prior art date
Application number
KR1020160031513A
Other languages
English (en)
Other versions
KR20170107780A (ko
Inventor
신민석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160031513A priority Critical patent/KR102546182B1/ko
Priority to US15/236,177 priority patent/US9787930B1/en
Publication of KR20170107780A publication Critical patent/KR20170107780A/ko
Application granted granted Critical
Publication of KR102546182B1 publication Critical patent/KR102546182B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/10—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from different wavelengths
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/10—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming different wavelengths into image signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Color Television Image Signal Generators (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명은 이미지 센싱 장치에 관한 것으로, 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인; 각각 상기 제1 내지 제X 컬럼 라인에 접속된 N(2 이상의 자연수)개의 픽셀을 포함하고, 적어도 하나의 싱글 로우(single row) 시간 동안 제1 내지 제X 픽셀신호를 N번 상기 제1 내지 제X 컬럼 라인으로 출력하되, 동일한 색상의 상기 제1 내지 제X 픽셀신호를 예정된 색상 순서에 따라 순차적으로 출력하기 위한 제1 내지 제X 픽셀 블록; 상기 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록; 및 상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록을 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 리드아웃되는 모든 픽셀신호들을 대상으로 신호 보간(interpolation)할 수 있는 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인; 각각 상기 제1 내지 제X 컬럼 라인에 접속된 N(2 이상의 자연수)개의 픽셀을 포함하고, 적어도 하나의 싱글 로우(single row) 시간 동안 제1 내지 제X 픽셀신호를 N번 상기 제1 내지 제X 컬럼 라인으로 출력하되, 동일한 색상의 상기 제1 내지 제X 픽셀신호를 예정된 색상 순서에 따라 순차적으로 출력하기 위한 제1 내지 제X 픽셀 블록; 상기 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록; 및 상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인; 각각 상기 제1 내지 제X 컬럼 라인 중 홀수 번째 컬럼 라인들에 접속된 N(2 이상의 자연수)개의 픽셀을 포함하고, 복수의 제1 싱글 로우(single row) 시간 동안 홀수 번째 픽셀신호들을 N번 상기 홀수 번째 컬럼 라인으로 출력하되, 동일한 색상의 상기 홀수 번째 픽셀신호들을 제1 색상 순서에 따라 순차적으로 출력하기 위한 홀수 번째 픽셀 블록들; 각각 상기 제1 내지 제X 컬럼 라인 중 짝수 번째 컬럼 라인들에 접속된 N개의 픽셀을 포함하고, 복수의 제2 싱글 로우 시간 동안 짝수 번째 픽셀신호들을 N번 상기 짝수 번째 컬럼 라인으로 출력하되, 동일한 색상의 상기 짝수 번째 픽셀신호들을 제2 색상 순서에 따라 순차적으로 출력하기 위한 짝수 번째 픽셀 블록들; 상기 제1 내지 제X 컬럼 라인을 통해 출력되는 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록; 및 상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록을 포함을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인; 상기 제1 내지 제X 컬럼 라인 중 홀수 번째 컬럼 라인들에 접속되고, 각각 공유 픽셀 구조를 가지며 제1 색상 패턴으로 배열된 N개의 제1 픽셀을 포함하는 홀수 번째 픽셀 블록들; 및 상기 제1 내지 제X 컬럼 라인 중 짝수 번째 컬럼 라인들에 접속되고, 각각 상기 공유 픽셀 구조를 가지며 제2 색상 패턴으로 배열된 N개의 제2 픽셀을 포함하는 짝수 번째 픽셀 블록들을 포함할 수 있다.
본 발명의 실시예는 리드아웃되는 모든 픽셀신호들을 대상으로 신호 보간(interpolation)함으로써 해상도를 열화시키지 않으면서도 SNR(signal-to-noise ratio)과 FPN(fixed pattern noise) 중 적어도 하나를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 제1 평균화블록과 제1 신호변환블록의 내부 구성도이다.
도 3은 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 3을 부연 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 6은 도 5에 도시된 제1 평균화블록과 제1 신호변환블록의 내부 구성도이다.
도 7은 도 5에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 7을 부연 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 10은 도 9에 도시된 제1 평균화블록과 제1 신호변환블록의 내부 구성도이다.
도 11은 도 10에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 11을 부연 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에는 설명의 편의를 위하여 일부의 구성만이 도시되어 있음을 미리 밝혀둔다.
도 1에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(110), 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3), 제1 내지 제3 평균화블록(121, 123, 125) 및 제1 내지 제3 신호변환블록(131, 133, 135)을 포함할 수 있다.
픽셀 어레이(110)는 제1 내지 제4 로우(ROW0 ~ ROW3) 및 제1 내지 제8 컬럼(COLUMN0 ~ COLUMN7)에 배열된 복수의 픽셀을 포함할 수 있다. 상기 복수의 픽셀은 2 * 2 단위의 색상 패턴으로 배열될 수 있다. 예컨대, 상기 색상 패턴은 베이어 패턴(Bayer pattern)을 포함할 수 있다. 상기 베이어 패턴은 블루 색상의 픽셀(B#)과 레드 색상의 픽셀(R#)이 대각선으로 대향하도록 배치될 수 있고, 2개의 그린 색상(Gr#, Gb#)의 픽셀들이 나머지 코너에 배치될 수 있다.
이하에서는 상기 베이어 패턴으로 배열된 2 * 2 단위의 픽셀들을 각각 픽셀 블록이라 칭하여 설명하기로 한다. 예컨대, 제1 로우(ROW0), 제2 로우(ROW1), 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B1, Gb1, Gr1, R1)을 제1 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(B2, Gb2, Gr2, R2)을 제2 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B3, Gb3, Gr3, R3)을 제3 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 픽셀들(B4, Gb4, Gr4, R4)을 제4 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B5, Gb5, Gr5, R5)을 제5 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(B6, Gb6, Gr6, R6)을 제6 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B7, Gb7, Gr7, R7)을 제7 픽셀 블록이라 칭하며, 제3 로우(ROW2), 제4 로우(ROW3), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 4개의 픽셀들(B8, Gb8, Gr8, R8)을 제8 픽셀 블록이라 칭한다. 상기 제1 내지 제8 픽셀 블록은 각각 공유 픽셀 구조를 가질 수 있다. 예컨대, 상기 공유 픽셀 구조는 4개의 포토 다이오드가 1개의 플로팅 디퓨전 노드(floating diffusion node)를 공유하는 구조를 포함할 수 있다. 상기 공유 픽셀 구조는 공지공용의 기술이므로 자세한 설명은 생략하기로 한다.
상기 제1 내지 제4 픽셀 블록은 제1 및 제2 싱글 로우(single row) 시간 동안 제1 내지 제4 픽셀신호(VPX<0:3>)를 4번 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력하되, 동일한 색상의 제1 내지 제4 픽셀신호(VPX<0:3>)를 예정된 색상 순서에 따라 순차적으로 출력할 수 있다. 예컨대, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 내지 제1-4 전달 제어신호(TX0<0>, TX1<0>, TX2<0>, TX3<0>)에 기초하여, 제1 로우(ROW0)에 할당된 상기 제1 싱글 로우 시간 동안 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있고, 제2 로우(ROW1)에 할당된 상기 제2 싱글 로우 시간 동안 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제1 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 및 제1-2 전달 제어신호(TX0<0>, TX1<0>)에 기초하여 상기 제1 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 그리고, 상기 제1 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-3 및 제1-4 전달 제어신호(TX2<0>, TX3<0>)에 기초하여 상기 제2 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다.
상기 제5 내지 제8 픽셀 블록은 제3 및 제4 싱글 로우 시간 동안 제1 내지 제4 픽셀신호(VPX<0:3>)를 4번 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력하되, 동일한 색상의 제1 내지 제4 픽셀신호(VPX<0:3>)를 예정된 색상 순서에 따라 순차적으로 출력할 수 있다. 예컨대, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 내지 제2-4 전달 제어신호(TX0<1>, TX1<1>, TX2<1>, TX3<1>)에 기초하여, 제3 로우(ROW2)에 할당된 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있고, 제4 로우(ROW3)에 할당된 상기 제4 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제5 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 그리고, 상기 제5 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-3 및 제2-4 전달 제어신호(TX2<1>, TX3<1>)에 기초하여 상기 제4 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다.
제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)은 상기 제1 내지 제8 픽셀 블록에 접속될 수 있다. 예컨대, 제1 컬럼 라인(CL0)은 상기 제1 및 제5 픽셀 블록에 공통으로 접속될 수 있고, 제2 컬럼 라인(CL1)은 상기 제2 및 제6 픽셀 블록에 공통으로 접속될 수 있고, 제3 컬럼 라인(CL2)은 상기 제3 및 제7 픽셀 블록에 공통으로 접속될 수 있으며, 제4 컬럼 라인(CL3)은 상기 제4 및 제8 픽셀 블록에 공통으로 접속될 수 있다. 제1 컬럼 라인(CL0)은 제1 픽셀신호(VPX<0>)를 제1 평균화블록(121)에게 전달할 수 있고, 제2 컬럼 라인(CL1)은 제2 픽셀신호(VPX<1>)를 제1 및 제2 평균화블록(121, 123)에게 전달할 수 있고, 제3 컬럼 라인(CL2)은 제3 픽셀신호(VPX<2>)를 제2 및 제3 평균화블록(123, 125)에게 전달할 수 있으며, 제4 컬럼 라인(CL3)은 제4 픽셀신호(VPX<3>)를 제3 평균화블록(125)에게 전달할 수 있다.
제1 내지 제3 평균화블록(121, 123, 125)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 중첩되게 그룹화할 수 있고 그 그룹화된 제1 내지 제3 픽셀신호 그룹을 평균화하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 생성할 수 있다. 예컨대, 제1 내지 제3 평균화블록(121, 123, 125)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 2개씩 그룹화하되 1개씩 중첩되게 그룹화할 수 있다. 이러한 경우, 제1 평균화블록(121)은 제1 및 제2 픽셀신호(VPX<0:1>)를 상기 제1 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제1 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)로써 생성할 수 있고, 제2 평균화블록(123)은 제2 및 제3 픽셀신호(VPX<1:2>)를 상기 제2 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제2 픽셀신호 그룹을 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(125)은 제3 및 제4 픽셀신호(VPX<2:3>)를 상기 제3 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제3 픽셀신호 그룹을 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(131, 133, 135)은 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 제1 내지 제3 디지털신호(D<0:2>)로 변환할 수 있다. 예컨대, 제1 내지 제3 신호변환블록(131, 133, 135)은 공통 램프신호(VRAMP)에 기초하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)의 전압 레벨을 검출할 수 있고 그 검출결과에 대응하는 제1 내지 제3 디지털신호(D<0:2>)를 생성할 수 있다.
도 2에는 도 1에 도시된 제1 평균화블록(121)과 제1 신호변환블록(131)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 제1 평균화블록(121)은 상기 제1 픽셀신호 그룹을 샘플링할 수 있고 그 샘플링된 제1 평균 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있다. 예컨대, 제1 평균화블록(121)은 제1 평균 픽셀신호(IPX<0>)의 출력 노드에 병렬로 접속된 제1 및 제2 샘플링부(121A, 121B)를 포함할 수 있다. 제1 샘플링부(121A)는 상기 제1 픽셀신호 그룹에 포함된 제1 픽셀신호(VPX<0>)를 샘플링할 수 있고, 제2 샘플링부(121B)는 상기 제1 픽셀신호 그룹에 포함된 제2 픽셀신호(VPX<1>)를 샘플링할 수 있다. 예컨대, 제1 샘플링부(121A)는 제1 커패시터(C1)를 포함할 수 있고, 제2 샘플링부(121B)는 제2 커패시터(C2)를 포함할 수 있다. 여기서, 제1 및 제2 커패시터(C1, C2)는 각각 아래에서 설명될 제3 커패시터(C3)의 커패시턴스(Cs)의 절반에 대응하는 커패시턴스(Cs/2)를 가질 수 있다. 참고로, 제1 내지 제3 커패시터(C1, C2, C3)는 CDS(Correlated Double Sampling) 회로에 대응하는 구성일 수 있다.
제1 신호변환블록(131)은 제3 샘플링부(131A), 비교부(131B) 및 카운팅부(131B)를 포함할 수 있다. 제3 샘플링부(131A)는 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 제1 램프신호(IRAMP<0>)를 생성할 수 있다. 예컨대, 제3 샘플링부(131A)는 제3 커패시터(C3)를 포함할 수 있다. 제3 샘플링부(131A)는 제3 커패시터(C3)를 포함하는 것으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니며, 제3 샘플링부(131A)는 제1 및 제2 커패시터(C1, C2)에 대응하도록 제3 및 제4 커패시터(C3, C4)를 포함할 수도 있다. 이러한 경우, 제3 및 제4 커패시터(C3, C4)는 각각 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 공통 램프신호들을 평균화하여 제1 램프신호(IRAMP<0>)로써 생성할 수 있다. 그리고, 제1 내지 제4 커패시터(C1, C2, C3, C4)는 동일한 커패시턴스(Cs/2)를 가질 수 있다. 비교부(131B)는 제1 평균 픽셀신호(IPX<0>)와 제1 램프신호(IRAMP<0>)를 비교할 수 있고 그 비교결과에 대응하는 제1 비교신호(S<0>)를 생성할 수 있다. 카운팅부(131C)는 제1 비교신호(S<0>)에 기초하여 클럭(CLK)을 카운팅할 수 있고 그 카운팅결과에 대응하는 제1 디지털신호(D<0>)를 생성할 수 있다. 비교부(131B)와 카운팅부(131C)는 공지공용의 기술이므로 보다 자세한 설명은 생략하기로 한다.
한편, 제2 및 제3 평균화블록(123, 125)는 제1 평균화블록(121)과 동일한 구성을 가질 수 있으며, 제2 및 제3 신호변환블록(133, 135)은 제1 신호변환블록(131)과 동일한 구성을 가질 수 있으므로, 제2 및 제3 평균화블록(123, 125)과 제2 및 제3 신호변환블록(133, 135)에 대한 자세한 설명을 생략하기로 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 이미지 센싱 장치(100)의 동작을 도 3 및 도 4를 참조하여 설명한다.
도 3에는 도 1에 도시된 이미지 센싱 장치(100)의 리드아웃 방법을 설명하기 위한 타이밍도가 도시되어 있고, 도 4에는 도 3을 부연 설명하기 위한 도면이 도시되어 있다.
도 3을 참조하면, 픽셀 어레이(110)는 제1 내지 제4 로우(ROW0, ROW1, ROW2, ROW3)에 할당된 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 로우별로 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
예컨대, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 및 제1-2 전달 제어신호(TX0<0>, TX1<0>)에 기초하여, 제1 싱글 로우 시간(RT0) 동안, 제1 로우(ROW0)에 배열된 블루 색상(B)의 픽셀들(B1, B2, B3, B4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제1 로우(ROW0)에 배열된 그린 색상(Gb)의 픽셀들(Gb1, Gb2, Gb3, Gb4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다. 그리고, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-3 및 제1-4 전달 제어신호(TX2<0>, TX3<0>)에 기초하여, 제2 싱글 로우 시간(RT1) 동안, 제2 로우(ROW1)에 배열된 그린 색상(Gr)의 픽셀들(Gr1, Gr2, Gr3, Gr4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제2 로우(ROW1)에 배열된 레드 색상(R)의 픽셀들(R1, R2, R3, R4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
그리고, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여, 제3 싱글 로우 시간(RT2) 동안, 제3 로우(ROW2)에 배열된 블루 색상(B)의 픽셀들(B5, B6, B7, B8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제3 로우(ROW2)에 배열된 그린 색상(Gb)의 픽셀들(Gb5, Gb6, Gb7, Gb8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다. 그리고, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-3 및 제2-4 전달 제어신호(TX2<1>, TX3<1>)에 기초하여, 제4 싱글 로우 시간(RT3) 동안, 제4 로우(ROW3)에 배열된 그린 색상(Gr)의 픽셀들(Gr5, Gr6, Gr7, Gr8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제4 로우(ROW3)에 배열된 레드 색상(R)의 픽셀들(R5, R6, R7, R8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
제1 평균화블록(121)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제1 및 제2 픽셀신호(VPX<0:1>)를 동일한 색상끼리 평균화하고 제1 평균 픽셀신호(IPX<0>)를 로우별로 생성할 수 있고, 제2 평균화블록(123)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제2 및 제3 픽셀신호(VPX<1:2>)를 동일한 색상끼리 평균화하고 제2 평균 픽셀신호(IPX<1>)를 로우별로 생성할 수 있으며, 제3 평균화블록(125)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제3 및 제4 픽셀신호(VPX<2:3>)를 동일한 색상끼리 평균화하고 제3 평균 픽셀신호(IPX<2>)를 로우별로 생성할 수 있다. 예컨대, 제1 평균화블록(121)은 제1 및 제2 픽셀신호(VPX<0:1>)를 샘플링할 수 있고 그 샘플링된 제1 및 제2 픽셀신호를 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있고, 제2 평균화블록(123)은 제2 및 제3 픽셀신호(VPX<1:2>)를 샘플링할 수 있고 그 샘플링된 제2 및 제3 픽셀신호를 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(125)은 제3 및 제4 픽셀신호(VPX<2:3>)를 샘플링할 수 있고 그 샘플링된 제3 및 제4 픽셀신호를 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(131, 133, 135)은 공통 램프신호(VRAMP)와 제1 내지 제3 평균 픽셀신호(IPX<0:2>)에 기초하여 제1 내지 제3 디지털신호(D<0:2>)를 로우별로 생성할 수 있다. 로우별로 생성된 제1 내지 제3 디지털신호(D<0:2>)는, 도 4에 도시된 바와 같이, 동일한 색상의 픽셀신호들을 보간(interpolation)한 결과 데이터(B12, …, R78)에 대응할 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 복수의 픽셀 블록들로부터 리드아웃되는 복수의 픽셀신호를 동일한 색상끼리 중첩하여 보간함으로써 해상도를 열화시키지 않으면서도 SNR(signal-to-noise ratio)을 개선할 수 있는 이점이 있다.
도 5에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 이미지 센싱 장치(200)는 픽셀 어레이(210), 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3), 제1 내지 제3 평균화블록(221, 223, 225) 및 제1 내지 제3 신호변환블록(231, 233, 235)을 포함할 수 있다.
픽셀 어레이(210)는 제1 내지 제4 로우(ROW0 ~ ROW3) 및 제1 내지 제8 컬럼(COLUMN0 ~ COLUMN7)에 배열된 복수의 픽셀을 포함할 수 있다. 이하에서는 상기 복수의 픽셀 중 2 * 2 단위의 픽셀들을 각각 픽셀 블록이라 칭하여 설명하기로 한다. 예컨대, 제1 로우(ROW0), 제2 로우(ROW1), 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B1, Gb1, Gr1, R1)을 제1 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(Gr2, R2, B2, Gb2)을 제2 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B3, Gb3, Gr3, R3)을 제3 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 4개의 픽셀들(Gr4, R4, B4, Gb4)을 제4 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B5, Gb5, Gr5, R5)을 제5 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(Gr6, R6, B6, Gb6)을 제6 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제4 로우(ROW3), 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B7, Gb7, Gr7, R7)을 제7 픽셀 블록이라 칭하며, 제3 로우(ROW2), 제4 로우(ROW3), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 4개의 픽셀들(Gr8, R8, B8, Gb8)을 제8 픽셀 블록이라 칭한다. 상기 제1 내지 제8 픽셀 블록은 각각 공유 픽셀 구조를 가질 수 있다. 예컨대, 상기 공유 픽셀 구조는 4개의 포토 다이오드가 1개의 플로팅 디퓨전 노드(floating diffusion node)를 공유하는 구조를 포함할 수 있다. 상기 공유 픽셀 구조는 공지공용의 기술이므로 자세한 설명은 생략하기로 한다.
상기 제1 내지 제8 픽셀 블록 중 컬럼 기준으로 홀수 번째 픽셀 블록들, 즉 제1 픽셀 블록, 제3 픽셀 블록, 제5 픽셀 블록 및 제7 픽셀 블록은 제1 색상 패턴으로 배열될 수 있다. 예컨대, 상기 제1 색상 패턴은 베이어 패턴(Bayer pattern)을 포함할 수 있다. 상기 베이어 패턴은 블루 색상의 픽셀(B#)과 레드 색상의 픽셀(R#)이 대각선으로 대향하도록 배치될 수 있고, 2개의 그린 색상(Gr#, Gb#)의 픽셀들이 나머지 코너에 배치될 수 있다. 반면, 상기 제1 내지 제8 픽셀 블록 중 컬럼 기준으로 짝수 번째 픽셀 블록들, 즉 제2 픽셀 블록, 제4 픽셀 블록, 제6 픽셀 블록 및 제8 픽셀 블록은 제2 색상 패턴으로 배열될 수 있다. 예컨대, 상기 제2 색상 패턴은 상기 베이어 패턴과 색상이 겹치지 않도록 블루 색상의 픽셀(B#), 레드 색상의 픽셀(R#), 2개의 그린 색상(Gr#, Gb#)의 픽셀들이 배치될 수 있다.
상기 제1 내지 제4 픽셀 블록은 제1 및 제2 싱글 로우(single row) 시간 동안 제1 내지 제4 픽셀신호(VPX<0:3>)를 4번 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력하되, 동일한 색상의 제1 내지 제4 픽셀신호(VPX<0:3>)를 예정된 색상 순서에 따라 순차적으로 출력할 수 있다. 예컨대, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 내지 제1-4 전달 제어신호(TX0<0>, TX1<0>, TX2<0>, TX3<0>)에 기초하여, 제1 로우(ROW0)에 할당된 상기 제1 싱글 로우 시간 동안 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있고, 제2 로우(ROW1)에 할당된 상기 제2 싱글 로우 시간 동안 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제1 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 및 제1-2 전달 제어신호(TX0<0>, TX1<0>)에 기초하여 상기 제1 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를출력한 다음 상기 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 그리고, 상기 제1 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-3 및 제1-4 전달 제어신호(TX2<0>, TX3<0>)에 기초하여 상기 제2 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다.
상기 제5 내지 제8 픽셀 블록은 제3 및 제4 싱글 로우 시간 동안 제1 내지 제4 픽셀신호(VPX<0:3>)를 4번 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력하되, 동일한 색상의 제1 내지 제4 픽셀신호(VPX<0:3>)를 예정된 색상 순서에 따라 순차적으로 출력할 수 있다. 예컨대, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 내지 제2-4 전달 제어신호(TX0<1>, TX1<1>, TX2<1>, TX3<1>)에 기초하여, 제3 로우(ROW2)에 할당된 상기 제3 싱글 로우 시간 동안 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있고, 제4 로우(ROW3)에 할당된 상기 제4 싱글 로우 시간 동안 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제5 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 그린 색상(Gb)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다. 그리고, 상기 제5 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-3 및 제2-4 전달 제어신호(TX2<1>, TX3<1>)에 기초하여 상기 제4 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력한 다음 상기 레드 색상(R)의 제1 내지 제4 픽셀신호(VPX<0:3>)를 출력할 수 있다.
제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)은 상기 제1 내지 제8 픽셀 블록에 접속될 수 있다. 예컨대, 제1 컬럼 라인(CL0)은 상기 제1 및 제5 픽셀 블록에 공통으로 접속될 수 있고, 제2 컬럼 라인(CL1)은 상기 제2 및 제6 픽셀 블록에 공통으로 접속될 수 있고, 제3 컬럼 라인(CL2)은 상기 제3 및 제7 픽셀 블록에 공통으로 접속될 수 있으며, 제4 컬럼 라인(CL3)은 상기 제4 및 제8 픽셀 블록에 공통으로 접속될 수 있다. 제1 컬럼 라인(CL0)은 제1 픽셀신호(VPX<0>)를 제1 평균화블록(221)에게 전달할 수 있고, 제2 컬럼 라인(CL1)은 제2 픽셀신호(VPX<1>)를 제1 및 제2 평균화블록(221, 223)에게 전달할 수 있고, 제3 컬럼 라인(CL2)은 제3 픽셀신호(VPX<2>)를 제2 및 제3 평균화블록(223, 225)에게 전달할 수 있으며, 제4 컬럼 라인(CL3)은 제4 픽셀신호(VPX<3>)를 제3 평균화블록(225)에게 전달할 수 있다.
제1 내지 제3 평균화블록(221, 223, 225)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 중첩되게 그룹화할 수 있고 그 그룹화된 제1 내지 제3 픽셀신호 그룹을 평균화하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 생성할 수 있다. 예컨대, 제1 내지 제3 평균화블록(221, 223, 225)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 2개씩 그룹화하되 1개씩 중첩되게 그룹화할 수 있다. 이러한 경우, 제1 평균화블록(221)은 제1 및 제2 픽셀신호(VPX<0:1>)를 상기 제1 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제1 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)로써 생성할 수 있고, 제2 평균화블록(223)은 제2 및 제3 픽셀신호(VPX<1:2>)를 상기 제2 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제2 픽셀신호 그룹을 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(225)은 제3 및 제4 픽셀신호(VPX<2:3>)를 상기 제3 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제3 픽셀신호 그룹을 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(231, 233, 235)은 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 제1 내지 제3 디지털신호(D<0:2>)로 변환할 수 있다. 예컨대, 제1 내지 제3 신호변환블록(231, 233, 235)은 공통 램프신호(VRAMP)에 기초하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)의 전압 레벨을 검출할 수 있고 그 검출결과에 대응하는 제1 내지 제3 디지털신호(D<0:2>)를 생성할 수 있다.
도 6에는 도 5에 도시된 제1 평균화블록(221)과 제1 신호변환블록(231)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 제1 평균화블록(221)은 상기 제1 픽셀신호 그룹을 샘플링할 수 있고 그 샘플링된 제1 평균 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있다. 예컨대, 제1 평균화블록(221)은 제1 평균 픽셀신호(IPX<0>)의 출력 노드에 병렬로 접속된 제1 및 제2 샘플링부(221A, 221B)를 포함할 수 있다. 제1 샘플링부(221A)는 상기 제1 픽셀신호 그룹에 포함된 제1 픽셀신호(VPX<0>)를 샘플링할 수 있고, 제2 샘플링부(221B)는 상기 제1 픽셀신호 그룹에 포함된 제2 픽셀신호(VPX<1>)를 샘플링할 수 있다. 예컨대, 제1 샘플링부(221A)는 제1 커패시터(C1)를 포함할 수 있고, 제2 샘플링부(221B)는 제2 커패시터(C2)를 포함할 수 있다. 여기서, 제1 및 제2 커패시터(C1, C2)는 각각 아래에서 설명될 제3 커패시터(C3)의 커패시턴스(Cs)의 절반에 대응하는 커패시턴스(Cs/2)를 가질 수 있다. 참고로, 제1 내지 제3 커패시터(C1, C2, C3)는 CDS(Correlated Double Sampling) 회로에 대응할 수 있다.
제1 신호변환블록(231)은 제3 샘플링부(231A), 비교부(231B) 및 카운팅부(231B)를 포함할 수 있다. 제3 샘플링부(231A)는 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 제1 램프신호(IRAMP<0>)를 생성할 수 있다. 예컨대, 제3 샘플링부(231A)는 제3 커패시터(C3)를 포함할 수 있다. 제3 샘플링부(231A)는 제3 커패시터(C3)를 포함하는 것으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니며, 제3 샘플링부(231A)는 제1 및 제2 커패시터(C1, C2)에 대응하도록 제3 및 제4 커패시터(C3, C4)를 포함할 수도 있다. 이러한 경우, 제3 및 제4 커패시터(C3, C4)는 각각 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 공통 램프신호를 평균화하여 제1 램프신호(IRAMP<0>)로써 생성할 수 있다. 그리고, 제1 내지 제4 커패시터(C1, C2, C3, C4)는 동일한 커패시턴스(Cs/2)를 가질 수 있다. 비교부(231B)는 제1 평균 픽셀신호(IPX<0>)와 제1 램프신호(IRAMP<0>)를 비교할 수 있고 그 비교결과에 대응하는 제1 비교신호(S<0>)를 생성할 수 있다. 카운팅부(231C)는 제1 비교신호(S<0>)에 기초하여 클럭(CLK)을 카운팅할 수 있고 그 카운팅결과에 대응하는 제1 디지털신호(D<0>)를 생성할 수 있다. 비교부(231B)와 카운팅부(231C)는 공지공용의 기술이므로 보다 자세한 설명은 생략하기로 한다.
한편, 제2 및 제3 평균화블록(223, 225)는 제1 평균화블록(221)과 동일한 구성을 가질 수 있으며, 제2 및 제3 신호변환블록(233, 235)은 제1 신호변환블록(231)과 동일한 구성을 가질 수 있으므로, 제2 및 제3 평균화블록(223, 225)과 제2 및 제3 신호변환블록(233, 235)에 대한 자세한 설명을 생략하기로 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 이미지 센싱 장치(200)의 동작을 도 7 및 도 8을 참조하여 설명한다.
도 7에는 도 5에 도시된 이미지 센싱 장치(200)의 리드아웃 방법을 설명하기 위한 타이밍도가 도시되어 있고, 도 8에는 도 7을 부연 설명하기 위한 도면이 도시되어 있다.
도 7을 참조하면, 픽셀 어레이(210)는 제1 내지 제4 로우(ROW0, ROW1, ROW2, ROW3)에 할당된 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 로우별로 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
예컨대, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-1 및 제1-2 전달 제어신호(TX0<0>, TX1<0>)에 기초하여, 제1 싱글 로우 시간(RT0) 동안, 제1 로우(ROW0) 또는 제2 로우(ROW2)에 배열된 블루 색상의 픽셀들(B1, B2, B3, B4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제1 로우(ROW0) 또는 제2 로우(ROW1)에 배열된 그린 색상의 픽셀들(Gb1, Gb2, Gb3, Gb4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다. 그리고, 상기 제1 내지 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제1 리셋 제어신호(RX<0>), 제1-3 및 제1-4 전달 제어신호(TX2<0>, TX3<0>)에 기초하여, 제2 싱글 로우 시간(RT1) 동안, 제1 로우(ROW0) 또는 제2 로우(ROW1)에 배열된 그린 색상의 픽셀들(Gr1, Gr2, Gr3, Gr4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제1 로우(ROW0) 또는 제2 로우(ROW1)에 배열된 레드 색상의 픽셀들(R1, R2, R3, R4)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
그리고, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여, 제3 싱글 로우 시간(RT2) 동안, 제3 로우(ROW2) 또는 제4 로우(ROW3)에 배열된 블루 색상의 픽셀들(B5, B6, B7, B8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제3 로우(ROW2) 또는 제4 로우(ROW3)에 배열된 그린 색상의 픽셀들(Gb5, Gb6, Gb7, Gb8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다. 그리고, 상기 제5 내지 제8 픽셀 블록은 제2 선택 제어신호(SX<1>), 제2 리셋 제어신호(RX<1>), 제2-3 및 제2-4 전달 제어신호(TX2<1>, TX3<1>)에 기초하여, 제4 싱글 로우 시간(RT3) 동안, 제3 로우(ROW2) 또는 제4 로우(ROW3)에 배열된 그린 색상의 픽셀들(Gr5, Gr6, Gr7, Gr8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 제3 로우(ROW2) 또는 제4 로우(ROW3)에 배열된 레드 색상의 픽셀들(R5, R6, R7, R8)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
제1 평균화블록(221)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제1 및 제2 픽셀신호(VPX<0:1>)를 동일한 색상끼리 평균화하고 제1 평균 픽셀신호(IPX<0>)를 로우별로 생성할 수 있고, 제2 평균화블록(223)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제2 및 제3 픽셀신호(VPX<1:2>)를 동일한 색상끼리 평균화하고 제2 평균 픽셀신호(IPX<1>)를 로우별로 생성할 수 있으며, 제3 평균화블록(225)은 제1 내지 제4 싱글 로우 시간(RT0, RT1, RT2, RT3) 동안 제3 및 제4 픽셀신호(VPX<2:3>)를 동일한 색상끼리 평균화하고 제3 평균 픽셀신호(IPX<2>)를 로우별로 생성할 수 있다. 예컨대, 제1 평균화블록(221)은 제1 및 제2 픽셀신호(VPX<0:1>)를 샘플링할 수 있고 그 샘플링된 제1 및 제2 픽셀신호를 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있고, 제2 평균화블록(223)은 제2 및 제3 픽셀신호(VPX<1:2>)를 샘플링할 수 있고 그 샘플링된 제2 및 제3 픽셀신호를 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(225)은 제3 및 제4 픽셀신호(VPX<2:3>)를 샘플링할 수 있고 그 샘플링된 제3 및 제4 픽셀신호를 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(231, 233, 235)은 공통 램프신호(VRAMP)와 제1 내지 제3 평균 픽셀신호(IPX<0:2>)에 기초하여 제1 내지 제3 디지털신호(D<0:2>)를 생성할 수 있다. 제1 내지 제3 디지털신호(D<0:2>)는, 도 8에 도시된 바와 같이, 동일한 색상의 픽셀신호를 보간(interpolation)한 결과 데이터(B12, …, R78)에 대응할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예의 이점을 가지면서도 일부 픽셀 블록의 색상 배치 위치를 변경함으로써 FPN(fixed pattern noise)을 줄일 수 있는 이점이 있다.
도 9에는 본 발명의 제3 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 9를 참조하면, 이미지 센싱 장치(300)는 픽셀 어레이(310), 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3), 제1 내지 제3 평균화블록(321, 323, 325) 및 제1 내지 제3 신호변환블록(331, 333, 335)을 포함할 수 있다.
픽셀 어레이(310)는 제1 및 제2 더미 로우와 제1 내지 제3 로우(ROW0 ~ ROW2) 및 제1 내지 제8 컬럼(COLUMN0 ~ COLUMN7)에 배열된 복수의 픽셀을 포함할 수 있다. 이하에서는 상기 복수의 픽셀 중 2 * 2 단위의 픽셀들을 각각 픽셀 블록이라 칭하여 설명하기로 한다. 예컨대, 제1 로우(ROW0), 제2 로우(ROW1), 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B1, Gb1, Gr1, R1)을 제1 픽셀 블록이라 칭하고, 제1 더미 로우와 제1 로우(ROW0), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(Gr2, R2, B2, Gb2)을 제2 픽셀 블록이라 칭하고, 제1 로우(ROW0), 제2 로우(ROW1), 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B3, Gb3, Gr3, R3)을 제3 픽셀 블록이라 칭하고, 제1 더미 로우, 제1 로우(ROW0), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 4개의 픽셀들(Gr4, R4, B4, Gb4)을 제4 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제2 더미 로우, 제1 컬럼(COLUMN0) 및 제2 컬럼(COLUMN1)의 교차점에 배열된 4개의 픽셀들(B5, Gb5, Gr5, R5)을 제5 픽셀 블록이라 칭하고, 제2 로우(ROW1), 제3 로우(ROW2), 제3 컬럼(COLUMN2) 및 제4 컬럼(COLUMN3)의 교차점에 배열된 4개의 픽셀들(Gr6, R6, B6, Gb6)을 제6 픽셀 블록이라 칭하고, 제3 로우(ROW2), 제2 더미 로우, 제5 컬럼(COLUMN4) 및 제6 컬럼(COLUMN5)의 교차점에 배열된 4개의 픽셀들(B7, Gb7, Gr7, R7)을 제7 픽셀 블록이라 칭하며, 제2 로우(ROW1), 제3 로우(ROW2), 제7 컬럼(COLUMN6) 및 제8 컬럼(COLUMN7)의 교차점에 배열된 4개의 픽셀들(Gr8, R8, B8, Gb8)을 제8 픽셀 블록이라 칭한다. 이러한 경우, 상기 제1 내지 제8 픽셀 블록 중 컬럼 기준으로 짝수 번째 픽셀 블록들, 즉 제2 픽셀 블록, 제4 픽셀 블록, 제6 픽셀 블록 및 제8 픽셀 블록은 상기 제1 내지 제8 픽셀 블록 중 컬럼 기준으로 홀수 번째 픽셀 블록들, 즉 제1 픽셀 블록, 제3 픽셀 블록, 제5 픽셀 블록 및 제7 픽셀 블록에 비하여 1 로우만큼 쉬프트된 구조를 가질 수 있다. 다시 말해, 상기 홀수 번째 픽셀 블록들과 상기 짝수 번째 픽셀 블록들은 로우 방향을 기준으로 지그재그로 배열될 수 있다. 상기 제1 내지 제8 픽셀 블록은 각각 공유 픽셀 구조를 가질 수 있다. 예컨대, 상기 공유 픽셀 구조는 4개의 포토 다이오드가 1개의 플로팅 디퓨전 노드(floating diffusion node)를 공유하는 구조를 포함할 수 있다. 상기 공유 픽셀 구조는 공지공용의 기술이므로 자세한 설명은 생략하기로 한다.
상기 홀수 번째 픽셀 블록들은 제1 색상 패턴으로 배열될 수 있다. 예컨대, 상기 제1 색상 패턴은 베이어 패턴(Bayer pattern)을 포함할 수 있다. 상기 베이어 패턴은 블루 색상의 픽셀(B#)과 레드 색상의 픽셀(R#)이 대각선으로 대향하도록 배치될 수 있고, 2개의 그린 색상(Gr#, Gb#)의 픽셀들이 나머지 코너에 배치될 수 있다. 반면, 상기 짝수 번째 픽셀 블록들은 제2 색상 패턴으로 배열될 수 있다. 예컨대, 상기 제2 색상 패턴은 상기 베이어 패턴과 색상이 겹치지 않도록 블루 색상의 픽셀(B#), 레드 색상의 픽셀(R#), 2개의 그린 색상(Gr#, Gb#)의 픽셀들이 배치될 수 있다.
상기 제1 및 제3 픽셀 블록은 제1 및 제2 싱글 로우(single row) 시간 동안 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 4번 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력하되, 동일한 색상의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 색상 순서에 따라 순차적으로 출력할 수 있다. 예컨대, 상기 제1 및 제3 픽셀 블록은 제2 선택 제어신호(SX<1>), 제3 리셋 제어신호(RX<2>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>)에 기초하여, 제1 로우(ROW0)에 할당된 상기 제1 싱글 로우 시간 동안 블루 색상(B)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력한 다음 그린 색상(Gb)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력할 수 있고, 제2 로우(ROW1)에 할당된 상기 제2 싱글 로우 시간 동안 그린 색상(Gr)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력한 다음 레드 색상(R)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제1 픽셀 블록은 제2 선택 제어신호(SX<1>), 제3 리셋 제어신호(RX<2>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여 상기 제1 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력한 다음 상기 그린 색상(Gb)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력할 수 있다. 그리고, 상기 제1 픽셀 블록은 제2 선택 제어신호(SX<1>), 제3 리셋 제어신호(RX<2>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>)에 기초하여 상기 제2 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력한 다음 상기 레드 색상(R)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력할 수 있다.
상기 제1 및 제3 픽셀 블록은 제1 및 제2 싱글 로우(single row) 시간 동안 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 4번 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력하되, 동일한 색상의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 색상 순서에 따라 순차적으로 출력할 수 있다.
상기 제2 및 제4 픽셀 블록은 상기 제1 싱글 로우 시간 동안 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 2번 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력할 수 있다. 예컨대, 상기 제2 및 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여, 상기 제1 싱글 로우 시간 동안 상기 블루 색상(B)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력한 다음 상기 그린 색상(Gb)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력할 수 있다.
상기 제5 및 제7 픽셀 블록은 제3 싱글 로우 시간 동안 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 2번 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력할 수 있다. 예컨대, 상기 제5 및 제7 픽셀 블록은 제4 선택 제어신호(SX<3>), 제5 리셋 제어신호(RX<4>), 제4-1 및 제4-2 전달 제어신호(TX0<3>, TX1<3>)에 기초하여, 제3 로우(ROW2)에 할당된 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력한 다음 상기 그린 색상(Gb)의 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 출력할 수 있다.
상기 제6 및 제8 픽셀 블록은 상기 제2 및 제3 싱글 로우 시간 동안 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 4번 제2 및 제4 컬럼 라인(CL0, CL2)으로 출력하되, 동일한 색상의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 색상 순서에 따라 순차적으로 생성할 수 있다. 예컨대, 상기 제6 및 제8 픽셀 블록은 제3 선택 제어신호(SX<2>), 제4 리셋 제어신호(RX<3>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>), 제4-1 및 제4-2 전달 제어신호(TX0<3>, TX1<3>)에 기초하여, 상기 제2 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력한 다음 상기 레드 색상(R)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력할 수 있고, 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력한 다음 상기 그린 색상(Gb)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력할 수 있다. 더욱 자세하게 설명하면, 상기 제6 픽셀 블록은 제3 선택 제어신호(SX<2>), 제4 리셋 제어신호(RX<3>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>)에 기초하여 상기 제2 싱글 로우 시간 동안 상기 그린 색상(Gr)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력한 다음 상기 레드 색상(R)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력할 수 있다. 그리고, 상기 제6 픽셀 블록은 제3 선택 제어신호(SX<2>), 제4 리셋 제어신호(RX<3>), 제4-1 및 제4-2 전달 제어신호(TX0<3>, TX1<3>)에 기초하여 상기 제3 싱글 로우 시간 동안 상기 블루 색상(B)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력한 다음 상기 그린 색상(Gb)의 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 출력할 수 있다.
제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)은 상기 제1 내지 제8 픽셀 블록에 접속될 수 있다. 예컨대, 제1 컬럼 라인(CL0)은 상기 제1 및 제5 픽셀 블록에 공통으로 접속될 수 있고, 제2 컬럼 라인(CL1)은 상기 제2 및 제6 픽셀 블록에 공통으로 접속될 수 있고, 제3 컬럼 라인(CL2)은 상기 제3 및 제7 픽셀 블록에 공통으로 접속될 수 있으며, 제4 컬럼 라인(CL3)은 상기 제4 및 제8 픽셀 블록에 공통으로 접속될 수 있다. 제1 컬럼 라인(CL0)은 제1 픽셀신호(VPX<0>)를 제1 평균화블록(321)에게 전달할 수 있고, 제2 컬럼 라인(CL1)은 제2 픽셀신호(VPX<1>)를 제1 및 제2 평균화블록(321, 323)에게 전달할 수 있고, 제3 컬럼 라인(CL2)은 제3 픽셀신호(VPX<2>)를 제2 및 제3 평균화블록(323, 325)에게 전달할 수 있으며, 제4 컬럼 라인(CL3)은 제4 픽셀신호(VPX<3>)를 제3 평균화블록(325)에게 전달할 수 있다.
제1 내지 제3 평균화블록(321, 323, 325)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 중첩되게 그룹화할 수 있고 그 그룹화된 제1 내지 제3 픽셀신호 그룹을 평균화하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 생성할 수 있다. 예컨대, 제1 내지 제3 평균화블록(321, 323, 325)은 제1 내지 제4 픽셀신호(VPX<0:3>)를 2개씩 그룹화하되 1개씩 중첩되게 그룹화할 수 있다. 이러한 경우, 제1 평균화블록(321)은 제1 및 제2 픽셀신호(VPX<0:1>)를 상기 제1 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제1 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)로써 생성할 수 있고, 제2 평균화블록(323)은 제2 및 제3 픽셀신호(VPX<1:2>)를 상기 제2 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제2 픽셀신호 그룹을 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(325)은 제3 및 제4 픽셀신호(VPX<2:3>)를 상기 제3 픽셀신호 그룹으로써 그룹화할 수 있고 상기 제3 픽셀신호 그룹을 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(331, 333, 335)은 제1 내지 제3 평균 픽셀신호(IPX<0:2>)를 제1 내지 제3 디지털신호(D<0:2>)로 변환할 수 있다. 예컨대, 제1 내지 제3 신호변환블록(331, 333, 335)은 공통 램프신호(VRAMP)에 기초하여 제1 내지 제3 평균 픽셀신호(IPX<0:2>)의 전압 레벨을 검출할 수 있고 그 검출결과에 대응하는 제1 내지 제3 디지털신호(D<0:2>)를 생성할 수 있다.
도 10에는 도 9에 도시된 제1 평균화블록(321)과 제1 신호변환블록(331)의 내부 구성도가 도시되어 있다.
도 10을 참조하면, 제1 평균화블록(321)은 상기 제1 픽셀신호 그룹을 샘플링할 수 있고 그 샘플링된 제1 평균 픽셀신호 그룹을 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있다. 예컨대, 제1 평균화블록(321)은 제1 평균 픽셀신호(IPX<0>)의 출력 노드에 병렬로 접속된 제1 및 제2 샘플링부(321A, 321B)를 포함할 수 있다. 제1 샘플링부(321A)는 상기 제1 픽셀신호 그룹에 포함된 제1 픽셀신호(VPX<0>)를 샘플링할 수 있고, 제2 샘플링부(321B)는 상기 제1 픽셀신호 그룹에 포함된 제2 픽셀신호(VPX<1>)를 샘플링할 수 있다. 예컨대, 제1 샘플링부(321A)는 제1 커패시터(C1)를 포함할 수 있고, 제2 샘플링부(321B)는 제2 커패시터(C2)를 포함할 수 있다. 여기서, 제1 및 제2 커패시터(C1, C2)는 각각 아래에서 설명될 제3 커패시터(C3)의 커패시턴스(Cs)의 절반에 대응하는 커패시턴스(Cs/2)를 가질 수 있다. 참고로, 제1 내지 제3 커패시터(C1, C2, C3)는 CDS(Correlated Double Sampling) 회로에 대응할 수 있다.
제1 신호변환블록(331)은 제3 샘플링부(331A), 비교부(331B) 및 카운팅부(331B)를 포함할 수 있다. 제3 샘플링부(331A)는 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 제1 램프신호(IRAMP<0>)를 생성할 수 있다. 예컨대, 제3 샘플링부(331A)는 제3 커패시터(C3)를 포함할 수 있다. 제3 샘플링부(331A)는 제3 커패시터(C3)를 포함하는 것으로 설명하고 있으나, 반드시 이에 한정되는 것은 아니며, 제3 샘플링부(331A)는 제1 및 제2 커패시터(C1, C2)에 대응하도록 제3 및 제4 커패시터(C3, C4)를 포함할 수도 있다. 이러한 경우, 제3 및 제4 커패시터(C3, C4)는 각각 공통 램프신호(VRAMP)를 샘플링할 수 있고 그 샘플링된 공통 램프신호를 평균화하여 제1 램프신호(IRAMP<0>)로써 생성할 수 있다. 그리고, 제1 내지 제4 커패시터(C1, C2, C3, C4)는 동일한 커패시턴스(Cs/2)를 가질 수 있다. 비교부(331B)는 제1 평균 픽셀신호(IPX<0>)와 제1 램프신호(IRAMP<0>)를 비교할 수 있고 그 비교결과에 대응하는 제1 비교신호(S<0>)를 생성할 수 있다. 카운팅부(331C)는 제1 비교신호(S<0>)에 기초하여 클럭(CLK)을 카운팅할 수 있고 그 카운팅결과에 대응하는 제1 디지털신호(D<0>)를 생성할 수 있다. 비교부(331B)와 카운팅부(331C)는 공지공용의 기술이므로 보다 자세한 설명은 생략하기로 한다.
한편, 제2 및 제3 평균화블록(323, 325)는 제1 평균화블록(321)과 동일한 구성을 가질 수 있으며, 제2 및 제3 신호변환블록(333, 335)은 제1 신호변환블록(331)과 동일한 구성을 가질 수 있으므로, 제2 및 제3 평균화블록(323, 325)과 제2 및 제3 신호변환블록(333, 335)에 대한 자세한 설명을 생략하기로 한다.
이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 이미지 센싱 장치(300)의 동작을 도 11 및 도 12를 참조하여 설명한다.
도 11에는 도 9에 도시된 이미지 센싱 장치(300)의 리드아웃 방법을 설명하기 위한 타이밍도가 도시되어 있고, 도 12에는 도 11을 부연 설명하기 위한 도면이 도시되어 있다.
도 11을 참조하면, 픽셀 어레이(310)는, 제1 싱글 로우 시간(RT0) 동안, 블루 색상(B)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 그린 색상(Gb)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
예컨대, 상기 제1 및 제3 픽셀 블록은 제2 선택 제어신호(SX<1>), 제3 리셋 제어신호(RX<2>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여, 제1 싱글 로우 시간(RT0) 동안, 제1 로우(ROW0)에 배열된 상기 블루 색상(B)의 픽셀들(B1, B3)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력한 다음 제1 로우(ROW0)에 배열된 상기 그린 색상(Gb)의 픽셀들(Gb1, Gb3)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력할 수 있다. 그리고, 상기 제2 및 제4 픽셀 블록은 제1 선택 제어신호(SX<0>), 제2 리셋 제어신호(RX<1>), 제2-1 및 제2-2 전달 제어신호(TX0<1>, TX1<1>)에 기초하여, 제1 싱글 로우 시간(RT0) 동안, 제1 로우(ROW0)에 배열된 상기 블루 색상(B)의 픽셀들(B2, B4)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력한 다음 제1 로우(ROW0)에 배열된 상기 그린 색상(Gb)의 픽셀들(Gb2, Gb4)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력할 수 있다.
픽셀 어레이(310)는, 제2 싱글 로우 시간(RT1) 동안, 그린 색상(Gr)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 레드 색상(R)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
예컨대, 상기 제1 및 제3 픽셀 블록은 제2 선택 제어신호(SX<1>), 제3 리셋 제어신호(RX<2>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>)에 기초하여, 제2 싱글 로우 시간(RT1) 동안, 제2 로우(ROW1)에 배열된 상기 그린 색상(Gr)의 픽셀들(Gr1, Gr3)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력한 다음 제2 로우(ROW1)에 배열된 상기 레드 색상(R)의 픽셀들(R1, R3)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력할 수 있다. 그리고, 상기 제6 및 제8 픽셀 블록은 제3 선택 제어신호(SX<2>), 제4 리셋 제어신호(RX<3>), 제3-1 및 제3-2 전달 제어신호(TX0<2>, TX1<2>)에 기초하여, 제2 싱글 로우 시간(RT1) 동안, 제2 로우(ROW1)에 배열된 상기 그린 색상(Gr)의 픽셀들(Gr6, Gr8)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력한 다음 제2 로우(ROW1)에 배열된 상기 레드 색상(R)의 픽셀들(R6, R8)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력할 수 있다.
픽셀 어레이(310)는, 제3 싱글 로우 시간(RT2) 동안, 상기 블루 색상(B)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력한 다음 상기 그린 색상(Gb)에 대응하는 제1 내지 제4 픽셀신호(VPX<0:3>)를 제1 내지 제4 컬럼 라인(CL0, CL1, CL2, CL3)으로 출력할 수 있다.
예컨대, 상기 제5 및 제7 픽셀 블록은 제4 선택 제어신호(SX<3>), 제5 리셋 제어신호(RX<4>), 제4-1 및 제4-2 전달 제어신호(TX0<3>, TX1<3>)에 기초하여, 제3 싱글 로우 시간(RT2) 동안, 제3 로우(ROW2)에 배열된 상기 블루 색상(B)의 픽셀들(B5, B7)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력한 다음 제1 로우(ROW0)에 배열된 상기 그린 색상(Gb)의 픽셀들(Gb5, Gb5)에 대응하는 제1 및 제3 픽셀신호(VPX<0>, VPX<2>)를 제1 및 제3 컬럼 라인(CL0, CL2)으로 출력할 수 있다. 그리고, 상기 제6 및 제8 픽셀 블록은 제3 선택 제어신호(SX<2>), 제4 리셋 제어신호(RX<3>), 제4-1 및 제4-2 전달 제어신호(TX0<3>, TX1<3>)에 기초하여, 제3 싱글 로우 시간(RT2) 동안, 제3 로우(ROW2)에 배열된 상기 블루 색상(B)의 픽셀들(B6, B8)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력한 다음 제3 로우(ROW2)에 배열된 상기 그린 색상(Gb)의 픽셀들(Gb6, Gb8)에 대응하는 제2 및 제4 픽셀신호(VPX<1>, VPX<3>)를 제2 및 제4 컬럼 라인(CL1, CL3)으로 출력할 수 있다.
한편, 제1 평균화블록(321)은 제1 내지 제3 싱글 로우 시간(RT0, RT1, RT2) 동안 제1 및 제2 픽셀신호(VPX<0:1>)를 동일한 색상끼리 평균화하고 제1 평균 픽셀신호(IPX<0>)를 로우별로 생성할 수 있고, 제2 평균화블록(323)은 제1 내지 제3 싱글 로우 시간(RT0, RT1, RT2) 동안 제2 및 제3 픽셀신호(VPX<1:2>)를 동일한 색상끼리 평균화하고 제2 평균 픽셀신호(IPX<1>)를 로우별로 생성할 수 있으며, 제3 평균화블록(325)은 제1 내지 제3 싱글 로우 시간(RT0, RT1, RT2) 동안 제3 및 제4 픽셀신호(VPX<2:3>)를 동일한 색상끼리 평균화하고 제3 평균 픽셀신호(IPX<2>)를 로우별로 생성할 수 있다. 예컨대, 제1 평균화블록(321)은 제1 및 제2 픽셀신호(VPX<0:1>)를 샘플링할 수 있고 그 샘플링된 제1 및 제2 픽셀신호를 평균화하여 제1 평균 픽셀신호(IPX<0>)를 생성할 수 있고, 제2 평균화블록(323)은 제2 및 제3 픽셀신호(VPX<1:2>)를 샘플링할 수 있고 그 샘플링된 제2 및 제3 픽셀신호를 평균화하여 제2 평균 픽셀신호(IPX<1>)를 생성할 수 있으며, 제3 평균화블록(325)은 제3 및 제4 픽셀신호(VPX<2:3>)를 샘플링할 수 있고 그 샘플링된 제3 및 제4 픽셀신호를 평균화하여 제3 평균 픽셀신호(IPX<2>)를 생성할 수 있다.
제1 내지 제3 신호변환블록(331, 333, 335)은 공통 램프신호(VRAMP)와 제1 내지 제3 평균 픽셀신호(IPX<0:2>)에 기초하여 제1 내지 제3 디지털신호(D<0:2>)를 로우별로 생성할 수 있다. 로우별로 생성된 제1 내지 제3 디지털신호(D<0:2>)는, 도 12에 도시된 바와 같이, 동일한 색상의 픽셀신호들을 보간(interpolation)한 결과 데이터(B12, …, Gb78)에 대응할 수 있다.
이와 같은 본 발명의 제3 실시예에 따르면, 본 발명의 제1 실시예의 이점을 가지면서도 일부 픽셀 블록의 색상 배치 위치를 변경함으로써 FPN(Fixed Pattern Noise)을 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명은 2 * 2 단위의 공유 픽셀 구조를 가지는 이미지 센싱 장치를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, a * b 단위의 공유 픽셀 구조를 가지는 모든 이미지 센싱 장치에 본 발명이 적용될 수 있다(단, a 및 b 는 1이상의 자연수임).
100 : 이미지 센싱 장치 110 : 픽셀 어레이
121 ~ 125 : 제1 내지 제3 평균화블록
131 ~ 135 : 제1 내지 제3 신호변환블록

Claims (20)

  1. 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인;
    각각 상기 제1 내지 제X 컬럼 라인에 접속된 N(2 이상의 자연수)개의 픽셀을 포함하고, 적어도 하나의 싱글 로우(single row) 시간 동안 제1 내지 제X 픽셀신호를 N번 상기 제1 내지 제X 컬럼 라인으로 출력하되, 동일한 색상의 상기 제1 내지 제X 픽셀신호를 예정된 색상 순서에 따라 상기 제1 내지 제X 컬럼 라인을 통해 순차적으로 출력하기 위한 제1 내지 제X 픽셀 블록;
    상기 제1 내지 제X 컬럼 라인에 중첩하여 접속되고, 상기 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록; 및
    상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록
    을 포함하는 이미지 센싱 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 N개의 픽셀은 공유 픽셀 구조를 가지는 이미지 센싱 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제X 픽셀 블록 각각에 포함된 상기 N개의 픽셀은 예정된 색상 패턴으로 배열되는 이미지 센싱 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제X 픽셀 블록 중 홀수 번째 픽셀 블록들 각각에 포함된 상기 N개의 픽셀은 제1 색상 패턴으로 배열되고,
    상기 제1 내지 제X 픽셀 블록 중 짝수 번째 픽셀 블록들 각각에 포함된 상기 N개의 픽셀은 제2 색상 패턴으로 배열되는 이미지 센싱 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제Z 평균화블록은 각각 상기 제1 내지 제X 픽셀신호 중 2개의 픽셀신호를 그룹화하되 이웃하는 평균화블록과 1개씩 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z 픽셀신호 그룹을 각각 평균화하는 이미지 센싱 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제Z 평균화 블록은,
    각각 상기 제1 내지 제Z 픽셀신호 그룹을 샘플링하고 그 샘플링된 제1 내지 제Z 평균 픽셀신호 그룹을 평균화하여 상기 제1 내지 제Z 평균 픽셀신호를 생성하는 이미지 센싱 장치.
  7. 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인;
    각각 상기 제1 내지 제X 컬럼 라인 중 홀수 번째 컬럼 라인들에 접속된 N(2 이상의 자연수)개의 픽셀을 포함하고, 복수의 제1 싱글 로우(single row) 시간 동안 홀수 번째 픽셀신호들을 N번 상기 홀수 번째 컬럼 라인으로 출력하되, 동일한 색상의 상기 홀수 번째 픽셀신호들을 제1 색상 순서에 따라 순차적으로 출력하기 위한 홀수 번째 픽셀 블록들;
    각각 상기 제1 내지 제X 컬럼 라인 중 짝수 번째 컬럼 라인들에 접속된 N개의 픽셀을 포함하고, 복수의 제2 싱글 로우 시간 동안 짝수 번째 픽셀신호들을 N번 상기 짝수 번째 컬럼 라인으로 출력하되, 동일한 색상의 상기 짝수 번째 픽셀신호들을 상기 제1 색상 순서와 다른 제2 색상 순서에 따라 순차적으로 출력하기 위한 짝수 번째 픽셀 블록들;
    상기 제1 내지 제X 컬럼 라인에 중첩하여 접속되고, 상기 제1 내지 제X 컬럼 라인을 통해 출력되는 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록; 및
    상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록
    을 포함하는 이미지 센싱 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 홀수 번째 픽셀 블록들과 상기 짝수 번째 픽셀 블록들은 로우 방향을 기준으로 지그재그로 배열되는 이미지 센싱 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 홀수 번째 픽셀 블록들은 각각 제1 색상 패턴으로 배열된 복수의 제1 픽셀을 포함하고,
    상기 짝수 번째 픽셀 블록들은 각각 제2 색상 패턴으로 배열된 복수의 제2 픽셀을 포함하는 이미지 센싱 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 복수의 제1 픽셀과 상기 복수의 제2 픽셀은 공유 픽셀 구조를 가지는 이미지 센싱 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 복수의 제1 픽셀 중 적어도 하나의 제1 픽셀과 상기 복수의 제2 픽셀 중 적어도 하나의 제2 픽셀은 동일한 로우에 배열되는 이미지 센싱 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 복수의 제1 싱글 로우 시간과 상기 복수의 제2 싱글 로우 시간은 적어도 하나의 제3 싱글 로우 시간을 포함하는 이미지 센싱 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 홀수 번째 픽셀 블록들과 상기 짝수 번째 픽셀 블록들은 상기 제3 싱글 로우 시간 동안 동일한 색상의 상기 제1 내지 제X 픽셀신호를 상기 제1 내지 제X 컬럼 라인으로 출력하는 이미지 센싱 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 내지 제Z 평균화블록은 상기 제1 내지 제X 픽셀신호를 2개씩 그룹화하되 1개씩 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z 픽셀신호 그룹을 각각 평균화하는 이미지 센싱 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 내지 제Z 평균화 블록은,
    제1 내지 제Z 픽셀신호 그룹을 샘플링하고 그 샘플링된 제1 내지 제Z 평균 픽셀신호 그룹을 평균화하여 상기 제1 내지 제Z 평균 픽셀신호를 생성하는 이미지 센싱 장치.
  16. 제1 내지 제X(2 이상의 자연수) 컬럼(column) 라인;
    상기 제1 내지 제X 컬럼 라인 중 홀수 번째 컬럼 라인들에 접속되고, 각각 공유 픽셀 구조를 가지며 제1 색상 패턴으로 배열된 N개의 제1 픽셀을 포함하는 홀수 번째 픽셀 블록들;
    상기 제1 내지 제X 컬럼 라인 중 짝수 번째 컬럼 라인들에 접속되고, 각각 상기 공유 픽셀 구조를 가지며 제2 색상 패턴으로 배열된 N개의 제2 픽셀을 포함하는 짝수 번째 픽셀 블록들; 및
    상기 제1 내지 제X 컬럼 라인에 중첩하여 접속되고, 상기 홀수 번째 픽셀 블록들과 상기 짝수 번째 픽셀 블록들로부터 상기 제1 내지 제X 컬럼 라인을 통해 출력되는 제1 내지 제X 픽셀신호를 중첩되게 그룹화하고 그 그룹화된 제1 내지 제Z(X보다 작은 자연수) 픽셀신호 그룹을 평균화하기 위한 제1 내지 제Z 평균화블록
    을 포함하는 이미지 센싱 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 홀수 번째 픽셀 블록들과 상기 짝수 번째 픽셀 블록들은 적어도 하나의 싱글 로우(single row) 시간 동안 상기 제1 내지 제X 픽셀신호를 N번 상기 제1 내지 제X 컬럼 라인으로 출력하되, 동일한 색상의 상기 제1 내지 제X 픽셀신호를 예정된 색상 순서에 따라 순차적으로 출력하는 이미지 센싱 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록을 더 포함하는 이미지 센싱 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 홀수 번째 픽셀 블록들은 복수의 제1 싱글 로우(single row) 시간 동안 홀수 번째 픽셀신호들을 N번 상기 홀수 번째 컬럼 라인들로 출력하되, 동일한 색상의 상기 홀수 번째 픽셀신호들을 제1 색상 순서에 따라 순차적으로 출력하고,
    상기 짝수 번째 픽셀 블록들은 복수의 제2 싱글 로우 시간 동안 짝수 번째 픽셀신호들을 N번 상기 짝수 번째 컬럼 라인들로 출력하되, 동일한 색상의 상기 짝수 번째 픽셀신호들을 제2 색상 순서에 따라 순차적으로 출력하는 이미지 센싱 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제1 내지 제Z 평균화블록으로부터 생성된 제1 내지 제Z 평균 픽셀신호를 제1 내지 제Z 디지털신호로 변환하기 위한 제1 내지 제Z 신호변환블록을 더 포함하는 이미지 센싱 장치.
KR1020160031513A 2016-03-16 2016-03-16 이미지 센싱 장치 KR102546182B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160031513A KR102546182B1 (ko) 2016-03-16 2016-03-16 이미지 센싱 장치
US15/236,177 US9787930B1 (en) 2016-03-16 2016-08-12 Image sensing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160031513A KR102546182B1 (ko) 2016-03-16 2016-03-16 이미지 센싱 장치

Publications (2)

Publication Number Publication Date
KR20170107780A KR20170107780A (ko) 2017-09-26
KR102546182B1 true KR102546182B1 (ko) 2023-06-22

Family

ID=59856222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160031513A KR102546182B1 (ko) 2016-03-16 2016-03-16 이미지 센싱 장치

Country Status (2)

Country Link
US (1) US9787930B1 (ko)
KR (1) KR102546182B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711553B2 (en) * 2014-04-28 2017-07-18 Samsung Electronics Co., Ltd. Image sensor including a pixel having photoelectric conversion elements and image processing device having the image sensor
US10827143B2 (en) * 2018-02-23 2020-11-03 Omnivision Technologies, Inc. CMOS image sensor clamping method with divided bit lines
CN109862289B (zh) * 2019-01-09 2021-05-28 宁波大学 像素信息采集相关双采样读取电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100994993B1 (ko) * 2004-03-16 2010-11-18 삼성전자주식회사 서브 샘플링된 아날로그 신호를 평균화하여 디지털 변환한영상신호를 출력하는 고체 촬상 소자 및 그 구동 방법
KR100913797B1 (ko) 2008-01-30 2009-08-26 (주) 픽셀플러스 Ｃｍｏｓ 이미지 센서
US8657200B2 (en) * 2011-06-20 2014-02-25 Metrologic Instruments, Inc. Indicia reading terminal with color frame processing
KR101324088B1 (ko) 2011-10-04 2013-10-31 주식회사 동부하이텍 이미지센서 및 이미지센서의 행간 평균화 방법
US9204143B2 (en) * 2013-03-15 2015-12-01 Samsung Electronics Co., Ltd. Image sensor, operation method thereof, and system including the same
KR102184714B1 (ko) * 2014-04-11 2020-12-02 에스케이하이닉스 주식회사 이미지 센싱 장치
US10178329B2 (en) * 2014-05-27 2019-01-08 Rambus Inc. Oversampled high dynamic-range image sensor
US9516197B2 (en) * 2014-10-21 2016-12-06 Pixspan, Inc. Apparatus and method for lossless compression of raw color sensor data from a color array filtered image sensor

Also Published As

Publication number Publication date
US20170272673A1 (en) 2017-09-21
US9787930B1 (en) 2017-10-10
KR20170107780A (ko) 2017-09-26

Similar Documents

Publication Publication Date Title
US11076119B2 (en) Solid state imaging device, method of controlling solid state imaging device, and program for controlling solid state imaging device
CN103546702B (zh) 图像拾取装置的驱动方法以及图像拾取系统的驱动方法
CN100534153C (zh) 图像传感器
EP2252047B1 (en) Solid-state imaging apparatus
US8860858B2 (en) Solid-state image sensor, driving method thereof, and camera
JP2015128215A5 (ko)
KR102546182B1 (ko) 이미지 센싱 장치
CN103813113A (zh) 比较器、比较方法、ad转换器、图像拾取器件、电子设备
JP6218428B2 (ja) 固体撮像装置
CN104272719A (zh) 固体摄像装置
JP2016131326A (ja) 固体撮像装置
KR102184714B1 (ko) 이미지 센싱 장치
US10778924B2 (en) Image sensing device
CN104255025B (zh) 固体成像装置以及使用该固体成像装置的电子相机
CN113196743A (zh) 具有快速重组的像素矩阵
CN103975579A (zh) 固态成像元件及其驱动方法以及相机系统
JP4613137B2 (ja) 固体撮像素子
JP4363496B2 (ja) 固体撮像装置およびその駆動方法
KR100390847B1 (ko) 이미지 센서의 칼라 보간 장치
JP6080412B2 (ja) 撮像装置の駆動方法、および撮像システムの駆動方法。
KR100891119B1 (ko) Ｃｃｄ센서 또는 하이브리드 센서의 2차원 전하이동 방법
KR20230135843A (ko) 이미지 센서 및 그의 동작방법
JP2006246337A (ja) 固体撮像素子およびその信号読出し方法
JP2010226256A (ja) 固体撮像素子およびその駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right