WO2014174937A1 - 異種材料接合を有する半導体デバイス - Google Patents

異種材料接合を有する半導体デバイス Download PDF

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敬一 池上
恭秀 大野
崇史 上村
松本　和彦
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Definitions

  • the present invention relates to a low temperature forming heterogeneous material junction and a semiconductor device having the heterogeneous material junction.
  • heterojunctions In the field of compound semiconductor devices, junctions between compound semiconductors having different atomic compositions, that is, heterojunctions have been used for carrier confinement. However, high-temperature manufacturing processes such as epitaxial growth have been used to form the heterojunction. In a crystalline silicon device, a pn junction of a transistor such as a source and a drain has been applied to a silicon substrate by a high temperature manufacturing technique of 800 ° C. or higher such as ion implantation and high temperature heat treatment or epitaxial growth.
  • NiSi 2 nickel silicide reaches from the front surface to the back surface of the crystalline silicon thin film, and reaches the back silicon oxide film in contact with the back surface of the crystalline silicon thin film.
  • the height of the barrier formed by nickel silicide and silicon is lowered by ion implantation of impurities such as boron, and the energy barrier of the source junction formed by silicide silicon is lowered equivalently.
  • a semiconductor device bonding structure that can be formed at a low temperature, which can be applied as a semiconductor device bonding on a silicon substrate, glass, or organic material sheet provided with heavy metal alignment marks, is required.
  • the present invention provides a heterogeneous material junction that can be formed at a low temperature and operates as a semiconductor device junction, and a semiconductor device having the heterogeneous material junction. Specifically, the following means (1) to (9) are used.
  • the second region and the third region are provided apart from each other and in contact with the first semiconductor thin film on the second surface, and the second surface and the second region are in contact with each other or the second surface and the third region.
  • a semiconductor device wherein the second surface is opposed to the first surface at a portion where the region is in contact, and a space charge layer is formed in the first semiconductor thin film between the first surface and the second surface.
  • the “conductive region” includes not only a region formed of a metal material but also a region formed of a semiconductor having conductivity compared to an insulating material. Used in contrast to a region composed of an insulating material, such as an insulating film.
  • the dissimilar material is sometimes referred to as a dissimilar material even when the material constituting the first semiconductor thin film is composed of the same atoms.
  • crystalline silicon composed of the same silicon atom and hydrogenated amorphous silicon (aSi: H) are classified as different materials in the present invention. This is because the atomic properties are different and the electronic structures such as energy bands are different, so that the electrical characteristics as materials are not the same.
  • the space charge layer is a layer in which electrons and holes are separated from the valence electron control impurities and the valence electron control impurities are in a charged state, the electrons or holes are present in shortage than the neutral state of the semiconductor, or An overlying layer.
  • the film thickness d of the first semiconductor thin film for the space charge layer to spread between the first surface and the second surface is: It needs to be. here, ⁇ 0 : Dielectric constant of vacuum ⁇ : Specific electric conductivity of the first semiconductor thin film ⁇ f : Fermi level measured from the center of the energy gap of the first semiconductor thin film q: Electronic charge N: (valence electron of the first semiconductor thin film Control) Impurity concentration.
  • the space charge layer is formed in the first semiconductor thin film, the electric field formed by the space charge layer is formed.
  • This barrier height decreases. The decrease in the barrier height makes it easier for carriers to cross the barrier, and current easily flows between the first semiconductor thin film and the second region or the third region formed of a different material.
  • An electric field due to the potential of the first conductive region is further superimposed on the electric field of the space charge layer, and the barrier height is adjusted to further change the junction resistance.
  • the potential of the first conductive region in which the space charge layer is formed varies depending on the work function difference between the first conductive region and the dissimilar material, and the amount of charge existing in the first insulating film.
  • the semiconductor thin film is a p-type semiconductor and the charge is positive
  • the potential of the first conductive region where the space charge layer is formed shifts in the negative direction.
  • the current flowing between the second region and the third region in the first semiconductor thin film or through the first surface or the second surface varies depending on the potential of the first conductive region.
  • the resistance value between the second region and the third region can be adjusted by the potential of the first conductive region. Therefore, if a transistor element such as a field effect transistor is incorporated in the first semiconductor thin film between the second region and the third region, the current of the transistor element can be extracted from the second region and the third region.
  • the following configuration (2) can be provided.
  • a second insulating film provided on the second surface of the first semiconductor thin film between the second region and the third region is in contact with the second insulating film.
  • the semiconductor device according to (1) further comprising: a second conductive film provided apart from the second region and the third region.
  • the second insulating film is made of silicon oxide or silicon nitride when the first semiconductor thin film is crystalline silicon, or aluminum oxide or the like when the first semiconductor thin film is InGaAs.
  • the second surface, the second insulating film, and the second conductive film are formed by using the first semiconductor thin film as the second region and the third region with respect to a first direction in which the first semiconductor thin film extends.
  • the semiconductor according to (2) wherein the semiconductor has a shape surrounding at least a part thereof, and an outer periphery of a cross section perpendicular to the first direction of the first semiconductor thin film at the portion has an outwardly convex shape device.
  • the convex shape is a part of a closed figure having a convex portion on the outside, such as a circle, an ellipse, or a polygon.
  • the second multilayer film is made of, for example, silicon oxide film / silicon nitride film / silicon oxide film, aluminum oxide film / silicon nitride film / silicon oxide film, silicon oxide film / silicon nitride film, etc. from the second conductive film side.
  • Electronic information can be stored by applying a voltage between the film and the first semiconductor film. Even if the second multilayer film is a two-layer film, the memory function can be expressed.
  • the semiconductor device according to (1) wherein the first conductive region is a semiconductor substrate.
  • the semiconductor device according to (1) further including a support substrate, wherein the first conductive region is provided on the support substrate so as to be electrically separated.
  • Electrically isolated means that when the supporting substrate is a semiconductor substrate, a rectifying junction is formed with the supporting substrate, and the first conductive region is formed of the rectifying junction in a potential relationship in which the rectifying junction is reverse-biased. A state where an arbitrary potential can be taken within the range of the withstand voltage.
  • a third insulating film is provided on the support substrate to form an insulating support substrate, the first conductive region is provided on and in contact with the third insulating film, and the first conductive film is within the range of the breakdown voltage of the third insulating film.
  • the sex region can take any potential.
  • the dissimilar material bonding and semiconductor device of the present invention are suitable for low-temperature manufacturing processes.
  • the temperature of the manufacturing process can be up to 450 ° C. or less. Therefore, for example, when a device is formed by an electron beam exposure technique that requires alignment marks of heavy metals such as platinum and gold, it is a desirable junction and semiconductor device.
  • the first semiconductor thin film is crystalline silicon
  • platinum forms an alloy with crystalline silicon at 695 ° C. or higher and gold 370 ° C. or higher, so a manufacturing process at a temperature lower than that is required.
  • the electron barrier height or barrier thickness formed between the second region, the third region and the first semiconductor thin film can be controlled to be low or thin by an electric field supplied from the first conductive region through the first insulating film.
  • the ion implantation step used in Non-Patent Document 1 to lower the electron barrier height is not necessarily required.
  • the transistor element formed in the first semiconductor thin film between the second region and the third region is an electron layer or a hole layer induced in the second semiconductor region between the second region or the third region and the transistor element. Since the two regions and the third region are coupled, there is no defect or stress associated with the conventional pn junction or the like, so that the leakage current is small and the breakdown voltage degradation due to miniaturization can be prevented.
  • FIG. 1 is a cross-sectional view of a first embodiment of the present invention.
  • 10 is a first semiconductor thin film
  • 11 is a first surface of the first semiconductor thin film
  • 12 is a second surface of the first semiconductor thin film
  • 20 is a second region
  • 30 is a third region
  • 100 is a first conductive region.
  • 101 is a first surface of the first conductive region
  • 102 is a second surface of the first conductive region
  • 110 is a first insulating film provided on the first surface of the first conductive region
  • the first semiconductor thin film is provided in contact with the first insulating film on the first surface thereof.
  • the first conductive region 100 includes a metal sheet, a conductive thin film such as a metal thin film provided on a glass substrate or a semiconductor thin film doped with impurities, a semiconductor sheet, or a semiconductor substrate.
  • the first insulating film 110 is composed of a silicon oxide film, a silicon nitride film, or the like.
  • the first semiconductor thin film 10 is composed of a crystalline silicon thin film, a crystalline germanium thin film, a compound semiconductor thin film such as an InGaAs thin film or an organic semiconductor thin film.
  • Metal thin films such as aluminum, nickel, nickel / chromium, and molybdenum are used for the second and third regions.
  • the metal thin film may add an additive that prevents an undesirable reaction with the first semiconductor thin film, such as silicon-added aluminum, and an additive that adjusts an equivalent work function, such as silicon and boron-added nickel.
  • an additive that prevents an undesirable reaction with the first semiconductor thin film such as silicon-added aluminum
  • an additive that adjusts an equivalent work function such as silicon and boron-added nickel.
  • a two-layer film such as nickel / chromium, metal thin film / hydrogenated amorphous silicon thin film is used.
  • the material on the right side of / contacts the first semiconductor thin film.
  • aluminum-added or titanium-added zinc oxide can also be used as the material for the second and third regions.
  • These second and third region materials can be formed on the first semiconductor thin film at a low temperature such as electron beam evaporation, low-temperature CVD, and sputtering.
  • the first conductive region 100 is a p-type 5 ⁇ -cm, a (100) plane crystalline silicon substrate, the first insulating film 110 is a 145 nm thick silicon oxide film, and the first semiconductor.
  • a p-type 10 ⁇ -cm, (100) plane crystalline silicon thin film having a thickness of 25 nm (distance between the first surface and the second surface) as the thin film 10 is formed by electron beam evaporation as the second and third regions.
  • a first example of a semiconductor device prototyped using an aluminum thin film was prototyped.
  • FIG. 2 shows the current-voltage characteristics of this device in which the current I 23 flowing between the second region 20 and the third region 30 is plotted against the voltage V 23 between the second region 20 and the third region 30.
  • This characteristic is expressed using the potential V1 of the first conductive region 100 (in this case, the potential of the third region is used as a reference) as a parameter. Even if V1 changes, the value of the voltage V 23 s at which the current I 23 begins to saturate is about 0.5 V, which is a substantially constant value.
  • V 23 s at which the current I 23 begins to saturate is (V1 ⁇ Vth). ) Should be proportional.
  • Vth is the gate threshold voltage of this insulated gate field effect transistor. This proportional relationship appears when the number of carriers in the current path (in the first semiconductor thin film 10 or on the surface) increased or decreased by the potential V1 of the first conductive region 100 determines the current-voltage characteristics. It can be seen that this semiconductor device does not operate according to this principle. Then, from the current-voltage characteristics of FIG.
  • the current increases or decreases depending on the value of V1 as a result of V1 changing the barrier height or barrier thickness of the junction between the third region and the first semiconductor thin film.
  • the first semiconductor thin film needs to form a space charge layer in a portion from the first surface of the first semiconductor thin film to the second surface where the third region contacts, and the hardware structure is similar.
  • the electronic structure is different from the conventional so-called insulated gate field effect transistor.
  • the upper limit of d is calculated from the equation (1) using the dielectric constant of the material of the semiconductor thin film (in this case, the dielectric constant of silicon is 1.06E-12 (Farad / cm)), the conductivity type, and the resistivity, 500 nm is obtained.
  • the first semiconductor thin film having a thickness of 25 nm satisfies the condition for forming the space charge layer in the entire first semiconductor thin film. Therefore, the height of the barrier formed on the first surface can be controlled by the potential V1 of the first conductive region or the amount of charge in the first insulating film.
  • FIG. 3 shows the current-voltage characteristics of the second embodiment when the thickness of the first semiconductor thin film of the first embodiment is 35 nm.
  • the current I 23 between the second region 20 and the third region 30 is plotted against the voltage V 23 between the second region 20 and the third region 30 using the potential V1 of the first conductive region as a parameter. Other materials and dimensions are the same.
  • the voltage V 23 s at which the current I 23 between the second region 20 and the third region 30 starts saturation slightly increases according to (V1 ⁇ Vth), but its proportionality constant is much smaller than 1.
  • the upper limit of d is calculated from the equation (1) using the dielectric constant of the material of the semiconductor thin film (in this case, the dielectric constant of silicon is 1.06E-12 (Farad / cm)), the conductivity type, and the resistivity, 500 nm is obtained. Therefore, the 35 nm-thick first semiconductor thin film satisfies the condition for forming the space charge layer in the entire first semiconductor thin film. Therefore, the height of the barrier formed on the first surface can be controlled by the potential V1 of the first conductive region or the amount of charge in the first insulating film.
  • FIG. 4 shows the current-voltage characteristics of the third embodiment when the thickness of the first semiconductor thin film of the first embodiment is 70 nm.
  • the current I 23 between the second region 20 and the third region 30 is plotted against the voltage V 23 between the second region 20 and the third region 30 using the potential V1 of the first conductive region as a parameter. Other materials and dimensions are the same.
  • the voltage V 23 s at which the current I 23 between the second region 20 and the third region 30 starts saturation slightly increases according to (V1 ⁇ Vth), but its proportionality constant is much smaller than 1.
  • the upper limit of d is calculated from the equation (1) using the dielectric constant of the material of the semiconductor thin film (in this case, the dielectric constant of silicon is 1.06E-12 (Farad / cm)), the conductivity type, and the resistivity, 500 nm is obtained. Therefore, the 70 nm-thick first semiconductor thin film satisfies the condition for forming a space charge layer in the entire first semiconductor thin film. Therefore, the height of the barrier formed on the first surface can be controlled by the potential V1 of the first conductive region or the amount of charge in the first insulating film.
  • FIG. 5 shows a second embodiment in which the second region 20 and the third region 30 have a two-layer structure of 21, 22 and 31, 32, respectively, in FIG. Further, FIG. 5 also shows an example in which a passivation film 15 is provided on the second surface of the first semiconductor thin film.
  • a combination of materials such as nickel / chromium and aluminum / hydrogenated amorphous silicon can be used as the 22/21 and 32/31 structures.
  • the passivation film 15 can be a hydrogenated amorphous silicon thin film, a silicon oxide film, a silicon nitride film, aluminum oxide, or the like.
  • the thickness of the first semiconductor thin film of the first embodiment is not changed, a hydrogenated amorphous silicon thin film is provided as a passivation film 15 on the first semiconductor thin film, and the configuration of the second region and the third region is 140 nm thick.
  • This is the current-voltage characteristic of the fourth embodiment, which is a two-layer structure of aluminum thin film / 10 nm thick hydrogenated amorphous silicon thin film.
  • the current I 23 between the second region 20 and the third region 30 is plotted against the voltage V 23 between the second region 20 and the third region 30 using the potential V1 of the first conductive region as a parameter. Other materials and dimensions are the same.
  • the hydrogenated amorphous silicon thin film was formed at a temperature close to room temperature without the addition of impurities for controlling valence electrons.
  • FIG. 7 shows the current-voltage characteristics of this junction. Shows clear rectification. The sign of the voltage axis in FIG. 7 is the same as the sign of the electrode.
  • FIG. 8 shows a cross-sectional view of a third embodiment in which a transistor element is incorporated in the first semiconductor thin film between the second region and the third region.
  • 120 is a second insulating film provided in contact with the second surface 12 of the first semiconductor thin film
  • 130 is a second conductive film provided in contact with the second insulating film.
  • These are provided on at least the first semiconductor thin film between the second region and the third region, and constitute a gate insulating film of the field effect transistor and a transistor element corresponding to the gate.
  • the first semiconductor thin film also functions as a channel constituent region of the transistor element.
  • As the second insulating film a high dielectric constant film such as aluminum oxide, silicon oxide film, silicon nitride film, or hafnium oxide is used. If necessary, a buffer layer is provided at the interface with the first semiconductor thin film. Aluminum, TiN, or the like is used for the second conductive film.
  • a semiconductor device of the fifth example having the configuration of the third embodiment of FIG. 8 was prototyped.
  • the materials of the first conductive region 100, the first insulating film 110, the first semiconductor thin film, the second region, and the third region and the dimensions in the thickness direction are the same as in the first embodiment.
  • the second insulating film 120 is a 20 nm thick aluminum oxide and buffer layer, and the second conductive film 130 is a 140 nm thick aluminum thin film.
  • FIG. 9 shows current-voltage characteristics of the semiconductor device of the fifth embodiment.
  • the current I 23 and the voltage V 23 are taken from the second region and the third region, but the current changes as the potential V2 of the second conductive film changes. This current change shows the characteristics of the transistor element under the second conductive film. Note that the potential V1 of the first conductive region is constant at 0V.
  • FIG. 10 shows a fourth embodiment in which the second insulating film of FIG. 8 is a first layer 121, a second layer 122, a third layer 123 and a second multilayer film 120 having a three-layer structure.
  • the first layer 121 in contact with the silicon oxide film, the second layer 122 thereon is a silicon nitride film, and the third layer thereon is aluminum oxide.
  • a semiconductor device having a memory function can be realized by being formed on a semiconductor thin film.
  • the second multilayer film can realize a memory mechanism even in a two-layer structure.
  • FIG. 11 shows a fifth embodiment of the present invention.
  • the numbers shown in FIG. 8 indicate similar components in FIG.
  • an arrow indicated by 1 indicates a first direction in which the first semiconductor thin film extends.
  • the second surface 12 has a shape that surrounds a part of the first semiconductor thin film 10 with the first direction as an axis at a portion indicated by a dotted box 13 in FIG. 11.
  • FIG. 11 also shows a cross-sectional view in which a portion indicated by a dotted-line box 13 is cut by a two-dot chain line labeled 2-2.
  • the outer periphery of the cross section orthogonal to the first direction of the first semiconductor thin film at that portion has an outwardly convex shape.
  • the cross-sectional shape is a trapezoid, but the convex shape is a part of an arbitrary closed figure such as a circle, an ellipse, or a polygon.
  • the second surface 12 may have a structure in which the first semiconductor thin film is entirely surrounded by a portion indicated by the dotted line box 13.
  • the trapezoidal bottom indicated by “ ⁇ 14” is described as “partially surrounds” because the second surface does not surround the first semiconductor thin film.
  • the first semiconductor thin film 10 may be separated from the first insulating film 110 and the first conductive region 100 by the surrounding portion 13, and the first semiconductor thin film may be surrounded by the second surface.
  • the current-voltage characteristic of the 13 portion is more controlled by the potential of the second conductive film without being affected by the potential of the first conductive region.
  • the design of the semiconductor device is simplified. That is, the design of the transistor element incorporated in the first semiconductor thin film between the second region and the third region, and the part that draws out the current-voltage characteristics of the transistor element --- the second region, the third region from the transistor component part Up to --- current-voltage characteristics can be optimized independently.
  • FIG. 12 shows a sixth embodiment in which the first conductive region is provided on the insulating support substrate 200 in order to apply the potential to the first conductive region independently from the support substrate.
  • the insulating support substrate 200 is configured by providing an insulating film 210 on a conductive support substrate 220.
  • the first conductive region is provided by forming a pn junction 103 in the surface region of the semiconductor substrate 230 and electrically separating it. Seven embodiments are shown in FIG. In this case, the first conductive region is a semiconductor having a conductivity type opposite to that of the semiconductor substrate 230, and the potential applied can only be a potential having a polarity with which the junction 103 is reverse-biased.
  • the technology of the present invention since functional blocks such as memory blocks can be mounted on the multilayer wiring of LSI at a low temperature, flexibility can be given to signal processing, and higher functionality of electronic equipment is promoted.
  • the low temperature technology of the present invention makes it possible to mount a control and memory function on a display circuit or a sensor circuit on a glass substrate or an organic flexible substrate.

Landscapes

  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

電子ビームリソグラフィを使用する場合に白金、金などの重金属の位置合わせマークをデバイス製造基板上に設けた場合、またガラス基板、有機物シート上に半導体デバイスを製造するとき、高温製造工程は使用できない。 第１導電性領域、第１絶縁膜、第１半導体薄膜、第２または第３領域を順に積層し、該第２または第３領域が該第１半導体薄膜に接する部分で該第１半導体薄膜内に該第２または第３領域と該第１絶縁膜との間に空間電荷領域を形成されている接合を提供することにより、該第２または第３領域を低温で製造できる半導体デバイス接合または半導体デバイスを提供する。

Description

異種材料接合を有する半導体デバイス
　本発明は低温形成異種材料接合と該異種材料接合を有する半導体デバイスに関する。
　化合物半導体デバイスの分野ではキャリア閉じ込めなどのために原子組成の異なる化合物半導体同士の接合、すなわちヘテロ接合が使われてきた。しかし、そのヘテロ接合の生成にはエピタキシャル成長等の高温製造工程が使用されてきた。
　また結晶シリコンデバイスではソース、ドレイン等のトランジスタのｐｎ接合はシリコン基板にイオン注入と高温熱処理、またはエピタキシャル成長等の８００℃以上の高温製造技術が適用されてきた。
　最近ではＬＳＩ用微細ＭＩＳ電界効果トランジスタの性能を向上するために金属シリサイドをＭＩＳ電界効果トランジスタのソースに適用する技術が開発されている(非特許文献１)。この技術では、金属ニッケルとシリコンをゲートに自動整合(self-align)してシリサイド反応を起こすために、ニッケルを結晶シリコン薄膜上に製膜してのち、シリコン基板を５００℃程度の温度で加熱する必要がある。この過程でニッケルシリサイド(NiSi2)は結晶シリコン薄膜の表面から裏面まで到達し、結晶シリコン薄膜裏面が接している裏面のシリコン酸化膜まで到達している。ニッケルシリサイドとシリコンとが作るバリアの高さはホウ素等の不純物のイオン注入で低下させ、シリサイド・シリコンが作るソース接合のエネルギーバリアを等価的に下げている。
　しかし、電子ビームリソグラフィを使用する場合に白金、金などの重金属の位置合わせマークをデバイス製造基板上に設けてしまうとこのような高温製造工程は使用できない。またガラス基板、有機物シート上に半導体デバイスを製造するときも同様に高温製造工程は使用できない。
　重金属位置合わせマークが設けられたシリコン基板、ガラス上、有機物シート上の半導体デバイス用接合としても適用可能な、低温で形成できる半導体デバイスの接合の構成が必要である。
　このために本発明では低温形成可能で半導体デバイス接合として動作する異種材料接合と該異種材料接合を有する半導体デバイスを提供する。
　具体的には以下(１)～(９)の手段による。
　（１）第１導電性領域と、該第１導電性領域に接して設けられた第１絶縁膜と、第１表面と第２表面を有する第１半導体薄膜と、該第１半導体薄膜と異種材料の第２領域と、該第１半導体薄膜と異種材料の第３領域と、から少なくとも構成され、該第１半導体薄膜は該第１表面で該第１絶縁膜と接して設けられ、該第２領域と該第３領域は互いに離間して該第２表面で該第１半導体薄膜と接して設けられ、該第２表面と該第２領域が接する部分でまたは該第２表面と該第３領域が接する部分で該第２表面は該第１表面と対向し該第１表面と該第２表面間の該第１半導体薄膜に空間電荷層が形成されていることを特徴とする半導体デバイス。
　本発明では「導電性領域」とは金属材料から構成される領域だけでなく、絶縁材料と比較して導電性を有する半導体から構成される領域も含む。絶縁材料から構成される領域、例えば絶縁膜と対照されて使用される。
　異種材料とは第１半導体薄膜を構成する材料とが同じ原子で構成される場合でも異種材料と言うことがある。例えば同じシリコン原子から構成される結晶シリコンと水素化アモルファスシリコン(aSi:H)とは本発明では異種材料と分類される。原子結合様態が異なりエネルギーバンド等電子構造が異なるので材料としての電気特性が同一ではないからである。
　ここで空間電荷層とは価電子制御不純物から電子、正孔が離脱して価電子制御不純物が荷電状態になっている層、電子または正孔が半導体の中性状態より不足して存在するまたは過剰に存在する層を言う。この空間電荷層が前記第１表面と前記第２表面間に広がるための第１半導体薄膜の膜厚ｄは、
Figure JPOXMLDOC01-appb-M000001
 　である必要がある。ここで、
ε0：真空の誘電率
κ ：第１半導体薄膜の比有電率
φf：第１半導体薄膜のエネルギギャップの中央から測定したフェルミレべル
ｑ ：電子電荷
Ｎ ：第１半導体薄膜の(価電子制御)不純物濃度。
　第１半導体薄膜が中性状態の時に異種材料との間で高いバリアが形成されていても、第１半導体薄膜内に空間電荷層が形成されていると、この空間電荷層により形成された電界でこのバリア高さが低下する。このバリア高さの低下によりキャリアがこのバリアを越え易くなり、第１半導体薄膜と異種材料で形成された第２領域または第３領域との間で電流が流れやすくなる。この空間電荷層の電界に更に第１導電性領域の電位による電界が重畳して、このバリア高さが調節され接合の抵抗が更に変化する。
　この空間電荷層が形成される第１導電領域の電位は、該第１導電領域の仕事関数と該異種材料の仕事関数差、前記第１絶縁膜中に存在する電荷の量で変化する。例えば、該半導体薄膜がp形半導体の場合、該電荷が正電荷の場合は、該空間電荷層が形成される第１導電領域の電位は負方向へシフトする。
　前記第２領域と前記第３領域間を前記第１半導体薄膜内または前記第１表面または前記第２表面を通って流れる電流は、前記第１導電性領域の電位により変化する。言い換えれば前記第２領域と第３領域間の抵抗値は第１導電性領域の電位により調節可能である。
　したがって、第２領域と第３領域間の第１半導体薄膜に電界効果トランジスタなどのトランジスタ要素を組み込めば、第２領域、第３領域から該トランジスタ要素の電流を取り出すことが出来る。たとえば下記(２)の構成が提供できる。
　（２）(１)記載の半導体デバイスにおいて、前記第２領域と前記第３領域間の前記第１半導体薄膜の前記第２表面に設けられた第２絶縁膜と、該第２絶縁膜に接して、かつ前記第２領域、前記第３領域と離間して設けられた第２導電膜とから、更に構成されたことを特徴とする(１)記載の半導体デバイス。
　該第２絶縁膜は,第１半導体薄膜が結晶シリコンの時、シリコン酸化膜、シリコン窒化膜、第１半導体薄膜がＩｎＧａＡｓの時、酸化アルミニウムなどが使われる。
　（３）前記第２表面と前記第２絶縁膜と前記第２導電膜は前記第１半導体薄膜の延在する第１方向を軸として前記第１半導体薄膜を前記第２領域と前記第３領域間で少なくとも一部囲む形状を有し、その部分での前記第１半導体薄膜の前記第１方向と直交する断面の外周は外に凸の形状を有することを特徴とする(２)記載の半導体デバイス。
　ここで凸の形状とは円形、楕円形、多角形等、外側に凸部分を有する閉図形の一部である。
　（４）前記断面外周のうち前記第２絶縁膜に覆われない部分の幅が前記第１半導体薄膜の厚さの２倍以下であることを特徴とする(３)記載の半導体デバイス。
　前記断面の外周が前記第２絶縁膜および第２導電膜に覆われている前記第１半導体薄膜の凸形状の部分では、それ以外の部分より、前記第１半導体薄膜を通る電流の前記第２導電膜の電位による制御能力が向上する。したがって、それ以外の部分での前記第１半導体薄膜の抵抗値を第１導電性領域の電位により低く設定し、第２導電膜の電位による凸形状の部分の第１半導体薄膜の制御特性をより精度よくデバイス外部へ取り出すことができる。前記断面外周のうち前記第２絶縁膜に覆われない部分の幅は図１１において「}１４」で示されている。
　（５）前記第２絶縁膜を第２多層膜としたことを特徴とする(２)記載の半導体デバイス。
　第２多層膜は例えば第２導電膜側からシリコン酸化膜/シリコン窒化膜/シリコン酸化膜、酸化アルミニウム膜/シリコン窒化膜/シリコン酸化膜、シリコン酸化膜/シリコン窒化膜などからなり、第２導電膜と第１半導体膜との間に電圧を印加することにより電子情報を記憶させることが出来る。
　第２多層膜は２層膜でも記憶機能を発現させることが出来る。
　（６）前記第１導電性領域は半導体基板であることを特徴とする(１)記載の半導体デバイス。
　（７）更に支持基板が設けられ、前記第１導電性領域は該支持基板上に電気的に分離されて設けられていることを特徴とする(１)記載の半導体デバイス。
　「電気的に分離」とは該支持基板が半導体基板の場合は該支持基板と整流接合を形成して、該整流接合が逆バイアスされる電位関係では前記第１導電性領域は該整流接合の耐圧の範囲で任意の電位をとりうる状態を言う。更に該支持基板上に第３絶縁膜を設け絶縁性支持基板とし、該第３絶縁膜上に接して前記第１導電性領域が設けられ、該第３絶縁膜の耐圧の範囲で第１導電性領域は任意の電位をとることが出来る。
　（８）前記第２領域および前記第３領域はアルミニウム薄膜であることを特徴とする(１)記載の半導体デバイス。
　（９）前記第２領域および前記第３領域は金属と水素化アモルファスシリコンの２層膜で、該水素化アモルファスシリコンが第１半導体薄膜に接していることを特徴とする(１)記載の半導体デバイス。
　本発明の異種材料接合、半導体デバイスは低温製造工程に好適である。たとえば第２領域、第３領域がアルミニウム薄膜である場合は製造工程の温度は４５０℃以下室温まで可能である。したがって、たとえば、白金、金などの重金属のアラインメントマークの必要な電子ビーム露光技術によりデバイスを作成するときには望ましい接合、半導体デバイスである。第１半導体薄膜が結晶シリコンである場合は、白金は６９５℃以上で、金は３７０℃以上で結晶シリコンと合金を作ってしまうので、それ以下の温度の製造工程が必要である。またガラス、有機フィルムへ低温形成半導体デバイスによる電子回路、ディスプレイ、センサなどの製造を行うことが出来る。
　第２領域、第３領域と第１半導体薄膜との間に形成される電子障壁高さまたは障壁厚は、第１絶縁膜を通して第１導電性領域から供給される電界により低くまたは薄く制御出来るので、非特許文献１で電子障壁高さを低くするために使われているイオン注入工程は必ずしも必要としない。
　第２領域、第３領域間の第１半導体薄膜に形成されたトランジスタ要素は、第２領域または第３領域と該トランジスタ要素間の第１半導体薄膜に誘起された電子層または正孔層で第２領域、第３領域まで結合されるので、従来のｐｎ接合等の作成に伴う欠陥、ストレスなどが無いためリーク電流が小さく、微細化に伴う耐圧の劣化を防ぐことが出来る。
本発明の半導体デバイスの第１実施形態の断面図 本発明の半導体デバイスの第１実施形態にかかわる第１実施例の電流電圧特性 本発明の半導体デバイスの第１実施形態にかかわる第２実施例の電流電圧特性 本発明の半導体デバイスの第１実施形態にかかわる第３実施例の電流電圧特性 本発明の半導体デバイスの第２実施形態の断面図 本発明の半導体デバイスの第２実施形態にかかわる第４実施例の電流電圧特性 本発明の半導体デバイスの第２実施形態にかかわる第４実施例の第２または第３領域と同じ材料を第１半導体薄膜と同様な抵抗率、面指数の半導体基板上に設けた場合の接合の電流電圧特性 本発明の半導体デバイスの第３実施形態の断面図 本発明の半導体デバイスの第３実施形態にかかわる第５実施例の電流電圧特性 本発明の半導体デバイスの第４実施形態の断面図 本発明の半導体デバイスの第５実施形態の断面図 本発明の半導体デバイスの第６実施形態の断面図 本発明の半導体デバイスの第７実施形態の断面図
　本発明の記憶素子の実施形態例、実施例を以下に示す。
　図１は本発明の第１実施形態例の断面図である。１０は第１半導体薄膜、１１は該第１半導体薄膜の第１表面、１２は該第１半導体薄膜の第２表面、２０は第２領域、３０は第３領域、１００は第１導電性領域、１０１は該第１導電性領域の第１表面、１０２は該第１導電性領域の第２表面、１１０は該第１導電性領域の該第１表面に設けた第１絶縁膜で、該第１絶縁膜に該第１半導体薄膜がその第１表面で接して設けられている。
　第１導電性領域１００は金属シート、ガラス基板上に設けられた金属薄膜または不純物をドープした半導体薄膜などの導電性薄膜、半導体シートまたは半導体基板などから構成される。第１絶縁膜１１０はシリコン酸化膜、シリコン窒化膜などで構成される。第１半導体薄膜１０は結晶シリコン薄膜、結晶ゲルマニウム薄膜、化合物半導体薄膜たとえばＩｎＧａＡｓ薄膜、有機半導体薄膜などで構成される。第２および第３領域にはアルミニウム、ニッケル、ニッケル/クロム、モリブデンなどの金属薄膜が用いられる。金属薄膜はシリコン添加アルミニウムなど、第１半導体薄膜との望ましくない反応を防止する添加物、シリコンおよびホウ素添加ニッケルなど等価的な仕事関数を調節する添加物を加える場合がある。また、第２および第３領域にはニッケル/クロム、金属薄膜/水素化アモルファスシリコン系薄膜などの２層膜が用いられる。この場合、/の右側の材料が該第１半導体薄膜に接する。更にアルミニウム添加、またはチタン添加酸化亜鉛を第２および第３領域の材料としても用いることも出来る。
　これらの第２および第３領域材料は電子ビーム蒸着、低温CVD、スパッタなど低温で第１半導体薄膜上に形成することが出来る。
　図１の第１実施形態例において、第１導電性領域１００としてｐ形５Ω-ｃｍ、(１００)面の結晶シリコン基板を、第１絶縁膜１１０として１４５ｎｍ厚のシリコン酸化膜を、第１半導体薄膜１０として２５ｎｍ厚(第１表面と第２表面間の距離)のｐ形１０Ω-ｃｍ、(１００)面の結晶シリコン薄膜を、第２、第３領域として電子ビーム蒸着で形成した１４０ｎｍ厚のアルミニウム薄膜を用いて試作した半導体デバイスの第１実施例を試作した。第２領域と第３領域の間隔は約３００μｍ、この方向に直交する方向の第２領域、第３領域の各幅は約２.４ｍｍである。図２は第２領域２０-第３領域３０間に流れる電流Ｉ23を第２領域２０－第３領域３０間電圧Ｖ23に対してプロットしたこのデバイスの電流電圧特性である。この特性は第１導電性領域１００の電位Ｖ１(この場合第３領域の電位をレファレンスとしている)をパラメータとしてあらわされている。Ｖ１が変化しても電流Ｉ23が飽和を始める電圧Ｖ23ｓの値は０.５Ｖ程度とほぼ一定値である。
　このデバイスを、第１導電性領域をゲート、第２領域をドレイン、第３領域をソースとした絶縁ゲート電界効果トランジスタと見れば、電流Ｉ23が飽和を始める電圧Ｖ23ｓは(Ｖ１－Ｖｔｈ)に比例するはずである。ここで、Ｖｔｈはこの絶縁ゲート電界効果トランジスタのゲート閾値電圧である。
　この比例関係は第１導電性領域１００の電位Ｖ１により増減された電流通路(第１半導体薄膜１０内または表面の)のキャリア数が電流電圧特性を決めている場合に現れるが、本実施例１の半導体デバイスはこの原理により動作していないことがわかる。とすると、図２の電流電圧特性から、第３領域と第１半導体薄膜との接合のバリア高さまたはバリア厚をＶ１が変化させた結果電流がＶ１の値により増減していると考えられる。このためには第１半導体薄膜の第１表面から第３領域の接する第２表面にいたる部分で第１半導体薄膜が空間電荷層を形成している必要があり、ハードウエア構造は類似であるが、電子構造は従来のいわゆる絶縁ゲート電界効果トランジスタとは異なるトランジスタである。
　上記半導体薄膜の材料の誘電率(この場合、シリコンで誘電率は1.06E-12(Farad/cm))、導電形、抵抗率を用いて(１)式からｄの上限を計算すると５００ｎｍとなるので、２５ｎｍ厚の第１半導体薄膜は第１半導体薄膜内全体に空間電荷層が作られる条件を満たしている。したがって第１導電領域の電位Ｖ１または第１絶縁膜内の電荷量により第１表面に形成されたバリアの高さを制御することが出来る。
　図３は第１実施例の第１半導体薄膜の厚さを３５ｎｍとした場合の第２実施例の電流電圧特性である。第２領域２０-第３領域３０間電流Ｉ23を第２領域２０-第３領域３０間電圧Ｖ23に対して、第１導電性領域の電位Ｖ１をパラメータとしてプロットしてある。他の材料、寸法は同一である。第２領域２０-第３領域３０間電流Ｉ23が飽和を始める電圧Ｖ23ｓはわずかに(Ｖ１－Ｖｔｈ)にしたがって増加しているがその比例定数は１よりはるかに小さい。
　上記半導体薄膜の材料の誘電率(この場合、シリコンで誘電率は1.06E-12(Farad/cm))、導電形、抵抗率を用いて(１)式からｄの上限を計算すると５００ｎｍとなるので、３５ｎｍ厚の第１半導体薄膜は第１半導体薄膜内全体に空間電荷層が作られる条件を満たしている。したがって第１導電領域の電位Ｖ１または第１絶縁膜内の電荷量により第１表面に形成されたバリアの高さを制御することが出来る。
　図４は第１実施例の第１半導体薄膜の厚さを７０ｎｍとした場合の第３実施例の電流電圧特性である。第２領域２０-第３領域３０間電流Ｉ23を第２領域２０-第３領域３０間電圧Ｖ23に対して、第１導電性領域の電位Ｖ１をパラメータとしてプロットしてある。他の材料、寸法は同一である。第２領域２０-第３領域３０間電流Ｉ23が飽和を始める電圧Ｖ23ｓはわずかに(Ｖ１－Ｖｔｈ)にしたがって増加しているがその比例定数は１よりはるかに小さい。
　上記半導体薄膜の材料の誘電率(この場合、シリコンで誘電率は1.06E-12(Farad/cm))、導電形、抵抗率を用いて(１)式からｄの上限を計算すると５００ｎｍとなるので、７０ｎｍ厚の第１半導体薄膜は第１半導体薄膜内全体に空間電荷層が作られる条件を満たしている。したがって第１導電領域の電位Ｖ１または第１絶縁膜内の電荷量により第１表面に形成されたバリアの高さを制御することが出来る。
　図５は図１で、第２領域２０、第３領域３０がそれぞれ２１、２２および３１、３２と２層構造になっている場合の第２実施様態である。さらに図５では該第１半導体薄膜の該第２表面にパッシベーション膜１５を設けた例も示してある。
　２２/２１、３２/３１の構造としてニッケル/クロム、アルミニウム/水素化アモルファスシリコンなどの材料の組み合わせを用いることが出来る。
　パッシベーション膜１５には水素化アモルファスシリコン系薄膜、シリコン酸化膜、シリコン窒化膜、酸化アルミニウムなどを用いることが出来る。
　図６は第１実施例の第１半導体薄膜の厚さは変更せず、第１半導体薄膜上に水素化アモルファスシリコン薄膜をパッシベーション膜１５として設け、第２領域、第３領域の構成を１４０ｎｍ厚のアルミニウム薄膜/１０ｎｍ厚の水素化アモルファスシリコン薄膜の２層構造とした、第４実施例の電流電圧特性である。第２領域２０-第３領域３０間電流Ｉ23を第２領域２０-第３領域３０間電圧Ｖ23に対して、第１導電性領域の電位Ｖ１をパラメータとしてプロットしてある。他の材料、寸法は同一である。第２領域２０－第３領域３０間電流Ｉ23が飽和を始める電圧Ｖ23ｓはわずかに(Ｖ１－Ｖｔｈ)にしたがって増加しているがその比例定数は１よりはるかに小さい。
　水素化アモルファスシリコン薄膜は荷電子制御用不純物の添加をせず、室温に近い温度で製膜した。
　アルミニウム薄膜/水素化アモルファスシリコンとｐ形１０Ω-ｃｍ(１００)面結晶シリコンとの接合の電流電圧特性を確認するために、図６の第４実施例の第２領域および第３領域と同じ材料構成、厚みを有する電極をｐ形１０Ω-ｃｍ(１００)面結晶シリコン基板上に設けてその電流電圧特性を測定した。図７にこの接合の電流電圧特性を示す。明確な整流性を示す。図７の電圧軸の符号は該電極の符号と同じである。電極が負のときに順方向特性を示し、アルミニウムの仕事関数((－)４.０８～４.３ｅＶ)とｐ形結晶シリコン((－)４.９ｅＶ)のフェルミレベルの位置関係をよく反映している。この実験結果は第４実施例の第２領域、第３領域と第１半導体薄膜とはその接合面で電子障壁が形成されていることが示唆されている。
　図８は前記第２領域と第３領域間の前記第１半導体薄膜にトランジスタ要素を組み込んだ場合の第３実施様態の断面図を示す。図８において、１２０は第１半導体薄膜１０の第２表面１２に接して設けられた第２絶縁膜、１３０は該第２絶縁膜に接して設けられた第２導電膜である。これらは少なくとも前記第２領域と第３領域の間の第１半導体薄膜上に設けられ、電界効果トランジスタのゲート絶縁膜、ゲートに対応するトランジスタ要素を構成している。前記第１半導体薄膜は該トランジスタ要素のチャネル構成領域としても機能する。
　第２絶縁膜としては酸化アルミニウム、シリコン酸化膜、シリコン窒化膜、酸化ハフニウムなど高誘電率膜が用いられる。必要に応じて第１半導体薄膜との界面にバッファー層を設ける。
　第２導電膜はアルミニウム、ＴｉＮなどが用いられる。
　第５実施例として図８の第３実施様態の構成を有する第５実施例の半導体デバイスを試作した。第１導電性領域１００、第１絶縁膜１１０、第１半導体薄膜、第２領域、第３領域の材料および厚さ方向の寸法は第１実施例と同じである。第２絶縁膜１２０は２０ｎｍ厚の酸化アルミニウムとバッファー層、第２導電膜１３０は１４０ｎｍ厚のアルミニウム薄膜である。第２領域、第３領域間隔は１０.５μｍ、第２領域２０と第２導電膜１３０との距離は４.５μｍ、第３領域と第２導電膜との距離は４μｍ、第２導電膜の第２領域と第３領域を結ぶ方向の長さ(ゲート長に相当)は２μｍ、第２領域と第３領域を結ぶ方向に直角方向の長さ(ゲート幅に相当)は２.９ｍｍである。
　図９はこの第５実施例の半導体デバイスの電流電圧特性である。電流Ｉ23、電圧Ｖ23は第２領域、第３領域から取り出されているが、第２導電膜の電位Ｖ２が変化するにしたがって、電流が変化している。この電流変化は第２導電膜下のトランジスタ要素の特性が現れている。なお、第１導電性領域の電位Ｖ１は０Ｖ一定としている。
　図１０は図８の第２絶縁膜を第１層１２１、第２層１２２、第３層１２３と３層構造の第２多層膜１２０とした場合の第４実施様態を示し、第１半導体薄膜に接する第１層１２１をシリコン酸化膜、その上の第２層１２２をシリコン窒化膜、さらにその上の第３層を酸化アルミニウムとするなど記憶要素を第２領域、第３領域の間の第１半導体薄膜の上に作りこみ、記憶機能を有する半導体デバイスを実現することが出来る。なお、該第２多層膜は２層構造でも記憶機構を実現することは出来る。
　図１１は本発明の第５実施様態を示す。図８記載の番号は図１１でも同様な構成要素を示す。図１１では１で示される矢印は第１半導体薄膜の延在する第１方向を示す。
　第２表面１２は、図１１において点線の囲み１３で示される部分で該第１方向を軸として前記第１半導体薄膜１０の一部を囲む形状を有する。図１１には２－２と記された二点鎖線で点線の囲み１３で示される部分が切断された断面図も同時に示されている。その部分での前記第１半導体薄膜の第１方向と直交する断面の外周は外に凸の形状を有している。図１１ではこの断面形状は台形であるが、該凸の形状は円形、楕円形、多角形等任意の閉図形の一部である。第２表面１２は該点線の囲み１３で示される部分で第１半導体薄膜をすべて囲んだ構造でもよい。図１１の実施様態の場合は、「}１４」で示されている台形の底面は第２表面が第１半導体薄膜を囲んでいないので「一部を囲む」と記述しているが、該点線の囲み部分１３で第１半導体薄膜１０を第１絶縁膜１１０、第１導電性領域１００と離間させ、第２表面で第１半導体薄膜のすべてを囲む構造とすることも出来る。
　上記断面の外周を第２導電膜１３０で囲む割合が大きいほど第１導電性領域の電位の影響を受けることなく、１３部分の電流電圧特性はより第２導電膜の電位で制御されるようになり、半導体デバイスの設計が単純化される。すなわち、前記第２領域と第３領域間の前記第１半導体薄膜に組み込んだトランジスタ要素の設計と該トランジスタ要素の電流電圧特性を引き出す部分---該トランジスタ要素部分から第２領域、第３領域まで---の電流電圧特性とを独立して最適設計が可能となる。
　前記第１導電性領域への電位を支持基板から独立して与えるために前記第１導電性領域を絶縁性支持基板２００上に設けた第６実施形態を図１２に示す。図では該絶縁性支持基板２００は導電性支持基板２２０上に絶縁膜２１０を設けて構成されている。
　同様に前記第１導電性領域への電位を支持基板から独立して与えるために前記第１導電性領域を半導体基板２３０表面領域にｐｎ接合１０３を形成して電気的に分離して設けた第７実施形態を図１３に示す。この場合、前記第１導電性領域は該半導体基板２３０とは逆導電形の半導体であり、与えられる電位は接合１０３が逆バイアスされる極性の電位のみ可能である。
　本発明の技術により、ＬＳＩの多層配線の上に低温でメモリブロックなど機能ブロックが搭載できるので、信号処理にフレキシビリティを与えることが出来、電子機器の高機能化が促進される。
　また、本発明の低温技術により、ガラス基板、有機フレキシブル基板上のディスプレイ回路またはセンサ回路に制御、メモリ機能を搭載することが出来る。
１　　　第１方向を表す矢印
２←→２　上記第１方向と直交する方向で、第１半導体薄膜を切断する線
１０　　第１半導体薄膜
１１　　第１半導体薄膜の第１表面
１２　　第１半導体薄膜の第２表面
１３　　第１半導体薄膜の閉図形の一部の断面を有する部分
１５　　パッシベーション膜
２０　　第２領域
２１　　第２領域の一部
２２　　第２領域の一部
３０　　第３領域
３１　　第３領域の一部
３２　　第３領域の一部
１００　第１導電性領域
１０１　第１導電性領域の第１表面
１０２　第１導電性領域の第２表面
１０３　第１導電性領域と半導体基板の接合
１１０　第１絶縁膜
１２０　第２絶縁膜
１２０　第２多層膜
１２１　第２多層膜の第１層
１２２　第２多層膜の第２層
１２３　第２多層膜の第３層
１３０　第２導電膜
２００　絶縁性支持基板
２０１　導電性基板の第１表面
２１０　第３絶縁膜
２２０　導電性支持基板
２３０　半導体基板

Claims (9)

  1. 　第１導電性領域と、該第１導電性領域に接して設けられた第１絶縁膜と、第１表面と第２表面を有する第１半導体薄膜と、該第１半導体薄膜と異種材料の第２領域と、該第１半導体薄膜と異種材料の第３領域と、から少なくとも構成され、該第１半導体薄膜は該第１表面で該第１絶縁膜と接して設けられ、該第２領域と該第３領域は互いに離間して該第２表面で該第１半導体薄膜と接して設けられ、該第２表面と該第２領域が接する部分でまたは該第２表面と該第３領域が接する部分で該第２表面は該第１表面と対向し該第１表面と該第２表面間の該第１半導体薄膜に空間電荷層が形成されていることを特徴とする半導体デバイス。
  2. 　請求項１記載の半導体デバイスにおいて、前記第２領域と前記第３領域間の前記第１半導体薄膜の前記第２表面に設けられた第２絶縁膜と、該第２絶縁膜に接して、かつ前記第２領域、前記第３領域と離間して設けられた第２導電膜とから、更に構成されたことを特徴とする請求項１記載の半導体デバイス。
  3. 　前記第２表面と前記第２絶縁膜と前記第２導電膜は前記第１半導体薄膜の延在する第１方向を軸として前記第１半導体薄膜を前記第２領域と前記第３領域間で少なくとも一部囲む形状を有し、その部分での前記第１半導体薄膜の前記第１方向と直交する断面の外周は外に凸の形状を有することを特徴とする請求項２記載の半導体デバイス。
  4. 　前記断面外周のうち前記第２絶縁膜に覆われない部分の幅が前記第１半導体薄膜の厚さの２倍以下であることを特徴とする請求項３記載の半導体デバイス。
  5. 　前記第２絶縁膜を第２多層膜としたことを特徴とする請求項２記載の半導体デバイス。
  6. 　前記第１導電性領域は半導体基板であることを特徴とする請求項１記載の半導体デバイス。
  7. 　更に支持基板が設けられ、前記第１導電性領域は該支持基板上に電気的に分離されて設けられていることを特徴とする請求項１記載の半導体デバイス。
  8. 　前記第２領域および前記第３領域はアルミニウム薄膜であることを特徴とする請求項１記載の半導体デバイス。
  9. 　前記第２領域および前記第３領域は金属と水素化アモルファスシリコンの２層膜で、該水素化アモルファスシリコンが第１半導体薄膜に接していることを特徴とする請求項１記載の半導体デバイス。
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