WO2014124571A1 - 双向移位寄存器单元、双向移位寄存器及显示装置 - Google Patents

双向移位寄存器单元、双向移位寄存器及显示装置 Download PDF

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WO2014124571A1
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WO
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pull
shift register
node
register unit
bidirectional shift
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PCT/CN2013/074026
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English (en)
French (fr)
Inventor
胡祖权
王国磊
马睿
胡明
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BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
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BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
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Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • Bidirectional shift register unit bidirectional shift register and display device
  • the present invention relates to a shift register, and more particularly to a bidirectional shift register unit, a bidirectional shift register, and a display device. Background technique
  • the integrated gate shift register integrates the gate pulse output registers on the panel, saving IC and reducing cost.
  • a shift register is composed of multi-stage shift register units, and each stage shift register unit outputs a high level signal only in a very short time, and outputs a low level signal at other times.
  • VSS signal usually the VSS signal.
  • the prior art bidirectional shift register has at least the disadvantage of a lower product life, as explained below.
  • each stage of the shift register unit outputs a high level signal only in a very short time, and outputs a low level signal at other times.
  • the pull-up node and the output node need to output a low-level signal, usually vss. That is to say, the pull-up node and the output node output a low-level signal for a very long time, which usually accounts for more than 99%.
  • the VSS signal is output through the pull-down transistor, which requires the pull-down transistor to be in a high-level state to output the VSS signal to the pull-up node and the output node.
  • the gate of the pull-down transistor is in a high state for a long time, which causes the pull-down transistor to age faster than other transistors in the bidirectional shift register unit, shortening the service life of the product.
  • Embodiments of the present invention provide a bidirectional shift register unit, a bidirectional shift register, and a display device to improve the lifetime of the shift register.
  • the embodiment of the present invention provides a bidirectional shift register unit, the shift register unit has a pull-up module including a capacitor unit and a TFT, and one end of the capacitor unit is connected to the output node of the current level. The other end is connected to the pull-up node, and the bidirectional shift register unit further includes at least two capable of being interchanged as the pre-charge control unit and the reset control unit when the scanning directions are different.
  • the bidirectional shift register unit further includes a pull-down module, configured to pull down a potential of the output node of the current stage and a pull-up node in a pull-down phase, where the pull-down module includes a first pull-down that alternately works in a pull-down phase Submodule and second pulldown submodule.
  • the first pull-down sub-module has a corresponding first pull-down sub-node
  • the second pull-down sub-module has a corresponding second pull-down sub-node
  • each pull-down sub-module Includes:
  • a first TFT a source connected to the low-potential input node, a drain connected to the output node of the current stage, and a gate connected to the corresponding pull-down sub-node;
  • the source is connected to the low-potential input node, the drain is connected to the pull-up node, and the gate is connected to the corresponding pull-down sub-node;
  • the bidirectional shift register unit further includes:
  • a pull-up module configured to pull up a potential of one of the first pull-down sub-node and the second pull-down sub-node in a pull-down phase
  • a first pull-down sub-node of an adjacent shift register unit is connected to each other, and a second pull-down sub- The nodes are connected to each other, and the pull-up modules of the adjacent shift register units are connected to different pull-down sub-nodes, and the times for outputting the high-level signals are staggered from each other.
  • each of the first associated units includes a TFT
  • the source is connected to the low potential input node
  • the gate is connected to the corresponding pull-down sub-node
  • the drain is connected to the other. Drop down the child nodes to connect.
  • the method further includes:
  • a second associating unit corresponding to each of the pull-down sub-nodes is configured to pull down the potential of the corresponding pull-down sub-node when the pull-up node is at a high potential.
  • the method further includes:
  • a third associating unit configured to turn off the pull-up module when the bidirectional shift register unit is in a pre-charge phase.
  • the third associating unit includes a a TFT, a source is connected to the low potential input node, a gate receiving precharge phase turns on a control signal of the precharge TFT, and a drain outputs a low level signal output by the low potential input node to the pullup module to close the The heightening module is described.
  • the embodiment of the present invention further provides a 2N-level bidirectional shift register, wherein N is greater than 1, including a 0th-order bidirectional shift register unit, a 2N+1-level bidirectional shift register unit, and 2N bidirectional shifts using the above
  • the bit register unit implements an intermediate stage shift register unit between the 0th stage bidirectional shift register unit and the 2N+1th bidirectional shift register unit.
  • each of the 0th-order bidirectional shift register unit and the two pull-down sub-nodes of the 2Nth-order bidirectional shift register unit are correspondingly provided with one a pull-up module, configured to pull a potential of a corresponding pull-down sub-node in a pull-down phase; a time in which the two pull-up modules in the 0th-stage bidirectional shift register unit output a high-level signal are mutually offset, the 2N The timings at which the two pull-up modules in the +1-level bidirectional shift register unit output high-level signals are staggered from each other.
  • the embodiment of the invention further provides a display device comprising the above bidirectional shift register.
  • the embodiments of the present invention have the following beneficial effects:
  • the pull-down module that pulls down the potential of the output node of the present stage and the pull-up node includes a first pull-down sub-module and a second pull-down sub-module that alternately operate in a pull-down phase.
  • the pull-down module is reduced.
  • FIG. 1 is a block diagram showing the structure of a bidirectional shift register unit according to an embodiment of the present invention
  • FIG. 2 is a block diagram showing the structure of SR0 added when a bidirectional shift register unit is formed into a bidirectional shift register according to an embodiment of the present invention
  • FIG. 3 is a block diagram showing the structure of SR2N+1 added when a bidirectional shift register unit constitutes a bidirectional shift register according to an embodiment of the present invention
  • FIG. 4 is a schematic diagram showing the structure and connection of a bidirectional shift register according to an embodiment of the present invention
  • FIG. 5 is a timing chart showing a forward scan of a bidirectional shift register according to an embodiment of the present invention
  • Fig. 6 is a timing chart showing the reverse scanning of the bidirectional shift register in the embodiment of the present invention.
  • the pull-down module that pulls down the potential of the output node of the present stage and the pull-up node includes a first pull-down sub-module that alternately operates in a pull-down phase and The second pull-down sub-module, which reduces the time during which the TFT in each pull-down sub-module is turned on in the pull-down phase, improves the lifetime of the TFT in the pull-down sub-module, and improves the bidirectional shift register unit. life.
  • the shift register unit is taken as an example, and its working process is as follows. It is generally divided into the following three stages: Pre-charging stage, using the high-level signal outputted by other output nodes to initially raise the level of the PU node;
  • the PU node that continues to be pulled up turns on a TFT, and outputs a high level signal to the output node of the current stage, so that the output node of the shift register unit of the stage outputs a high level signal;
  • the level of the pull-up node and the output node of the current stage needs to be pulled down until the next pre-charge phase.
  • the pull down phase refers to the phase between the current output phase and the next precharge phase.
  • the embodiment of the present invention provides a bidirectional shift register unit, the shift shift register unit has a pull-up module including a capacitor unit and a TFT, and one end of the capacitor unit is connected to the output node of the current stage, and the other end is connected to the upper end. Pull the node to connect.
  • the bidirectional shift register unit further includes at least two TFTs that can be interchanged as the precharge control unit and the reset control unit, respectively, when the scanning directions are different.
  • the bidirectional shift register unit further includes a pull-down module for pulling down the potential of the output node of the present stage and the pull-up node in a pull-down phase, the pull-down module including a first pull-down sub-module that alternately operates in a pull-down phase And the second pull down submodule.
  • the pull-down module that pulls down the potential of the output node of the present stage and the pull-up node includes a first pull-down sub-module and a second pull-down sub-module that alternately work in a pull-down phase, so that the pull-down sub-module At any point in the phase, only one of the TFTs of the pull-down sub-module is in a high-level state.
  • each TFT is in a high-level conduction state during the entire pull-down phase, and the double embodiment of the present invention
  • the time during which the TFT in the pull-down module is in a high-on state is reduced, the lifetime of the TFT is improved, and the life of the bidirectional shift register unit is improved.
  • each of the pull-down sub-modules includes two TFTs, one of which lowers the potential of the PU node, and the other of which is used to pull down the potential of the output node of the current stage, that is, in the specific implementation of the present invention.
  • the first pull-down sub-module has a corresponding first pull-down sub-node
  • the second pull-down sub-module has a corresponding second pull-down sub-node
  • each of the pull-down sub-modules includes:
  • a first TFT a source connected to the low-potential input node, a drain connected to the output node of the current stage, and a gate connected to the corresponding pull-down sub-node;
  • the second TFT has a source connected to the low potential input node, a drain connected to the pull-up node, and a gate connected to the corresponding pull-down sub-node.
  • the first pull-down sub-node and the second pull-down sub-node are in a high state, and the first TFT in the first pull-down sub-module and the second pull-down sub-module are turned on in turn.
  • the second TFT in the first pull-down sub-module and the second pull-down sub-module are also turned on in turn, which ensures that the TFT in the pull-down sub-module is only in a high-level open state during the pull-down phase, reducing the pull-down When the TFT in the module is in a high-on state, the lifetime of the TFT is improved, and the life of the bidirectional shift register unit is improved.
  • ensuring that the first pulldown subnode and the second pulldown subnode are in a high state can be implemented in multiple manners, as follows:
  • the respective pull-up units are respectively set for the first pull-down child node and the second pull-down child node, and the high-level signals are output to the first pull-down child node and the second pull-down child node in the pull-up phase.
  • the pull-up unit set for the first pull-down sub-node outputs a level signal according to the following mode: high-low-high-low-..., and the pull-up unit set for the second pull-down sub-node is followed The low-high-low-high-...output mode signal.
  • the pull-down phase only one of the first pull-down sub-node and the second pull-down sub-node is in a high state, and each pull-down sub-node is in a high state at each moment, thereby ensuring the PU node and the output node. It is always at a low level, and the TFTs in the first pull-down sub-module and the second pull-down sub-module are in a state of being turned on in turn, improving the life of the TFT.
  • a pull-up unit is set in each shift register unit, in the pull-down stage
  • the segment pulls up the potential of one of the first pull-down child node and the second pull-down child node, and sets a first associated unit corresponding to the corresponding setting of each pull-down child node, for the corresponding pull-down sub- When the node is high, the level of the other pull-down subnode is pulled low.
  • the first associated unit can be implemented by a TFT whose source is connected to a low-potential input node, the gate is connected to a corresponding pull-down sub-node, and the drain is connected to another pull-down sub-node.
  • the first pull-down sub-nodes of adjacent shift register units are connected to each other,
  • the two pull-down sub-nodes are connected to each other, and the pull-up modules of the adjacent shift register units are connected to different pull-down sub-nodes, and the times for outputting the high-level signals are staggered from each other.
  • each stage of the bidirectional shift register unit includes pull-down sub-nodes A and B, wherein the n-th bidirectional shift register
  • the pull-up module in the cell is connected to the pull-down sub-node A
  • the pull-up module in the n+1-stage bidirectional shift register unit is connected to the pull-down sub-node B
  • the pull-up module in the n-th bidirectional shift register unit When the output level is high, the n+1th bidirectional shift register unit is at a low level.
  • the pull-down sub-nodes A of the nth and n+1th bidirectional shift register units are connected to each other, and thus are all high.
  • Level at this time, the first TFT and the second TFT corresponding to the pull-down sub-node A are turned on under the high level control, respectively outputting a low-level signal to the output node of the present stage and the pull-up node.
  • the first TFT and the second TFT corresponding to the pull-down sub-node B are turned off.
  • the n-th bidirectional shift register unit is at a low level, at this time: due to the nth and n+1th
  • the pull-down sub-nodes B in the bidirectional shift register unit are connected to each other, and therefore are both at a high level.
  • the first TFT and the second TFT corresponding to the pull-down sub-node B are turned on under the high level control, and are respectively output.
  • the first TFT and the second TFT corresponding to the pull-down sub-node A are turned off.
  • the first pull-down sub-module and the second pull-down sub-module may alternately work in a pull-down phase, or may alternate in a clock cycle T. Work, you can also work alternately in other time intervals, not here - description.
  • first pull-down sub-module and the second pull-down sub-module work alternately in the pull-down phase, which does not mean that the working durations of the two are the same, and the working durations of the two may be different.
  • the first pull-down sub-module and the second pull-down sub-module can alternately work in the following ways:
  • the first pull-down sub-module works ⁇
  • the second pull-down sub-module works mT
  • the first pull-down sub-module works nT
  • the second pull-down sub-module works mT
  • the first pull-down sub-module works nT
  • the second pull-down sub-module works nT
  • the first pull-down sub-module works nT
  • the second pull-down sub-module works nT
  • a second association unit is disposed corresponding to each of the pull-down sub-nodes, and is used to pull down the corresponding pull-down when the pull-up node is at a high potential. The potential of the child node.
  • the bidirectional shift register unit of the embodiment of the present invention further includes:
  • a third associating unit configured to turn off the pull-up module when the bidirectional shift register unit is in a pre-charge phase.
  • the third associated unit may be implemented by a TFT having a source connected to the low potential input node, a gate receiving a precharge phase to open a precharge TFT control signal, and a drain outputting the low potential input node output.
  • a low level signal is sent to the pull-up module to turn off the pull-up module.
  • the embodiment of the present invention further provides a 2-level bidirectional shift register, wherein ⁇ is greater than 1, including a 0th-order bidirectional shift register unit, a 2N+1-level bidirectional shift register unit, and 2 ⁇ using any one of the above
  • the bidirectional shift register unit is implemented as an intermediate stage shift register unit between the 0th stage bidirectional shift register unit and the 2N+1th bidirectional shift register unit.
  • the 0th-order bidirectional shift register unit and the 2N+1 Each of the two pull-down sub-nodes of the stage bidirectional shift register unit is correspondingly provided with a pull-up module for pulling up the potential of the corresponding pull-down sub-node in the pull-down phase; the 0th-order bidirectional shift register unit
  • the timings of the two high-level modules outputting the high-level signals are mutually staggered, and the timings of the two pull-up modules in the second N+1-stage bidirectional shift register unit outputting the high-level signals are mutually staggered.
  • Embodiments of the present invention also provide a display device characterized by the above-described bidirectional shift register.
  • TFT T1 and TFT T3 are first included, wherein: the drain of T1 and the drain of T3 are respectively connected to Scan control lines V_F, V_R, their gates are connected to the output of the last odd-numbered stage VOUT(n-2) and the output of the next odd-numbered stage VOUT(n+2), using VOUT(n-2) and VOUT( n+2) acts as a precharge control signal and a reset control signal.
  • the levels of the signals V_F and V_R are modified to realize the interchange of the roles of the TFT T1 and the TFT T3.
  • T1 is used as the precharge control unit
  • T3 is used as the reset control unit
  • V_R is high and V_F is low
  • T3 is used as the precharge control unit
  • T1 is used as Reset the control unit.
  • the odd-numbered bidirectional scan shift register unit further includes: TFT T4_1 (ie, the previous first TFT), T5_1 (ie, the previous first TFT), and TFT T4_2 (ie, the previous second) TFT ) , ⁇ 5_2 (ie the previous second TFT), ⁇ 6, ⁇ 7, ⁇ 8, ⁇ 9_2, T9_l, ⁇ 10_2, T10_l, where:
  • T4_l and ⁇ 5_1 are respectively connected to the nodes PD_P and PD_N.
  • PD_P or PD_N alternately at a high level, alternately turning on T4_1, T5_1, and outputting a low level VSS to the output node VOUT(n) of the current stage.
  • the drains of T4_2 and ⁇ 5_2 are both connected to the node PU, and the gates are respectively connected to the nodes PD_P, PD_N, and the sources are connected to VSS, which are used to alternately turn on when the nodes PD_P and PD_N are alternately at a high level, and output a low level. Signal to the PU node.
  • the drain of T7 and the gate and drain of T6 are both connected to the AC signal line Vacl (the signal level varies with time, may vary from frame to frame, or may vary by clock period T in each frame, May be other variations), the source of T6 is connected to the gate of ⁇ 7 and the drain of ⁇ 8, ⁇ 7 The source is connected to the node PD_P (ie, the drop subnode;), and the gate and source of T8 are respectively
  • T6 and T7 act as pull-up modules to pull up the PD_P potential during the pull-down phase.
  • T9_2, T9_l are the first associated units corresponding to the nodes PD_P, PD_N, the gates of T9_2, T9_l are respectively connected to the nodes PD_P, PD_N, the drains are respectively connected to PD_N, PD_P, and the sources are all connected to VSS, their functions When PD_P/PD_N is high, the discharge of the node PD_N/PD_P is realized by the TFT T9_2/T9_l.
  • T10_2, T10-1 correspond to the node PD_P, PD_N sets the second associated unit, the gates of T10_2, T10_l are all connected to the node PU, the drains are respectively connected to the nodes PD_P, PD_N, and the sources are all connected to VSS, their functions
  • the node PU is high, it indicates that the output node VOUT(n) of this stage outputs a high level signal.
  • T4_l, T5_l, ⁇ 4_2, and ⁇ 5_2 need to be turned off. Therefore, the nodes PD_P, PD_N are discharged to a low level VSS. Turn off T4_l, T5_l, ⁇ 4_2, and ⁇ 5_2.
  • the odd-numbered bidirectional scan shift register unit further includes: ⁇ 2 and capacitor C, ⁇ 2 and capacitor C form a pull-up module, and when node PU is high, ⁇ 2 outputs a high level of CLKA.
  • PD_P and PD_N are connected to PD_P and PD_N of the next-order even-order bidirectional scan shift register unit.
  • the even-numbered bidirectional scan shift register unit differs from the odd-numbered bidirectional scan shift register unit only in that: the gate of T6 and the source of T7 are connected to the Vac2 signal, which is high in the Vac2 signal and the Vacc signal. The levels are staggered in time, and the drain of T7 is connected to P D_l. This will not be described in further detail.
  • the bidirectional scan shift register unit when the bidirectional scan shift register unit is formed into a bidirectional scan shift register, two stages, that is, SR0 and SR2N+1, need to be added to the bidirectional scan shift register.
  • the circuit structure of the pseudo-stage SR0, relative to the odd-numbered or even A circuit structure of several stages, which adds another set of node control TFTs T6_N, T7_N and T8_N, wherein the gates of T8_N and T8_P are connected to the gate line STV of T1, the source of ⁇ 7_ ⁇ is connected to the node PD_N, and the drain of T7_N Both the gate and the source of T6_N are connected to Vac2.
  • T6_N, T7_N, T8_N and ⁇ 6_ ⁇ , ⁇ 7_ ⁇ , ⁇ 8_ ⁇ can achieve a process in which the node PD_P or PD_N is high when Vacl or Vac2 is high, so that the node PU and the output terminal VOUT0 can be alternately discharged.
  • Figure 3 shows the circuit diagram of the pseudo-stage SR2N+1.
  • the overall connection structure of SR0 is basically the same, except that the gates of T1 and T3 are connected to VOUT(2N), the STV and the output terminal are VOUT(2N+l). .
  • FIG. 4 is a block diagram showing the structure of a bidirectional scan shift register according to an embodiment of the present invention.
  • the bidirectional scan shift register clock control signal line of the embodiment of the present invention uses four lines, that is, CLK1-CLK4, and the increase of the clock control signal line reduces the frequency of occurrence of the pulse, thereby achieving the purpose of reducing power consumption. .
  • the bidirectional scan shift register of the embodiment of the present invention has two AC control lines Vac1, Vac2, which are used to rotate the shift register unit in different time periods (such as adjacent two frame time) at a subsequent time.
  • V_F, V_R are signal lines that control forward and reverse scanning.
  • the bidirectional scan shift register of the embodiment of the invention further has a pseudo stage SR0 at the upper end and a pseudo stage SR2N+1 at the lower end to ensure normal operation of the device. From the upper end to the lower end, the odd-numbered control nodes PD_P and PD_N are respectively connected to the even-numbered control nodes PD_P, PD_N.
  • control nodes PD_P and PD_N in the SR1 and SR2 stages are respectively connected, and the control node PD_P in the SR3 and SR4 stages is respectively connected.
  • PD_N is connected, ..., SR2N-1, and the control nodes PD_P and PD_D in the SR2N level are respectively connected.
  • Figure 5 shows the timing diagram of the above bidirectional scan shift register during forward scan.
  • the dummy pulses on CLK1 and CLK4 have a DCLK width of 1 H.
  • Vacl and Vac2 are respectively high, and the level is V_F and V_R are respectively high and low.
  • STV is at a high level before Ts, so T1 in the pseudo stage SR0 shown in FIG. 2 is turned on, and the node PU is charged to a high level, so that T2 is turned on, and the high level of STV is made.
  • T8_P, ⁇ 8_ ⁇ is turned on, ⁇ 7_ ⁇ , ⁇ 7_ ⁇ 's gate is connected to low level VSS, so the high level of Vacc is not output from T7_P to node PD_P, and because T10_2, T10_l gate and node PU Connected, this causes nodes PD_P, PD_N to be discharged from T10_2, T10_1 to low level VSS, respectively, so T4-2, T4_l, ⁇ 5_2, T5_l are all turned off.
  • the dummy pulse DCLK superimposed on CLK1 arrives and is output to VOUT0 via T2, which is simultaneously input to the gate of T1 in the SR1, SR2 stage, thus the SRI, SR2 shown in FIG. T2 is turned on, the node PU is charged to the high level, T2 is turned on.
  • T8 since the gate of T8 is connected to VOUT0, T8 is also turned on, which makes the gate of T7 connected to the low level VSS, so the high voltage of Vacl Ping is not output to node PD_P via T7, and since T10_2, the gate of T10_l is connected to node PU, so nodes PD_P, PD_N are connected to low level VSS, so T4_2, T4_l, ⁇ 5_2, ⁇ 5" are all turned off.
  • T2 in SR1 is turned on, so the high level is output to VOUT1 via T2, which is known by the connection shown in Figure 1, and the high level is input to SR3.
  • the gate of T1 causes the node PU in SR3 to be charged to a high level, T2 is turned on, and the nodes PD_P and PD_N in the stage become a low level, and ⁇ 4_2, ⁇ 4_1, ⁇ 5_2, ⁇ 5" are all turned off.
  • the high level of VOUT1 is fed back to the gate of ⁇ 3 in SR0 shown in Fig. 5, so the node PU in ST0 is discharged to the low level V_R.
  • T10_2 and T4_l are both turned on, discharging the nodes PU and VOUT0, and since the gate of ⁇ 9_2 is connected to the node PD_P, the node PD_N is still at the low level VSS.
  • the high level of Vacl is output to node PD_P via T7, so T4_2, T4_l in SR3, SR4 are both turned on to discharge to node PU and VOUT3, VOUT4, and at the same time due to the gate of ⁇ 9_2 and node PD_P Connected, so node PD_N is still at low level vss.
  • the dummy pulse superimposed on CLK4 is output to VOUT(2N+l) via T2 in the SR2N+1 stage shown in Fig. 3, and the high level is simultaneously input to SR2N.
  • the gate of T3 in the SR2N-1 stage causes the node PU in both stages to discharge to a low level VSS.
  • the high level of the odd-level Vacl in all the previous stages is input to the node PD_P via T7, and since the node PD_P in the adjacent odd-numbered stage is connected to the node PD_P in the even-numbered stage, T4_2, T4_l in the odd-numbered and even-numbered stages Both the node PU and each output are turned on. Since the gate of ⁇ 9_2 is connected to the node PD_P, the node PD_N is still at the low level VSS.
  • the timing diagram of the shift register unit is similar to the first frame, but the difference is that Vac2 is high level and Vacl is low level in the second frame, at which time, in the subsequent time period,
  • the sustain discharge of the shift register of each stage is output from the high level of Vac2 in the even stage to the node PD_N via T7, and since the node PD_N in the adjacent odd-numbered stage is connected to the node PD_N in the even-numbered stage, the odd-numbered and even-numbered stages In the middle of T5_2, T5_l is turned on to discharge the node PU and each output terminal.
  • Figure 6 shows the timing diagram of the bidirectional scan shift register during reverse scan.
  • V_R is high level and V_F is low level.
  • the dummy level pulse signal superimposed on CLK4 is first outputted by SR2N+1 shown in FIG. 3, and then each high level pulse is sequentially outputted from the output end.
  • VOUT(2N), VOUT(2N-l), VOUT(2N-2), VOUT(N-2), output thus enabling reverse scanning.
  • the high level of each stage during reverse scanning is input to the node PU by T3. While in the forward scan, the high level is input to the node PU by T1. In the reverse scan, the two adjacent frames, TFT T4_2, T4_l, ⁇ 9_2 and ⁇ 5_2, ⁇ 5_1, ⁇ 9_1 are also implemented. When the Vac 1 or Vac2 is high, the control node PU and the output of each stage are rotated. The process of discharge.
  • the timing diagrams shown in Figures 5 and 6 are given by Vacl, Vac2's high-level duration is 1 frame. In fact, the high-level duration of Vacl or Vac2 is only a certain width of the pulse.
  • the above TFTs T4_2, T4_l, ⁇ 9_2 and ⁇ 5_2, ⁇ 5_1, ⁇ 9_1 can be used to alternately discharge the control node PU and the output terminals of each stage. the process of. The timing diagram at this time will not be described again.
  • the shift register circuit shown in FIG. 3 can realize the bidirectional scanning function, and the clock control signal and the two AC signal lines are added with respect to the general shift register connection structure, and the pseudo.
  • the stages SR0 and SR2N+1 are connected to the nodes PD_P and PD_N in the adjacent odd-numbered and even-numbered stages.
  • the dummy stage unit and the two sets of pull-down TFTs T4_2, T4_l, ⁇ 9_2 and T5_2, T5_l, T9_l are in different time periods (such as phase When the adjacent two-frame time) Vacl or Vac2 is high, the control node PU and the output terminals of each stage are alternately discharged.
  • This design reduces the gate bias of the pull-down TFTs T4_2, T4_l, ⁇ 9_2 and ⁇ 5_2, ⁇ 5_1, ⁇ 9_1. Voltage improves the stability and lifetime of the shift register.

Landscapes

  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明公开了一种双向移位寄存器单元、双向移位寄存器及显示装置，该双向移位寄存器单元具有包括电容单元和TFT的上拉模块，所述电容单元的一端与本级输出节点连接，另一端与上拉节点连接，所述双向移位寄存器单元还包括能够在扫描方向不同时，进行互换以作为预充电控制单元和复位控制单元的两个TFT，所述双向移位寄存器单元还包括一下拉模块，用于在下拉阶段拉低所述本级输出节点连接和上拉节点的电位，所述下拉模块包括在下拉阶段交替工作的第一下拉子模块和第二下拉子模块。本发明提高了双向移位寄存器单元的寿命。

Description

双向移位寄存器单元、 双向移位寄存器及显示装置 技术领域
本发明涉及移位寄存器， 特别是一种双向移位寄存器单元、 双向移位寄 存器及显示装置。 背景技术
集成栅极移位寄存器将栅极脉沖输出寄存器集成在面板上， 从而节省了 IC, 降低了成本。 集成栅极移位寄存器的实现方法有很多种， 可以包含不同 多个晶体管和电容， 常用的有 12T1C, 9T1C, 13T1C等结构。
一般而言， 一个移位寄存器由多级移位寄存器单元组成， 而每一级移位 寄存器单元只是在极短的时间内输出一个高电平信号， 而在其他时间都会输 出低电平信号， 通常为 VSS信号。
现有技术的双向移位寄存器至少存在产品寿命较低的缺点， 对此说明如 下。
前面已经提到， 每一级移位寄存器单元只是在极短的时间内输出一个高 电平信号， 而在其他时间都会输出低电平信号， 为了保证移位寄存器单元输 出低电平信号， 则需要向上拉节点和输出节点输出低电平信号，通常为 vss。 也就是说， 向上拉节点和输出节点输出低电平信号的时间非常长， 这个时间 通常占到 99%以上。
而同时， 该 VSS信号都是通过下拉晶体管输出， 这就需要下拉晶体管处 于高电平导通的状态， 以输出 VSS信号到上拉节点和输出节点。
从以上描述可以发现， 下拉晶体管的栅极上长期处于高电平状态， 这就 会导致使得下拉晶体管比双向移位寄存器单元中的其他晶体管老化更快， 缩 短了产品的使用寿命。 发明内容
本发明实施例提供了一种双向移位寄存器单元、 双向移位寄存器及显示 装置， 提高移位寄存器的寿命。
本发明实施例提供了一种双向移位寄存器单元， 所述移位寄存器单元具 有包括电容单元和 TFT的上拉模块， 所述电容单元的一端与本级输出节点连 接， 另一端与上拉节点连接， 所述双向移位寄存器单元还包括能够在扫描方 向不同时， 进行互换以分别作为预充电控制单元和复位控制单元的至少两个
TFT, 所述双向移位寄存器单元还包括一下拉模块， 用于在下拉阶段拉低所 述本级输出节点和上拉节点的电位， 所述下拉模块包括在下拉阶段交替工作 的第一下拉子模块和第二下拉子模块。
根据一实施例， 在上述的双向移位寄存器单元中， 第一下拉子模块具有 对应的第一下拉子节点， 第二下拉子模块具有对应的第二下拉子节点， 每一 个下拉子模块包括：
第一 TFT, 源极与低电位输入节点连接， 漏极与本级输出节点连接， 栅 极与对应的下拉子节点连接；
第二 TFT, 源极与低电位输入节点连接， 漏极与上拉节点连接， 栅极与 对应的下拉子节点连接；
根据一实施例， 所述双向移位寄存器单元还包括：
一拉高模块， 用于在下拉阶段拉高所述第一下拉子节点和第二下拉子节 点中的一个下拉子节点的电位；
对应于每一个下拉子节点对应设置的第一关联单元， 用于在对应的下拉 子节点处于高电平时， 拉低另一个下拉子节点的电平；
根据一实施例， 在上述的双向移位寄存器单元中， 基于所述双向移位寄 存器单元形成的移位寄存器中， 相邻移位寄存器单元的第一下拉子节点相互 连接， 第二下拉子节点相互连接， 且相邻移位寄存器单元的拉高模块与不同 的下拉子节点连接， 且输出高电平信号的时间相互错开。
根据一实施例， 在上述的双向移位寄存器单元中， 每一个第一关联单元 均包括一 TFT, 源极与低电位输入节点连接， 栅极与对应的下拉子节点连接, 漏极与另一个下拉子节点连接。
根据一实施例， 在上述的双向移位寄存器单元中， 还包括：
对应于每一个下拉子节点设置的第二关联单元， 用于在上拉节点处于高 电位时拉低对应的下拉子节点的电位。
根据一实施例， 在上述的双向移位寄存器单元中， 还包括：
第三关联单元， 用于在双向移位寄存器单元处于预充电阶段时， 关闭所 述拉高模块。
根据一实施例， 在上述的双向移位寄存器单元中， 第三关联单元包括一 TFT, 源极与低电位输入节点连接， 栅极接收预充电阶段打开预充电 TFT的 控制信号，漏极输出所述低电位输入节点输出的低电平信号到所述拉高模块， 以关闭所述拉高模块。
本发明实施例还提供了一种 2N级双向移位寄存器，其中 N大于 1 , 包括 第 0级双向移位寄存器单元、 第 2N+1级双向移位寄存器单元， 以及 2N个利 用上述的双向移位寄存器单元实现的位于第 0级双向移位寄存器单元和第 2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。
根据一实施例， 在上述的双向移位寄存器中， 所述第 0级双向移位寄存 器单元和第 2N+1级双向移位寄存器单元中的两个下拉子节点中的每一个对 应设置有一个拉高模块， 用于在下拉阶段拉高对应的下拉子节点的电位； 所 述第 0级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互 错开， 所述第 2N+1级双向移位寄存器单元中的两个拉高模块输出高电平信 号的时间相互错开。
本发明实施例还提供了一种显示装置， 包括上述的双向移位寄存器。 本发明实施例具有如下有益效果：
本发明实施例的双向移位寄存器单元中， 对本级输出节点和上拉节点的 电位进行拉低的下拉模块包括下拉阶段交替工作的第一下拉子模块和第二下 拉子模块。 这样在下拉阶段的任意一个时间点， 其中只有一个下拉子模块的 TFT处于高电平导通状态。 因此， 相对于现有技术的双向移位寄存器单元中， 每一个 TFT在整个下拉阶段都处于高电平导通状态而言， 本发明实施例的双 向移位寄存器单元中，减少了下拉模块中的 TFT处于高电平导通状态的时间， 提高了 TFT的寿命， 也就提高了双向移位寄存器单元的寿命。 附图说明
图 1表示本发明实施例的双向移位寄存器单元的结构示意图；
图 2表示本发明实施例的双向移位寄存器单元组成双向移位寄存器时增 加的 SR0的结构示意图；
图 3表示本发明实施例的双向移位寄存器单元组成双向移位寄存器时增 加的 SR2N+1的结构示意图；
图 4表示本发明实施例的双向移位寄存器的结构及连接示意图； 图 5表示本发明实施例的双向移位寄存器正向扫描时的时序示意图； 图 6表示本发明实施例的双向移位寄存器逆向扫描时的时序示意图。 具体实施方式
在本发明实施例的双向移位寄存器单元、双向移位寄存器及显示装置中， 对本级输出节点和上拉节点的电位进行拉低的下拉模块包括下拉阶段交替工 作的第一下拉子模块和第二下拉子模块， 这样降低了每一个下拉子模块中的 TFT在下拉阶段处于高电平导通的时间，提高了下拉子模块中的 TFT的寿命， 也就提高了双向移位寄存器单元的寿命。
在对本发明实施例进行进一步详细说明之前， 先对本发明实施例涉及到 的概念说明如下。
移位寄存器单元为例， 其工作过程如下， 其一般分为如下 3个阶段： 预充电阶段， 利用其他输出节点输出的高电平信号初步拉高 PU节点的 电平；
输出阶段， 继续拉高的 PU节点打开一个 TFT, 将高电平信号输出到本 级输出节点， 使得本级移位寄存器单元的输出节点输出高电平信号；
下拉阶段， 在输出高电平信号之后， 直至下一次预充电阶段到来之前， 都需要拉低上拉节点和本级输出节点的电平。
在本发明的具体实施例中， 该下拉阶段指的就是本次输出阶段和下一次 预充电阶段之间的阶段。
本发明实施例提供了一种双向移位寄存器单元， 所述移位移位寄存器单 元具有包括电容单元和 TFT的上拉模块， 所述电容单元的一端与本级输出节 点连接， 另一端与上拉节点连接。 所述双向移位寄存器单元还包括能够在扫 描方向不同时， 进行互换以分别作为预充电控制单元和复位控制单元的至少 两个 TFT。 所述双向移位寄存器单元还包括一下拉模块， 用于在下拉阶段拉 低所述本级输出节点和上拉节点的电位， 所述下拉模块包括在下拉阶段交替 工作的第一下拉子模块和第二下拉子模块。
本发明实施例的双向移位寄存器单元中， 对本级输出节点和上拉节点的 电位进行拉低的下拉模块包括下拉阶段交替工作的第一下拉子模块和第二下 拉子模块， 这样在下拉阶段的任意一个时间点， 其中只有一个下拉子模块的 TFT处于高电平导通状态。 因此， 相对于现有技术的双向移位寄存器单元中， 每一个 TFT在整个下拉阶段都处于高电平导通状态而言， 本发明实施例的双 向移位寄存器单元中，减少了下拉模块中的 TFT处于高电平导通状态的时间， 提高了 TFT的寿命， 也就提高了双向移位寄存器单元的寿命。
一般而言， 拉低节点的电位可以通过多种方式进行。 在本发明的具体实 施例中， 每一个下拉子模块都包括两个 TFT, 其中一个拉低 PU节点的电位， 另一个用于拉低本级输出节点的电位， 即： 在本发明的具体实施例中， 第一 下拉子模块具有对应的第一下拉子节点， 第二下拉子模块具有对应的第二下 拉子节点， 每一个下拉子模块都包括：
第一 TFT, 源极与低电位输入节点连接， 漏极与本级输出节点连接， 栅 极与对应的下拉子节点连接；
第二 TFT, 源极与低电位输入节点连接， 漏极与上拉节点连接， 栅极与 对应的下拉子节点连接。
此时， 只需要保证在下拉阶段， 第一下拉子节点和第二下拉子节点轮流 处于高电平状态， 则第一下拉子模块和第二下拉子模块中的第一 TFT会轮流 打开， 而第一下拉子模块和第二下拉子模块中的第二 TFT也会轮流打开， 则 保证了下拉子模块中的 TFT在下拉阶段仅有部分时间处于高电平打开状态， 减少了下拉模块中的 TFT处于高电平导通状态的时间， 提高了 TFT的寿命， 也就提高了双向移位寄存器单元的寿命。
在本发明的具体实施例中， 保证第一下拉子节点和第二下拉子节点轮流 处于高电平状态可以通过多种方式实现， 说明如下：
<方式一 >
针对第一下拉子节点和第二下拉子节点分别设置各自的拉高单元， 在拉 高阶段轮流向第一下拉子节点和第二下拉子节点输出高电平信号。
如针对第一下拉子节点设置的拉高单元按照如下模式输出电平信号： 高- 低-高 -低- ...... , 而针对第二下拉子节点设置的拉高单元则按照低 -高-低-高 - ......的方式输出电平信号。
则在下拉阶段第一下拉子节点和第二下拉子节点仅有一个处于高电平状 态， 而且每一个时刻都有一个下拉子节点处于高电平状态， 因此， 能够保证 PU节点和输出节点总是处于低电平，而第一下拉子模块和第二下拉子模块中 的 TFT是处于轮流打开的状态， 提高了 TFT的寿命。
<方式二 >
在方式二中， 在每一个移位寄存器单元中设置一个拉高单元， 在下拉阶 段拉高所述第一下拉子节点和第二下拉子节点中的一个下拉子节点的电位， 同时设置对应于每一个下拉子节点对应设置的第一关联单元， 用于在对应的 下拉子节点处于高电平时， 拉低另一个下拉子节点的电平。
这样， 当其中一个下拉子节点处于高电平时， 就拉低了另外一个下拉子 节点的电位， 实现了二者的交替工作。
而该第一关联单元都可以通过如下的 TFT来实现， 其源极与低电位输入 节点连接， 栅极与对应的下拉子节点连接， 漏极与另一个下拉子节点连接。
这种方式下， 只能保证其中一个下拉子节点处于高电平状态。 因此， 在 本发明具体实施例中， 为了减少拉高单元的数量， 基于所述双向移位寄存器 单元形成的移位寄存器中，相邻移位寄存器单元的第一下拉子节点相互连接， 第二下拉子节点相互连接， 且相邻移位寄存器单元的拉高模块与不同的下拉 子节点连接， 且输出高电平信号的时间相互错开。
这种方式下， 以第 n级和第 n+1级双向移位寄存器单元为例， 假定每一 级双向移位寄存器单元中都包括下拉子节点 A和 B, 其中第 n级双向移位寄 存器单元中的拉高模块与下拉子节点 A连接， 而第 n+1级双向移位寄存器单 元中的拉高模块与下拉子节点 B连接， 当第 n级双向移位寄存器单元中的拉 高模块输出高电平时， 第 n+1级双向移位寄存器单元处于低电平， 此时： 第 n级和第 n+1级双向移位寄存器单元中的下拉子节点 A相互连接， 因此都处 于高电平， 此时与该下拉子节点 A对应的第一 TFT和第二 TFT在高电平控 制下导通， 分别输出低电平信号到本级输出节点和上拉节点。 而此时与该下 拉子节点 B对应的第一 TFT和第二 TFT关断。
在下一时刻， 当第 n+1级双向移位寄存器单元中的拉高模块输出高电平 时， 第 n级双向移位寄存器单元处于低电平， 此时： 由于第 n级和第 n+1级 双向移位寄存器单元中的下拉子节点 B相互连接， 因此都处于高电平， 此时 与该下拉子节点 B对应的第一 TFT和第二 TFT在高电平控制下导通， 分别 输出低电平信号到本级输出节点和上拉节点。 而此时与该下拉子节点 A对应 的第一 TFT和第二 TFT关断。
因此上述方式下， 每个双向移位寄存器单元中只需设置一套拉高模块， 减少了拉高模块的数量， 降低了成本。
在本发明的具体实施例中， 第一下拉子模块和第二下拉子模块在下拉阶 段交替工作可以是以帧为单位交替工作， 也可以是以时钟周期 T为单位交替 工作， 还可以是以其他时间间隔为单位交替工作， 在此不——描述。
应当理解是， 第一下拉子模块和第二下拉子模块在下拉阶段交替工作， 并不代表二者的工作时长相同， 二者的工作时长也可以不同。
如假定在 1000T的时间内， 第一下拉子模块和第二下拉子模块可以以如 下各种方式交替工作：
第一下拉子模块工作 ηΤ, 第二下拉子模块工作 mT, 第一下拉子模块工 作 nT, 第二下拉子模块工作 mT, ......
第一下拉子模块工作 nT, 第二下拉子模块工作 nT, 第一下拉子模块工 作 nT, 第二下拉子模块工作 nT, ......
......
当上拉节点处于高电位时， 此时表明本级双向移位寄存器单元需要输出 高电平信号， 任何方式实现的双向移位寄存器单元都应该关闭拉低模块， 而 这种关闭方式各种各样， 在本发明的具体实施例中， 由于具有多个下拉子节 点， 因此对应于每一个下拉子节点都设置有第二关联单元， 用于在上拉节点 处于高电位时拉低对应的下拉子节点的电位。
以上的方案已经可以形成一个可以正常工作的双向移位寄存器单元。 但在预充电阶段， 第一 TFT可以打开， 也可以不打开， 但相对而言， 如 果第一 TFT不打开具有更好的效果。 因此在本发明的具体实施例中， 为了提 高双向移位寄存器单元的效果， 本发明的具体实施例的双向移位寄存器单元 还包括：
第三关联单元， 用于在双向移位寄存器单元处于预充电阶段时， 关闭所 述拉高模块。
而上述的第三关联单元可以通过如下方式的 TFT实现， 其源极与低电位 输入节点连接， 栅极接收预充电阶段打开预充电 TFT的控制信号， 漏极输出 所述低电位输入节点输出的低电平信号到所述拉高模块， 以关闭所述拉高模 块。
本发明实施例还提供一种 2Ν级双向移位寄存器，其中 Ν大于 1 , 包括第 0级双向移位寄存器单元、 第 2N+1级双向移位寄存器单元， 以及 2Ν个利用 上述任意一项所述的双向移位寄存器单元实现的位于第 0级双向移位寄存器 单元和第 2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。
上述的双向移位寄存器中， 所述第 0级双向移位寄存器单元和第 2N+1 级双向移位寄存器单元中的两个下拉子节点中的每一个对应设置有一个拉高 模块， 用于在下拉阶段拉高对应的下拉子节点的电位； 所述第 0级双向移位 寄存器单元中的两个拉高模块输出高电平信号的时间相互错开，所述第 2N+1 级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开。
本发明实施例还提供一种显示装置， 其特征在于， 上述的双向移位寄存 器。
下面结合更加详细的电路和信号时序来说明本发明实施例的双向移位寄 存器的工作。
如图 1所示， 本发明实施例的第 n级（假定为奇数级）双向扫描移位寄 存器单元中， 首先包括 TFT T1和 TFT T3, 其中： T1的漏极和 T3的漏极分 别连接到扫描控制线 V_F, V_R, 它们的栅极分别连接到上一个奇数级的输出 VOUT(n-2)和下一个奇数级的输出 VOUT(n+2),利用 VOUT(n-2)和 VOUT(n+2) 作为预充电控制信号和复位控制信号。
此时在扫描方向不同时，修改信号 V_F和 V_R的电平，即可实现 TFT T1 和 TFT T3作用的互换。
如 V_F为高， 而 V_R为低时， 则 T1是作为预充电控制单元， T3是作为 复位控制单元， 而当 V_R为高， 而 V_F为低时， T3是作为预充电控制单元， T1是作为复位控制单元。
同时， 如图 1所示， 该奇数级双向扫描移位寄存器单元中还包括： TFT T4_l (即之前的第一 TFT )、 T5_l (即之前的第一 TFT )、 TFT T4_2 (即之 前的第二 TFT ) , Τ5_2 (即之前的第二 TFT ) , Τ6, Τ7, Τ8, Τ9_2, T9_l, Τ10_2, T10_l , 其中：
T4_l , Τ5_1的栅极分别与节点 PD_P, PD_N相连， 在下拉阶段， PD_P 或 PD_N交替处于高电平， 交替导通 T4_1, T5_1 , 输出低电平 VSS到本级输 出节点 VOUT(n)。
T4_2, Τ5_2的漏极均连接到节点 PU, 栅极分别连接到节点 PD_P, PD_N, 源极均连接到 VSS, 用于在节点 PD_P, PD_N交替处于高电平时， 交替导通， 输出低电平信号到 PU节点。
T7的漏极以及 T6的栅极和漏极均连接到交流信号线 Vacl (其信号电平 随着时间变化， 可能是每一帧变化， 也可能是每一帧内按时钟周期 T变化， 还可能是其他变化方式），T6 的源极与 Τ7的栅极以及 Τ8的漏极相连， Τ7 的源极连接到节点 PD_P (即下拉子节点；)， 而 T8的栅极和源极分别到
VOUT(n-2)和 VSS。
以图 1为例， T6和 T7作为拉高模块， 能够在下拉阶段拉高 PD_P的电 位。
上述结构中， 当 VOUT(n-2)为高电平时， 此时对 T2进行预充电， 因此由 作为第三关联单元的 T8将 T7的栅极放电至低电平 VSS, 从而 Vacl的高电平 将不会由 T6, T7输出到节点 PD_P, 而当 VOUT(n-2)为低电平时，T8关断， Vacl 的高电平将由 T6, T7输出到节点 PD_P。
T9_2, T9_l作为对应于节点 PD_P, PD_N设置的第一关联单元， T9_2, T9_l的栅极分别连接到节点 PD_P, PD_N, 漏极分别连接到 PD_N, PD_P, 源 极均连接到 VSS, 它们的作用是当 PD_P/PD_N为高电平时，由 TFT T9_2/T9_l 实现对节点 PD_N/PD_P的放电。 上述结构下， 保证在同一时间， 只有 PD_P 和 PD_N仅有一个处于高电平， 使得拉低 PU节点的 T4_2和 Τ5_2仅有一个 处于高电平状态， 同时也使得拉低本级输出节点 VOUT(n)的 T4_l和 Τ5」仅 有一个处于高电平状态， 以提高 TFT的寿命。
T10_2, T10—1作为对应于节点 PD_P, PD_N设置第二关联单元， T10_2, T10_l的栅极均连接到节点 PU, 漏极分别连接到节点 PD_P, PD_N, 源极均连 接到 VSS, 它们的作用是当节点 PU为高电位时，表明本级输出节点 VOUT(n) 输出高电平信号， 此时需要关闭 T4_l、 T5_l 、 Τ4_2以及 Τ5_2, 因此， 将节 点 PD_P, PD_N放电至低电平 VSS , 关闭 T4_l、 T5_l 、 Τ4_2以及 Τ5_2。
该奇数级双向扫描移位寄存器单元中还包括： Τ2以及电容 C, Τ2以及 电容 C组成上拉模块， 当节点 PU为高电平时， 由 Τ2输出 CLKA的高电平。
而同时， PD_P和 PD_N与下一级偶数级双向扫描移位寄存器单元的 PD_P 和 PD_N连接。
而偶数级的双向扫描移位寄存器单元与上述奇数级的双向扫描移位寄存 器单元的不同之处仅在于： T6的栅极和 T7的源极连接到 Vac2信号，该 Vac2 信号和 Vacl信号的高电平在时间上相互错开， 且 T7的漏极连接到 P D_l。 在此不做进一步详细描述。
在本发明的具体实施例中， 上述的双向扫描移位寄存器单元形成双向扫 描移位寄存器时，需要在双向扫描移位寄存器中增加两级，即 SR0和 SR2N+1. 如图 2所示， 为伪级 SR0的电路结构， 相对于图 1给出的奇数级或者偶 数级的电路结构， 其增加了另外一组节点控制 TFT T6_N, T7_N和 T8_N, 其 中 T8_N和 T8_P的栅极与 T1的栅极线 STV相连，Τ7_Ν的源极与节点 PD_N 相连， T7_N的漏极和 T6_N的栅极和源极均与 Vac2相连。 T6_N, T7_N, T8_N 和 Τ6_Ρ, Τ7_ Ρ, Τ8_ Ρ 能够实现在 Vacl或 Vac2为高电平时， 使得节点 PD_P 或 PD_N为高电平，从而能够使得对节点 PU和输出端 VOUT0进行轮流放电 的过程。
其中，应该说明的是，为了图的清晰，其中包括多个节点 VSS以及 PD_N, 但二者实际上是同一个节点。
图 3给出了伪级 SR2N+1的电路图， 其整体连接结构上 SR0基本一致， 除了 T1和 T3的栅极分别连接到 VOUT(2N), STV以及输出端为 VOUT(2N+l) 夕卜。
图 4给出了本发明实施例的双向扫描移位寄存器的结构示意图。 如图 4 所示， 本发明实施例的双向扫描移位寄存器时钟控制信号线采用了 4根线， 即 CLK1-CLK4, 时钟控制信号线的增加降低了脉沖的出现频率， 达到降低功 耗的目的。
另外，本发明实施例的双向扫描移位寄存器中具有两条交流控制线 Vacl, Vac2, 其作用是在后续时刻， 实现对移位寄存器单元在不同时间段 (比如相邻 的两帧时间)轮流放电的过程。 V_F、 V_R是控制正向以及逆向扫描的信号线。 同时， 本发明实施例的双向扫描移位寄存器中还具有上端的伪级 SR0, 下端 的伪级 SR2N+1 , 保证了器件的正常工作。 从上端到下端， 奇数级的控制节 点 PD_P, PD_N分别与偶数级的控制节点 PD_P, PD_N相连，比如， SR1、 SR2 级中的控制节点 PD_P, PD_N分别相连， SR3、 SR4级中的控制节点 PD_P, PD_N分别相连， ...， SR2N- 1、 SR2N级中的控制节点 PD_P, PD_D分别相连。
图 5给出了上述双向扫描移位寄存器在正向扫描时的时序图。
其中假定了 STV信号脉沖宽度， CLK1-CLK4的脉沖宽度以及叠加在
CLK1和 CLK4上的伪级脉沖 DCLK宽度均为 1 H。在前 1帧时间内，假设了 Vacl, Vac2分别为高， 氏电平， V_F, V_R也分别为高， 低电平。
结合图 1-5,在 Ts前一个时刻， STV为高电平，因此图 2所示的伪级 SR0 中的 T1开启， 节点 PU充电至高电平， 使得 T2开启， 同时 STV的高电平使 得 T8_P, Τ8_Ν开启， Τ7_Ρ, Τ7_Ν的栅极与低电平 VSS相连， 故 Vacl的高电 平不会由 T7_P输出到节点 PD_P, 同时由于 T10_2, T10_l的栅极均与节点 PU 相连， 这使得节点 PD_P, PD_N分别由 T10_2, T10_1放电至低电平 VSS, 因 此 T4—2, T4_l, Τ5_2, T5_l均关断。
在 Ts时刻， 叠加在 CLK1上的伪级脉沖 DCLK到来， 经由 T2输出到 VOUT0, 该高电平同时输入到 SR1, SR2级中的 T1的栅极， 因此图 4所示的 SRI , SR2中的 T2均开启， 节点 PU均充电至高电平， T2均开启， 同时， 由 于 T8的栅极与 VOUT0相连， 因 T8也开启，这使得 T7的栅极与低电平 VSS 相连， 因此 Vacl的高电平不会经由 T7输出到节点 PD_P, 同时由于 T10_2, T10_l的栅极均与节点 PU相连，因此节点 PD_P, PD_N均与低电平 VSS相连， 故 T4_2, T4_l, Τ5_2, Τ5」均关断。
在 TO时间段， CLK3变为高电平， 由前面知道， SR1中的 T2开启， 故 该高电平经由 T2输出到 VOUT1， 由图 1所示的连接知道， 该高电平输入到 SR3中 T1的栅极， 使得 SR3中的节点 PU充电至高电平， T2开启， 同时该 级中的节点 PD_P, PD_N变为低电平， Τ4_2, Τ4_1 , Τ5_2, Τ5」均关断。 另夕卜， 由图 4知道， 该 VOUT1高电平会反馈到图 5所示的 SR0中的 Τ3的栅极， 因此 ST0中节点 PU会被放电至低电平 V_R。
在 T1时间段， CLK4变为高电平， 由前知道 SR2中的 T2开启， 因此该 高电平会经由 T2输出到 VOUT2, 同样由图 4的连接知道， 该高电平输入到 SR4中 T1的栅极， 使得 SR4中的节点 PU充电至高电平， T2开启， 该级中 节点 PD_P, PD_N变为低电平， T4_2, T4_l, Τ5_2, T5_l均关断。 这时， 对于 图 2所示的 SR0而言，由于节点 PU被放电至低电平 V_R, 因此 T10_2, T10_l 均关断， Vacl的高电平会经由图 1中的 T6 , T7输入到节点 PD_P, 故 T4_2, T4_l均开启， 对节点 PU以及 VOUT0放电， 同时由于 Τ9_2的栅极与节点 PD_P相连， 因此节点 PD_N仍处于低电平 VSS。
在 T2时间段， CLK2变为高电平， 由前知道， SR3中的 T2开启， 此高 电平会经由 T2输出到 VOUT3 ,同样由图 4的连接知道，该高电平输入到 SR5 中 T1的栅极， 使得 SR5中的节点 PU充电至高电平， T2开启， 该级中节点 PD_P, PD_N变为低电平， T4_2, T4_1, T5_2, T5_1均关断。 同样由图 4知道， VOUT3的高电平会输入到 SR1中的 Τ3的栅极， 使得 SR1中的节点 PU放电 至低电平 V_R。 类似前面 SR0的分析， 此时， 在 SR1中， Vacl的高电平会 经由 T7输出到节点 PD_P, 由于 SRI , SR2中节点 PD_P相连， 因此 SRI , SR2 中 T4_2, T4_l均开启对节点 PU以及 VOUT1 , VOUT2放电， 同时由于 Τ9_2 的栅极与节点 PD_P相连， 因此节点 PD_N仍处于低电平 VSS。
在 T3时间段， CLK1变为高电平， 由前知道， SR4中 T2开启， 该高电 平会经由 T2输出到 VOUT4, 同样由图 4知道， 该高电平输入到 SR6中 T1 的栅极， 使得 SR6中的节点 PU充电至高电平， T2开启， 该级中节点 PD_P, PD_N变为低电平， T4_2, T4_l, Τ5_2, Τ5」均关断。同样由图 4知道， VOUT4 的高点平会输入到 SR2中的 Τ3的栅极， 使得节点 SR2中的节点 PU放电至 低电平 V_R。 类似前面的分析， 在 SR2中， Vacl的高电平会经由 T7输出到 节点 PD_P, 因此 SR3 , SR4中 T4_2, T4_l均开启对节点 PU以及 VOUT3, VOUT4放电， 同时由于 Τ9_2的栅极与节点 PD_P相连， 因此节点 PD_N仍 处于低电平 vss。 在第一帧要结束的前一时间段， 叠加在 CLK4上的伪级脉沖会经由图 3 所示 SR2N+1级中的 T2输出到 VOUT(2N+l) , 该高电平同时输入到 SR2N, SR2N- 1级中的 T3的栅极， 使得这两级中的节点 PU放电至低电平 VSS。 此 时， 前面所有级中奇数级 Vacl的高电平会经由 T7输入到节点 PD_P, 由于相 邻的奇数级中节点 PD_P与偶数级中节点 PD_P相连，因此奇数级与偶数级中 的 T4_2, T4_l均开启对节点 PU以及每个输出端进行放电，由于 Τ9_2的栅极 与节点 PD_P相连， 因此节点 PD_N仍处于低电平 VSS。
在第二帧开始时， 移位寄存器单元的时序图与第一帧相类似， 但是所不 同是， 在第二帧时 Vac2为高电平， Vacl为低电平， 这时在后续时间段， 每 级的移位寄存器的持续放电是由偶数级中的 Vac2的高电平经由 T7输出到节 点 PD_N, 由于相邻的奇数级中节点 PD_N与偶数级中节点 PD_N相连， 因此 奇数级与偶数级中 T5_2, T5_l均开启对节点 PU以及每个输出端进行放电， 由于 T9_l的栅极与节点 PD_N相连， 因此节点 PD_P均处于低电平 VSS。 这 样就实现了在相邻的两帧， TFT T4_2, T4_l, Τ9_2和 Τ5_2, Τ5_1, Τ9_1, 在 Vacl 或 Vac2为高电平时，对控制节点 PU以及各级的输出端进行轮流放电的过程。
图 6给出的是双向扫描移位寄存器在逆向扫描时的时序图。 在逆向扫描 时， V_R为高电平， V_F为低电平， 此时叠加在 CLK4上的伪级脉沖信号首 先由图 3所示的 SR2N+1输出，然后各个高电平脉沖依次由输出端 VOUT(2N), VOUT(2N-l), VOUT(2N-2), VOUT(N-2), 输出， 从而实现了逆向扫描。
相对于正向扫描过程， 逆向扫描时各级的高电平是由 T3输入到节点 PU 的， 而正向扫描时， 高电平是由 T1输入到节点 PU的。 在逆向扫描时， 同样 实现了在相邻的两帧， TFT T4_2, T4_l, Τ9_2和 Τ5_2, Τ5_1, Τ9_1, 在 Vac 1或 Vac2为高电平时， 对控制节点 PU以及各级的输出端进行轮流放电的过程。
注意， 在图 5和 6给出的时序图是 Vacl, Vac2的高电平持续时间是 1帧 时给出的， 实际上 Vacl或 Vac2的高电平持续时间只需是脉沖的宽度的某个 正整数倍， 同时较一帧时间小， 以及二者的相位始终相反时， 就可以实现上 述的 TFT T4_2, T4_l, Τ9_2和 Τ5_2, Τ5_1, Τ9_1对控制节点 PU以及各级的输 出端进行轮流放电的过程。 此时的时序图不再赘述。
根据前面的图 7以及图 8时序分析知道， 图 3给出的移位寄存器电路 能够实现双向扫描功能， 相对一般的移位寄存器连接结构， 增加了时钟控制 信号以及两根交流信号线， 以及伪级 SR0和 SR2N+1 , 相邻的奇数级和偶数 级中节点 PD_P,PD_N相连。 更重要的是， 通过对移位寄存器单元以及伪级单 元的电路改进设计， 使得伪级单元以及两组下拉的 TFT T4_2, T4_l, Τ9_2和 T5_2, T5_l, T9_l , 在不同时间段 (比如说相邻的 2帧时间 )Vacl或 Vac2为高 电平时， 对控制节点 PU以及各级的输出端进行轮流放电， 这样的设计降低 了下拉 TFT T4_2, T4_l, Τ9_2和 Τ5_2, Τ5_1, Τ9_1的栅极偏压，提高了移位寄 存器的稳定性及寿命。
以上说明对本发明而言只是说明性的， 而非限制性的， 本领域普通技术 人员理解， 在不脱离所附权利要求所限定的精神和范围的情况下， 可做出许 多修改、 变化或等效， 但都将落入本发明的保护范围内。

Claims

权 利 要 求 书
1. 一种双向移位寄存器单元， 其中， 所述移位寄存器单元具有包括电容 单元和 TFT的上拉模块， 所述电容单元的一端与本级输出节点连接， 另一端 与上拉节点连接， 所述双向移位寄存器单元还包括能够在扫描方向不同时， 进 行互换以分别作为预充电控制单元和复位控制单元的至少两个 TFT,所述双向 移位寄存器单元还包括一下拉模块，用于在下拉阶段拉低所述本级输出节点和 上拉节点的电位，所述下拉模块包括在下拉阶段交替工作的第一下拉子模块和 第二下拉子模块。
2. 根据权利要求 1所述的双向移位寄存器单元， 其中， 第一下拉子模块 具有对应的第一下拉子节点， 第二下拉子模块具有对应的第二下拉子节点，每 一个下拉子模块包括：
第一 TFT, 源极与低电位输入节点连接， 漏极与本级输出节点连接， 栅极 与对应的下拉子节点连接；
第二 TFT, 源极与低电位输入节点连接， 漏极与上拉节点连接， 栅极与对 应的下拉子节点连接；
所述双向移位寄存器单元还包括：
一拉高模块，用于在下拉阶段拉高所述第一下拉子节点和第二下拉子节点 中的一个下拉子节点的电位；
对应于每一个下拉子节点对应设置的第一关联单元，用于在对应的下拉子 节点处于高电平时， 拉低另一个下拉子节点的电平。
3. 根据权利要求 2所述的双向移位寄存器单元， 其中， 每一个第一关联 单元均包括一 TFT, 源极与低电位输入节点连接，栅极与对应的下拉子节点连 接， 漏极与另一个下拉子节点连接。
4. 根据权利要求 2或 3所述的双向移位寄存器单元， 其中， 还包括： 对应于每一个下拉子节点设置的第二关联单元，用于在上拉节点处于高电 位时拉低对应的下拉子节点的电位。
5. 根据权利要求 2-4中任一项所述的双向移位寄存器单元，其中，还包括： 第三关联单元， 用于在双向移位寄存器单元处于预充电阶段时， 关闭所述 拉高模块。
6.根据权利要求 5所述的双向移位寄存器单元， 其中， 第三关联单元包 括一 TFT, 源极与低电位输入节点连接，栅极接收预充电阶段打开预充电 TFT 的控制信号， 漏极输出所述低电位输入节点输出的低电平信号到所述拉高模 块， 以关闭所述拉高模块。
7. 一种 2N级双向移位寄存器， 其中 N大于 1 , 其中， 包括第 0级双向移 位寄存器单元、第 2N+1级双向移位寄存器单元， 以及 2N个利用权利要求 1-6 中任意一项所述的双向移位寄存器单元实现的位于第 0级双向移位寄存器单 元和第 2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。
8.根据权利要求 7所述的 2N级双向移位寄存器， 其中，相邻移位寄存器 单元的第一下拉子节点相互连接， 第二下拉子节点相互连接，且相邻移位寄存 器单元的拉高模块与不同的下拉子节点连接，且输出高电平信号的时间相互错 开。
9.根据权利要求 7或 8所述 2N级双向移位寄存器， 其中， 所述第 0级双 向移位寄存器单元和第 2N+1级双向移位寄存器单元中的两个下拉子节点中的 每一个对应设置有一个拉高模块，用于在下拉阶段拉高对应的下拉子节点的电 位；所述第 0级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间 相互错开， 所述第 2N+1级双向移位寄存器单元中的两个拉高模块输出高电平 信号的时间相互错开。
10. 一种显示装置， 包括权利要求 7-9任一项所述的 2N级双向移位寄存 哭口 。
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