WO2014090136A1 - 一种用于电荷泵锁相环的电荷泵电路 - Google Patents

一种用于电荷泵锁相环的电荷泵电路 Download PDF

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WO2014090136A1
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charge pump
operational amplifier
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方健
贾姚瑶
袁同伟
潘华
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电子科技大学
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    • H—ELECTRICITY
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • the invention belongs to the field of electronic technology and relates to integrated circuit design technology, and more particularly to a charge pump circuit applied to a charge pump phase locked loop.
  • Phase-locked loop is an important module in analog and digital-analog hybrid ICs. It has a wide range of applications in wireless communication, frequency synthesis, and clock recovery. Among various phase-locked loop structures, Charge Pump Phase-Locked Loop (CPPLL) is widely used in chips due to its high stability, large capture range, and digital phase discriminator. designing.
  • CPLL Charge Pump Phase-Locked Loop
  • a phase-locked loop is a feedback system that compares the phase of the input signal to the output signal.
  • FIG. 1 shows a typical charge pump phase-locked loop system block diagram, including a phase frequency detector (PFD) 100, a charge pump (CP) 200, a loop filter (LF) 300, and a voltage controlled oscillator (VCO). 400, frequency divider (MMD) 500 and other modules.
  • PFD phase frequency detector
  • CP charge pump
  • LF loop filter
  • VCO voltage controlled oscillator
  • MMD frequency divider
  • the CP 200 plays a very important role in it. It converts the digital control signals output by the PFD 100, including the charge control signal UP and the discharge control signal DOWN, into analog signals, thereby controlling the output frequency of the VCO 400 to achieve phase lock function.
  • the analog signal here mainly consists of two requirements: 1. The ripple is small; 2. The linearity is good. This requires the CP 200 to meet two conditions: 1. The charging current and the discharging current are equal; 2. The charging current and the discharging current remain constant within a certain range. In practical applications, CP 200 is subject to non-ideal factors such as MOS transistor channel length modulation effect, charge sharing, charge injection, etc., and there is a serious current mismatch, which is the main factor affecting loop performance.
  • the existing first charge pump circuit is shown in Figure 2, including PMOS current mirrors MP1 and MP3, NMOS current mirrors MN2 and MN4, PMOS switch transistor MP4, NMOS switch transistor MN3, bias circuit NMOS switch transistor MN5, frequency discrimination Phase detector output control signals UP, DOWN and charge Pump capacitor C. p , the main circuit can be divided into a first branch 11 and a second branch 22.
  • the bias circuit provides a bias voltage and current for the subsequent stage circuit, II is the current above the PMOS transistor MP2 in the first branch 11, and 12 is the current above the NMOS transistor MN1 in the first branch 11, Ii/I 2 is determined according to The proportional mirror reference current l ref .
  • the output control signal UP of the phase frequency detector detects the turn-on and turn-off of MP4, and the output control signal DOWN of the phase frequency detector controls the turn-on and turn-off of MN3. When UP and DOWN are low: MP4 is turned on. , MN3 is turned off, l.
  • h is the current above the PMOS transistor MP4 in the second branch 22
  • l dls is the current above the NMOS transistor MN3 in the second branch 22, mirroring the capacitor C.
  • the MN4 tube in the MP3 tube and the NMOS current mirror are respectively close to the power source and the ground, and there is a certain capacitance in the drain.
  • the MP3 tube charges the node Y.
  • the MN4 tube discharges node X to zero potential.
  • the switching transistors MP4 and MP3 are turned on, the potential of the node X rises, and the potential of the node Y decreases.
  • C X C Y
  • the variation of v x is not necessarily equal to the variation of V Y
  • the difference between the two is provided by c ep , which causes the voltage on c ep to jump.
  • the existing second charge pump circuit is shown in Figure 4, including PMOS current mirrors MP2 and MP4, NMOS current mirrors MN3 and MN5, PMOS switch transistor MP3, NMOS switch transistor MN5, biased
  • the circuit MN1, MN2, the output control signals UP, DOWN and the charge pump capacitor C cp of the phase frequency detector can be divided into a third branch 33 and a fourth branch 44.
  • This circuit can be regarded as an improvement of the first type of charge pump circuit.
  • a transconductance operational amplifier is added, and the potentials of the X and Y points are equalized by feedback, thereby achieving equal charging and discharging currents.
  • the charge pump circuit I dls
  • I dls will change with the output voltage. Therefore, the charging and discharging currents are not constant.
  • An object of the present invention is to provide a charge pump circuit for a charge pump phase locked loop, which can solve the problem that the charging current and the discharge current are not constant in the above charge pump circuit.
  • Embodiments of the present invention provide a charge pump circuit for a charge pump phase locked loop, including: a charge and discharge unit, a first complementary circuit unit, a first operational amplifier unit (A1), an inverter unit, and a second complementary circuit unit , current mirror unit and second operational amplifier unit (A2);
  • An output end of the charging and discharging unit is connected to a negative input end of the first operational amplifier unit (A1); an output end of the first complementary circuit unit and a positive input end of the first operational amplifier unit (A1) Connecting, the output end of the first operational amplifier unit (A1) is respectively connected to the first input end of the charging and discharging unit and the first input end of the first complementary circuit unit;
  • An input end of the inverter unit is connected to an output end of the first complementary circuit unit, and an output end of the inverter unit is connected to a negative input end of the second operational amplifier unit (A2);
  • An output end of the second complementary circuit unit is connected to a positive input end of the second operational amplifier unit (A2), and an output end of the second operational amplifier unit is respectively connected to the current mirror unit input end and the first The input ends of the two complementary circuit units are connected;
  • the output terminals of the current mirror unit are respectively connected to the second input end of the charge and discharge unit and the second input end of the first complementary circuit unit.
  • the charge and discharge unit specifically includes: PMOS transistors M0 and M2, NMOS transistors M4 and M6;
  • the PMOS transistor M0 source is connected to the power supply voltage VDC
  • the drain of the PMOS transistor M0 is connected to the source of the PMOS transistor M2
  • the drain of the PMOS transistor M2 is connected to the drain of the NMOS transistor M4 as the output terminal of the charging and discharging unit
  • the output end of the charging and discharging unit is connected to the negative input end of the first operational amplifier unit (Al)
  • the source of the NMOS transistor M4 is connected to the drain of the NMOS transistor M6, the source of the NMOS transistor M6 is grounded to the GND
  • the PMOS transistor M2 is a gate as a first input end of the charge and discharge unit;
  • the first input end of the charging and discharging unit is connected to the output end of the first operational amplifier unit (A1), and the gate of the NMOS transistor M4 is connected as the second input end of the charging and discharging unit to the output end of the current mirror unit, and the PMOS transistor M0
  • the gates of the gate and NMOS transistor M6 are respectively connected to the output signals UP and DOWN of the phase frequency detector.
  • the first complementary circuit unit specifically includes: PMOS transistors M1 and M3, NMOS transistors M5 and M7;
  • the source of the PMOS transistor M1 is connected to the power supply voltage VDC, the drain of the PMOS transistor M1 is connected to the source of the PMOS transistor M3, and the drain of the PMOS transistor M3 is connected to the drain of the NMOS transistor M5 as the output end of the first complementary circuit unit;
  • An output end of the first complementary circuit unit is connected to a positive input end of the first operational amplifier unit (A1), a source of the NMOS transistor M5 is connected to a drain of the NMOS transistor M7, and a source of the NMOS transistor M7 is grounded to a GND, a PMOS transistor a gate of M3 as a first input of the first complementary circuit unit;
  • the first input end of the first complementary circuit unit is connected to the output end of the first operational amplifier unit (A1), and the gate of the NMOS transistor M5 is used as the second input end of the first complementary circuit unit;
  • the second input end of the first complementary circuit unit is connected to the output end of the current mirror unit, the gate of the PMOS transistor M1 is grounded to GND, and the gate of the NMOS transistor M7 is connected to the power supply voltage VDC.
  • the inverter unit specifically includes: a PMOS transistor M8 and an NMOS transistor M9;
  • the PMOS transistor M8 is a diode-short-connected diode connection mode, the source of the PMOS transistor M8 is connected to the power supply voltage VDC, and the drain of the PMOS transistor M8 is connected to the drain of the NMOS transistor M9 as the output terminal of the inverter unit;
  • An output end of the inverter unit is connected to a negative input end of the second operational amplifier unit (A2), and a gate of the NMOS transistor M9 serves as an input end of the inverter unit, and an input terminal of the inverter unit is connected
  • the output of the first complementary circuit unit, the source of the NMOS transistor M9 is grounded to GND.
  • the current mirror unit specifically includes PMOS transistors M10, M12, and M14, and NMOS transistors M15 and M17;
  • the source of the PMOS transistor M10 is connected to the power supply voltage VDC, and the drain of the PMOS transistor M10 is connected to the PMOS.
  • a source of the transistor M12, and a gate of the PMOS transistor M12 serves as an input terminal of the current mirror unit;
  • the input end of the current mirror unit is connected to the output end of the second operational amplifier unit (A2), the drain of the PMOS transistor M12 is connected to the source of the PMOS transistor M14, and the PMOS transistor M14 and the NMOS transistor M15 are short gate leakage. Connected to the diode, the drain of the PMOS transistor M14 is connected to the drain of the NMOS transistor M15 as the output terminal of the current mirror unit;
  • An output end of the current mirror unit is respectively connected to a second input end of the charge and discharge unit and a second input end of the first complementary circuit unit, and a source of the NMOS transistor M15 is connected to a drain of the NMOS transistor M17, and an NMOS The gate of the transistor M17 is connected to the power supply voltage VDC, and the source of the NMOS transistor M17 is connected to the ground GND.
  • the second complementary circuit unit specifically includes PMOS transistors Mi l and M13 , NMOS transistors M16 and M18;
  • the source of the PMOS transistor M1 is connected to the power supply voltage VDC, the drain of the PMOS transistor M11 is connected to the source of the PMOS transistor M13, and the drain of the PMOS transistor M13 is connected to the drain of the NMOS transistor M16 as the second complementary circuit.
  • the output end of the second complementary circuit unit is connected to the positive input end of the second operational amplifier unit (A2), the source of the NMOS transistor M16 is connected to the drain of the NMOS transistor M18, and the source of the NMOS transistor M18 is grounded. GND, the gate of the PMOS transistor M13 serves as an input terminal of the second complementary circuit unit;
  • the input end of the second complementary circuit unit is connected to the output end of the second operational amplifier unit (A2), the gate of the NMOS transistor M16 is connected to the external bias BIAS, the gate of the PMOS transistor Mi l is grounded to the GND, and the NMOS transistor M18 is The gate is connected to the power supply voltage VDC.
  • the present invention has the following advantages:
  • the present invention solves the charging and discharging current matching problems and the charge sharing problem.
  • the charge pump circuit of the present invention can use two complementary circuit units and the charge and discharge currents of the capacitor to be constant current, thereby solving the problem of charging and discharging current changes, and making the charge pump capacitor voltage linear. The change can more accurately control the charging and discharging of the capacitor.
  • the charge pump circuit of the invention has a simple structure, is easy to integrate, and has high matching accuracy of the charge and discharge current source, and is suitable for low voltage and low power consumption applications.
  • 1 is a schematic structural view of a charge pump phase locked loop system
  • FIG. 2 is a schematic structural view of a first type of charge pump circuit in the prior art
  • FIG. 3 is a schematic diagram of output voltage and current waveforms of a first type of charge pump circuit structure in the prior art
  • FIG. 4 is a schematic structural view of a second type of charge pump circuit in the prior art
  • FIG. 5 is a schematic diagram of output voltage and current waveforms of a second type of charge pump circuit structure in the prior art
  • FIG. 8 is a schematic diagram showing the waveforms of output voltage and current of the charge pump circuit of the present invention.
  • Embodiment 1 is a diagrammatic representation of Embodiment 1:
  • FIG. 6 there is shown a first embodiment of a charge pump circuit for a charge pump phase locked loop provided by the present invention.
  • the charge pump circuit for the charge pump phase-locked loop includes a charge and discharge unit 601, a first complementary circuit unit 602, a first operational amplifier unit A1, an inverter unit 603, a current mirror unit 604, and a second Complementary circuit unit 605 and second operational amplifier unit A2.
  • An output end of the charging and discharging unit 601 is connected to a negative input end of the first operational amplifier unit A1, and an output end of the first complementary circuit unit 602 is connected to a positive input end of the first operational amplifier unit A1.
  • the first input ends of the first complementary circuit unit 602 are connected.
  • An input end of the inverter unit 603 is connected to an output end of the first complementary circuit unit 602, and an output end of the inverter unit 603 is connected to a negative input end of the second operational amplifier unit A2.
  • the output of the second complementary circuit unit 605 is connected to the positive input terminal of the second operational amplifier unit A2.
  • An output end of the second operational amplifier unit A2 is respectively connected to an input end of the current mirror unit 604 and an input end of the second complementary circuit unit 605, and the output end of the current mirror unit 604 and the charging and discharging unit respectively
  • the second input of the 601 is coupled to the second input of the first complementary circuit unit 602.
  • the charge and discharge unit 601 specifically includes PMOS transistors M0 and M2, and NMOS transistors M4 and M6.
  • the source of the PMOS transistor M0 is connected to the power supply voltage VD.
  • the drain of the PMOS transistor M0 is connected to the source of the PMOS transistor M2, and the drain of the PMOS transistor M2 is connected to the drain of the NMOS transistor M4 as the output terminal of the charge and discharge unit 601.
  • the output of the charge and discharge unit 601 is connected to the negative input terminal of the first operational amplifier unit A1.
  • the source of the NMOS transistor M4 is connected to the drain of the NMOS transistor M6, the source of the NMOS transistor M6 is connected to the ground GND, and the gate of the PMOS transistor M2 serves as the first input terminal of the charge and discharge unit 601.
  • the first input terminal of the charge and discharge unit 601 The output of the first operational amplifier unit A1 is connected.
  • the gate of the NMOS transistor M4 serves as a second input terminal of the charge and discharge unit 601, and the second input terminal of the charge and discharge unit 601 is connected to the output terminal of the current mirror unit 604.
  • the gate of the PMOS transistor M0 and the gate of the NMOS transistor M6 are respectively connected to the output signal of the phase frequency detector. No. UP and DOWN.
  • the first complementary circuit unit 602 specifically includes PMOS transistors M1 and M3, and NMOS transistors M5 and M7.
  • the source of the PMOS transistor M1 is connected to the power supply voltage VD.
  • the drain of the PMOS transistor M1 is connected to the source of the PMOS transistor M3, and the drain of the PMOS transistor M3 is connected to the drain of the NMOS transistor M5 as the output terminal of the first complementary circuit unit 602.
  • the output of the first complementary circuit unit 602 is connected to the input end of the first operational amplifier unit A1.
  • the source of the NMOS transistor M5 is connected to the drain of the NMOS transistor M7, the source of the NMOS transistor M7 is connected to the ground GND, and the gate of the PMOS transistor M3 is connected as the first input terminal of the first complementary circuit unit 602 to the output of the first operational amplifier unit A1. end.
  • the gate of the NMOS transistor M5 is connected to the output terminal of the current mirror unit 604 as the second input terminal of the first complementary circuit unit 602, the gate of the PMOS transistor M1 is grounded to GND, and the gate of the NMOS transistor M7 is connected to the power supply voltage VDC.
  • the inverter unit 603 specifically includes a PMOS transistor M8 and an NMOS transistor M9.
  • the PMOS transistor M8 is a diode-short-connected diode connection.
  • the source of the PMOS transistor M8 is connected to the power supply voltage VDC, and the drain of the PMOS transistor M8 is connected to the drain of the NMOS transistor M9 as the output terminal of the inverter unit 603.
  • the negative input terminal of the second operational amplifier unit A2 is connected.
  • the gate of the NMOS transistor M9 is connected to the output terminal of the first complementary circuit unit 602 as an input terminal of the inverter unit 603, and the source of the NMOS transistor M9 is grounded to GND.
  • the current mirror unit 604 specifically includes PMOS transistors M10, M12, and M14, and NMOS transistors M15 and M17.
  • the source of the PMOS transistor M10 is connected to the power supply voltage VDC
  • the drain of the PMOS transistor M10 is connected to the source of the PMOS transistor M12
  • the gate of the PMOS transistor M12 is the input terminal of the current mirror unit 604, and the input terminal of the current mirror unit 604. Connect to the output of the second operational amplifier unit A2.
  • the drain of the PMOS transistor M12 is connected to the source of the PMOS transistor M14, and the PMOS transistor M14 and the NMOS transistor M15 are both diode-short-connected diode connections.
  • the drain of the PMOS transistor M14 is connected to the drain of the NMOS transistor M15 as a current mirror.
  • the output end of the unit 604, the output end of the current mirror unit 604 is respectively connected to the second input end of the charging and discharging unit 601 and the second input end of the first complementary circuit unit 602, the source and the NMOS of the NMOS transistor M15
  • the drain of the transistor M17 is connected, the gate of the NMOS transistor M17 is connected to the power supply voltage VDC, and the source of the NMOS transistor M17 is connected to the ground GND.
  • the second complementary circuit unit 605 specifically includes PMOS transistors Mi l and M13 , and NMOS transistors M16 and M18 .
  • the source of the PMOS transistor M1 is connected to the power supply voltage VDC
  • the drain of the PMOS transistor M11 is connected to the source of the PMOS transistor M13
  • the drain of the PMOS transistor M13 is connected to the drain of the NMOS transistor M16 as the second complementary circuit.
  • the output of second complementary circuit unit 605 is coupled to the positive input of second operational amplifier unit A2.
  • the source of the NMOS transistor M16 is connected to the drain of the NMOS transistor M18, the source of the NMOS transistor M18 is grounded to GND, the gate of the PMOS transistor M13 is the input terminal of the second complementary circuit unit 605, and the second complementary circuit unit 605 is The input terminal is connected to the output end of the second operational amplifier unit A2.
  • the gate of the NMOS transistor M16 is connected to the external bias BIAS, the gate of the PMOS transistor Mi1 is grounded to GND, and the gate of the NMOS transistor M18 is connected to the power supply voltage VDC.
  • the op amp is added to the circuit of the present invention in Fig. 7. As the output voltage Vcp-out rises, it will decrease due to the channel length modulation effect. The voltage of the negative input terminal of the first operational amplifier unit A1 rises, and the voltage of the output terminal decreases, causing the gate voltage of the M3 tube to decrease. At this time, the positive input terminal of the first operational amplifier unit A1 is still in the future, due to the gate of the M3 tube.
  • the drain-source voltage of M3 tube constant, the current rises L, when the current 12 will follow the rise, the same gate-source voltage of M5, M5 the drain voltage rises, so that the final The voltages at the positive and negative input terminals of the first operational amplifier unit A1 are equal, that is, the M2, M3, M4, and M5 tubes are operated within the saturation region, so that the potentials at the OUT node and the X node are equal.
  • the switches M0 and M6 are turned on, the gate of the M2 tube has the same bias as the gate of the M3 tube, and the drain is the first operational amplifier unit.
  • V ep is proportional to the charge/discharge current, and C can be controlled more accurately if the charge and discharge currents are constant.
  • the voltage V cp on p is proportional to the charge/discharge current, and C can be controlled more accurately if the charge and discharge currents are constant.
  • the circuit uses an operational amplifier unit OTA between the current mirror branch 1 and the branch 2 so that the X and Y points have the same potential.
  • Mirroring Iref if the X point potential is constant, then L is constant, but the actual situation is that the voltage on the capacitor C ep (ie, the Y point potential) will change, causing the X point potential to change with the Y point potential, and the current mirror on the branch 1
  • the source-drain voltage of the tube changes so that 1 1 2 changes, then i ch , i dls will change.
  • the charge pump circuit of the present invention in Fig. 7 is added to the inverter unit 603 and the second operational amplifier unit A2, and the negative feedback is used to keep the 1 1 2 constant in the figure, so that ⁇ , 1 does not change.
  • the specific process is as follows: When the output voltage Vcp_out rises, the potential of the X point is also raised by the clamping of the first operational amplifier unit A1, that is, the drain source voltage of the M5 rises, and the channel length modulation effect increases, 1 2 will increase.
  • the present invention solves the charging and discharging current matching problems and the charge sharing problem compared to the first type of charge pump circuit.
  • the charge pump circuit of the present invention uses two complementary circuit units and two operational amplifier units, and the two complementary circuit units perform positive and negative compensation for the charge and discharge unit, so that the capacitor is charged.
  • the discharge current is a constant current, which solves the problem of charging and discharging current changes, and makes the charge pump capacitor voltage linearly change, which can more accurately control the charging and discharging of the capacitor.
  • the charge pump circuit of the invention has a simple structure, is easy to integrate, and has high matching accuracy of charge and discharge current sources, and is suitable for low voltage and low power consumption applications.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Amplifiers (AREA)

Abstract

一种用于电荷泵锁相环的电荷泵电路（200）包括充放电单元（601）、第一互补电路单元（602）、第一运放单元（A1）、反相器单元（603）、第二互补电路单元（605）、电流镜单元（604）和第二运放单元（A2）。该电荷泵电路解决了现有电荷泵电路存在的充、放电电流匹配问题和电荷共享问题，同时采用两个互补电路单元和两个运放单元，两个互补电路单元对充放电单元进行正反两种补偿，使得电容的充、放电电流能够恒流，从而解决了充、放电电流变化的问题，并且使得电荷泵电容电压线性变化，可更精确的控制对电容的充、放电。该电荷泵电路结构简单，易于集成，且充放电电流源匹配精度高，适合于低压低功耗应用。

Description

一种用于电荷泵锁相环的电荷泵电路 本申请要求于 2012 年 12 月 12 日提交中国专利局、 申请号为 201210534844.5 , 发明名称为 "一种用于电荷泵锁相环的电荷泵电路"的中国专 利申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明属于电子技术领域， 涉及集成电路设计技术， 尤其涉及一种应用于 电荷泵锁相环的电荷泵电路。
背景技术
锁相环（ PPL , Phase Locked Loop )是模拟及数模混合集成电路中的一个 重要模块， 在无线通讯、 频率合成、 时钟恢复等方面有非常广泛的应用。 在各 种锁相环结构中， 电荷泵锁相环（CPPLL, Charge Pump Phase-Locked Loop ) 因其稳定性高、捕捉范围大、鉴频鉴相器釆用数字电路等优点被广泛应用于芯 片设计中。
锁相环是把输入信号和输出信号相位相比较的反馈系统。
图 1所示为典型的电荷泵锁相环系统结构图，包括鉴频鉴相器（PFD ) 100、 电荷泵（CP ) 200、 环路滤波器（LF ) 300、 压控振荡器（ VCO ) 400、 分频器 ( MMD ) 500等模块。
CP 200在其中起着非常重要的作用， 它将 PFD 100输出的数字控制信号， 包括充电控制信号 UP、放电控制信号 DOWN转化成模拟信号，进而控制 VCO 400的输出频率， 实现锁相功能。
此处的模拟信号主要由两个要求： 1、 紋波小； 2、 线性度好。 这就要求 CP 200要满足两个条件： 1、 充电电流和放电电流相等； 2、 在一定范围内充 电电流和放电电流保持恒定。 在实际应用中， CP 200由于受到 MOS管沟道长 度调制效应、 电荷共享、 电荷注入等非理想因素的限制， 存在着严重的电流失 配， 这是影响环路性能的主要因素。
现有的第一种电荷泵电路如图 2所示， 包括 PMOS电流镜 MP1和 MP3 , NMOS电流镜 MN2和 MN4, PMOS开关管 MP4, NMOS开关管 MN3 , 偏置 电路 NMOS开关管 MN5 , 鉴频鉴相器的输出控制信号 UP、 DOWN以及电荷 泵电容 C。p, 主体电路可分为第一支路 11、 第二支路 22。
偏置电路为后级电路提供偏置电压和电流， II为第一支路 11中 PMOS管 MP2上面的电流， 12为第一支路 11 中 NMOS管 MN1上面的电流， Ii/I2按照 一定比例镜像参考电流 lref。 鉴频鉴相器的输出控制信号 UP控制 MP4的导通 与关断，鉴频鉴相器的输出控制信号 DOWN控制 MN3的导通与关断，当 UP、 DOWN为低电平时： MP4导通、 MN3 关断， l。h为第二支路 22 中 PMOS管 MP4上面的电流， ldls为第二支路 22中 NMOS管 MN3上面的电流， 镜像 对电容 C。p充电， 当 UP、 DOWN为高电平时： MP4关断、 MN3导通， Idls镜像 12对电容 Ccp放电， 当 MP4、 MN3同时关断时， 电容 Ccp不进行放电或者充电， vep维持不变。
该电路的缺点在于： 1、 电流镜电流失配问题： 由于沟道调制效应， PMOS 电流镜中 MP3管和 NMOS电流镜中 MN4管的 Vds不相等， 例如 Vep (图 2中 所示 Y点电位）为高时， MP4、 MN3的漏极电压为高， 则 <ldls, 那么在复位 脉冲期间， MP4、 MN3都会开启，此时电容 C£p就会释放电荷， νερ会跟着降低， 不会维持不变， 这会对下级电路造成影响。 2、 电荷共享问题： PMOS 电流镜 中 MP3管和 NMOS电流镜中 MN4管分别靠近电源和地， 漏极存在一定的电 容， 艮设开关管 MP4、 MP3都断开，那么 MP3管使节点 Y充电到 VDC, MN4 管使节点 X放电到零电位。 在下一个相位比较瞬间， 若开关管 MP4、 MP3都 开启， 节点 X的电位上升， 节点 Y的电位下降， 如果忽略开关管 MP4、 MP3 上的电压降， 则 Vx=VY=VCep, 即使 CX=CY, vx的变化量也不一定等于 VY的变化 量， 这两者之差由 cep提供， 从而导致 cep上电压的跳动。
由图 3可以明显的看出： 和 ½8不相等。 由于鉴频鉴相器内部环路的延 迟， 鉴频鉴相器的输出信号 UP、 DOWN会有很窄的复位脉冲， 虽然复位脉冲 可以起到消除死区的作用， 但是会使得 PMOS开关管、 NMOS开关管同时导 通， 如果这时的充电电流和放电电流不相等， 电荷泵电容 Cep上的净电流不为 零，使得 Cep上面的电位在每个周期都有固定的变化，锁相环路为了保持锁定， 就会在输入、 输出之间产生相位误差。
现有的第二种电荷泵电路如图 4所示， 包括 PMOS电流镜 MP2和 MP4 , NMOS电流镜 MN3和 MN5, PMOS开关管 MP3 , NMOS开关管 MN5, 偏置 电路 MN1、 MN2, 鉴频鉴相器的输出控制信号 UP、 DOWN以及电荷泵电容 Ccp, 主题电路可分为第三支路 33、 第四支路 44。 该电路可以看作第一种电荷 泵电路的改进， 第一： 增添了跨导运算放大器， 通过反馈作用使得 X、 Y两点 电位相等， 从而实现了充、 放电电流相等； 第二： 交换了开关管和电流镜的位 置， 那样就解决了电荷共享问题， 但是从图 5的波形图可以看出， 该电荷泵电 路虽然 =Idls, 但是 、 Idls会随着输出电压的变化而变化， 因此并没有实现充、 放电电流的恒定。
发明内容
本发明的目的是提供一种用于电荷泵锁相环的电荷泵电路，可以解决上述 电荷泵电路存在的充电电流、 放电电流不恒定问题。
本发明实施例提供一种用于电荷泵锁相环的电荷泵电路， 包括： 充放电单 元、 第一互补电路单元、 第一运放单元 （A1 ) 、 反相器单元、 第二互补电路 单元、 电流镜单元和第二运放单元（A2 ) ；
所述充放电单元的输出端与所述第一运放单元（A1 ) 的负输入端连接； 所述第一互补电路单元的输出端与所述第一运放单元（A1 ) 的正输入端 连接， 所述第一运放单元（A1 ) 的输出端分别与所述充放电单元第一输入端 和所述第一互补电路单元的第一输入端相连；
所述反相器单元的输入端与所述第一互补电路单元的输出端相连，所述反 相器单元的输出端与所述第二运放单元（A2 ) 的负输入端连接；
所述第二互补电路单元的输出端与所述第二运放单元（A2 ) 的正输入端 连接，所述第二运放单元的输出端分别与所述电流镜单元输入端和所述第二互 补电路单元的输入端相连；
所述电流镜单元输出端分别与所述充放电单元第二输入端和所述第一互 补电路单元的第二输入端相连。
优选地， 所述充放电单元具体包括： PMOS管 M0和 M2, NMOS管 M4 和 M6;
其中， PMOS管 M0源极接电源电压 VDC, PMOS管 M0的漏极接 PMOS 管 M2的源极， PMOS管 M2的漏极和 NMOS管 M4的漏极相连作为充放电单 元的输出端； 所述充放电单元的输出端与第一运放单元（Al )的负输入端相连， NMOS 管 M4的源极接 NMOS管 M6的漏极， NMOS管 M6的源极接地 GND, PMOS 管 M2的栅极作为充放电单元的第一输入端；
所述充放电单元的第一输入端接第一运放单元（A1 ) 的输出端， NMOS 管 M4的栅极作为充放电单元的第二输入端与电流镜单元输出端相连， PMOS 管 M0 的栅极和 NMOS管 M6 的栅极分别接鉴频鉴相器的输出信号 UP和 DOWN„
优选地， 所述第一互补电路单元具体包括： PMOS管 Ml和 M3 , NMOS 管 M5和 M7;
其中， PMOS管 Ml源极接电源电压 VDC, PMOS管 Ml的漏极接 PMOS 管 M3的源极， PMOS管 M3的漏极和 NMOS管 M5的漏极相连作为第一互补 电路单元的输出端；
所述第一互补电路单元的输出端与第一运放单元（A1 )的正输入端相连， NMOS管 M5的源极接 NMOS管 M7的漏极 , NMOS管 M7的源极接地 GND, PMOS管 M3的栅极作为第一互补电路单元的第一输入端；
所述第一互补电路单元的第一输入端接第一运放单元（A1 ) 的输出端， NMOS管 M5的栅极作为第一互补电路单元的第二输入端；
所述第一互补电路单元的第二输入端与电流镜单元输出端相连， PMOS管 Ml的栅极接地 GND, NMOS管 M7的栅极接电源电压 VDC。
优选地， 所述反相器单元具体包括： PMOS管 M8和 NMOS管 M9;
其中， PMOS管 M8为栅漏短接的二极管连接方式， PMOS管 M8的源极 接电源电压 VDC, PMOS管 M8的漏极与 NMOS管 M9的漏极相连作为反相 器单元的输出端；
所述反相器单元的输出端与第二运放单元（ A2 )的负输入端相连接 , NMOS 管 M9的栅极作为反相器单元的输入端，所述反相器单元的输入端接第一互补 电路单元的输出端， NMOS管 M9的源极接地 GND。
优选地， 所述电流镜单元具体包括 PMOS管 Ml 0、 M12和 M14, NMOS 管 M15和 M17;
其中， PMOS管 M10源极接电源电压 VDC, PMOS管 M10的漏极接 PMOS 管 M12的源极， PMOS管 M12的栅极作为电流镜单元的输入端；
所述电流镜单元的输入端接第二运放单元（ A2 )的输出端， PMOS管 M12 的漏极接 PMOS管 Ml 4的源极， PMOS管 Ml 4和 NMOS管 Ml 5都是栅漏短 接的二极管连接方式， PMOS管 M14的漏极与 NMOS管 M15的漏极相连作 为电流镜单元的输出端；
所述电流镜单元的输出端分别与所述充放电单元第二输入端和所述第一 互补电路单元的第二输入端相连， NMOS管 M15的源极与 NMOS管 M17的 漏极相连， NMOS管 Ml 7的栅极接电源电压 VDC, NMOS管 Ml 7的源极接 地 GND。
优选地， 所述第二互补电路单元具体包括 PMOS管 Mi l和 M13 , NMOS 管 M16和 M18;
其中， PMOS管 Ml 1源极接电源电压 VDC , PMOS管 Ml 1的漏极接 PMOS 管 Ml 3的源极， PMOS管 Ml 3的漏极和 NMOS管 Ml 6的漏极相连作为第二 互补电路单元的输出端；
所述第二互补电路单元的输出端与第二运放单元（A2 ) 的正输入端相连 接， NMOS管 Ml 6的源极接 NMOS管 Ml 8的漏极， NMOS管 Ml 8的源极接 地 GND, PMOS管 M13的栅极作为第二互补电路单元的输入端；
所述第二互补电路单元的输入端接第二运放单元（A2 )的输出端， NMOS 管 M16的栅极接外部偏置 BIAS, PMOS管 Mi l的栅极接地 GND, NMOS管 Ml 8的栅极接电源电压 VDC。
与现有技术相比， 本发明具有以下优点：
相比第一种电荷泵电路， 本发明解决了充、放电电流匹配问题和电荷共享 问题。相比第二种电荷泵电路， 本发明的电荷泵电路釆用两个互补电路单元和 容的充、 放电电流能够恒流， 从而解决了充、 放电电流变化的问题， 使得电荷 泵电容电压线性变化， 可更精确的控制对电容的充、放电。 本发明的电荷泵电 路结构简单，易于集成，且充放电电流源匹配精度高，适合于低压低功耗应用。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地， 下面描述 中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付 出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为电荷泵锁相环系统结构示意图；
图 2为现有技术中的第一种电荷泵电路结构示意图；
图 3为现有技术中的第一种电荷泵电路结构输出电压、 电流波形示意图； 图 4为现有技术中的第二种电荷泵电路结构示意图；
图 5为现有技术中的第二种电荷泵电路结构输出电压、 电流波形示意图；
图 8为本发明的电荷泵电路输出电压、 电流波形示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清 楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是 全部的实施例。基于本发明中的实施例， 本领域普通技术人员在没有做出创造 性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。
实施例一：
参见图 6, 该图为本发明提供的一种用于电荷泵锁相环的电荷泵电路实施 例一示意图。
本实施例提供的用于电荷泵锁相环的电荷泵电路， 包括充放电单元 601、 第一互补电路单元 602、第一运放单元 Al、反相器单元 603、 电流镜单元 604、 第二互补电路单元 605和第二运放单元 A2。
所述充放电单元 601的输出端与所述第一运放单元 A1的负输入端连接， 所述第一互补电路单元 602 的输出端与所述第一运放单元 A1 的正输入端连 接。 所述第一互补电路单元 602的第一输入端相连。 所述反相器单元 603 的输入端与所述第一互补电路单元 602的输出端相 连， 所述反相器单元 603的输出端与所述第二运放单元 A2的负输入端连接， 所述第二互补电路单元 605 的输出端与所述第二运放单元 A2 的正输入端连 接。
所述第二运放单元 A2的输出端分别与所述电流镜单元 604输入端和所述 第二互补电路单元 605的输入端相连，所述电流镜单元 604输出端分别与所述 充放电单元 601第二输入端和所述第一互补电路单元 602的第二输入端相连。
从以上连接关系可以得出，充放电单元 601和第一互补电路单元 602通过 第一运放单元 A1的反馈作用 ,实现充电电流和放电电流相等；充放电单元 601、 反相器单元 603和第二互补电路单元 605通过第二运放单元 A2的反馈作用， 使充电电 和放电电 恒定。 实施例二：
下面结合图 7
一种具体实现方式。
参见图 7, 该图
电路图。
下面对图 6对应的实施例中所提到的几个子电路单元分别进行阐述。
所述充放电单元 601具体包括 PMOS管 M0和 M2, NMOS管 M4和 M6。 其中， PMOS管 M0的源极接电源电压 VD PMOS管 M0的漏极接 PMOS 管 M2的源极， PMOS管 M2的漏极和 NMOS管 M4的漏极相连作为充放电单 元 601的输出端， 该充放电单元 601的输出端与第一运放单元 A1的负输入端 相连。
NMOS管 M4的源极接 NMOS管 M6的漏极， NMOS管 M6的源极接地 GND , PMOS管 M2的栅极作为充放电单元 601的第一输入端 , 该充放电单元 601的第一输入端连接第一运放单元 A1的输出端。
NMOS管 M4的栅极作为充放电单元 601 的第二输入端， 该充放电单元 601的第二输入端与电流镜单元 604的输出端相连。
PMOS管 M0的栅极和 NMOS管 M6的栅极分别接鉴频鉴相器的输出信 号 UP和 DOWN。
所述第一互补电路单元 602具体包括 PMOS管 Ml和 M3 , NMOS管 M5 和 M7。
其中， PMOS管 Ml的源极接电源电压 VD PMOS管 Ml的漏极接 PMOS 管 M3的源极， PMOS管 M3的漏极和 NMOS管 M5的漏极相连作为第一互补 电路单元 602的输出端， 第一互补电路单元 602的输出端与第一运放单元 A1 的向输入端相连。
NMOS管 M5的源极接 NMOS管 M7的漏极， NMOS管 M7的源极接地 GND, PMOS管 M3的栅极作为第一互补电路单元 602的第一输入端接第一 运放单元 A1的输出端。 NMOS管 M5的栅极作为第一互补电路单元 602的第 二输入端与电流镜单元 604输出端相连， PMOS管 Ml的栅极接地 GND , NMOS 管 M7的栅极接电源电压 VDC。
所述反相器单元 603具体包括 PMOS管 M8和 NMOS管 M9。
其中， PMOS管 M8为栅漏短接的二极管连接方式， PMOS管 M8的源极 接电源电压 VDC , PMOS管 M8的漏极与 NMOS管 M9的漏极相连作为反相 器单元 603的输出端与第二运放单元 A2的负输入端相连接， NMOS管 M9的 栅极作为反相器单元 603的输入端接第一互补电路单元 602的输出端， NMOS 管 M9的源极接地 GND。
所述电流镜单元 604具体包括 PMOS管 M10、 M12和 M14, NMOS管 M15和 M17。
其中 , PMOS管 M10源极接电源电压 VDC, PMOS管 M10的漏极接 PMOS 管 Ml 2的源极， PMOS管 Ml 2的栅极作为电流镜单元 604的输入端， 电流镜 单元 604的输入端接第二运放单元 A2的输出端。
PMOS管 M12的漏极接 PMOS管 M14的源极， PMOS管 M14和 NMOS 管 M15都是栅漏短接的二极管连接方式， PMOS管 M14的漏极与 NMOS管 Ml 5的漏极相连作为电流镜单元 604的输出端， 电流镜单元 604的输出端分 别与所述充放电单元 601第二输入端和所述第一互补电路单元 602的第二输入 端相连， NMOS管 Ml 5的源极与 NMOS管 Ml 7的漏极相连， NMOS管 Ml 7 的栅极接电源电压 VDC , NMOS管 Ml 7的源极接地 GND。 所述第二互补电路单元 605具体包括 PMOS管 Mi l和 M13 , NMOS管 M16和 M18。
其中， PMOS管 Ml 1源极接电源电压 VDC , PMOS管 Ml 1的漏极接 PMOS 管 Ml 3的源极， PMOS管 Ml 3的漏极和 NMOS管 Ml 6的漏极相连作为第二 互补电路单元 605的输出端，第二互补电路单元 605的输出端与第二运放单元 A2的正输入端相连接。
NMOS管 Ml 6的源极接 NMOS管 Ml 8的漏极， NMOS管 Ml 8的源极接 地 GND, PMOS管 M13的栅极作为第二互补电路单元 605的输入端， 第二互 补电路单元 605的输入端接第二运放单元 A2的输出端， NMOS管 M16的栅 极接外部偏置 BIAS, PMOS管 Mi l的栅极接地 GND, NMOS管 M18的栅极 接电源电压 VDC。
本领域的技术人员应该意识到， 上述的 5个模块只是本发明的示例， 在具 体应用到本发明所提出的电荷泵电路时， 可以分开使用， 即可以只使用其中的 一个或者几个子单元， 均不影响本发明的实现。
在此以图 7所示的实施例来说明本发明电路的工作原理和工作过程。 首先说明本发明的电荷泵电路解决电荷共享问题，图 7中改变了电流镜和 开关管的位置， 电流镜漏极的电容和电荷泵电路电容 C。p在同一节点， 这样两 个电流镜漏极电容的电压变化量相等， 也就避免了电荷共享问题。
图 7中本发明电路中添加了运放， 随着输出电压 Vcp— out的升高， 由于存 在沟道长度调制效应， 会降低。 第一运放单元 A1的负输入端电压升高， 其 输出端电压降低导致 M3管的栅极电压降低， 此时第一运放单元 A1的正输入 端还未来得及变化， 由于 M3管的栅极电压降低， 而 M3管的漏源电压不变， 则电流 L升高， 此时电流 12也会跟着升高， M5的栅源电压不变， 则 M5漏极 电压会升高， 最终使得第一运放单元 A1 的正负输入端电压相等， 即在保证 M2管、 M3管、 M4管、 M5管工作在饱和区的范围内， 使 OUT节点和 X节 点处电位相等。 当鉴频鉴相器输出信号 UP为低， DOWN为高时， 开关管 M0 和 M6导通， M2管的栅极与 M3管的栅极有相同的偏置， 漏极由第一运放单 元 A1钳位， 所以有 I lfl^ 同样的， M4管的栅极与 M5管的栅极有相同的 偏置， 且漏极电位相同， 所以 Idls=I2, 这样就实现了 =Idls。 最后说明的是本发明实现充、放电电流恒定的原理，对比图 5和图 8中的 波形图可以很明显的看出： 现有第二种电荷泵电路 =Idls但是 、 ½8会随输出 电压变化而变化， 本发明所述的改进电荷泵电路实现了 Ieh=Idls, 且保持恒定。 根据等式 Vep=Q/C=IAt/C可知： Vep正比于充 /放电电流， 如果充、 放电电流恒定 就可更精确地控制 C。p上的电压 Vcp。
对比图 4中现有的电荷泵电路， 该电路将一个运放单元 OTA用到电流镜 支路 1和支路 2之间， 使得 X、 Y点电位相同，
Figure imgf000012_0001
镜像 Iref, 若 X 点电位恒定， 那么 L就是恒定的， 但实际情况是电容 Cep上的电压（即 Y点电 位）会变化、 导致 X点电位随 Y点电位变化， 支路 1上电流镜管的源漏电压 变化， 使得 1 12变化， 那么 ich、 idls就会变化。
图 7 中本发明所述的电荷泵电路， 加入反相器单元 603和第二运放单元 A2 , 通过负反馈使图中使 1 12保持恒定， 从而实现^、 1 不变化。 具体过程如 下： 当输出电压 Vcp— out升高， 通过第一运放单元 A1的钳位使得 X点电位也 升高， 即 M5漏源电压上升， 由于沟道长度调制效应， 12会增加， X点电位经 过 M8、 M9构成的反相器单元， 输出 Y点的电位会下降， Y点为第二运放单 元 A2的负输入端， 使得电流镜单元中 M12管的栅极电压升高， M12管栅源 电压下降，所以通过 M12管的电流会下降， 即电流镜单元支路电流下降， M15 管为二极管连接方式， 故 M15管的栅极电压会跟随下降， 即 M5管的栅极电 压下降，使得 12电流减小，故可以维持 12电流恒定，由于 所以 Ieh=Idls 保持恒定。
综上可以看出， 相比第一种电荷泵电路， 本发明解决了充、放电电流匹配 问题和电荷共享问题。相比第二种电荷泵电路， 本发明的电荷泵电路釆用两个 互补电路单元和两个运放单元，两个互补电路单元对充放电单元进行正反两种 补偿， 这样对电容的充、 放电电流就是恒流， 从而解决了充、 放电电流变化的 问题， 使得电荷泵电容电压线性变化， 可更精确的控制对电容的充、 放电。 本 发明的电荷泵电路结构简单， 易于集成， 且充放电电流源匹配精度高， 适合于 低压低功耗应用。
以上所述，仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的 限制。 虽然本发明已以较佳实施例揭露如上， 然而并非用以限定本发明。 任何 熟悉本领域的技术人员， 在不脱离本发明技术方案范围情况下， 都可利用上述 揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰 ,或修改 为等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本 发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰， 均仍属 于本发明技术方案保护的范围内。

Claims

权 利 要 求
1、 一种用于电荷泵锁相环的电荷泵电路， 其特征在于， 包括： 充放电单 元、 第一互补电路单元、 第一运放单元 （A1 ) 、 反相器单元、 第二互补电路 单元、 电流镜单元和第二运放单元（A2 ) ；
所述充放电单元的输出端与所述第一运放单元（A1 ) 的负输入端连接； 所述第一互补电路单元的输出端与所述第一运放单元（A1 ) 的正输入端 连接， 所述第一运放单元（A1 ) 的输出端分别与所述充放电单元第一输入端 和所述第一互补电路单元的第一输入端相连；
所述反相器单元的输入端与所述第一互补电路单元的输出端相连，所述反 相器单元的输出端与所述第二运放单元（A2 ) 的负输入端连接；
所述第二互补电路单元的输出端与所述第二运放单元（A2 ) 的正输入端 连接，所述第二运放单元的输出端分别与所述电流镜单元输入端和所述第二互 补电路单元的输入端相连；
所述电流镜单元输出端分别与所述充放电单元第二输入端和所述第一互 补电路单元的第二输入端相连。
2、根据权利要求 1所述的用于电荷泵锁相环的电荷泵电路， 其特征在于， 所述充放电单元具体包括： PMOS管 M0和 M2, NMOS管 M4和 M6;
其中， PMOS管 M0源极接电源电压 VDC, PMOS管 M0的漏极接 PMOS 管 M2的源极， PMOS管 M2的漏极和 NMOS管 M4的漏极相连作为充放电单 元的输出端；
所述充放电单元的输出端与第一运放单元（A1 )的负输入端相连， NMOS 管 M4的源极接 NMOS管 M6的漏极， NMOS管 M6的源极接地 GND, PMOS 管 M2的栅极作为充放电单元的第一输入端；
所述充放电单元的第一输入端接第一运放单元（A1 ) 的输出端， NMOS 管 M4的栅极作为充放电单元的第二输入端与电流镜单元输出端相连， PMOS 管 M0 的栅极和 NMOS管 M6 的栅极分别接鉴频鉴相器的输出信号 UP和 DOWN„
3、根据权利要求 1所述的用于电荷泵锁相环的电荷泵电路， 其特征在于， 所述第一互补电路单元具体包括： PMOS管 Ml和 M3 , NMOS管 M5和 M7; 其中， PMOS管 Ml源极接电源电压 VDC, PMOS管 Ml的漏极接 PMOS 管 M3的源极， PMOS管 M3的漏极和 NMOS管 M5的漏极相连作为第一互补 电路单元的输出端；
所述第一互补电路单元的输出端与第一运放单元（A1 )的正输入端相连， NMOS管 M5的源极接 NMOS管 M7的漏极 , NMOS管 M7的源极接地 GND , PMOS管 M3的栅极作为第一互补电路单元的第一输入端；
所述第一互补电路单元的第一输入端接第一运放单元（A1 ) 的输出端， NMOS管 M5的栅极作为第一互补电路单元的第二输入端；
所述第一互补电路单元的第二输入端与电流镜单元输出端相连， PMOS管 Ml的栅极接地 GND , NMOS管 M7的栅极接电源电压 VDC。
4、根据权利要求 1所述的用于电荷泵锁相环的电荷泵电路， 其特征在于， 所述反相器单元具体包括： PMOS管 M8和 NMOS管 M9;
其中， PMOS管 M8为栅漏短接的二极管连接方式， PMOS管 M8的源极 接电源电压 VDC, PMOS管 M8的漏极与 NMOS管 M9的漏极相连作为反相 器单元的输出端；
所述反相器单元的输出端与第二运放单元（ A2 )的负输入端相连接 , NMOS 管 M9的栅极作为反相器单元的输入端，所述反相器单元的输入端接第一互补 电路单元的输出端， NMOS管 M9的源极接地 GND。
5、根据权利要求 1所述的用于电荷泵锁相环的电荷泵电路， 其特征在于， 所述电流镜单元具体包括 PMOS管 M10、M12和 M14,NMOS管 Ml 5和 M17; 其中 , PMOS管 M10源极接电源电压 VDC, PMOS管 M10的漏极接 PMOS 管 M12的源极， PMOS管 M12的栅极作为电流镜单元的输入端；
所述电流镜单元的输入端接第二运放单元（ A2 )的输出端， PMOS管 M12 的漏极接 PMOS管 Ml 4的源极， PMOS管 Ml 4和 NMOS管 Ml 5都是栅漏短 接的二极管连接方式， PMOS管 M14的漏极与 NMOS管 M15的漏极相连作 为电流镜单元的输出端；
所述电流镜单元的输出端分别与所述充放电单元第二输入端和所述第一 互补电路单元的第二输入端相连， NMOS管 M15的源极与 NMOS管 M17的 漏极相连， NMOS管 Ml 7的栅极接电源电压 VDC, NMOS管 Ml 7的源极接 地 GND。
6、根据权利要求 1所述的用于电荷泵锁相环的电荷泵电路， 其特征在于， 所述第二互补电路单元具体包括 PMOS管 Mi l和 M13 ,NMOS管 M16和 M18;
其中， PMOS管 Ml 1源极接电源电压 VDC , PMOS管 Ml 1的漏极接 PMOS 管 Ml 3的源极， PMOS管 Ml 3的漏极和 NMOS管 Ml 6的漏极相连作为第二 互补电路单元的输出端；
所述第二互补电路单元的输出端与第二运放单元（A2 ) 的正输入端相连 接， NMOS管 Ml 6的源极接 NMOS管 Ml 8的漏极， NMOS管 Ml 8的源极接 地 GND, PMOS管 M13的栅极作为第二互补电路单元的输入端；
所述第二互补电路单元的输入端接第二运放单元（A2 )的输出端， NMOS 管 M16的栅极接外部偏置 BIAS, PMOS管 Mi l的栅极接地 GND, NMOS管 Ml 8的栅极接电源电压 VDC。
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