WO2014084500A1 - 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법 - Google Patents

기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법 Download PDF

Info

Publication number
WO2014084500A1
WO2014084500A1 PCT/KR2013/009289 KR2013009289W WO2014084500A1 WO 2014084500 A1 WO2014084500 A1 WO 2014084500A1 KR 2013009289 W KR2013009289 W KR 2013009289W WO 2014084500 A1 WO2014084500 A1 WO 2014084500A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
substrate
semiconductor structure
forming
mask pattern
Prior art date
Application number
PCT/KR2013/009289
Other languages
English (en)
French (fr)
Inventor
장종민
이규호
김창훈
서대웅
인치현
채종현
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Publication of WO2014084500A1 publication Critical patent/WO2014084500A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법이 개시된다. 본 발명의 발광 다이오드 칩 제조 방법은, 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 갖는 기판 상에 에피층을 형성하고, 상기 에피층을 1차 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고, 화학 식각을 이용하여 상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하고, 각각의 상기 복수의 반도체 구조체 영역을 2차 패터닝하여 적어도 하나의 소자 영역을 형성하는 것을 포함하며, 상기 적어도 하나의 반도체 구조체 영역은 상기 소자 영역보다 더 넓다.

Description

기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법
본 발명은 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법에 관한 것으로, 더욱 상세하게는 에피층을 패터닝한 후 기판을 분리하는 기판 분리 방법 및 상기 방법에 의해 기판이 분리된 발광 다이오드 칩 제조 방법에 관한 것이다.
발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다.
상기 발광 다이오드는 전극 형성위치에 따라서 수평형 발광 다이오드와 수직형 발광 다이오드로 분류될 수 있다. 이러한 두 형태의 발광 다이오드는 각각 다른 특징들을 갖는다.
먼저, 수평형 발광 다이오드는 그 제조 방법이 비교적 간단하여 공정 수율이 높은 장점이 있다. 그러나, 상기 수평형 발광 다이오드는 하부 반도체층의 전극을 형성하기 위하여 활성층의 일부를 제거하게 되므로, 발광 면적이 감소한다. 또한, 상기 수평형 발광 다이오드의 P형 전극과 N형 전극은 수평 배치되므로, 이에 기인한 전류쏠림현상이 발생하여 발광 다이오드의 발광 효율이 감소된다. 뿐만 아니라, 수평형 발광 다이오드의 성장기판으로 사파이어 기판이 가장 폭 넓게 사용되는데, 상기 사파이어 기판은 열전도성이 낮다. 이러한 사파이어 기판을 갖는 수평형 발광 다이오드는 그 열방출이 어렵고, 이에 따라 발광 다이오드의 접합 온도가 높아져 상기 발광 다이오드의 내부 양자 효율이 저하된다.
이러한 수평형 발광 다이오드가 갖는 문제점을 해결하기 위하여, 수직형 발광 다이오드가 개발되고 있다. 수직형 발광 다이오드는 전극이 상하 배치되고 사파이어 기판과 같은 성장기판이 분리되므로, 수평형 발광 다이오드가 갖는 문제를 해소할 수 있다.
수직형 발광 다이오드는 전극이 상하 배치되므로, 제조시 성장 기판을 분리하는 공정이 추가로 요구된다. 일반적으로, 성장 기판 분리를 위하여 주로 레이저 리프트 오프(Laser Lift-off; LLO) 기술이 사용된다. 그러나 레이저 리프트 오프를 이용하여 성장 기판을 분리할 경우, 강한 에너지의 레이저로 인하여 반도체층에 크랙이 발생할 수 있는 문제점이 있다. 더욱이, 반도체층과 동종 물질의 성장 기판을 사용할 경우(예컨대, 질화갈륨 반도체층과 질화갈륨 기판)에는, 성장 기판과 반도체층 간의 에너지 밴드갭 차이가 작아 레이저 리프트 오프 방법을 적용하는 것이 어렵다.
최근, 레이저 리프트 오프를 이용한 성장 기판 분리 방법의 문제점을 해결하고자, 화학적 리프트 오프(Chemical Lift-off; CLO) 기술이 개발되고 있다. 상기 화학적 리프트 오프 기술은 반도체층과 성장 기판 사이에 형성된 공동을 통해 식각 용액을 침투시켜 반도체층과 성장 기판을 분리하는 기술이다.
화학적 리프트 오프를 이용하여 2인치 기판을 분리하기 위해서는, 식각 용액이 상기 공동을 채널로 하여 최대 2인치 거리만큼 침투하여야 한다. 그런데, 공동의 폭은 수 ㎛에 불과하기 때문에, 공동을 채널로 한 식각 용액의 침투 속도는 매우 느리다. 예를 들어, 화학적 리프트 오프 기술에서 식각 용액으로 사용되는 BOE(Buffered Oxide Etchant)는 상기 공동을 채널로 할 때, 시간당 수십 ㎛밖에 나아가지 못한다. 이에 따라, 2인치 기판을 식각 용액을 이용하여 분리하기 위해서는 장시간이 소요된다.
식각 용액의 침투 시간을 줄여 짧은 시간 내에 식각 용액이 공동 전체에 침투될 수 있도록, 기판 상의 반도체층들을 미리 소자 영역으로 분리하는 기술이 사용될 수 있다. 반도체층들을 소자 영역으로 분리한 후 식각 용액을 침투시키기 때문에, 상기 식각 용액은 소자 영역의 크기만큼의 거리만 공동을 통해서 통과하면 된다.
그러나, 상기와 같이 반도체층들을 소자 영역으로 분리한 후 식각 용액을 공급하게 되면, 활성층의 측면이 식각 용액에 노출되어 손상될 수 있다. 또한, 성장기판의 분리과정에서 소자 영역의 모서리 부분 손상, 예컨대 치핑(chipping)이 발생되어 발광 다이오드가 손상될 수 있다. 따라서, 반도체층이 손상된 발광 다이오드의 발광 효율 및 신뢰성이 매우 떨어지게 되며, 공정 수율이 저하된다.
본 발명이 해결하고자 하는 과제는, 에피층으로부터 성장 기판을 분리할 때, 소자 영역의 손상을 방지할 수 있는 기판 분리 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 수율이 높고, 제조 공정 시간이 단축된 발광 다이오드 칩 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법은, 기판 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고; 상기 에피층을 1차 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고; 상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고; 상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하고; 적어도 하나의 반도체 구조체 영역을 2차 패터닝하여 적어도 하나의 소자 영역을 형성하는 것을 포함하며, 상기 적어도 하나의 반도체 구조체 영역은 상기 소자 영역보다 더 넓을 수 있다.
또한, 상기 복수의 반도체 구조체 영역이 상기 소자 영역보다 넓게 형성되므로, 제조된 발광 다이오드 칩이 치핑(chipping)된 반도체층 부분을 갖지 않는다. 따라서, 발광 다이오드 칩 자체의 손상을 방지할 수 있고, 공정 수율이 개선될 수 있다.
나아가, 상기 발광 다이오드 칩 제조 방법에 있어서, 상기 적어도 하나의 반도체 구조체 영역을 2차 패터닝하는 것에 의하여 적어도 두 개의 소자 영역이 형성될 수 있다.
이에 따라, 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 방지할 수 있다.
상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함할 수 있다.
화학 식각에 의해 기판을 분리하는 경우, 상기 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 화학 식각을 위한 식각 용액의 침투가 용이해진다. 따라서, 대면적 기판 분리가 가능하고, 나아가 마스크 패턴 제거 시간을 감소시킬 수 있다.
상기 에피층을 1차 패터닝하는 것은, 상기 기판의 엣지 부분의 에피층을 제거하는 것을 포함할 수 있다. 이에 따라, 기판 분리 공정이 더 용이해질 수 있다.
상기 복수의 반도체 구조체 영역이 복수 개의 소자 영역으로 분리될 수 있는 크기로 형성됨으로써, 상기 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 방지할 수 있다. 특히, 상기 반도체 구조체 영역 내측의 소자 영역으로부터 형성된 발광 다이오드 칩의 불량을 현저하게 감소시킬 수 있다.
한편, 상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 희생층을 형성하는 것을 더 포함할 수 있다.
희생층을 더 형성함으로써, 기판이 질화갈륨 기판과 같이 반도체층과 동종 기판인 경우에도 상기 복수의 반도체 구조체 영역으로부터 쉽게 분리될 수 있다.
상기 에피층을 형성하기 전에 상기 희생층을 부분적으로 식각하여 미세 공동을 형성하는 것을 더 포함할 수 있다.
상기 미세 공동은 전기화학식각(ECE)을 이용하여 상기 희생층을 부분적으로 식각함으로써 형성될 수 있으며, 상기 전기화학식각(ECE)은 적어도 두 단계의 전압을 인가하여 수행될 수 있다. 여기서, 선행적으로 인가되는 전압은 후행적으로 인가되는 전압에 비해 낮을 수 있다.
상기 에피층을 형성하는 동안, 상기 미세 공동들 중 인접하는 미세 공동들이 합쳐져 상기 희생층에 공동이 형성될 수 있다.
한편, 상기 에피층은 상기 희생층을 시드로 사용하여 성장될 수 있고, 성장된 에피층은 상기 마스크 패턴을 덮을 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩 제조 방법은, 상기 복수의 반도체 구조체 영역 상에 반사 금속층 및 베리어 금속층을 형성하는 것을 더 포함할 수 있고, 상기 반사 금속층은 상기 각 소자 영역 상에 한정되어 형성될 수 있다.
상기 지지 기판과 상기 베리어 금속층을 본딩하는 본딩층을 형성하는 것을 더 포함할 수 있고, 상기 베리어 금속층은 상기 반사 금속층을 덮도록 형성될 수 있다.
또한, 상기 마스크 패턴의 적어도 일부는 BOE(Buffered Oxide Etchant) 또는 HF를 포함하는 용액으로 화학 식각될 수 있다.
상기 발광 다이오드 칩 제조 방법에 있어서, 상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은, 응력을 이용하는 것을 포함할 수 있다.
또한, 상기 소자 영역은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함할 수 있고, 이때 상기 상면이 하면보다 좁게 형성될 수 있다.
나아가, 상기 소자 영역은 상면 및 측면을 덮는 패시베이션층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩 제조 방법은, 상기 소자 영역의 노출된 상면 상에 전극을 형성하는 것을 더 포함할 수 있다.
다른 실시예에 따른 상기 발광 다이오드 칩 제조 방법은, 상기 기판이 분리되어 노출된 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것을 더 포함할 수 있다.
복수의 반도체 구조체 영역의 상면 거칠기를 증가시킴으로써, 제조된 발광 다이오드 칩의 광 추출 효율을 증가시킬 수 있다.
여기서, 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것은, 습식 식각을 이용하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 기판 분리 방법은, 기판 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고; 상기 에피층을 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고; 상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고; 상기 복수의 반도체 구조체 영역으로부터 상기 기판을 분리하는 것을 포함하고, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상일 수 있다.
나아가, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 3mm 이상일 수 있다. 또는, 상기 복수의 반도체 구조체 영역들 중 적어도 하나는 1.5mm×1.5mm 내지 상기 에피층의 넓이의 1/2의 넓이를 가질 수 있다.
상기 에피층을 패터닝하는 것은 상기 기판의 엣지 부분을 따라 상기 에피층을 식각하는 것을 포함할 수 있다.
또한, 상기 복수의 반도체 구조체 영역으로부터 기판을 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함할 수 있다. 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 화학 식각을 위한 식각 용액의 침투 경로 확보가 용이해질 수 있다. 이에 따라 대면적 기판 분리가 가능하고 분리 공정 시간이 단축될 수 있다.
또한, 기판 분리 후 발광 다이오드 칩 제조 공정이 기존 공정과 동일하게 수행될 수 있다. 따라서 기판 분리에 의한 수율 감소를 방지할 수 있다.
본 발명에 따르면, 소자 영역보다 넓은 면적의 반도체 구조체 영역을 형성한 후, 상기 복수의 반도체 구조체 영역으로부터 기판을 분리한다. 이에 따라, 상기 반도체 구조체 영역의 모서리에 치핑이 발생하더라도, 소자를 형성할 수 있는 상대적으로 넓은 영역의 반도체층들을 확보할 수 있다.
또한, 화학적 리프트 오프 기술을 이용하여 기판을 분리하는 방법이 제공될 수 있다. 상기 기판 분리 방법에 따르면, 화학 식각 용액의 침투 경로가 용이하게 확보될 수 있다. 이에 따라, 대면적 기판 분리가 가능하고, 또한 기판 분리 공정 시간이 단축될 수 있다.
또한, 복수의 반도체 구조체 영역을 형성한 후 기판을 분리하므로, 기판 분리에 따른 공정 수율 감소를 최소화할 수 있다.
또한, 1차 패터닝 후 기판을 분리하고, 그 이후에 2차 패터닝을 통해 적어도 하나 이상의 소자 영역을 형성하므로, 소자 영역의 반도체층들의 손상을 방지할 수 있으며, 이에 따라, 수율이 높고 제조 공정 시간이 단축된 발광 다이오드 칩 제조 방법이 제공될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위하여 반도체 구조체 영역의 일례를 도시하는 평면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
여기서 설명되는 본 발명의 실시예들은 기판 상에 질화물 반도체층들을 성장시킨 후, 상기 질화물 반도체층들로부터 기판을 분리하는 것을 개시한다. 특히, 본 발명의 실시예들은 레이저 리프트 오프 기술을 사용하지 않고, 화학적 리프트 오프 기술을 사용하여 기판을 분리하는 것을 중심으로 개시한다. 다만, 본 발명이 화학적 리프트 오프 기술을 이용한 것에만 한정되는 것은 아니고, 다른 다양한 방법, 예를 들어, 스트레스 리프트 오프에 의한 기판 분리에도 적용될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이고, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 평면도들이다. 도 11은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위하여 반도체 구조체 영역의 일례를 도시하는 평면도이다.
도 1의 (a)를 참조하면, 먼저, 기판(110)을 준비하고, 기판(110) 상에 희생층(120)을 형성한다.
기판(110)은 반도체층들(151, 153, 155)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판, 질화물계 기판 등일 수 있다. 특히, 본 실시예에 있어서, 기판(110)은 질화갈륨 기판일 수 있다.
희생층(120)은 기판(110) 상에 성장되어 형성될 수 있다. 이때 희생층(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 HVPE(Hydride Vapor Phase Epitaxy) 등의 기술을 이용하여 성장될 수 있다.
희생층(120)은 질화물계 반도체를 포함하는 물질로 형성될 수 있다. 나아가, 희생층(120)은 고농도의 불순물을 포함할 수 있다. 예를 들어, 희생층(120)은 Si가 3×1018 /cm3 이상의 농도로 도핑된 질화갈륨 반도체층으로 형성될 수 있다. 이에 따라, 후술하여 설명하는 ECE(Electro-Chemical Etching) 공정을 이용하여 미세 공동을 형성할 수 있다.
다음, 도 1의 (b)를 참조하면, 희생층(110) 상에 마스크 패턴(130)이 형성된다.
마스크 패턴(130)은 SiO2로 형성될 수 있으며, 이에 한정되지 않고 다양한 물질을 포함할 수 있다. 마스크 패턴(130)은 다양한 형상을 가질 수 있고, 예를 들어, 스트라이프 패턴, 교차하는 두 방향의 스트라이프 패턴 또는 다각형 패턴 등을 갖도록 형성될 수 있다. 다만, 마스크 패턴(130)의 형상은 한정되지 않는다. 나아가, 마스크 패턴(130)은 음각 또는 양각 패턴을 가질 수 있다.
이어서, 도 1의 (c)를 참조하면, 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성한다.
희생층(120)은 ECE(ElectroChemical Etching) 공정을 이용하여 부분적으로 식각될 수 있고, 이에 따라 희생층(120)에 미세 공동(140)이 형성될 수 있다. 미세 공동(140)은 마스크 패턴(130)에 덮이지 않고 노출된 희생층(120) 상면 영역 아래에 주로 형성된다. 따라서, 마스크 패턴(130)의 형상에 따라 미세 공동(140) 형성 부분이 결정될 수 있다.
상기 ECE 공정은 희생층(120)이 형성된 기판(110)과 음극 전극(예컨대, Pt 전극)을 용액에 담근 후, 희생층(120)에 양전압을 인가하고, 음극 전극에 음전압을 인가하여 수행될 수 있다. 이때, 상기 용액은 전해질 용액일 수 있고, 예를 들어 옥살산, HF, 또는 NaOH를 포함하는 전해질 용액일 수 있다.
상기 ECE 공정에서 용액의 조성 및 농도, 전압 인가 시간, 인가 전압을 선택적으로 적용하여, 미세 공동(140)의 크기를 조절할 수 있다. 예를 들어, 10~60V 범위의 전압을 연속적으로 인가하여 희생층(120)을 부분적으로 식각하여 미세 공동(140)을 형성할 수 있다.
또한, 두 단계의 ECE공정을 이용하여 미세 공동(140)을 형성할 수도 있다. 구체적으로, 제1 단계 ECE공정에서 상대적으로 낮은 전압을 인가하고, 이 후 제2 단계 ECE공정에서 상대적으로 높은 전압을 인가하여 미세 공동(140)을 형성할 수 있다. 도 1의 (c)를 참조하면, 미세 공동(140)은 제1 미세 공동(141) 및 제2 미세 공동(143)을 포함할 수 있고, 제1 미세 공동(141)과 제2 미세 공동(143)은 각각 상술한 1 단계 ECE공정과 제2 단계 ECE공정에 의해 형성된 것이다. 상기 두 단계에 걸친 ECE공정은, 예를 들어, 20℃의 0.3M 옥살산 용액 내에 위치된 6×1018/cm3의 Si 도핑 농도를 갖는 희생층(120)에 대해서, 제1 단계는 8~9V의 전압을 인가하고, 제2 단계는 15~17V의 전압을 인가함으로써 수행될 수 있다. 그 결과, 상대적으로 작은 크기의 제1 미세 공동(141)이 먼저 형성되고, 상대적으로 큰 크기의 제2 미세 공동이(143)이 형성된다. 다만, 본 발명이 이에 한정되는 것은 아니다.
두 단계 ECE 공정을 이용함으로써, 희생층(120)의 표면은 양호한 결정성을 유지할 수 있고, 아울러, 희생층(120)의 내부에 상대적으로 큰 미세 공동을 형성할 수 있어 후속 공정에 유리하다.
도 1의 (d)를 참조하면, 희생층(120)을 시드로 하여 제1 도전형 반도체층(155), 활성층(153) 및 제2 도전형 반도체층(151)을 포함하는 에피층(100)을 형성한다. 상기 에피층(100)은 MOCVD, MBE 또는 HVPE 등의 기술을 이용하여 성장될 수 있다. 에피층(100)은 성장 시, 수직 성장뿐만 아니라 수평 성장을 동반할 수 있고, 이에 따라 마스크 패턴(130)을 덮는다. 여기서, 에피층(100)은 기판(110) 상면 상에 전체적으로 형성될 수 있다.
에피층(100)의 각 반도체층들(151, 153, 155)은 질화물계 반도체 물질층을 포함할 수 있고, 예를 들어, GaN층을 포함할 수 있다.
제1 도전형 반도체층(155)과 제2 도전형 반도체층(151)은 서로 다른 도전형이다. 본 실시예에 있어서, 제1 도전형 반도체층(155)은 P형 반도체층이고, 제2 도전형 반도체층(151)은 N형 반도체층이나, 그 반대일 수도 있다. 한편, 활성층(153)은 원하는 피크 파장의 광을 방출할 수 있도록 반도체층을 이루는 원소 및 그 조성이 조절될 수 있다.
상기 제1 도전형 반도체층(155)은 언도프트(un-doped)층과 도핑층을 포함할 수 있다. 제1 도전형 반도체층(155) 형성시 언도프트층을 먼저 성장시키고, 이후 도핑층을 형성하여, 제1 도전형 반도체층(155)이 다중층을 포함하도록 할 수 있다. 이와 같이, 제1 도전형 반도체층(155)의 형성을 위하여 초기에 언도프트층을 먼저 성장시킴으로써, 제1 도전형 반도체층(155)의 결정 품질을 개선시킬 수 있다. 나아가, 제1 도전형 반도체층(155) 상에 형성되는 활성층(153) 및 제2 도전형 반도체층(151)의 결정 품질 또한 개선될 수 있다.
이하, 질화물계 반도체 물질을 포함하는 반도체층들(151, 153, 155)과 관련된 주지 기술내용의 설명은 생략한다.
한편, 에피층(100)의 형성 과정동안, 미세 공동(140)이 서로 합쳐지고 성장하여 공동(145)을 형성한다. 도시된 바와 같이, 공동(145)은 마스크 패턴(130)의 인접하는 마스킹 영역을 연결하도록 형성될 수 있다. 도 1의 (d)에는 공동(145) 상에 희생층(120)의 일부가 잔류하는 것으로 도시되어 있으나, 이와 달리 상기 잔류하는 희생층(120)의 일부가 제거될 수도 있다. 이 경우, 공동(145)과 제1 도전형 반도체층(155)이 서로 계면을 형성할 수 있다.
다음, 도 2를 참조하면, 도 2는 도 1의 (d)를 스케일만 달리하여 도시한 것이다. 언급한 바와 같이, 에피층(100)은 기판(110) 전면에 걸쳐 형성될 수 있다.
도 3을 참조하면, 에피층(100)을 1차 패터닝하여 마스크 패턴(130)의 일부를 노출시키는 분리홈(200a)을 형성한다. 상기 분리홈(200a)은 적어도 하나 이상 형성될 수 있으며, 분리홈(200a)에 의해 에피층(100)이 분리되어 복수의 반도체 구조체 영역(200)이 형성된다. 따라서, 각각의 반도체 구조체 영역(200)은 제1 도전형 반도체층(155), 활성층(153) 및 제2 도전형 반도체층(151)을 포함한다.
상기 1차 패터닝은 사진 및 식각 공정을 이용하여 수행될 수 있다. 도시된 바와 같이, 1차 패터닝에 의해 분리홈(200a) 하면에 마스크 패턴(130) 및 희생층(120)의 일부가 노출될 수 있다. 분리홈(200a)의 스케일은 상기 공동(145)의 스케일에 비해 현저하게 크므로, 이후의 기판 분리 공정에서 화학 식각 용액의 이동 채널이 추가로 확보될 수 있다. 따라서, 상기 분리홈(200a)을 통해 식각 용액이 용이하게 기판 전체로 침투될 수 있어서 기판 분리 공정이 용이해질 수 있다.
복수의 반도체 구조체 영역(200)은 다양한 형태로 형성될 수 있고, 또한 다양한 크기를 가질 수 있다. 다만, 복수의 반도체 구조체 영역(200)의 최소 크기는 이후 공정(2차 패터닝)으로 형성되는 소자 영역(300)보다 큰 것이 바람직하다. 여기서 상기 소자 영역(300)은 후행하는 제조 공정을 거쳐 발광 다이오드 칩(400)의 반도체층들으로 형성되는 영역이다. 따라서, 상기 복수의 반도체 구조체 영역(200) 중 하나로부터 적어도 하나의 소자 영역(300)이 형성될 수 있다. 예를 들어, 소자 영역(300)의 크기가 200㎛×200㎛인 경우, 복수의 반도체 구조체 영역(200) 중 적어도 하나의 크기는 225㎛×225㎛일 수 있다.
다만, 복수의 반도체 구조체 영역(200)의 크기 및 형태는 이에 한정되지 않으며, 하나의 반도체 구조체 영역(200)으로부터 적어도 두 개의 소자 영역(300)이 형성될 수도 있다. 나아가, 복수의 반도체 구조체 영역(200) 중 적어도 하나는 에피층(100)의 넓이의 1/2에 해당하는 넓이를 갖도록 형성될 수 있다. 다시 말해서, 상기 복수의 반도체 구조체 영역(200) 중 적어도 하나는 최소 소자 영역(300)보다 큰 크기 내지 최대 에피층(100)의 1/2 크기를 갖도록 형성될 수 있다. 한편, 복수의 반도체 구조체 영역(200)의 형태 또한 분리홈(200a)의 위치에 따라 다양하게 형성될 수 있다.
도 10a의 (a) 내지 (c)는 복수의 반도체 구조체 영역(200)의 크기 및 형태를 예시한 것이다. 도 10a의 (a) 및 (b)에 도시된 바와 같이, 분리홈(200a) 들이 서로 교차하도록 형성되어 4개 또는 16개의 복수의 반도체 구조체 영역(200)을 형성할 수 있다. 또는, 도 10a의 (c)에 도시된 바와 같이, 분리홈(200a) 들이 서로 평행하게 형성되어 복수의 반도체 구조체 영역(200)을 형성할 수 있다.
나아가, 기판 분리시의 식각 용액 이동속도를 고려하여, 복수의 반도체 구조체 영역(200)의 크기를 결정할 수도 있다. 예를 들어, 화학적 리프트 오프에 이용되는 식각 용액이 BOE인 경우, 공동(145)을 통한 BOE의 이동속도는 공동(145)이 크기에 따라 약 1.5mm/day ~ 3mm/day 이다. 따라서, 복수의 반도체 구조체 영역(200) 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상으로 형성될 수 있고, 나아가 3mm 이상으로 형성될 수도 있다. 도 10a의 (c)를 참조하면, 복수의 반도체 구조체 영역(200) 중 하나는 가장 좁은 폭(L)를 갖고, 상기 가장 좁은 폭(L)은 1.5mm 이상, 또는 3mm 이상일 수 있다.
한편, 도 10b에 도시된 바와 같이, 에피층(100)을 1차 패터닝 하는 것은, 기판(110)의 테두리 부분의 에피층(E)을 제거하는 엣지(edge) 식각 공정을 더 포함할 수 있다. 기판(110)의 테두리 부분에서 성장된 에피층(100)의 일부분은 그 결정 구조가 불안정할 수 있어서, 결정질이 나쁘게 성장된다. 결정질이 상대적으로 조악한 테두리 부분의 에피층(E)은 기판 분리시 화학 식각 용액의 이동 채널을 막게 되어, 식각 용액이 기판(110) 전체적으로 침투하는 것을 방해할 수 있다. 그러나, 본 발명의 실시예에 따르면, 엣지 식각 공정을 이용하여 상기 테두리 부분의 에피층(E)을 제거하므로, 위와 같은 채널 막힘 현상을 방지할 수 있다. 따라서, 기판 분리 공정 시간이 단축될 수 있다.
다만, 상기 엣지 식각 공정은 화학적 리프트 오프 기술에만 적용될 수 있는 것은 아니고, 예를 들어 응력 리프트 오프(Stress Lift-off) 기술에 의한 기판 분리에도 적용될 수 있다.이어서, 도 4를 참조하면, 복수의 반도체 구조체 영역(200) 상에 각각 반사 금속층(161) 및 베리어 금속층(163)을 형성한다.
반사 금속층(161)은 제2 도전형 반도체층(151) 상에 부분적으로 형성될 수 있다. 본 실시예에서, 상기 반사 금속층(161)은 이후 공정의 소자 영역(300)과 대체적으로 일치하는 위치 상에 형성된다. 반사 금속층(161)은, 예컨대 리프트 오프 기술을 통해 형성될 수 있다.
한편, 반사 금속층(161)은 활성층(153)에서 방출된 광을 반사시키는 역할을 할 수 있고, 또한 제2 도전형 반도체층(151)과 전기적으로 연결된 전극 역할을 할 수 있다. 따라서, 반사 금속층(161)은 높은 반사도를 갖고, 아울러 오믹 접촉을 형성할 수 있는 금속 물질을 포함할 수 있다. 예를 들어, 상기 반사 금속층(161)은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함하는 금속을 포함할 수 있다.
베리어 금속층(163)은 증착 공정 등을 이용하여 반사 금속층(161) 상에 형성될 수 있다. 특히, 베리어 금속층(163)은 반사 금속층(161)을 형성하는 물질과 본딩 물질의 상호확산을 방지한다. 반사 금속층(161)이 확산되거나 또는 외부 금속 물질과 혼합되면 반사 금속층(161)의 반사도가 감소되거나 접촉 저항이 높아질 수 있기 때문에, 따라서 베리어 금속층(163)은 반사 금속층(161)을 완전히 덮는 것이 바람직하다. 다만, 본 발명은 이에 한정되는 것은 아니다. 한편, 상기 베리어 금속층(143)은 Ni을 포함할 수 있으며, 다중층으로 형성될 수 있다.
다음 도 5를 참조하면, 복수의 반도체 구조체 영역(200) 상에 지지 기판(170)을 형성한다.
지지 기판(170)은 절연성 기판, 도전성 기판 또는 회로 기판일 수 있다. 예를 들어, 지지 기판(170)은 사파이어 기판, 질화갈륨 기판, 유리 기판, 실리콘카바이드 기판, 실리콘 기판, 금속 기판, 세라믹 기판 또는 PCB 기판일 수 있다.
한편, 지지 기판(170)은 베리어 금속층(163)에 본딩되어 복수의 반도체 구조체 영역(200) 상에 형성될 수 있고, 이때 베리어 금속층(163)은 상부에 형성된 본딩층(미도시)을 더 포함할 수 있다. 상기 본딩층은 금속 물질을 포함할 수 있고, 예를 들어, AuSn을 포함할 수 있다. AuSn을 포함하는 본딩층은 지지 기판(170)과 복수의 반도체 구조체 영역(200)을 공정 본딩(Eutectic Bonding)할 수 있다. 지지 기판(170)이 도전성 기판인 경우, 본딩층을 포함하는 베리어 금속층(163) 및 반사 금속층(161)은 제2 도전형 반도체층(155)과 지지 기판(170)을 전기적으로 연결한다. 다만, 본 발명은 이에 한정되지 않으며, 지지 기판(170)이 전극을 갖는 절연성인 경우에는, 베리어 금속층(163) 및 반사 금속층(161)은 제2 도전형 반도체층(155)과 상기 전극을 전기적으로 연결할 수도 있다.
도 6을 참조하면, 지지 기판(170)이 형성된 후, 화학 식각으로 적어도 일부의 마스크 패턴을 제거하여 기판(170)을 복수의 반도체 구조체 영역(200)으로부터 분리한다. 도 6은 도 5와는 달리, 지지 기판(170)이 아래측에 위치하도록 도시하였다.
화학 식각은 BOE(Buffered Oxide Etchant) 또는 HF 등의 식각 용액을 이용하여 수행될 수 있다. 상기 식각 용액은 공동(145)을 이동 채널로 이용하여 희생층(120)과 제1 도전형 반도체층(155) 사이의 공간으로 침투할 수 있다. 이에 따라, 적어도 일부의 마스크 패턴(130)이 식각 용액에 의하여 화학적으로 식각된다.
나아가, 상기 발광 다이오드 칩 제조 방법은, 분리홈(200a)을 형성하는 것을 포함하므로, 분리홈(200a)이 상기 식각 용액의 이동 채널로 이용될 수 있다. 분리홈(200a)의 스케일은 공동(145)의 스케일에 비해 상대적으로 매우 크기 때문에, 식각 용액이 분리홈(200a)을 따라 기판(110)과 지지 기판(170) 사이로 더욱 빠르게 침투할 수 있다. 따라서, 상기 식각 용액이 마스크 패턴(130)을 더 짧은 시간 내에 식각할 수 있다.
상기 마스크 패턴(130)의 적어도 일부가 화학 식각으로 제거되면, 기판(110)이 복수의 반도체 구조체 영역(200)으로부터 분리된다. 본 실시예는 화학 식각에 의하여 기판(110)을 분리하는 것으로 설명하지만, 화학 식각 후 물리적인 응력을 가하여 기판(110)을 분리하는 것을 더 포함할 수 있다.
마스크 패턴(130)이 제거되고 기판(110)이 분리됨에 따라, 복수의 반도체 구조체 영역(200)의 표면, 즉 제1 도전형 반도체층(155)의 표면에 철부(155a) 및 요부(155b)를 갖는 요철구조가 형성된다.
이어서, 도 7을 참조하면, 각각의 반도체 구조체 영역(200)을 2차 패터닝하여 적어도 하나의 소자 영역(300)을 형성한다. 상기 2차 패터닝은 사진 및 식각 공정으로 수행될 수 있다. 나아가, 소자 영역(300)은 반사 금속층(161) 상에 위치하도록 형성될 수 있다.
상기 2차 패터닝에 의하여 각각의 반도체 구조체 영역(200)의 일부분이 제거되어 분리됨으로써, 적어도 하나의 소자 영역(300)이 형성된다. 특히, 반도체 구조체 영역(200)의 테두리 부분이 식각됨으로써 소자 영역(300)이 형성된다. 도 7에 도시된 바와 같이, 각각의 상기 소자 영역(300)은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함할 수 있다. 여기서, 상기 상면은 상기 하면보다 작은 크기를 갖도록 형성될 수 있다.
도 11은 반도체 구조체 영역(200)과 이로부터 형성된 소자 영역(300)의 일례를 도시한다. 여기서 반도체 구조체 영역(200)은 1700㎛×1700㎛의 크기이고, 각 소자 영역(300)은 400㎛×400㎛의 크기이다.
반도체 구조체 영역(200)의 테두리 부분에는 기판(110) 분리 공정으로 인하여 치핑(chipping) 등의 손상이 생길 수 있다. 그러나, 본 발명은 도 11에 도시된 바와 같이, 소자 영역(300)들은 반도체 구조체 영역(200)의 일부분이 제거됨으로써 형성되므로, 치핑 등의 손상이 생긴 부분은 2차 패터닝에 의하여 제거될 수 있다. 이에 따라, 소자 영역(300)의 반도체층들(151, 153, 155)은 손상되지 않아서 발광 다이오드 칩(400)의 불량을 최소화할 수 있다. 특히, 반도체 구조체 영역(200)의 외측(A1)이 아닌 내측(A2) 부분으로부터 형성된 소자 영역(300)들은 더욱 손상되지 않는다. 따라서, 본 실시예에 따르면, 발광 다이오드 칩 제조 공정 수율을 개선시킬 수 있다.
뿐만 아니라, 화학 식각을 이용한 기판 분리 공정에서 식각 용액을 사용하기 때문에, 반도체 구조체 영역(200)의 활성층(153) 측면이 식각 용액에 의하여 손상될 수 있다. 그러나, 본 실시예에 따르면, 2차 패터닝으로 반도체 구조체 영역(200)의 테두리 부분이 제거되므로, 상기 손상된 활성층(153) 부분이 제거될 수 있다. 따라서, 활성층(153)의 손상으로 인한 발광 효율 감소를 방지할 수 있다.
한편, 2차 패터닝을 하기 전에, 기판(110)이 분리된 복수의 반도체 구조체 영역(200)의 표면을 염산 등으로 세정할 수 있다. 이에 따라, 기판 분리 과정(110)에서의 잔류물이 제거될 수 있다. 또한, 제1 도전형 반도체층(155)이 언도프트 층을 포함하는 경우, 상기 언도프트 층은 건식 식각 등으로 제거될 수 있다.
이 후, 습식 식각을 이용하여 복수의 반도체 구조체 영역(200) 표면, 즉 철부(155a) 및 요부(155b) 표면에 러프니스(R)를 형성할 수 있다. 상기 습식 식각은 광전 화학(PEC) 식각 등일 수 있다. 상기 러프니스(R)가 형성되어 복수의 반도체 구조체 영역(200) 표면의 거칠기가 증가된다. 이와 같이, 상기 요철 구조(155a, 155b) 표면에 러프니스(R)가 형성됨으로써, 활성층(153)에서 방출된 광의 광 추출 효율이 개선된다.
이어서, 도 8을 참조하면, 각 소자 영역(300)을 덮는 패시베이션층(181)을 형성한다. 패시베이션층(181)은 소자 영역(300)을 외부로부터 보호한다. 패시베이션층(181)은 소자 영역(300)의 표면을 따라 형성될 수 있고, 나아가, 러프니스(R) 상에 형성된 패시베이션층(181) 부분은 러프니스(R)보다 완만한 형태로 형성될 수 있다.
상기 패시베이션층(181)은 TiO2, Al2O3, 또는 SiNx를 포함할 수 있으며, 또한, SiO2 또는 SiNx를 포함하는 다층 구조로 형성될 수 있다. 또한, 소자 영역(300)의 측면에 위치하는 패시베이션층(170)은 SiO2와 TiO2를 반복하여 적층한 DBR(Distributed Bragg Reflector)로 형성될 수 있다. 이 경우, 상기 DBR에 의해 광이 반사될 수 있으며, 따라서 대부분의 광은 소자 영역(300)의 상면을 통해서 외부로 방출된다.
본 실시예와는 달리, 1차 패터닝 공정에서 곧 바로 소자 영역을 형성하여 발광 다이오드 칩을 제조하는 경우, 상기 소자 영역이 반도체 구조체 영역(200)의 형상과 같이 상면이 하면보다 넓게 형성된다. 이 경우, 측변 경사 방향이 본 실시예의 측면 경사 방향과 반대가 되므로, 상기 소자 영역 측면에 패시베이션층(170)을 형성하는 것이 용이하지 않다. 그러나, 본 실시예는, 소자 영역(300)이 2차 패터닝을 이용하여 형성되므로 상면이 하면보다 좁은 크기를 갖도록 형성된다. 따라서, 소자 영역(300)의 측면이 경사를 갖게 되어, 소자 영역(300) 측면에 패시베이션층(170)을 형성하는 것이 용이해진다.
다음 도 9를 참조하면, 각각의 소자 영역(300) 상에 전극(191)을 형성한다. 전극(191)을 형성하기 전에, 패시베이션층(181)의 일부 영역을 제거하여 소자 영역(300)을 노출시켜 전극 형성 영역을 형성할 수 있다. 따라서, 전극(191)은 제1 도전형 반도체층(155)에 전기적으로 접속된다.
전극(191)은 전극 패드 및 전극 연장부를 포함할 수 있으며, 이에 따라 전류 분산 효과를 개선시킬 수 있다.
이어서, 소자 영역(300)들 사이의 지지 기판(170) 및 베리어 금속층(163) 부분을 분할하면, 복수 개의 발광 다이오드 칩(400)이 완성된다. 지지 기판(170)과 베리어 금속층(163)은 스크라이빙을 이용하여 분할될 수 있다.
이상 본 실시예에 따르면, 에피층(100)을 1차 패터닝한 후 기판(110)을 분리하므로, 기판(110) 분리에 사용되는 식각 용액의 이동 채널을 확보할 수 있다. 이에 따라, 상기 식각 용액이 기판(110) 전체에 빠르게 침투될 수 있어서, 더 짧은 시간 내에 대면적 기판의 분리가 가능하다.
또한, 복수의 반도체 구조체 영역(200)의 일부 부분을 제거하는 2차 패터닝을 통해 소자 영역(300)을 형성하므로, 소자 영역(300)의 반도체층들(151, 153, 155)이 손상되지 않는다. 따라서, 각 소자 영역(300)으로부터 제조된 발광 다이오드 칩(400)의 불량을 감소시킬 수 있고, 공정 수율을 개선할 수 있다.
더욱이, 기판(110) 분리 후에 발광 다이오드 칩(400)을 제조하는 공정은, 종래의 발광 다이오드 제조 공정과 유사하다. 이에 따라, 종래의 기판 분리에 따른 수율 감소가 상당 부분 개선될 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 다양한 실시예들 및 특징들에 본 발명이 한정되는 것은 아니고, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다. 특히, 상기 실시예들은 화학적 리프트 오프 기술을 이용한 기판 분리를 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 따라서, 본 발명의 실시예들은, 예를 들어 응력 리프트 오프 기술을 이용한 기판 분리에도 적용될 수 있다.

Claims (24)

  1. 기판 상에 마스크 패턴을 형성하고;
    상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고;
    상기 에피층을 1차 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고;
    상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고;
    상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하고;
    적어도 하나의 복수의 반도체 구조체 영역을 2차 패터닝하여 적어도 하나의 소자 영역을 형성하는 것을 포함하며,
    상기 적어도 하나의 반도체 구조체 영역은 상기 소자 영역보다 더 넓은 발광 다이오드 칩 제조 방법.
  2. 청구항 1에 있어서,
    상기 적어도 하나의 반도체 구조체 영역을 2차 패터닝하는 것에 의하여 적어도 두 개의 소자 영역이 형성되는 것을 포함하는 발광 다이오드 칩 제조 방법.
  3. 청구항 1에 있어서,
    상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함하는 발광 다이오드 칩 제조 방법.
  4. 청구항 1에 있어서,
    상기 에피층을 1차 패터닝하는 것은, 상기 기판의 엣지 부분의 에피층을 제거하는 것을 포함하는 발광 다이오드 칩 제조 방법.
  5. 청구항 1에 있어서,
    상기 마스크 패턴을 형성하기 전에, 상기 기판 상에 희생층을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  6. 청구항 5에 있어서,
    상기 에피층을 형성하기 전에 상기 희생층을 부분적으로 식각하여 미세 공동을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  7. 청구항 6에 있어서,
    상기 미세 공동은 전기화학식각(ECE)을 이용하여 상기 희생층을 부분적으로 식각함으로써 형성되는 발광 다이오드 칩 제조 방법.
  8. 청구항 7에 있어서,
    상기 전기화학식각(ECE)은 적어도 두 단계의 전압을 인가하여 수행되고, 선행적으로 인가되는 전압은 후행적으로 인가되는 전압에 비해 낮은 발광 다이오드 칩 제조 방법.
  9. 청구항 6에 있어서,
    상기 에피층을 형성하는 동안, 상기 미세 공동들 중 인접하는 미세 공동들이 합쳐져 상기 희생층에 공동이 형성되는 발광 다이오드 칩 제조 방법.
  10. 청구항 5에 있어서,
    상기 에피층은 상기 희생층을 시드로 사용하여 성장되어, 상기 마스크 패턴을 덮는 발광 다이오드 칩 제조 방법.
  11. 청구항 1에 있어서,
    상기 복수의 반도체 구조체 영역 상에 반사 금속층 및 베리어 금속층을 형성하는 것을 더 포함하고,
    상기 반사 금속층은 각각의 상기 소자 영역 상에 한정되어 형성되는 발광 다이오드 칩 제조 방법.
  12. 청구항 11에 있어서,
    상기 지지 기판과 상기 베리어 금속층을 본딩하는 본딩층을 형성하는 것을 더 포함하고,
    상기 베리어 금속층은 상기 반사 금속층을 덮도록 형성되는 발광 다이오드 칩 제조 방법.
  13. 청구항 1에 있어서,
    상기 마스크 패턴의 적어도 일부는 BOE(Buffered Oxide Etchant) 또는 HF를 포함하는 용액으로 화학 식각되는 발광 다이오드 칩 제조 방법.
  14. 청구항 1에 있어서,
    상기 기판을 상기 복수의 반도체 구조체 영역으로부터 분리하는 것은, 응력을 이용하는 것을 포함하는 발광 다이오드 칩 제조 방법.
  15. 청구항 1에 있어서,
    상기 소자 영역은 노출된 상면 및 지지 기판 측에 위치하는 하면을 포함하고,
    상기 상면이 하면보다 좁게 형성되는 발광 다이오드 칩 제조 방법.
  16. 청구항 15에 있어서,
    상기 소자 영역은 상면 및 측면을 덮는 패시베이션층을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  17. 청구항 1에 있어서,
    상기 소자 영역의 노출된 상면 상에 전극을 형성하는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  18. 청구항 1에 있어서,
    상기 기판이 분리되어 노출된 상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것을 더 포함하는 발광 다이오드 칩 제조 방법.
  19. 청구항 18에 있어서,
    상기 복수의 반도체 구조체 영역의 상면 거칠기를 증가시키는 것은, 습식 식각을 이용하는 것을 포함하는 발광 다이오드 칩 제조 방법.
  20. 기판 상에 마스크 패턴을 형성하고;
    상기 마스크 패턴을 갖는 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 에피층을 형성하고;
    상기 에피층을 패터닝하여 상기 마스크 패턴을 노출시키는 적어도 하나의 분리홈을 형성하되, 상기 에피층은 상기 적어도 하나의 분리홈에 의해 복수의 반도체 구조체 영역으로 분리되고;
    상기 복수의 반도체 구조체 영역 상에 지지 기판을 형성하고;
    상기 복수의 반도체 구조체 영역으로부터 상기 기판을 분리하는 것을 포함하고,
    상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 1.5mm 이상인 기판 분리 방법.
  21. 청구항 20에 있어서,
    상기 복수의 반도체 구조체 영역들 중 적어도 하나는 가장 좁은 폭이 3mm 이상인 기판 분리 방법.
  22. 청구항 20에 있어서,
    상기 복수의 반도체 구조체 영역들 중 적어도 하나는 1.5mm×1.5mm 내지 상기 에피층의 넓이의 1/2의 넓이를 갖는 기판 분리 방법.
  23. 청구항 20에 있어서,
    상기 복수의 반도체 구조체 영역으로부터 기판을 분리하는 것은 상기 마스크 패턴의 적어도 일부를 화학 식각으로 제거하는 것을 포함하는 기판 분리 방법.
  24. 청구항 20에 있어서,
    상기 에피층을 패터닝하는 것은, 상기 기판의 엣지 부분을 따라 상기 에피층을 식각하는 것을 포함하는 기판 분리 방법.
PCT/KR2013/009289 2012-11-28 2013-10-17 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법 WO2014084500A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0136005 2012-11-28
KR1020120136005A KR20140068474A (ko) 2012-11-28 2012-11-28 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법

Publications (1)

Publication Number Publication Date
WO2014084500A1 true WO2014084500A1 (ko) 2014-06-05

Family

ID=50828091

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2013/009289 WO2014084500A1 (ko) 2012-11-28 2013-10-17 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법

Country Status (2)

Country Link
KR (1) KR20140068474A (ko)
WO (1) WO2014084500A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946426A (zh) * 2017-12-20 2018-04-20 大连德豪光电科技有限公司 Led芯片制作方法和led芯片
CN109935610A (zh) * 2017-12-19 2019-06-25 英属开曼群岛商錼创科技股份有限公司 微型元件结构
CN114300587A (zh) * 2021-12-29 2022-04-08 江苏第三代半导体研究院有限公司 一种micro LED的制备方法
US11588082B2 (en) 2017-12-19 2023-02-21 PlayNitride Inc. Micro device and micro device display apparatus

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102628803B1 (ko) * 2018-09-03 2024-01-24 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지
WO2020122697A2 (ko) * 2020-03-27 2020-06-18 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040235210A1 (en) * 2003-05-22 2004-11-25 Matsushita Electric Industrial Co. Ltd. Method for fabricating semiconductor devices
JP2006352129A (ja) * 2005-06-16 2006-12-28 Lg Electronics Inc 発光ダイオードの製造方法
KR100757802B1 (ko) * 2006-09-29 2007-09-11 서울옵토디바이스주식회사 수직형 발광 다이오드 및 그 제조방법
KR20080061697A (ko) * 2006-12-28 2008-07-03 서울옵토디바이스주식회사 양극 알루미늄산화층을 이용하여 패턴된 반도체층을 갖는수직형 발광 다이오드 및 그 제조방법
KR20080081620A (ko) * 2007-03-06 2008-09-10 서울옵토디바이스주식회사 수직형 발광 다이오드의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040235210A1 (en) * 2003-05-22 2004-11-25 Matsushita Electric Industrial Co. Ltd. Method for fabricating semiconductor devices
JP2006352129A (ja) * 2005-06-16 2006-12-28 Lg Electronics Inc 発光ダイオードの製造方法
KR100757802B1 (ko) * 2006-09-29 2007-09-11 서울옵토디바이스주식회사 수직형 발광 다이오드 및 그 제조방법
KR20080061697A (ko) * 2006-12-28 2008-07-03 서울옵토디바이스주식회사 양극 알루미늄산화층을 이용하여 패턴된 반도체층을 갖는수직형 발광 다이오드 및 그 제조방법
KR20080081620A (ko) * 2007-03-06 2008-09-10 서울옵토디바이스주식회사 수직형 발광 다이오드의 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935610A (zh) * 2017-12-19 2019-06-25 英属开曼群岛商錼创科技股份有限公司 微型元件结构
US11588082B2 (en) 2017-12-19 2023-02-21 PlayNitride Inc. Micro device and micro device display apparatus
CN109935610B (zh) * 2017-12-19 2023-04-07 英属开曼群岛商錼创科技股份有限公司 微型元件结构
US11705548B2 (en) 2017-12-19 2023-07-18 PlayNitride Inc. Apparatus with micro device
CN107946426A (zh) * 2017-12-20 2018-04-20 大连德豪光电科技有限公司 Led芯片制作方法和led芯片
CN114300587A (zh) * 2021-12-29 2022-04-08 江苏第三代半导体研究院有限公司 一种micro LED的制备方法
CN114300587B (zh) * 2021-12-29 2023-08-18 江苏第三代半导体研究院有限公司 一种micro LED的制备方法

Also Published As

Publication number Publication date
KR20140068474A (ko) 2014-06-09

Similar Documents

Publication Publication Date Title
WO2014084500A1 (ko) 기판 분리 방법 및 이를 이용한 발광 다이오드 칩 제조 방법
WO2009145465A2 (ko) 발광 소자 및 그 제조방법
WO2016064134A2 (en) Light emitting device and method of fabricating the same
KR100706951B1 (ko) 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법
WO2010114250A2 (en) Light emitting device having plurality of light emitting cells and method of fabricating the same
WO2009131319A2 (ko) 반도체 발광소자
WO2009134029A2 (ko) 반도체 발광소자
WO2014061906A1 (ko) 성장 기판 분리 방법, 발광 다이오드 제조 방법 및 그것에 의해 제조된 발광 다이오드
WO2016056750A1 (en) Semiconductor device and method of manufacturing the same
WO2017138707A1 (ko) 고출력 발광 다이오드 및 그것을 갖는 발광 모듈
WO2020036421A1 (ko) 발광 소자
WO2012023662A1 (ko) 멀티셀 구조를 갖는 발광다이오드 및 그 제조방법
WO2015190722A1 (ko) 발광 소자 및 조명 장치
WO2014163323A1 (en) Ultraviolet light emitting device separated from growth substrate and method of fabricating the same
WO2020162687A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2009120011A2 (ko) 발광소자 및 그 제조방법
WO2010011048A2 (ko) 반도체 발광소자 및 그 제조방법
WO2012060619A2 (ko) 반도체 소자 및 그 제조 방법
WO2016003205A1 (ko) 발광 소자
KR20110049799A (ko) 양면 패시베이션을 갖는 반도체 발광 디바이스 제작 방법
WO2015012513A1 (en) Method of fabricating light emitting device
WO2009139603A2 (ko) 반도체 발광소자
WO2018174425A1 (ko) 분포 브래그 반사기 적층체를 구비하는 발광 다이오드
WO2010018946A2 (ko) 반도체 발광소자 및 그 제조방법
WO2013141421A1 (ko) 수평형 파워 led 소자 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13858142

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13858142

Country of ref document: EP

Kind code of ref document: A1