WO2014065408A1 - 変換器 - Google Patents

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彰 安田
淳一 岡村
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    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation

Definitions

  • the present invention relates to a converter (analog-digital conversion device) that converts an analog signal into a digital signal and a converter (digital-analog conversion device) that converts a digital signal into an analog signal.
  • the present invention relates to an analog-digital conversion device and a digital-analog conversion device using a ⁇ modulator.
  • a method for realizing a high-precision analog-digital converter and a high-precision digital-analog converter for example, a method using a ⁇ modulator shown in FIG. 1 is used.
  • the input signal that has passed through the loop filter is quantized once with a resolution lower than the accuracy finally obtained, and the result is subjected to feedback processing.
  • oversampling is performed by sampling at a sampling frequency higher than the finally required sampling frequency.
  • the frequency distribution of the quantization noise generated by the low resolution quantization is controlled, and the noise in the signal band is reduced.
  • Such a method is called noise shaping. With noise shaping, even when a low-resolution quantizer is used, high conversion accuracy can be obtained. Noise in the signal band can be reduced by increasing the ratio (oversampling ratio) between the sampling frequency finally required and the sampling frequency resulting from oversampling.
  • the present invention provides an analog-to-digital converter, a digital-to-analog converter, a digital direct drive system, and a digital direct drive speaker that improve such problems and significantly reduce unnecessary radiation while maintaining conversion accuracy. Objective.
  • a clock signal input unit that inputs a clock signal
  • an input unit that inputs an input signal, and the clock signal input to the clock signal input unit are input to the input unit
  • a sampling unit that performs sampling of the input signal
  • a signal processing unit that performs signal processing according to the sampling period and outputs an output signal
  • the cycle of the clock signal input to the clock signal input unit is
  • a data converter is provided that reduces the output signal output from the signal processing unit when the signal processing unit becomes longer.
  • a clock signal input unit that inputs a clock signal whose cycle changes dynamically, an input unit that inputs an input signal, and a cycle of the clock signal input to the clock signal input unit are detected.
  • a data converter comprising: a period detecting unit that performs signal processing on an input signal input to the input unit according to a period of a clock signal detected by the period detecting unit, and outputs an output signal I will provide a.
  • an input unit that inputs an input signal, an integrator that integrates a signal output from the input unit, a quantizer that quantizes a signal output from the integrator, and a variable period
  • a sampler that samples the output of the quantizer according to the clock signal
  • the input unit provides a data converter having a subtracter that subtracts the output of the sampler from the input signal and outputs the result.
  • an input unit that inputs an input signal, a loop filter that receives a signal output from the input unit, a quantizer that quantizes a signal output from the loop filter, and a period And a sampler that samples the output of the quantizer according to a variable clock signal, and the input unit provides a data converter having a subtracter that subtracts the output of the sampler from the input signal and outputs the result.
  • a clock signal input unit that inputs a clock signal, an input unit that inputs an input signal, and the clock signal input to the clock signal input unit are input to the input unit
  • a sampling unit that performs sampling of an input signal, a signal processing unit that performs signal processing according to the sampling period and outputs an output signal, and a driver that drives an actuator according to the output signal output from the signal processing unit;
  • a data converter that reduces the output signal output from the signal processing unit when the cycle of the clock signal input to the clock signal input unit is long.
  • the analog-to-digital converter and the analog-to-digital converter can be used without changing the period of the clock signal used in the digital-to-analog converter dynamically, spreading the spectrum and degrading the conversion accuracy.
  • the internal signal of the digital-analog converter and the signal radiated thereby can be greatly reduced. As a result, it is possible to use a clock signal having a higher frequency, and the conversion accuracy can be further improved.
  • Configuration diagram of digital-analog converter Configuration diagram of digital-to-analog converter using clock modulation 1 is a configuration diagram of a data converter according to a first embodiment of the present invention.
  • the block diagram of the data converter which concerns on the 2nd Embodiment of this invention The block diagram of the data converter which concerns on the 3rd Embodiment of this invention
  • the block diagram of the data converter which concerns on the 4th Embodiment of this invention The block diagram of the data converter which concerns on the 5th Embodiment of this invention
  • the block diagram of the data converter which concerns on the 6th Embodiment of this invention (a) a graph showing the output spectrum of the data converter in the prior art, and (b) a graph showing the output spectrum of the data converter in the sixth embodiment of the present invention.
  • the input signal input to the input means (101) is sampled by the sampling means in the data converter (201) in synchronization with the clock signal input to the clock signal input means (301), and according to this sampling period Signal processing is performed by the signal processing means.
  • the sampling period changes, the timing at which the output signal changes due to fluctuations in the period of the clock frequency. For example, when the clock cycle is long, the pulse width of the output signal is widened, which is equivalent to an increase in the output signal. Thereby, the spectrum of the output signal is spread, and the peak value of the spectrum at a specific frequency can be reduced.
  • the signal output by the internal signal processing is modified to be small. By doing so, it is possible to reduce the influence of the cycle of the clock signal, realize high-accuracy conversion, and obtain a conversion output from the output means (401).
  • an analog-to-digital converter a digital-to-analog converter, an oversampling type analog-to-digital converter, an oversampling type oversampling type, a ⁇ modulator, a ⁇ type digital—
  • Various converters such as an analog converter and a ⁇ analog-digital converter can be configured.
  • the clock signal generator (501) whose period is dynamically changed is connected to the clock input means (301) of the data converter (201), and the clock signal generator (501) detects the period.
  • this period detecting means (601) detects the period of the input clock signal.
  • the output of the period detection means (601) is connected to the data converter (201), and the signal processing unit of the data converter (201) performs signal processing according to the output of the period detection means (601).
  • the clock generation unit includes clock signal generation means (502), frequency division means (503), and frequency division ratio generation means (504).
  • the frequency dividing means (503) divides the clock signal generating means (502) according to the signal of the frequency division ratio generating means (504).
  • the division ratio generation means (504) can dynamically change the division ratio. Thereby, a signal whose period changes dynamically is output from the frequency dividing means (504), and a signal corresponding to the output period of the frequency dividing means (504) is output from the frequency division ratio generating means (504). it can.
  • the data converter (201) can perform signal processing according to the clock cycle.
  • the data converter (201) is constituted by an integrating means (701), a subtracting means (601), a quantizing means (703), and a sampling means (704).
  • the output of the sampling means (704) is subtracted from the input signal by the subtracting means (601), this signal is integrated by the integrating means (701), and quantized by the quantizing means (703).
  • the quantized signal is sampled by the sampling means (704).
  • This quantization and sampling can also be configured by the same means such as a comparator circuit.
  • Sampling means (704) performs sampling according to the clock signal of variable period clock signal generator (501). For this reason, when the cycle of the clock signal becomes longer, the time for holding the output signal also becomes longer. On the other hand, the signal obtained by subtracting the output of the sampling means (704) by the subtracting means (601) from the input signal is integrated by the integrating means (701). For this reason, the output signal of the subtracting means (601) performs time integration corresponding to the period of the variable period clock signal generator (501).
  • the output of the sampling means (704) whose sampling period varies is fed back.
  • the accuracy of the output signal deteriorates due to the change in the clock cycle, but the influence can be greatly reduced.
  • a fifth embodiment of the present invention will be described with reference to FIG. This embodiment is different in that the integrator in the fourth embodiment is replaced with a loop filter.
  • a ⁇ modulator by increasing the order of an integrator used in a loop, noise in the band can be reduced and conversion accuracy can be improved. Also in the present invention, it is possible to improve the conversion accuracy by increasing the order of the loop filter. Further, by using a resonator for the loop filter, noise at a specific frequency can be reduced, and so-called band-pass conversion characteristics can be realized.
  • the flip-flop (705) and the adding means (602) constitute an integrator, and the integrator output is multiplied by a coefficient by the coefficient means (603).
  • the integrator output at the last stage is quantized by the quantization means (703) and sampled by the flip-flop (705).
  • the sampling timing of the flip-flop clock is determined by a signal from the clock signal generator (501) whose period is dynamically changed.
  • a fixed-cycle clock signal is supplied to the flip-flop (705) constituting the integrator.
  • the accuracy of the output signal is deteriorated due to the change of the clock cycle, but the influence can be greatly reduced.
  • FIG. 8B (a) shows an output spectrum when the conventional technique is used
  • FIG. 8B (b) shows an output spectrum in the present embodiment.
  • FIG. 8C shows a broadband output spectrum.
  • FIG. 8C (a) shows the wideband output spectrum of the data converter in the prior art
  • FIG. 8C (b) shows the wideband output spectrum of the data converter in this embodiment. It can be seen that the peak level of the spectrum can be significantly reduced by using this embodiment.
  • variable cycle clock signal generating means (501) is also connected to the loop filter means (702).
  • the loop filter means (702) detects the period of the variable cycle clock signal generation means (501) from the two clock signals from the variable cycle clock signal generation means (501) and the fixed period clock signal generation means (502).
  • the coefficient of the loop filter is changed according to this period.
  • variable period clock signal generation means (501) With this configuration, it is possible to obtain a loop filter output corresponding to the clock period from the variable period clock signal generation means (501).
  • the loop filter can be operated in the cycle of the variable cycle clock signal generation means (501).
  • An integrator is constituted by the flip-flop (705) and the adding means (602), and the integrator output is multiplied by a coefficient by the variable coefficient means (604).
  • two stages of integrators are connected in series, but three or more stages can also be connected.
  • the integrator output at the last stage is quantized by the quantization means (703) and sampled by the flip-flop (705).
  • both the flip-flops constituting the integrator and the flip-flops after the quantizer are connected to the frequency divider (503).
  • the frequency divider (503) divides the clock signal generation means (502) with a fixed period according to the frequency division ratio of the frequency division ratio generation means (504) to generate a clock signal with a variable period. Therefore, all the flip-flops are driven by a clock signal having a variable period.
  • the coefficient of the variable coefficient means (604) is changed according to the division ratio generation means (504). This makes it possible to vary the characteristics of the loop filter formed by the integrator in accordance with the variable clock period from the frequency divider (503), and to prevent the characteristic from deteriorating as the clock period changes. It can be greatly reduced.
  • driver means (801) is connected as a subsequent stage of the data converter of the first embodiment.
  • the driver means (801) has a characteristic capable of driving an actuator or the like connected to the driver means (801).
  • a driver circuit with a sufficiently low output impedance is provided.
  • the signal generated by the data conversion means (201) can be accurately transmitted to the actuator or the like, and high-accuracy conversion is possible.
  • the driver means (801) can convert the input signal into a thermometer code and output it. By converting to the thermometer code, it is possible to reduce the characteristic variation of the driver circuit and the actuator.
  • the input signal can be converted into a ternary code for driving each actuator in three states, such as +1, 0, -1, and output.
  • a ternary code for driving each actuator in three states, such as +1, 0, -1, and output.
  • the driver means (801) is connected to the data conversion means (201).
  • the driver means (801) is connected to the data conversion means (201).
  • a mismatch shaper means (901) is inserted between the data conversion means (201) and the driver means (801) of the ninth embodiment.
  • the ninth embodiment it is possible to reduce variations in driver circuits and actuators by converting the output into a thermometer code or a ternary code. However, due to this deterioration in conversion accuracy, sufficient performance is achieved. May not be obtained. In the present embodiment, it is possible to reduce the noise at the characteristic frequency by the mismatch shaper means (901) against the influence of this variation.
  • FIG. 13 shows a detailed configuration example of the mismatch shaper means (901).
  • the mismatch shaper means (901) is constituted by a selection means (902) and a filter means (903), and selects a selection target such as an actuator corresponding to a value designated by an input signal.
  • a selection target such as an actuator corresponding to a value designated by an input signal.
  • the driver means (801) uses a ternary code
  • the actuator outputs one of signals in three states such as +1, 0, and -1. This selection is performed according to the output of the filter means (903).
  • This filter means is usually composed of a filter in which integrators are connected in cascade.
  • this filter means is usually constituted by a filter in which integrators are cascade-connected, but it is possible to further improve the characteristics by performing processing according to the cycle of the mismatch shaper means (901).
  • the filter means (903) By configuring the filter means (903) in the same manner as the loop filters shown in the fifth to eighth embodiments, processing according to the output period becomes possible, and mismatch shaping considering the output time becomes possible.
  • a speaker is used for the actuator. With this configuration, it is possible to directly convert a digital signal into sound pressure with high accuracy.
  • digital-analog conversion means (1002) is used for the actuator. With this configuration, it is possible to convert a digital signal into an analog signal with high accuracy.

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Abstract

　本発明の一実施形態として、クロック信号を入力するクロック信号入力部と、入力信号を入力する入力部と、前記クロック信号入力部に入力されるクロック信号に応じて、前記入力部に入力された入力信号のサンプリングを行うサンプリング部と、前記サンプリングの周期に応じて信号処理を行い、出力信号を出力する信号処理部と、を有し、前記クロック信号入力部に入力されるクロック信号の周期が長くなると、前記信号処理部が出力する出力信号を小さくするデータ変換器を提供する。

Description

変換器
　本発明は、アナログ信号をデジタル信号に変換する変換器（アナログ－デジタル変換装置）およびデジタル信号をアナログ信号に変換する変換器（デジタル－アナログ変換装置）に関する。特にΔΣ変調器を用いたアナログ－デジタル変換装置、デジタル－アナログ変換装置に関する。
　高精度なアナログ－デジタル変換器、また、高精度なデジタル－アナログ変換器を実現する方法として、例えば図１に示されるΔΣ変調器を用いた方法が用いられている。ΔΣ変調器を用いる方法では、ループフィルタを通した入力信号を最終的に求められる精度よりも低い分解能で一度量子化し、その結果を入力にフィードバック処理を行なう。また、最終的に必要となるサンプリング周波数よりも高いサンプリング周波数でサンプリングするオーバーサンプリングを行なう。このオーバーサンプリングされる高いサンプリング周波数にて前述のフィードバック処理を行うことにより、低い分解能の量子化により生じる量子化雑音の周波数分布を制御し、信号帯域内の雑音を低減させている。このような方法をノイズシェーピングと呼ぶ。ノイズシェーピングにより、低い分解能の量子化器を用いた場合においても、高い変換精度を得ることが可能となる。信号帯域内の雑音は、最終的に必要となるサンプリング周波数とオーバーサンプリングしたことによるサンプリング周波数の比（オーバーサンプリング比）を高くとることにより低減することが可能となる。
　したがって、高い変換精度もしくは高い信号対雑音比（SNR）を得ようとする場合にお
いては、オーバーサンプリング比を大きくする必要がある。例えば、オーバーサンプリングのサンプリング周波数を出力サンプリング周波数よりも１００倍程度高くする必要がある。
　しかし、この結果クロック周波数が高くなり、このクロック周波数成分や、ノイズシェーピングされた高域の雑音成分、さらにサンプリングされた信号の高調波成分（イメージ信号）が電磁波として輻射され、また、電源等の配線を経由して別回路等へ伝搬し他の回路や機器に悪影響を与える不要輻射の問題がある． 
　この問題を解決する手段として、図２に示したようにアナログ－デジタル変換器やデジタル－アナログ変換器のクロック信号に変調をかける方法がある。
　しかしながら、この手法をΔΣ変調器のような変換器に用いた場合、変換精度が大幅に劣化する問題がある。すなわち、クロック周波数を可変した場合、低域の雑音が大幅に上昇し、変換精度が劣化する。
Hardin, K.B.，"Spread spectrum clock generation for the reduction of radiated emissions、"　IEEE International Symposium on Electromagnetic Compatibility, pp. 227-231, 1994.
　上述したように、従来の方法においては、変換精度と不要輻射の間にはトレードオフの関係がある。したがって、不要輻射を下げるためには、変換精度を犠牲にする必要が生じ、高い変換精度を得るためには、不要輻射が多くなる。
　本発明は、かかる問題点を改善し、変換精度を維持したまま不要輻射を大幅に低減するアナログ－デジタル変換器、デジタル－アナログ変換器、デジタル直接駆動システム、デジタル直接駆動スピーカを提供することを目的とする。
　本発明の一実施形態として、クロック信号を入力するクロック信号入力部と、入力信号を入力する入力部と、前記クロック信号入力部に入力されるクロック信号に応じて、前記入力部に入力された入力信号のサンプリングを行うサンプリング部と、前記サンプリングの周期に応じて信号処理を行い、出力信号を出力する信号処理部と、を有し、前記クロック信号入力部に入力されるクロック信号の周期が長くなると、前記信号処理部が出力する出力信号を小さくするデータ変換器を提供する。
　本発明の一実施形態として、周期が動的に変化するクロック信号を入力するクロック信号入力部と、入力信号を入力する入力部と、前記クロック信号入力部に入力されたクロック信号の周期を検出する周期検出部と、前記入力部に入力された入力信号を前記周期検出部により検出されたクロック信号の周期に応じて信号処理を行い、出力信号を出力する信号処理部とを有するデータ変換器を提供する。
　本発明の一実施形態として、入力信号を入力する入力部と、前記入力部の出力する信号を積分する積分器と、前記積分器の出力する信号を量子化する量子化器と、周期が可変のクロック信号にしたがって前記量子化器の出力をサンプリングするサンプラとを有し、前記入力部は、入力信号から前記サンプラの出力を減算処理して出力する減算器を有するデータ変換器を提供する。
　本発明の一実施形態として、入力信号を入力する入力部と、前記入力部の出力する信号が入力されるループフィルタと、前記ループフィルタの出力する信号を量子化する量子化器と、周期が可変のクロック信号にしたがって前記量子化器の出力をサンプリングするサンプラとを有し、前記入力部は、入力信号から前記サンプラの出力を減算処理して出力する減算器を有するデータ変換器を提供する。
　本発明の一実施形態として、クロック信号を入力するクロック信号入力部と、入力信号を入力する入力部と、前記クロック信号入力部に入力されるクロック信号に応じて、前記入力部に入力された入力信号のサンプリングを行うサンプリング部と、前記サンプリングの周期に応じて信号処理を行い、出力信号を出力する信号処理部と、前記信号処理部の出力する出力信号に応じてアクチュエータを駆動するドライバとを有し、前記クロック信号入力部に入力されるクロック信号の周期が長くなると、前記信号処理部が出力する出力信号を小さくするデータ変換器を提供する。
　本発明によれば、アナログ－デジタル変換器、デジタル－アナログ変換器に用いるクロック信号の周期を動的に変更し、そのスペクトルを拡散させると共に、変換精度を劣化させることなく、アナログ－デジタル変換器、デジタル－アナログ変換器の内部信号およびこれにより輻射される信号を大幅に低減することができる。これにより、さらに高い周波数のクロック信号を使用することも可能となり、変換精度のさらなる高精度化もできる。
デジタル－アナログ変換器の構成図 クロック変調を用いるデジタル－アナログ変換器の構成図 本発明の第１の実施形態に係るデータ変換器の構成図 本発明の第２の実施形態に係るデータ変換器の構成図 本発明の第３の実施形態に係るデータ変換器の構成図 本発明の第４の実施形態に係るデータ変換器の構成図 本発明の第５の実施形態に係るデータ変換器の構成図 本発明の第６の実施形態に係るデータ変換器の構成図 (a)従来技術におけるデータ変換器の出力スペクトルを示すグラフと、(b)本発明の第６の実施形態におけるデータ変換器の出力スペクトルを示すグラフ (a) 従来技術におけるデータ変換器の広帯域の出力スペクトルを示すグラフと、(b)本発明の第６の実施形態におけるデータ変換器の広帯域の出力スペクトルを示すグラフ 本発明の第７の実施形態に係るデータ変換器の構成図 本発明の第８の実施形態に係るデータ変換器の構成図 本発明の第９の実施形態に係るデータ変換器の構成図 本発明の第１０の実施形態に係るデータ変換器の構成図 本発明の第１０の実施形態に係るデータ変換器に用いるミスマッチシェイパーの構成例を示す図 本発明の第１１の実施形態に係るデータ変換器の構成図 本発明の第１２の実施形態に係るデータ変換器の構成図
　以下、図面を参照して本発明を実施するための形態を、いくつかの実施形態として詳細に説明する。なお、本発明はこれらの実施形態に限定されることはなく、その要旨を逸脱しない範囲において種々の変形を行なって実施することが可能である。
　図３を参照して、本発明の第１の実施形態について説明する。
　入力手段（101）に入力された入力信号をクロック信号入力手段(301)に入力されるクロック信号に同期してデータ変換器(201)内のサンプリング手段によりサンプリングを行い、このサンプリング周期に応じて信号処理手段により信号処理を行う。デジタル信号をアナログに変換する場合、サンプリング周期が変化すると、出力信号が変化するタイミングが、クロック周波数の周期の変動により変化する。たとえば、クロック周期が長い場合は、出力信号のパルス幅は広くなり、出力信号が大きくなたったことと等価になる。これにより、出力信号のスペクトルが拡散され、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。
　しかし、一般に出力のタイミングを変化させることにより、信号成分のスペクトルも拡散することになり、元々の特性と異なった信号を出力することになってしまう。このため、信号の精度が著しく損なわれてしまう。
　本実施形態では、この影響を低減するために、内部の信号処理で出力する信号を小さくするように修正することが特徴の一つである。このようにすることで、クロック信号の周期の影響を低減させ、高精度変換を実現することが可能となり、変換出力を出力手段（401）より得ることができる。
　従来の方法では、クロック周期を動的に変化させた場合、信号をジッタのあるクロック信号でサンプリングしたのと等価となり、信号対雑音比（SNR）が大幅に劣化することになる。
　本実施形態において、データ変換器(201)として、アナログ－デジタル変換器、デジタル－アナログ変換器、オーバーサンプリング型アナログ－デジタル変換器、オーバ－サンプリング型オーバーサンプリング型、ΔΣ変調器、ΔΣ型デジタル－アナログ変換器、ΔΣ型アナログ－デジタル変換器など様々な変換器を構成することが可能である。
　図４を参照して、本発明の第２の実施形態について説明する。本実形態においては、周期が動的に変更されるクロック信号生成器(501)をデータ変換器（201）のクロック入力手段（301）に接続し、クロック信号生成器(501)は、周期検出手段(601)に接続され、この周期検出手段(601)は、入力クロック信号の周期を検出する。周期検出手段(601)の出力はデータ変換器(201)に接続され、データ変換器(201)の信号処理部は、周期検出手段(601)の出力に応じて、信号処理を行う。
　これにより、出力信号の精度を劣化させることなく、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。
　図５を参照して、本発明の第３の実施形態について説明する。本実施形態は、周期が動的に変化するクロック生成回路を用いる。図５に示したように、クロック生成部は、クロック信号生成手段（502）と分周手段（503）と分周比生成手段（504）により構成される。分周比生成手段（504）の信号に従い分周手段（503）は、クロック信号生成手段（502）を分周する。分周比生成手段（504）は、分周比を動的に変化させることができる。これにより、分周手段（504）から周期が動的に変化する信号を出力し、分周比生成手段（504）から分周手段（504）の出力の周期に応じた信号を出力することができる。これらの信号を、データ変換器（201）に接続することにより、データ変換器（201）でクロック周期に応じた信号処理を行うことが可能となる。
　これにより、出力信号の精度を劣化させることなく、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。
　図６を参照して、本発明の第４の実施形態について説明する。本実施形態ではデータ変換器（201）を、積分手段（701）、減算手段（601）、量子化手段（703）、サンプリング手段（704）により構成する。サンプリング手段（704）の出力を入力信号から減算手段（601）で減算し、この信号を積分手段（701）で積分し、量子化手段（703）で量子化する。量子化された信号は、サンプリング手段（704）でサンプリングする。この量子化とサンプリングは、コンパレータ回路等の同一の手段で構成することも可能である。
　サンプリング手段（704）は、可変周期クロック信号生成器(501)のクロック信号にしたがってサンプリングを行う。このため、クロック信号の周期が長くなった場合は、出力信号を保持する時間も長くなる。一方、入力信号から減算手段（601）でサンプリング手段（704）の出力を減算した信号は、積分手段（701）で積分される。このため、減算手段（601）の出力信号は、可変周期クロック信号生成器(501)の周期に応じた時間積分を行うことになる。
　したがって、このように構成することにより、クロック信号の周期に応じた信号処理が可能となる。
　言い換えると、サンプリング期間が変動するサンプリング手段（704）の出力が、フィードバックされることになる。これにより、従来の方法では、クロック周期が変化したことにより出力信号の精度が劣化するが、その影響を大幅に低減することが可能となる。
　これにより、出力信号の精度を劣化させることなく、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。
　図７を参照して、本発明の第５の実施形態について説明する。本実施形態は、第４の実施形態における積分器をループフィルタに置き換えた点が異なる。
　一般に、ΔΣ変調器においては、ループ内に用いる積分器の次数を上げることにより、帯域内の雑音を低減することができ、変換精度を向上させることができる。本発明においても、ループフィルタの次数を上げることにより、変換精度の向上を図ることが可能となる。また、ループフィルタに共振器を用いることにより、特定の周波数における雑音を低減することも可能で、いわゆるバンドパス変換特性を実現することができる。
　図８Ａを参照して、本発明の第６の実施形態についてさらに詳細に説明する。フリップフロップ（705）および加算手段（602）により積分器を構成し、積分器出力を係数手段（603）で係数倍する。本実施形態では、積分器を２段直列接続しているが、さらに３段以上接続することも可能である。最後段の積分器出力を量子化手段（703）で量子化し、フリップフロップ（705）でサンプリングする。このフリップフロップのクロックは、周期が動的に変更されるクロック信号生成器(501)からの信号により、サンプリングタイミングを決定している。一方、積分器を構成するフリップフロップ（705）には、固定周期のクロック信号を供給している。
　このとき、クロック信号生成器(501)の周期をクロック信号生成器(502)のクロック周期よりも短くしておくことで、クロック信号生成器(501)の周期変動に応じた積分器出力を得ることができ、クロック信号の周期に応じた信号処理が可能となる。
　これにより、従来の方法では、クロック周期が変化したことにより出力信号の精度が劣化するが、その影響を大幅に低減することが可能となる。
　特に、クロック信号生成器(501)の周期とクロック信号生成器(502)の周期を整数比とすることにより、誤差無く信号生成器(501)の周期に応じた処理が可能となる。
　図８Ｂ(a)は、従来技術を用いた場合における出力スペクトルを示し、図８Ｂ(b)は、本実施形態における出力スペクトルを示す。これらのグラフから分かるように、可変クロックを用いた従来手法では、低域の雑音が大幅に上昇しているが、本実施形態を用いる場合、出力信号の劣化はない。
　図８Ｃに、広帯域の出力スペクトルを示す。図８Ｃ(a)は、従来技術におけるデータ変換器の広帯域の出力スペクトルを示し、図８Ｃ(b)は、本実施形態におけるデータ変換器の広帯域の出力スペクトルを示す。本実施形態を用いることにより、スペクトルのピークレベルを大幅に低減することが可能となることが分かる。
　図９を参照して、本発明の第７の実施形態について詳細に説明する。本実施形態は、図７に示した第５の実施形態とは、ループフィルタ手段（702）にも可変周期のクロック信号生成手段（501）を接続している点が異なる。ループフィルタ手段（702）では、可変周期のクロック信号生成手段（501）および固定周期のクロック信号生成手段（502）からの２つのクロック信号から可変周期のクロック信号生成手段（501）の周期を検出し、この周期に応じてループフィルタの係数を変更することを特徴とする。
　このように構成することにより、可変周期のクロック信号生成手段（501）からのクロック周期に対応したループフィルタ出力を得ることが可能となる。図７に示した第５の実施形態においては、可変周期のクロック信号生成手段（501）の周期よりも固定周期のクロック信号生成手段（501）の周期を短くする必要があるが、本実施形態においては、ループフィルタの演算を、可変周期のクロック信号生成手段（501）の周期で行うことが可能となる。
　これにより、ループフィルタ手段（702）の処理周期を長く設定することが可能となり、演算スピードへの要求を緩和出来る。また、これにより消費電力の削減も可能となる。
　図１０を参照して、本発明の第８の実施形態について詳細に説明する。
　フリップフロップ（705）および加算手段（602）により積分器を構成し、積分器出力を可変係数手段（604）で係数倍する。本実施形態では、積分器を２段直列接続しているが、さらに３段以上接続することも可能である。最後段の積分器出力を量子化手段（703）で量子化し、フリップフロップ（705）でサンプリングする。
　本実施形態においては、積分器を構成するフリップフロップおよび量子化器に後置されたフリップフロップいずれも分周器（503）に接続されている。分周器（503）は、固定周期のクロック信号生成手段（502）を分周比生成手段（504）の分周比にしたがって分周し、可変周期のクロック信号を生成している。したがって、前記のフリップフロップは、いずれも可変周期のクロック信号により駆動されている。
　可変係数手段（604）の係数は、分周比生成手段（504）にしたがって変更される。これにより、分周器（503）からの可変周期のクロック周期に応じて、積分器で構成されているループフィルタの特性を可変すること可能となり、クロック周期が変化することに伴う特性の劣化を大幅に低減することが可能となる。
　図１１を参照して、本発明の第９の実施形態について説明する。
　本実施形態では、第１の実施形態のデータ変換器の後段として、ドライバ手段（801）を接続している。ドライバ手段（801）は、ドライバ手段（801）に接続されるアクチュエータ等を駆動出来る特性を有している。
　たとえば電圧駆動する場合は、十分低い出力インピーダンスのドライバ回路を有するようにする。これにより、データ変換手段（201）で生成された信号をアクチュエータ等に正確に伝えることが可能となり、高精度変換が可能となる。
　また、ドライバ手段（801）では、入力信号を温度計コードに変換して出力することも可能である。温度計コードに変換することにより、ドライバ回路およびアクチュエータの特性ばらつきを低減することが可能となる。
　さらに、ドライバ手段（801）では、入力信号を、各アクチュエータを＋１、０、－１のように３状態で駆動する３値コードに変換して出力することも可能である。３値コードに変換することにより、低出力時においては、アクチュエータを０駆動すなわち駆動しないことが可能となり、消費電力の大幅な低減が可能となる。
　本実施形態では、ドライバ手段（801）を、データ変換手段（201）に接続しているが、前述したいずれの実施形態の出力に接続し、性能を向上させることが可能である。
　図１２を参照して、本発明の第１０の実施形態について説明する。
　本実施形態では、第９の実施形態のデータ変換手段（201）とドライバ手段（801）との間に、ミスマッチシェイパー手段（901）を挿入している。
　第９の実施形態では、出力を温度計コードや3値コードに変換することで、ドライバ回路およびアクチュエータ等のばらつきを小さくすることは可能となったが、これによる変換精度の劣化により十分な性能が得られない場合がある。本実施形態では、このばらつきの影響に対し、特性の周波数における雑音をミスマッチシェイパー手段（901）により低減させることが可能となる。
　図１３にミスマッチシェイパー手段（901）の詳細な構成例を示す。
　ミスマッチシェイパー手段（901）は、選択手段（902）、フィルタ手段（903）によって構成され、入力信号で指定された値に対応したアクチュエータ等の選択対象を選択する。ドライバ手段（801）が３値コードを用いる場合は、アクチュエータを＋１、０、－１のような３状態のいずれかの信号を出力する。この選択は、フィルタ手段（903）の出力にしたがって行う。このフィルタ手段は、通常積分器を縦続接続したフィルタで構成される。
　また、このフィルタ手段は、通常積分器を縦続接続したフィルタで構成されるが、ミスマッチシェイパー手段（901）の周期に応じて処理を行うことにより、さらに特性を向上させることが可能である。第５から第８の実施形態で示したループフィルタと同様にフィルタ手段（903）を構成することにより、出力期間に応じた処理が可能となり、出力時間を考慮したミスマッチシェーピングが可能となる。
　図１４を参照して、本発明の第１１の実施形態について説明する。
　本実施形態では、アクチュエータにスピーカを用いている。このように構成することにより、デジタル信号を高精度に直接音圧に変換することが可能となる。
　これにより、出力信号の精度を劣化させることなく、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。
　図１５を参照して、本発明の第１２の実施形態について説明する。
　本実施形態では、アクチュエータにデジタル－アナログ変換手段（1002）を用いている。このように構成することにより、デジタル信号を高精度にアナログ信号に変換することが可能となる。
　これにより、出力信号の精度を劣化させることなく、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減することが可能となる。

Claims (15)

  1. 　クロック信号を入力するクロック信号入力部と、
    　入力信号を入力する入力部と、
    　前記クロック信号入力部に入力されるクロック信号に応じて、前記入力部に入力された入力信号のサンプリングを行うサンプリング部と、
    　前記サンプリングの周期に応じて信号処理を行い、出力信号を出力する信号処理部と、を有し、
    　前記クロック信号入力部に入力されるクロック信号の周期が長くなると、前記信号処理部が出力する出力信号を小さくするデータ変換器。
  2. 　周期が動的に変化するクロック信号を入力するクロック信号入力部と、
    　入力信号を入力する入力部と、
    　前記クロック信号入力部に入力されたクロック信号の周期を検出する周期検出部と、
    　前記入力部に入力された入力信号を前記周期検出部により検出されたクロック信号の周期に応じて信号処理を行い、出力信号を出力する信号処理部と
    を有するデータ変換器。
  3. 　前記データ変換器は、出力信号のスペクトルを拡散し、特定の周波数におけるスペクトルのピーク値を低減する請求項２に記載のデータ変換器。
  4. 　前記クロック信号入力部は、
    　分周比を動的に変化させる分周比生成器と、
    　前記分周比生成器により変化された分周比に応じてクロック信号を分周して入力する分周器と
    を有し、
    　前記周期検出部は、前記分周比生成器により変化された分周比によりクロック信号の周期を検出する請求項２または３に記載のデータ変換器。
  5. 　入力信号を入力する入力部と、
    　前記入力部の出力する信号を積分する積分器と、
    　前記積分器の出力する信号を量子化する量子化器と、
    　周期が可変のクロック信号にしたがって前記量子化器の出力をサンプリングするサンプラと
    を有し、
    　前記入力部は、
    　入力信号から前記サンプラの出力を減算処理して出力する減算器
    を有するデータ変換器。
  6. 　前記積分器に供給されるクロック信号の周期が、前記サンプラが前記量子化器の出力をサンプリングするときにしたがうクロック信号の周期よりも小さい請求項５に記載のデータ変換器。
  7. 　前記積分器に供給されるクロック信号の周期と前記サンプラが前記量子化器の出力をサンプリングするときにしたがうクロック信号の周期とが整数比である請求項５または６に記載のデータ変換器。
  8. 　入力信号を入力する入力部と、
    　前記入力部の出力する信号が入力されるループフィルタと、
    　前記ループフィルタの出力する信号を量子化する量子化器と、
    　周期が可変のクロック信号にしたがって前記量子化器の出力をサンプリングするサンプラと
    を有し、
    　前記入力部は、
    　入力信号から前記サンプラの出力を減算処理して出力する減算器
    を有するデータ変換器。
  9. 　前記ループフィルタは共振器である請求項８に記載のデータ変換器。
  10. 　前記ループフィルタは、前記ループフィルタに供給されるクロック信号の周期を検出して前記ループフィルタの係数を変更する請求項８に記載のデータ変換器。
  11. 　分周比を動的に変化させる分周比生成器と、
    　前記分周比生成器により変化された分周比に応じてクロック信号を分周して入力する分周器と
    を有し
    　前記サンプラが前記量子化器の出力をサンプリングするときに従うクロック信号は、前記分周器の出力信号であり、
    　前記分周器の出力信号が前記ループフィルタにも供給される請求項１０に記載のデータ変換器。
  12. 　クロック信号を入力するクロック信号入力部と、
    　入力信号を入力する入力部と、
    　前記クロック信号入力部に入力されるクロック信号に応じて、前記入力部に入力された入力信号のサンプリングを行うサンプリング部と、
    　前記サンプリングの周期に応じて信号処理を行い、出力信号を出力する信号処理部と、
    　前記信号処理部の出力する出力信号に応じてアクチュエータを駆動するドライバと
    を有し、
    　前記クロック信号入力部に入力されるクロック信号の周期が長くなると、前記信号処理部が出力する出力信号を小さくするデータ変換器。
  13. 　前記ドライバは、３値コードを出力して前記アクチュエータを駆動する請求項１２に記載のデータ変換器。
  14. 　前記信号処理部の出力する出力信号を入力し前記ドライバに信号を出力するミスマッチシェイパーを有する請求項１２または１３に記載のデータ変換器。
  15. 　前記アクチュエータはスピーカである請求項１２から１４のいずれかに記載のデータ変換器。
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