WO2014058028A1 - 半導体装置 - Google Patents

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    • H10D89/819—Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits

Definitions

  • the present invention relates to a semiconductor device.
  • HVICs high-voltage ICs
  • FIG. 23 is a circuit diagram showing a conventional high voltage IC.
  • a high voltage IC 200 shown in FIG. 23 is a circuit for driving the first and second IGBTs 101 and 102 constituting one phase of the power conversion bridge circuit.
  • the first and second IGBTs 101 and 102 are connected in series between a high-voltage main power supply (positive electrode side) Vdc and a ground potential GND on the negative electrode side of the main power supply.
  • the VS terminal is connected to a connection point 105 between the first IGBT 101 and the second IGBT 102.
  • a connection point 105 is an output point of the bridge circuit configured by the first and second IGBTs 101 and 102.
  • the high voltage IC 200 generally includes a high side drive circuit 110, a low side drive circuit (not shown), a level shifter 115, and a control circuit 116.
  • the high side drive circuit 110 includes a gate drive circuit 111, a level shift resistor 119, and the like.
  • the gate drive circuit 111 is configured such that a high-side p-channel MOSFET (insulated gate field effect transistor, hereinafter referred to as PMOS) 112 and a low-side n-channel MOSFET (hereinafter referred to as NMOS) 113 are complementary. It consists of a connected CMOS (complementary MOS) circuit.
  • Reference numerals 103, 104, and 117 denote FWDs (reflux diodes).
  • the control circuit 116 operates based on the ground potential GND, and generates a low-side level on / off signal for turning on / off the first IGBT 101 and a low-side level on / off signal for turning on / off the second IGBT 102. To do.
  • the level shifter 115 converts the low-side level on / off signal generated by the control circuit 116 into a high-side level on / off signal input to the gate of the first IGBT 101.
  • the control circuit 116 generates a low-side level on / off signal for turning on / off the first IGBT 101.
  • the low-side level on / off signal is converted into a high-side level on / off signal by the level shifter 115 and then input to the high-side drive circuit 110.
  • the high side drive circuit 110 operates at a potential between the intermediate potential VS and the power supply potential VB with the intermediate potential VS as a reference potential.
  • the power supply potential VB is higher than the intermediate potential VS by about 15V, for example.
  • the ON / OFF signal input from the control circuit 116 to the high side drive circuit 110 is input to the gate of the first IGBT 101 on the high side via the NOT circuit and the gate drive circuit 111 at the subsequent stage.
  • the first IGBT 101 is turned on / off based on an on / off signal from the control circuit 116.
  • the intermediate potential VS applied to the VS terminal varies between 0V and Vdc.
  • FIG. 24 is a plan view schematically showing a planar structure of a conventional high voltage IC.
  • FIG. 25 is a cross-sectional view showing a cross-sectional structure taken along section line AA-AA ′ of FIG.
  • the p-type bulk substrate 201 includes a high-side drive circuit region 210 in which a high-side drive circuit is disposed, a high-breakdown-voltage isolation region 215 surrounding the high-side drive circuit region 210, and a high-breakdown-voltage isolation region.
  • a low side region 216 surrounding 215 is provided.
  • a level shifter 115 is disposed in the high breakdown voltage isolation region 215.
  • the low side region 216 is a portion excluding the high side drive circuit region 210 and the portion of the high breakdown voltage isolation region 215 where the level shifter 115 is formed.
  • a control circuit 116 is disposed in the low side region 216.
  • the high side drive circuit region 210 is separated from the low side region 216 by the high breakdown voltage isolation region 215, and a higher potential of 600 V or more can be applied than the low side region 216.
  • an n ⁇ diffusion region 202 is selectively formed on the surface layer of the p-type bulk substrate 201.
  • the n ⁇ diffusion region 202 is provided from the high side drive circuit region 210 to the high breakdown voltage isolation region 215.
  • a high side drive circuit is formed in the high side drive circuit region 210.
  • a lateral PMOS 212 and a lateral NMOS 213 constituting a gate driving circuit are formed on the surface layer of the n ⁇ diffusion region 202.
  • the NMOS 213 is formed in the p ⁇ diffusion region 203 provided in the surface layer of the n ⁇ diffusion region 202. Further, a p ⁇ region 204 is provided in the low side region 216 outside the n ⁇ diffusion region 202 on the surface layer of the p-type bulk substrate 201.
  • a ground potential GND is applied to p type bulk substrate 201 and p ⁇ region (hereinafter referred to as p ⁇ GND region) 204.
  • High side power supply potential VB is applied to n ⁇ diffusion region 202.
  • Intermediate potential VS is applied to p ⁇ diffusion region 203.
  • a high potential gate drive circuit unit and a level shift circuit unit are provided on the same other conductive semiconductor substrate, and at least one lateral MOSFET is formed in the high potential gate drive circuit unit.
  • a device has been proposed that has a buried insulating film for suppressing parasitic elements, selectively in a direction parallel to the main surface of the semiconductor substrate and below the source and drain regions of the lateral MOSFET (for example, the following patents) Reference 1).
  • An sgPMOS transistor is provided as an electrostatic protection circuit connected between the input / output terminal and the ground terminal.
  • the transistor has a source and a gate connected to the input / output terminal, and a drain connected to the ground terminal.
  • the drain of the transistor has a double diffusion structure including a first P-type drain diffusion layer and a second P-type drain diffusion layer (see, for example, Patent Document 2 below).
  • the following devices have been proposed as another high voltage IC. It includes a p ⁇ semiconductor substrate in which a high breakdown voltage element region in which a high breakdown voltage element is formed and a low breakdown voltage element region in which a low breakdown voltage element is formed are defined. An n + buried diffusion layer and an n ⁇ epitaxial layer are formed on the p ⁇ semiconductor substrate (see, for example, Patent Document 3 (paragraph 0003 and FIG. 5) below).
  • the parasitic pnp bipolar transistor 118 including the p ⁇ diffusion region 203, the n ⁇ diffusion region 202 and the p type bulk substrate 201 is provided in the high side drive circuit region 210. It is formed.
  • the base, emitter, and collector of the parasitic pnp bipolar transistor 118 are connected to the VB terminal, the VS terminal, and the GND terminal, respectively.
  • the parasitic pnp bipolar transistor 118 does not operate. However, when the power supply potential VB is lowered by 0.6 V or more, which is the diffusion potential of the silicon pn junction, from the intermediate potential VS due to the negative voltage surge, that is, a potential relationship of VB ⁇ (VS ⁇ 0.6 [V]) is obtained. In this case, the parasitic pnp bipolar transistor 118 is turned on. As a result, a large current flows between the VS terminal to which a high voltage (up to Vdc on the high potential side potential) is applied and the GND terminal, and thus the high voltage IC 200 may be destroyed due to heat generated by the large current.
  • Non-Patent Document 2 In order to avoid such breakdown due to surge, normally, as proposed in Non-Patent Document 2, a bypass connected between the VB terminal and the VS terminal as an external component outside the p-type bulk substrate 201. A capacitor is placed. However, there is a problem that the bypass capacitor cannot be arranged due to layout design and cost restrictions, or that a sufficient effect cannot be obtained if the bypass capacitor is arranged at a position away from the high voltage IC 200 due to layout design restrictions. .
  • An object of the present invention is to provide a semiconductor device that can prevent a breakdown due to a surge in order to solve the problems caused by the above-described conventional technology.
  • a semiconductor device has the following characteristics.
  • a second conductive type first semiconductor region to which a first potential is applied is provided on a surface layer of the first conductive type semiconductor layer.
  • a second semiconductor region of a first conductivity type to which a second potential is applied is provided inside the first semiconductor region.
  • the first semiconductor region and the second semiconductor region are provided with circuits that operate at a potential between the first potential that is higher than the second potential, with the second potential as a reference potential.
  • An insulated gate field effect transistor having a gate electrode provided via a gate insulating film on the surface of the region sandwiched between the source region and the drain region is provided.
  • the threshold voltage of the insulated gate field effect transistor is -0.1V to -0.6V.
  • the source region and the gate electrode are electrically connected to the first semiconductor region.
  • the drain region is electrically connected to the second semiconductor region.
  • the semiconductor device according to the present invention further includes a conductor opposed to the opposite side of the gate electrode with respect to the gate insulating film via the insulator.
  • the conductor is electrically connected to the drain region.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the insulator is made of a high dielectric material.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the insulator is made of zirconium oxide, hafnium oxide or lanthanum oxide.
  • the gate and the source are electrically connected to the VB electrode to which the power supply potential VB of the high side drive circuit is applied, and the VS electrode to which the intermediate potential VS serving as the reference potential of the high side drive circuit is applied.
  • a clamping PMOS insulated gate type field effect transistor
  • the power supply potential VB can be suppressed from being lower than the intermediate potential VS by 0.6 V or more, which is the diffusion potential of the silicon pn junction.
  • the operation of the parasitic pnp bipolar transistor due to a negative voltage surge can be suppressed in a high voltage IC manufactured by a self-isolation IC process using a p-type bulk substrate. For this reason, it is possible to prevent a large current from flowing between the VS terminal to which a high voltage (high potential side potential of Vdc) is applied and the GND terminal.
  • FIG. 1 is a circuit diagram illustrating the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view schematically showing a planar structure of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along section line A-A ′ of FIG.
  • FIG. 4 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 6 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 9 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 10 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 11 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 12 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 13 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 14 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 15 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of manufacturing.
  • FIG. 16 is a cross-sectional view illustrating the semiconductor device according to the first embodiment in the middle of its manufacture.
  • FIG. 17 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 18 is a circuit diagram of the semiconductor device according to the second embodiment.
  • FIG. 19 is a plan view schematically showing a cross-sectional structure of the semiconductor device according to the second embodiment.
  • FIG. 20 is a characteristic diagram showing electrical characteristics of the p-channel MOSFET for clamping.
  • FIG. 20 is a characteristic diagram showing electrical characteristics of the p-channel MOSFET for clamping.
  • FIG. 21 is a characteristic diagram showing electrical characteristics when the p-channel MOSFET for clamping is on.
  • FIG. 22 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the example when a negative voltage surge is applied.
  • FIG. 23 is a circuit diagram showing a conventional high voltage IC.
  • FIG. 24 is a plan view schematically showing a planar structure of a conventional high voltage IC.
  • FIG. 25 is a cross-sectional view showing a cross-sectional structure taken along section line AA-AA ′ of FIG.
  • FIG. 1 is a circuit diagram illustrating the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment shown in FIG. 1 is a high voltage IC 100 that drives the first and second IGBTs 101 and 102 constituting one phase of a power conversion bridge circuit (main circuit).
  • a high voltage IC 100 includes a high side drive circuit 10, a low side drive circuit (not shown), a clamp enhancement type p-channel MOSFET (hereinafter referred to as a clamp PMOS) 14, a level shifter 15, and a control.
  • a circuit 16 is provided.
  • the high side drive circuit 10 includes a gate drive circuit 11, a NOT circuit, a level shift resistor 19, and the like.
  • the first and second IGBTs 101 and 102 are connected in series between a high-voltage main power supply (positive electrode side) Vdc and a ground potential GND on the negative electrode side of the main power supply.
  • the VS terminal is connected to a connection point 105 between the first IGBT 101 and the second IGBT 102.
  • the connection point 105 is an output point of the bridge circuit for power conversion composed of the first and second IGBTs 101 and 102, and is connected to a motor as a load, for example.
  • the intermediate potential VS applied to the VS terminal is turned on / off complementarily between the first IGBT 101 and the second IGBT 102, thereby causing the high potential side potential of the main power supply Vdc (for example, It rises and falls repeatedly between about 400V) and the low potential side potential (ground potential GND), and fluctuates between 0V and several hundred volts.
  • the power supply potential VB is about 15V higher than the intermediate potential VS and about 415V higher than the substrate potential (ground potential GND).
  • the high-side drive circuit 10 operates at a potential between the intermediate potential VS and the power supply potential VB using the potential (intermediate potential) VS applied to the VS terminal as a reference potential, and drives the first IGBT 101 on the high side.
  • the high side drive circuit 10 uses the voltage drop of the level shift resistor 19 as a signal, and sends an ON / OFF signal to the gate of the first IGBT 101 on the high side via the NOT circuit and the gate drive circuit 11 at the subsequent stage. input.
  • the gate drive circuit 11 is composed of a CMOS circuit in which a high-side p-channel MOSFET (PMOS) 12 and a low-side n-channel MOSFET (NMOS) 13 are connected so as to complement each other. Specifically, the source of the PMOS 12 is connected to the VB terminal, and the drain of the PMOS 12 is connected to the drain of the NMOS 13. The source of the NMOS 13 is connected to the VS terminal. A connection point between the PMOS 12 and the NMOS 13 is connected to the gate of the first IGBT 101.
  • PMOS high-side p-channel MOSFET
  • NMOS low-side n-channel MOSFET
  • a clamping PMOS 14 is connected between the VB terminal and the VS terminal. Specifically, the source and gate of the clamping PMOS 14 are connected to the VB terminal. The drain of the clamping PMOS 14 is connected to the VS terminal.
  • the threshold voltage of the clamping PMOS 14 is about ⁇ 0.1V to ⁇ 0.6V.
  • the withstand voltage of the clamping PMOS 14 is preferably 15 V or more.
  • the threshold voltage is a gate voltage when the channel is changed from the weak inversion state to the strong inversion state when the gate voltage is increased or decreased from 0V.
  • the control circuit 16 operates with the ground potential GND as a reference, and generates a low-side level on / off signal for turning on / off the first IGBT 101 and a low-side level on / off signal for turning on / off the second IGBT 102. To do.
  • the level shifter 15 converts the low-side level on / off signal generated by the control circuit 16 into a high-side level on / off signal input to the gate of the first IGBT 101.
  • Reference numerals 103, 104, and 17 denote FWDs (reflux diodes).
  • the high voltage IC 100 is manufactured by, for example, an IC process using a self-separation technique on a p-type bulk substrate.
  • the planar structure of the high voltage IC 100 will be described.
  • FIG. 2 is a plan view schematically showing a planar structure of the semiconductor device according to the first embodiment.
  • a high-side drive circuit region 10a in which the high-side drive circuit 10 is disposed a high-voltage isolation region 15a that ensures the breakdown voltage of the high-side drive circuit 10, A low side region 16a surrounding the isolation region 15a is provided.
  • a high breakdown voltage isolation region 15a is disposed so as to surround the high side drive circuit region 10a.
  • the high side drive circuit region 10a is separated from the low side region 16a by the high breakdown voltage isolation region 15a, and a higher potential of 600 V or more can be applied than the low side region 16a.
  • the VB electrode 4b is disposed so as to surround the high side drive circuit 10 near the boundary between the high side drive circuit region 10a and the high breakdown voltage isolation region 15a.
  • a VB electrode and a VS electrode are selectively disposed according to the design conditions of the high voltage IC 100.
  • a level shifter 15 is disposed in the high breakdown voltage isolation region 15a.
  • the low side region 16a is a portion excluding the high side drive circuit region 10a and the portion of the high breakdown voltage isolation region 15a where the level shifter 15 is formed.
  • a control circuit 16 is disposed in the low side region 16a.
  • the level shifter 15 can also be formed in the low side region 16a.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along section line AA ′ of FIG.
  • the high voltage IC 100 has an element isolation structure manufactured on a p-type bulk substrate 1 by a self-isolation IC process.
  • an n ⁇ diffusion region 2 is selectively formed on the surface layer of the p-type bulk substrate 1 by a self-isolation IC process.
  • the n ⁇ diffusion region 2 is provided in the high side drive circuit region 10a.
  • the diffusion depth of the n ⁇ diffusion region 2 may be about 10 ⁇ m, for example.
  • a p diffusion region 3 is selectively provided on the surface layer of the n ⁇ diffusion region 2.
  • a high side drive circuit 10 is provided in the n ⁇ diffusion region 2 and the p diffusion region 3.
  • a clamping PMOS 14 is provided in the n ⁇ diffusion region 2.
  • FIG. 3 shows a lateral p-channel MOSFET (PMOS) 12 and a lateral n-channel MOSFET (NMOS) 13 constituting the gate drive circuit 11 among the components of the high-side drive circuit 10.
  • the n - diffusion region 2 n - the power source potential VB is applied from the electrically connected VB electrode 2b through the n + high concentration region 2a which is provided in the diffusion region 2.
  • Intermediate potential VS (potential at connection point 105) is applied to p diffusion region 3 from VS electrode 3 b electrically connected via p + high concentration region 3 a provided inside p diffusion region 3. .
  • the PMOS 12 is formed in the surface layer of the n ⁇ diffusion region 2.
  • the PMOS 12 includes a p + source region 21, a p + drain region 22, a gate insulating film 23, a gate electrode 24, a source electrode 25 and a drain electrode 26.
  • the p + source region 21 and the p + drain region 22 are provided apart from each other inside the n ⁇ diffusion region 2.
  • the diffusion depths of the p + source region 21 and the p + drain region 22 are shallower than the diffusion depth of the p diffusion region 3.
  • the gate electrode 24 is provided on the surface of the portion of the n ⁇ diffusion region 2 sandwiched between the p + source region 21 and the p + drain region 22 via the gate insulating film 23.
  • the source electrode 25 and the drain electrode 26 are electrically connected to the p + source region 21 and the p + drain region 22, respectively.
  • the source electrode 25 is connected to the VB electrode 2b by, for example, aluminum wiring.
  • the NMOS 13 is formed in the surface layer of the p diffusion region 3.
  • the NMOS 13 includes an n + source region 31, an n + drain region 32, a gate insulating film 33, a gate electrode 34, a source electrode 35 and a drain electrode 36.
  • the n + source region 31 and the n + drain region 32 are provided in the p diffusion region 3 so as to be separated from each other.
  • the gate electrode 34 is provided on the surface of the portion of the p diffusion region 3 sandwiched between the n + source region 31 and the n + drain region 32 via the gate insulating film 33.
  • the source electrode 35 and the drain electrode 36 are electrically connected to the n + source region 31 and the n + drain region 32, respectively.
  • the source electrode 35 is connected to the VS electrode 3b by, for example, aluminum wiring.
  • the clamping PMOS 14 is formed in the surface layer of the n ⁇ diffusion region 2.
  • the clamping PMOS 14 includes a p + source region 41, a p + drain region 42, a p drain drift region 43, an n ⁇ channel region 44, a gate insulating film 45, a gate electrode 46, a source electrode 47 and a drain electrode 48.
  • the p + source region 41 and the p + drain region 42 are provided apart from each other inside the n ⁇ diffusion region 2.
  • the diffusion depths of the p + source region 41 and the p + drain region 42 are shallower than the diffusion depth of the p diffusion region 3.
  • the p drain drift region 43 is provided inside the n ⁇ diffusion region 2 so as to cover the p + drain region 42.
  • the n ⁇ channel region 44 is provided between the p + source region 41 and the p drain drift region 43.
  • the gate electrode 46 is provided on the surface of the portion of the n ⁇ diffusion region 2 sandwiched between the p + source region 41 and the p + drain region 42 via the gate insulating film 45.
  • the source electrode 47 and the drain electrode 48 are electrically connected to the p + source region 41 and the p + drain region 42, respectively.
  • the gate electrode 46 and the source electrode 47 are connected to the VB electrode 2b by, for example, aluminum wiring.
  • the drain electrode 48 is connected to the VS electrode 3b by, for example, aluminum wiring.
  • the channel length L and the channel width W of the clamping PMOS 14 may be 1.7 ⁇ m and 25000 ⁇ m, respectively.
  • the channel length L of the clamping PMOS 14 is the shortest distance between the p + source region 41 and the p drain drift region 43.
  • the channel width W of the clamping PMOS 14 is the width of the channel portion in the direction orthogonal to the channel length L.
  • the clamping PMOS 14 is illustrated between the PMOS 12 and the NMOS 13, but the clamping PMOS 14 is disposed in the high side drive circuit region 10 a and is electrically connected between the VB terminal and the VS terminal. It only has to be. Further, the effect of the present invention can be obtained as the arrangement area of the clamping PMOS 14 is larger.
  • the surface layer of the p-type bulk substrate 1, n - the outside of the diffusion region 2, for example, the n - diffusion region 4 is provided - n shallow depth than the diffusion region 2.
  • the n ⁇ diffusion region 4 is in contact with the n ⁇ diffusion region 2 and surrounds the periphery of the n ⁇ diffusion region 2.
  • the n - diffusion region 4, n - the power source potential VB is applied from the electrically connected VB electrode 4b through the diffusion region 4 inside the n + high concentration region 4a.
  • the n + high concentration region 4a and the VB electrode 4b surround the high side drive circuit region 10a. From the n ⁇ diffusion region 2 to the outer end of the n + high concentration region 4a is the high side drive circuit region 10a.
  • n of p-type bulk substrate 1 of the surface layer - on the outside of the diffusion region 4 n - surrounds the diffusion regions 4 and n - are provided regions 5 - p in contact with the diffusion region 4.
  • the n - Inside the region 5, n - - diffusion region 4 and p p region 6 is provided at the boundary between the region 5 - diffusion region 4 p.
  • the p ⁇ region (hereinafter referred to as “p ⁇ GND region”) 5 and the p region (hereinafter referred to as “pGND region”) 6 are electrically connected via a p + high concentration region (not shown) inside the pGND region 6.
  • the ground potential GND is applied from the grounded GND electrode 5b.
  • the p ⁇ GND region 5 and the pGND region 6 have a function of fixing the p-type bulk substrate 1 to the ground potential GND.
  • N ⁇ diffusion region 4, p ⁇ GND region 5 and pGND region 6 constitute high breakdown voltage isolation region 15 a.
  • the high breakdown voltage isolation region 15a extends from the outer end of the n + high concentration region 4a to the outer end of the p ⁇ GND region 5.
  • the distance T from the outer end of the n + high concentration region 4a to the inner end of the pGND region 6 is about 100 ⁇ m when the breakdown voltage is 600V, and is about 200 ⁇ m when the breakdown voltage is 1200V.
  • Reference numeral 7 denotes a local insulating film such as LOCOS (Local Oxidation of Silicon).
  • Reference numeral 8 denotes an interlayer insulating film such as BPSG (Boro Phospho Silicate Glass).
  • Reference numeral 9 denotes a passivation film made of a silicon nitride film (Si 3 N 4 film) or the like.
  • the high voltage IC 100 is manufactured by an IC process (self-separation type IC process) using a self-separation technique as described later. Therefore, a parasitic pnp bipolar transistor 18 having the p diffusion region 3 as an emitter, the n ⁇ diffusion region 2 as a base, and the p-type bulk substrate 1 as a collector is formed in the high side drive circuit region 10a. The base, emitter, and collector of the parasitic pnp bipolar transistor 18 are connected to the VB terminal, the VS terminal, and the GND terminal, respectively.
  • FIG. 4 are cross-sectional views illustrating a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • a p-type bulk substrate 1 made of silicon having a specific resistance of, for example, about 300 ⁇ cm is prepared.
  • a resist mask 51 is formed on the surface of the p-type bulk substrate 1 to expose a portion corresponding to the formation region of the n ⁇ diffusion region 2.
  • a first ion implantation 61 of an n-type impurity such as phosphorus (P) is performed using the resist mask 51 as a mask.
  • a dotted line near the surface of the p-type bulk substrate 1 represents the n-type impurity implanted with the first ion 61 (the same applies to FIGS. 5 and 6).
  • the acceleration voltage and the dose amount of the first ion implantation 61 may be, for example, about 50 keV and about 2.0 ⁇ 10 13 / cm 2 , respectively.
  • a resist mask 52 is formed on the surface of the p-type bulk substrate 1 to expose a portion corresponding to the formation region of the n ⁇ diffusion region 4.
  • a second ion implantation 62 of n-type impurities such as phosphorus is performed using the resist mask 52 as a mask.
  • the acceleration voltage and the dose amount of the second ion implantation 62 may be, for example, about 50 keV and about 4.0 ⁇ 10 12 / cm 2 , respectively.
  • a dotted line in the vicinity of the surface of the p-type bulk substrate 1 (a dotted line smaller than a dotted line indicating the n-type impurity implanted with the first ions 61) represents the n-type impurity implanted with the second ions 62 (FIG. 5). The same applies to 6).
  • a resist mask 53 is formed on the surface of the p-type bulk substrate 1 to expose a portion corresponding to the formation region of the p ⁇ GND region 5.
  • a third ion implantation 63 of a p-type impurity such as boron (B) is performed using the resist mask 53 as a mask.
  • the acceleration voltage and the dose amount of the third ion implantation 63 may be, for example, about 50 keV and about 3.0 ⁇ 10 12 / cm 2 , respectively.
  • a dotted line in the vicinity of the surface of the p-type bulk substrate 1 (a dotted line that is coarser than the dotted line indicating the n-type impurity implanted in the first and second ions 61 and 62) represents the p-type impurity implanted in the third ion implantation 63.
  • a heat treatment at a temperature of about 1200 ° C. is performed for about 300 minutes in, for example, a nitrogen (N 2 ) atmosphere, and the n-type ions 61 to 63 implanted into the p-type bulk substrate 1 are first to third ions 61 to 63.
  • the type impurity and the p-type impurity are thermally diffused.
  • a resist mask 54 is formed on the surface of the p-type bulk substrate 1 on which the n ⁇ diffusion region 2 is formed (hereinafter simply referred to as the surface), and the formation of the pGND region 6. The part corresponding to the region is exposed.
  • a fourth ion implantation 64 of a p-type impurity such as boron is performed using the resist mask 54 as a mask.
  • the acceleration voltage and the dose amount of the fourth ion implantation 64 may be, for example, about 50 keV and about 4.0 ⁇ 10 13 / cm 2 , respectively.
  • the dotted line near the surface of the p ⁇ GND region 5 represents the p-type impurity implanted by the fourth ion implantation 64 (the same applies to FIG. 9).
  • a resist mask 55 is formed on the surface of the p-type bulk substrate 1 to expose a portion corresponding to the formation region of the p diffusion region 3.
  • a fifth ion implantation 65 of a p-type impurity such as boron is performed using the resist mask 55 as a mask.
  • the acceleration voltage and the dose amount of the fifth ion implantation 65 may be, for example, about 50 keV and about 5.0 ⁇ 10 13 / cm 2 , respectively.
  • a dotted line in the vicinity of the surface of the n ⁇ diffusion region 2 (a dotted line coarser than a dotted line indicating the p-type impurity implanted by the fourth ion 64) represents the p-type impurity implanted by the fifth ion implantation 65.
  • a heat treatment at a temperature of about 1150 ° C. is performed for about 240 minutes in a nitrogen atmosphere, and the p-type impurities implanted into the p-type bulk substrate 1 by the fourth and fifth ions 64 and 65 are heated.
  • p diffusion region 3 and pGND region 6 are formed.
  • a resist mask 56 is formed on the surface of the p-type bulk substrate 1, and a portion corresponding to the formation region of the p drain drift region 43 of the clamping PMOS 14 is exposed.
  • a sixth ion implantation 66 of a p-type impurity such as boron is performed using the resist mask 56 as a mask.
  • the acceleration voltage and the dose amount of the sixth ion implantation 66 may be, for example, about 50 keV and about 4.0 ⁇ 10 13 / cm 2 , respectively.
  • the dotted line near the surface of the n ⁇ diffusion region 2 represents the p-type impurity implanted by the sixth ion implantation 66.
  • a heat treatment at a temperature of about 1150 ° C. is performed for about 90 minutes in a nitrogen atmosphere, and the p-type impurity implanted into the sixth ion implantation 66 is thermally diffused into the p-type bulk substrate 1.
  • the p drain drift region 43 is formed.
  • a local oxidation film 7 is formed by performing thermal oxidation treatment at a temperature of about 1000 ° C. for about 90 minutes in an oxygen (O 2 ) atmosphere.
  • a resist mask 57 is formed on the surface of the p-type bulk substrate 1, and a portion corresponding to the formation region of the n ⁇ channel region 44 of the clamping PMOS 14 is exposed.
  • a seventh ion implantation 67 of a p-type impurity such as boron is performed using the resist mask 57 as a mask.
  • the acceleration voltage and the dose amount of the seventh ion implantation 67 may be, for example, about 120 keV and about 1.0 ⁇ 10 12 / cm 2 , respectively.
  • the dotted line near the surface of the n ⁇ diffusion region 2 represents the p-type impurity implanted with the seventh ion implantation 67.
  • a silicon oxide film 71 having a thickness of 50 mm is formed on the surface of the p-type bulk substrate 1 by thermal oxidation in an oxygen atmosphere.
  • the silicon oxide film 71 becomes the gate insulating films 23, 33 and 45.
  • a 3000-thick doped polysilicon film 72 is formed on the silicon oxide film 71 by low pressure CVD (chemical vapor deposition) and patterned. As a result, gate electrodes 24, 34, and 46 are formed.
  • a resist mask 58 is formed on the surface of the p-type bulk substrate 1 to form the p + source region 41 and p + drain region 42 of the clamping PMOS 14 and the p + high concentration region 3a. A portion corresponding to the formation region is exposed.
  • an eighth ion implantation 68 of a p-type impurity such as boron is performed using the resist mask 58 as a mask.
  • the acceleration voltage and the dose amount of the eighth ion implantation 68 may be about 65 keV and about 3.0 ⁇ 10 15 / cm 2 , respectively.
  • the eighth ion implantation 68 is also performed in a portion corresponding to a p + high concentration region forming region (not shown) inside the pGND region 6.
  • dotted lines near the surfaces of the n ⁇ diffusion region 2, the p diffusion region 3 and the p drain drift region 43 represent the p-type impurity implanted by the eighth ion implantation 68 (the same applies to FIG. 17).
  • a resist mask 59 is formed on the surface of the p-type bulk substrate 1 to correspond to the formation regions of the n + high concentration region 2a and the n + high concentration region 4a. Expose the area to be exposed.
  • a ninth ion implantation 69 of an n-type impurity such as arsenic (As) is performed using the resist mask 59 as a mask.
  • the acceleration voltage and the dose amount of the ninth ion implantation 69 may be, for example, about 65 keV and about 4.0 ⁇ 10 15 / cm 2 , respectively.
  • dotted lines near the surface of the n ⁇ diffusion region 2 and n ⁇ diffusion region 4 are the n type implanted by the ninth ion implantation 69. It represents an impurity.
  • n ⁇ channel region 44, p + source region 41, p + drain region 42, p + high concentration region 3a, n + high concentration region 2a, n + high concentration region 4a, and A p + high concentration region (not shown) inside the pGND region 6 is formed.
  • an interlayer insulating film 8 having a thickness of 1.0 ⁇ m is deposited by the CVD method.
  • the interlayer insulating film 8 is selectively removed by photolithography to form a plurality of contact holes.
  • an aluminum (Al) film having a thickness of 1.0 ⁇ m is deposited on the interlayer insulating film 8.
  • the aluminum film is formed inside the p + source region 41, the p + drain region 42, the p + high concentration region 3a, the n + high concentration region 2a, the n + high concentration region 4a, and the pGND region 6 through each contact hole. It is in contact with a p + high concentration region (not shown).
  • the aluminum film is patterned to form a source electrode 47, a drain electrode 48, a VB electrode 2b, a VS electrode 3b, a GND electrode 5b, and an aluminum wiring (not shown).
  • a high-voltage IC 100 shown in FIGS. 1 to 3 is completed by forming a passivation film 9 having a thickness of 1.0 ⁇ m by plasma CVD.
  • the PMOS 12, NMOS 13, resistor, capacitor, and the like are formed on the p-type bulk substrate 1 on which the clamping PMOS 14 is formed by adding a general manufacturing process to the method for manufacturing the high voltage IC 100 described above.
  • the timing for forming the PMOS 12, NMOS 13, resistor, capacitor (capacitance), and the like can be variously changed according to the design conditions of the high voltage IC 100.
  • Each region of the PMOS 12 and the NMOS 13 may be formed together with a region having the same diffusion depth and impurity concentration of the clamping PMOS 14, for example.
  • the control circuit 16 generates a low-side level on / off signal.
  • the low-side level on / off signal is input to the high-side drive circuit 10 via the level shifter 15.
  • the high side drive circuit 10 operates at a potential between the intermediate potential VS and the power supply potential VB with the intermediate potential VS as a reference potential.
  • the potential applied to the VS terminal varies from 0V to several hundred volts.
  • the power supply potential VB is higher than the intermediate potential VS by about 15V, for example.
  • the ON / OFF signal input to the high side drive circuit 10 is input to the gate of the first IGBT 101 on the high side via the NOT circuit and the gate drive circuit 11 at the subsequent stage.
  • the first IGBT 101 is turned on / off based on an on / off signal from the control circuit 16. Since the power supply potential VB is higher than the intermediate potential VS in the normal operation of the high voltage IC 100, the parasitic pnp bipolar transistor 18 does not operate. Further, since the power supply potential VB is higher than the intermediate potential VS, the clamping PMOS 14 is in an off state, and no current flows through the clamping PMOS 14.
  • the clamping PMOS 14 is turned on, and from the VS electrode 3 b via the clamping PMOS 14.
  • a current flows to the VB electrodes 2b and 4b.
  • the base current flowing between the base and the emitter of the parasitic pnp bipolar transistor 18 can be reduced.
  • the current flowing in the clamping PMOS 14 is mainly a parasitic pn formed by the p + drain region 42 and the n ⁇ diffusion region 2 as the back gate. This is because the diode is turned on.
  • the clamping PMOS 14 is assumed to be a PMOS having the same structure (hereinafter referred to as reverse clamping PMOS) having the p + source region 41 as a drain, the p + drain region 42 as a source, and the n ⁇ diffusion region 2 as a back gate. . Since the channel has bidirectionality, even if it is a PMOS for reverse clamping, a drain current can flow from the source to the drain by applying a gate voltage lower than the threshold voltage to the source as in a normal MOSFET. it can.
  • the reverse clamping PMOS has a drain, a gate, and a back gate connected to the VB terminal and a source connected to the VS terminal. Therefore, when the power supply potential VB is lower than the intermediate potential VS by the absolute value of the threshold voltage of the clamping PMOS 14, a voltage higher than the absolute value of the threshold voltage is applied between the gate and the source of the reverse clamping PMOS. Therefore, the reverse clamping PMOS is turned on, and the channel current of the clamping PMOS 14 flows.
  • the threshold voltage of the reverse clamping PMOS is higher than the threshold voltage of the clamping PMOS 14 due to the back gate effect. Has also declined.
  • the gate and the source are electrically connected to the VB electrode to which the power supply potential VB of the high-side drive circuit is applied, and the intermediate becomes the reference potential of the high-side drive circuit.
  • a negative voltage surge is applied by providing a high-side drive circuit area with a clamping PMOS with a threshold voltage of about -0.1 V to -0.6 V in which the drain electrode is electrically connected to the VS electrode to which the potential VS is applied. Current can be passed through the clamping PMOS.
  • the operation of the parasitic pnp bipolar transistor due to a negative voltage surge can be suppressed in a high voltage IC manufactured by a self-isolation IC process using a p-type bulk substrate. Therefore, it is possible to prevent a large current from flowing between the VS terminal to which a high voltage (up to Vdc high potential side potential) is applied and the GND terminal, and to prevent the high breakdown voltage IC from being destroyed. be able to.
  • a high-breakdown voltage IC is manufactured at low cost by only ion implantation and thermal diffusion by a self-isolation IC process that does not require a special element isolation process, using an inexpensive bulk substrate. Can do. Further, there is no need to provide a bypass capacitor connected between the VB terminal and the VS terminal as an external component. Thereby, an inexpensive high voltage IC can be provided.
  • the clamping PMOS can be formed in the high-side driving circuit area together with the PMOS and the NMOS constituting the gate driving circuit. For this reason, the effect which avoids the destruction by a negative voltage surge can be improved.
  • a clamping PMOS can be formed in the high-side drive circuit region, even when a bypass capacitor connected as an external component is not provided between the VB terminal and the VS terminal or when the distance is long. The effect of avoiding the breakdown due to the negative voltage surge can be improved, and the degree of freedom in layout design is increased.
  • FIG. 18 is a circuit diagram of the semiconductor device according to the second embodiment.
  • FIG. 19 is a plan view schematically showing a cross-sectional structure of the semiconductor device according to the second embodiment.
  • the planar structure of the semiconductor device according to the second embodiment is the same as the planar structure of the semiconductor device according to the first embodiment. That is, FIG. 19 shows a cross-sectional structure taken along section line AA ′ of FIG.
  • the high voltage IC 120 according to the second embodiment is different from the high voltage IC 100 according to the first embodiment in that a bypass capacitor 81 is connected between the VB terminal and the VS terminal (FIG. 18).
  • the bypass capacitor 81 is formed in the vicinity of the gate electrode 46 of the clamping PMOS 14 in the interlayer insulating film 8.
  • the bypass capacitor 81 includes a gate electrode 46 of the clamping PMOS 14, an insulating film 83, and a conductor (hereinafter referred to as a capacitor electrode) 82.
  • the capacitor electrode 82 is provided on the opposite side to the gate insulating film 45 side of the gate electrode 46 via an insulating film 83.
  • the capacitor electrode 82 is connected to the VS electrode 3b by, for example, aluminum wiring. That is, the capacitor electrode 82 is electrically connected to the p + drain region 42 of the clamping PMOS 14 in a low resistance state.
  • the insulating film 83 is preferably made of a high dielectric material such as zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), or lanthanum oxide (La 2 O 3 ).
  • the reason is that the capacity of the bypass capacitor 81 can be increased.
  • the thickness of the insulating film 83 may be, for example, 250 mm.
  • the same effect as that of the first embodiment can be obtained.
  • the semiconductor device according to the second embodiment is highly effective in a device having a configuration in which a bypass capacitor is not provided therein, such as an intelligent power module (IPM).
  • IPM intelligent power module
  • a bypass capacitor can be formed in the high-side drive circuit region together with the PMOS and NMOS constituting the gate drive circuit. For this reason, the effect which avoids destruction by a negative voltage surge can be improved rather than the case where a bypass capacitor is connected as an external component.
  • FIG. 20 is a characteristic diagram showing electrical characteristics of the p-channel MOSFET for clamping.
  • FIG. 20 shows the relationship between the drain current and the drain-source voltage (VS terminal-VB terminal voltage) when the gate-source voltage Vgs of the clamping PMOS 14 is 0V.
  • the threshold voltage of the clamping PMOS 14 was set to ⁇ 0.15V.
  • the area of the parasitic pnp bipolar transistor 18 was 0.2 mm 2 in the case of a general high voltage IC.
  • the drain-source voltage is less than the absolute value of the threshold voltage of the clamping PMOS 14, that is, less than 0.15 V, no current flows between the drain and source of the clamping PMOS 14.
  • the drain potential of the clamping PMOS 14 becomes 0.15 V or more higher than the source potential, an inversion layer is formed in the n ⁇ channel region 44, and a current flows between the drain and source of the clamping PMOS 14.
  • the current that flows when the drain-source voltage is 0.0 V to 0.6 V is the channel current of the clamping PMOS 14 (the drain-source voltage 0.6 V is indicated by an arrow 91).
  • the current that flows when the drain-source voltage is 0.6 V or more is the current that flows in the parasitic pn diode formed by the p + drain region 42 and the n ⁇ diffusion region 2 of the clamping PMOS 14.
  • FIG. 21 is a characteristic diagram showing electrical characteristics when the p-channel MOSFET for clamping is on.
  • FIG. 22 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the example when a negative voltage surge is applied.
  • FIG. 21 is a characteristic diagram showing electrical characteristics when the p-channel MOSFET for clamping is on.
  • FIG. 22 is a characteristic diagram illustrating electrical characteristics of the semiconductor device according to the example when a negative voltage surge is applied.
  • the drain electrode 48 of the clamping PMOS 14 is connected to the VS electrode 3b, and the source electrode 47 is connected to the VB electrode 2b.
  • the present invention can be variously modified.
  • the dimensions of each part are variously set according to required specifications.
  • the semiconductor device according to the present invention is useful for a power semiconductor device used for a power conversion device such as an inverter or a power supply device such as various industrial machines.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ｐ型バルク基板（１）のおもて面側に設けられたｎ-拡散領域（２）の表面層には、ｐ拡散領域（３）が選択的に設けられる。ｎ-拡散領域（２）には、電源電位（ＶＢ）が印加され、ハイサイド駆動回路のＰＭＯＳ（１２）と、クランプ用ＰＭＯＳ（１４）とが配置される。ｐ拡散領域（３）には、中間電位（ＶＳ）が印加され、ハイサイド駆動回路のＮＭＯＳ（１３）が配置される。ハイサイド駆動回路は、中間電位（ＶＳ）を基準電位として、中間電位（ＶＳ）と電源電位（ＶＢ）との間の電位で動作する。クランプ用ＰＭＯＳ（１４）の閾値電圧は－０．１Ｖ～－０．６Ｖ程度である。クランプ用ＰＭＯＳ（１４）のｐ+ソース領域（４１）およびゲート電極（４６）はＶＢ電極（２ｂ）に接続される。クランプ用ＰＭＯＳ（１４）のｐ+ドレイン領域（４２）はＶＳ電極（３ｂ）に接続される。これにより、サージによる破壊を防止することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　従来、産業用インバータにおいて電力変換用ブリッジ回路を構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のスイッチング素子のゲート駆動に用いる半導体素子として、入力側と出力側とを電気的に絶縁するトランスやフォトカプラが公知である。また、近年、主に低容量のインバータ用途において、低コスト化のために、入力側と出力側とを電気的に絶縁しない高耐圧ＩＣ（ＨＶＩＣ）が用いられている（例えば、下記非特許文献１，２参照）。
　従来の高耐圧ＩＣの回路構成について説明する。図２３は、従来の高耐圧ＩＣを示す回路図である。図２３に示す高耐圧ＩＣ２００は、電力変換用ブリッジ回路の一相分を構成する第１，２ＩＧＢＴ１０１，１０２を駆動する回路である。第１，２ＩＧＢＴ１０１，１０２は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続される。ＶＳ端子は、第１ＩＧＢＴ１０１と第２ＩＧＢＴ１０２との接続点１０５に接続される。接続点１０５は、第１，２ＩＧＢＴ１０１，１０２で構成されるブリッジ回路の出力点である。
　高耐圧ＩＣ２００は、一般的に、ハイサイド駆動回路１１０、ローサイド駆動回路（不図示）、レベルシフタ１１５、制御回路１１６を備える。ハイサイド駆動回路１１０は、ゲート駆動回路１１１、レベルシフト抵抗１１９などを備える。ゲート駆動回路１１１は、ハイサイド側のｐチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ、以下、ＰＭＯＳとする）１１２と、ローサイド側のｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）１１３とが相補うように接続されたＣＭＯＳ（相補型ＭＯＳ）回路よりなる。符号１０３，１０４，１１７はＦＷＤ（還流ダイオード）である。
　制御回路１１６は、グランド電位ＧＮＤを基準として動作し、第１ＩＧＢＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号、および第２ＩＧＢＴ１０２をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。レベルシフタ１１５は、制御回路１１６によって生成されたローサイドレベルのオン・オフ信号を、第１ＩＧＢＴ１０１のゲートに入力されるハイサイドレベルのオン・オフ信号に変換する。
　ハイサイド側の第１ＩＧＢＴ１０１を駆動する場合の高耐圧ＩＣ２００の動作について説明する。制御回路１１６によって第１ＩＧＢＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフタ１１５によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路１１０に入力される。ハイサイド駆動回路１１０は、中間電位ＶＳを基準電位として、中間電位ＶＳと電源電位ＶＢとの間の電位で動作する。電源電位ＶＢは、中間電位ＶＳよりも例えば１５Ｖ程度高くなっている。
　制御回路１１６からハイサイド駆動回路１１０に入力されたオン・オフ信号は、ＮＯＴ回路およびその後段のゲート駆動回路１１１を介してハイサイド側の第１ＩＧＢＴ１０１のゲートに入力される。第１ＩＧＢＴ１０１は、制御回路１１６からのオン・オフ信号に基づいてオン・オフされる。高耐圧ＩＣ２００の動作中、ＶＳ端子に印加される中間電位ＶＳは０ＶからＶｄｃまでの間で変動する。
　このような高耐圧ＩＣ２００を低コストで作製（製造）する方法として、安価なバルク基板を用いることができ、かつ特別な素子分離プロセスを必要としない自己分離技術を用いたＩＣプロセスが適している。自己分離型ＩＣプロセスによって作製された高耐圧ＩＣ２００の構造について説明する。図２４は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。図２５は、図２４の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。
　図２４，２５に示すように、ｐ型バルク基板２０１には、ハイサイド駆動回路が配置されたハイサイド駆動回路領域２１０、ハイサイド駆動回路領域２１０を囲む高耐圧分離領域２１５、高耐圧分離領域２１５を囲むローサイド領域２１６が設けられている。高耐圧分離領域２１５には、レベルシフタ１１５が配置される。ローサイド領域２１６は、ハイサイド駆動回路領域２１０と、高耐圧分離領域２１５の、レベルシフタ１１５が形成された部分とを除いた部分である。ローサイド領域２１６には、制御回路１１６が配置される。ハイサイド駆動回路領域２１０は、高耐圧分離領域２１５によってローサイド領域２１６と分離され、ローサイド領域２１６よりも６００Ｖ以上の高電位が印加可能となっている。
　ｐ型バルク基板２０１の表面層には、ｎ-拡散領域２０２が選択的に形成されている。ｎ-拡散領域２０２は、ハイサイド駆動回路領域２１０から高耐圧分離領域２１５にわたって設けられている。ｎ-拡散領域２０２には、ハイサイド駆動回路領域２１０においてハイサイド駆動回路が形成されている。具体的には、ｎ-拡散領域２０２の表面層には、ゲート駆動回路を構成する横型のＰＭＯＳ２１２および横型のＮＭＯＳ２１３が形成されている。
　ＮＭＯＳ２１３は、ｎ-拡散領域２０２の表面層に設けられたｐ-拡散領域２０３に形成される。また、ｐ型バルク基板２０１の表面層の、ｎ-拡散領域２０２の外側には、ローサイド領域２１６内にｐ-領域２０４が設けられている。ｐ型バルク基板２０１およびｐ-領域（以下、ｐ-ＧＮＤ領域とする）２０４にはグランド電位ＧＮＤが印加される。ｎ-拡散領域２０２には、ハイサイド電源電位ＶＢが印加される。ｐ-拡散領域２０３には中間電位ＶＳが印加される。
　このような高耐圧ＩＣとして、高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板上に備え、前記高電位ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域およびドレイン領域の下方に、寄生素子抑制用の埋め込み絶縁膜を有する装置が提案されている（例えば、下記特許文献１参照。）。
　また、別の高耐圧ＩＣとして、次の装置が提案されている。入出力端子と接地端子の間に接続された静電保護回路としてのｓｇＰＭＯＳトランジスタを備えている。トランジスタはソースとゲートが入出力端子に接続され、ドレインが接地端子に接続されている。トランジスタのドレインは第１Ｐ型ドレイン拡散層と第２Ｐ型ドレイン拡散層からなる二重拡散構造を備えている（例えば、下記特許文献２参照。）。
　また、別の高耐圧ＩＣとして、次の装置が提案されている。高耐圧素子が形成された高耐圧素子領域と、低耐圧素子が形成された低耐圧素子領域とが規定されたｐ-半導体基板を含む。ｐ-半導体基板の上には、ｎ+埋込み拡散層、ｎ-エピタキシャル層が形成されている（例えば、下記特許文献３（第０００３段落、第５図）参照。）。
特開２００８－２８８４７６号公報 特開２００９－１０５３９２号公報 特開２００７－２２０７６６号公報
ティー・フジヒラ（Ｔ．ＦＵＪＩＨＩＲＡ）、外４名、プロポーザル　オブ　ニュー　インターコネクション　テクニック　フォア　ベリー　ハイ－ボルテージ　ＩＣ’ｓ（Ｐｒｏｐｏｓａｌ　ｏｆ　Ｎｅｗ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ　ｆｏｒ　Ｖｅｒｙ　Ｈｉｇｈ－Ｖｏｌｔａｇｅ　ＩＣ’ｓ）、ジャパニーズ　ジャーナル　オブ　アプライド　フィジクス（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ）、１９９６年１１月、第３５巻（第１版）、第１１号、ｐ．５６５５－５６６３ ジョナサン・アダムス（Ｊｏｎａｔｈａｎ　Ａｄａｍｓ）、"コントロールＩＣ用ブートストラップ回路部品の選定"、［ｏｎｌｉｎｅ］、インターナショナル・レクティファイアー・ジャパン株式会社（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｃｔｉｆｉｅｒ　Ｊａｐａｎ）、［平成２４年９月２４日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｉｒｆ－ｊａｐａｎ．ｃｏｍ／ｔｅｃｈｎｉｃａｌ－ｉｎｆｏ／ｄｅｓｉｇｎｔｐ／ｄｔ９８－２ｊ．ｐｄｆ＞
　しかしながら、自己分離型ＩＣプロセスによって作製された高耐圧ＩＣ２００では、ハイサイド駆動回路領域２１０内に、ｐ-拡散領域２０３、ｎ-拡散領域２０２およびｐ型バルク基板２０１からなる寄生ｐｎｐバイポーラトランジスタ１１８が形成される。寄生ｐｎｐバイポーラトランジスタ１１８のベース、エミッタおよびコレクタは、それぞれ、ＶＢ端子、ＶＳ端子、ＧＮＤ端子に接続された状態となる。
　高耐圧ＩＣ２００の通常動作において、電源電位ＶＢは中間電位ＶＳよりも高いため、寄生ｐｎｐバイポーラトランジスタ１１８は動作しない。しかし、負電圧サージにより電源電位ＶＢが中間電位ＶＳよりもシリコンｐｎ接合の拡散電位である０．６Ｖ以上低下した場合、すなわちＶＢ＜（ＶＳ－０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ１１８がオン状態となる。これにより、高電圧（～Ｖｄｃの高電位側電位）が印加されたＶＳ端子とＧＮＤ端子との間に大電流が流れるため、大電流による発熱によって高耐圧ＩＣ２００が破壊される虞がある。
　このようなサージによる破壊を回避するため、通常、上記非特許文献２で提案されるように、ｐ型バルク基板２０１の外部に外付け部品としてＶＢ端子とＶＳ端子との間に接続されたバイパスコンデンサが配置される。しかしながら、レイアウト設計やコスト上の制約によりバイパスコンデンサを配置することができなかったり、レイアウト設計の制約により高耐圧ＩＣ２００から離れた位置に配置されることで十分に効果が得られないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、サージによる破壊を防止することができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体層の表面層に、第１電位が印加される第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第２電位が印加される第１導電型の第２半導体領域が設けられている。前記第１半導体領域および前記第２半導体領域に、前記第２電位を基準電位とし、前記第２電位よりも高い前記第１電位との間の電位で動作する回路が設けられている。前記第１半導体領域の内部に選択的に設けられた第１導電型のソース領域、前記第１半導体領域の内部に選択的に設けられた第１導電型のドレイン領域、および、前記第１半導体領域の、前記ソース領域と前記ドレイン領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極を有する絶縁ゲート型電界効果トランジスタが設けられている。前記絶縁ゲート型電界効果トランジスタの閾値電圧は－０．１Ｖ～－０．６Ｖである。前記ソース領域および前記ゲート電極は前記第１半導体領域に電気的に接続されている。前記ドレイン領域は前記第２半導体領域に電気的に接続されている。
　また、この発明にかかる半導体装置は、上述した発明において、絶縁体を介して、前記ゲート電極の前記ゲート絶縁膜側に対して反対側に対向する導電体をさらに備える。前記導電体は、前記ドレイン領域に電気的に接続されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体は、高誘電体材料でできていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体は、酸化ジルコニウム、酸化ハフニウムまたは酸化ランタンでできていることを特徴とする。
　上述した発明によれば、ハイサイド駆動回路の電源電位ＶＢが印加されるＶＢ電極にゲートおよびソースが電気的に接続され、ハイサイド駆動回路の基準電位となる中間電位ＶＳが印加されるＶＳ電極にドレインが電気的に接続されたクランプ用ＰＭＯＳ（絶縁ゲート型電界効果トランジスタ）をハイサイド駆動回路領域（第１半導体領域）に設けることで、負電圧サージが印加されたときにクランプ用ＰＭＯＳに電流を流すことができる。これにより、負電圧サージが印加されたときに電源電位ＶＢが中間電位ＶＳよりもシリコンｐｎ接合の拡散電位である０．６Ｖ以上低下することを抑制することができる。したがって、ｐ型バルク基板を用いて自己分離型ＩＣプロセスによって作製した高耐圧ＩＣにおいて、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。このため、高電圧（Ｖｄｃの高電位側電位）が印加されたＶＳ端子とＧＮＤ端子との間に大電流が流れることを防止することができる。
　本発明にかかる半導体装置によれば、サージによる破壊を防止することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を示す回路図である。 図２は、実施の形態１にかかる半導体装置の平面構造を模式的に示す平面図である。 図３は、図２の切断線Ａ－Ａ’における断面構造を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１８は、実施の形態２にかかる半導体装置を示す回路図である。 図１９は、実施の形態２にかかる半導体装置の断面構造を模式的に示す平面図である。 図２０は、クランプ用のｐチャネルＭＯＳＦＥＴの電気的特性を示す特性図である。 図２１は、クランプ用のｐチャネルＭＯＳＦＥＴのオン時の電気的特性を示す特性図である。 図２２は、実施例にかかる半導体装置の負電圧サージ印加時の電気的特性を示す特性図である。 図２３は、従来の高耐圧ＩＣを示す回路図である。 図２４は、従来の高耐圧ＩＣの平面構造を模式的に示す平面図である。 図２５は、図２４の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を示す回路図である。図１に示す実施の形態１にかかる半導体装置は、電力変換用ブリッジ回路（主回路）の一相分を構成する第１，２ＩＧＢＴ１０１，１０２を駆動する高耐圧ＩＣ１００である。図１に示すように、高耐圧ＩＣ１００は、ハイサイド駆動回路１０、ローサイド駆動回路（不図示）、クランプ用のエンハンストメント型ｐチャネルＭＯＳＦＥＴ（以下、クランプ用ＰＭＯＳとする）１４、レベルシフタ１５、制御回路１６を備える。
　ハイサイド駆動回路１０は、ゲート駆動回路１１、ＮＯＴ回路、レベルシフト抵抗１９などを備える。第１，２ＩＧＢＴ１０１，１０２は、高圧の主電源（正極側）Ｖｄｃと、この主電源の負極側であるグランド電位ＧＮＤとの間に直列に接続されている。ＶＳ端子は、第１ＩＧＢＴ１０１と第２ＩＧＢＴ１０２との接続点１０５に接続される。接続点１０５は、第１，２ＩＧＢＴ１０１，１０２で構成される電力変換用ブリッジ回路の出力点であり、例えば負荷であるモータなどが接続される。
　高耐圧ＩＣ１００の動作中、ＶＳ端子に印加される中間電位ＶＳは、第１ＩＧＢＴ１０１と第２ＩＧＢＴ１０２とが相補にオン・オフ（ｏｎ・ｏｆｆ）されることによって、主電源Ｖｄｃの高電位側電位（例えば４００Ｖ程度）と低電位側電位（グランド電位ＧＮＤ）との間で上昇および下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。電源電位ＶＢは、中間電位ＶＳよりも１５Ｖ程度高くなっており、基板電位（グランド電位ＧＮＤ）よりも４１５Ｖ程度高くなっている。
　ハイサイド駆動回路１０は、ＶＳ端子に印加される電位（中間電位）ＶＳを基準電位として、中間電位ＶＳと電源電位ＶＢとの間の電位で動作し、ハイサイド側の第１ＩＧＢＴ１０１を駆動する。具体的には、ハイサイド駆動回路１０は、レベルシフト抵抗１９の電圧降下を信号として、ＮＯＴ回路およびその後段のゲート駆動回路１１を介してハイサイド側の第１ＩＧＢＴ１０１のゲートにオン・オフ信号を入力する。
　ゲート駆動回路１１は、ハイサイド側のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）１２と、ローサイド側のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）１３とが相補うように接続されたＣＭＯＳ回路よりなる。具体的には、ＰＭＯＳ１２のソースはＶＢ端子に接続され、ＰＭＯＳ１２のドレインはＮＭＯＳ１３のドレインに接続されている。ＮＭＯＳ１３のソースはＶＳ端子に接続されている。ＰＭＯＳ１２とＮＭＯＳ１３との接続点は、第１ＩＧＢＴ１０１のゲートに接続されている。
　また、ＶＢ端子とＶＳ端子との間には、クランプ用ＰＭＯＳ１４が接続されている。具体的には、クランプ用ＰＭＯＳ１４のソースおよびゲートはＶＢ端子に接続されている。クランプ用ＰＭＯＳ１４のドレインは、ＶＳ端子に接続されている。クランプ用ＰＭＯＳ１４の閾値電圧は、－０．１Ｖ～－０．６Ｖ程度である。クランプ用ＰＭＯＳ１４の耐圧は１５Ｖ以上であるのが好ましい。なお、ここでいう閾値電圧とは、ゲート電圧を０Ｖから上昇あるいは降下させた際に、チャネルが弱反転状態から強反転状態に変わる時のゲート電圧のことである。
　制御回路１６は、グランド電位ＧＮＤを基準として動作し、第１ＩＧＢＴ１０１をオン・オフするためのローサイドレベルのオン・オフ信号、および第２ＩＧＢＴ１０２をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。レベルシフタ１５は、制御回路１６によって生成されたローサイドレベルのオン・オフ信号を、第１ＩＧＢＴ１０１のゲートに入力されるハイサイドレベルのオン・オフ信号に変換する。符号１０３，１０４，１７はＦＷＤ（還流ダイオード）である。
　高耐圧ＩＣ１００は、例えばｐ型バルク基板上に自己分離技術を用いたＩＣプロセスによって製造される。高耐圧ＩＣ１００の平面構造について説明する。図２は、実施の形態１にかかる半導体装置の平面構造を模式的に示す平面図である。図２に示すように、ｐ型バルク基板１上には、ハイサイド駆動回路１０が配置されたハイサイド駆動回路領域１０ａ、ハイサイド駆動回路１０の耐圧を確保する高耐圧分離領域１５ａ、高耐圧分離領域１５ａを囲むローサイド領域１６ａが設けられている。
　ハイサイド駆動回路領域１０ａの周囲には、ハイサイド駆動回路領域１０ａを囲むように高耐圧分離領域１５ａが配置される。ハイサイド駆動回路領域１０ａは、高耐圧分離領域１５ａによってローサイド領域１６ａと分離され、ローサイド領域１６ａよりも６００Ｖ以上の高電位が印加可能となっている。ハイサイド駆動回路領域１０ａには、例えばハイサイド駆動回路領域１０ａと高耐圧分離領域１５ａとの境界付近においてハイサイド駆動回路１０を囲むようにＶＢ電極４ｂが配置される。
　ハイサイド駆動回路領域１０ａ内には、高耐圧ＩＣ１００の設計条件に応じて図示省略するＶＢ電極およびＶＳ電極が選択的に配置される。ハイサイド駆動回路領域１０ａ内にＶＢ電極およびＶＳ電極を配置することにより、ノイズとなるキャリアを引き抜くことができる。高耐圧分離領域１５ａには、レベルシフタ１５が配置される。ローサイド領域１６ａは、ハイサイド駆動回路領域１０ａと、高耐圧分離領域１５ａの、レベルシフタ１５が形成された部分とを除いた部分である。ローサイド領域１６ａには、制御回路１６が配置される。レベルシフタ１５をローサイド領域１６ａに形成することもできる。
　次に、高耐圧ＩＣ１００の断面構造について説明する。図３は、図２の切断線Ａ－Ａ’における断面構造を示す断面図である。図３に示すように、高耐圧ＩＣ１００は、ｐ型バルク基板１に自己分離型ＩＣプロセスによって作製された素子分離構造を有する。ｐ型バルク基板１の表面層には、ｎ-拡散領域２が選択的に形成されている。ｎ-拡散領域２は、ハイサイド駆動回路領域１０ａに設けられている。ｎ-拡散領域２の拡散深さは、例えば１０μｍ程度であってもよい。ｎ-拡散領域２の表面層には、ｐ拡散領域３が選択的に設けられている。
　ｎ-拡散領域２およびｐ拡散領域３には、ハイサイド駆動回路１０が設けられている。ｎ-拡散領域２には、クランプ用ＰＭＯＳ１４が設けられている。図３には、ハイサイド駆動回路１０の構成部のうち、ゲート駆動回路１１を構成する横型のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）１２および横型のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）１３を示す。ｎ-拡散領域２には、ｎ-拡散領域２の内部に設けられたｎ+高濃度領域２ａを介して電気的に接続されたＶＢ電極２ｂから電源電位ＶＢが印加される。ｐ拡散領域３には、ｐ拡散領域３の内部に設けられたｐ+高濃度領域３ａを介して電気的に接続されたＶＳ電極３ｂから中間電位ＶＳ（接続点１０５の電位）が印加される。
　具体的には、ＰＭＯＳ１２は、ｎ-拡散領域２の表面層に形成されている。ＰＭＯＳ１２は、ｐ+ソース領域２１、ｐ+ドレイン領域２２、ゲート絶縁膜２３、ゲート電極２４、ソース電極２５およびドレイン電極２６を備える。ｐ+ソース領域２１およびｐ+ドレイン領域２２は、ｎ-拡散領域２の内部に互いに離れて設けられる。ｐ+ソース領域２１およびｐ+ドレイン領域２２の拡散深さは、ｐ拡散領域３の拡散深さよりも浅い。ゲート電極２４は、ｎ-拡散領域２の、ｐ+ソース領域２１とｐ+ドレイン領域２２とに挟まれた部分の表面にゲート絶縁膜２３を介して設けられている。ソース電極２５およびドレイン電極２６は、それぞれｐ+ソース領域２１およびｐ+ドレイン領域２２に電気的に接続されている。ソース電極２５は、例えばアルミニウム配線によってＶＢ電極２ｂに接続される。
　ＮＭＯＳ１３は、ｐ拡散領域３の表面層に形成されている。ＮＭＯＳ１３は、ｎ+ソース領域３１、ｎ+ドレイン領域３２、ゲート絶縁膜３３、ゲート電極３４、ソース電極３５およびドレイン電極３６を備える。ｎ+ソース領域３１およびｎ+ドレイン領域３２は、ｐ拡散領域３の内部に互いに離れて設けられている。ゲート電極３４は、ｐ拡散領域３の、ｎ+ソース領域３１とｎ+ドレイン領域３２とに挟まれた部分の表面にゲート絶縁膜３３を介して設けられている。ソース電極３５およびドレイン電極３６は、それぞれｎ+ソース領域３１およびｎ+ドレイン領域３２に電気的に接続されている。ソース電極３５は、例えばアルミニウム配線によってＶＳ電極３ｂに接続される。
　クランプ用ＰＭＯＳ１４は、ｎ-拡散領域２の表面層に形成されている。クランプ用ＰＭＯＳ１４は、ｐ+ソース領域４１、ｐ+ドレイン領域４２、ｐドレインドリフト領域４３、ｎ-チャネル領域４４、ゲート絶縁膜４５、ゲート電極４６、ソース電極４７およびドレイン電極４８を備える。クランプ用ＰＭＯＳ１４において、ｐ+ソース領域４１およびｐ+ドレイン領域４２は、ｎ-拡散領域２の内部に互いに離れて設けられている。ｐ+ソース領域４１およびｐ+ドレイン領域４２の拡散深さは、ｐ拡散領域３の拡散深さよりも浅い。ｐドレインドリフト領域４３は、ｐ+ドレイン領域４２を覆うようにｎ-拡散領域２の内部に設けられている。
　ｎ-チャネル領域４４は、ｐ+ソース領域４１とｐドレインドリフト領域４３との間に設けられている。ゲート電極４６は、ｎ-拡散領域２の、ｐ+ソース領域４１とｐ+ドレイン領域４２とに挟まれた部分の表面にゲート絶縁膜４５を介して設けられている。ソース電極４７およびドレイン電極４８は、それぞれｐ+ソース領域４１およびｐ+ドレイン領域４２に電気的に接続されている。ゲート電極４６およびソース電極４７は、例えばアルミニウム配線によってＶＢ電極２ｂに接続される。ドレイン電極４８は、例えばアルミニウム配線によってＶＳ電極３ｂに接続される。
　クランプ用ＰＭＯＳ１４のチャネル長Ｌおよびチャネル幅Ｗは、それぞれ、例えば１．７μｍおよび２５０００μｍであってもよい。クランプ用ＰＭＯＳ１４のチャネル長Ｌとは、ｐ+ソース領域４１とｐドレインドリフト領域４３との間の最短距離である。クランプ用ＰＭＯＳ１４のチャネル幅Ｗは、チャネル長Ｌに直交する方向のチャネル部の幅である。図３では、ＰＭＯＳ１２とＮＭＯＳ１３との間にクランプ用ＰＭＯＳ１４を図示しているが、クランプ用ＰＭＯＳ１４はハイサイド駆動回路領域１０ａ内に配置され、ＶＢ端子とＶＳ端子との間に電気的に接続されていればよい。また、クランプ用ＰＭＯＳ１４の配置面積が広い程、より本発明の効果が得られる。
　また、ｐ型バルク基板１の表面層の、ｎ-拡散領域２の外側には、例えばｎ-拡散領域２よりも浅い深さでｎ-拡散領域４が設けられている。ｎ-拡散領域４は、ｎ-拡散領域２に接し、かつｎ-拡散領域２の周囲を囲む。ｎ-拡散領域４には、ｎ-拡散領域４内部のｎ+高濃度領域４ａを介して電気的に接続されたＶＢ電極４ｂから電源電位ＶＢが印加される。ｎ+高濃度領域４ａおよびＶＢ電極４ｂは、ハイサイド駆動回路領域１０ａの周囲を囲む。ｎ-拡散領域２から、ｎ+高濃度領域４ａの外側の端部までがハイサイド駆動回路領域１０ａである。
　ｐ型バルク基板１の表面層のｎ-拡散領域４の外側には、ｎ-拡散領域４の周囲を囲み、かつｎ-拡散領域４に接するｐ-領域５が設けられている。ｎ-拡散領域４およびｐ-領域５の内部には、ｎ-拡散領域４とｐ-領域５との境界にｐ領域６が設けられている。ｐ-領域（以下、ｐ-ＧＮＤ領域とする）５およびｐ領域（以下、ｐＧＮＤ領域とする）６には、ｐＧＮＤ領域６内部のｐ+高濃度領域（不図示）を介して電気的に接続されたＧＮＤ電極５ｂからグランド電位ＧＮＤが印加される。ｐ-ＧＮＤ領域５およびｐＧＮＤ領域６は、ｐ型バルク基板１をグランド電位ＧＮＤに固定する機能を有する。
　ｎ-拡散領域４、ｐ-ＧＮＤ領域５およびｐＧＮＤ領域６は、高耐圧分離領域１５ａを構成する。具体的には、ｎ+高濃度領域４ａの外側の端部からｐ-ＧＮＤ領域５の外側の端部までが高耐圧分離領域１５ａである。ｎ+高濃度領域４ａの外側の端部からｐＧＮＤ領域６の内側の端部までの距離Ｔは、耐圧６００Ｖである場合に１００μｍ程度であり、耐圧１２００Ｖである場合に２００μｍ程度である。
　ｎ+高濃度領域４ａの外側の端部から外側の、シフトレジスタ（不図示）が形成された部分を除いた部分がローサイド領域１６ａである。符号７はＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）などの局部絶縁膜である。符号８はＢＰＳＧ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）等の層間絶縁膜である。符号９はシリコン窒化膜（Ｓｉ3Ｎ4膜）などからなるパッシベーション膜である。
　また、高耐圧ＩＣ１００は、後述するように自己分離技術を用いたＩＣプロセス（自己分離型ＩＣプロセス）によって作製される。このため、ハイサイド駆動回路領域１０ａ内には、ｐ拡散領域３をエミッタとし、ｎ-拡散領域２をベースとし、ｐ型バルク基板１をコレクタとする寄生ｐｎｐバイポーラトランジスタ１８が形成される。寄生ｐｎｐバイポーラトランジスタ１８のベース、エミッタおよびコレクタは、それぞれ、ＶＢ端子、ＶＳ端子、ＧＮＤ端子に接続された状態となる。
　次に、高耐圧ＩＣ１００の製造方法について説明する。主に、クランプ用ＰＭＯＳ１４の製造工程について説明する。図４～１７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、比抵抗が例えば３００Ωｃｍ程度のシリコンからなるｐ型バルク基板１を用意する。次に、ｐ型バルク基板１の表面にレジストマスク５１を形成し、ｎ-拡散領域２の形成領域に対応する部分を露出させる。
　次に、レジストマスク５１をマスクとして例えばリン（Ｐ）などのｎ型不純物の第１イオン注入６１を行う。図４において、ｐ型バルク基板１表面近傍の点線は、第１イオン注入６１されたｎ型不純物をあらわしている（図５，６においても同様）。第１イオン注入６１の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および２．０×１０13／ｃｍ2程度であってもよい。
　次に、図５に示すように、レジストマスク５１の除去後、ｐ型バルク基板１の表面にレジストマスク５２を形成し、ｎ-拡散領域４の形成領域に対応する部分を露出させる。次に、レジストマスク５２をマスクとして例えばリンなどのｎ型不純物の第２イオン注入６２を行う。第２イオン注入６２の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および４．０×１０12／ｃｍ2程度であってもよい。図５において、ｐ型バルク基板１表面近傍の点線（第１イオン注入６１されたｎ型不純物を示す点線よりも細かい点線）は、第２イオン注入６２されたｎ型不純物をあらわしている（図６においても同様）。
　次に、図６に示すように、レジストマスク５２の除去後、ｐ型バルク基板１の表面にレジストマスク５３を形成し、ｐ-ＧＮＤ領域５の形成領域に対応する部分を露出させる。次に、レジストマスク５３をマスクとして例えばボロン（Ｂ）などのｐ型不純物の第３イオン注入６３を行う。第３イオン注入６３の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および３．０×１０12／ｃｍ2程度であってもよい。
　図６において、ｐ型バルク基板１表面近傍の点線（第１，２イオン注入６１，６２されたｎ型不純物を示す点線よりも粗い点線）は、第３イオン注入６３されたｐ型不純物をあらわしている。次に、レジストマスク５３の除去後、例えば窒素（Ｎ2）雰囲気下において１２００℃程度の温度の熱処理を３００分程度行い、ｐ型バルク基板１に第１～３イオン注入６１～６３されたｎ型不純物およびｐ型不純物を熱拡散させる。これにより、図７に示すように、ｎ-拡散領域２、ｎ-拡散領域４およびｐ-ＧＮＤ領域５が形成される。
　次に、図８に示すように、ｐ型バルク基板１の、ｎ-拡散領域２が形成された側の表面（以下、単に表面とする）にレジストマスク５４を形成し、ｐＧＮＤ領域６の形成領域に対応する部分を露出させる。次に、レジストマスク５４をマスクとして例えばボロンなどのｐ型不純物の第４イオン注入６４を行う。第４イオン注入６４の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および４．０×１０13／ｃｍ2程度であってもよい。図８において、ｐ-ＧＮＤ領域５表面近傍の点線は、第４イオン注入６４されたｐ型不純物をあらわしている（図９においても同様）。
　次に、図９に示すように、レジストマスク５４の除去後、ｐ型バルク基板１の表面にレジストマスク５５を形成し、ｐ拡散領域３の形成領域に対応する部分を露出させる。次に、レジストマスク５５をマスクとして例えばボロンなどのｐ型不純物の第５イオン注入６５を行う。第５イオン注入６５の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および５．０×１０13／ｃｍ2程度であってもよい。
　図９において、ｎ-拡散領域２表面近傍の点線（第４イオン注入６４されたｐ型不純物を示す点線よりも粗い点線）は、第５イオン注入６５されたｐ型不純物をあらわしている。次に、レジストマスク５５の除去後、例えば窒素雰囲気下において１１５０℃程度の温度の熱処理を２４０分程度行い、ｐ型バルク基板１に第４，５イオン注入６４，６５されたｐ型不純物を熱拡散させる。これにより、図１０に示すように、ｐ拡散領域３およびｐＧＮＤ領域６が形成される。
　次に、図１１に示すように、ｐ型バルク基板１の表面にレジストマスク５６を形成し、クランプ用ＰＭＯＳ１４のｐドレインドリフト領域４３の形成領域に対応する部分を露出させる。次に、レジストマスク５６をマスクとして例えばボロンなどのｐ型不純物の第６イオン注入６６を行う。第６イオン注入６６の加速電圧およびドーズ量は、それぞれ、例えば５０ｋｅＶ程度および４．０×１０13／ｃｍ2程度であってもよい。図１１において、ｎ-拡散領域２表面近傍の点線は、第６イオン注入６６されたｐ型不純物をあらわしている。
　次に、レジストマスク５６の除去後、例えば窒素雰囲気下において１１５０℃程度の温度の熱処理を９０分程度行い、ｐ型バルク基板１に第６イオン注入６６されたｐ型不純物を熱拡散させる。これにより、図１２に示すように、ｐドレインドリフト領域４３が形成される。次に、図１３に示すように、酸素（Ｏ2）雰囲気下に１０００℃程度の温度の熱酸化処理を９０分程度行い、局部絶縁膜７を形成する。
　次に、図１４に示すように、ｐ型バルク基板１の表面にレジストマスク５７を形成し、クランプ用ＰＭＯＳ１４のｎ-チャネル領域４４の形成領域に対応する部分を露出させる。次に、レジストマスク５７をマスクとして例えばボロンなどのｐ型不純物の第７イオン注入６７を行う。第７イオン注入６７の加速電圧およびドーズ量は、それぞれ、例えば１２０ｋｅＶ程度および１．０×１０12／ｃｍ2程度であってもよい。図１４において、ｎ-拡散領域２表面近傍の点線は、第７イオン注入６７されたｐ型不純物をあらわしている。第７イオン注入６７されたｐ型不純物によって、ｎ-拡散領域２の、ｎ-チャネル領域４４の形成領域に対応する部分のｎ型不純物濃度が低くなる。
　次に、図１５に示すように、酸素雰囲気下で熱酸化することにより、ｐ型バルク基板１の表面に厚さ５０Åのシリコン酸化膜７１を形成する。シリコン酸化膜７１は、ゲート絶縁膜２３，３３，４５となる。次に、減圧ＣＶＤ（化学気相成長）法により、シリコン酸化膜７１上に厚さ３０００Åのドープドポリシリコン膜７２を形成してパターニングする。これにより、ゲート電極２４，３４，４６が形成される。
　次に、図１６に示すように、ｐ型バルク基板１の表面にレジストマスク５８を形成し、クランプ用ＰＭＯＳ１４のｐ+ソース領域４１およびｐ+ドレイン領域４２の形成領域とｐ+高濃度領域３ａの形成領域とに対応する部分を露出させる。次に、レジストマスク５８をマスクとして例えばボロンなどのｐ型不純物の第８イオン注入６８を行う。第８イオン注入６８の加速電圧およびドーズ量は、それぞれ、例えば６５ｋｅＶ程度および３．０×１０15／ｃｍ2程度であってもよい。このとき、ｐＧＮＤ領域６内部の図示省略するｐ+高濃度領域の形成領域に対応する部分にも第８イオン注入６８を行う。図１６において、ｎ-拡散領域２、ｐ拡散領域３およびｐドレインドリフト領域４３の表面近傍の点線は、第８イオン注入６８されたｐ型不純物をあらわしている（図１７においても同様）。
　次に、図１７に示すように、レジストマスク５８の除去後、ｐ型バルク基板１の表面にレジストマスク５９を形成し、ｎ+高濃度領域２ａおよびｎ+高濃度領域４ａの形成領域に対応する部分を露出させる。次に、レジストマスク５９をマスクとして例えば砒素（Ａｓ）などのｎ型不純物の第９イオン注入６９を行う。第９イオン注入６９の加速電圧およびドーズ量は、それぞれ、例えば６５ｋｅＶ程度および４．０×１０15／ｃｍ2程度であってもよい。図１７において、ｎ-拡散領域２およびｎ-拡散領域４の表面近傍の点線（第８イオン注入６８されたｐ型不純物を示す点線よりも細かい点線）は、第９イオン注入６９されたｎ型不純物をあらわしている。
　次に、レジストマスク５９の除去後、熱処理を行い、ｐ型バルク基板１に第７～９イオン注入６７～６９されたｎ型不純物およびｐ型不純物を熱拡散させる。これにより、図３に示すように、ｎ-チャネル領域４４、ｐ+ソース領域４１、ｐ+ドレイン領域４２、ｐ+高濃度領域３ａ、ｎ+高濃度領域２ａ、ｎ+高濃度領域４ａ、および、ｐＧＮＤ領域６内部の図示省略するｐ+高濃度領域が形成される。次に、ＣＶＤ法により厚さ１．０μｍの層間絶縁膜８を堆積する。次に、フォトリソグラフィにより層間絶縁膜８を選択的に除去し、複数のコンタクトホールを形成する。
　次に、層間絶縁膜８上に例えば厚さ１．０μｍのアルミニウム（Ａｌ）膜を堆積する。アルミニウム膜は、各コンタクトホールを介してｐ+ソース領域４１、ｐ+ドレイン領域４２、ｐ+高濃度領域３ａ、ｎ+高濃度領域２ａ、ｎ+高濃度領域４ａ、および、ｐＧＮＤ領域６内部の図示省略するｐ+高濃度領域に接する。次に、アルミニウム膜をパターニングし、ソース電極４７、ドレイン電極４８、ＶＢ電極２ｂ、ＶＳ電極３ｂ、ＧＮＤ電極５ｂ、およびアルミニウム配線（不図示）を形成する。
　次に、プラズマＣＶＤ法により厚さ１．０μｍのパッシベーション膜９を形成することにより、図１～３に示す高耐圧ＩＣ１００が完成する。ＰＭＯＳ１２、ＮＭＯＳ１３、抵抗、コンデンサなどは、上述した高耐圧ＩＣ１００の製造方法に一般的な製造工程を追加することによって、クランプ用ＰＭＯＳ１４の形成されたｐ型バルク基板１上に形成される。ＰＭＯＳ１２、ＮＭＯＳ１３、抵抗、キャパシタ（容量）などを形成するタイミングは、高耐圧ＩＣ１００の設計条件に合わせて種々変更可能である。ＰＭＯＳ１２およびＮＭＯＳ１３の各領域は、例えばクランプ用ＰＭＯＳ１４の、拡散深さおよび不純物濃度が等しい領域とともに形成してもよい。
　次に、ハイサイド側の第１ＩＧＢＴ１０１を駆動する場合の高耐圧ＩＣ１００の動作について説明する。制御回路１６によってローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフタ１５を介してハイサイド駆動回路１０に入力される。ハイサイド駆動回路１０は、中間電位ＶＳを基準電位として、中間電位ＶＳと電源電位ＶＢとの間の電位で動作する。高耐圧ＩＣ１００の動作中、ＶＳ端子に印加される電位は０Ｖから数百Ｖまで変化する。電源電位ＶＢは、中間電位ＶＳよりも例えば１５Ｖ程度高くなっている。
　ハイサイド駆動回路１０に入力されたオン・オフ信号は、ＮＯＴ回路およびその後段のゲート駆動回路１１を介してハイサイド側の第１ＩＧＢＴ１０１のゲートに入力される。第１ＩＧＢＴ１０１は、制御回路１６からのオン・オフ信号に基づいてオン・オフされる。高耐圧ＩＣ１００の通常動作において電源電位ＶＢが中間電位ＶＳよりも高いため、寄生ｐｎｐバイポーラトランジスタ１８は動作しない。また、電源電位ＶＢが中間電位ＶＳよりも高いため、クランプ用ＰＭＯＳ１４はオフ状態であり、クランプ用ＰＭＯＳ１４に電流は流れない。
　一方、負電圧サージが印加され、電源電位ＶＢが中間電位ＶＳよりもクランプ用ＰＭＯＳ１４の閾値電圧の絶対値以上低下した場合、クランプ用ＰＭＯＳ１４がオン状態となり、クランプ用ＰＭＯＳ１４を介してＶＳ電極３ｂからＶＢ電極２ｂ，４ｂへ電流が流れる。これにより、寄生ｐｎｐバイポーラトランジスタ１８のベース－エミッタ間に流れるベース電流を低減することができる。電源電位ＶＢが中間電位ＶＳよりも０．６Ｖ以上低下した場合にクランプ用ＰＭＯＳ１４に流れる電流は、主に、ｐ+ドレイン領域４２とバックゲートであるｎ-拡散領域２とによって形成される寄生ｐｎダイオードがターンオンすることによるものである。
　また、電源電位ＶＢが中間電位ＶＳよりもクランプ用ＰＭＯＳ１４の閾値電圧の絶対値以上０．６Ｖ以下低下した場合にクランプ用ＰＭＯＳ１４に流れる電流は、クランプ用ＰＭＯＳ１４のチャネル電流によるものである。クランプ用ＰＭＯＳ１４のチャネル電流が流れる理由について説明する。クランプ用ＰＭＯＳ１４を、ｐ+ソース領域４１をドレインとし、ｐ+ドレイン領域４２をソースとし、ｎ-拡散領域２をバックゲートとした同一構造のＰＭＯＳ（以下、逆クランプ用ＰＭＯＳとする）と仮定する。チャネルは双方向性を有するため、逆クランプ用ＰＭＯＳであっても、通常のＭＯＳＦＥＴと同様にソースに対して閾値電圧以下のゲート電圧を印加することによりソースからドレインへとドレイン電流を流すことができる。
　高耐圧ＩＣ１００において逆クランプ用ＰＭＯＳは、ドレイン、ゲート、およびバックゲートがＶＢ端子に接続され、ソースがＶＳ端子に接続された状態となっている。したがって、電源電位ＶＢが中間電位ＶＳよりもクランプ用ＰＭＯＳ１４の閾値電圧の絶対値以上低下した場合、逆クランプ用ＰＭＯＳのゲート－ソース間に閾値電圧の絶対値以上の電圧が印加されることとなるため、逆クランプ用ＰＭＯＳはオン状態となり、クランプ用ＰＭＯＳ１４のチャネル電流が流れる。このとき、電源電位ＶＢの低下により逆クランプ用ＰＭＯＳのバックゲートであるｎ-拡散領域２の電位が低下するため、逆クランプ用ＰＭＯＳの閾値電圧は、バックゲート効果によりクランプ用ＰＭＯＳ１４の閾値電圧よりも低下している。
　以上、説明したように、実施の形態１によれば、ハイサイド駆動回路の電源電位ＶＢが印加されるＶＢ電極にゲートおよびソースが電気的に接続され、ハイサイド駆動回路の基準電位となる中間電位ＶＳが印加されるＶＳ電極にドレイン電極が電気的に接続された閾値電圧－０．１Ｖ～－０．６Ｖ程度のクランプ用ＰＭＯＳをハイサイド駆動回路領域に設けることで、負電圧サージが印加されたときにクランプ用ＰＭＯＳに電流を流すことができる。これにより、負電圧サージが印加された場合に、電源電位ＶＢが中間電位ＶＳよりもシリコンｐｎ接合の拡散電位である０．６Ｖ以上低下することを抑制することができる。したがって、ｐ型バルク基板を用いて自己分離型ＩＣプロセスによって作製した高耐圧ＩＣにおいて、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制することができる。このため、高電圧（～Ｖｄｃの高電位側電位）が印加されたＶＳ端子とＧＮＤ端子との間に大電流が流れることを防止することができ、高耐圧ＩＣが破壊されることを防止することができる。
　また、実施の形態１によれば、安価なバルク基板を用いて、特別な素子分離プロセスを必要としない自己分離型ＩＣプロセスによってイオン注入および熱拡散のみによって低コストで高耐圧ＩＣを作製することができる。また、外付け部品として、ＶＢ端子とＶＳ端子との間に接続するバイパスコンデンサを設ける必要がなくなる。これによって、安価な高耐圧ＩＣを提供することができる。
　また、実施の形態１によれば、ゲート駆動回路を構成するＰＭＯＳやＮＭＯＳとともに、ハイサイド駆動回路領域内にクランプ用ＰＭＯＳを形成することができる。このため、負電圧サージによる破壊を回避する効果を向上させることができる。また、ハイサイド駆動回路領域内にクランプ用ＰＭＯＳを形成することができるため、ＶＢ端子とＶＳ端子との間に外付け部品として接続するバイパスコンデンサが設けられない場合や距離が離れている場合でも負電圧サージによる破壊を回避する効果を向上させることができレイアウト設計の自由度が高くなる。
（実施の形態２）
　実施の形態２にかかる半導体装置の構造について説明する。図１８は、実施の形態２にかかる半導体装置を示す回路図である。図１９は、実施の形態２にかかる半導体装置の断面構造を模式的に示す平面図である。実施の形態２にかかる半導体装置の平面構造は、実施の形態１にかかる半導体装置の平面構造と同様である。すなわち、図１９には、図２の切断線Ａ－Ａ’における断面構造を示す。実施の形態２にかかる高耐圧ＩＣ１２０が実施の形態１にかかる高耐圧ＩＣ１００と異なる点は、ＶＢ端子とＶＳ端子との間にバイパスコンデンサ８１が接続されている点である（図１８）。
　図１９に示すように、バイパスコンデンサ８１は、層間絶縁膜８内の、クランプ用ＰＭＯＳ１４のゲート電極４６付近に形成される。具体的には、バイパスコンデンサ８１は、クランプ用ＰＭＯＳ１４のゲート電極４６、絶縁膜８３および導電体（以下、コンデンサ電極とする）８２で構成されている。コンデンサ電極８２は、ゲート電極４６のゲート絶縁膜４５側に対して反対側に絶縁膜８３を介して設けられている。また、コンデンサ電極８２は、例えばアルミニウム配線によってＶＳ電極３ｂに接続される。すなわち、コンデンサ電極８２は、クランプ用ＰＭＯＳ１４のｐ+ドレイン領域４２と低抵抗な状態で電気的に接続されている。
　絶縁膜８３は、例えば、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）または酸化ランタン（Ｌａ2Ｏ3）等の高誘電体材料でできているのが望ましい。その理由は、バイパスコンデンサ８１の容量を大きくすることができるからである。絶縁膜８３の厚さは、例えば２５０Åであってもよい。バイパスコンデンサ８１を設けることにより、負電圧サージが印加され、電源電位ＶＢが中間電位ＶＳよりもクランプ用ＰＭＯＳ１４の閾値電圧の絶対値以上低下した場合、クランプ用ＰＭＯＳ１４だけでなく、バイパスコンデンサ８１を介してＶＳ電極３ｂからＶＢ電極２ｂ，４ｂへ電流を流すことができる。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、バイパスコンデンサを設けることにより、電源電位ＶＢが中間電位ＶＳよりも低下することを抑制することができる。このため、実施の形態２にかかる半導体装置は、例えば、インテリジェント・パワー・モジュール（ＩＰＭ）など、従来、その内部にバイパスコンデンサを設けない構成の装置において高い効果を奏する。また、実施の形態２によれば、ゲート駆動回路を構成するＰＭＯＳやＮＭＯＳとともに、ハイサイド駆動回路領域内にバイパスコンデンサを形成することができる。このため、外付け部品としてバイパスコンデンサを接続する場合よりも負電圧サージによる破壊を回避する効果を向上させることができる。
（実施例）
　次に、本発明にかかる半導体装置のクランプ用ＰＭＯＳ１４の動作について、実施の形態１にかかる高耐圧ＩＣ（以下、実施例とする）を用いて検証した。図２０は、クランプ用のｐチャネルＭＯＳＦＥＴの電気的特性を示す特性図である。図２０には、クランプ用ＰＭＯＳ１４のゲート－ソース間電圧Ｖｇｓが０Ｖのときの、ドレイン電流と、ドレイン－ソース間電圧（ＶＳ端子－ＶＢ端子間電圧）との関係を示す。クランプ用ＰＭＯＳ１４の閾値電圧を－０．１５Ｖとした。寄生ｐｎｐバイポーラトランジスタ１８の面積は、一般的な高耐圧ＩＣの場合の０．２ｍｍ2とした。図２０に示すように、ドレイン－ソース間電圧がクランプ用ＰＭＯＳ１４の閾値電圧の絶対値未満、すなわち０．１５Ｖ未満である場合、クランプ用ＰＭＯＳ１４のドレイン－ソース間に電流は流れない。
　一方、クランプ用ＰＭＯＳ１４のドレイン電位がソース電位よりも０．１５Ｖ以上高くなった場合、ｎ-チャネル領域４４に反転層が形成され、クランプ用ＰＭＯＳ１４のドレイン－ソース間に電流が流れる。ドレイン－ソース間電圧が０．０Ｖ～０．６Ｖのときに流れる電流は、クランプ用ＰＭＯＳ１４のチャネル電流である（ドレイン－ソース間電圧０．６Ｖを矢印９１で示す）。また、ドレイン－ソース間電圧が０．６Ｖ以上のときに流れる電流は、クランプ用ＰＭＯＳ１４のｐ+ドレイン領域４２とｎ-拡散領域２とによって形成される寄生ｐｎダイオードに流れる電流である。
　図２１は、クランプ用のｐチャネルＭＯＳＦＥＴのオン時の電気的特性を示す特性図である。図２２は、実施例にかかる半導体装置の負電圧サージ印加時の電気的特性を示す特性図である。図２１の横軸のＶＳ端子－ＶＢ端子間電圧とは、中間電位ＶＳから電源電位ＶＢを減じた値（＝中間電位ＶＳ－電源電位ＶＢ）である。図２２の縦軸のＶＢ端子－ＶＳ端子間電圧とは、電源電位ＶＢから中間電位ＶＳを減じた値（＝電源電位ＶＢ－中間電位ＶＳ）である。図２１に示すように、従来の高耐圧ＩＣ（図２３参照、以下、従来例とする）のようにクランプ用ＰＭＯＳ１４を備えていない場合、サージ電圧が印加され寄生ｐｎｐバイポーラトランジスタ１１８のベース－エミッタ間に１０ｍＡのベース電流（サージ電流）が流れた場合、電源電位ＶＢが中間電位ＶＳよりも０．６５Ｖ低くなることが確認された。したがって、図２２に示すように、従来例では、電源電位ＶＢが中間電位ＶＳよりも０．６Ｖ以上低下することが確認された。
　一方、実施の形態１にかかる高耐圧ＩＣ（実施例）においては、クランプ用ＰＭＯＳ１４のドレイン電極４８がＶＳ電極３ｂに接続され、ソース電極４７がＶＢ電極２ｂに接続されることにより、電源電位ＶＢが中間電位ＶＳよりも０．１５Ｖ低下したときに、クランプ用ＰＭＯＳ１４を介してＶＳ電極３ｂからＶＢ電極２ｂへドレイン電流（サージ電流）が流れ、電源電位ＶＢが中間電位ＶＳよりも０．５０Ｖしか低下しないことが確認された。すなわち、実施例においては、寄生ｐｎｐバイポーラトランジスタ１８のベース電流を従来例よりも１／１００（＝１．０×１０-4／１．０×１０-2）に抑えることができることが確認された。したがって、実施例においては、図２２に示すように、電源電位ＶＢが中間電位ＶＳよりも０．６Ｖ以上低下しないため、寄生ｐｎｐバイポーラトランジスタ１８が動作しないことが確認された。
　以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法は要求される仕様等に応じて種々設定される。
　以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｐ型バルク基板
　２，４　ｎ-拡散領域
　２ａ，４ａ　ｎ+高濃度領域
　２ｂ，４ｂ　ＶＢ電極
　３　ｐ拡散領域
　３ａ　ｐ+高濃度領域
　３ｂ　ＶＳ電極
　５　ｐ-ＧＮＤ領域
　５ｂ　ＧＮＤ電極
　６　ｐＧＮＤ領域
　７　局部絶縁膜
　８　層間絶縁膜
　９　パッシベーション膜
　１０　ハイサイド駆動回路
　１０ａ　ハイサイド駆動回路領域
　１１　ゲート駆動回路
　１２　ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）
　１３　ｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）
　１４　クランプ用のｐチャネルＭＯＳＦＥＴ（クランプ用ＰＭＯＳ）
　１５　レベルシフタ
　１５ａ　高耐圧分離領域
　１６　制御回路
　１６ａ　ローサイド領域
　１７，１０３，１０４　ＦＷＤ
　１８　寄生ｐｎｐバイポーラトランジスタ
　１９　レベルシフト抵抗
　２１，３１，４１　ソース領域
　２２，３２，４２　ドレイン領域
　２３，３３，４５　ゲート絶縁膜
　２４，３４，４６　ゲート電極
　２５，３５，４７　ソース電極
　２６，３６，４８　ドレイン電極
　４３　ｐドレインドリフト領域
　４４　チャネル領域
　８１　バイパスコンデンサ
　８２　コンデンサ電極
　８３　絶縁膜
　１００　高耐圧ＩＣ
　１０１　第１ＩＧＢＴ
　１０２　第２ＩＧＢＴ
　１０５　接続点
　ＧＮＤ　グランド電位
　Ｌ　クランプ用ＰＭＯＳのチャネル長
　Ｔ　ｎ+高濃度領域の外側の端部からｐＧＮＤ領域の内側の端部までの距離
　ＶＢ　電源電位
　ＶＳ　中間電位
　Ｖｄｃ　主電源

Claims (4)

  1. 　第１導電型の半導体層と、
    　前記半導体層の表面層に設けられ、第１電位が印加される第２導電型の第１半導体領域と、
    　前記第１半導体領域の内部に設けられ、第２電位が印加される第１導電型の第２半導体領域と、
    　前記第１半導体領域および前記第２半導体領域に設けられ、前記第２電位を基準電位とし、前記第２電位よりも高い前記第１電位との間の電位で動作する回路と、
    　前記第１半導体領域の内部に選択的に設けられた第１導電型のソース領域、前記第１半導体領域の内部に選択的に設けられた第１導電型のドレイン領域、および、前記第１半導体領域の、前記ソース領域と前記ドレイン領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極を有する絶縁ゲート型電界効果トランジスタと、
    　を備え、
    　前記絶縁ゲート型電界効果トランジスタの閾値電圧は－０．１Ｖ～－０．６Ｖであり、
    　前記ソース領域および前記ゲート電極は前記第１半導体領域に電気的に接続され、
    　前記ドレイン領域は前記第２半導体領域に電気的に接続されていることを特徴とする半導体装置。
  2. 　絶縁体を介して、前記ゲート電極の前記ゲート絶縁膜側に対して反対側に対向する導電体をさらに備え、
    　前記導電体は、前記ドレイン領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記絶縁体は、高誘電体材料でできていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記絶縁体は、酸化ジルコニウム、酸化ハフニウムまたは酸化ランタンでできていることを特徴とする請求項２または３に記載の半導体装置。
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