WO2014057662A1 - 予め決められたイベントの検知により更新設定されるアドレス変換器を有する半導体装置 - Google Patents

予め決められたイベントの検知により更新設定されるアドレス変換器を有する半導体装置 Download PDF

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WO2014057662A1
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信良 平沢
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日本電気株式会社
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Definitions

  • the present invention relates to a semiconductor device, its control method, and a memory control program for the semiconductor device.
  • a DRAM is used as a main memory of a CPU (Central Processing Unit) in a general device.
  • a storage area with high access frequency in the DRAM is a program area. In particular, when the program used is small, access concentrates on a specific storage area over several row addresses.
  • the storage area of a memory to be accessed is specified based on a signal from a row decoder that specifies a logical row address of the memory and a signal from a column decoder that specifies a logical column address of the memory. Is called.
  • Patent Document 1 an address scramble circuit serving as a converter is installed in the previous stage of the row decoder, and the correspondence specification for specifying the correspondence between the externally designated row address and the logical row address of the memory storage area is specified.
  • a memory IC test circuit for rereading a row address based on information is disclosed.
  • the memory IC test circuit described in Patent Document 1 reads the externally designated row address as it is and outputs it to the row decoder, and reads the externally designated row address as the logical row address of the memory. It is designed so that one of the test modes to be output to the row decoder can be selected exclusively. By selecting the test mode and rereading the row address, problems such as the address definition unique to the memory and the difference in physical polarity are solved. As a result, it is possible to test the memory without any trouble using the memory test pattern given from the outside.
  • Patent Document 2 discloses a semiconductor device including a plurality of banks and taking into consideration the use efficiency of a memory.
  • the semiconductor memory device described in Patent Document 2 uses the address conversion unit installed in the previous stage of the address decoder to replace the lower address of the row address of the address designated from the outside with the bank address, that is, to change the bank address. By changing in units of cell rows, high-speed sequential access across a plurality of cells is realized.
  • the bank address is changed in units of cell rows.
  • Patent Document 3 discloses a switch matrix that can be used as a converter or an address scramble circuit installed in the previous stage of a row decoder.
  • the switch matrix described in Patent Document 3 is configured by a MOS (Metal Oxide Semiconductor) transistor or the like.
  • Patent Documents 1 to 3 have the following problems.
  • the memory IC test circuit described in Patent Document 1 is aimed at optimizing the memory test.
  • the address scramble circuit serving as a converter only includes one type of correspondence specifying information, that is, a logic circuit corresponding to correspondence specifying information suitable for test pattern reproduction.
  • the row address is not read at all during normal use of the memory. Therefore, it is not possible to prevent concentration of access to a specific storage area of the memory, for example, a program area. Accordingly, the use access area cannot be easily changed as in the case of a general semiconductor device in which the operation program use address of the host memory control device or the microprocessor is designed with a unique fixed logical address.
  • Patent Documents 1 and 2 have a problem that the hot carrier life is shortened due to continued centralized access to a specific storage area of the memory, and the reliability of the semiconductor device is lowered.
  • Patent Document 3 does not disclose means for solving this problem.
  • An object of the present invention is to provide a semiconductor device, a control method therefor, and a memory control program for the semiconductor device that solve the above-described problems.
  • a semiconductor device is a semiconductor device having a memory and a control unit, and includes correspondence specifying information for specifying a correspondence between an externally designated address and a logical address of a memory storage area. Includes a setter that is updated when a predetermined event is detected, and a converter that refers to the correspondence specifying information and converts an address designated from the outside into an address in a storage area of the memory. It is characterized by.
  • a method for controlling a semiconductor device wherein in the method for controlling a semiconductor device having a memory, correspondence specifying information for specifying a correspondence between an externally designated address and a logical address of a memory storage area is determined in advance.
  • correspondence specifying information for specifying a correspondence between an externally designated address and a logical address of a memory storage area is determined in advance.
  • the present invention it is possible to improve the shortening of the hot carrier life due to continued centralized access to a specific storage area of the memory, and to improve the reliability of the semiconductor device.
  • FIG. 1 is a functional block diagram showing a configuration of a semiconductor device 100 according to a first embodiment. It is a functional block diagram which shows the structure of the semiconductor device 200 concerning 2nd Embodiment. It is a conceptual diagram which shows the structure of the circuit of the switch matrix 20 in the semiconductor device 200 concerning 2nd Embodiment.
  • FIG. 3A is a conceptual diagram showing the configuration of the switch matrix 20, and
  • FIG. 3B is a conceptual diagram showing one of the MOS-FET switches 201 constituting the switch matrix 20.
  • FIG. 10 is an operation explanatory diagram showing an operation of the semiconductor device 200 according to the second embodiment. It is a functional block diagram which shows the structure of the semiconductor device 300 concerning 3rd Embodiment.
  • FIG. 1 is a functional block diagram showing the configuration of the semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 includes a control unit 13, a memory 18, a converter 10, and a setting unit 11.
  • the control unit 13 outputs a command to the setting device 11 when detecting a predetermined event.
  • Examples of the predetermined event include setting processing related to power-on of the semiconductor device 100 and control of the memory 18.
  • the memory 18 has a storage area. Data is written to or read from the storage area in response to a request from an external device.
  • the converter 10 refers to the correspondence specifying information described later, and converts an address designated from the outside into an address in the storage area of the memory 18.
  • the setter 11 updates and sets the correspondence specifying information for specifying the correspondence between the externally designated address and the logical address of the storage area of the memory 18 based on the command from the control unit 13.
  • the setting device 11 automatically detects correspondence specifying information for specifying a correspondence between an externally designated address and a logical address of a storage area of the memory 18 when the control unit 13 detects a predetermined event.
  • Update to The converter 10 refers to the correspondence specifying information updated and set by the setting unit 11 and converts an address designated from the outside into a logical address in the storage area of the memory 18.
  • the semiconductor device 100 even when an access request to a specific storage area of the memory 18 is frequently generated due to external addressing, the storage area that is actually accessed is updated of the correspondence specifying information. Changed every degree. That is, even when an access request to a specific storage area of the memory 18 is frequently generated due to external addressing, the access can be divided into a large number of addresses. As a result, it is possible to improve the shortening of the hot carrier life due to continued concentrated access to a specific storage area of the memory, and to improve the reliability of the semiconductor device.
  • FIG. 2 is a functional block diagram showing a configuration of the semiconductor device 200 according to the second embodiment.
  • the semiconductor device 200 includes an address buffer & register 22, a command control unit 23, a mode register 24, a refresh counter 25, a row decoder 26, a column decoder 27, a memory (memory cell array) 28, a register & IO buffer. 29, a switch matrix 20, and a switch register & counter 21.
  • the semiconductor device 200 includes a storage area of the memory 28 based on a signal from the row decoder 26 that specifies a logical row address of the memory 28 and a signal from the column decoder 27 that specifies a logical column address of the memory 28. For example, specify a word.
  • the address buffer & register 22 has a function of fetching an address commanded from an external device.
  • the command control unit 23 has a function of controlling each unit of the semiconductor device 200 in response to a command commanded from an external device.
  • the mode register 24 has a function of setting the operation mode of the semiconductor device 200.
  • the refresh counter 25 is used for refresh control.
  • the row decoder 26 has a function of decoding a row address.
  • the column decoder 27 has a function of decoding a column address.
  • the memory (memory cell array) 28 constitutes a plurality of memory cells (storage areas). Data is written to or read from the storage area in response to a request from an external device.
  • the register & IO buffer 29 has a function of inputting / outputting data to be written or read.
  • the switch matrix 20 is provided in the preceding stage of the row decoder 26, and functions as a converter for switching the correspondence between the row address designated by the external device and the logical row address of the storage area of the memory 28.
  • FIG. 3A is a conceptual diagram showing a configuration of the switch matrix 20 in the semiconductor device 1
  • FIG. 3B is a conceptual diagram showing one of the MOS-FET switches 201 constituting the switch matrix 20.
  • FIG. 3A is a conceptual diagram showing a configuration of the switch matrix 20 in the semiconductor device 1
  • FIG. 3B is a conceptual diagram showing one of the MOS-FET switches 201 constituting the switch matrix 20.
  • the switch matrix 20 includes MOS-FET switches 201 constituting a 6 ⁇ 6 matrix.
  • the switch matrix 20 receives row address signals I 0 , I 1 , I 2 , I 3 , I 4 , and I 5 from the address buffer & register 22 through six signal lines. Then, each row address signal I 0 , I 1 , I 2 , I 3 , I received via the switching connection route specified by the ON / OFF state of the MOS-FET switch 201 constituting the 6 ⁇ 6 matrix. 4 and I 5 are converted into, for example, row address signals I 0 ′, I 1 ′, I 2 ′, I 3 ′, I 4 ′, I 5 ′, etc., and transmitted to the row decoder 26.
  • the switch connection route in the switch matrix 20 drives each MOS-FET switch 201 by applying the data output of the switch register in the switch register & counter 21 described later to the gate of the MOS-FET switch 201 shown in FIG. Determined by controlling.
  • the switching connection route of the switch matrix 20 can be arbitrarily set. Therefore, for example, the row address signals I 0 , I 1 , I 2 , I 3 , I 4 , I 5 received from the address buffer & register 22 are used as the row address signals I 1 ′, I 2 ′, I 3 ′, I 4 ′, I5 ′ and I0 ′ are transmitted to the row decoder 26, and the row address signals I 0 , I 1 , I 2 , I 3 , I 4 , and I 5 received from the address buffer & register 2 are used as the row address signal I 2 ′.
  • the I 5 row address signal I3 ', I4', I5 ' , I0', I1 ', I2' are also possible such as sending to the row decoder 26 as.
  • the switch register & counter 21 functions as a setting device required for drive control of the switch matrix 20.
  • the command control unit 23 outputs a count-up signal to the switch register & counter 21 when detecting a predetermined event.
  • a predetermined event for example, power supply to the semiconductor device 200 and execution of setting processing related to memory control can be cited.
  • the counter value C in the switch register & counter 21 is incremented by 1 in response to the count-up signal output from the command control unit 23.
  • the switch register in the switch register & counter 21 has a logical row address in the storage area of the memory 28 and the outside each time the counter value C is updated, that is, every time a predetermined event is detected. Correspondence relationship identification information representing the correspondence relationship with the designated row address is updated and stored.
  • the correspondence specifying information includes logical row addresses Ii ′, Ij ′, Ik ′, Il ′, Im ′, In ′ of the storage area of the memory 28, and row addresses I 0 , I 1 , This is information for specifying the correspondence with I 2 , I 3 , I 4 , and I 5 .
  • logical row addresses Ii ′, Ij ′, Ik ′, Il ′, Im ′, and In ′ of the storage area of the memory 28 are row addresses I 0 , I 1 , I 2 , I ′ designated from the outside.
  • the value of i is 0 which is the remainder of dividing 0 + 0 by 6
  • the value of j is 1 which is the remainder of dividing 1 + 0 by 6
  • the value of k is 2 + 0.
  • the value of 2, 1 that is the remainder divided by 6 is 3, the remainder of 3 + 0 divided by 6,
  • the value of m is the remainder of 4 + 0 divided by 6, and the value of n is the remainder of dividing 5 + 0 by 6 It becomes 5.
  • the row address I 0, I 1, I 2 , I 3, I 4 the logical row address of the storage area of the memory 28 in each of the I 5 I0 which is designated from the outside ', I1', I2 ′, I3 ′, I4 ′, and I5 ′ correspond to each other, and the switch register in the switch register & counter 21 stores this correspondence as correspondence specifying information.
  • logical row addresses I 5 ′, I 0 ′, I 1 ′ of the storage area of the memory 28 are respectively assigned to the row addresses I 0 , I 1 , I 2 , I 3 , I 4 , I 5 specified from the outside.
  • I2 ′, I3 ′, and I4 ′ correspond to each other, and the switch register in the switch register & counter 21 stores this correspondence as correspondence specifying information.
  • counter reset processing is executed so that the counter value C in the switch register & counter 21 does not exceed a value 5 that is 1 less than the total number 6 of logical row addresses in the storage area of the memory 28.
  • the change in the correspondence between I2 ′, I3 ′, I4 ′, and I5 ′ is the same as that described above.
  • the switch matrix 20 is controlled according to the data output of the switch register & counter 21, that is, the setting state of the correspondence specifying information. Therefore, every time a predetermined event is detected by the command control unit 23, the correspondence relationship between the row address designated by the external device and the logical row address of the storage area of the memory 28 is switched by the switch matrix 20. . That is, the switch matrix 20 converts the row address designated from the outside into the row address of the storage area of the memory 28 by referring to the correspondence specifying information set in the switch register in the switch register & counter 21, and This is a converter that outputs to the row decoder 26.
  • FIG. 4 is an operation explanatory diagram illustrating the state transition of the semiconductor device 200 according to this embodiment.
  • step S1 When the command control unit 23 detects the power-on of the semiconductor device 200 (step S1), the switch register and counter in the switch register & counter 21, various registers used for internal control of the semiconductor device 200, and the like. A reset process is executed (step S2). Then, an initial setting process such as interface calibration is executed (step S3). Then, the system enters an idling state where it waits for an input from the outside (step S4).
  • the command control unit 23 starts setting of CAS latency clock synchronization required for input / output control of the memory 28 and the like.
  • the operating condition is set in the mode register 24.
  • a command for specifying the operation mode of the semiconductor device 200 that is, a mode setting command such as “auto mode” or “direct mode” is input, these operation modes are set in the switch register & counter 21. .
  • the switch register is set with the correspondence specifying information specified from the external device as the latest correspondence specifying information. & Means that the switch register in the counter 21 needs to be set. Therefore, the command control unit 23 stores that the processing related to the update setting of the correspondence relationship identification information is not executed, and switches the correspondence relationship identification information input from the external device as the latest correspondence relationship identification information. The switch register in the register & counter 21 is set. Until the new mode setting command is input, the contents of the correspondence specifying information input from the external device are held in the switch register in the switch register & counter 21.
  • step S5-1 the counter value C in the switch register & counter 21 is initially set to a value of 5 in the process immediately after the power is turned on. Therefore, in the increment process of the first step S5-1 executed after that, the counter value C in the switch register & counter 21 is initialized to zero. (The above is step S5-1).
  • the command control unit 23 allows the data output from the switch register in the switch register & counter 21 to operate the MOS-FET switch 201 of the switch matrix 20. That is, the command control unit 23 executes connection and operation operation set processing for causing the switch matrix 20 to form a switching connection route corresponding to the correspondence specifying information.
  • each of the row address signals I 0 , I 1 , I 2 , I 3 , I 4 , I 5 corresponds to the default corresponding to the row address signals I 0 ′, I 1 ′, I 2 ′, I 3 ′, I 4 ′, I 5 ′.
  • a switching connection route is formed in the switch matrix 20. Further, under the situation where the operation mode of the semiconductor device 200 is set to “direct mode”, the row address signals I 0 , I 1 , I 2 , I, regardless of the input timing of the mode setting command of “direct mode”.
  • I 3 , I 4 , and I 5 are formed in the switch matrix 20 in an arbitrary switching connection route in which each of the row address signals I 0 ′, I 1 ′, I 2 ′, I 3 ′, I 4 ′, and I 5 ′ corresponds one-to-one. Is done. However, the switching connection route corresponds to the correspondence specifying information instructed from the external device (step S5-2).
  • refresh processing (overwriting processing) is executed as necessary in order to prevent the stored contents of the memory 28 from being lost due to voltage drop (step S5-3).
  • a known method is used for the refresh process.
  • step S5-2 When the processing of the connection and operation operation set (step S5-2) is completed, the memory 28 is activated, and execution of processing related to data writing, reading, precharging (charge compensation processing after reading), etc. is performed. Is allowed (step S6).
  • the command control unit 23 stores that processing related to the update setting of the correspondence relationship specifying information is not executed. Unless the mode setting command of “direct mode” is input or the mode setting command of “automatic mode” is input again, the correspondence specifying information specified from the outside in the processing of step S3-1 and step S3-2 Is held in the switch register & counter 21 as it is. That is, the processing for changing the correspondence between the externally designated row address and the logical row address of the storage area of the memory 28 is not performed.
  • the correspondence between the externally designated row address and the logical row address of the storage area of the memory 28 can be freely set from the external device. It can be set in the semiconductor device 200.
  • the command control unit 23 stores that the process related to the update setting of the correspondence relationship specifying information is to be executed. Every time a predetermined event, for example, an input of a mode setting command of “automatic mode”, which is a kind of setting processing related to memory control, is detected again, the counter value C in the switch register & counter 11 is incremented by one. (Step S5-1).
  • the command control unit 23 sets the switch register in the switch register & counter 11 based on the change in the value C of the counter. That is, the command control unit 23 updates the correspondence specifying information. Then, the MOS-FET switch 201 of the switch matrix 20 operates as a converter according to the updated setting of the switch register. That is, the switch matrix 20 forms a switching connection route corresponding to the correspondence relationship specifying information set in the switch register in the switch matrix 20 (step S5-2).
  • the command control unit 23 each time the command control unit 23 detects an input of a mode setting command of “automatic mode” which is a predetermined event, the row address signals I 0 , I 1 , I 2 , I 3 , I 4 , I
  • the row address signals corresponding to each of 5 are the original I 0 ′, I 1 ′, I 2 ′, I 3 ′, I 4 ′, I 5 ′ to I 1 ′, I 2 ′, I 3 ′, I 4 ′, I 5 ′, I 0 ′.
  • Correspondence relationship identification information for identifying the correspondence relationship between the externally designated row address and the logical row address of the storage area of the memory 28 every time an input of a mode setting command of “automatic mode” that is an event is detected are automatically and cyclically updated and set in the switch register in the switch register & counter 21. Also, the row address specified from the outside is converted into various row addresses in the storage area of the memory 28 by referring to the correspondence specifying information that has been updated. As a result, even when an access request to a row address of a specific storage area of the memory 28 is frequently generated by a row address designated from the outside, the row address of the memory 28 to be actually accessed corresponds. Changed each time the relationship identification information is updated.
  • FIG. 5 is a functional block diagram showing a semiconductor device 300 configured by modifying the semiconductor device 200 shown in FIG.
  • FIG. 1 The configuration and functions of the address buffer & register 32, mode register 34, refresh counter 35, row decoder 36, column decoder 37, memory 38, register & IO buffer 39, switch matrix 30 and switch register & counter 31 are shown in FIG. This is the same as the semiconductor device 200.
  • the semiconductor device 300 in the present embodiment further includes a nonvolatile memory 40.
  • the command control unit 33 reads the correspondence specifying information stored in the nonvolatile memory 40 when the power is turned on, and automatically sets the correspondence specifying information in the switch register in the switch register & counter 31 as an initial value of the correspondence specifying information. It functions as specific information holding means. This is different from the semiconductor device 200.
  • the non-volatile memory 40 is a non-volatile memory for storing the latest correspondence specifying information in the switch register in the switch register & counter 31.
  • step S5-1 and step S5-2 the processing of step S5-1 and step S5-2 is executed under the condition that the semiconductor device 300 is set to the “automatic mode”, and the counter value C and the switch register in the switch register & counter 31 are stored.
  • the command control unit 33 reads the counter value C in the switch register & counter 31 and the correspondence specifying information. Then, the read contents are updated and stored by sequentially overwriting the nonvolatile memory 40 as the latest information related to the correspondence specifying information.
  • the semiconductor device 300 further includes a “continuation mode” as an operation mode.
  • the command control unit 33 reads the counter value C and correspondence specifying information immediately before the power supply to the semiconductor device 300 is stopped from the nonvolatile memory 40, and sets the read value to the switch register & In this mode, the counter 31 is reset in the counter and switch register.
  • the correspondence relationship between the row address designated from the outside and the logical row address of the storage area of the memory 38 is changed from the state before the power supply stop. It can be changed continuously and completely cyclically. As a result, even when the power supply to the semiconductor device 300 is stopped, data can be written or read without continuously using the same storage area of the memory 38.
  • the command control unit 33 displays the counter value C and the correspondence relationship specifying information stored in the nonvolatile memory 40.
  • the read value and the read value are reset in the counter and switch register in the switch register & counter 31 as initial values. That is, when “continuation mode” is selected, the counter value C and the correspondence relationship identification information stored in the nonvolatile memory 40 are set as initial values, and the process is started after the counter value C is incremented by one. Is done.
  • the row address signal I 0, I 1, I 2 , I 3, I 4 each of the row address signal I 2 of I 5 immediately before the power supply to the semiconductor device 300 is stopped ', I3', I4 ', Assume that I5 ′, I0 ′, and I1 ′ correspond to each other.
  • the semiconductor device 300 when the power supply is resumed, that is, when the next semiconductor device 300 is started up, the row address signals I 0 , I 1 , I 2 , I 3 , I 4 , I
  • the switching connection route in the switch matrix 30 is formed so that the row address signals I 3 ′, I 4 ′, I 5 ′, I 0 ′, I 1 ′, I 2 ′ correspond to 5 respectively.
  • the row address specified from the outside and the memory 38 are stored regardless of the period during which the power supply was stopped.
  • the correspondence relationship with the logical row address of the area can be changed cyclically. That is, data can be written or read without continuously using the same storage area of the memory 38. As a result, it is possible to further effectively improve the shortening of the hot carrier life due to the continued concentrated access to a specific storage area of the memory, and to improve the reliability of the semiconductor device 300.
  • an “automatic mode” mode setting command is input to the semiconductor devices 200 and 300, and the semiconductor device 300 is input.
  • An explanation has been given of turning on the power as an example. However, if there is no problem in data writing or reading processing, the correspondence relationship may be updated and set using another event as a trigger.
  • an SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • memory generally has unused free space. Therefore, in the situation where there is more than one row address in the memory, when the bit failure or failure occurs in the same row address, the mode setting is switched from “automatic mode” or “continuous mode” to “direct mode”. It is possible to change the setting of the switch register & counter so that a row address that designates a failure location among row addresses designated from the above is assigned to a row address in an unused storage area of the memory. As a result, it is possible to realize memory access that avoids a faulty part of the memory without changing the row address designated from the external control unit. In other words, it is possible to repair the fault using the free space.
  • a semiconductor device having a memory and a control unit, A setter that updates and sets correspondence specifying information for specifying a correspondence between an externally designated address and a logical address of a storage area of the memory when the control unit detects a predetermined event;
  • a semiconductor device comprising: a converter that refers to the correspondence specifying information and converts an externally designated address into an address in a storage area of the memory.
  • Appendix 2 A non-volatile memory for storing the latest correspondence relationship specifying information is attached to the setting device, The control unit has a correspondence specifying information holding function that reads the correspondence specifying information stored in the nonvolatile memory when the power is turned on, and automatically sets it in the setting device as an initial value of the correspondence specifying information 2.
  • the control unit has a direct setting function for setting the correspondence relationship specifying information input from the outside as the latest correspondence relationship specifying information, without setting the update of the correspondence relationship specifying information by the setting device.
  • the semiconductor device according to appendix 1 or 2.
  • the setter is A counter that is incremented by 1 when the event is detected; An address specified by a remainder obtained by dividing a value obtained by adding the current value of the counter to a value specifying an externally specified address by the total number of logical addresses in the storage area of the memory, and specified from the outside And a switch register that updates and sets the correspondence relationship with the address as the correspondence relationship specifying information,
  • the converter is 4.
  • the latest correspondence relationship specifying information is sequentially updated and stored in the nonvolatile memory, and at the time of turning on the power, the correspondence relationship specifying information stored in the nonvolatile memory is read out as an initial value of the correspondence relationship specifying information.
  • Item 14 The memory control program for a semiconductor device according to appendix 11, wherein a resetting process is executed.
  • the update setting of the correspondence specifying information is not executed, and the correspondence specifying information input from the outside is used as the latest correspondence specifying information.
  • (Appendix 14) A process of reading the current value of the counter incremented by 1 when the event is detected; An address specified by a remainder obtained by dividing a value obtained by adding the current value of the counter to a value specifying an externally specified address by the total number of logical addresses in the storage area of the memory, and specified from the outside 14.
  • (Appendix 15) Processing for initializing the count value of the counter when it is confirmed that the count value of the counter has reached a value one less than the total number of logical addresses in the storage area of the memory and the event is newly detected 15.
  • the present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having a function of discretizing concentrated access to a specific area within a memory area.
  • Random access memory is generally applicable, and is particularly suitable for DRAM (dynamic random access memory).
  • Non-volatile memory 201 MOS-FET switch 100, 200, 300 Semiconductor device 10 Converter 11 Setting device 13 Control unit 18 Memory 20, 30 Switch matrix (converter) 21, 31 Switch register & counter (setting device) 22, 32 Address buffer & register 23, 33 Command control unit (direct setting means, setting means, correspondence specifying information holding means) 24, 34 Mode register 25, 35 Refresh counter 26, 36 Row decoder 27, 37 Column decoder 28, 38 Memory (memory cell array) 29, 39 Register & IO buffer 40 Non-volatile memory 201 MOS-FET switch

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Abstract

（課題）メモリの特定の記憶領域への集中アクセスが継続することによるホットキャリア寿命の短命化を改善し、半導体装置の信頼性を向上させること。 （解決手段）本発明における半導体装置は、メモリと制御部とを有する半導体装置であって、外部から指定されたアドレスとメモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を制御部が予め決められたイベントを検知した際に更新設定する設定器と、対応関係特定情報を参照して、外部から指定されたアドレスをメモリの記憶領域のアドレスに変換する変換器と、を備える。

Description

[規則37.2に基づきISAが決定した発明の名称]　予め決められたイベントの検知により更新設定されるアドレス変換器を有する半導体装置
　本発明は、半導体装置と其の制御方法および半導体装置のメモリ制御プログラムに関する。
　ランダムアクセスメモリ等の半導体メモリにおいては、トランジスタを小さくすることによる大容量化や微細化が図られており、こうした微細化の流れは今後も継続すると思われる。この微細化によりトランジスタの耐電界強度が低くなり、ホットキャリア寿命が短くなる。特に、ＤＲＡＭ（Dynamic Random Access Memory；ダイナミックランダムアクセスメモリ）においては、チャージ動作の回路系において高電圧動作があるため、トランジスタの短寿命化が加速する。
　また、一般的な機器におけるＣＰＵ（Central Processing Unit）のメインメモリにはＤＲＡＭが使用される。ＤＲＡＭにおいてアクセス頻度が高い記憶領域はプログラム領域である。特に、その使用プログラムが小さい場合には数ロウアドレスに亘る特定の記憶領域にアクセスが集中する。
　トランジスタの短寿命化が加速している状況下で同一ロウアドレスに対して継続的にアクセスが集中すると、トランジスタの寿命に障害が生じる。
　一般に、アクセス対象とするメモリの記憶領域の指定は、メモリの論理的なロウアドレスを指定するロウデコーダからの信号とメモリの論理的なカラムアドレスを指定するカラムデコーダからの信号とに基づいて行われる。
　特許文献１には、ロウデコーダの前段に変換器となるアドレススクランブル回路を設置し、外部から指定されるロウアドレスとメモリの記憶領域の論理的なロウアドレスとの対応関係を特定する対応関係特定情報に基づいてロウアドレスの読み替えを行なうメモリＩＣテスト回路が開示されている。特許文献１に記載のメモリＩＣテスト回路は、外部から指定されたロウアドレスを其のままロウデコーダに出力する非テストモードと、外部から指定されたロウアドレスをメモリの論理的なロウアドレスに読み替えてからロウデコーダに出力するテストモードとの何れか一方を排他的に選択できるように設計されている。テストモードを選択してロウアドレスの読み替えを行なうことにより、メモリに固有のアドレス定義や物理的な極性の相違といった問題を解消している。この結果、外部から与えられたメモリ用のテストパターンを利用して支障なくメモリをテストすることができる。
　特許文献２には、複数のバンクを備えメモリの使用効率を考慮した半導体装置が開示されている。特許文献２に記載の半導体記憶装置は、アドレスデコーダの前段に設置されたアドレス変換部を利用して外部から指定されるアドレスの行アドレスの下位とバンクアドレスとを入れ替えること、つまり、バンクアドレスをセル行単位で変更することによって複数のセルに跨る高速なシーケンシャルアクセスを実現する。特許文献２に記載の半導体記憶装置においては、バンクアドレスがセル行単位で変更される。
　特許文献３には、ロウデコーダの前段に設置する変換器やアドレススクランブル回路として利用可能なスイッチマトリクスが開示されている。特許文献３に記載のスイッチマトリックスは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等によって構成される。
特開昭６４－４７９７２号公報 特開２０００－９９３９８号公報 特開昭６２－１３４８８３号公報
　しかし、特許文献１乃至３に記載の技術には、以下の問題点があった。
　例えば、特許文献１の記載のメモリＩＣテスト回路は、メモリテストの適正化を目的としている。そのため、変換器となるアドレススクランブル回路には１種類の対応関係特定情報、つまり、テストパターンの再現に適した対応関係特定情報に対応する論理回路が組み込まれているだけである。また、メモリの通常の使用時においてはロウアドレスの読み替えは全く行なわれない。そのため、メモリの特定の記憶領域、例えば、プログラム領域へのアクセス集中を防止することはできない。従って、上位のメモリ制御装置やマイクロプロセッサの動作プログラム使用アドレスを一義的な固定論理アドレスで設計した一般的な半導体装置と同様、使用アクセス領域を容易に変更することはできない。
　特許文献２に記載の半導体記憶装置においては、メモリの記憶領域の変更がバンク単位となる。そのため、同一バンクのメモリ内の同一記憶領域に頻繁なアクセスが発生することを防止することができない。
　すなわち、特許文献１及び２に記載の技術では、メモリの特定の記憶領域への集中アクセスが継続することによりホットキャリア寿命が短命化し、半導体装置の信頼性が低下するという問題点があった。特許文献３においても、この問題を解決する手段は開示されていない。
　本発明の目的は、上述した課題を解決する半導体装置と其の制御方法および半導体装置のメモリ制御プログラムを提供することにある。
　本発明における半導体装置は、メモリと制御部とを有する半導体装置であって、外部から指定されたアドレスとメモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を制御部が予め決められたイベントを検知した際に更新設定する設定器と、対応関係特定情報を参照して、外部から指定されたアドレスをメモリの記憶領域のアドレスに変換する変換器と、を備えることを特徴とする。
　本発明の半導体装置の制御方法は、メモリを有する半導体装置の制御方法において、外部から指定されたアドレスとメモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を予め決められたイベントが検知された際に自動的に更新設定し、更新設定された対応関係特定情報を参照して外部から指定されたアドレスをメモリの記憶領域のアドレスに変換することを特徴とする。
　本発明によれば、メモリの特定の記憶領域への集中アクセスが継続することによるホットキャリア寿命の短命化を改善し、半導体装置の信頼性を向上させることができる。
第１の実施形態にかかる半導体装置１００の構成を示す機能ブロック図である。 第２の実施形態にかかる半導体装置２００の構成を示す機能ブロック図である。 第２の実施形態にかかる半導体装置２００におけるスイッチマトリクス２０の回路の構成を示す概念図である。図３（ａ）はスイッチマトリクス２０の構成を示す概念図、図３（ｂ）はスイッチマトリクス２０を構成するＭＯＳ－ＦＥＴスイッチ２０１の１つを取り出して示した概念図である。 第２の実施形態にかかる半導体装置２００の動作を示す動作説明図である。 第３の実施形態にかかる半導体装置３００の構成を示す機能ブロック図である。
　［第１の実施形態］
　図１は、第１の実施形態にかかる半導体装置１００の構成を示す機能ブロック図である。
　半導体装置１００は、制御部１３、メモリ１８、変換器１０、設定器１１を含んで構成される。
　制御部１３は、予め決められたイベントを検知した際、設定器１１に対してコマンドを出力する。予め決められたイベントとしては、例えば半導体装置１００への電源の投入やメモリ１８の制御に関わる設定処理等が挙げられる。
　メモリ１８は、記憶領域を有する。外部装置からの要求によって当該記憶領域へのデータの書き込みや当該記憶領域からのデータの読み出しが行われる。
　変換器１０は、後述の対応関係特定情報を参照して、外部から指定されたアドレスを前記メモリ１８の記憶領域のアドレスに変換する。
　設定器１１は、制御部１３からのコマンドに基づき、外部から指定されたアドレスとメモリ１８の記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を更新設定する。
　半導体装置１００の動作を説明する。
　設定器１１は、外部から指定されたアドレスとメモリ１８の記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を制御部１３が予め決められたイベントを検知した際に自動的に更新する。変換器１０は、設定器１１により更新設定された対応関係特定情報を参照して外部から指定されたアドレスをメモリ１８の記憶領域の論理的なアドレスに変換する。
　半導体装置１００によれば、外部からのアドレス指定によってメモリ１８の特定の記憶領域に対するアクセス要求が頻繁に発生した場合であっても、実際にアクセスされる記憶領域は、対応関係特定情報の更新の度に変更される。すなわち、外部からのアドレス指定によってメモリ１８の特定の記憶領域に対するアクセス要求が頻繁に発生した場合であっても、当該アクセスを多数のアドレスに離散させることが可能となる。この結果、メモリの特定の記憶領域への集中アクセスが継続することによるホットキャリア寿命の短命化を改善し、半導体装置の信頼性を向上させることができる。
　［第２の実施形態］
　図２は、第２の実施形態にかかる半導体装置２００の構成を示す機能ブロック図である。
　半導体装置２００は、アドレス・バッファ＆レジスタ２２と、コマンド制御部２３と、モードレジスタ２４と、リフレッシュカウンタ２５と、ロウデコーダ２６と、カラムデコーダ２７と、メモリ（メモリセルアレイ）２８と、レジスタ＆ＩＯバッファ２９と、スイッチマトリクス２０と、スイッチレジスタ＆カウンタ２１とを備える。
　半導体装置２００は、メモリ２８の論理的なロウアドレスを指定するロウデコーダ２６からの信号とメモリ２８の論理的なカラムアドレスを指定するカラムデコーダ２７からの信号とに基づいてメモリ２８の記憶領域、例えば、ワードを指定する。
　アドレス・バッファ＆レジスタ２２は、外部装置から指令されたアドレスを取り込む機能を有する。
　コマンド制御部２３は、外部装置から指令されたコマンドを受けて半導体装置２００の各部を制御する機能を有する。
　モードレジスタ２４は、半導体装置２００の動作モードを設定する機能を有する。
　リフレッシュカウンタ２５は、リフレッシュ制御に用いられる。
　ロウデコーダ２６は、ロウアドレスをデコードする機能を有する。
　カラムデコーダ２７は、カラムアドレスをデコードする機能を有する。
　メモリ（メモリセルアレイ）２８は、複数のメモリセル（記憶領域）を構成する。外部装置からの要求によって当該記憶領域へのデータの書き込みや当該記憶領域からのデータの読み出しが行われる。
　レジスタ＆ＩＯバッファ２９は、書き込みや読み出しの対象とされたデータを入出力する機能を有する。
　スイッチマトリクス２０は、ロウデコーダ２６の前段に設けられ、外部装置から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係を切り替えるための変換器として機能する。
　図３（ａ）は半導体装置１におけるスイッチマトリクス２０の構成を示す概念図、図３（ｂ）はスイッチマトリクス２０を構成するＭＯＳ－ＦＥＴスイッチ２０１の１つを取り出して示した概念図である。
　スイッチマトリクス２０は、６×６のマトリクスを構成するＭＯＳ－ＦＥＴスイッチ２０１を含む。スイッチマトリクス２０は、アドレス・バッファ＆レジスタ２２から６本の信号線を介してロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５を受信する。そして、６×６のマトリクスを構成するＭＯＳ－ＦＥＴスイッチ２０１のオン・オフ状態によって特定される切換接続ルートを介して、受信した各ロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５を、例えば、ロウアドレス信号Ｉ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’等に変換してロウデコーダ２６へ送信する。
　スイッチマトリクス２０における切換接続ルートは、後述のスイッチレジスタ＆カウンタ２１におけるスイッチレジスタのデータ出力を図３（ｂ）に示されるＭＯＳ－ＦＥTスイッチ２０１のゲートに印加して各ＭＯＳ－ＦＥＴスイッチ２０１を駆動制御することによって決定される。
　各ＭＯＳ－ＦＥTスイッチ２０１のオン・オフ状態を切り替えることにより、スイッチマトリクス２０の切換接続ルートを任意に設定することができる。従って、例えば、アドレス・バッファ＆レジスタ２２から受信したロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５をロウアドレス信号Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’としてロウデコーダ２６へ送信すること、アドレス・バッファ＆レジスタ２から受信したロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５をロウアドレス信号Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’，Ｉ１’としてロウデコーダ２６へ送信すること、アドレス・バッファ＆レジスタ２から受信したロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５をロウアドレス信号Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’，Ｉ１’，Ｉ２’としてロウデコーダ２６へ送信すること等も可能である。
　スイッチレジスタ＆カウンタ２１は、スイッチマトリクス２０の駆動制御に必要とされる設定器として機能する。
　コマンド制御部２３は、予め決められたイベントを検知した際にスイッチレジスタ＆カウンタ２１に対してカウントアップ信号を出力する。予め決められたイベントとして、例えば半導体装置２００への電源の投入やメモリの制御に関わる設定処理等の実施が挙げられる。スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃは、コマンド制御部２３から出力されるカウントアップ信号を受けて、１インクリメントされる。本実施形態では、スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃが、メモリ２８の記憶領域の論理的なロウアドレスの総数より１少ない値、つまり、図３の例に倣えば６－１＝５を最大値として、Ｃ＝０，１，２，３，４，５，０，１，２，３，・・・と循環的にインクリメントされる。
　また、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタは、カウンタの値Ｃが更新される度、つまり、予め決められたイベントが検知される度に、メモリ２８の記憶領域の論理的なロウアドレスと外部から指定されるロウアドレスとの対応関係を表す対応関係特定情報を更新して記憶する。
　対応関係特定情報とは、メモリ２８の記憶領域の論理的なロウアドレスＩｉ’，Ｉｊ’，Ｉｋ’，Ｉｌ’，Ｉｍ’，Ｉｎ’と、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５との対応関係を特定する情報である。ここで、メモリ２８の記憶領域の論理的なロウアドレスＩｉ’，Ｉｊ’，Ｉｋ’，Ｉｌ’，Ｉｍ’，Ｉｎ’は、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５を特定する値０，１，２，３，４，５の各々にカウンタの現在値Ｃを加算した値０＋Ｃ，１＋Ｃ，２＋Ｃ，３＋Ｃ，４＋Ｃ，５＋Ｃの各々をメモリ２８の記憶領域の論理的なロウアドレスの総数６で除した余りｉ，ｊ，ｋ，ｌ，ｍ，ｎで特定されるロウアドレスである。
　従って、例えば、カウンタの値Ｃが０であれば、ｉの値は０＋０を６で除した余りである０、ｊの値は１＋０を６で除した余りである１、ｋの値は２＋０を６で除した余りである２、ｌの値は３＋０を６で除した余りである３、ｍの値は４＋０を６で除した余りである４、ｎの値は５＋０を６で除した余りである５となる。よって、この場合は、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にメモリ２８の記憶領域の論理的なロウアドレスＩ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’が対応し、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタは、この対応関係を対応関係特定情報として記憶する。
　また、カウンタの値Ｃが１であれば、ｉの値は０＋１を６で除した余りである１、ｊの値は１＋１を６で除した余りである２、ｋの値は２＋１を６で除した余りである３、ｌの値は３＋１を６で除した余りである４、ｍの値は４＋１を６で除した余りである５、ｎの値は５＋１を６で除した余りである０となる。よって、この場合は、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にメモリ２８の記憶領域の論理的なロウアドレスＩ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’が対応し、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタは、この対応関係を対応関係特定情報として記憶する。
　以下、カウンタの値Ｃがインクリメントされる度に外部から指定されるロウアドレスとメモリ８の記憶領域の論理的なロウアドレスとの対応関係が循環的に変化する。カウンタの値Ｃが５となった時点では、ｉの値は０＋５を６で除した余りである５、ｊの値は１＋５を６で除した余りである０、ｋの値は２＋５を６で除した余りである１、ｌの値は３＋５を６で除した余りである２、ｍの値は４＋５を６で除した余りである３、ｎの値は５＋５を６で除した余りである４となる。よって、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にメモリ２８の記憶領域の論理的なロウアドレスＩ５’，Ｉ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’が対応し、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタは、この対応関係を対応関係特定情報として記憶する。
　カウンタの値Ｃが５であるときにカウントアップ信号が入力されるとカウンタの値Ｃが０にリセットされる。そのため、外部から指定されるロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にメモリ２８の記憶領域の論理的なロウアドレスＩ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’が対応する初期の状態に復帰し、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタは、この対応関係を対応関係特定情報として記憶する。
　本実施形態では、スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃがメモリ２８の記憶領域の論理的なロウアドレスの総数６より１少ない値５を超えないようにカウンタのリセット処理を実行する。しかし、カウンタのリセット処理を行なわずに無制限に増加させた場合であっても、ロウアドレスＩ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５とロウアドレスＩ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’との間の対応関係の変化は上述の場合と同様である。
　上述のように、スイッチマトリクス２０は、スイッチレジスタ＆カウンタ２１のデータ出力、すなわち、対応関係特定情報の設定状況に従って制御される。そのため、予め決められたイベントがコマンド制御部２３によって検知される度に、外部装置から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係がスイッチマトリクス２０によって切り替えられる。つまり、スイッチマトリクス２０は、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタに設定されている対応関係特定情報を参照して外部から指定されたロウアドレスをメモリ２８の記憶領域のロウアドレスに変換し、後段のロウデコーダ２６に出力する変換器である。
　図４は本実施形態における半導体装置２００の状態遷移を例示した動作説明図である。
　ここでは、一例として、半導体装置２００の動作モードを指定する特定のモード設定指令が入力された場合に対応関係特定情報の更新設定を行なう例について示す。しかし、対応関係特定情報の更新設定を行なうトリガーとするイベントは、データの書き込みや読み出しの処理に支障がない限り、どのようなものを利用してもよい。
　コマンド制御部２３は、半導体装置２００への電源の投入を検知すると（ステップＳ１）、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタとカウンタ、および、半導体装置２００の内部制御に利用される各種のレジスタ等のリセット処理を実行する（ステップＳ２）。そして、インターフェースのキャリブレーション等の初期設定処理を実行する（ステップＳ３）。そして、外部からの入力を待ち受けるアイドリング状態に入る（ステップＳ４）。
　この間に、外部装置からコマンド制御信号等が入力された場合には、コマンド制御部２３は、メモリ２８の入出力制御に必要とされるカスレイテンシ（ＣＡＳ　Ｌａｔｅｎｃｙ）のクロック同期の設定等を始めとする動作条件をモードレジスタ２４に設定する。また、半導体装置２００の動作モードを指定する指令、即ち、「自動モード」，「ダイレクトモード」等のモード設定指令が入力された場合には、これらの動作モードをスイッチレジスタ＆カウンタ２１に設定する。
　ここで、半導体装置２００の動作モードを指定する指令として「ダイレクトモード」のモード設定指令が入力された場合には、外部装置から指定された対応関係特定情報を最新の対応関係特定情報としてスイッチレジスタ＆カウンタ２１におけるスイッチレジスタに設定する必要があることを意味する。そのため、コマンド制御部２３は、対応関係特定情報の更新設定に関連する処理を非実行とすることを記憶した上で、外部装置から入力された対応関係特定情報を最新の対応関係特定情報としてスイッチレジスタ＆カウンタ２１におけるスイッチレジスタに設定する。そして、新たなモード設定指令が入力されるまでの間、外部装置から入力された対応関係特定情報の内容をスイッチレジスタ＆カウンタ２１におけるスイッチレジスタに保持させる。
　また、半導体装置２００の動作モードを指定する指令として「自動モード」のモード設定指令が入力された場合には、此のイベントの検知に合わせ、外部から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係を循環的に変化させる必要があることを意味する。そのため、コマンド制御部２３は、対応関係特定情報の更新設定に関連する処理を実行することを記憶した上で、スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃを１インクリメントする。
　但し、スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃは電源投入直後の処理で値５に初期設定されている。そのため、更に其の後に実行される最初のステップＳ５－１のインクリメント処理では、スイッチレジスタ＆カウンタ２１におけるカウンタの値Ｃは０に初期化される。（以上、ステップＳ５－１）。
　次いで、コマンド制御部２３は、スイッチレジスタ＆カウンタ２１におけるスイッチレジスタからのデータ出力を許容し、スイッチマトリクス２０のＭＯＳ－ＦＥTスイッチ２０１を作動させる。すなわち、コマンド制御部２３は、スイッチマトリクス２０に対し対応関係特定情報に対応する切換接続ルートを形成させる接続及び動作オペレーションセットの処理を実行する。
　電源投入後に半導体装置２００の動作モードが初めて「自動モード」に設定された状況下では、スイッチレジスタ＆カウンタ２１におけるカウンタの値が０となっている。そのため、ロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々がロウアドレス信号Ｉ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’に対応するデフォルトの切換接続ルートがスイッチマトリクス２０内に形成される。また、半導体装置２００の動作モードが「ダイレクトモード」に設定された状況下では、「ダイレクトモード」のモード設定指令の入力タイミングとは関わりなく、ロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々がロウアドレス信号Ｉ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’の何れかと一対一に対応する任意の切換接続ルートがスイッチマトリクス２０内に形成される。但し、当該切換接続ルートは、外部装置から指令された対応関係特定情報に対応したものである（以上、ステップＳ５－２）。
　また、外部からの入力を待ち受けるアイドリング状態においては、電圧降下によるメモリ２８の記憶内容の消失を防止するため、必要に応じリフレッシュ処理（上書き処理）が実行される（ステップＳ５－３）。当該リフレッシュ処理については、公知の手法が用いられる。
　そして、接続及び動作オペレーションセット（ステップＳ５－２）の処理が完了すると、メモリ２８がアクティベートされ、メモリ２８に対するデータの書き込みや読み出し及びプリチャージ（読み出し後の電荷の補填処理）等に関する処理の実行が許容される（ステップＳ６）。
　半導体装置２００の動作モードが「ダイレクトモード」に設定された状況下では、コマンド制御部２３が対応関係特定情報の更新設定に関連する処理を非実行とすることを記憶しているので、改めて「ダイレクトモード」のモード設定指令が入力されるか、或いは、改めて「自動モード」のモード設定指令が入力されない限り、ステップＳ３－１，ステップＳ３－２の処理で外部から指定された対応関係特定情報がスイッチレジスタ＆カウンタ２１に其のまま保持されることとなる。すなわち、外部から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係の変更処理は行なわれない。
　従って、半導体装置２００に「ダイレクトモード」の動作モードが設定された状況下では、外部から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係を外部装置から自由に半導体装置２００に設定することができる。
　メモリ２８に対するデータの書き込みや読み出しに関するその他の処理動作は、公知の半導体装置と同様である。
　一方、半導体装置２００の動作モードが「自動モード」に設定された状況下では、コマンド制御部２３は、対応関係特定情報の更新設定に関連する処理を実行とすることを記憶しているので、予め決められたイベント、例えば、メモリの制御に関わる設定処理の一種である「自動モード」のモード設定指令の入力が改めて検知される度に、スイッチレジスタ＆カウンタ１１におけるカウンタの値Ｃを１インクリメントする（ステップＳ５－１）。
　次いで、コマンド制御部２３がカウンタの値Ｃの変化に基いてスイッチレジスタ＆カウンタ１１におけるスイッチレジスタを設定する。つまりコマンド制御部２３が対応関係特定情報を更新する。そして、スイッチマトリクス２０のＭＯＳ－ＦＥTスイッチ２０１が更新されたスイッチレジスタの設定に従って変換器として作動する。すなわち、スイッチマトリクス２０は、スイッチレジスタに設定された対応関係特定情報に対応する切換接続ルートをスイッチマトリクス２０内に形成する（ステップＳ５－２）。
　従って、予め決められたイベントである「自動モード」のモード設定指令の入力がコマンド制御部２３によって検知される度に、ロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々に対応するロウアドレス信号は、当初のＩ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’からＩ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’、次いで、Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’，Ｉ１’、・・・、そして、Ｉ５’，Ｉ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’を経て再びＩ０’，Ｉ１’，Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’に、循環的に変更される。
　イベントとなる「自動モード」のモード設定指令の入力が検知される度に、外部から指定されるロウアドレスとメモリ２８の記憶領域の論理的なロウアドレスとの対応関係を特定する対応関係特定情報がスイッチレジスタ＆カウンタ２１におけるスイッチレジスタに自動的かつ循環的に更新設定される。また、更新設定された対応関係特定情報を参照して外部から指定されたロウアドレスをメモリ２８の記憶領域の様々なロウアドレスに変換する。これにより、外部から指定されるロウアドレスによってメモリ２８の特定の記憶領域のロウアドレスに対するアクセス要求が頻繁に発生した場合であっても、実際にアクセスの対象とされるメモリ２８のロウアドレスが対応関係特定情報の更新の都度に変更される。すなわち、外部からのロウアドレスの指定によりメモリ２８の特定の記憶領域のロウアドレスに対するアクセス要求が頻繁に発生した場合であっても、このアクセスを多数のロウアドレスに離散させることができる。この結果、メモリの特定の記憶領域への集中アクセスが継続することによるホットキャリア寿命の短命化を改善し、半導体装置の信頼性を向上させることができる。
　［第３の実施形態］
　図５は図２に示す半導体装置２００をモデファイして構成した半導体装置３００を示す機能ブロック図である。
　アドレス・バッファ＆レジスタ３２，モードレジスタ３４，リフレッシュカウンタ３５，ロウデコーダ３６，カラムデコーダ３７，メモリ３８，レジスタ＆ＩＯバッファ３９，スイッチマトリクス３０，スイッチレジスタ＆カウンタ３１の構成や機能は、図２に示す半導体装置２００と同様である。
　本実施の形態における半導体装置３００は、さらに不揮発性メモリ４０を備える。
　また、コマンド制御部３３は、電源の投入に際して不揮発性メモリ４０に記憶されている対応関係特定情報を読み出し、対応関係特定情報の初期値としてスイッチレジスタ＆カウンタ３１におけるスイッチレジスタに自動設定する対応関係特定情報保持手段として機能する。この点が半導体装置２００とは異なる。
　不揮発性メモリ４０は、スイッチレジスタ＆カウンタ３１におけるスイッチレジスタに最新の対応関係特定情報を記憶するための不揮発性メモリである。
　本実施形態においては、半導体装置３００が「自動モード」に設定された状況下でステップＳ５－１，ステップＳ５－２の処理が実行され、スイッチレジスタ＆カウンタ３１におけるカウンタの値Ｃやスイッチレジスタに記憶された対応関係特定情報が更新される度に、コマンド制御部３３が、スイッチレジスタ＆カウンタ３１におけるカウンタの値Ｃや対応関係特定情報を読み出す。そして、読み出した内容を対応関係特定情報に関連する最新情報として、不揮発性メモリ４０に逐次上書きすることで更新記憶させる。
　従って、半導体装置３００への電力供給が停止した場合であっても最新のカウンタの値Ｃや対応関係特定情報の内容は失われない。
　また、半導体装置３００は、動作モードとして、第２の実施形態における「自動モード」，「ダイレクトモード」に加え、更に、「継続モード」を備える。「継続モード」は、コマンド制御部３３が、半導体装置３００への電力供給が停止する直前の時点におけるカウンタの値Ｃや対応関係特定情報を不揮発性メモリ４０から読み出し、読み出した値をスイッチレジスタ＆カウンタ３１におけるカウンタやスイッチレジスタに再設定するモードである。これにより、半導体装置３００への電力供給を停止した場合であっても、外部から指定されるロウアドレスとメモリ３８の記憶領域の論理的なロウアドレスとの対応関係を電力供給停止前の状態から継続して完全に循環的に変化させることができる。この結果、半導体装置３００への電力供給が停止した場合であっても、メモリ３８の同一記憶領域を連続的に使用することなく、データの書き込みや読み出し動作を行うことが可能である。
　そして、半導体装置３００がアイドリング状態にある間に「継続モード」のモード設定指令が入力されると、コマンド制御部３３が不揮発性メモリ４０に記憶されているカウンタの値Ｃや対応関係特定情報を読み出し、読み出した値をスイッチレジスタ＆カウンタ３１におけるカウンタやスイッチレジスタに初期値として再設定する。すなわち、「継続モード」を選択した場合は、不揮発性メモリ４０に記憶されているカウンタの値Ｃや対応関係特定情報を初期値とし、更に、カウンタの値Ｃを１インクリメントしてから処理が開始される。そのため、半導体装置３００への電力供給が停止した場合であっても、電力供給の停止時間を挟んで、外部から指定されるロウアドレスとメモリ３８の記憶領域の論理的なロウアドレスとの対応関係を完全に循環的に変化させ、メモリ３８の同一記憶領域を連続的に使用することなく、データの書き込みや読み出し動作を行なうことができる。
　例えば、半導体装置３００への電力供給が停止する直前においてロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にロウアドレス信号Ｉ２’，Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’，Ｉ１’が対応していたとする。本実施の形態にかかる半導体装置３００によれば、電力供給が再開した際、すなわち次の半導体装置３００の立ち上げ時には、ロウアドレス信号Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５の各々にロウアドレス信号Ｉ３’，Ｉ４’，Ｉ５’，Ｉ０’，Ｉ１’，Ｉ２’が対応するように、スイッチマトリクス３０内の切換接続ルートが形成される。
　従って、半導体装置３００への電力供給が停止したまま放置して再起動した場合であっても、電力供給が停止していた期間とは関わりなく、外部から指定されるロウアドレスとメモリ３８の記憶領域の論理的なロウアドレスとの対応関係を循環的に変化させることができる。すなわち、メモリ３８の同一記憶領域を連続的に使用することなく、データの書き込みや読み出し動作を行なうことができる。この結果、メモリの特定の記憶領域への集中アクセスが継続するによるホットキャリア寿命の短命化を更に効果的に改善し、半導体装置３００の信頼性を向上させることが可能となる。
　以上に述べた実施形態では、ロウアドレスの対応関係を自動的に更新設定する際のイベントとして、半導体装置２００、３００への「自動モード」のモード設定指令の入力、および、半導体装置３００への電源の投入を例として説明した。しかし、データの書き込みや読み出しの処理に支障がなければ他のイベントをトリガーとして対応関係を更新設定するようにしてもよい。
　また、イベントを検知する度に外部から指定されるロウアドレスとメモリの記憶領域の論理的なロウアドレスとの対応関係を必ずしも全て更新設定する必要はない。例えば、一部のロウアドレス信号Ｉ０，Ｉ１，Ｉ２とロウアドレス信号Ｉ０’，Ｉ１’，Ｉ２’との対応関係を固定したまま、他の一部のロウアドレス信号Ｉ３，Ｉ４，Ｉ５とロウアドレス信号Ｉ３’，Ｉ４’，Ｉ５’の対応関係のみを更新設定してもよい。
　また、外部から指定されるロウアドレスとメモリの記憶領域の論理的なロウアドレスとの対応関係を必ずしも循環的に変化させる必要はなく、メモリの特定の記憶領域に対するアクセスが集中しないようにランダムに変化させることができる。この場合、循環的に変化させるほうが、ランダムに変化させるよりもメモリの同一記憶領域を連続的に使用する確率をより低くすることができる。
　上記実施形態における半導体装置のメモリとしては、ＤＲＡＭの他にもＳＲＡＭ（Static Random Access Memory：スタティックランダムアクセスメモリ）を利用することが可能である。
　以上に開示した実施形態の一部または全部は、以下の付記に示す記載によって適切に表現され得るが、発明を実施するための形態や発明の技術思想は、これらのものに制限されるものではない。
　例えば、メモリには一般に未使用の空き領域が存在する。そのため、メモリの空き領域が１ロウアドレス以上ある状況下において、ビット障害あるいは同一ロウアドレスに障害が起きた場合にモード設定を「自動モード」や「継続モード」から「ダイレクトモード」に切り替え、外部から指定されるロウアドレスのうち障害箇所を指定するロウアドレスをメモリの未使用の記憶領域のロウアドレスに割り当てるようにスイッチレジスタ＆カウンタの設定を変更することができる。これにより、外部制御部から指定するロウアドレスを変更することなく、メモリの障害箇所を回避したメモリアクセスを実現することができる。つまり、空き領域を活用した障害救済が可能となる。
　上記の実施形態の一部または全部は、以下のようにも記載されうるが、以下には限られない。
　（付記１）
　メモリと制御部とを有する半導体装置であって、
外部から指定されたアドレスと前記メモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を前記制御部が予め決められたイベントを検知した際に更新設定する設定器と、
前記対応関係特定情報を参照して、外部から指定されたアドレスを前記メモリの記憶領域のアドレスに変換する変換器と、を備えたことを特徴とする半導体装置。
　（付記２）
　前記設定器に最新の前記対応関係特定情報を記憶する不揮発性メモリが併設され、
前記制御部は、電源の投入に際し、前記不揮発性メモリに記憶されている対応関係特定情報を読み出し、前記対応関係特定情報の初期値として該設定器に自動設定する対応関係特定情報保持機能を有することを特徴とする付記１記載の半導体装置。
　（付記３）
　前記制御部は、前記設定器による前記対応関係特定情報の更新設定を非実行とし、外部から入力された対応関係特定情報を最新の前記対応関係特定情報として設定するダイレクト設定機能を有することを特徴とする付記１または２に記載の半導体装置。
　（付記４）
　前記設定器は、
前記イベントが検知された際に１インクリメントされるカウンタと、
外部から指定されたアドレスを特定する値に前記カウンタの現在値を加算した値を前記メモリの記憶領域の論理的なアドレスの総数で除した余りの値により特定されるアドレスと、前記外部から指定されたアドレスとの対応関係を前記対応関係特定情報として更新設定するスイッチレジスタとを含んで構成され、
前記変換器は、
前記対応関係特定情報に基づいて駆動するスイッチマトリクスを含んで構成されていることを特徴とする付記１乃至３の何れか一項に記載の半導体装置。
　（付記５）
　前記カウンタは、前記メモリの記憶領域の論理的なアドレスの総数より１少ない値を最大値として循環的にインクリメントされるように構成されていることを特徴とする付記４記載の半導体装置。
　（付記６）
　メモリを有する半導体装置の制御方法において、
外部から指定されたアドレスと前記メモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を予め決められたイベントが検知された際に自動的に更新設定し、
前記更新設定された対応関係特定情報を参照して外部から指定されたアドレスを前記メモリの記憶領域のアドレスに変換することを特徴とする半導体装置の制御方法。
　（付記７）
　最新の前記対応関係特定情報を逐次不揮発的に更新記憶し、電源の投入に際し、前記不揮発的に記憶された対応関係特定情報を読み出して前記対応関係特定情報の初期値とすることを特徴とする付記６記載の半導体装置の制御方法。
　（付記８）
　外部から対応関係特定情報が入力された場合に前記対応関係特定情報の更新設定を非実行とし、前記外部から入力された対応関係特定情報を最新の前記対応関係特定情報として保持することを特徴とする付記６または７に記載の半導体装置の制御方法。
　（付記９）
　前記イベントの検知回数を計数し、
外部から指定されたアドレスを特定する値に前記計数値を加算した値を前記メモリの記憶領域の論理的なアドレスの総数で除した余りの値により特定されるアドレスと、前記外部から指定されたアドレスとの対応関係を前記対応関係特定情報として更新設定し、
前記対応関係特定情報を参照して、外部から指定されたアドレスに対応する前記メモリの記憶領域の論理的なアドレスを出力することを特徴とする付記６乃至８の何れか一項に記載の半導体装置の制御方法。
　（付記１０）
　前記計数値が前記メモリの記憶領域の論理的なアドレスの総数より１少ない値に達した後新たに前記イベントが検知された際に、前記計数値を初期化することを特徴とする付記９記載の半導体装置の制御方法。
（付記１１）
　メモリを有するコンピュータに、
外部から指定されたアドレスと前記メモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を予め決められたイベントが検知された際に自動的に更新設定する処理と、
前記対応関係特定情報に従って外部から指定されたアドレスを前記メモリの記憶領域のアドレスに変換する処理と、を実行させることを特徴とする半導体装置のメモリ制御プログラム。
（付記１２）
　更に、最新の前記対応関係特定情報を逐次不揮発性メモリに更新記憶させると共に、電源の投入に際し、前記不揮発性メモリに記憶されている対応関係特定情報を読み出し、前記対応関係特定情報の初期値として再設定する処理を実行させることを特徴とする付記１１に記載の半導体装置のメモリ制御プログラム。
（付記１３）
　更に、外部から対応関係特定情報が入力されたことを検知した場合に前記対応関係特定情報の更新設定を非実行とし、前記外部から入力された対応関係特定情報を最新の前記対応関係特定情報として設定する処理を実行させることを特徴とする付記１１または１２に記載の半導体装置のメモリ制御プログラム。
（付記１４）
　前記イベントを検知した際に１インクリメントされるカウンタの現在値を読み込む処理と、
外部から指定されたアドレスを特定する値に前記カウンタの現在値を加算した値を前記メモリの記憶領域の論理的なアドレスの総数で除した余りの値により特定されるアドレスと、前記外部から指定されたアドレスとの対応関係を前記対応関係特定情報として更新設定する処理を実行させることを特徴とする付記１１乃至１３の何れか一項に記載の半導体装置のメモリ制御プログラム。
（付記１５）
　前記カウンタの計数値が前記メモリの記憶領域の論理的なアドレスの総数より１少ない値に達したことが確認され、新たに前記イベントが検知された場合に前記カウンタの計数値を初期化する処理を実行させることを特徴とする付記１４に記載の半導体装置のメモリ制御プログラム。
　この出願は、２０１２年１０月１２日に出願された日本出願特願２０１２－２２６７２０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は半導体メモリに関し、メモリ領域内で特定領域への集中アクセスを離散させる機能を有する半導体メモリに関する。ランダムアクセスメモリ一般に適用可能であり、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）に適する。
１００、２００、３００　半導体装置
１０　変換器
１１　設定器
１３　制御部
１８　メモリ
２０、３０　スイッチマトリクス（変換器）
２１、３１　スイッチレジスタ＆カウンタ（設定器）
２２、３２　アドレス・バッファ＆レジスタ
２３、３３　コマンド制御部（ダイレクト設定手段，設定手段，対応関係特定情報保持手段）
２４、３４　モードレジスタ
２５、３５　リフレッシュカウンタ
２６、３６　ロウデコーダ
２７、３７　カラムデコーダ
２８、３８　メモリ（メモリセルアレイ）
２９、３９　レジスタ＆ＩＯバッファ
４０　不揮発性メモリ
２０１　ＭＯＳ－ＦＥＴスイッチ

Claims (10)

  1. 　メモリと制御部とを有する半導体装置であって、
    外部から指定されたアドレスと前記メモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を前記制御部が予め決められたイベントを検知した際に更新設定する設定器と、
    前記対応関係特定情報を参照して、外部から指定されたアドレスを前記メモリの記憶領域のアドレスに変換する変換器と、を備えたことを特徴とする半導体装置。・
  2. 　前記設定器に最新の前記対応関係特定情報を記憶する不揮発性メモリが併設され、
    前記制御部は、電源の投入に際し、前記不揮発性メモリに記憶されている対応関係特定情報を読み出し、前記対応関係特定情報の初期値として該設定器に自動設定する対応関係特定情報保持機能を有することを特徴とする請求項１記載の半導体装置。
  3. 　前記制御部は、前記設定器による前記対応関係特定情報の更新設定を非実行とし、外部から入力された対応関係特定情報を最新の前記対応関係特定情報として設定するダイレクト設定機能を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記設定器は、
    前記イベントが検知された際に１インクリメントされるカウンタと、
    外部から指定されたアドレスを特定する値に前記カウンタの現在値を加算した値を前記メモリの記憶領域の論理的なアドレスの総数で除した余りの値により特定されるアドレスと、前記外部から指定されたアドレスとの対応関係を前記対応関係特定情報として更新設定するスイッチレジスタとを含んで構成され、
    前記変換器は、
    前記対応関係特定情報に基づいて駆動するスイッチマトリクスを含んで構成されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
  5. 　前記カウンタは、前記メモリの記憶領域の論理的なアドレスの総数より１少ない値を最大値として循環的にインクリメントされるように構成されていることを特徴とする請求項４記載の半導体装置。
  6. 　メモリを有する半導体装置の制御方法において、
    外部から指定されたアドレスと前記メモリの記憶領域の論理的なアドレスとの対応関係を特定する対応関係特定情報を予め決められたイベントが検知された際に自動的に更新設定し、
    前記更新設定された対応関係特定情報を参照して外部から指定されたアドレスを前記メモリの記憶領域のアドレスに変換することを特徴とする半導体装置の制御方法。
  7. 　最新の前記対応関係特定情報を逐次不揮発的に更新記憶し、電源の投入に際し、前記不揮発的に記憶された対応関係特定情報を読み出して前記対応関係特定情報の初期値とすることを特徴とする請求項６記載の半導体装置の制御方法。
  8. 　外部から対応関係特定情報が入力された場合に前記対応関係特定情報の更新設定を非実行とし、前記外部から入力された対応関係特定情報を最新の前記対応関係特定情報として保持することを特徴とする請求項６または７に記載の半導体装置の制御方法。
  9. 　前記イベントの検知回数を計数し、
    外部から指定されたアドレスを特定する値に前記計数値を加算した値を前記メモリの記憶領域の論理的なアドレスの総数で除した余りの値により特定されるアドレスと、前記外部から指定されたアドレスとの対応関係を前記対応関係特定情報として更新設定し、
    前記対応関係特定情報を参照して、外部から指定されたアドレスに対応する前記メモリの記憶領域の論理的なアドレスを出力することを特徴とする請求項６乃至請求項８の何れか一項に記載の半導体装置の制御方法。
  10. 　前記計数値が前記メモリの記憶領域の論理的なアドレスの総数より１少ない値に達した後新たに前記イベントが検知された際に、前記計数値を初期化することを特徴とする請求項９記載の半導体装置の制御方法。
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