WO2014049827A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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WO2014049827A1
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silicon layer
columnar silicon
columnar
film
type diffusion
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PCT/JP2012/075072
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English (en)
French (fr)
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舛岡　富士雄
原田　望
広記 中村
ナヴァブ シン
ツィシャン ツェン
アシット ラマチャンドラ カマス
キンペン ワン
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar having a nitride hard mask formed in a columnar shape is formed, a diffusion layer under the silicon pillar is formed, a gate material is deposited, and then the gate material is planarized and etched.
  • the insulating film sidewall is formed on the sidewalls of the silicon pillar and the nitride film hard mask.
  • a resist pattern for gate wiring is formed, the gate material is etched, the nitride film hard mask is removed, and a diffusion layer is formed on the silicon pillar (see, for example, Patent Document 4).
  • a thick gate material when the distance between the silicon pillars becomes narrow, a thick gate material must be deposited between the silicon pillars, and a hole called a void may be formed between the silicon pillars. Once the void is formed, a hole is made in the gate material after etch back. Thereafter, when an insulating film is deposited to form an insulating film sidewall, the insulating film is deposited in the void. Therefore, it is difficult to process the gate material.
  • a gate oxide film is formed, and after depositing thin polysilicon, a resist for covering the upper part of the silicon pillar and forming a gate wiring is formed, the gate wiring is etched, and then the oxide film is thickened. It has been shown that the upper part of the silicon pillar is deposited, the thin polysilicon on the upper part of the silicon pillar is removed, and the thick oxide film is removed by wet etching (see Non-Patent Document 1, for example).
  • a method for using metal for the gate electrode is not shown. Further, a resist for forming the gate wiring must be formed so as to cover the upper part of the silicon pillar, and therefore, the upper part of the silicon pillar must be covered, which is not a self-alignment process.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A
  • an object of the present invention is to provide a method for manufacturing an SGT that uses a thin gate material, is a metal gate, and is a self-aligned process, and a structure of the resulting SGT.
  • a planar silicon layer is formed on a silicon substrate, and a first columnar silicon layer and a second columnar silicon layer are formed on the planar silicon layer.
  • an oxide hard mask is formed on the first columnar silicon layer and the second columnar silicon layer, and a second layer thicker than the gate insulating film is formed on the planar silicon layer.
  • a gate insulating film is formed around the first columnar silicon layer and the second columnar silicon layer, and the periphery of the gate insulating film
  • a metal film and a polysilicon film are formed on the film, and the thickness of the polysilicon film is thinner than half of the interval between the first columnar silicon layer and the second columnar silicon layer, and a gate wiring is formed.
  • a fourth resist is deposited to expose the polysilicon film on the first columnar silicon layer and the upper sidewall of the second columnar silicon layer, and etch the exposed polysilicon film. And removing the fourth resist, removing the metal film by etching, and forming a first gate electrode and a second gate electrode connected to the gate wiring. It is characterized by that.
  • a thick oxide film is deposited on the first columnar silicon layer, the second columnar silicon layer, and the planar silicon layer, and a thin oxide film is deposited on the sidewalls of the columnar silicon layer and the second columnar silicon layer. Then, by removing the oxide film by isotropic etching, an oxide film hard mask is formed on the first columnar silicon layer and the second columnar silicon layer, and a gate insulating film is formed on the planar silicon layer. A thicker second oxide film is formed.
  • a first n-type diffusion layer is formed on the first columnar silicon layer, and a second n-type diffusion layer is formed on the lower portion of the first columnar silicon layer and on the planar silicon layer. Then, a first p-type diffusion layer is formed on the second columnar silicon layer, and a second p-type diffusion layer is formed on the lower portion of the second columnar silicon layer and the upper portion of the planar silicon layer.
  • the method further includes a fifth step.
  • a silicide is formed on the first n-type diffusion layer, the second n-type diffusion layer, the first p-type diffusion layer, the second p-type diffusion layer, and the gate wiring. And further comprising a step.
  • the semiconductor device includes a planar silicon layer formed on a silicon substrate, first and second columnar silicon layers formed on the planar silicon layer, and the first columnar silicon.
  • a gate insulating film formed around the layer, a first gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film, and around the second columnar silicon layer A gate insulating film formed; a second gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film; and the thickness of the polysilicon film is the first columnar silicon.
  • a gate line connected to the first and second gate electrodes, and a height of an upper surface of the gate line is lower than the first and second gate electrode layers.
  • Second game A second oxide film lower than the height of the upper surface of the electrode and thicker than the gate insulating film formed between the gate wiring and the planar silicon layer; and formed on the first columnar silicon layer.
  • the gate wiring has a laminated structure of the metal film and silicide.
  • the center line of the gate wiring is shifted by a first predetermined amount with respect to a line connecting the center point of the first columnar silicon layer and the center point of the second columnar silicon layer.
  • the present invention it is possible to provide a manufacturing method of SGT that uses a thin gate material, is a metal gate, and is a self-alignment process, and a structure of SGT obtained as a result.
  • an oxide hard mask is formed on the first columnar silicon layer and the second columnar silicon layer, and the periphery of the first columnar silicon layer and the second columnar silicon layer is formed.
  • a gate insulating film is formed, and a metal film and a polysilicon film are formed around the gate insulating film, and the polysilicon film has a thickness of the first columnar silicon layer and the second columnar silicon layer.
  • a fourth resist is deposited, the polysilicon film on the upper sidewalls of the first columnar silicon layer and the second columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, and the first columnar silicon layer is removed by etching. 4 Regis Was peeled off, the metal film is removed by etching, thereby realizing a self-aligned process and a fourth step of forming a first gate electrode and second gate electrode connected to the gate line, the. Since it is a self-alignment process, high integration is possible.
  • the self-alignment process is realized by protecting the upper part of the silicon pillar during the formation of the gate wiring with the oxide film hard mask.
  • the capacitance between the gate wiring and the substrate can be reduced. Further, the insulation between the gate wiring and the substrate can be made more reliable.
  • the gate wiring has a laminated structure of the metal film and silicide. Since the silicide and the metal film are in direct contact, the resistance can be reduced.
  • the center line of the gate wiring is shifted by a first predetermined amount with respect to the line connecting the center point of the first columnar silicon layer and the center point of the second columnar silicon layer. It is easy to form a silicide that connects the second n-type diffusion layer and the second p-type diffusion layer. Therefore, high integration can be achieved.
  • FIG. 2A is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 5B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a cross-sectional view taken along line Y-Y ′ in FIG. (A) is a top view which shows the manufacturing method of the semiconductor device which concerns on this embodiment.
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  • first resists 102 and 103 for forming a first columnar silicon layer 104 and a second columnar silicon layer 105 are formed on a silicon substrate 101.
  • the silicon substrate 101 is etched to form a first columnar silicon layer 104 and a second columnar silicon layer 105. Since columnar silicon is formed using a resist, the number of steps can be reduced compared to a step using a hard mask.
  • the first resists 102 and 103 are removed.
  • a second resist 106 for forming the planar silicon layer 107 is formed.
  • the silicon substrate 101 is etched to form a planar silicon layer 107.
  • the second resist 106 is removed.
  • an element isolation film 108 is formed around the planar silicon layer 107.
  • the first step of forming the planar silicon layer 107 on the silicon substrate 101 and the first columnar silicon layer 104 and the second columnar silicon layer 105 on the planar silicon layer 107 is shown. It was.
  • an oxide film 109 is deposited so as to cover the first columnar silicon layer 104, the second columnar silicon layer 105, and the planar silicon layer 107.
  • Deposition by atmospheric pressure CVD chemical vapor deposition
  • a thick oxide film is formed on the first columnar silicon layer 104, the second columnar silicon layer 105, and the planar silicon layer 107, and the columnar silicon layer 104 and the second columnar silicon layer 105 are formed.
  • a thin oxide film can be deposited on the sidewall.
  • the oxide film thickness deposited on the first columnar silicon layer 104 and the second columnar silicon layer 105 can be made larger than the oxide film thickness deposited on the planar silicon layer 107.
  • oxide film hard masks 111 and 112 are formed on the first columnar silicon layer 104 and the second columnar silicon layer 105 by removing the oxide film 109 by isotropic etching.
  • a second oxide film 110 thicker than the gate insulating film is formed on the silicon layer 107.
  • the second step of forming the oxide hard mask on the first columnar silicon layer and the second columnar silicon layer and forming the second oxide film thicker than the gate insulating film on the planar silicon layer is performed. Indicated.
  • a gate insulating film is formed around the first columnar silicon layer and the second columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the thickness of the polysilicon film is
  • a third resist for forming a gate wiring is formed which is thinner than half of the distance between the first columnar silicon layer and the second columnar silicon layer, and the gate wiring is formed by performing anisotropic etching. A third step is shown.
  • gate insulating films 113 and 114 are formed around the first columnar silicon layer 104 and the second columnar silicon layer 105, and the metal film 115 and polysilicon are formed around the gate insulating films 113 and 114.
  • a film 116 is formed. Therefore, formation of voids in the polysilicon film 116 can be prevented.
  • the metal film 115 may be any metal that is used in a semiconductor process and sets a threshold voltage of a transistor, such as titanium nitride.
  • the gate insulating films 113 and 114 may be any film used for semiconductor processes such as an oxide film, an oxynitride film, and a high dielectric film.
  • a third resist 117 for forming a gate wiring is formed.
  • the resist height is described as being lower than the columnar silicon layer. This is because when the height of the columnar silicon layer is high, it is considered that the resist thickness above the columnar silicon layer becomes thin or the polysilicon above the columnar silicon layer is exposed. As the gate wiring width becomes narrower, the polysilicon above the columnar silicon layer is more likely to be exposed.
  • the resist height may be higher than the columnar silicon layer.
  • the center line of the third resist 117 for the gate wiring is shifted from the line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105. It is preferable to form the third resist 117 so that the third resist 117 is formed. This is because it is easy to form a silicide that connects the second n-type diffusion layer and the second p-type diffusion layer.
  • the polysilicon film 116 and the metal film 115 are etched. Gate electrodes 118a and 118b and a gate wiring 118c are formed. At this time, even if the resist thickness on the upper part of the columnar silicon layer is thin or the polysilicon on the upper part of the columnar silicon layer is exposed, the upper part of the columnar silicon layer is protected by the oxide film hard masks 111 and 112.
  • the second oxide film 110 is etched.
  • the oxide film hard masks 111 and 112 are also etched, but the oxide film thickness deposited on the first columnar silicon layer 104 and the second columnar silicon layer 105 is deposited on the planar silicon layer 107.
  • the oxide film hard masks 111 and 112 remain because they are thicker than the oxide film thickness. If it does not remain, the silicon pillar is etched during the removal of the polysilicon film in a later step. In this case, the height of the exposed polysilicon film may be increased by the height of the silicon pillar to be etched.
  • the second oxide film 110 may be etched after the fourth step.
  • the third resist 117 is peeled off.
  • the gate insulating film is formed around the first columnar silicon layer and the second columnar silicon layer, the metal film and the polysilicon film are formed around the gate insulating film, and the thickness of the polysilicon film is as follows.
  • a third resist for forming a gate wiring is formed which is thinner than half of the distance between the first columnar silicon layer and the second columnar silicon layer, and the gate wiring is formed by performing anisotropic etching. A third step is shown.
  • a fourth resist is deposited, the polysilicon film on the first columnar silicon layer and the upper sidewall of the second columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, and the fourth resist is removed.
  • a fourth step of peeling, removing the metal film by etching, and forming a first gate electrode and a second gate electrode connected to the gate wiring is shown.
  • a fourth resist 119 is deposited to expose the polysilicon film 116 on the upper sidewalls of the first columnar silicon layer 104 and the second columnar silicon layer 105. It is preferable to use resist etchback. Further, a coating film such as spin-on glass may be used.
  • the exposed polysilicon film 116 is removed by etching. Isotropic dry etching is preferred.
  • the fourth resist 119 is removed.
  • an oxide film 160 is deposited.
  • a fifth resist 161 is deposited to expose the oxide film 160 on the upper sidewalls of the first columnar silicon layer 104 and the second columnar silicon layer 105. It is preferable to use resist etchback. Further, a coating film such as spin-on glass may be used.
  • the exposed oxide film 160 is removed by etching. Isotropic etching is preferred.
  • the fifth resist 161 is removed.
  • the metal film 115 is removed by etching, and a first gate electrode 118b and a second gate electrode 118a connected to the gate wiring 118c are formed. Therefore, it becomes a self-alignment process.
  • the oxide film hard masks 111 and 112 and the oxide film 160 are removed by etching.
  • the fourth resist is deposited, the polysilicon film on the upper sidewalls of the first columnar silicon layer and the second columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, and the fourth resist is removed.
  • a fourth process is shown in which the first gate electrode and the second gate electrode connected to the gate wiring are formed by peeling and removing the metal film by etching.
  • a first n-type diffusion layer is formed above the first columnar silicon layer
  • a second n-type diffusion layer is formed below the first columnar silicon layer and above the planar silicon layer
  • the sixth resist 120 is formed in order to form the first n-type diffusion layer and the second n-type diffusion layer. Before forming the sixth resist 120, a thin oxide film may be deposited.
  • arsenic is implanted to form a first n-type diffusion layer 121 and a second n-type diffusion layer 122.
  • the sixth resist 120 is removed.
  • a seventh resist 123 for forming the first p-type diffusion layer and the second p-type diffusion layer is formed.
  • boron or boron fluoride is implanted to form a first p-type diffusion layer 124 and a second p-type diffusion layer 125.
  • the seventh resist 123 is removed, a nitride film 126 is deposited, and heat treatment is performed.
  • the first n-type diffusion layer is formed above the first columnar silicon layer
  • the second n-type diffusion layer is formed below the first columnar silicon layer and above the planar silicon layer
  • a fifth step of forming a first p-type diffusion layer above the second columnar silicon layer and forming a second p-type diffusion layer below the second columnar silicon layer and above the planar silicon layer It has been shown.
  • a sixth step of forming silicide on the first n-type diffusion layer, the second n-type diffusion layer, the first p-type diffusion layer, the second p-type diffusion layer, and the gate wiring is performed. Show.
  • the nitride film 126 is etched, nitride film sidewalls are formed, metal is deposited, heat treatment is performed, and unreacted metal is removed to remove the unreacted metal on the first n-type diffusion layer 121.
  • Silicide is formed on the second n-type diffusion layer 122, the first p-type diffusion layer 124, the second p-type diffusion layer 125, the gate wiring 118c, the first gate electrode 118b, and the second gate electrode 118a. 128, 130, 132, 134, 127, 131, 129, 133 are formed.
  • the nitride film sidewall may have a laminated structure of an oxide film and a nitride film.
  • the second n-type diffusion layer 122 and the second p-type diffusion layer 125 are connected by the silicide 130. Since the center line of the gate wiring 118c is shifted from the line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105, the silicide 130 is easily formed. Therefore, high integration can be achieved.
  • the gate wiring 118 c tends to have a laminated structure of the metal film 115 and the silicide 127. Since the silicide 127 and the metal film 115 are in direct contact with each other, the resistance can be reduced.
  • the sixth step of forming silicide on the first n-type diffusion layer, the second n-type diffusion layer, the first p-type diffusion layer, the second p-type diffusion layer, and the gate wiring is performed. Indicated.
  • a contact stopper 137 such as a nitride film is formed, and an interlayer insulating film 138 is formed.
  • an eighth resist 139 for forming contact holes is formed.
  • the interlayer insulating film 138 is etched to form contact holes 140 and 141.
  • the eighth resist 139 is removed.
  • a ninth resist 142 for forming a contact hole is formed, the interlayer insulating film 138 is etched, and contact holes 143 and 144 are formed.
  • the ninth resist 142 is removed.
  • the contact stopper 137 is etched, and the contact stoppers 137 under the contact holes 140 and 141 and the contact holes 143 and 144 are removed.
  • metal is deposited to form contacts 145, 146, 147, 148.
  • a metal 149 for metal wiring is deposited.
  • tenth resists 150, 151, 152, and 153 for forming metal wiring are formed.
  • the metal 149 is etched to form metal wirings 154, 155, 156, and 157.
  • FIG. 1 shows the structure of a semiconductor device obtained by the above manufacturing method.
  • the semiconductor device includes a planar silicon layer 107 formed on a silicon substrate 101, and first and second columnar silicon layers 104 and 105 formed on the planar silicon layer 107.
  • a first gate electrode having a stacked structure of a gate insulating film 113 formed around the first columnar silicon layer 104, a metal film 115 formed around the gate insulating film 113, and a polysilicon film 116.
  • 118b a gate insulating film 114 formed around the second columnar silicon layer 105, and a second structure comprising a stacked structure of a metal film 115 and a polysilicon film 116 formed around the gate insulating film 114.
  • the thickness of the gate electrode 118 a and the polysilicon film 116 is the distance between the first columnar silicon layer 104 and the second columnar silicon layer 105.
  • the gate wiring 118c is thinner than half and connected to the first and second gate electrodes 118b and 118a, and the height of the top surface of the gate wiring 118c is the top surface of the first and second gate electrodes 118b and 118a.
  • the capacitance between the gate wiring and the substrate can be reduced. Insulation between the gate wiring and the substrate can be ensured.
  • the gate wiring 118c has a laminated structure of the metal film 115 and silicide 127. Since the silicide 127 and the metal film 115 are in direct contact with each other, the resistance can be reduced.
  • the center line of the gate wiring 118c is shifted from the line connecting the center point of the first columnar silicon layer 104 and the center point of the second columnar silicon layer 105 by a first predetermined amount. It is easy to form a silicide 130 that connects the second n-type diffusion layer 122 and the second p-type diffusion layer 125. Therefore, high integration can be achieved.

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Abstract

　シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、を有する

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。
　このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。
　そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが示されている（例えば非特許文献１を参照）。
　しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報
B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, "Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET", IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794.
　そこで、本発明は、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明に係る半導体装置の製造方法は、シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、を有することを特徴とする。
　前記第３の工程の後、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、を有することを特徴とする。
　また、前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする。
　また、前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする。
　前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする。
　また、本発明に係る半導体装置は、シリコン基板上に形成された平面状シリコン層と、前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、前記第１及び前記第２のゲート電極に接続されたゲート配線と、前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、を有する、ことを特徴とする。
　前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする。
　前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする。
　前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、ことを特徴とする。
　本発明によれば、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、前記第３の工程の後、第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。
　特に、酸化膜ハードマスクにより、ゲート配線形成中にシリコン柱上部を保護することにより、自己整合プロセスを実現している。
　また、前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜を形成することにより、ゲート配線と基板間の容量を低減することができる。また、ゲート配線と基板間の絶縁をより確かなものとすることができる。
　また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなる。シリサイドと金属膜とが直接接触するため、低抵抗化をすることができる。
　前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれている。第２のｎ型拡散層と、第２のｐ型拡散層とを接続するシリサイドを形成しやすい。従って、高集積化をおこなうことができる。
（A）は本発明の実施形態に係る半導体装置の平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。 （A）は本実施形態に係る半導体装置の製造方法を示す平面図である。（B）は（A）のＸ－Ｘ’線での断面図である。（C）は（A）のＹ－Ｙ’線での断面図である。
　以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置の製造工程を、図２～図４３を参照しながら説明する。
　以下に、シリコン基板上に平面状シリコン層を形成し、平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程を示す。
　図２に示すように、シリコン基板１０１上に第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成するための第１のレジスト１０２、１０３を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５とを形成する。レジストを用いて柱状シリコンを形成するため、ハードマスクを用いる工程と比べて、工程数を減らすことができる。
　図４に示すように、第１のレジスト１０２、１０３を剥離する。
　図５に示すように、平面状シリコン層１０７を形成するための第２のレジスト１０６を形成する。
　図６に示すように、シリコン基板１０１をエッチングし、平面状シリコン層１０７を形成する。
　図７に示すように、第２のレジスト１０６を剥離する。
　図８に示すように、平面状シリコン層１０７の周囲に素子分離膜１０８を形成する。
　以上により、シリコン基板１０１上に平面状シリコン層１０７と、平面状シリコン層１０７上に、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と、を形成する第１の工程が示された。
　次に、第１の柱状シリコン層と第２の柱状シリコン層上に酸化膜ハードマスクを形成し、平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程を示す。
　図９に示すように、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７を覆うように酸化膜１０９を堆積する。常圧ＣＶＤ（化学気相堆積）による堆積が好ましい。常圧ＣＶＤによる堆積を用いると、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５と平面状シリコン層１０７上に厚い酸化膜を、柱状シリコン層１０４と第２の柱状シリコン層１０５の側壁に薄い酸化膜を堆積することができる。さらに、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に堆積される酸化膜厚を、平面状シリコン層１０７上に堆積される酸化膜厚より厚くすることができる。
　図１０に示すように、酸化膜１０９を等方性エッチングにより除去することにより、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に酸化膜ハードマスク１１１、１１２を形成し、平面状シリコン層１０７上にゲート絶縁膜より厚い第２の酸化膜１１０を形成する。
　以上により、第１の柱状シリコン層と第２の柱状シリコン層上に酸化膜ハードマスクを形成し、平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程が示された。
　次に、第１の柱状シリコン層と第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ポリシリコン膜の膜厚は第１の柱状シリコン層と第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことによりゲート配線を形成する第３の工程を示す。
　図１１に示すように、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５の周囲にゲート絶縁膜１１３、１１４を形成し、ゲート絶縁膜１１３、１１４の周囲に金属膜１１５及びポリシリコン膜１１６を成膜する。従って、ポリシリコン膜１１６中にボイドが形成されることを防ぐことができる。金属膜１１５は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。ゲート絶縁膜１１３、１１４は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
　図１２に示すように、ゲート配線を形成するための第３のレジスト１１７を形成する。本実施例においては、レジスト高さが柱状シリコン層より低くなるように記載した。柱状シリコン層の高さが高いとき、柱状シリコン層上部のレジスト厚さが薄くなり、もしくは、柱状シリコン層上部のポリシリコンが露出することが考えられるからである。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状シリコン層より高くなってもよい。
　また、このとき、ゲート配線のための第３のレジスト１１７の中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているよう、第３のレジスト１１７を形成することが好ましい。第２のｎ型拡散層と第２のｐ型拡散層とを接続するシリサイドを形成しやすくなるからである。
　図１３に示すように、ポリシリコン膜１１６と金属膜１１５をエッチングする。ゲート電極１１８ａ、１１８ｂ、ゲート配線１１８ｃが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコンが露出していても、酸化膜ハードマスク１１１、１１２により、柱状シリコン層上部が保護される。
　図１４に示すように、第２の酸化膜１１０をエッチングする。このとき、酸化膜ハードマスク１１１、１１２もエッチングされるが、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上に堆積される酸化膜厚が、平面状シリコン層１０７上に堆積される酸化膜厚より厚いため、酸化膜ハードマスク１１１、１１２は残る。残らない場合は、後の工程において、ポリシリコン膜除去中にシリコン柱がエッチングされることとなる。この場合、エッチングされるシリコン柱の高さ分、露出するポリシリコン膜の高さを増やせばよい。また、第２の酸化膜１１０は、第４の工程の後にエッチングしてもよい。
　図１５に示すように、第３のレジスト１１７を剥離する。
　以上により、第１の柱状シリコン層と第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ポリシリコン膜の膜厚は第１の柱状シリコン層と第２の柱状シリコン層との間の間隔の半分より薄く、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことによりゲート配線を形成する第３の工程が示された。
　次に、第４のレジストを堆積し、第１の柱状シリコン層と第２の柱状シリコン層上部側壁のポリシリコン膜を露出し、露出したポリシリコン膜をエッチングにより除去し、第４のレジストを剥離し、金属膜をエッチングにより除去し、ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程を示す。
　図１６に示すように、第４のレジスト１１９を堆積し、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上部側壁のポリシリコン膜１１６を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
　図１７に示すように、露出したポリシリコン膜１１６をエッチングにより除去する。等方性ドライエッチングが好ましい。
　図１８に示すように、第４のレジスト１１９を除去する。
　図１９に示すように、酸化膜１６０を堆積する。
　図２０に示すように、第５のレジスト１６１を堆積し、第１の柱状シリコン層１０４と第２の柱状シリコン層１０５上部側壁の酸化膜１６０を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
　図２１に示すように、露出した酸化膜１６０をエッチングにより除去する。等方性エッチングが好ましい。
　図２２に示すように、第５のレジスト１６１を剥離する。
　図２３に示すように、金属膜１１５をエッチングにより除去し、ゲート配線１１８ｃに接続する第１のゲート電極１１８ｂと第２のゲート電極１１８ａを形成する。従って、自己整合プロセスとなる。
　図２４に示すように、酸化膜ハードマスク１１１、１１２と酸化膜１６０をエッチングにより除去する。
　以上により、第４のレジストを堆積し、第１の柱状シリコン層と第２の柱状シリコン層上部側壁のポリシリコン膜を露出し、露出したポリシリコン膜をエッチングにより除去し、第４のレジストを剥離し、金属膜をエッチングにより除去し、ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程が示された。
　次に、第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、第１の柱状シリコン層の下部と平面状シリコン層の上部に第２のｎ型拡散層を形成し、第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、第２の柱状シリコン層の下部と平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程を示す。
　図２５に示すように、第１のｎ型拡散層と第２のｎ型拡散層を形成するために、第６のレジスト１２０を形成する。第６のレジスト１２０を形成する前に、薄い酸化膜を堆積してもよい。
　図２６に示すように、砒素を注入し、第１のｎ型拡散層１２１と第２のｎ型拡散層１２２を形成する。
　図２７に示すように、第６のレジスト１２０を剥離する。
　図２８に示すように、第１のｐ型拡散層と第２のｐ型拡散層を形成するための第７のレジスト１２３を形成する。
　図２９に示すように、ボロンまたは弗化ボロンを注入し、第１のｐ型拡散層１２４と第２のｐ型拡散層１２５を形成する。
　図３０に示すように、第７のレジスト１２３を剥離し、窒化膜１２６を堆積し、熱処理を行う。
　以上により、第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、第１の柱状シリコン層の下部と平面状シリコン層の上部に第２のｎ型拡散層を形成し、第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、第２の柱状シリコン層の下部と平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程が示された。
　次に、第１のｎ型拡散層上と第２のｎ型拡散層上と第１のｐ型拡散層と第２のｐ型拡散層上とゲート配線にシリサイドを形成する第６の工程を示す。
　図３１に示すように、窒化膜１２６をエッチングし、窒化膜サイドウォールを形成し、金属を堆積し、熱処理し、未反応の金属を除去することで、第１のｎ型拡散層１２１上と第２のｎ型拡散層１２２上と第１のｐ型拡散層１２４と第２のｐ型拡散層１２５上とゲート配線１１８ｃと、第１のゲート電極１１８ｂと第２のゲート電極１１８ａ上にシリサイド１２８、１３０、１３２、１３４、１２７、１３１、１２９、１３３を形成する。窒化膜サイドウォールは、酸化膜と窒化膜の積層構造にしてもよい。
　第２のｎ型拡散層１２２と、第２のｐ型拡散層１２５とは、シリサイド１３０で接続されることとなる。ゲート配線１１８ｃの中心線が、第１の柱状シリコン層１０４の中心点と第２の柱状シリコン層１０５の中心点とを結ぶ線に対してずれているので、シリサイド１３０を形成しやすい。従って、高集積化をおこなうことができる。
　また、ポリシリコン膜１１６が薄いため、ゲート配線１１８ｃは、金属膜１１５とシリサイド１２７の積層構造となりやすい。シリサイド１２７と金属膜１１５とが直接接触するため、低抵抗化をすることができる。
　以上により、第１のｎ型拡散層上と第２のｎ型拡散層上と第１のｐ型拡散層と第２のｐ型拡散層上とゲート配線にシリサイドを形成する第６の工程が示された。
　図３２に示すように、窒化膜といったコンタクトストッパー１３７を成膜し、層間絶縁膜１３８を形成する。
　図３３に示すように、コンタクト孔を形成するための第８のレジスト１３９を形成する。
　図３４に示すように、層間絶縁膜１３８をエッチングし、コンタクト孔１４０、１４１を形成する。
　図３５に示すように、第８のレジスト１３９を剥離する。
　図３６に示すように、コンタクト孔を形成するための第９のレジスト１４２を形成し、層間絶縁膜１３８をエッチングし、コンタクト孔１４３、１４４を形成する。
　図３７に示すように、第９のレジスト１４２を剥離する。
　図３８に示すように、コンタクトストッパー１３７をエッチングし、コンタクト孔１４０、１４１、コンタクト孔１４３、１４４下のコンタクトストッパー１３７を除去する。
　図３９に示すように、金属を堆積し、コンタクト１４５、１４６、１４７、１４８を形成する。
　図４０に示すように、金属配線のための金属１４９を堆積する。
　図４１に示すように、金属配線を形成するための第１０のレジスト１５０、１５１、１５２、１５３を形成する。
　図４２に示すように、金属１４９をエッチングし、金属配線１５４、１５５、１５６、１５７を形成する。
　次に、図４３に示すように、第１０のレジスト１５０、１５１、１５２、１５３を剥離する。以上により、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。図１に示すように、半導体装置は、シリコン基板上１０１に形成された平面状シリコン層１０７と、前記平面状シリコン層１０７上に形成された第１及び第２の柱状シリコン層１０４、１０５と、前記第１の柱状シリコン層１０４の周囲に形成されたゲート絶縁膜１１３と、前記ゲート絶縁膜１１３の周囲に形成された金属膜１１５及びポリシリコン膜１１６の積層構造からなる第１のゲート電極１１８ｂと、前記第２の柱状シリコン層１０５の周囲に形成されたゲート絶縁膜１１４と、前記ゲート絶縁膜１１４の周囲に形成された金属膜１１５及びポリシリコン膜１１６の積層構造からなる第２のゲート電極１１８ａと、前記ポリシリコン膜１１６の膜厚は前記第１の柱状シリコン層１０４と前記第２の柱状シリコン層１０５との間の間隔の半分より薄く、前記第１及び前記第２のゲート電極１１８ｂ、１１８ａに接続されたゲート配線１１８ｃと、前記ゲート配線１１８ｃの上面の高さは前記第１及び第２のゲート電極１１８ｂ、１１８ａの上面の高さより低く、前記ゲート配線１１８ｃと前記平面状シリコン層１０７との間に形成された前記ゲート絶縁膜１１３、１１４より厚い第２の酸化膜１１０と、前記第１の柱状シリコン層１０４の上部に形成された第１のｎ型拡散層１２１と、前記第１の柱状シリコン層１０４の下部と前記平面状シリコン層１０７の上部とに形成された第２のｎ型拡散層１１２と、前記第２の柱状シリコン層１０５の上部に形成された第１のｐ型拡散層１２４と、前記第２の柱状シリコン層１０５の下部と前記平面状シリコン層１０７の上部とに形成された第２のｐ型拡散層１２５と、を有する。
　前記ゲート配線１１８ｃと前記平面状シリコン層１０７との間に形成された前記ゲート絶縁膜１１３、１１４より厚い第２の酸化膜１１０を有するため、ゲート配線と基板間の容量を低減することができ、ゲート配線と基板間の絶縁を確かなものとすることができる。
　また、前記ゲート配線１１８ｃは、前記金属膜１１５とシリサイド１２７の積層構造からなる。シリサイド１２７と金属膜１１５とが直接接触するため、低抵抗化をすることができる。
　前記ゲート配線１１８ｃの中心線が、前記第１の柱状シリコン層１０４の中心点と前記第２の柱状シリコン層１０５の中心点とを結ぶ線に対して第１の所定量ずれている。第２のｎ型拡散層１２２と、第２のｐ型拡散層１２５とを接続するシリサイド１３０を形成しやすい。従って、高集積化をおこなうことができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１の柱状シリコン層
１０５．第１の柱状シリコン層
１０６．第２のレジスト
１０７．平面状シリコン層
１０８．素子分離膜
１０９．酸化膜
１１０．第２の酸化膜
１１１．酸化膜ハードマスク
１１２．酸化膜ハードマスク
１１３．ゲート絶縁膜
１１４．ゲート絶縁膜
１１５．金属膜
１１６．ポリシリコン膜
１１７．第３のレジスト
１１８ａ．ゲート電極
１１８ｂ．ゲート電極
１１８ｃ．ゲート配線
１１９．第４のレジスト
１２０．第６のレジスト
１２１．第１のｎ型拡散層
１２２．第２のｎ型拡散層
１２３．第７のレジスト
１２４．第１のｐ型拡散層
１２５．第２のｐ型拡散層
１２６．窒化膜
１２７．シリサイド
１２８．シリサイド
１２９．シリサイド
１３０．シリサイド
１３１．シリサイド
１３２．シリサイド
１３３．シリサイド
１３４．シリサイド
１３７．コンタクトストッパー
１３８．層間絶縁膜
１３９．第８のレジスト
１４０．コンタクト孔
１４１．コンタクト孔
１４２．第９のレジスト
１４３．コンタクト孔
１４４．コンタクト孔
１４５．コンタクト
１４６．コンタクト
１４７．コンタクト
１４８．コンタクト
１４９．金属
１５０．第１０のレジスト
１５１．第１０のレジスト
１５２．第１０のレジスト
１５３．第１０のレジスト
１５４．金属配線
１５５．金属配線
１５６．金属配線
１５７．金属配線
１６０．酸化膜
１６１．第５のレジスト

Claims (9)

  1. 　シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置の製造方法であって、
    　前記シリコン基板上に平面状シリコン層を形成し、前記平面状シリコン層上に第１の柱状シリコン層と第２の柱状シリコン層とを形成する第１の工程と、
    　前記第１の工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成する第２の工程と、
    　前記第２工程の後、前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第３の工程と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第３の工程の後、
    　第４のレジストを堆積し、前記第１の柱状シリコン層と前記第２の柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続する第１のゲート電極と第２のゲート電極を形成する第４の工程と、
    　を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の柱状シリコン層と前記第２の柱状シリコン層と前記平面状シリコン層上に厚い酸化膜を、前記柱状シリコン層と前記第２の柱状シリコン層の側壁に薄い酸化膜を堆積し、酸化膜を等方性エッチングにより除去することにより、前記第１の柱状シリコン層と前記第２の柱状シリコン層上に酸化膜ハードマスクを形成し、前記平面状シリコン層上にゲート絶縁膜より厚い第２の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第１の柱状シリコン層の上部に第１のｎ型拡散層を形成し、
    　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｎ型拡散層を形成し、
    　前記第２の柱状シリコン層の上部に第１のｐ型拡散層を形成し、
    　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部に第２のｐ型拡散層を形成する第５の工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記第１のｎ型拡散層上と前記第２のｎ型拡散層上と前記第１のｐ型拡散層と前記第２のｐ型拡散層上と前記ゲート配線にシリサイドを形成する第６の工程とをさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　シリコン基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され、ゲート電極が柱状半導体層を取り囲む構造の半導体装置であって、
    　シリコン基板上に形成された平面状シリコン層と、
    　前記平面状シリコン層上に形成された第１及び第２の柱状シリコン層と、
    　前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第１のゲート電極と、
    　前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなる第２のゲート電極と、ここで、前記ポリシリコン膜の膜厚は前記第１の柱状シリコン層と前記第２の柱状シリコン層との間の間隔の半分より薄く、
    　前記第１及び前記第２のゲート電極に接続されたゲート配線と、ここで、前記ゲート配線の上面の高さは前記第１及び第２のゲート電極の上面の高さより低く、
    　前記ゲート配線と前記平面状シリコン層との間に形成された前記ゲート絶縁膜より厚い第２の酸化膜と、
    　前記第１の柱状シリコン層の上部に形成された第１のｎ型拡散層と、
    　前記第１の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｎ型拡散層と、
    　前記第２の柱状シリコン層の上部に形成された第１のｐ型拡散層と、
    　前記第２の柱状シリコン層の下部と前記平面状シリコン層の上部とに形成された第２のｐ型拡散層と、
    　を有することを特徴とする半導体装置。
  7. 　前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項６に記載の半導体装置。
  8. 　前記ゲート配線の中心線が、前記第１の柱状シリコン層の中心点と前記第２の柱状シリコン層の中心点とを結ぶ線に対して第１の所定量ずれていることを特徴とする請求項６に記載の半導体装置。
  9. 　前記第１及び前記第２のｎ型拡散層上と前記第１及び前記第２のｐ型拡散層に形成されたシリサイドと、を有する、
    　ことを特徴とする請求項８に記載の半導体装置。
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