WO2014045372A1 - 半導体記憶装置 - Google Patents

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悟 半澤
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Definitions

  • the present invention relates to a semiconductor memory device.
  • a resistance change type memory has been studied as a memory to replace a flash memory that is approaching the limit of miniaturization.
  • a phase change memory using a chalcogenide (phase change material) such as Ge 2 Sb 2 Te 5 as a resistance change type memory element has been actively studied.
  • the state of the phase change material changes to an amorphous state or a crystalline state by Joule heat generated by the applied current.
  • the resistance value of the material is high in the amorphous state, and the resistance value of the material is low in the crystalline state. By associating this change in resistance value with information, a function as a memory element can be exhibited.
  • the applied current is controlled according to the information to be written.
  • the reset operation that is, the operation of writing the bit “0”
  • a large current is passed for a short time to dissolve the phase change material, and then the current is rapidly decreased.
  • the phase change material is rapidly cooled, and the phase change material changes to an amorphous state having a high resistance.
  • the set operation that is, the operation of writing bit '1'
  • the phase change material changes to a low resistance crystalline state by flowing a current sufficient to hold the phase change material in a crystallized state for a long time.
  • the resistance value of the element is determined by giving a constant potential difference to both ends of the memory element and measuring the current flowing through the element.
  • phase change memory when the shape of the memory element is reduced, the current required for changing the state of the phase change material is reduced. For this reason, in principle, it is suitable for miniaturization and multilayering to realize high integration.
  • Patent Document 1 describes a structure in which memory cells each composed of a recording layer made of a chalcogenide material and a cell selection diode are stacked via an insulating layer.
  • Patent Document 2 a through hole is formed in a stacked body in which a plurality of layers of a gate electrode and a gate insulating film are stacked, and a gate insulating film, a silicon layer serving as a channel, and a chalcogenide layer serving as a recording layer are formed in the through hole.
  • a technique is described in which a plurality of memory cells including cell selection transistors and recording elements are stacked in the height direction by being formed on the side surface. By increasing the number of stacked memory cells in the height direction, the area density of the memory cells can be increased and high integration can be realized.
  • JP 2009-158020 A WO2011-0745545 gazette
  • Patent Document 1 As described in the circuit diagram shown in FIG. 3 and the cross-sectional view shown in FIG. 4 of the same document, between a word line and a bit line that are paths of a write current or a read current, Only one memory cell is connected in the direction normal to the substrate.
  • memory cells are multi-layered by stacking layer structures including word lines / memory cells / bit lines.
  • the current flowing between the word line and the bit line via the selection transistor of the memory cell is affected by the ON resistance of the selection transistor, causing a voltage drop.
  • the source potential varies depending on the layer. Accordingly, assuming that the gate voltage of the memory cell is constant regardless of the layer, the gate-source voltage differs from layer to layer. Thereby, the current for reading / writing information from / to the memory cell varies from layer to layer.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to suppress variation in current supplied to a memory element from layer to layer in a semiconductor memory device in which a plurality of memory cells are connected in series. .
  • a semiconductor memory device includes a plurality of memory cells connected in series between a first signal line and a second signal line, and is different for at least two of the selection transistors included in the memory cell. Supply gate voltage.
  • the semiconductor memory device of the present invention it is possible to suppress the variation of the current supplied to the memory element from layer to layer.
  • FIG. 1 is a diagram illustrating a memory circuit configuration of a semiconductor memory device according to a first embodiment. It is a figure which shows the operation principle in case the memory cell group 4 is comprised by the memory cell 3 of 4 layers.
  • FIG. 4 is a diagram illustrating a memory circuit configuration of a semiconductor memory device according to a second embodiment.
  • FIG. 6 is a diagram illustrating a memory circuit configuration of a semiconductor memory device according to a third embodiment. It is a figure which shows the operation principle in case the memory cell group 4 is comprised by the memory cell 3 of 4 layers.
  • FIG. 6 is a diagram illustrating a memory circuit configuration of a semiconductor memory device according to a fourth embodiment.
  • FIG. 9 is a diagram showing a memory circuit configuration of a semiconductor memory device according to a fifth embodiment.
  • FIG. 9 is a diagram illustrating a memory circuit configuration of a semiconductor memory device according to a sixth embodiment.
  • 3 is a diagram illustrating a circuit example of a voltage converter 6.
  • FIG. 4 is a diagram illustrating another circuit example of the voltage converter 6.
  • FIG. 3 is a diagram illustrating a circuit of a selection gate driver 5.
  • FIG. 4 is a diagram illustrating another circuit example of the selection gate driver 5.
  • FIG. 10 is a diagram illustrating a circuit example of a voltage converter 6 according to a ninth embodiment.
  • FIG. 10 is a diagram illustrating another circuit example of the voltage converter 6 according to the ninth embodiment. It is a figure which shows the structure of the memory cell array part of a semiconductor memory device.
  • each memory cell of the embodiment is formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technique such as a CMOS (complementary MOS transistor) unless otherwise limited.
  • CMOS complementary MOS transistor
  • FIG. 1 is a diagram showing a memory circuit configuration of a semiconductor memory device according to Embodiment 1 of the present invention.
  • the memory cell 3 has a configuration in which a phase change storage element 1 and a selection transistor 2 are connected in parallel, and both terminals of the storage element 1 are connected to the drain and source of the selection transistor 2.
  • the memory cell group 4 has a configuration in which a plurality of memory cells 3 are connected in series between a word line (a signal line having a potential VWL ) and a bit line (a signal line having a potential VBL ).
  • the selection gate driver 5 is provided corresponding to each memory cell 3 in each layer, and receives the supply of the input voltage VIN from the voltage converter 6 to drive the selection transistor 2 of each memory cell 3.
  • the memory cell group 4 is formed by being laminated in the normal direction on the semiconductor substrate of the semiconductor memory device. Thereby, the number of storage bits per area can be increased as compared with the conventional semiconductor memory device.
  • a plurality of memory cell groups 4 are formed on a semiconductor substrate.
  • One memory cell group 4 is selected by generating a potential difference between the word line potential V WL and the bit line potential V BL . Further, by changing any one of the potential of the control terminal S 1 ⁇ S n of the select gate driver 5, the only selection transistors 2 corresponding to the layer is cut off, rather than the current selection transistors 2 in the layer It flows through the memory element 1. Thus, information can be selectively written / erased / read with respect to one memory cell.
  • FIG. 2 is a diagram showing an operation principle when the memory cell group 4 is composed of four layers of memory cells 3.
  • 2A shows a state where the memory cell of the storage element st1 is selected
  • FIG. 2B shows a state where the memory cell of the storage element st4 is selected. It is assumed that a specific memory cell group 4 is selected by satisfying word line potential VWL> bit line potential VBL.
  • the memory element When a large current is passed through the memory element for a short time, the memory element becomes high resistance and erased (reset) to the state of bit '0'. When a small current is passed for a long time, the memory element becomes low resistance and written to the state of bit '1'. It is included (set).
  • a potential difference smaller than that at the time of erasing / writing is applied between the word line and the bit line, the difference in resistance value of the storage element is detected by the difference in current value, and the bit value is reproduced. .
  • each selection transistor Since each selection transistor has an ON resistance, a voltage drop occurs when the currents I st1 and I st4 flow. Therefore, the source potential of each transistor differs from layer to layer. Therefore, when the gate potentials V G1 to V G4 supplied to the selection transistors of each layer are all the same value, the gate-source voltage V GS of each layer differs from layer to layer. Specifically, V GS4 is the highest, gradually decreases as the bit line is approached, and V GS1 is the lowest. Since the ON resistance of the selection transistor depends on V GS , the ON resistance varies from layer to layer, and as a result, the current flowing through the memory element of each layer varies from layer to layer, which may cause write errors and read errors. Becomes higher.
  • the voltage converter 6 and the selection gate driver 5 supply different gate potentials for each memory cell, and the gate-source voltage V GS of each selection transistor becomes the same, so that the current flowing through each storage element is different for each layer. Try to be the same.
  • the voltage converter 6 generates voltages V IN1 to V INn corresponding to each layer based on the input voltage V DD and supplies them to the selection gate driver 5 corresponding to each layer.
  • Select gate driver 5 receives a logic signal indicating the selection / non-selection of the memory cells from each control terminal S 1 ⁇ S n, and supplies the gate potential V G relative accordingly each of the select transistors.
  • the gate potential is set as the ground potential, and when the memory cell is not selected, the input voltage VIN is supplied as the gate potential.
  • FIG. 3 is a diagram showing a memory circuit configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • m memory cell groups 4 are provided.
  • the circuit configuration including the word line / memory cell group 4 / bit line is surrounded by a dotted line so that each memory cell group 4 can be distinguished.
  • Each memory cell group 4 can be selected by selectively generating a predetermined potential difference between the word line and the bit line. For example, it is possible to select the memory cell group 4 that extends in the X direction on the substrate, extends the bit line in the Y direction on the substrate, and is arranged at a position where the two intersect. Alternatively, the same effect can be achieved by providing a selection switch between any one of the signal lines and the memory cell group 4.
  • each selection gate driver 5 supplies a common gate voltage to selection transistors arranged in the same layer.
  • FIG. 4 is a diagram showing a memory circuit configuration of the semiconductor memory device according to the third embodiment of the present invention.
  • a delay circuit including a capacitor 7 is provided in parallel with a signal line connecting each selection gate driver 5 and a corresponding selection transistor.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 5 is a diagram showing an operation principle when the memory cell group 4 is constituted by four layers of memory cells 3.
  • FIG. 5A shows how the gate potential VG falls and the storage element current Ist rises when the capacitor 7 is not provided.
  • FIG. 5B shows how the gate voltage VG falls and the storage element current Ist rises when the capacitor 7 is provided.
  • the semiconductor memory device supplies different gate potentials VG to the respective layers. Therefore, when the gate potentials VG drop with the same inclination, as shown in FIG. Fall time will be different. That is, the current Ist1 controlled by the lowest gate potential VG1 rises fastest, and the current Ist4 controlled by the highest gate potential VG4 rises latest.
  • phase change material changes its state according to the time for supplying current and stores information. Therefore, when the rise time of current differs for each memory cell, the memory element state changes to memory if the layers are controlled in the same way. It will vary from cell to cell, increasing the possibility of bit errors.
  • the rise time of the current flowing through each memory cell is made uniform by providing the capacitor 7 and delaying the gate potential that falls quickly. Specifically, the capacity of the capacitor 7 corresponding to the gate potential VG1 that falls the fastest is maximized, the capacity is gradually decreased upward, and the capacity of the capacitor 7 corresponding to the gate potential VG4 is minimized. As a result, as shown in FIG. 5B, the gate potential VG of each layer falls with the same delay time, and thus the current flowing through the storage element also rises with the same delay time.
  • the delay time for delaying the fall of the gate potential is provided for each layer, so that the rise time of the current supplied to the memory element can be made uniform for each layer. . Accordingly, it is possible to suppress the variation in the state of the memory element due to the supply of a different current for each memory cell.
  • a circuit configuration other than that shown in FIG. 4 can be employed as long as the rising of the current flowing through the memory element can be made uniform by delaying the falling of the gate potential VG.
  • the timing of the control signal input to the selection gate driver 5 may be delayed on the control circuit side without changing the falling gradient of the gate potential.
  • the timing at which the gate potential VG1 starts to fall may be delayed the latest, and the timing at which the gate potential VG4 starts to fall may be earliest.
  • the position where the capacitor 7 and the inductance are provided is not particularly limited, but it is considered that the simplest mounting is provided on the circuit board on which the voltage converter 6 and the selection gate driver 5 are mounted.
  • FIG. 6 is a diagram showing a memory circuit configuration of a semiconductor memory device according to Embodiment 4 of the present invention.
  • the capacitor 7 described in the third embodiment is arranged in each layer in the circuit configuration described in the second embodiment.
  • the voltage converter 6 and the selection gate driver 5 can be shared to reduce the circuit area, and the gate potential fall time can be made uniform for each layer.
  • the selection gate driver 5 when used in common for a plurality of memory cell groups 4, parasitic capacitances such as signal lines increase and variation in delay time for each layer increases. Therefore, as described with reference to FIG. The problem is easily manifested. Therefore, the effects of the second embodiment can be utilized by introducing the delay circuit (or the circuit configuration that exhibits the same effect) by the capacitor 7 described in the third embodiment.
  • FIG. 7 is a diagram showing a memory circuit configuration of a semiconductor memory device according to Embodiment 5 of the present invention.
  • a common gate voltage is supplied by setting a plurality of adjacent memory cells 3 in the memory cell group 4 as a set.
  • the input voltages VIN1 to VINk supplied to the selection gate driver 5 are shared by the voltage output from the output terminal VB1, and the corresponding gate voltages VG1 to VGk are common.
  • the input voltages VINn-x to VINn are shared by the voltage output from the output terminal VBj, and the corresponding gate voltages VGn-x to VGn are shared.
  • the number of memory cells and the number of sets using the same gate potential may be arbitrary.
  • the gate-source voltage varies from layer to layer as described in the first embodiment, and thus the current flowing through the memory element varies from layer to layer.
  • the same gate potential is used as shown in FIG. Therefore, by reducing the number of output terminals of the voltage converter 6, the circuit occupation area and power consumption of the voltage converter 6 can be reduced.
  • FIG. 8 is a diagram showing a memory circuit configuration of a semiconductor memory device according to Embodiment 6 of the present invention.
  • a common gate voltage is supplied by setting a plurality of adjacent memory cells 3 in the memory cell group 4 as a set similarly to the fifth embodiment under the circuit configuration described in the second embodiment. .
  • the circuit occupation area of the voltage converter 6 can be reduced by reducing the number of output terminals of the voltage converter 6 while reducing the circuit occupation area and power consumption of the voltage converter 6 and the selection gate driver 5 as in the second embodiment. And power consumption can be reduced.
  • FIG. 9 is a diagram illustrating a circuit example of the voltage converter 6.
  • the voltage converter 6 shown in FIG. 9 includes a plurality of transistors 9 and a current source 8.
  • Each transistor 9 forms a diode connection in which the gate terminal and the drain terminal are connected to each other, and a constant voltage is generated between the drain and the source according to the current generated by the current source 8.
  • the circuit example shown in FIG. 9 has an advantage that the occupied area is small as compared with a method of generating a potential difference using a resistor.
  • the current source 8 can be realized by a general circuit used in a semiconductor integrated circuit.
  • FIG. 10 is a diagram illustrating another circuit example of the voltage converter 6.
  • a voltage converter 6 shown in FIG. 10 includes a plurality of resistors 10 and a current source 8.
  • a constant voltage is generated across each resistor 10 in accordance with the current generated by the current source 8.
  • a plurality of different voltages can be obtained by extracting the voltage across each resistor 10 to the output terminal.
  • the output voltage can be freely designed as compared with the circuit shown in FIG.
  • FIG. 11 is a diagram showing a circuit of the selection gate driver 5.
  • the selection gate driver 5 shown in FIG. 11 includes NMOS (N-channel Metal Oxide Semiconductor) transistors 11 a and 11 b and an inverter 12.
  • the inverter 12 inverts the control voltage and inputs it to the gate terminal of the NMOS transistor 11a.
  • a control voltage is input to the gate terminal of the NMOS transistor 11b.
  • the control voltage is a high potential indicating memory cell selection
  • the NMOD transistor 11a is non-conductive
  • the NMOS transistor 11b is conductive
  • the output voltage is the ground voltage.
  • the selection gate driver 5 can be realized with a small number of elements.
  • FIG. 12 is a diagram illustrating another circuit example of the selection gate driver 5.
  • the selection gate driver 5 shown in FIG. 12 includes NMOS transistors 11a and 11b, an inverter 12, and a PMOS transistor 13.
  • the inverter 12 inverts the control voltage and inputs it to the gate terminal of the NMOS transistor 11a.
  • a control voltage is input to the gate terminal of the PMOS transistor 13 and the gate terminal of the NMOS transistor 11b.
  • the control voltage is a high potential indicating memory cell selection
  • the NMOS transistor 11a and the PMOS transistor are non-conductive
  • the NMOS transistor is conductive
  • the output voltage is the ground voltage.
  • the NMOS transistor 11a and the PMOS transistor 13 are turned on, the NMOS transistor 11b is turned off, and the output voltage is the same as the input voltage.
  • the NMOS transistor 11a becomes conductive at an input voltage lower than the threshold voltage, so that an output voltage in a wider range than the circuit shown in FIG. 11 can be provided.
  • ⁇ Embodiment 9> The characteristics of the memory cell 3 vary depending on the ambient temperature. In particular, the gate-source voltage necessary for conducting the selection transistor 2 varies depending on the temperature and affects the current flowing through the memory element 1. Therefore, in the ninth embodiment of the present invention, a configuration example is described in which the gate potential VG is adjusted according to the temperature of the selection transistor 2 included in the memory cell 3 to suppress the current flowing through the memory element 1 from fluctuating due to the temperature. To do. Other configurations are the same as those in the first to sixth and eighth embodiments.
  • FIG. 13 is a diagram illustrating a circuit example of the voltage converter 6 according to the ninth embodiment.
  • a current source 14 that can control the output voltage is provided instead of the current source 8.
  • a temperature detection circuit 15 is connected to the control terminal of the current source 14.
  • the temperature detection circuit 15 and the current source 8 can use a circuit configuration similar to a band gap reference (BGR) generally known in a semiconductor integrated circuit.
  • BGR band gap reference
  • a band gap reference circuit can be used as the temperature detection circuit 15 and a current mirror circuit connected to the band gap reference circuit can be used as the current source 14.
  • the temperature detector 15 detects the temperature around the selection transistor 2 and adjusts the output voltage of the current source 14 according to the temperature, whereby the voltage converter 6 outputs the voltage.
  • the voltage VIN to be adjusted can be adjusted.
  • the current flowing through the memory element 1 can be adjusted in accordance with the gate-source voltage necessary for making the select transistor 2 conductive, and a constant element current can be supplied regardless of the temperature.
  • FIG. 14 is a diagram illustrating another circuit example of the voltage converter 6 according to the ninth embodiment.
  • the current source 8 in the circuit configuration described in FIG. 10 is replaced with the current source 14, and a temperature detection circuit 15 is connected to the control terminal.
  • the resistor having a smaller temperature dependency is used as compared with the diode-connected transistor shown in FIG. 13, variation due to temperature can be further suppressed.
  • FIG. 15 is a diagram showing the configuration of the memory cell array portion of the semiconductor memory device according to the present invention.
  • FIG. 15A is a schematic three-dimensional view of a part of the semiconductor memory device, and
  • FIG. 15B is an XZ sectional view of FIG.
  • the electrode 103 extends in the X direction and operates as a bit line (selection electrode) for selecting the phase change memory chain PCMCHAIN including the memory cell group 4 in the Y direction.
  • a stacked body in which gate polysilicon layers 121p, 122p, 123p, and 124p, which are gate electrodes of the selection transistor 2, and insulating films 111, 112, 113, 114, and 115 are alternately stacked is disposed.
  • a phase change memory chain PCMCHAIN is formed in a hole in the Z direction formed in the stacked body.
  • Select transistor STTr Has a gate electrode 181p, a gate insulating film 110, and a channel semiconductor layer 150p. Select transistor STTr.
  • Insulating films 171, 172, and 131 are disposed around.
  • the plate-like electrode 102 is connected to the selection transistor STTr. It is arranged at the bottom of.
  • the N-type semiconductor layer 138p electrically connects the electrode 103 and the PCMCHIAN.
  • the insulating film 192 is formed between the electrode 103 and PCMCHIAN.
  • the N-type semiconductor layer 160p electrically connects the electrode 102 and the channel semiconductor layer 150p.
  • PCMCHAIN formed in the hole in the stack includes a gate insulating film 109, a channel semiconductor layer 108 p, a phase change material layer 107, and an insulating film 191.
  • the gate electrodes 181p can be formed at a 2F pitch and a 3F pitch, respectively, where F is the minimum processing dimension. That is, a memory cell having a projected area 6F 2 in the XY plane can be formed.
  • phase change material layer 107 for example, a material that stores information using a difference in resistance value in an amorphous state and a resistance value in a crystalline state, such as Ge 2 Sb 2 Te 5, can be used.
  • the phase change material in the amorphous state is heated above the crystallization temperature and held for about 10 ⁇ 6 seconds or longer. It implements by making it into a crystalline state.
  • the phase change material in the crystalline state can be brought into an amorphous state by heating it to a temperature equal to or higher than the melting point to make it into a liquid state and then rapidly cooling it.
  • phase change memory cell SMC surrounded by a dotted line in FIG. 15B corresponds to the memory cell 3.
  • the memory element 1 is formed by the phase change material layer 107 of each layer.
  • the select transistor 2 is formed by a channel semiconductor layer 108p and gate polysilicon layers 121p to 124p formed on the side surface of the through hole.
  • the present invention is not limited to the above-described embodiment, and includes various modifications.
  • the above embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to the one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment.
  • the configuration of another embodiment can be added to the configuration of a certain embodiment. Further, with respect to a part of the configuration of each embodiment, another configuration can be added, deleted, or replaced.

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Description

半導体記憶装置
　本発明は、半導体記憶装置に関する。
　近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されている。その１例として、抵抗変化型の記憶素子としてＧｅ２Ｓｂ２Ｔｅ５などのカルコゲナイド（相変化材料）を用いた相変化メモリが盛んに研究されている。
　相変化材料の状態は、印加した電流によって発生するジュール熱により、アモルファス状態または結晶状態に変化する。アモルファス状態においては材料の抵抗値が高く、結晶状態においては材料の抵抗値が低い。この抵抗値の変化を情報に対応付けることにより、記憶素子としての機能を発揮することができる。
　相変化メモリに対する情報書き換え動作においては、書き込む情報に応じて印加電流が制御される。リセット動作、すなわちビット‘０’を書き込む動作においては、大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。これにより相変化材料が急冷され、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット動作、すなわちビット‘１’を書き込む動作においては、相変化材料を結晶化状態に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。情報読み出し動作においては、記憶素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗値を判別する。
　相変化メモリは、記憶素子の形状を小さくすると、相変化材料の状態を変化させるために必要な電流が小さくなる。このため、原理上、高集積化を実現するための微細化および多層化に向いている。
　下記特許文献１～２には、微細化に加えて相変化メモリを高集積化する方法として、多層化に関する技術が記載されている。特許文献１には、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが、絶縁層を介して積層された構造が記載されている。特許文献２には、ゲート電極とゲート絶縁膜を複数層積層した積層体に貫通孔を形成し、貫通孔内にゲート絶縁膜、チャネルとなるシリコン層、記録層となるカルコゲナイド層を貫通孔の側面に形成することにより、セル選択用トランジスタと記録素子からなるメモリセルを高さ方向に複数積層する技術が記載されている。高さ方向にメモリセルの積層数を増加させることにより、メモリセルの面積密度を高め、高集積化を実現することができる。
特開２００９－１５８０２０号公報 ＷＯ２０１１－０７４５４５号公報
　上記特許文献１は、同文献の図３に示す回路図および図４に示す断面図に記載されているように、書き込み電流または読み出し電流の経路であるワード線とビット線との間には、基板に対する法線方向においてメモリセルが１つのみ接続されている。同文献では、ワード線／メモリセル／ビット線を含む層構造を積層することにより、メモリセルを多層化している。
　一方、同文献においてワード線およびビット線と周辺回路を接続するためには、異なる層間を接続するコンタクト配線を、記憶素子が配置されている領域とは別に配置する必要がある。積層数が増加すると、これにともなってコンタクト配線を配置する領域も増加する。さらに、書き込み電流による電圧降下を低減するため、コンタクト配線を配置する領域の面積を確保して寄生抵抗を低減する必要がある。したがって、積層数を増加させても配線領域がこれにともなって増加するため、記憶素子の面積密度の増加分が十分ではないと考えられる。
　上記特許文献２は、同文献２の図４に示す断面図および図５に示す回路図に記載されている通り、ワード線とビット線の間にメモリセルを複数積層しているため、メモリセルの積層数を増加させてもワード線とビット線の本数は増加しない。また、メモリセルを制御するゲート配線は情報を読み書きするための電流経路ではないため、寄生抵抗による電圧降下の影響は小さい。したがって多数のメモリセルを１つのゲート配線によって制御できるので、ゲート配線を配置する領域が小さくなり、メモリセルの積層数を増加させても周辺回路の面積増加分は小さい。したがって、記憶素子の面積密度を大幅に増加させることができる。
　特許文献２に記載されている技術において、メモリセルの選択トランジスタを介してワード線とビット線の間を流れる電流は、選択トランジスタのＯＮ抵抗の影響を受けて電圧降下を生じさせるので、選択トランジスタのソース電位は層毎に異なる。したがって、メモリセルのゲート電圧が層に拠らず一定であると仮定すると、ゲート・ソース間電圧が層毎に異なることになる。これにより、メモリセルに情報を読み書きするための電流が層毎にばらつく。
　記憶素子の特性がばらつくと、書き込み誤りや読み出し誤りを発生させる恐れがあるため、正常動作範囲に対してばらつきを考慮したマージンを確保する必要が生じる。これは半導体記憶素子の動作電圧を増加させることにつながるため、省電力の観点から望ましくない。
　本発明は、上記のような課題に鑑みてなされたものであり、メモリセルを複数直列接続した半導体記憶装置において、記憶素子に供給される電流が層毎にばらつくことを抑えることを目的とする。
　本発明に係る半導体記憶装置は、第１信号線と第２信号線の間に複数直列に接続されたメモリセルを備え、メモリセルが備える選択トランジスタのうちいずれか少なくとも２つ以上について、それぞれ異なるゲート電圧を供給する。
　本発明に係る半導体記憶装置によれば、記憶素子に供給される電流の層毎のばらつきを抑えることができる。
　上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
実施形態１に係る半導体記憶装置のメモリ回路構成を示す図である。 メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。 実施形態２に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態３に係る半導体記憶装置のメモリ回路構成を示す図である。 メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。 実施形態４に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態５に係る半導体記憶装置のメモリ回路構成を示す図である。 実施形態６に係る半導体記憶装置のメモリ回路構成を示す図である。 電圧変換器６の回路例を示す図である。 電圧変換器６の別回路例を示す図である。 選択ゲートドライバ５の回路を示す図である。 選択ゲートドライバ５の別回路例を示す図である。 実施形態９における電圧変換器６の回路例を示す図である。 実施形態９における電圧変換器６の別回路例を示す図である。 半導体記憶装置のメモリセルアレイ部の構成を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。また、実施形態の各メモリセルを構成する回路素子は、特に制限しない場合、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
＜実施の形態１＞
　図１は、本発明の実施形態１に係る半導体記憶装置のメモリ回路構成を示す図である。メモリセル３は、相変化型記憶素子１と選択トランジスタ２を並列接続した構成を有し、選択トランジスタ２のドレインとソースに記憶素子１の両端子が接続される。メモリセル群４は、ワード線（電位ＶＷＬを有する信号線）とビット線（電位ＶＢＬを有する信号線）の間に複数のメモリセル３を直列接続した構成を有する。選択ゲートドライバ５は、各層のメモリセル３に対応してそれぞれ設けられており、電圧変換器６から入力電圧ＶＩＮの供給を受けて各メモリセル３の選択トランジスタ２を駆動する。メモリセル群４は半導体記憶装置の半導体基板上に法線方向に積層して形成される。これにより、従来の半導体記憶装置と比べて面積あたりの記憶ビット数を増加させることができる。
　図１においては省略したが、メモリセル群４は、半導体基板上に複数形成される。ワード線の電位ＶＷＬとビット線の電位ＶＢＬの間の電位差が生じることにより、１つのメモリセル群４が選択される。さらに選択ゲートドライバ５の制御端子Ｓ１～Ｓｎのいずれか１つの電位を変化させることにより、その層に対応する選択トランジスタ２のみがカットオフされ、その層においては電流が選択トランジスタ２ではなく記憶素子１を流れる。これにより、１つのメモリセルに対して選択的に情報を書込／消去／読込することができる。
　図２は、メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。図２（ａ）は記憶素子ｓｔ１のメモリセルが選択されている状態を示し、図２（ｂ）は記憶素子ｓｔ４のメモリセルが選択されている状態を示す。なお、ワード線電位ＶＷＬ＞ビット線電位ＶＢＬとすることによって特定のメモリセル群４が選択されているものとする。
　図２（ａ）の場合、記憶素子ｓｔ１を有するメモリセルの選択トランジスタをオフにすることにより、記憶素子ｓｔ１に電流が流れる経路が形成される。その他のメモリセルの選択トランジスタについては、ゲート端子にそれぞれ電圧ＶＧ２、ＶＧ３、ＶＧ４を印加して各選択トランジスタをＯＮにし、記憶素子ｓｔ２～ｓｔ４に電流が流れないようにする。同様に図２（ｂ）の場合、記憶素子ｓｔ４に対応するメモリセルの選択トランジスタをオフにし、その他のメモリセルの選択トランジスタについては、ゲート端子にそれぞれ電圧ＶＧ１、ＶＧ２、ＶＧ３を印加する。このような動作により、各記憶素子に電流Ｉｓｔ１、Ｉｓｔ４が流れ、メモリセルに対して選択的に情報を書き込み、または読み出すことができる。
　記憶素子に大電流を短時間流すと記憶素子が高抵抗となりビット‘０’の状態に消去(リセット)され 、小電流を長時間流すと記憶素子が低抵抗となりビット‘１’の状態に書込(セット)される。記憶素子の状態を読み出すときは、ワード線とビット線の間に消去時／書込時よりも小さい電位差を与え、電流値の差により記憶素子の抵抗値の差異を検出しビット値を再生する。
　各選択トランジスタはＯＮ抵抗を有するので、電流Ｉｓｔ１やＩｓｔ４が流れるときに電圧降下が生じる。そのため、各トランジスタのソース電位は層毎に異なる。したがって、各層の選択トランジスタに対して供給するゲート電位ＶＧ１～ＶＧ４が全て同じ値である場合、各層のゲート－ソース間電圧ＶＧＳは層毎に異なることになる。具体的には、ＶＧＳ４が最も高く、ビット線に近づくにしたがって次第に低くなり、ＶＧＳ１が最も低い。選択トランジスタのＯＮ抵抗はＶＧＳに依拠するので、層毎にＯＮ抵抗がばらつき、その結果として各層の記憶素子に流れる電流が層毎に異なることになるので、書き込み誤差や読み込み誤差が生じる可能性が高くなってしまう。
　そこで、電圧変換器６と選択ゲートドライバ５は、メモリセル毎に異なるゲート電位を供給し、各選択トランジスタのゲート－ソース間電圧ＶＧＳが同一となって各記憶素子に流れる電流が層毎に同じになるようにする。具体的には、電圧変換器６は入力電圧ＶＤＤに基づき各層に対応する電圧ＶＩＮ１～ＶＩＮｎを生成し、各層に対応する選択ゲートドライバ５にそれぞれ供給する。選択ゲートドライバ５は、メモリセルの選択／非選択を指示する論理信号をそれぞれ制御端子Ｓ１～Ｓｎから受け取り、これにしたがって各層の選択トランジスタに対してゲート電位ＶＧを供給する。メモリセルを選択する場合はゲート電位を接地電位とし、選択しない場合は入力電圧ＶＩＮをゲート電位として供給する。
＜実施の形態１：まとめ＞
　以上のように、本実施形態１に係る半導体記憶装置は、各層のメモリセルの選択トランジスタに対してそれぞれ異なるゲート電圧を供給することにより、記憶素子に流れる電流の層毎のばらつきを低減することができる。
＜実施の形態２＞
　図３は、本発明の実施形態２に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態２においては、ｍ個のメモリセル群４が設けられている。図３において、記載の便宜上、ワード線／メモリセル群４／ビット線を含む回路構成を点線で囲み、各メモリセル群４を区別できるようにした。
　各メモリセル群４は、ワード線とビット線の間に所定の電位差を選択的に生じさせることにより、選択することができる。例えば、ワード線を基板上のＸ方向に延伸し、ビット線を基板上のＹ方向に延伸し、両者が交差する位置に配置されたメモリセル群４を選択することができる。あるいは、いずれかの信号線とメモリセル群４との間に選択スイッチを設けることによっても同様の効果を発揮できる。
　本実施形態２において、各メモリセル群４に含まれる選択トランジスタのうち同じ層に配置されているものは、その層に対応する選択ゲートドライバ５に対して並列接続されている。すなわち各選択ゲートドライバ５は、同じ層に配置されている選択トランジスタに対して共通のゲート電圧を供給する。これにより、電圧変換器６と選択ゲートドライバ５の回路占有面積および消費電力を小さく抑えることができるので、メモリセルの面積密度を向上させることに資する。
＜実施の形態３＞
　図４は、本発明の実施形態３に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態３において、各選択ゲートドライバ５と対応する選択トランジスタを結ぶ信号線に対して並列に、コンデンサ７によって構成された遅延回路が設けられている。その他の構成は、実施形態１と同様である。
　図５は、メモリセル群４が４層のメモリセル３によって構成されている場合の動作原理を示す図である。図５（ａ）は、コンデンサ７を設けていない場合におけるゲート電位ＶＧの立ち下りと記憶素子電流Ｉｓｔの立ち上りの様子を示す。図５（ｂ）は、コンデンサ７を設けた場合におけるゲート電圧ＶＧの立ち下りと記憶素子電流Ｉｓｔの立ち上りの様子を示す。
　ゲート電位ＶＧを立ち下げるとき、ゲート端子の入力寄生容量、選択ゲートドライバ５の寄生容量、配線容量などによって定まる傾きでゲート電位ＶＧが降下する。実施形態１で説明したように、本発明に係る半導体記憶装置は、各層にそれぞれ異なるゲート電位ＶＧを供給するので、各ゲート電位ＶＧが同じ傾きで降下すると、図５（ａ）に示すように立ち下がり時間がそれぞれ異なることになる。すなわち、最も低いゲート電位ＶＧ１で制御される電流Ｉｓｔ１が最も速く立ち上がり、最も高いゲート電位ＶＧ４で制御される電流Ｉｓｔ４が最も遅く立ち上がる。
　相変化材料は、電流を供給する時間に応じてその状態が変化して情報を記憶するため、メモリセル毎に電流の立ち上がり時間が異なる場合、各層を同じように制御すると記憶素子の状態がメモリセル毎にばらつくことになり、ビット誤りが生じる可能性が高まる。
　そこで本実施形態３では、コンデンサ７を設けて立ち下がりが速いゲート電位を遅延させることにより、各メモリセルに流れる電流の立ち上がり時間を揃えることにした。具体的には、最も速く立ち下がるゲート電位ＶＧ１に対応するコンデンサ７の容量を最も大きくし、以下上方に向かって容量を次第に小さくし、ゲート電位ＶＧ４に対応するコンデンサ７の容量を最も小さくする。これにより、図５（ｂ）に示すように、各層のゲート電位ＶＧが同じ遅延時間で立ち下がり、よって記憶素子に流れる電流も同じ遅延時間で立ち上がる。
＜実施の形態３：まとめ＞
　以上のように、本実施形態３に係る半導体記憶装置は、ゲート電位の立ち下がりを遅延させる遅延回路を層毎に設けることにより、記憶素子に供給する電流の立ち上り時間を各層について揃えることができる。これにより、メモリセル毎に異なる電流が供給されることによって記憶素子の状態がばらつくことを抑えることができる。
　なお、ゲート電位ＶＧの立ち下がりを遅延させて記憶素子に流れる電流の立ち上がりを揃えることができれば、図４に示した以外の回路構成を採用することもできる。例えばコンデンサ７に代えてインダクタンスを用いることが考えられる。その他、ゲート電位の立ち下がり勾配は変更せず、選択ゲートドライバ５に入力する制御信号のタイミングを、制御回路側で遅延させるようにしてもよい。図５に示す例においては、ゲート電位ＶＧ１を立ち下げ始めるタイミングを最も遅くし、ゲート電位ＶＧ４を立ち下げ始めるタイミングを最も早くすればよい。
　コンデンサ７やインダクタンスを設ける位置は特に限定されないが、電圧変換器６や選択ゲートドライバ５を実装する回路基板上に設けるのが最も簡易な実装であると考えられる。
＜実施の形態４＞
　図６は、本発明の実施形態４に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態４においては、実施形態２で説明した回路構成において、実施形態３で説明したコンデンサ７を各層に配置した。これにより、電圧変換器６と選択ゲートドライバ５を共通化して回路面積を抑えつつ、ゲート電位の立ち下がり時間を各層について揃えることができる。
　特に、選択ゲートドライバ５を複数のメモリセル群４について共通化して場合、信号線などの寄生容量が増大して層毎の遅延時間のばらつきが大きくなるので、実施形態３の図５で説明した課題が顕在化し易い。そこで、実施形態３で説明したコンデンサ７による遅延回路（あるいは同様の効果を発揮する回路構成）を導入することにより、実施形態２の効果を活かすことができる。
＜実施の形態５＞
　図７は、本発明の実施形態５に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態５においては、メモリセル群４内の隣接する複数のメモリセル３をセットにして共通のゲート電圧を供給することとした。図７に示す例においては、選択ゲートドライバ５に供給する入力電圧ＶＩＮ１～ＶＩＮｋは出力端子ＶＢ１が出力する電圧をもって共有化し、これらに対応するゲート電圧ＶＧ１～ＶＧｋは共通になっている。同様に入力電圧ＶＩＮｎ－ｘ～ＶＩＮｎは出力端子ＶＢｊが出力する電圧をもって共通化し、これらに対応するゲート電圧ＶＧｎ－ｘ～ＶＧｎは共通になっている。同一のゲート電位を用いるメモリセルの個数やセット数は任意でよい。
　同一のゲート電位を用いるメモリセル３は、実施形態１で説明したようにゲート－ソース間電圧が層毎に異なることになるので、記憶素子に流れる電流が層毎にばらつく。ただしそのばらつきを許容できる範囲については、図７に示すように同一のゲート電位を用いても支障は生じないと考えられる。したがって、電圧変換器６の出力端子数を減らすことにより、電圧変換器６の回路占有面積と消費電力を低減することができる。
＜実施の形態６＞
　図８は、本発明の実施形態６に係る半導体記憶装置のメモリ回路構成を示す図である。本実施形態６では、実施形態２で説明した回路構成の下で実施形態５と同様にメモリセル群４内の隣接する複数のメモリセル３をセットにして共通のゲート電圧を供給することとした。これにより、実施形態２と同様に電圧変換器６と選択ゲートドライバ５の回路占有面積および消費電力を小さく抑えつつ、さらに電圧変換器６の出力端子数を減らして電圧変換器６の回路占有面積と消費電力を低減することができる。
＜実施の形態７＞
　本発明の実施形態７では、電圧変換器６の回路例について説明する。その他の構成については実施形態１～６と同様である。
　図９は、電圧変換器６の回路例を示す図である。図９に示す電圧変換器６は、複数のトランジスタ９と電流源８を備える。各トランジスタ９はそれぞれのゲート端子とドレイン端子を互いに接続したダイオード接続を構成しており、電流源８によって生じる電流に応じてドレイン－ソース間に一定の電圧を生じる。各トランジスタ９のソース電圧ＶＩＮを出力端子に取り出すことにより、ほぼ一定間隔の電位差を有する複数の電圧を出力することができる。図９に示す回路例は、抵抗を用いて電位差を生成する方法と比べて占有面積が小さいという利点がある。また、電流源８は半導体集積回路において用いられる一般的な回路により実現できる。
　図１０は、電圧変換器６の別回路例を示す図である。図１０に示す電圧変換器６は、複数の抵抗１０と電流源８を備える。電流源８によって生じる電流に応じて各抵抗１０の両端に一定の電圧を生じる。各抵抗１０の両端電圧を出力端子に取り出すことにより、複数の異なる電圧を得ることができる。抵抗１０を用いることにより、図９に示す回路と比べて出力電圧を自由に設計することができるので、ばらつきを低減し易い。
＜実施の形態８＞
　本発明の実施形態８では、選択ゲートドライバ５の回路例について説明する。その他の構成については実施形態１～７と同様である。
　図１１は、選択ゲートドライバ５の回路を示す図である。図１１に示す選択ゲートドライバ５は、ＮＭＯＳ（Ｎ－ｃｈａｎｎｅｌ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１ａおよび１１ｂとインバータ１２を備える。インバータ１２は、制御電圧を反転してＮＭＯＳトラジスタ１１ａのゲート端子に入力する。ＮＭＯＳトランジスタ１１ｂのゲート端子には制御電圧が入力される。制御電圧がメモリセル選択を表す高電位のとき、ＮＭＯＤトランジスタ１１ａは非導通、ＮＭＯＳトランジスタ１１ｂは導通となり出力電圧は接地電圧となる。制御電圧がメモリセル非選択を表す低電位のとき、ＮＭＯＳトランジスタ１１ａは導通、ＮＭＯＳトランジスタ１１ｂは非導通となり、出力電圧は入力電圧と同じとなる。この動作により、少ない素子数で選択ゲートドライバ５を実現できる。
　図１２は、選択ゲートドライバ５の別回路例を示す図である。図１２に示す選択ゲートドライバ５は、ＮＭＯＳトランジスタ１１ａおよび１１ｂ、インバータ１２、ＰＭＯＳトランジスタ１３を備える。インバータ１２は、制御電圧を反転してＮＭＯＳトラジスタ１１ａのゲート端子に入力する。ＰＭＯＳトランジスタ１３のゲート端子とＮＭＯＳトランジスタ１１ｂのゲート端子には制御電圧が入力される。制御電圧がメモリセル選択を表す高電位のとき、ＮＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタは非導通、ＮＭＯＳトランジスタは導通となり出力電圧は接地電圧となる。制御電圧がメモリセル非選択を表す低電位のとき、ＮＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ１３は導通、ＮＭＯＳトランジスタ１１ｂは非導通となり、出力電圧は入力電圧と同じとなる。ＰＭＯＳトランジスタ１３を新たに接続することにより、ＮＭＯＳトランジスタ１１ａは閾値電圧よりも低い入力電圧において導通するので、図１１に示す回路よりも広い範囲の出力電圧を提供することができる。
＜実施の形態９＞
　メモリセル３の特性は、周囲温度に影響を受けて変動する。特に、選択トランジスタ２を導通させるために必要なゲート－ソース間電圧が温度に応じて変動し、記憶素子１に流れる電流に影響を与える。そこで本発明の実施形態９では、メモリセル３が備える選択トランジスタ２の温度に応じてゲート電位ＶＧを調整することにより、記憶素子１に流れる電流が温度により変動することを抑制する構成例について説明する。その他の構成については実施形態１～６、８と同様である。
　図１３は、本実施形態９における電圧変換器６の回路例を示す図である。本実施形態９において、電流源８に代えて出力電圧を制御することができる電流源１４を設けた。電流源１４の制御端子には、温度検知回路１５が接続されている。温度検知回路１５と電流源８は、半導体集積回路において一般的に知られているバンドギャップリファレンス（ＢＧＲ）と同様の回路構成を用いることができる。例えば、温度検知回路１５としてバンドギャップリファレンス回路を用い、電流源１４としてバンドギャップリファレンス回路に接続されるカレントミラー回路を用いることができる。
　図１３に示す回路構成によれば、温度検知回路１５を用いて選択トランジスタ２周辺の温度を検知し、その温度に応じて電流源１４の出力電圧を調整することにより、電圧変換器６が出力する電圧ＶＩＮを調整することができる。これにより、選択トランジスタ２を導通させるために必要なゲート－ソース間電圧に合わせて、記憶素子１に流れる電流を調整し、温度によらず一定の素子電流を供給することができる。
　図１４は、本実施形態９における電圧変換器６の別回路例を示す図である。図１４に示す電圧変換器６は、図１０で説明した回路構成における電流源８を電流源１４に置き換えるとともに、その制御端子に温度検知回路１５を接続した。図１４に示す回路構成によれば、図１３に示すダイオード接続されたトランジスタと比べて温度依存性の小さい抵抗を用いているため、温度によるばらつきをさらに抑制することができる。
＜実施の形態１０＞
　本発明の実施形態１０では、本発明に係る半導体記憶装置のメモリセル３周辺の具体的な積層構造について説明する。ここでは、ワード線をプレート状に形成してメモリセル群４間で共有し、ビット線と選択トランジスタＳｔｔｒ．によっていずれかのメモリセル群４を選択する構成を例示する。
　図１５は、本発明に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図１５（ａ）は半導体記憶装置の一部の立体模式図、図１５（ｂ）は図１５（ａ）のＸＺ断面図である。
　電極１０３は、Ｘ方向に延伸し、メモリセル群４を含む相変化メモリチェインＰＣＭＣＨＡＩＮをＹ方向において選択するビット線（選択電極）として動作する。電極１０３の下方には、選択トランジスタ２のゲート電極となるゲートポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐと、絶縁膜１１１、１１２、１１３、１１４、１１５とが交互に積層された積層体が配置されている。積層体に形成されたＺ方向の孔内には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。選択トランジスタＳＴＴｒ．は、ゲート電極１８１ｐ、ゲート絶縁膜１１０、チャネル半導体層１５０ｐを有する。選択トランジスタＳＴＴｒ．の周囲には、絶縁膜１７１、１７２、１３１が配置されている。プレート状の電極１０２は、選択トランジスタＳＴＴｒ．の下部に配置されている。Ｎ型半導体層１３８ｐは、電極１０３とＰＣＭＣＨＩＡＮを電気的に接続する。絶縁膜１９２は、電極１０３とＰＣＭＣＨＩＡＮの間に形成されている。Ｎ型半導体層１６０ｐは、電極１０２とチャネル半導体層１５０ｐを電気的に接続する。積層体の孔内に形成されたＰＣＭＣＨＡＩＮは、ゲート絶縁膜１０９、チャネル半導体層１０８ｐ、相変化材料層１０７、絶縁膜１９１を有する。
　図１５において、Ｘ方向に延伸するビット線１０３、Ｙ方向に延伸する選択トランジスタＳｔｔｒ．のゲート電極１８１ｐは、最小加工寸法をＦとしてそれぞれ２Ｆピッチ、３Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積６Ｆ２のメモリセルを形成することができる。
　相変化材料層１０７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０－６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
　図１５に示す構造例においては、４段のメモリセル３が形成されている。図１５（ｂ）の点線で囲む相変化メモリセルＳＭＣが、メモリセル３に相当する。記憶素子１は、各層の相変化材料層１０７によって形成される。選択トランジスタ２は、貫通穴の側面に形成されたチャネル半導体層１０８ｐとゲートポリシリコン層１２１ｐ～１２４ｐによって形成される。
　本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることもできる。また、ある実施形態の構成に他の実施形態の構成を加えることもできる。また、各実施形態の構成の一部について、他の構成を追加・削除・置換することもできる。
　１：記憶素子、２：選択トランジスタ、３：メモリセル、４：メモリセル群、５：選択ゲートドライバ、６：電圧変換器、７：コンデンサ、８：電流源、９：トランジスタ、１０：抵抗、１１ａ～１１ｂ：ＮＭＯＳトランジスタ、１２：インバータ、１３：ＰＭＯＳトランジスタ、１４：電流源、１５：温度検知回路。

Claims (12)

  1. 　第１および第２信号線と、
    　トランジスタと抵抗変化素子を並列接続して構成され、前記抵抗変化素子の状態変化によって情報を記憶するメモリセルと、
    　前記トランジスタにゲート電圧を供給するドライバ回路と、
    　を備え、
    　前記メモリセルは、前記第１および第２信号線の間に複数直列に接続されており、
    　前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上について、それぞれ異なるゲート電圧を供給する
    　ことを特徴とする半導体記憶装置。
  2. 　請求項１において、
    　前記ドライバ回路は、
    　　各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    　　前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も低いゲート電圧を供給し、
    　　前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を次第に高くし、
    　　前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して最も高いゲート電圧を供給する
    　ことを特徴とする半導体記憶装置。
  3. 　請求項２において、
    　前記ドライバ回路は、全ての前記メモリセルが備える前記トランジスタについて、同じ立ち下がり時間でゲート電圧を立ち下げる
    　ことを特徴とする半導体記憶装置。
  4. 　請求項３において、
    　前記ドライバ回路は、
    　　各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    　　前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も緩やかに立ち下げ、
    　　前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げる勾配を次第に大きくし、
    　　前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も急峻に立ち下げる
    　ことを特徴とする半導体記憶装置。
  5. 　請求項３において、
    　前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上との間において、前記ゲート電圧を遅延させる遅延回路を備え、
    　前記遅延回路は、前記ドライバ回路が各前記トランジスタに対して供給するゲート電圧の立ち下がり時間が全て同じになるように構成されている
    　ことを特徴とする半導体記憶装置。
  6. 　請求項５において、
    　前記遅延回路は、
    　　各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    　　前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も緩やかに立ち下がり、
    　　前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給されるゲート電圧が立ち下がる勾配が次第に大きくなり、
    　　前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給されるゲート電圧が最も急峻に立ち下がる
    　ように構成されていることを特徴とする半導体記憶装置。
  7. 　請求項６において、
    　前記遅延回路は、
    　　各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上との間においてそれぞれ配置されたコンデンサを用いて構成されており、
    　各前記コンデンサは、
    　　前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が大きく、
    　　前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタとの間に配置された前記コンデンサの容量が次第に小さくなり、
    　　前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタとの間において配置されたものが最も容量が小さい
    　ように構成されていることを特徴とする半導体記憶装置。
  8. 　請求項３において、
    　前記ドライバ回路は、
    　　各前記メモリセルが備える前記トランジスタに供給するゲート電圧のうち、
    　　前記第１信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も遅れて立ち下げ、
    　　前記トランジスタが配置されている位置が前記第２信号線に近くなるにしたがって、前記トランジスタに対して供給するゲート電圧を立ち下げ始めるタイミングを次第に早くし、
    　　前記第２信号線に最も近い位置に配置された前記メモリセルが備える前記トランジスタに対して供給するゲート電圧を最も先に立ち下げる
    　ことを特徴とする半導体記憶装置。
  9. 　請求項１において、
    　前記ドライバ回路は、各前記メモリセルが備える前記トランジスタのうちいずれか少なくとも２つ以上について、それぞれ同じゲート電圧を供給する
    　ことを特徴とする半導体記憶装置。
  10. 　請求項１において、
    　前記半導体記憶装置は、
    　　前記複数直列に接続されたメモリセルを有するメモリセル群を複数備え、
    　前記ドライバ回路は、
    　　各前記メモリセル群内に含まれる前記メモリセルのうち、前記第１信号線または前記第２信号線から数えて同じ段に配置されているものに対しては、共通の前記ゲート電圧を供給するように接続されている
    　ことを特徴とする半導体記憶装置。
  11. 　請求項１において、
    　前記半導体記憶装置は、前記トランジスタの温度を検知する温度検知回路を備え、
    　前記ドライバ回路は、前記温度検知回路が検知した前記トランジスタの温度に応じて前記ゲート電圧を調整することにより、前記トランジスタの温度によらず一定の前記ゲート電圧を前記トランジスタに対して供給する
    　ことを特徴とする半導体記憶装置。
  12. 　請求項１において、
    　前記メモリセルは、ゲート電極層を積層した積層体を貫通する貫通孔の側面に、抵抗変化材料層とチャネル層を形成することによって構成されている
    　ことを特徴とする半導体記憶装置。
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