WO2014030239A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

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WO2014030239A1
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carbon nanowall
film transistor
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silicon substrate
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敏男 河原
一将 岡本
松本　和彦
里佐 宇都宮
晃明 松葉
松本　均
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Hokkaido University NUC
Nissin Electric Co Ltd
Chubu University
University of Osaka NUC
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Hokkaido University NUC
Nissin Electric Co Ltd
Osaka University NUC
Chubu University
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    • H10D62/882—Graphene

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the same.
  • Patent Document 1 a vertical current drive device using a carbon nanowall is known.
  • FIG. 50 is a schematic diagram of a conventional vertical current drive device.
  • a conventional vertical current drive device 500 includes a carbon nanowall 501, a source electrode 502, a drain electrode 503, and a gate electrode 504.
  • the carbon nanowall 501 has a structure in which several layers of graphene sheets are stacked.
  • the source electrode 502 is disposed at one end of the carbon nanowall 501, and the drain electrode 503 is disposed in contact with the outermost surface or the lowermost surface of the carbon nanowall 401 at the top of the carbon nanowall 501.
  • the gate electrode 504 is disposed in contact with the outermost surface of the carbon nanowall 501.
  • Patent Document 1 does not describe a method for controlling the orientation of carbon nanowalls, it is difficult to configure a channel layer of a vertical current driving device with a plurality of carbon nanowalls. There is a problem that it is difficult to flow a larger current through the vertical current driving device than in the case of a single carbon nanowall.
  • an object of the present invention is to provide a thin film transistor capable of flowing a larger current than in the case where the channel layer is made of one carbon nanowall. is there.
  • Another object of the present invention is to provide a method of manufacturing a thin film transistor capable of flowing a larger current than when the channel layer is made of one carbon nanowall.
  • the thin film transistor includes a silicon substrate, a channel layer, a source electrode, a drain electrode, a gate electrode, and an insulating film.
  • the silicon substrate has a concavo-convex shape formed on one main surface in a stripe or grid pattern.
  • the channel layer is composed of a plurality of carbon nanowall thin films that are arranged on the plurality of protrusions along the length direction of the protrusions having the concavo-convex shape, and each grows in the normal direction of the silicon substrate.
  • the source electrode is at least in contact with the first side surface parallel to the thickness direction of the carbon nanowall thin film in each of the plurality of carbon nanowall thin films.
  • the drain electrode is disposed so as to face the source electrode in the in-plane direction of the carbon nanowall thin film, and at least is in contact with the second side face facing the first side face in each of the plurality of carbon nanowall thin films.
  • the insulating film is disposed between the plurality of carbon nanowall thin films and the gate electrode.
  • the thin film transistor manufacturing method is a method of manufacturing a thin film transistor using a plurality of carbon nanowall thin films as a channel layer.
  • a first step of forming a grid pattern a second step of forming a plurality of carbon nanowall thin films on the plurality of convex portions along the length direction of the convex portions having the concavo-convex shape, and a plurality of carbon nano
  • a third step of forming a source electrode so as to be in contact with at least a first side surface parallel to the thickness direction of the carbon nanowall thin film in each of the wall thin films, and facing the source electrode in the in-plane direction of the carbon nanowall thin film
  • Each of the plurality of carbon nanowall thin films is in contact with at least a second side opposite to the first side.
  • a plurality of carbon nanowall thin films constituting the channel layer are arranged in parallel between the source electrode and the drain electrode.
  • the thin film transistor manufacturing method manufactures a thin film transistor such that a plurality of carbon nanowall thin films constituting the channel layer are arranged in parallel between the source electrode and the drain electrode.
  • a larger current can flow than when the channel layer is formed of one carbon nanowall thin film.
  • FIG. 3 is a perspective view of a silicon substrate, a channel layer, and a source electrode shown in FIGS. 1 and 2.
  • FIG. 5 is a plan view of a planar conductor, a feeding electrode, and a termination electrode viewed from the matching circuit side shown in FIG. 4.
  • FIG. 4 is sectional drawing of a planar conductor of a Y direction, and a figure which shows plasma density.
  • FIG. 3 is a first process diagram illustrating a method for manufacturing the thin film transistor illustrated in FIGS. 1 and 2.
  • FIG. 3 is a second process diagram illustrating a method of manufacturing the thin film transistor illustrated in FIGS. 1 and 2.
  • FIG. 6 is a perspective view showing another silicon substrate in the first embodiment. It is a conceptual diagram of the carbon nanowall thin film formed on the silicon substrate shown in FIG.
  • FIG. 10 is a first process diagram showing a method for manufacturing a thin film transistor when the silicon substrate shown in FIG. 9 is used.
  • FIG. 10 is a second process diagram illustrating a method for manufacturing the thin film transistor when the silicon substrate illustrated in FIG. 9 is used.
  • FIG. 10 is a third process diagram illustrating the method for manufacturing the thin film transistor when the silicon substrate illustrated in FIG. 9 is used.
  • FIG. 10 is a third process diagram illustrating the method for manufacturing the thin film transistor when the silicon substrate illustrated in FIG. 9 is used.
  • FIG. 3 is a first process diagram showing another method for manufacturing the thin film transistor shown in FIGS. 1 and 2.
  • FIG. 4 is a second process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIGS. 1 and 2.
  • FIG. 3 is a diagram showing electrical characteristics of the thin film transistor in Example 1. It is a figure which shows the electrical property of the thin-film transistor in Example 2.
  • FIG. It is a figure which shows the electrical property of the thin-film transistor in Example 4.
  • FIG. It is a SEM (photograph of the area
  • 6 is a plan view showing a configuration of another thin film transistor according to Embodiment 1.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a thin film transistor according to a second embodiment.
  • FIG. 23 is a plan view of the thin film transistor viewed from the A direction illustrated in FIG. 22.
  • FIG. 24 is a first process diagram illustrating a method of manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a second process diagram illustrating the method of manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a third process diagram illustrating the method for manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a first process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a second process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIGS.
  • FIG. 24 is a third process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a fourth process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a first process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a second process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 24 is a third process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIGS. 22 and 23.
  • FIG. 10 is a plan view showing a configuration of another thin film transistor according to the second embodiment.
  • FIG. 6 is a cross-sectional view illustrating a configuration of a thin film transistor according to a third embodiment.
  • FIG. 36 is a first process diagram showing a method of manufacturing the thin film transistor shown in FIG. 35.
  • FIG. 36 is a second process diagram illustrating the method of manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a third process diagram illustrating the method of manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a fourth process chart showing the method for manufacturing the thin film transistor shown in FIG. 35.
  • FIG. 36 is a first process diagram showing another method for manufacturing the thin film transistor shown in FIG. 35.
  • FIG. 36 is a second process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a third process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a fourth process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a fifth process diagram illustrating another method for manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a first process diagram showing yet another method for manufacturing the thin film transistor shown in FIG. 35.
  • FIG. 36 is a second process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a third process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 36 is a fourth process diagram illustrating yet another method of manufacturing the thin film transistor illustrated in FIG. 35.
  • FIG. 10 is a cross-sectional view showing a configuration of another thin film transistor according to Embodiment 3. It is the schematic of the conventional vertical type current drive device.
  • FIG. 1 is a cross-sectional view showing a configuration of a thin film transistor according to Embodiment 1 of the present invention.
  • 2 is a plan view of the thin film transistor viewed from the direction A shown in FIG.
  • a thin film transistor 10 includes a silicon substrate 1, a channel layer 2, a source electrode 3, a drain electrode 4, an insulating film 5, and a gate electrode 6. With.
  • the silicon substrate 1 is made of any one of n-type single crystal silicon, p-type single crystal silicon, n-type polycrystalline silicon, and p-type polycrystalline silicon.
  • the silicon substrate 1 has a specific resistance of 0.1 to 1 ⁇ ⁇ cm, for example.
  • the channel layer 2 is disposed on one main surface of the silicon substrate 1.
  • the channel layer 2 is composed of a plurality of carbon nanowall thin films 21 to 25.
  • the carbon nanowall thin films 21 to 25 are disposed substantially perpendicular to the silicon substrate 1 and are disposed substantially parallel to each other.
  • the source electrode 3 is disposed in contact with one end of the channel layer 2 in the in-plane direction of the silicon substrate 1.
  • the drain electrode 4 is disposed in contact with the other end of the channel layer 2 so as to face the source electrode 3 in the in-plane direction of the silicon substrate 1.
  • the source electrode 3 and the drain electrode 4 are disposed in contact with the carbon nanowall thin films 21 to 25, respectively.
  • the insulating film 5 is made of, for example, silicon dioxide (SiO 2 ).
  • the insulating film 5 is disposed in contact with the surface of the silicon substrate 1 opposite to the one main surface where the channel layer 2 is disposed.
  • the gate electrode 6 is disposed in contact with the insulating film 5.
  • Each of the source electrode 3, the drain electrode 4, and the gate electrode 6 has a laminated structure of Ti / Au, for example. And the thickness of Ti is 10 nm, for example, and the thickness of Au is 20 nm, for example.
  • FIG. 3 is a perspective view of the silicon substrate 1, the channel layer 2, and the source electrode 3 shown in FIGS.
  • silicon substrate 1 includes a convex portion 11 and a concave portion 12.
  • the convex portion 11 and the concave portion 12 are formed on one main surface of the silicon substrate 1 along the direction DR1.
  • the lengths of the convex portion 11 and the concave portion 12 in the direction DR1 may be the same as the length of the silicon substrate 1 or may be shorter than the length of the silicon substrate 1.
  • the convex portions 11 and the concave portions 12 are alternately formed in the direction DR2 perpendicular to the direction DR1.
  • the convex portion 11 has a length of 0.1 to 0.5 ⁇ m in the direction DR2.
  • Recess 12 has a length of 0.6 to 1.5 ⁇ m in direction DR2.
  • the convex portion 11 has a width of 0.1 to 0.5 ⁇ m
  • the concave portion 12 has a width of 0.6 to 1.5 ⁇ m.
  • the silicon substrate 1 has a concavo-convex shape arranged in a stripe shape on one main surface.
  • Each of the carbon nanowall thin films 21 to 25 has a thickness of 10 to 15 nm and a height of 60 to 2500 nm.
  • the plurality of carbon nanowall thin films 21 to 25 are arranged along the length direction of the convex portion 11 of the silicon substrate 1. That is, the plurality of carbon nanowall thin films 21 to 25 are oriented along a desired pattern.
  • the source electrode 3 is disposed on the silicon substrate 1 so as to cover one ends of the plurality of carbon nanowall thin films 21 to 25.
  • the source electrode 3 is in contact with the side surface 23 ⁇ / b> A and the upper surface 23 ⁇ / b> C parallel to the thickness direction of the carbon nanowall thin film 23 on one end side of the carbon nanowall thin film 23.
  • the source electrode 3 is in contact with at least the side surface 23A parallel to the thickness direction of the carbon nanowall thin films 21 to 25 in each of the plurality of carbon nanowall thin films 21 to 25.
  • the drain electrode 4 is at least in contact with the side surface 23B facing the side surface 23A parallel to the thickness direction of the carbon nanowall thin films 21 to 25 in each of the plurality of carbon nanowall thin films 21 to 25.
  • the source electrode 3 and the drain electrode 4 sandwich the carbon nanowall thin films 21 to 25 from the direction DR1 in which the convex portions 11 and the concave portions 12 are formed.
  • the source electrode 3 and the drain electrode 4 are at least in contact with the opposing side surfaces 23A and 23B of the carbon nanowall thin films 21 to 25.
  • the thin film transistor 10 is a thin film transistor using the plurality of carbon nanowall thin films 21 to 25 as the channel layer 2.
  • the thin film transistor 10 is a back gate type thin film transistor in which the gate electrode 6 is disposed below the channel layer 2.
  • FIG. 4 is a cross-sectional view showing a configuration of a plasma apparatus for producing the plurality of carbon nanowall thin films 21 to 25 shown in FIG.
  • the plasma apparatus 100 includes a vacuum vessel 20, a top plate 26, an exhaust port 27, a gas introduction unit 28, a holder 32, a heater 34, a shaft 36, a bearing unit 38, A mask 42, a partition plate 44, a planar conductor 50, a feeding electrode 52, a termination electrode 54, an insulating flange 56, packings 57 and 58, a shield box 60, a high frequency power supply 62, a matching circuit 64, Connection conductors 68 and 69 are provided.
  • the vacuum vessel 20 is made of metal, and is connected to the vacuum exhaust device via the exhaust port 27.
  • the vacuum vessel 20 is electrically connected to the ground node.
  • the top plate 26 is disposed in contact with the vacuum vessel 20 so as to close the upper side of the vacuum vessel 20.
  • a vacuum seal packing 57 is disposed between the vacuum vessel 20 and the top plate 26.
  • the gas introduction unit 28 is disposed above the partition plate 44 in the vacuum vessel 20.
  • the shaft 36 is fixed to the bottom surface of the vacuum vessel 20 via a bearing portion 38.
  • the holder 32 is fixed to one end of the shaft 36.
  • the heater 34 is disposed in the holder 32.
  • the mask 42 is disposed on the holder 32 at the peripheral edge of the holder 32.
  • the partition plate 44 is fixed to the side wall of the vacuum vessel 20 so as to close the space between the vacuum vessel 20 and the holder 32 above the holder 32.
  • the feeding electrode 52 and the termination electrode 54 are fixed to the top plate 26 via an insulating flange 56.
  • a vacuum seal packing 58 is disposed between the top plate 26 and the insulating flange 56.
  • the planar conductor 50 is disposed so that both end portions in the X direction are in contact with the feeding electrode 52 and the termination electrode 54, respectively.
  • the feeding electrode 52 and the termination electrode 54 have substantially the same length as the planar conductor 50 in the Y direction (direction perpendicular to the paper surface of FIG. 4) as will be described later.
  • the feeding electrode 52 is connected to the output bar 66 of the matching circuit 64 by the connection conductor 68.
  • the termination electrode 54 is connected to the shield box 60 via the connection conductor 69.
  • the planar conductor 50, the feeding electrode 52, and the termination electrode 54 are made of, for example, copper and aluminum.
  • the shield box 60 is disposed on the upper side of the vacuum vessel 20 and is in contact with the top plate 26.
  • the high frequency power supply 62 is connected between the matching circuit 64 and the ground node.
  • the matching circuit 64 is disposed on the shield box 60.
  • connection conductors 68 and 69 have a plate shape having substantially the same length as that of the feeding electrode 52 and the termination electrode 54 in the Y direction.
  • the gas introduction unit 28 supplies a gas 29 such as methane (CH 4 ) gas and hydrogen (H 2 ) gas supplied from a gas cylinder (not shown) into the vacuum container 20.
  • the holder 32 supports the silicon substrate 1.
  • the heater 34 heats the silicon substrate 1 to a desired temperature.
  • the shaft 36 supports the holder 32.
  • the mask 42 covers the peripheral edge of the silicon substrate 1. As a result, the product can be prevented from being formed on the peripheral edge of the silicon substrate 1.
  • the partition plate 44 prevents the plasma 70 from reaching the holding mechanism of the silicon substrate 1.
  • the feeding electrode 52 allows the high-frequency current supplied from the connection conductor 68 to flow through the planar conductor 50.
  • the termination electrode 54 connects the end of the planar conductor 50 to the ground node directly or via a capacitor, and forms a closed loop of a high-frequency current from the high-frequency power source 62 to the planar conductor 50.
  • the high frequency power supply 62 supplies high frequency power of 13.56 MHz to the matching circuit 64, for example.
  • the matching circuit 64 supplies the high frequency power supplied from the high frequency power supply 62 to the connection conductor 68 while suppressing reflection.
  • FIG. 5 is a plan view of the planar conductor 50, the feeding electrode 52, and the termination electrode 54 as seen from the matching circuit 64 side shown in FIG.
  • the planar conductor 50 has, for example, a rectangular planar shape and has sides 50 a and 50 b.
  • the side 50a is longer than the side 50b.
  • the side 50a is disposed along the X direction, and the side 50b is disposed along the Y direction.
  • the feeding electrode 52 and the termination electrode 54 are disposed at both ends of the planar conductor 50 in the X direction along the side 50b of the planar conductor 50, respectively.
  • the length in the Y direction of the feeding electrode 52 and the termination electrode 54 is close to the length of the side 50b parallel to the Y direction of the planar conductor 50 in order to flow the high-frequency current 16 as uniformly as possible in the Y direction (for example, It is preferable that the length is substantially the same as the length of the side 50b), but it may be slightly shorter or longer than the length of the side 50b.
  • the lengths of the feeding electrode 52 and the termination electrode 54 in the Y direction may be set to 85% or more of the length of the side 50b.
  • the power supply electrode 52 and the termination electrode 54 are formed of block-like electrodes, the high-frequency current 16 can flow through the planar conductor 50 almost uniformly in the Y direction.
  • the high-frequency current When a high-frequency current is supplied to the planar conductor 50 using a dotted electrode, the high-frequency current does not flow uniformly through the planar conductor 50. In general, even when high-frequency power is supplied to a planar conductor and no plasma is present in the vicinity of the planar conductor, the high-frequency current is concentrated at the four corners of the cross section perpendicular to the conducting direction of the planar conductor due to the skin effect, etc. Flowing. This is because the high-frequency impedance distribution is small at the four corners of the planar conductor and large at other portions.
  • FIG. 6 is a cross-sectional view of the planar conductor 50 in the Y direction and a diagram showing the plasma density.
  • plasma 70 is generated in the vicinity of the planar conductor 50. That is, as shown in FIG. 6, when a high-frequency current 16 is passed through the planar conductor 50, a high-frequency magnetic field 17 is generated around the planar conductor 50, thereby generating an induced electric field 18 in the direction opposite to the high-frequency current 16. Electrons are accelerated by the induced electric field 18 to ionize the gas 29 (see FIG. 4) in the vicinity of the planar conductor 50, and a plasma 70 is generated in the vicinity of the planar conductor 50. An induced current 19 is induced in the plasma. It flows in the same direction as the electric field 18 (that is, the direction opposite to the high-frequency current 16).
  • the high-frequency current 16 flowing through the planar conductor 50 is orthogonal to the energizing direction. It becomes uniform in the Y direction. The reason is as follows.
  • the distribution of the high-frequency current 16 flowing in the planar conductor 50 becomes uniform in the Y direction.
  • the high-frequency current 16 flows almost uniformly in the Y direction in the planar conductor 50. It becomes like this.
  • the induced electric field 18 and the induced current 19 that are substantially uniformly distributed not only in the X direction, which is the energization direction, but also in the Y direction orthogonal to the X direction, in the vicinity of the surface on the plasma 70 generation side of the planar conductor 50.
  • the induced electric field 18 can generate plasma with good uniformity over a wide area along the plane of the planar conductor 50.
  • the plasma density distribution D1 is substantially uniform as shown in FIG.
  • the plasma apparatus 100 generates inductively coupled plasma by flowing the high-frequency current 16 uniformly through the planar conductor 50.
  • FIGS. 7 and 8 are first and second process diagrams showing a method of manufacturing the thin film transistor 10 shown in FIGS. 1 and 2, respectively.
  • steps (d) to (h) a side view seen from the length direction of the convex portion 11 and a side view seen from a direction perpendicular to the length direction of the convex portion 11 are shown.
  • silicon substrate 30 made of n-type single crystal silicon is cleaned and degreased with ethanol or the like, and then silicon substrate 30 is cleaned with hydrofluoric acid (HF). (See step (a)). As a result, the surface of the silicon substrate 30 is terminated with hydrogen.
  • HF hydrofluoric acid
  • the back surface of the silicon substrate 30 is thermally oxidized to form the insulating film 5 made of SiO 2 (see step (b)).
  • the thermal oxidation is performed, for example, by heat-treating the silicon substrate 30 at 1000 ° C. in an oxygen (O 2 ) gas atmosphere.
  • a resist is applied to one main surface of the silicon substrate 30, and the applied resist is patterned by electron beam lithography to form a resist pattern, and the silicon substrate is formed by reactive ion etching using the formed resist pattern as a mask.
  • One main surface of 30 is etched.
  • the silicon substrate 1 is placed on the holder 32 in the vacuum vessel 20 and the temperature of the silicon substrate 1 is raised to 400 to 600 ° C. using the heater 34.
  • Gas inlet 28 supplies 50 sccm CH 4 gas and 50 sccm of H 2 gas or a 100 sccm CH 4 gas, into the vacuum vessel 20. That is, a material gas containing carbon atoms is introduced into the vacuum vessel 20. And the pressure in the vacuum vessel 20 is adjusted to 1.33 Pa.
  • the high frequency power supply 62 applies 1 kW high frequency power having a frequency of 13.56 MHz to the planar conductor 50 via the matching circuit 64 and the connection conductor 68.
  • plasma 70 is generated in the vacuum vessel 20 and the carbon nanowall thin films 21 to 25 are formed on the convex portions 11 of the silicon substrate 1 in a self-organizing manner.
  • the formation time of the carbon nanowall thin films 21 to 25 is 10 to 30 minutes.
  • the carbon nanowall thin films 21 to 25 are manufactured using inductively coupled plasma.
  • step (d) a resist is applied on the carbon nanowall thin films 21 to 25, and the applied resist is patterned by photolithography to form a resist pattern 40 (see step (e)).
  • step (e) Ti and Au are sequentially stacked on carbon nanowall thin films 21 to 25 and resist pattern 40 by electron beam evaporation. Thereby, the source electrode 3 and the drain electrode 4 are formed (see step (f)). In this case, the metal layer 41 is formed on the resist pattern 40.
  • the resist pattern 40 is removed using 1-methyl-2-pyrrolidone (see step (g)). Thereby, the metal layer 41 is removed by lift-off.
  • FIG. 9 is a perspective view showing another silicon substrate in the first embodiment.
  • a silicon substrate 1A shown in FIG. 9 may be used.
  • silicon substrate 1 ⁇ / b> A is made of the same material as silicon substrate 1 and has regions 13 and 14.
  • the region 13 is provided on the inner peripheral side of the region 14 and has the convex portion 11 and the concave portion 12 described above.
  • the region 13 is a region where the thin film transistor 10 is formed.
  • Region 14 has a flat surface.
  • FIG. 10 is a conceptual diagram of a carbon nanowall thin film formed on the silicon substrate 1A shown in FIG.
  • a carbon nanowall thin film is formed on silicon substrate 1A using plasma apparatus 100 shown in FIG. 4, a plurality of carbon nanowall thin films 21 to 25 are formed on convex portion 11 in region 13.
  • the carbon nanowall thin film 15 is formed in a random direction in the region 14 formed on the convex portion 11 along the length direction (that is, formed with orientation).
  • the thin film transistor 10 when the thin film transistor 10 is manufactured in the region 13, if the carbon nanowall thin film 15 exists in the region 14, the electrical characteristics of the thin film transistor 10 may be deteriorated.
  • the thin film transistor 10 is manufactured in the region 13
  • the carbon nanowall thin film 15 in the region 14 is removed and the thin film transistor 10 is manufactured in the region 13.
  • 11 to 13 are first to third process diagrams showing a method of manufacturing the thin film transistor 10 when the silicon substrate 1A shown in FIG. 9 is used.
  • steps (d) to (k) a side view as seen from the length direction of the convex portion 11 and a side view as seen from a direction perpendicular to the length direction of the convex portion 11 are shown.
  • steps (a) and (b) shown in FIG. 7 are sequentially performed (steps (a) and ( b)).
  • a resist is applied to one main surface of the silicon substrate 30, and the applied resist is patterned by electron beam lithography to form a resist pattern, and the silicon substrate is formed by reactive ion etching using the formed resist pattern as a mask.
  • One main surface of the silicon substrate 30 is etched so that a flat portion remains at the peripheral portion of the substrate 30.
  • the silicon substrate 1A is placed on the holder 32 in the vacuum vessel 20, and the carbon nanowall thin films 15, 21 to 25 are placed on the silicon substrate 1A under the same conditions as in the step (d) shown in FIG. Form (see step (d)).
  • the carbon nanowall thin films 21 to 25 are formed on the convex portion 11 in the region 13 of the silicon substrate 1A, and the carbon nanowall thin film 15 is formed in the region 14 (flat portion) of the silicon substrate 1A.
  • a resist is applied on the carbon nanowall thin films 21 to 25 and the region 14 except for both ends in the length direction of the convex portion 11, and the applied resist is patterned by photolithography to form a resist. Patterns 80 and 81 are formed (see step (e)).
  • step (e) Ti and Au are sequentially stacked on carbon nanowall thin films 21 to 25 and resist patterns 80 and 81 by electron beam evaporation. Thereby, the source electrode 3 and the drain electrode 4 are formed (see step (f)).
  • the metal layer 82 is formed on the resist pattern 80, and the metal layer 83 is formed on the resist pattern 81.
  • the resist patterns 80 and 81 are removed using 1-methyl-2-pyrrolidone (see step (g)). Thereby, the metal layers 82 and 83 are removed by lift-off.
  • step (h) Ti and Au are sequentially stacked on the insulating film 5 by electron beam evaporation to form the gate electrode 6 (see step (h)).
  • a resist is applied so as to cover the region 13, and the applied resist is patterned by photolithography to form a resist pattern 84 (see step (i)).
  • gas introducing unit 28 supplies 60 sccm of oxygen (O 2 ) gas into vacuum container 20. And the pressure in the vacuum vessel 20 is adjusted to 4.5 Pa.
  • the high frequency power supply 62 applies 100 W high frequency power having a frequency of 13.56 MHz to the planar conductor 50 via the matching circuit 64 and the connection conductor 68.
  • plasma 70 is generated in the vacuum chamber 20, and the region 14 of the silicon substrate 1A is treated with oxygen plasma using the resist pattern 84 as a mask (see step (j)).
  • the treatment time with oxygen plasma is, for example, 3 minutes.
  • step (k) the resist pattern 84 is removed using 1-methyl-2-pyrrolidone.
  • the thin film transistor 10 is completed (see step (l)).
  • the thin film transistor 10 is formed in the region 13 by removing the carbon nanowall thin film 15 formed in the region 14 using oxygen plasma.
  • the carbon nanowall thin film 15 formed on the region 14 is removed by oxygen plasma after the source electrode 3, the drain electrode 4, and the gate electrode 6 are formed.
  • the present invention is not limited to this, and after removing the carbon nanowall thin film 15 formed on the region 14, the source electrode 3, the drain electrode 4, and the gate electrode 6 are formed to form the thin film transistor 10. You may make it manufacture.
  • FIGS. 14 and 15 are first and second process diagrams showing another method for manufacturing the thin film transistor 10 shown in FIGS. 1 and 2, respectively.
  • steps (d), (d-1), (e) to step (h) a side view seen from the length direction of the convex portion 11 and a direction perpendicular to the length direction of the convex portion 11 are used. A side view is shown.
  • step 14 and 15 are obtained by adding step (d-1) between step (d) and step (e) in the step diagrams shown in FIGS. 7 and 8.
  • the other steps are as follows. This is the same as the process diagram shown in FIGS.
  • the gas introduction unit 28 supplies 100 sccm of hydrogen (H 2 ) gas into the vacuum vessel 20. And the pressure in the vacuum vessel 20 is adjusted to 6.65 Pa.
  • the high frequency power supply 62 applies 1 kW high frequency power having a frequency of 13.56 MHz to the planar conductor 50 via the matching circuit 64 and the connection conductor 68.
  • plasma 70 is generated in the vacuum vessel 20, and the surfaces of the carbon nanowall thin films 21 to 25 are treated with hydrogen plasma (see step (d-1)).
  • the processing time by hydrogen plasma is, for example, 1 minute.
  • step (d-1) the above-described steps (e) to (h) are sequentially performed to complete the thin film transistor 10 (see steps (e) to (h) in FIG. 15).
  • the source electrode 3 and the drain electrode 4 are formed to produce the thin film transistor 10.
  • the thin film transistor 10 is manufactured by adding the step (d-1) shown in FIG. 14 between the steps (d) and (e) in the step diagrams shown in FIGS. May be.
  • the thin film transistor 10 will be described in detail using examples.
  • Example 1 The substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 in the step (d) is set to 400 ° C., and the steps (a) to (h) shown in FIGS. A thin film transistor 10A was produced.
  • Example 2 A thin film transistor 10B in Example 2 was produced by the same method as in Example 1 except that the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 in the step (d) was set to 500 ° C.
  • Example 3 A thin film transistor 10C in Example 3 was produced in the same manner as in Example 1 except that the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 in step (d) was set to 600 ° C.
  • Example 4 A thin film transistor 10D according to Example 4 was manufactured using steps (a) to (l) shown in FIGS.
  • the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 is 500 ° C.
  • Example 5 A thin film transistor 10E according to Example 5 was manufactured by using the steps (a) to (d), (d-1), and (e) to (h) shown in FIGS.
  • the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 is 600 ° C.
  • Example 6 Example 6 7 and 8 except that in step (d), the carbon nanowall thin film was formed by setting the substrate temperature Ts to 400 ° C., and then the carbon nanowall thin film was formed by setting the substrate temperature Ts to 600 ° C.
  • the thin film transistor 10F in Example 6 was manufactured using the steps (a) to (h) shown in FIG.
  • FIG. 16 is a diagram showing electrical characteristics of the thin film transistor 10A in the first embodiment.
  • the vertical axis represents the current I DS flowing between the source electrode 3 and the drain electrode 4
  • the horizontal axis represents the voltage V DS applied between the source electrode 3 and the drain electrode 4.
  • Curves k1 to k11 show the current I DS and the voltage V DS when the gate voltage is 5, 4, 3, 2, 1, 0, -1, -2, -3, -4, -5 V, respectively. Shows the relationship.
  • the current I DS increases as the gate voltage changes from +5 V to ⁇ 5 V at the same voltage value of the voltage V DS (see curves k1 to k11).
  • the carbon nanowall thin films 21 to 25 formed at a substrate temperature Ts of 400 ° C. have semiconductor characteristics and can be used as a channel layer of a thin film transistor.
  • FIG. 17 is a diagram illustrating the electrical characteristics of the thin film transistor 10B in the second embodiment.
  • the vertical axis represents the current I DS flowing between the source electrode 3 and the drain electrode 4
  • the horizontal axis represents the voltage V DS applied between the source electrode 3 and the drain electrode 4.
  • Curves k12 to k22 show current I DS and voltage V DS when the gate voltage is 5, 4, 3, 2, 1, 0, -1, -2, -3, -4, -5 V, respectively. Shows the relationship.
  • the current-voltage characteristic I DS -V DS is inferior to the current-voltage characteristic I DS -V DS shown in FIG. 16, the current I DS has a voltage V DS of ⁇ 1 V at each gate voltage. Increases from 1 to +1 V (see curves k12 to k22).
  • the current I DS increases as the gate voltage changes from +5 V to ⁇ 5 V at the same voltage value of the voltage V DS (see curves k12 to k22).
  • the carbon nanowall thin films 21 to 25 formed at a substrate temperature Ts of 500 ° C. also have semiconductor characteristics and can be used as a channel layer of a thin film transistor.
  • the thin film transistor 10C in Example 3 in which the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 is 600 ° C. has the same electrical characteristics as the thin film transistors 10A and 10B.
  • the substrate temperature Ts becomes 600 ° C. higher than 400 ° C. and 500 ° C.
  • the crystallinity of the carbon nanowall thin films 21 to 25 is improved. Therefore, the carbon nanowall thin films 21 to 25 formed using the substrate temperature Ts of 600 ° C. This is because it is considered to have semiconductor characteristics.
  • the carbon nanowall thin films 21 to 25 are formed using the substrate temperature Ts in the range of 400 ° C. to 600 ° C.
  • FIG. 18 is a diagram illustrating electrical characteristics of the thin film transistor 10D in the fourth embodiment.
  • the vertical axis represents the current I DS flowing between the source electrode 3 and the drain electrode 4
  • the horizontal axis represents the voltage V DS applied between the source electrode 3 and the drain electrode 4.
  • the gate voltage is + 5V to ⁇ 5V.
  • current I DS increases exponentially when voltage V DS is 0 V or higher or when voltage V DS is 0.5 V or higher.
  • the substrate temperature Ts when forming the carbon nanowall thin films 21 to 25 is 500 ° C., and the carbon formed in the region 14 other than the region 13 where the thin film transistor 10 is formed after the carbon nanowall thin films 21 to 25 are formed.
  • the current-voltage characteristic I DS -V DS of the thin film transistor becomes the current-voltage characteristic I DS -V DS shown in FIG.
  • the thin film transistor 10D in Example 4 was manufactured by forming the carbon nanowall thin films 21 to 25 using a substrate temperature Ts of 500 ° C., and removing the carbon nanowall thin film formed in the region 14 by oxygen plasma. .
  • the thin film transistor 10D has a current-voltage characteristic I DS -V DS that is superior to the current-voltage characteristic I DS -V DS shown in FIG.
  • the leakage current of the thin film transistor is 10 ⁇ A, whereas the carbon nanowall thin film formed in the region 14 is used using oxygen plasma. When removed, the leakage current of the thin film transistor is 100 pA.
  • the leakage current can be greatly reduced, and as a result, the current-voltage characteristics I DS -V DS can be greatly improved.
  • FIG. 19 is a view showing a SEM (Scanning Electron Microscope) photograph of a region where a thin film transistor electrode (source electrode or drain electrode) is formed.
  • FIG. 19 (a) shows an SEM photograph when the carbon nanowall thin film is not treated with hydrogen plasma
  • FIG. 19 (b) shows an SEM photograph when the carbon nanowall thin film is treated with hydrogen plasma.
  • the electrode is formed in a film shape and is placed on the carbon nanowall thin film (see FIG. 19A).
  • the electrode is formed following the carbon nanowall thin film that is the base, and the adhesion between the electrode and the carbon nanowall thin film can be increased (FIG. 19). (See (b)).
  • the thin film transistor 10E of Example 5 the adhesion between the source electrode 3 and the drain electrode 4 and the carbon nanowall thin films 21 to 25 can be increased. As a result, the thin film transistor 10E is considered to have good current-voltage characteristics I DS -V DS .
  • FIG. 20 is a view showing a cross-sectional SEM photograph of the carbon nanowall thin film.
  • 20A shows a cross-sectional SEM photograph of a carbon nanowall thin film formed using a substrate temperature Ts of 600 ° C.
  • FIG. 20B shows a carbon nanowall using a substrate temperature Ts of 400 ° C.
  • a cross-sectional SEM photograph of a carbon nanowall thin film formed by forming a thin film and then raising the substrate temperature Ts to 600 ° C. is shown.
  • the carbon nanowall thin film is formed using the substrate temperature Ts of 600 ° C., the carbon nanowall thin film is uniformly grown from the substrate (see FIG. 20A).
  • the carbon nanowall thin film grown at a substrate temperature Ts of 400 ° C. has semiconductor characteristics as shown in FIG. 16, and the growth rate of the carbon nanowall thin film increases when the substrate temperature Ts is increased from 400 ° C. to 600 ° C. Therefore, the carbon nanowall thin film having semiconductor characteristics can be formed in a short time by switching the substrate temperature Ts to two stages of 400 ° C. and 600 ° C. As a result, surplus carbides can be reduced, and damage to the carbon nanowall thin film due to etching can be reduced.
  • the thin film transistor 10F of Example 6 is considered to have good current-voltage characteristics I DS -V DS .
  • the thin film transistors 10A, 10B, 10C, 10D, 10E, and 10F in Examples 1 to 6 have a structure in which a plurality of carbon nanowall thin films 21 to 25 are arranged in parallel between the source electrode 3 and the drain electrode 4. And has a good current-voltage characteristic I DS -V DS .
  • FIG. 21 is a plan view showing the configuration of another thin film transistor according to the first embodiment.
  • the thin film transistor according to the first embodiment may be the thin film transistor 10-1 shown in FIG.
  • thin film transistor 10-1 is obtained by replacing source electrode 3 of thin film transistor 10 shown in FIGS. 1 and 2 with source electrodes 3A to 3E and drain electrode 4 with drain electrodes 4A to 4E.
  • the others are the same as those of the thin film transistor 10.
  • the source electrodes 3A to 3E are provided corresponding to the carbon nanowall thin films 21 to 25, respectively, and are connected to one end of the carbon nanowall thin films 21 to 25 in the length direction of the convex portion 11 of the silicon substrate 1. .
  • the drain electrodes 4A to 4E are provided corresponding to the carbon nanowall thin films 21 to 25, respectively, and are connected to the other ends of the carbon nanowall thin films 21 to 25 in the length direction of the convex portions 11 of the silicon substrate 1. .
  • the thin film transistor 10-1 has the same cross-sectional structure as the thin film transistor 10 shown in FIG. 1, in the thin film transistor 10-1, the insulating film 5 and the gate electrode 6 are formed to face the entire surface of the channel layer 2. ing.
  • the carbon nanowall thin film 21, the source electrode 3A, the drain electrode 4A, the insulating film 5 and the gate electrode 6 constitute one thin film transistor
  • the carbon nanowall thin film 22 constitute one thin film transistor
  • the source electrode 3B, the drain The electrode 4B, the insulating film 5 and the gate electrode 6 constitute one thin film transistor
  • the carbon nanowall thin film 23 constitute one thin film transistor
  • the nanowall thin film 24, the source electrode 3D, the drain electrode 4D, the insulating film 5 and the gate electrode 6 constitute one thin film transistor.
  • the carbon nanowall thin film 25, the source electrode 3E, the drain electrode 4E, the insulating film 5 and the gate electrode 6 are included. Is one thin film transistor To configure.
  • the thin film transistor 10-1 has a configuration in which five thin film transistors are arranged in parallel in the in-plane direction of the silicon substrate 1.
  • the thin film transistor 10-1 is obtained by etching a part of the source electrode 3 and the drain electrode 4 between the step (g) and the step (h) in the process diagrams shown in FIGS. , 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E are manufactured according to a process diagram.
  • the source electrode 3A is etched by etching a part of the source electrode 3 and the drain electrode 4 between the step (g) and the step (h) in the process charts shown in FIGS. , 3B, 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E may be manufactured according to a process diagram.
  • the thin film transistor 10-1 is obtained by etching a part of the source electrode 3 and the drain electrode 4 between the step (g) and the step (h) in the step diagrams shown in FIGS. , 3B, 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E may be manufactured according to a process diagram.
  • the channel layer 2 It is possible to control the current value flowing in the step by step.
  • the gate electrode 6 may be composed of five gate electrodes corresponding to the five carbon nanowall thin films 21 to 25.
  • the five gate electrodes are formed at positions facing the five carbon nanowall thin films 21 to 25, respectively.
  • the current value flowing through each of the carbon nanowall thin films 21 to 25 can be independently controlled by the gate voltage applied to the gate electrode.
  • a step of dividing the formed gate electrode 6 into five gate electrodes by etching is added, or the gate electrode 6 is formed on the entire back surface of the silicon substrate 1 (or silicon substrate 1A). Instead of this step, a step of forming five gate electrodes using a mask may be employed.
  • the other description of the thin film transistor 10-1 is the same as the description of the thin film transistor 10.
  • the height of the carbon nanowall thin films 21 to 25 is the channel width. Therefore, in the thin film transistors 10 and 10-1, the channel width can be controlled by controlling the height of the carbon nanowall thin films 21 to 25.
  • the thin film transistors 10 and 10-1 include the five carbon nanowall thin films 21 to 25.
  • the thin film transistors 10 and 10-1 are not limited to this. Specifically, it is only necessary to have two or more carbon nanowall thin films.
  • the thin film transistor 10-1 may include the same number of source electrodes and drain electrodes as the number of carbon nanowall thin films, and is the same as the number of carbon nanowall thin films. A number of source electrodes, drain electrodes, and gate electrodes may be provided.
  • the silicon substrates 1 and 1A may have a concavo-convex shape formed in a grid pattern on one main surface, and generally, a concavo-convex shape formed in a stripe pattern or a grid pattern on a main surface. You should be prepared for. This is because a plurality of carbon nanowall thin films can be formed in parallel on the silicon substrate even if the concavo-convex shape formed in a grid pattern is formed.
  • FIG. 22 is a cross-sectional view showing the structure of the thin film transistor according to the second embodiment.
  • FIG. 23 is a plan view of the thin film transistor viewed from the direction A shown in FIG.
  • thin film transistor 200 according to the second embodiment is obtained by replacing insulating film 5 of thin film transistor 10 shown in FIGS. 1 and 2 with insulating film 210 and replacing gate electrode 6 with gate electrode 220. Others are the same as those of the thin film transistor 10.
  • the insulating film 210 is generally made of a dielectric, and is disposed on the carbon nanowall thin films 21 to 25 in contact with the carbon nanowall thin films 21 to 25.
  • the dielectric is made of, for example, silicon oxide, barium titanate and ionic liquid.
  • the gate electrode 220 is made of the same material as the gate electrode 6 described above, and is disposed on the insulating film 210 in contact with the insulating film 210.
  • the thin film transistor 200 is a top gate type thin film transistor in which the gate electrode 220 is disposed above the channel layer 2.
  • 24 to 26 are first to third process diagrams showing a method of manufacturing the thin film transistor 200 shown in FIGS. 22 and 23, respectively.
  • steps (c) to (k) a side view seen from the length direction of the convex portion 11 and a side view seen from a direction perpendicular to the length direction of the convex portion 11 are shown.
  • steps (e) to (k) the carbon nanowall thin films 21 to 25 covered with the source electrode 3 are indicated by dotted lines.
  • steps (d) and (e) shown in FIG. 7 and steps (f) and (g) shown in FIG. 8 are sequentially executed (steps (c) to (e) and FIG. 24 shown in FIG. 24). Step (f) shown in FIG. 25).
  • step (f) a resist is applied on source electrode 3, drain electrode 4 and carbon nanowall thin films 21 to 25, and the applied resist is patterned by photolithography and etching.
  • a resist pattern 201 is formed (see step (g)).
  • an insulating film 210 is formed on the carbon nanowall thin films 21 to 25 using the resist pattern 201 as a mask (see step (h)).
  • the insulating film 202 is formed on the resist pattern 201.
  • step (h) resist pattern 201 is removed (see step (i)). Thereby, the insulating film 202 is removed by lift-off.
  • a resist is applied on the source electrode 3, the drain electrode 4, and the insulating film 210, and the applied resist is patterned by photolithography and etching to form a resist pattern 203 (see step (j)).
  • step (k) Thereafter, Ti and Au are sequentially stacked on the insulating film 210 by electron beam evaporation, and the resist pattern 203 is removed. Thus, the gate electrode 220 is formed on the insulating film 210, and the thin film transistor 200 is completed (see step (k)).
  • FIGS. 1 to 4 are process diagrams of FIGS. 1 to 4 showing another method for manufacturing the thin film transistor 200 shown in FIGS. 22 and 23, respectively.
  • steps (c) to (n) a side view seen from the length direction of the convex portion 11 and a side view seen from a direction perpendicular to the length direction of the convex portion 11 are shown.
  • steps (h) to (n) the carbon nanowall thin films 21 to 25 covered with the source electrode 3 are indicated by dotted lines.
  • step (a) when the manufacture of thin film transistor 200 is started, the same step as step (a) shown in FIG. 11 is performed (see step (a)).
  • steps (c) and (d) shown in FIG. 11 are sequentially performed (see step (b) and step (c) in FIG. 27).
  • step (c) After the step (c), a resist is applied so as to cover the region 13, and the applied resist is patterned by photolithography to form a resist pattern 85 (see step (d)).
  • the gas introduction unit 28 supplies 60 sccm of O 2 gas into the vacuum container 20. And the pressure in the vacuum vessel 20 is adjusted to 4.5 Pa.
  • the high frequency power supply 62 applies 100 W high frequency power having a frequency of 13.56 MHz to the planar conductor 50 via the matching circuit 64 and the connection conductor 68.
  • the treatment time with oxygen plasma is, for example, 3 minutes.
  • the carbon nanowall thin film 15 is removed.
  • the resist pattern 85 is removed using 1-methyl-2-pyrrolidone (see step (f) in FIG. 28).
  • a resist is applied on the carbon nanowall thin films 21 to 25 except for both ends in the length direction of the convex portion 11, and the applied resist is patterned by photolithography to form a resist pattern 86 (step ( g)).
  • the resist pattern 86 is removed using 1-methyl-2-pyrrolidone (see step (i)). Thereby, the metal layer 87 is removed by lift-off.
  • step (i) a resist is applied on source electrode 3, drain electrode 4 and carbon nanowall thin films 21-25, and the applied resist is patterned by photolithography and etching, A resist pattern 204 is formed (see step (j)).
  • an insulating film 210 is formed on the carbon nanowall thin films 21 to 25 using the resist pattern 204 as a mask (see step (k)).
  • the insulating film 205 is formed on the resist pattern 204.
  • step (l) the resist pattern 204 is removed (see step (l)). Thereby, the insulating film 205 is removed by lift-off.
  • step (l) a resist is applied on source electrode 3, drain electrode 4 and insulating film 210, and the applied resist is patterned by photolithography and etching to form resist pattern 206. Form (see step (m)).
  • step (n) Thereafter, Ti and Au are sequentially stacked on the insulating film 210 by electron beam evaporation, and the resist pattern 206 is removed. Thus, the gate electrode 220 is formed on the insulating film 210, and the thin film transistor 200 is completed (see step (n)).
  • the thin film transistor 200 is manufactured by removing the carbon nanowall thin film 15 formed in the region 14 by oxygen plasma. As a result, leakage current can be significantly reduced in the top-gate thin film transistor 200.
  • the thin film transistor 200 is formed by forming the source electrode 3, the drain electrode 4 and the gate electrode 220 after removing the carbon nanowall thin film 15 formed on the region 14 by oxygen plasma.
  • the carbon nanowall thin film 15 formed on the region 14 is formed after the source electrode 3, the drain electrode 4 and the gate electrode 220 are formed.
  • the thin film transistor 200 may be manufactured by removing with oxygen plasma.
  • FIGS. 31 to 33 are process diagrams of FIGS. 1 to 3 showing still another method of manufacturing the thin film transistor 200 shown in FIGS. 22 and 23, respectively.
  • steps (c) to (k) a side view seen from the length direction of the convex portion 11 and a side view seen from a direction perpendicular to the length direction of the convex portion 11 are shown.
  • steps (e) to (k) the carbon nanowall thin films 21 to 25 covered with the source electrode 3 are indicated by dotted lines.
  • FIGS. 31 to 33 are obtained by adding a process (d-1) between the process (d) and the process (e) in the process diagrams shown in FIGS. This is the same as the process diagram shown in FIGS.
  • steps (a) to (d) described in FIG. 24 are sequentially performed (see steps (a) to (d). ).
  • step (d) the same step as step (d-1) shown in FIG. 14 is executed (see step (d-1)).
  • step (e) shown in FIG. 24, step (f) to step (h) shown in FIG. 25, and step (i) to step (k) shown in FIG. See step (e) to step (h) shown in FIG. 32 and step (i) to step (k) shown in FIG. 33).
  • the source electrode 3 and the drain electrode 4 are formed to manufacture the thin film transistor 200.
  • the adhesion between the source electrode 3 and the drain electrode 4 can be improved.
  • the thin film transistor 200 according to the second embodiment is a process diagram that does not use both oxygen plasma treatment and hydrogen plasma treatment (step diagrams shown in FIGS. 24 to 26), and a process diagram that uses oxygen plasma treatment (FIG. It may be manufactured according to any of the process diagrams (process diagrams shown in FIGS. 27 to 30) and process diagrams using hydrogen plasma treatment (process diagrams shown in FIGS. 31 to 33).
  • the thin film transistor 200 is manufactured by adding the step (d-1) of FIG. 31 between the step (f) and the step (g) of the step diagrams shown in FIGS. May be. Accordingly, in the top gate type thin film transistor 200, the leakage current can be greatly reduced and the adhesion between the source electrode 3 and the drain electrode 4 can be improved.
  • FIG. 34 is a plan view showing the configuration of another thin film transistor according to the second embodiment.
  • the thin film transistor according to the second embodiment may be a thin film transistor 200-1 shown in FIG.
  • thin film transistor 200-1 is obtained by replacing source electrode 3 of thin film transistor 200 shown in FIGS. 22 and 23 with source electrodes 3A to 3E and replacing drain electrode 4 with drain electrodes 4A to 4E.
  • the others are the same as those of the thin film transistor 200.
  • the source electrodes 3A to 3E and the drain electrodes 4A to 4E are as described above.
  • the thin film transistor 200-1 has a configuration in which five thin film transistors are arranged in parallel in the in-plane direction of the silicon substrate 1, similarly to the thin film transistor 10-1 (see FIG. 21).
  • the thin film transistor 200-1 is formed by etching a part of the source electrode 3 and the drain electrode 4 between the steps (f) and (g) in the step diagrams shown in FIGS. , 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E are manufactured according to a process diagram.
  • the thin film transistor 200-1 is formed by etching a part of the source electrode 3 and the drain electrode 4 between the step (i) and the step (j) in the step diagrams shown in FIGS. , 3B, 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E may be manufactured according to a process diagram.
  • the thin film transistor 200-1 is formed by etching a part of the source electrode 3 and the drain electrode 4 between the step (f) and the step (g) in the step diagrams shown in FIGS. , 3B, 3C, 3D, 3E and the process of forming the drain electrodes 4A, 4B, 4C, 4D, 4E may be manufactured according to a process diagram.
  • the thin film transistor 200-1 is different from the thin film transistor 10-1 only in that the insulating film 210 and the gate electrode 220 are disposed on the upper side of the channel layer 2, so that the same effect as the thin film transistor 10-1 can be enjoyed.
  • the other description of the thin film transistor 200-1 is the same as the description of the thin film transistor 10-1.
  • FIG. 35 is a sectional view showing the structure of the thin film transistor according to the third embodiment.
  • thin film transistor 300 according to the third embodiment includes silicon substrate 1, channel layer 2, insulating films 301-304, gate electrodes 305-312, source electrode 320, and drain electrode 330. Prepare.
  • the silicon substrate 1 and the channel layer 2 are as described above.
  • the source electrode 320 is disposed on one main surface side of the silicon substrate 1.
  • the source electrode 320 includes an impurity region 321 and a metal region 322.
  • Impurity region 321 is in contact with convex portion 11 and concave portion 12 of silicon substrate 1 and is arranged in silicon substrate 1.
  • Impurity region 321 has the same conductivity type as that of silicon substrate 1 or an opposite conductivity type, and has an impurity concentration of about 10 20 cm ⁇ 3 . More specifically, the impurity region 321 has a phosphorus (P) concentration or boron (B) concentration of about 10 20 cm ⁇ 3 regardless of the conductivity type of the silicon substrate 1.
  • the metal region 322 is disposed in contact with the silicon substrate 1 and the impurity region 321.
  • the metal region 322 has a structure in which Ti and Au are sequentially stacked.
  • one end of the carbon nanowall thin films 21 to 25 is connected to the source electrode 320.
  • the insulating films 301 to 304 are arranged between the carbon nanowall thin films 21 and 22, between the carbon nanowall thin films 22 and 23, between the carbon nanowall thin films 23 and 24, and between the carbon nanowall thin films 24 and 25, respectively. It has a U-shaped cross-sectional shape.
  • Each of the insulating films 301 to 304 is made of, for example, SiO 2 .
  • the insulating film 301 is in contact with the carbon nanowall thin films 21 and 22 and the source electrode 320.
  • the insulating film 302 is in contact with the carbon nanowall thin films 22 and 23 and the source electrode 320.
  • the insulating film 303 is in contact with the carbon nanowall thin films 23 and 24 and the source electrode 320.
  • the insulating film 304 is in contact with the carbon nanowall thin films 24 and 25 and the source electrode 320.
  • the gate electrode 305 is disposed opposite to the carbon nanowall thin film 21 and in contact with the insulating film 301.
  • the gate electrode 306 is disposed opposite to one surface of the carbon nanowall thin film 22 and in contact with the insulating film 301.
  • the gate electrode 307 is disposed opposite to the other surface of the carbon nanowall thin film 22 and in contact with the insulating film 302.
  • the gate electrode 308 is disposed opposite to one surface of the carbon nanowall thin film 23 and in contact with the insulating film 302.
  • the gate electrode 309 is disposed opposite to the other surface of the carbon nanowall thin film 23 and in contact with the insulating film 303.
  • the gate electrode 310 is disposed opposite to one surface of the carbon nanowall thin film 24 and in contact with the insulating film 303.
  • the gate electrode 311 is disposed opposite to the other surface of the carbon nanowall thin film 24 and in contact with the insulating film 304.
  • the gate electrode 312 faces the one surface of the carbon nanowall thin film 25 and is disposed in contact with the insulating film 304.
  • the drain electrode 330 is disposed in contact with the carbon nanowall thin films 21 to 25 and the insulating films 301 to 304. More specifically, the drain electrode 330 is in contact with the side surface parallel to the thickness direction of the carbon nanowall thin films 21 to 25 and the side surface parallel to the thickness direction of the insulating films 301 to 304 on the side opposite to the silicon substrate 1 side. Be placed.
  • Each of the gate electrodes 305 to 312 and the drain electrode 330 has a structure in which Ti and Au are sequentially stacked.
  • the thin film transistor 300 when a desired voltage is applied to the gate electrodes 305, 307, 309, 311, and 312 and a desired voltage is applied between the source electrode 320 and the drain electrode 330, the current is reduced to the carbon nanowall thin film. 21 to 25 flow in the normal direction of the silicon substrate 1. The current flowing through the carbon nanowall thin films 21 to 25 is controlled by the voltage applied to the gate electrodes 305, 307, 309, 311 and 312.
  • a desired voltage may be applied to the gate electrodes 306, 308, 310 instead of the gate electrodes 307, 309, 311.
  • the gate electrodes 306, 307; 309; 310, 311 may be applied with a desired voltage.
  • the channel layer 2 has a structure in which five carbon nanowall thin films 21 to 25 are arranged in parallel between the source electrode 320 and the drain electrode 330 in the normal direction of the silicon substrate 1. As a result, a current flows in parallel between the source electrode 320 and the drain electrode 330.
  • the channel layer 2 is disposed in the normal direction of the silicon substrate 1, the degree of integration of the thin film transistors 300 can be increased as compared with the case where the channel layer is disposed in the in-plane direction of the silicon substrate 1.
  • the channel width is determined by the dimensions of the carbon nanowall thin films 21 to 25 in the length direction of the convex portion 11 (the direction perpendicular to the paper surface of FIG. 35), and the carbon nanowall thin films 21 to 25 are formed on the convex portion 11. Therefore, the channel width can be controlled by the length of the convex portion 11.
  • 36 to 39 are first to fourth process diagrams showing a method of manufacturing the thin film transistor 300 shown in FIG. 35, respectively.
  • steps (a) and (c) shown in FIG. 7 are sequentially performed to manufacture silicon substrate 1 (steps (a) and ( b)).
  • impurity atoms (P or B) are ion-implanted into one main surface of the silicon substrate 1 where the convex portions 11 and the concave portions 12 are formed, thereby forming an impurity region 321 (see step (c)). ).
  • an insulating film 340 made of SiO 2 is formed on the silicon substrate 1 between the carbon nanowall thin films 21 to 25 (see step (e)).
  • the insulating film 340 is formed by plasma CVD using, for example, silane (SiH 4 ) gas and O 2 gas as material gases.
  • a resist is applied onto carbon nanowall thin films 21 to 25 and insulating film 340, and the applied resist is patterned by photolithography and etching to form resist pattern 341. Form (see step (f)).
  • the insulating film 340 is etched using the resist pattern 341 as a mask to form insulating films 301 to 304 (see step (g)).
  • Ti and Au are sequentially deposited so as to be in contact with the insulating films 301 to 304 by electron beam evaporation using the resist pattern 341 as a mask to form metal layers 342 to 345, and the resist pattern 341 is removed (see step (h)). ).
  • the metal layer deposited on the resist pattern 341 is removed by lift-off.
  • a resist is applied on carbon nanowall thin films 21-25, insulating films 301-304, and metal layers 342-345, and the applied resist is subjected to photolithography and etching. Patterning is performed to form a resist pattern 350 (see step (i)).
  • gate electrodes 305 to 3112 are formed.
  • step (k) the back surface side of silicon substrate 1 is etched to form recess 351 reaching impurity region 321 (see step (l)).
  • step (m) Ti and Au are sequentially deposited in the recess 351 by electron beam evaporation to form a metal region 322.
  • the source electrode 320 is formed, and the thin film transistor 300 is completed (see step (m)).
  • 40 to 44 are first to fifth process diagrams showing another method for manufacturing the thin film transistor 300 shown in FIG. 35, respectively.
  • steps (a) and (b) shown in FIG. 27 are sequentially performed to manufacture silicon substrate 1A (steps (a) and ( b)).
  • step (b) impurity atoms (P or B) are ion-implanted into one main surface of the silicon substrate 1A where the convex portions 11 and the concave portions 12 are formed, thereby forming an impurity region 321 (step (c) )reference).
  • steps (c) to (e) shown in FIG. 27 and the step (f) shown in FIG. 28 are sequentially executed, and the carbon nanowall thin films 15 other than the carbon nanowall thin films 21 to 25 are formed by oxygen plasma.
  • the resist pattern 85 is removed (see steps (d) and (e) in FIG. 40 and steps (f) and (g) in FIG. 41).
  • step (g) the same steps as step (e) in FIG. 36 to step (m) in FIG. 39 are sequentially performed (step (h) in FIG. 41, steps (i) to steps in FIG. 42). (K), see steps (l) to (n) in FIG. 43 and steps (o) and (p) in FIG. 44). Thereby, the thin film transistor 300 is completed.
  • the thin film transistor 300 in which the channel layer 2 is arranged in the normal direction of the silicon substrate 1A is also manufactured by removing the carbon nanowall thin film 15 formed in the region 14 with oxygen plasma. As a result, leakage current can be significantly reduced in the thin film transistor 300.
  • the carbon nanowall thin film 15 formed on the region 14 is removed by oxygen plasma, and then the gate electrodes 305 to 312, the source electrode 320 and the drain electrode 330 are formed.
  • the present invention is not limited to this, and after forming the gate electrodes 305 to 312, the source electrode 320, and the drain electrode 330, the carbon nano-particles formed on the region 14 are formed.
  • the thin film 300 may be manufactured by removing the wall thin film 15 with oxygen plasma.
  • 45 to 48 are first to fourth process diagrams showing still another method for manufacturing the thin film transistor 300 shown in FIG. 35, respectively.
  • FIGS. 45 to 48 are obtained by adding a process (d-1) between the process (d) and the process (e) in the process diagrams shown in FIGS. 36 to 39. This is the same as the process diagram shown in FIGS.
  • steps (a) to (d) shown in FIG. 36 are sequentially performed (see steps (a) to (d)). .
  • step (e) to step (m) in FIG. 36 are sequentially performed (step (e) to step (g) in FIG. 46, step (h) to step in FIG. 47). (J) and steps (k) to (m) in FIG. 48). Thereby, the thin film transistor 300 is completed.
  • the thin film transistor 300 in which the channel layer 2 is arranged in the normal direction of the silicon substrate 1A is also manufactured by forming the drain electrode 330 after treating the surfaces of the carbon nanowall thin films 21 to 25 with hydrogen plasma. As a result, in the thin film transistor 300, the adhesion of the drain electrode 330 can be improved.
  • FIG. 49 is a cross-sectional view showing the configuration of another thin film transistor according to the third embodiment.
  • the thin film transistor according to the third embodiment may be a thin film transistor 300-1 shown in FIG.
  • source electrode 320 of thin film transistor 300 shown in FIG. 35 is replaced with source electrodes 360, 370, 380, 390, and 400, and drain electrode 330 is replaced with drain electrodes 411 to 415.
  • the others are the same as those of the thin film transistor 300.
  • Source electrodes 360, 370, 380, 390, and 400 are provided corresponding to the carbon nanowall thin films 21 to 25, respectively.
  • the source electrode 360 includes an impurity region 361 and a metal region 362.
  • Source electrode 370 includes an impurity region 371 and a metal region 372.
  • Source electrode 380 includes an impurity region 381 and a metal region 382.
  • Source electrode 390 includes an impurity region 391 and a metal region 392.
  • Source electrode 400 includes an impurity region 401 and a metal region 402.
  • Each of the impurity regions 361, 371, 381, 391, 401 is disposed in the silicon substrate 1 in contact with the convex portion 11 of the silicon substrate 1.
  • Each of impurity regions 361, 371, 381, 391, 401 has the same conductivity type as that of silicon substrate 1 or an opposite conductivity type, and has an impurity concentration of about 10 20 cm ⁇ 3 . More specifically, each of the impurity regions 361, 371, 381, 391, 401 has a P concentration or a B concentration of about 10 20 cm ⁇ 3 regardless of the conductivity type of the silicon substrate 1.
  • the metal regions 362, 372, 382, 392, 402 are in contact with the impurity regions 361, 371, 381, 391, 401 and the silicon substrate 1, respectively.
  • Each of the metal regions 362, 372, 382, 392, 402 has a structure in which Ti and Au are sequentially laminated.
  • each of the impurity regions 361, 371, 381, 391, 401 being disposed in the silicon substrate 1 in contact with the convex portion 11 of the silicon substrate 1, the carbon nanowall thin films 21 to 25 in the normal direction of the silicon substrate 1 are arranged.
  • One end is in contact with the source electrodes 360, 370, 380, 390, and 400, respectively.
  • Each of the drain electrodes 411 to 415 has a structure in which Ti and Au are sequentially laminated.
  • the drain electrodes 411 to 415 are arranged in contact with the side surfaces parallel to the thickness direction of the carbon nanowall thin films 21 to 25 and the side surfaces parallel to the thickness direction of the insulating films 301 to 304 on the side opposite to the silicon substrate 1 side, respectively. Is done.
  • the carbon nanowall thin film 21, the source electrode 360, the drain electrode 411, the insulating film 301, and the gate electrode 305 constitute one thin film transistor.
  • the carbon nanowall thin film 22, the source electrode 370, and the drain electrode 412 The insulating films 301 and 302 and the gate electrodes 306 and 307 constitute one thin film transistor, and the carbon nanowall thin film 23, the source electrode 380, the drain electrode 413, the insulating films 302 and 303, and the gate electrodes 308 and 309 are one.
  • a thin film transistor is formed, and the carbon nanowall thin film 24, the source electrode 390, the drain electrode 414, the insulating films 303 and 304, and the gate electrodes 310 and 311 form one thin film transistor, and the carbon nanowall thin film 2 , Source electrode 400, drain electrode 415, the insulating film 304 and the gate electrode 312 constitute one thin film transistor.
  • the thin film transistor 300-1 has a configuration in which five thin film transistors are arranged in parallel in the normal direction of the silicon substrate 1.
  • impurity atoms P or B
  • drain electrodes 411 to 415 are formed in step (c) of the process charts shown in FIGS. 391, 401, and in step (k), drain electrodes 411 to 415 are formed.
  • step (l) five holes respectively contacting the impurity regions 361, 371, 381, 391, 401 are formed on the silicon substrate. 1 is manufactured by forming metal regions 362, 372, 382, 392, and 402 in the formed five holes in the step (m), respectively.
  • impurity atoms (P or B) are ion-implanted only into the convex portion 11 of the silicon substrate 1A in the step (c) of the process charts shown in FIGS. , 381, 391, 401, and in step (n), drain electrodes 411 to 415 are formed.
  • step (o) five holes respectively contacting the impurity regions 361, 371, 381, 391, 401 are formed. It may be manufactured by forming it on the back side of the silicon substrate 1 and forming metal regions 362, 372, 382, 392, 402 in the formed five holes in the step (p), respectively.
  • impurity atoms (P or B) are ion-implanted only into the convex portion 11 of the silicon substrate 1 in step (c) of the process charts shown in FIGS. , 381, 391, 401, and in step (k), drain electrodes 411 to 415 are formed.
  • step (l) five holes respectively contacting the impurity regions 361, 371, 381, 391, 401 are formed. It may be formed by forming the metal region 362, 372, 382, 392, 402 in the formed five holes in the step (m).
  • the thin film transistor 300-1 has a configuration in which five thin film transistors are arranged in parallel in the normal direction of the silicon substrate 1, the same effect as the above-described thin film transistor 10-1 (see FIG. 21) can be obtained.
  • the drain electrode 330 is arranged in the silicon substrate 1 like the source electrode 320, and the source electrode 320 is carbon on the opposite side to the silicon substrate 1 side in the normal direction of the silicon substrate 1 like the drain electrode 330. It may be in contact with the nanowall thin films 21-25.
  • either the source electrode 320 or the drain electrode 330 is disposed in the silicon substrate 1 so as to be in contact with the convex portion 11 and the concave portion 12, and either the source electrode 320 or the drain electrode 330 is the other electrode. What is necessary is just to contact the carbon nanowall thin films 21 to 25 on the opposite side to the silicon substrate 1 side in the normal direction of the silicon substrate 1.
  • the thin film transistor 300-1 is also disposed in the silicon substrate 1 so that any one of the source electrodes 360, 370, 380, 390, 400 and the drain electrodes 411 to 415 is in contact with the convex portion 11, and the source electrodes 360, 370, Any one of 380, 390, 400 and the drain electrodes 411 to 415 may be in contact with the carbon nanowall thin films 21 to 25 on the side opposite to the silicon substrate 1 side in the normal direction of the silicon substrate 1.
  • the back-gate thin film transistors 10 and 10-1 will be described, and in the second embodiment, the top-gate thin film transistors 200 and 200-1 will be described.
  • the thin film transistors 300 and 300-1 in which the channel layer 2 is arranged in the normal direction of the silicon substrates 1 and 1A have been described.
  • the thin film transistor according to the embodiment of the present invention includes a silicon substrate having a concavo-convex shape formed in a stripe shape or a grid pattern on one main surface, and a plurality of convex portions along the length direction of the concavo-convex convex portion.
  • a channel layer composed of a plurality of carbon nanowall thin films each grown in the normal direction of the silicon substrate, and a first side surface parallel to the thickness direction of the carbon nanowall thin film in each of the plurality of carbon nanowall thin films
  • a drain electrode that is disposed so as to face the source electrode in the in-plane direction of the carbon nanowall thin film and that is at least in contact with the second side face that faces the first side face in each of the plurality of carbon nanowall thin films Insulation disposed between the electrode, the gate electrode, the plurality of carbon nanowall thin films and the gate electrode Door or if it has a.
  • a thin film transistor manufacturing method is a method of manufacturing a thin film transistor using a plurality of carbon nanowall thin films as channel layers, wherein the concavo-convex shape is striped or cross-cut on one main surface of the silicon substrate.
  • a first step of forming a plurality of carbon nanowall thin films on a plurality of convex portions along a length direction of the convex portions having a concavo-convex shape, and a plurality of carbon nanowall thin films A third step of forming a source electrode so as to be at least in contact with a first side surface parallel to the thickness direction of the carbon nanowall thin film, and a source electrode in the in-plane direction of the carbon nanowall thin film.
  • Each of the plurality of carbon nanowall thin films so as to be at least in contact with the second side surface opposite to the first side surface
  • the present invention is applied to a thin film transistor and a manufacturing method thereof.

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Abstract

　薄膜トランジスタ１０は、シリコン基板１と、チャネル層２と、ソース電極３と、ドレイン電極４とを備える。チャネル層２、ソース電極３およびドレイン電極４は、シリコン基板１の一主面上に配置される。チャネル層２は、複数のカーボンナノウォール薄膜２１～２５からなり、複数のカーボンナノウォール薄膜２１～２５は、ソース電極３とドレイン電極４との間に並列に配置され、複数のカーボンナノウォール薄膜２１～２５の一方端は、ソース電極３に接し、複数のカーボンナノウォール薄膜２１～２５の他方端は、ドレイン電極４に接する。絶縁膜およびゲート電極は、シリコン基板１の裏面側に配置される。

Description

薄膜トランジスタおよびその製造方法
　この発明は、薄膜トランジスタおよびその製造方法に関するものである。
　従来、カーボンナノウォールを用いた縦型電流駆動デバイスが知られている（特許文献１）。
　図５０は、従来の縦型電流駆動デバイスの概略図である。図５０を参照して、従来の縦型電流駆動デバイス５００は、カーボンナノウォール５０１と、ソース電極５０２と、ドレイン電極５０３と、ゲート電極５０４とを備える。
　カーボンナノウォール５０１は、数層のグラフェンシートが積層された構造からなる。
　ソース電極５０２は、カーボンナノウォール５０１の一方端に配置され、ドレイン電極５０３は、カーボンナノウォール５０１の頂部においてカーボンナノウォール４０１の最表面または最下面に接して配置される。ゲート電極５０４は、カーボンナノウォール５０１の最表面に接して配置される。
特開２００６－２７２４９１号公報
　しかし、特許文献１には、カーボンナノウォールの配向性を制御する方法が記載されていないため、縦型電流駆動デバイスのチャネル層を複数のカーボンナノウォールによって構成することが困難であり、チャネル層が１つのカーボンナノウォールからなる場合よりも大きい電流を縦型電流駆動デバイスに流すことが困難であるという問題がある。
　そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、チャネル層が１つのカーボンナノウォールからなる場合よりも大きい電流を流すことが可能な薄膜トランジスタを提供することである。
　また、この発明の別の目的は、チャネル層が１つのカーボンナノウォールからなる場合よりも大きい電流を流すことが可能な薄膜トランジスタの製造方法を提供することである。
　この発明の実施の形態によれば、薄膜トランジスタは、シリコン基板と、チャネル層と、ソース電極と、ドレイン電極と、ゲート電極と、絶縁膜とを備える。シリコン基板は、一主面に凹凸形状がストライプ状または碁盤目状に形成されている。チャネル層は、凹凸形状の凸部の長さ方向に沿って複数の凸部上に配置され、各々がシリコン基板の法線方向に成長した複数のカーボンナノウォール薄膜からなる。ソース電極は、複数のカーボンナノウォール薄膜の各々においてカーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接する。ドレイン電極は、カーボンナノウォール薄膜の面内方向においてソース電極に対向するように配置され、複数のカーボンナノウォール薄膜の各々において第１の側面に対向する第２の側面に少なくとも接する。絶縁膜は、複数のカーボンナノウォール薄膜とゲート電極との間に配置されている。
　また、この発明の実施の形態によれば、薄膜トランジスタの製造方法は、複数のカーボンナノウォール薄膜をチャネル層として用いた薄膜トランジスタの製造方法であって、シリコン基板の一主面に凹凸形状をストライプ状または碁盤目状に形成する第１の工程と、凹凸形状の凸部の長さ方向に沿って複数の凸部上に複数のカーボンナノウォール薄膜を形成する第２の工程と、複数のカーボンナノウォール薄膜の各々においてカーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接するようにソース電極を形成する第３の工程と、カーボンナノウォール薄膜の面内方向においてソース電極に対向するように配置され、複数のカーボンナノウォール薄膜の各々において第１の側面に対向する第２の側面に少なくとも接するようにドレイン電極を形成する第４の工程と、複数のカーボンナノウォール薄膜に対向して絶縁膜を形成する第５の工程と、絶縁膜に接してゲート電極を形成する第６の工程とを備える。
　この発明の実施の形態による薄膜トランジスタにおいては、チャネル層を構成する複数のカーボンナノウォール薄膜がソース電極とドレイン電極との間に並列に配置される。その結果、ゲート電極に所望の電圧が印加されると、電流は、ソース電極とドレイン電極との間で複数のカーボンナノウォール薄膜を並列に流れる。
　従って、チャネル層が１つのカーボンナノウォール薄膜からなる場合よりも大きい電流を流すことができる。
　また、この発明の実施の形態による薄膜トランジスタの製造方法は、チャネル層を構成する複数のカーボンナノウォール薄膜がソース電極とドレイン電極との間に並列に配置されるように薄膜トランジスタを製造する。
　従って、この発明の実施の形態による薄膜トランジスタの製造方法によって製造した薄膜トランジスタにおいて、チャネル層が１つのカーボンナノウォール薄膜からなる場合よりも大きい電流を流すことができる。
この発明の実施の形態１による薄膜トランジスタの構成を示す断面図である。 図１に示すＡ方向から見た薄膜トランジスタの平面図である。 図１および図２に示すシリコン基板、チャネル層およびソース電極の斜視図である。 図１に示す複数のカーボンナノウォール薄膜を製造するプラズマ装置の構成を示す断面図である。 図４に示す整合回路側から見た平面導体、給電電極および終端電極の平面図である。 Ｙ方向の平面導体の断面図およびプラズマ密度を示す図である。 図１および図２に示す薄膜トランジスタの製造方法を示す第１の工程図である。 図１および図２に示す薄膜トランジスタの製造方法を示す第２の工程図である。 実施の形態１における別のシリコン基板を示す斜視図である。 図９に示すシリコン基板上に形成したカーボンナノウォール薄膜の概念図である。 図９に示すシリコン基板を用いたときの薄膜トランジスタの製造方法を示す第１の工程図である。 図９に示すシリコン基板を用いたときの薄膜トランジスタの製造方法を示す第２の工程図である。 図９に示すシリコン基板を用いたときの薄膜トランジスタの製造方法を示す第３の工程図である。 図１および図２に示す薄膜トランジスタの別の製造方法を示す第１の工程図である。 図１および図２に示す薄膜トランジスタの別の製造方法を示す第２の工程図である。 実施例１における薄膜トランジスタの電気的特性を示す図である。 実施例２における薄膜トランジスタの電気的特性を示す図である。 実施例４における薄膜トランジスタの電気的特性を示す図である。 薄膜トランジスタの電極が形成された領域のＳＥＭ（写真を示す図である。 カーボンナノウォール薄膜の断面ＳＥＭ写真を示す図である。 実施の形態１による別の薄膜トランジスタの構成を示す平面図である。 実施の形態２による薄膜トランジスタの構成を示す断面図である。 図２２に示すＡ方向から見た薄膜トランジスタの平面図である。 図２２および図２３に示す薄膜トランジスタの製造方法を示す第１の工程図である。 図２２および図２３に示す薄膜トランジスタの製造方法を示す第２の工程図である。 図２２および図２３に示す薄膜トランジスタの製造方法を示す第３の工程図である。 図２２および図２３に示す薄膜トランジスタの別の製造方法を示す第１の工程図である。 図２２および図２３に示す薄膜トランジスタの別の製造方法を示す第２の工程図である。 図２２および図２３に示す薄膜トランジスタの別の製造方法を示す第３の工程図である。 図２２および図２３に示す薄膜トランジスタの別の製造方法を示す第４の工程図である。 図２２および図２３に示す薄膜トランジスタの更に別の製造方法を示す第１の工程図である。 図２２および図２３に示す薄膜トランジスタの更に別の製造方法を示す第２の工程図である。 図２２および図２３に示す薄膜トランジスタの更に別の製造方法を示す第３の工程図である。 実施の形態２による別の薄膜トランジスタの構成を示す平面図である。 実施の形態３による薄膜トランジスタの構成を示す断面図である。 図３５に示す薄膜トランジスタの製造方法を示す第１の工程図である。 図３５に示す薄膜トランジスタの製造方法を示す第２の工程図である。 図３５に示す薄膜トランジスタの製造方法を示す第３の工程図である。 図３５に示す薄膜トランジスタの製造方法を示す第４の工程図である。 図３５に示す薄膜トランジスタの別の製造方法を示す第１の工程図である。 図３５に示す薄膜トランジスタの別の製造方法を示す第２の工程図である。 図３５に示す薄膜トランジスタの別の製造方法を示す第３の工程図である。 図３５に示す薄膜トランジスタの別の製造方法を示す第４の工程図である。 図３５に示す薄膜トランジスタの別の製造方法を示す第５の工程図である。 図３５に示す薄膜トランジスタの更に別の製造方法を示す第１の工程図である。 図３５に示す薄膜トランジスタの更に別の製造方法を示す第２の工程図である。 図３５に示す薄膜トランジスタの更に別の製造方法を示す第３の工程図である。 図３５に示す薄膜トランジスタの更に別の製造方法を示す第４の工程図である。 実施の形態３による別の薄膜トランジスタの構成を示す断面図である。 従来の縦型電流駆動デバイスの概略図である。
　本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　［実施の形態１］
　図１は、この発明の実施の形態１による薄膜トランジスタの構成を示す断面図である。また、図２は、図１に示すＡ方向から見た薄膜トランジスタの平面図である。
　図１および図２を参照して、この発明の実施の形態１による薄膜トランジスタ１０は、シリコン基板１と、チャネル層２と、ソース電極３と、ドレイン電極４と、絶縁膜５と、ゲート電極６とを備える。
　シリコン基板１は、ｎ型単結晶シリコン、ｐ型単結晶シリコン、ｎ型多結晶シリコンおよびｐ型多結晶シリコンのいずれかからなる。そして、シリコン基板１は、例えば、０．１～１Ω・ｃｍの比抵抗を有する。
　チャネル層２は、シリコン基板１の一主面上に配置される。そして、チャネル層２は、複数のカーボンナノウォール薄膜２１～２５からなる。カーボンナノウォール薄膜２１～２５は、シリコン基板１に略垂直に配置されるとともに、相互に略平行に配置される。
　ソース電極３は、シリコン基板１の面内方向において、チャネル層２の一方端に接して配置される。ドレイン電極４は、シリコン基板１の面内方向において、ソース電極３に対向するようにチャネル層２の他方端に接して配置される。
　そして、ソース電極３およびドレイン電極４の各々は、カーボンナノウォール薄膜２１～２５の各々に接して配置される。
　絶縁膜５は、例えば、二酸化シリコン（ＳｉＯ２）からなる。そして、絶縁膜５は、シリコン基板１のチャネル層２が配置された一主面と反対側の表面に接して配置される。
　ゲート電極６は、絶縁膜５に接して配置される。
　ソース電極３、ドレイン電極４およびゲート電極６の各々は、例えば、Ｔｉ／Ａｕの積層構造からなる。そして、Ｔｉの厚みは、例えば、１０ｎｍであり、Ａｕの厚みは、例えば、２０ｎｍである。
　図３は、図１および図２に示すシリコン基板１、チャネル層２およびソース電極３の斜視図である。
　図３を参照して、シリコン基板１は、凸部１１と凹部１２とを含む。凸部１１および凹部１２は、方向ＤＲ１に沿ってシリコン基板１の一主面に形成される。方向ＤＲ１における凸部１１および凹部１２の長さは、シリコン基板１の長さと同じであっても、シリコン基板１の長さよりも短くてもよい。凸部１１および凹部１２は、方向ＤＲ１に垂直な方向ＤＲ２において、交互に形成される。凸部１１は、方向ＤＲ２において、０．１～０．５μｍの長さを有する。凹部１２は、方向ＤＲ２において、０．６～１．５μｍの長さを有する。即ち、凸部１１は、０．１～０．５μｍの幅を有し、凹部１２は、０．６～１．５μｍの幅を有する。また、凸部１１の高さ（＝凹部１２の深さ）は、０．３～０．６μｍである。
　このように、シリコン基板１は、ストライプ状に配置された凹凸形状を一主面に有する。
　チャネル層２のカーボンナノウォール薄膜２１～２５の各々は、シリコン基板１の凸部１１の長さ方向（＝方向ＤＲ１）に沿って凸部１１上に形成される。
　そして、カーボンナノウォール薄膜２１～２５の各々は、１０～１５ｎｍの厚み、および６０～２５００ｎｍの高さを有する。
　このように、複数のカーボンナノウォール薄膜２１～２５は、シリコン基板１の凸部１１の長さ方向に沿って配列される。つまり、複数のカーボンナノウォール薄膜２１～２５は、所望のパターンに沿って配向している。
　ソース電極３は、複数のカーボンナノウォール薄膜２１～２５の一方端を覆うようにシリコン基板１上に配置される。この場合、ソース電極３は、カーボンナノウォール薄膜２３の一方端側において、カーボンナノウォール薄膜２３の厚み方向に平行な側面２３Ａおよび上面２３Ｃに接する。同様に、ソース電極３は、カーボンナノウォール薄膜２１，２２，２４，２５の一方端側において、カーボンナノウォール薄膜２１，２２，２４，２５の厚み方向に平行な側面（＝側面２３Ａに相当する側面）および上面（＝上面２３Ｃに相当する上面）に接する。
　このように、ソース電極３は、複数のカーボンナノウォール薄膜２１～２５の各々においてカーボンナノウォール薄膜２１～２５の厚み方向に平行な側面２３Ａに少なくとも接する。
　なお、ドレイン電極４は、カーボンナノウォール薄膜２３の他方端側において、カーボンナノウォール薄膜２３の側面２３Ａに対向する側面２３Ｂと、上面２３Ｃとに接する。同様に、ドレイン電極４は、カーボンナノウォール薄膜２１，２２，２４，２５の他方端側において、カーボンナノウォール薄膜２１，２２，２４，２５の側面（＝側面２３Ａに相当する側面）に対向する側面（＝側面２３Ｂに相当する側面）と、上面（＝上面２３Ｃに相当する上面）とに接する。
　このように、ドレイン電極４は、複数のカーボンナノウォール薄膜２１～２５の各々においてカーボンナノウォール薄膜２１～２５の厚み方向に平行な側面２３Ａに対向する側面２３Ｂに少なくとも接する。
　従って、ソース電極３およびドレイン電極４は、カーボンナノウォール薄膜２１～２５を凸部１１および凹部１２が形成される方向ＤＲ１から挟み込む。その結果、ソース電極３およびドレイン電極４は、カーボンナノウォール薄膜２１～２５の対向する側面２３Ａ，２３Ｂに少なくとも接する。
　所望の電圧をゲート電極６に印加すると、チャネル層２の複数のカーボンナノウォール薄膜２１～２５のシリコン基板１側に電子または正孔が誘起され、電子または正孔が誘起された状態で所望の電圧をソース電極３とドレイン電極４との間に印加すると、カーボンナノウォール薄膜２１～２５の低次元性の影響を受けた電場分布により、複数のカーボンナノウォール薄膜２１～２５の電子または正孔が誘起された領域を介して電流がソース電極３とドレイン電極４との間に流れる。そして、ソース電極３とドレイン電極４との間に流れる電流値は、ゲート電極６に印加される電圧によって制御される。この場合、電流は、ソース電極３とドレイン電極４との間で複数のカーボンナノウォール薄膜２１～２５を並列に流れる。
　従って、チャネル層が１つのカーボンナノウォール薄膜からなる場合よりも大きい電流を薄膜トランジスタ１０に流すことができる。
　このように、薄膜トランジスタ１０は、複数のカーボンナノウォール薄膜２１～２５をチャネル層２として用いた薄膜トランジスタである。また、薄膜トランジスタ１０は、ゲート電極６がチャネル層２の下側に配置されたバックゲート型の薄膜トランジスタである。
　図４は、図１に示す複数のカーボンナノウォール薄膜２１～２５を製造するプラズマ装置の構成を示す断面図である。図４を参照して、プラズマ装置１００は、真空容器２０と、天板２６と、排気口２７と、ガス導入部２８と、ホルダ３２と、ヒータ３４と、軸３６と、軸受部３８と、マスク４２と、仕切り板４４と、平面導体５０と、給電電極５２と、終端電極５４と、絶縁フランジ５６と、パッキン５７，５８と、シールドボックス６０と、高周波電源６２と、整合回路６４と、接続導体６８，６９とを備える。
　真空容器２０は、金属製であり、排気口２７を介して真空排気装置に接続される。また、真空容器２０は、電気的に接地ノードに接続される。天板２６は、真空容器２０の上側を塞ぐように真空容器２０に接して配置される。この場合、真空容器２０と天板２６との間には、真空シール用のパッキン５７が配置される。
　ガス導入部２８は、真空容器２０内において仕切り板４４よりも上側に配置される。軸３６は、軸受部３８を介して真空容器２０の底面に固定される。ホルダ３２は、軸３６の一方端に固定される。ヒータ３４は、ホルダ３２内に配置される。マスク４２は、ホルダ３２の周縁部においてホルダ３２上に配置される。仕切り板４４は、ホルダ３２よりも上側において真空容器２０とホルダ３２との間を塞ぐように真空容器２０の側壁に固定される。
　給電電極５２および終端電極５４は、絶縁フランジ５６を介して天板２６に固定される。この場合、天板２６と絶縁フランジ５６との間には、真空シール用のパッキン５８が配置される。
　平面導体５０は、Ｘ方向における両端部がそれぞれ給電電極５２および終端電極５４に接するように配置される。
　給電電極５２および終端電極５４は、後述するようにＹ方向（図４の紙面に垂直な方向）において平面導体５０とほぼ同じ長さを有する。そして、給電電極５２は、接続導体６８によって整合回路６４の出力バー６６に接続される。終端電極５４は、接続導体６９を介してシールドボックス６０に接続される。平面導体５０、給電電極５２および終端電極５４は、例えば、銅およびアルミニウム等からなる。
　シールドボックス６０は、真空容器２０の上側に配置され、天板２６に接する。高周波電源６２は、整合回路６４と接地ノードとの間に接続される。整合回路６４は、シールドボックス６０上に配置される。
　接続導体６８，６９は、Ｙ方向において給電電極５２および終端電極５４とほぼ同じ長さを有する板形状からなる。
　ガス導入部２８は、ガスボンベ（図示せず）から供給されたメタン（ＣＨ４）ガスおよび水素（Ｈ２）ガス等のガス２９を真空容器２０内に供給する。ホルダ３２は、シリコン基板１を支持する。ヒータ３４は、シリコン基板１を所望の温度に加熱する。軸３６は、ホルダ３２を支持する。マスク４２は、シリコン基板１の周縁部を覆う。これによって、生成物がシリコン基板１の周縁部に形成されるのを防止できる。仕切り板４４は、プラズマ７０がシリコン基板１の保持機構に達するのを防止する。
　給電電極５２は、接続導体６８から供給された高周波電流を平面導体５０に流す。終端電極５４は、平面導体５０の端部を直接またはキャパシタを介して接地ノードに接続し、高周波電源６２から平面導体５０にかけて高周波電流の閉ループを作る。
　高周波電源６２は、例えば、１３．５６ＭＨｚの高周波電力を整合回路６４へ供給する。整合回路６４は、高周波電源６２から供給された高周波電力を反射を抑制して接続導体６８に供給する。
　図５は、図４に示す整合回路６４側から見た平面導体５０、給電電極５２および終端電極５４の平面図である。図５を参照して、平面導体５０は、例えば、長方形の平面形状からなり、辺５０ａ，５０ｂを有する。辺５０ａは、辺５０ｂよりも長い。そして、辺５０ａは、Ｘ方向に沿って配置され、辺５０ｂは、Ｙ方向に沿って配置される。
　給電電極５２および終端電極５４は、それぞれ、平面導体５０の辺５０ｂに沿って平面導体５０のＸ方向の両端部に配置される。給電電極５２および終端電極５４のＹ方向の長さは、高周波電流１６をＹ方向においてできる限り一様に流すために、平面導体５０のＹ方向に平行な辺５０ｂの長さに近づける（例えば、辺５０ｂの長さと実質的に同じにする）のが好ましいが、辺５０ｂの長さよりも幾分短くてもよいし、長くてもよい。数値で表せば、給電電極５２および終端電極５４のＹ方向の長さは、辺５０ｂの長さの８５％以上の長さに設定すればよい。
　このように、給電電極５２および終端電極５４は、ブロック状の電極からなるので、Ｙ方向において平面導体５０にほぼ一様に高周波電流１６を流すことができる。
　平面導体５０に点状の電極を用いて高周波電流を供給した場合、高周波電流は、平面導体５０を一様に流れない。一般的に、平面導体に高周波電力を供給しても、平面導体の近傍にプラズマが存在しない状態では、表皮効果等によって、高周波電流は、平面導体の通電方向に直交する断面の四隅に集中して流れる。これは、高周波のインピーダンスの分布が平面導体の四隅で小さく、その他の部分で大きくなるからである。
　図６は、Ｙ方向の平面導体５０の断面図およびプラズマ密度を示す図である。プラズマ装置１００においては、平面導体５０の近傍にプラズマ７０が発生する。即ち、図６に示すように、高周波電流１６を平面導体５０に流すと、高周波磁界１７が平面導体５０の周囲に発生し、それによって高周波電流１６と逆方向に誘導電界１８が発生する。そして、この誘導電界１８によって電子が加速されて平面導体５０の近傍のガス２９（図４参照）を電離させ、プラズマ７０が平面導体５０の近傍に発生し、そのプラズマ中を誘導電流１９が誘導電界１８と同じ方向（即ち、高周波電流１６と逆方向）に流れる。
　このように、プラズマ７０が平面導体５０の近傍に発生し、そのプラズマ７０中を誘導電流１９が高周波電流１６と逆方向に流れると、平面導体５０を流れる高周波電流１６は、通電方向と直交するＹ方向において一様化するようになる。その理由は、次のとおりである。
　配電の技術分野においては、ブスバーのような平面導体に流れる電流に近接した別の導体に逆方向に電流が流れる場合、導体のインピーダンスの分布が相互に変化し、低インピーダンス化およびインピーダンスの一様化が生じることが知られている。これは、電流が互いに逆方向に流れることによって、磁束の鎖交数が減少することが関係していると考えられる。プラズマ装置１００においては、このような現象を平面導体とプラズマとの関係に応用したものである。
　従って、図６に示すように、平面導体５０の近傍にプラズマ、特に高密度のプラズマ７０が発生すると、平面導体５０内を流れる高周波電流１６の分布は、Ｙ方向において一様化する。このことと、上述したブロック状の給電電極５２および終端電極５４を有していることとが相俟って、高周波電流１６は、平面導体５０内をＹ方向においてほぼ一様に分布して流れるようになる。それによって、平面導体５０のプラズマ７０生成側の面の近傍に、通電方向であるＸ方向のみならず、Ｘ方向と直交するＹ方向においてもほぼ一様に分布した誘導電界１８および誘導電流１９が発生し、この誘導電界１８によって、平面導体５０の面に沿う広範囲に亘って均一性の良いプラズマを発生させることができる。そのプラズマ密度分布Ｄ１は、図６に示すようにほぼ一様である。
　このように、プラズマ装置１００は、高周波電流１６を平面導体５０に一様に流すことによって誘導結合型のプラズマを発生する。
　図７および図８は、それぞれ、図１および図２に示す薄膜トランジスタ１０の製造方法を示す第１および第２の工程図である。
　なお、工程（ｄ）～工程（ｈ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。
　図７を参照して、薄膜トランジスタ１０の製造が開始されると、ｎ型単結晶シリコンからなるシリコン基板３０をエタノール等で洗浄して脱脂し、その後、シリコン基板３０をフッ酸（ＨＦ）によって洗浄する（工程（ａ）参照）。これによって、シリコン基板３０の表面は、水素によって終端される。
　そして、シリコン基板３０の裏面を熱酸化してＳｉＯ２からなる絶縁膜５を形成する（工程（ｂ）参照）。この場合、熱酸化は、例えば、シリコン基板３０を酸素（Ｏ２）ガス雰囲気中で１０００℃で熱処理することによって行われる。
　工程（ｂ）の後、シリコン基板３０の一主面（＝絶縁膜５が形成された面と反対側の面）を電子ビームリソグラフによってパターンニングし、反応性イオンエッチングによってシリコン基板３０の一主面をエッチングして凸部１１および凹部１２をシリコン基板３０の一主面に形成する（工程（ｃ）参照）。これによって、シリコン基板１が形成される。
　この場合、レジストをシリコン基板３０の一主面に塗布し、その塗布したレジストを電子ビームリソグラフによってパターンニングしてレジストパターンを形成し、その形成したレジストパターンをマスクとして反応性イオンエッチングによってシリコン基板３０の一主面をエッチングする。
　工程（ｃ）の後、シリコン基板１を真空容器２０内のホルダ３２上に配置し、ヒータ３４を用いてシリコン基板１を４００～６００℃に昇温する。ガス導入部２８は、５０ｓｃｃｍのＣＨ４ガスおよび５０ｓｃｃｍのＨ２ガス、または１００ｓｃｃｍのＣＨ４ガスを真空容器２０内に供給する。即ち、真空容器２０内に炭素原子を含む材料ガスを導入する。そして、真空容器２０内の圧力を１．３３Ｐａに調整する。
　その後、高周波電源６２は、１３．５６ＭＨｚの周波数を有する１ｋＷの高周波電力を整合回路６４および接続導体６８を介して平面導体５０に印加する。
　これによって、プラズマ７０が真空容器２０内に発生し、カーボンナノウォール薄膜２１～２５がシリコン基板１の凸部１１上に自己組織的に形成される。この場合、カーボンナノウォール薄膜２１～２５の形成時間は、１０～３０分である。
　高周波電力を印加し始めてから１０～３０分が経過すると、高周波電力の印加を停止し、ＣＨ４ガスおよびＨ２ガス（またはＣＨ４ガス）の供給を停止する。このように、カーボンナノウォール薄膜２１～２５は、誘導結合型のプラズマを用いて製造される。
　工程（ｄ）の後、レジストをカーボンナノウォール薄膜２１～２５上に塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン４０を形成する（工程（ｅ）参照）。
　図８を参照して、工程（ｅ）の後、電子ビーム蒸着によってＴｉおよびＡｕをカーボンナノウォール薄膜２１～２５およびレジストパターン４０上に順次積層する。これによって、ソース電極３およびドレイン電極４が形成される（工程（ｆ）参照）。この場合、金属層４１がレジストパターン４０上に形成される。
　その後、１－メチル－２－ピロリドンを用いてレジストパターン４０を除去する（工程（ｇ）参照）。これによって、金属層４１は、リフトオフによって除去される。
　そして、電子ビーム蒸着によってＴｉおよびＡｕを絶縁膜５上に順次積層してゲート電極６を形成する。これによって、薄膜トランジスタ１０が完成する（工程（ｈ）参照）。
　図９は、実施の形態１における別のシリコン基板を示す斜視図である。実施の形態１においては、図９に示すシリコン基板１Ａが用いられてもよい。
　図９を参照して、シリコン基板１Ａは、シリコン基板１と同じ材料からなり、領域１３，１４を有する。領域１３は、領域１４の内周側に設けられ、上述した凸部１１および凹部１２を有する。そして、領域１３は、薄膜トランジスタ１０が形成される領域である。領域１４は、平坦な表面を有する。
　図１０は、図９に示すシリコン基板１Ａ上に形成したカーボンナノウォール薄膜の概念図である。
　図１０を参照して、図４に示すプラズマ装置１００を用いてシリコン基板１Ａ上にカーボンナノウォール薄膜を形成した場合、領域１３内では、複数のカーボンナノウォール薄膜２１～２５が凸部１１の長さ方向に沿って凸部１１上に形成され（即ち、配向性を持って形成され）、領域１４では、カーボンナノウォール薄膜１５がランダムな方向に形成される。
　従って、薄膜トランジスタ１０を領域１３内に作製する場合、カーボンナノウォール薄膜１５が領域１４に存在すると、薄膜トランジスタ１０の電気的特性を低下させる可能性がある。
　そこで、薄膜トランジスタ１０を領域１３内に作製する場合、領域１４内のカーボンナノウォール薄膜１５を除去して薄膜トランジスタ１０を領域１３内に作製する。
　図１１から図１３は、それぞれ、図９に示すシリコン基板１Ａを用いたときの薄膜トランジスタ１０の製造方法を示す第１から第３の工程図である。
　なお、工程（ｄ）～工程（ｋ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。
　図１１を参照して、シリコン基板１Ａを用いた薄膜トランジスタ１０の製造が開始されると、図７に示す工程（ａ），（ｂ）と同じ工程が順次実行される（工程（ａ），（ｂ）参照）。
　工程（ｂ）の後、シリコン基板３０の一主面（＝絶縁膜５が形成された面と反対側の面）を電子ビームリソグラフによってパターンニングし、反応性イオンエッチングによってシリコン基板３０の一主面をエッチングしてシリコン基板３０の周縁部に平坦部が残るように凸部１１および凹部１２をシリコン基板３０の一主面に形成する（工程（ｃ）参照）。これによって、シリコン基板１Ａが形成される。
　この場合、レジストをシリコン基板３０の一主面に塗布し、その塗布したレジストを電子ビームリソグラフによってパターンニングしてレジストパターンを形成し、その形成したレジストパターンをマスクとして反応性イオンエッチングによってシリコン基板３０の周縁部に平坦部が残るようにシリコン基板３０の一主面をエッチングする。
　工程（ｃ）の後、シリコン基板１Ａを真空容器２０内のホルダ３２上に配置し、図７に示す工程（ｄ）と同じ条件によってカーボンナノウォール薄膜１５，２１～２５をシリコン基板１Ａ上に形成する（工程（ｄ）参照）。この場合、カーボンナノウォール薄膜２１～２５は、シリコン基板１Ａの領域１３内の凸部１１上に形成され、カーボンナノウォール薄膜１５は、シリコン基板１Ａの領域１４（平坦部）に形成される。
　工程（ｄ）の後、凸部１１の長さ方向における両端部を除いてカーボンナノウォール薄膜２１～２５および領域１４上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン８０，８１を形成する（工程（ｅ）参照）。
　図１２を参照して、工程（ｅ）の後、電子ビーム蒸着によってＴｉおよびＡｕをカーボンナノウォール薄膜２１～２５およびレジストパターン８０，８１上に順次積層する。これによって、ソース電極３およびドレイン電極４が形成される（工程（ｆ）参照）。この場合、金属層８２がレジストパターン８０上に形成され、金属層８３がレジストパターン８１上に形成される。
　その後、１－メチル－２－ピロリドンを用いてレジストパターン８０，８１を除去する（工程（ｇ）参照）。これによって、金属層８２，８３は、リフトオフによって除去される。
　そして、電子ビーム蒸着によってＴｉおよびＡｕを絶縁膜５上に順次積層してゲート電極６を形成する（工程（ｈ）参照）。
　引き続いて、レジストを領域１３を覆うように塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン８４を形成する（工程（ｉ）参照）。
　図１３を参照して、工程（ｉ）の後、ガス導入部２８は、６０ｓｃｃｍの酸素（Ｏ２）ガスを真空容器２０内に供給する。そして、真空容器２０内の圧力を４．５Ｐａに調整する。
　その後、高周波電源６２は、１３．５６ＭＨｚの周波数を有する１００Ｗの高周波電力を整合回路６４および接続導体６８を介して平面導体５０に印加する。
　これによって、プラズマ７０が真空容器２０内に発生し、レジストパターン８４をマスクとしてシリコン基板１Ａの領域１４を酸素プラズマによって処理する（工程（ｊ）参照）。この場合、酸素プラズマによる処理時間は、例えば、３分である。
　これによって、領域１４上に形成されたカーボンナノウォール薄膜１５が除去される（工程（ｋ）参照）。
　工程（ｋ）の後、１－メチル－２－ピロリドンを用いてレジストパターン８４を除去する。これによって、薄膜トランジスタ１０が完成する（工程（ｌ）参照）。
　このように、酸素プラズマを用いて領域１４内に形成されたカーボンナノウォール薄膜１５を除去して薄膜トランジスタ１０を領域１３内に形成する。
　なお、図１１から図１３に示す工程図においては、ソース電極３、ドレイン電極４およびゲート電極６を形成した後に、酸素プラズマによって、領域１４上に形成されたカーボンナノウォール薄膜１５を除去すると説明したが、実施の形態１においては、これに限らず、領域１４上に形成されたカーボンナノウォール薄膜１５を除去した後に、ソース電極３、ドレイン電極４およびゲート電極６を形成して薄膜トランジスタ１０を製造するようにしてもよい。
　図１４および図１５は、それぞれ、図１および図２に示す薄膜トランジスタ１０の別の製造方法を示す第１および第２の工程図である。
　なお、工程（ｄ），（ｄ－１），（ｅ）～工程（ｈ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。
　図１４および図１５に示す工程図は、図７および図８に示す工程図の工程（ｄ）と工程（ｅ）との間に工程（ｄ－１）を追加したものであり、その他は、図７および図８に示す工程図と同じである。
　図１４を参照して、薄膜トランジスタ１０の製造が開始されると、上述した工程（ａ）～（ｄ）が順次実行される。
　そして、工程（ｄ）の後、ガス導入部２８は、１００ｓｃｃｍの水素（Ｈ２）ガスを真空容器２０内に供給する。そして、真空容器２０内の圧力を６．６５Ｐａに調整する。
　その後、高周波電源６２は、１３．５６ＭＨｚの周波数を有する１ｋＷの高周波電力を整合回路６４および接続導体６８を介して平面導体５０に印加する。
　これによって、プラズマ７０が真空容器２０内に発生し、カーボンナノウォール薄膜２１～２５の表面を水素プラズマによって処理する（工程（ｄ－１）参照）。この場合、水素プラズマによる処理時間は、例えば、１分である。
　そして、工程（ｄ－１）の後、上述した工程（ｅ）～（ｈ）が順次実行され、薄膜トランジスタ１０が完成する（図１５の工程（ｅ）～（ｈ）参照）。
　このように、シリコン基板１上に形成したカーボンナノウォール薄膜２１～２５の表面を水素プラズマによって処理した後にソース電極３およびドレイン電極４を形成して薄膜トランジスタ１０を作製する。
　なお、実施の形態１においては、図１１から図１３に示す工程図の工程（ｄ）と工程（ｅ）との間に図１４に示す工程（ｄ－１）を追加して薄膜トランジスタ１０を製造してもよい。
　以下、実施例を用いて薄膜トランジスタ１０を詳細に説明する。
　（実施例１）
　工程（ｄ）においてカーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓを４００℃に設定し、図７および図８に示す工程（ａ）～工程（ｈ）を用いて実施例１における薄膜トランジスタ１０Ａを作製した。
　（実施例２）
　工程（ｄ）においてカーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓを５００℃に設定した以外は、実施例１と同じ方法によって実施例２における薄膜トランジスタ１０Ｂを作製した。
　（実施例３）
　工程（ｄ）においてカーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓを６００℃に設定した以外は、実施例１と同じ方法によって実施例３における薄膜トランジスタ１０Ｃを作製した。
　（実施例４）
　図１１から図１３に示す工程（ａ）～工程（ｌ）を用いて実施例４における薄膜トランジスタ１０Ｄを作製した。この場合、カーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓは、５００℃である。
　（実施例５）
　図１４および図１５に示す工程（ａ）～（ｄ），（ｄ－１），（ｅ）～（ｈ）を用いて実施例５における薄膜トランジスタ１０Ｅを作製した。この場合、カーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓは、６００℃である。
　（実施例６）
　工程（ｄ）において、基板温度Ｔｓを４００℃に設定してカーボンナノウォール薄膜を形成し、その後、基板温度Ｔｓを６００℃に設定してカーボンナノウォール薄膜を形成した以外、図７および図８に示す工程（ａ）～工程（ｈ）を用いて実施例６における薄膜トランジスタ１０Ｆを作製した。
　図１６は、実施例１における薄膜トランジスタ１０Ａの電気的特性を示す図である。図１６において、縦軸は、ソース電極３とドレイン電極４との間に流れる電流ＩＤＳを表わし、横軸は、ソース電極３とドレイン電極４との間に印加される電圧ＶＤＳを表わす。
　また、曲線ｋ１～ｋ１１は、それぞれ、ゲート電圧が５，４，３，２，１，０，－１，－２，－３，－４，－５Ｖであるときの電流ＩＤＳと電圧ＶＤＳとの関係を示す。
　図１６を参照して、電流ＩＤＳは、各ゲート電圧において、電圧ＶＤＳが－１Ｖから＋１Ｖへ大きくなるに従って増加する（曲線ｋ１～ｋ１１参照）。
　また、電流ＩＤＳは、電圧ＶＤＳの同じ電圧値において、ゲート電圧が＋５Ｖから－５Ｖへ変化するに従って増加する（曲線ｋ１～ｋ１１参照）。
　従って、４００℃の基板温度Ｔｓで形成されたカーボンナノウォール薄膜２１～２５は、半導体特性を有し、薄膜トランジスタのチャネル層として使用できることが実験的に実証された。
　図１７は、実施例２における薄膜トランジスタ１０Ｂの電気的特性を示す図である。図１７において、縦軸は、ソース電極３とドレイン電極４との間に流れる電流ＩＤＳを表わし、横軸は、ソース電極３とドレイン電極４との間に印加される電圧ＶＤＳを表わす。
　また、曲線ｋ１２～ｋ２２は、それぞれ、ゲート電圧が５，４，３，２，１，０，－１，－２，－３，－４，－５Ｖであるときの電流ＩＤＳと電圧ＶＤＳとの関係を示す。
　図１７を参照して、電流電圧特性ＩＤＳ－ＶＤＳは、図１６に示す電流電圧特性ＩＤＳ－ＶＤＳよりも劣るものの、電流ＩＤＳは、各ゲート電圧において、電圧ＶＤＳが－１Ｖから＋１Ｖへ大きくなるに従って増加する（曲線ｋ１２～ｋ２２参照）。
　また、電流ＩＤＳは、電圧ＶＤＳの同じ電圧値において、ゲート電圧が＋５Ｖから－５Ｖへ変化するに従って増加する（曲線ｋ１２～ｋ２２参照）。
　従って、５００℃の基板温度Ｔｓで形成されたカーボンナノウォール薄膜２１～２５も、半導体特性を有し、薄膜トランジスタのチャネル層として使用できることが実験的に実証された。
　カーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓが６００℃である実施例３における薄膜トランジスタ１０Ｃは、薄膜トランジスタ１０Ａ，１０Ｂと同等の電気的特性を有する。基板温度Ｔｓが４００℃，５００℃よりも高い６００℃になると、カーボンナノウォール薄膜２１～２５の結晶性が向上するので、６００℃の基板温度Ｔｓを用いて形成したカーボンナノウォール薄膜２１～２５も、半導体特性を有すると考えられるからである。
　従って、実施の形態１においては、カーボンナノウォール薄膜２１～２５は、４００℃～６００℃の範囲の基板温度Ｔｓを用いて形成される。
　図１８は、実施例４における薄膜トランジスタ１０Ｄの電気的特性を示す図である。図１８において、縦軸は、ソース電極３とドレイン電極４との間に流れる電流ＩＤＳを表わし、横軸は、ソース電極３とドレイン電極４との間に印加される電圧ＶＤＳを表わす。なお、ゲート電圧は、＋５Ｖ～－５Ｖである。
　図１８を参照して、電流ＩＤＳは、電圧ＶＤＳが０Ｖ以上になると、または電圧ＶＤＳが０．５Ｖ以上になると、指数関数的に増加する。
　カーボンナノウォール薄膜２１～２５を形成するときの基板温度Ｔｓが５００℃であり、カーボンナノウォール薄膜２１～２５を形成した後に、薄膜トランジスタ１０が形成される領域１３以外の領域１４に形成されたカーボンナノウォール薄膜を酸素プラズマによって除去しない場合、薄膜トランジスタの電流電圧特性ＩＤＳ－ＶＤＳは、図１７に示す電流電圧特性ＩＤＳ－ＶＤＳになる。
　一方、実施例４における薄膜トランジスタ１０Ｄは、５００℃の基板温度Ｔｓを用いてカーボンナノウォール薄膜２１～２５を形成し、領域１４に形成されたカーボンナノウォール薄膜を酸素プラズマによって除去して作製された。
　そして、薄膜トランジスタ１０Ｄは、図１８に示すように、図１７に示す電流電圧特性ＩＤＳ－ＶＤＳよりも優れた電流電圧特性ＩＤＳ－ＶＤＳを有する。
　また、領域１４に形成されたカーボンナノウォール薄膜を酸素プラズマを用いて除去しない場合、薄膜トランジスタのリーク電流は、１０μＡであるのに対し、領域１４に形成されたカーボンナノウォール薄膜を酸素プラズマを用いて除去した場合、薄膜トランジスタのリーク電流は、１００ｐＡである。
　従って、領域１４に形成されたカーボンナノウォール薄膜を酸素プラズマを用いて除去することによって、リーク電流を大幅に低減でき、その結果、電流電圧特性ＩＤＳ－ＶＤＳを大幅に改善できる。
　図１９は、薄膜トランジスタの電極（ソース電極またはドレイン電極）が形成された領域のＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍａｉｃｒｏｓｃｏｐｅ）写真を示す図である。
　図１９の（ａ）は、カーボンナノウォール薄膜を水素プラズマによって処理しない場合のＳＥＭ写真を示し、図１９の（ｂ）は、カーボンナノウォール薄膜を水素プラズマによって処理した場合のＳＥＭ写真を示す。
　カーボンナノウォール薄膜を水素プラズマによって処理しない場合、電極は、膜状に形成され、カーボンナノウォール薄膜上に載っている（図１９の（ａ）参照）。
　一方、カーボンナノウォール薄膜を水素プラズマによって処理した場合、電極は、下地であるカーボンナノウォール薄膜に追従して形成されており、電極とカーボンナノウォール薄膜との密着性を高くできる（図１９の（ｂ）参照）。
　従って、実施例５の薄膜トランジスタ１０Ｅにおいて、ソース電極３およびドレイン電極４とカーボンナノウォール薄膜２１～２５との密着性を高くできる。その結果、薄膜トランジスタ１０Ｅは、良好な電流電圧特性ＩＤＳ－ＶＤＳを有すると考えられる。
　図２０は、カーボンナノウォール薄膜の断面ＳＥＭ写真を示す図である。図２０の（ａ）は、６００℃の基板温度Ｔｓを用いて形成したカーボンナノウォール薄膜の断面ＳＥＭ写真を示し、図２０の（ｂ）は、４００℃の基板温度Ｔｓを用いてカーボンナノウォール薄膜を形成し、その後、基板温度Ｔｓを６００℃に上昇して形成したカーボンナノウォール薄膜の断面ＳＥＭ写真を示す。
　６００℃の基板温度Ｔｓを用いてたカーボンナノウォール薄膜を形成した場合、カーボンナノウォール薄膜は、基板から一様に成長している（図２０の（ａ）参照）。
　一方、基板温度Ｔｓを４００℃と６００℃との２段階に昇温した場合、２つの異なるカーボンナノウォール薄膜が基板に垂直な方向に成長している（図２０の（ｂ）参照）。即ち、領域ＲＥＧには、４００℃の基板温度Ｔｓで成長したカーボンナノウォール薄膜が存在し、その上に、６００℃の基板温度Ｔｓで成長したカーボンナノウォール薄膜が連続的に形成されている。
　４００℃の基板温度Ｔｓで成長したカーボンナノウォール薄膜は、図１６に示すように半導体特性を有し、基板温度Ｔｓを４００℃から６００℃に高くすると、カーボンナノウォール薄膜の成長速度が速くなるので、基板温度Ｔｓを４００℃と６００℃との２段階に切り替えることによって、半導体特性を有するカーボンナノウォール薄膜を短時間で形成できる。その結果、余剰炭化物を低減でき、エッチングによるカーボンナノウォール薄膜のダメージを低減できる。
　従って、実施例６の薄膜トランジスタ１０Ｆは、良好な電流電圧特性ＩＤＳ－ＶＤＳを有すると考えられる。
　このように、実施例１～６における薄膜トランジスタ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆは、複数のカーボンナノウォール薄膜２１～２５をソース電極３とドレイン電極４との間に並列に配置した構造を有し、良好な電流電圧特性ＩＤＳ－ＶＤＳを有する。
　従って、１つのカーボンナノウォール薄膜によってチャネル層を構成する場合よりも大きい電流を薄膜トランジスタ１０のチャネル層２に流すことができる。
　図２１は、実施の形態１による別の薄膜トランジスタの構成を示す平面図である。実施の形態１による薄膜トランジスタは、図２１に示す薄膜トランジスタ１０－１であってもよい。
　図２１を参照して、薄膜トランジスタ１０－１は、図１および図２に示す薄膜トランジスタ１０のソース電極３をソース電極３Ａ～３Ｅに代え、ドレイン電極４をドレイン電極４Ａ～４Ｅに代えたものであり、その他は、薄膜トランジスタ１０と同じである。
　ソース電極３Ａ～３Ｅは、それぞれ、カーボンナノウォール薄膜２１～２５に対応して設けられ、シリコン基板１の凸部１１の長さ方向において、カーボンナノウォール薄膜２１～２５の一方端に接続される。
　ドレイン電極４Ａ～４Ｅは、それぞれ、カーボンナノウォール薄膜２１～２５に対応して設けられ、シリコン基板１の凸部１１の長さ方向において、カーボンナノウォール薄膜２１～２５の他方端に接続される。
　薄膜トランジスタ１０－１の断面構造は、図１に示す薄膜トランジスタ１０の断面構造と同じであるので、薄膜トランジスタ１０－１において、絶縁膜５およびゲート電極６は、チャネル層２の全面に対向して形成されている。
　従って、薄膜トランジスタ１０－１においては、カーボンナノウォール薄膜２１、ソース電極３Ａ、ドレイン電極４Ａ、絶縁膜５およびゲート電極６は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２２、ソース電極３Ｂ、ドレイン電極４Ｂ、絶縁膜５およびゲート電極６は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２３、ソース電極３Ｃ、ドレイン電極４Ｃ、絶縁膜５およびゲート電極６は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２４、ソース電極３Ｄ、ドレイン電極４Ｄ、絶縁膜５およびゲート電極６は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２５、ソース電極３Ｅ、ドレイン電極４Ｅ、絶縁膜５およびゲート電極６は、１つの薄膜トランジスタを構成する。
　その結果、薄膜トランジスタ１０－１は、シリコン基板１の面内方向において５個の薄膜トランジスタを並列に配置した構成からなる。
　薄膜トランジスタ１０－１は、図７および図８に示す工程図において、工程（ｇ）と工程（ｈ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造される。
　また、薄膜トランジスタ１０－１は、図１１から図１３に示す工程図において、工程（ｇ）と工程（ｈ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造されてもよい。
　更に、薄膜トランジスタ１０－１は、図１４および図１５に示す工程図において、工程（ｇ）と工程（ｈ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造されてもよい。
　薄膜トランジスタ１０－１においては、チャネル層２に流れる電流値の大きさに応じて、配線を接続するソース電極およびドレイン電極を選択する。例えば、最も小さい電流値Ｉｍｉｎを流す場合、ソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅのいずれかと、ソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅのいずれかに対応するドレイン電極（＝ドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅのいずれか）とを選択する。また、最も大きい電流値Ｉｍａｘを流す場合、ソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅの全てと、ドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅの全てとを選択する。更に、電流値Ｉｍｉｎと電流値Ｉｍａｘとの間の電流値を流す場合、その電流値に応じて、ソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅのうちの２～４個のソース電極と、その選択したソース電極に対応する２～４個のドレイン電極とを選択する。
　また、カーボンナノウォール薄膜２１～２５は、相互に同じ品質であり、ゲート電極６に印加されたゲート電圧によってカーボンナノウォール薄膜２１～２５に誘起される電子または正孔の密度は、相互に同じであると考えられるので、１つのカーボンナノウォール薄膜（＝カーボンナノウォール薄膜２１～２５の各々）を介してソース電極とドレイン電極との間に流れる電流値は、同じである。
　従って、５個のソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅと５個のドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅとの全体に対して１つのゲート電極６を形成した場合、チャネル層２に流す電流値を階段的に制御できる。
　なお、薄膜トランジスタ１０－１においては、ゲート電極６は、５個のカーボンナノウォール薄膜２１～２５に対応して、５個のゲート電極からなっていてもよい。この場合、５個のゲート電極は、それぞれ、５個のカーボンナノウォール薄膜２１～２５に対向する位置に形成される。これによって、カーボンナノウォール薄膜２１～２５の各々に流れる電流値をゲート電極に印加されるゲート電圧によって独立に制御できる。
　５個のゲート電極を有する薄膜トランジスタを作製するには、上述した図７および図８に示す工程図、または図１１から図１３に示す工程図、または図１４および図１５に示す工程図において、ゲート電極６を形成した後に、その形成したゲート電極６をエッチングによって５個のゲート電極に分割する工程を追加するか、またはシリコン基板１（またはシリコン基板１Ａ）の裏面の全面にゲート電極６を形成する工程に代えて、マスクを用いて５個のゲート電極を形成する工程を採用すればよい。
　薄膜トランジスタ１０－１についてのその他の説明は、薄膜トランジスタ１０についての説明と同じである。
　薄膜トランジスタ１０，１０－１においては、カーボンナノウォール薄膜２１～２５の高さがチャネル幅になる。従って、薄膜トランジスタ１０，１０－１においては、カーボンナノウォール薄膜２１～２５の高さを制御することによって、チャネル幅を制御できる。
　上記においては、薄膜トランジスタ１０，１０－１は、５個のカーボンナノウォール薄膜２１～２５を備えると説明したが、実施の形態１においては、これに限らず、薄膜トランジスタ１０，１０－１は、一般的には、２個以上のカーボンナノウォール薄膜を備えていればよい。そして、薄膜トランジスタ１０－１は、２個以上のカーボンナノウォール薄膜を備える場合、カーボンナノウォール薄膜の個数と同じ個数のソース電極およびドレイン電極を備えていてもよく、カーボンナノウォール薄膜の個数と同じ個数のソース電極、ドレイン電極およびゲート電極を備えていてもよい。
　また、シリコン基板１，１Ａは、碁盤目状に形成された凹凸形状を一主面に備えていてもよく、一般的には、ストライプ状または碁盤目状に形成された凹凸形状を一主面に備えていればよい。碁盤目状に形成された凹凸形状が形成されていても、シリコン基板上に複数のカーボンナノウォール薄膜を平行に形成できるからである。
　［実施の形態２］
　図２２は、実施の形態２による薄膜トランジスタの構成を示す断面図である。また、図２３は、図２２に示すＡ方向から見た薄膜トランジスタの平面図である。
　図２２および図２３を参照して、実施の形態２による薄膜トランジスタ２００は、図１および図２に示す薄膜トランジスタ１０の絶縁膜５を絶縁膜２１０に代え、ゲート電極６をゲート電極２２０に代えたものであり、その他は、薄膜トランジスタ１０と同じである。
　絶縁膜２１０は、一般的には、誘電体からなり、カーボンナノウォール薄膜２１～２５の上側にカーボンナノウォール薄膜２１～２５に接して配置される。誘電体は、例えば、酸化シリコン、チタン酸バリウムおよびイオン液体等からなる。
　ゲート電極２２０は、上述したゲート電極６と同じ材料からなり、絶縁膜２１０上に絶縁膜２１０に接して配置される。
　このように、薄膜トランジスタ２００は、ゲート電極２２０がチャネル層２よりも上側に配置されたトップゲート型の薄膜トランジスタである。
　図２４から図２６は、それぞれ、図２２および図２３に示す薄膜トランジスタ２００の製造方法を示す第１から第３の工程図である。
　なお、工程（ｃ）～工程（ｋ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。また、工程（ｅ）～工程（ｋ）においては、ソース電極３によって覆われたカーボンナノウォール薄膜２１～２５を点線で示す。
　図２４を参照して、薄膜トランジスタ２００の製造が開始されると、図７に示す工程（ａ）と同じ工程が実行される（工程（ａ）参照）。
　そして、図７に示す工程（ｃ）と同じ工程を実行してシリコン基板１を形成する（工程（ｂ）参照）。
　その後、図７に示す工程（ｄ），（ｅ）および図８に示す工程（ｆ），（ｇ）と同じ工程を順次実行する（図２４に示す工程（ｃ）～工程（ｅ）および図２５に示す工程（ｆ）参照）。
　図２５を参照して、工程（ｆ）の後、レジストをソース電極３、ドレイン電極４およびカーボンナノウォール薄膜２１～２５上に塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングし、レジストパターン２０１を形成する（工程（ｇ）参照）。
　そして、レジストパターン２０１をマスクとしてカーボンナノウォール薄膜２１～２５上に絶縁膜２１０を形成する（工程（ｈ）参照）。この場合、絶縁膜２０２がレジストパターン２０１上に形成される。
　図２６を参照して、工程（ｈ）の後、レジストパターン２０１を除去する（工程（ｉ）参照）。これによって、絶縁膜２０２がリフトオフによって除去される。
　そして、レジストをソース電極３、ドレイン電極４および絶縁膜２１０上に塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングし、レジストパターン２０３を形成する（工程（ｊ）参照）。
　その後、電子ビーム蒸着によってＴｉおよびＡｕを絶縁膜２１０上に順次積層し、レジストパターン２０３を除去する。これによって、ゲート電極２２０が絶縁膜２１０上に形成され、薄膜トランジスタ２００が完成する（工程（ｋ）参照）。
　図２７から図３０は、それぞれ、図２２および図２３に示す薄膜トランジスタ２００の別の製造方法を示す第１から図４の工程図である。
　なお、工程（ｃ）～工程（ｎ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。また、工程（ｈ）～工程（ｎ）においては、ソース電極３によって覆われたカーボンナノウォール薄膜２１～２５を点線で示す。
　図２７を参照して、薄膜トランジスタ２００の製造が開始されると、図１１に示す工程（ａ）と同じ工程が実行される（工程（ａ）参照）。
　そして、図１１に示す工程（ｃ），（ｄ）と同じ工程が順次実行される（図２７の工程（ｂ），工程（ｃ）参照）。
　工程（ｃ）の後、レジストを領域１３を覆うように塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン８５を形成する（工程（ｄ）参照）。
　そして、ガス導入部２８は、６０ｓｃｃｍのＯ２ガスを真空容器２０内に供給する。そして、真空容器２０内の圧力を４．５Ｐａに調整する。
　その後、高周波電源６２は、１３．５６ＭＨｚの周波数を有する１００Ｗの高周波電力を整合回路６４および接続導体６８を介して平面導体５０に印加する。
　これによって、プラズマ７０が真空容器２０内に発生し、レジストパターン８５をマスクとしてシリコン基板１Ａの領域１４を酸素プラズマによって処理する（工程（ｅ）参照）。この場合、酸素プラズマによる処理時間は、例えば、３分である。これによって、カーボンナノウォール薄膜１５が除去される。酸素プラズマ処理が終了した後、１－メチル－２－ピロリドンを用いてレジストパターン８５を除去する（図２８の工程（ｆ）参照）。
　そして、凸部１１の長さ方向における両端部を除いてカーボンナノウォール薄膜２１～２５上にレジストを塗布し、その塗布したレジストをフォトリソグラフィによってパターンニングしてレジストパターン８６を形成する（工程（ｇ）参照）。
　引き続いて、電子ビーム蒸着によってＴｉおよびＡｕをカーボンナノウォール薄膜２１～２５およびレジストパターン８６上に順次積層する。これによって、ソース電極３およびドレイン電極４が形成される（工程（ｈ）参照）。この場合、金属層８７がレジストパターン８６上に形成される。
　その後、１－メチル－２－ピロリドンを用いてレジストパターン８６を除去する（工程（ｉ）参照）。これによって、金属層８７は、リフトオフによって除去される。
　図２９を参照して、工程（ｉ）の後、レジストをソース電極３、ドレイン電極４およびカーボンナノウォール薄膜２１～２５上に塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングし、レジストパターン２０４を形成する（工程（ｊ）参照）。
　そして、レジストパターン２０４をマスクとしてカーボンナノウォール薄膜２１～２５上に絶縁膜２１０を形成する（工程（ｋ）参照）。この場合、絶縁膜２０５がレジストパターン２０４上に形成される。
　その後、レジストパターン２０４を除去する（工程（ｌ）参照）。これによって、絶縁膜２０５がリフトオフによって除去される。
　図３０を参照して、工程（ｌ）の後、レジストをソース電極３、ドレイン電極４および絶縁膜２１０上に塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングし、レジストパターン２０６を形成する（工程（ｍ）参照）。
　その後、電子ビーム蒸着によってＴｉおよびＡｕを絶縁膜２１０上に順次積層し、レジストパターン２０６を除去する。これによって、ゲート電極２２０が絶縁膜２１０上に形成され、薄膜トランジスタ２００が完成する（工程（ｎ）参照）。
　このように、実施の形態２においても、領域１４に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去して薄膜トランジスタ２００を製造する。その結果、トップゲート型の薄膜トランジスタ２００において、リーク電流を大幅に低減できる。
　なお、図２７から図３０に示す工程図は、領域１４上に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去した後に、ソース電極３、ドレイン電極４およびゲート電極２２０を形成して薄膜トランジスタ２００を製造する工程図であるが、実施の形態２においては、これに限らず、ソース電極３、ドレイン電極４およびゲート電極２２０を形成した後に、領域１４上に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去して薄膜トランジスタ２００を製造するようにしてもよい。
　図３１から図３３は、それぞれ、図２２および図２３に示す薄膜トランジスタ２００の更に別の製造方法を示す第１から図３の工程図である。
　なお、工程（ｃ）～工程（ｋ）においては、凸部１１の長さ方向から見た側面図と、凸部１１の長さ方向に垂直な方向から見た側面図とを示す。また、工程（ｅ）～工程（ｋ）においては、ソース電極３によって覆われたカーボンナノウォール薄膜２１～２５を点線で示す。
　図３１から図３３に示す工程図は、図２４から図２６に示す工程図の工程（ｄ）と工程（ｅ）との間に工程（ｄ－１）を追加したものであり、その他は、図２４から図２６に示す工程図と同じである。
　図３１を参照して、薄膜トランジスタ２００の製造が開始されると、図２４において説明した工程（ａ）～工程（ｄ）と同じ工程が順次実行される（工程（ａ）～工程（ｄ）参照）。
　そして、工程（ｄ）の後、図１４に示す工程（ｄ－１）と同じ工程が実行される（工程（ｄ－１）参照）。
　その後、図２４に示す工程（ｅ）、図２５に示す工程（ｆ）～工程（ｈ）および図２６に示す工程（ｉ）～工程（ｋ）と同じ工程が順次実行され、薄膜トランジスタ２００が完成する（図３２に示す工程（ｅ）～工程（ｈ）および図３３に示す工程（ｉ）～工程（ｋ）参照）。
　このように、実施の形態２においても、水素プラズマによってカーボンナノウォール薄膜２１～２５の表面を処理した後にソース電極３およびドレイン電極４を形成して薄膜トランジスタ２００を製造する。その結果、トップゲート型の薄膜トランジスタ２００において、ソース電極３およびドレイン電極４の密着性を向上できる。
　上述したように、実施の形態２による薄膜トランジスタ２００は、酸素プラズマ処理および水素プラズマ処理の両方を用いない工程図（図２４から図２６に示す工程図）、酸素プラズマ処理を用いた工程図（図２７から図３０に示す工程図）および水素プラズマ処理を用いた工程図（図３１から図３３に示す工程図）のいずれの工程図に従って製造されてもよい。
　なお、実施の形態２においては、図２７から図３０に示す工程図の工程（ｆ）と工程（ｇ）との間に図３１の工程（ｄ－１）を追加して薄膜トランジスタ２００を製造してもよい。これによって、トップゲート型の薄膜トランジスタ２００において、リーク電流を大幅に低減できるとともに、ソース電極３およびドレイン電極４の密着性を向上できる。
　図３４は、実施の形態２による別の薄膜トランジスタの構成を示す平面図である。実施の形態２による薄膜トランジスタは、図３４に示す薄膜トランジスタ２００－１であってもよい。
　図３４を参照して、薄膜トランジスタ２００－１は、図２２および図２３に示す薄膜トランジスタ２００のソース電極３をソース電極３Ａ～３Ｅに代え、ドレイン電極４をドレイン電極４Ａ～４Ｅに代えたものであり、その他は、薄膜トランジスタ２００と同じである。
　ソース電極３Ａ～３Ｅおよびドレイン電極４Ａ～４Ｅについては、上述したとおりである。
　薄膜トランジスタ２００－１においては、絶縁膜２１０およびゲート電極２２０は、チャネル層２（＝カーボンナノウォール薄膜２１～２５）上に配置されている。
　従って、薄膜トランジスタ２００－１は、薄膜トランジスタ１０－１（図２１参照）と同じように、シリコン基板１の面内方向において５個の薄膜トランジスタを並列に配置した構成からなる。
　薄膜トランジスタ２００－１は、図２４から図２６に示す工程図において、工程（ｆ）と工程（ｇ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造される。
　また、薄膜トランジスタ２００－１は、図２７から図３０に示す工程図において、工程（ｉ）と工程（ｊ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造されてもよい。
　更に、薄膜トランジスタ２００－１は、図３１から図３３に示す工程図において、工程（ｆ）と工程（ｇ）との間に、ソース電極３およびドレイン電極４の一部をエッチングしてソース電極３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅおよびドレイン電極４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを形成する工程を追加した工程図に従って製造されてもよい。
　薄膜トランジスタ２００－１は、絶縁膜２１０およびゲート電極２２０がチャネル層２の上側に配置されている点が薄膜トランジスタ１０－１と異なるだけであるので、薄膜トランジスタ１０－１と同じ効果を享受できる。
　薄膜トランジスタ２００－１についてのその他の説明は、薄膜トランジスタ１０－１の説明と同じである。
　実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
　［実施の形態３］
　図３５は、実施の形態３による薄膜トランジスタの構成を示す断面図である。図３５を参照して、実施の形態３による薄膜トランジスタ３００は、シリコン基板１と、チャネル層２と、絶縁膜３０１～３０４と、ゲート電極３０５～３１２と、ソース電極３２０と、ドレイン電極３３０とを備える。
　シリコン基板１およびチャネル層２については、上述したとおりである。
　ソース電極３２０は、シリコン基板１の一主面側に配置される。そして、ソース電極３２０は、不純物領域３２１と、金属領域３２２とを含む。
　不純物領域３２１は、シリコン基板１の凸部１１および凹部１２に接し、シリコン基板１中に配置される。そして、不純物領域３２１は、シリコン基板１の導電型と同じ導電型または反対の導電型を有し、約１０２０ｃｍ－３の不純物濃度を有する。より具体的には、不純物領域３２１は、シリコン基板１の導電型に関係無く、約１０２０ｃｍ－３のリン（Ｐ）濃度またはボロン（Ｂ）濃度を有する。
　金属領域３２２は、シリコン基板１および不純物領域３２１に接して配置される。そして、金属領域３２２は、ＴｉおよびＡｕを順次積層した構造からなる。
　不純物領域３２１がシリコン基板１の凸部１１および凹部１２に接してシリコン基板１中に配置される結果、カーボンナノウォール薄膜２１～２５の一方端は、ソース電極３２０に接続される。
　絶縁膜３０１～３０４は、それぞれ、カーボンナノウォール薄膜２１，２２間、カーボンナノウォール薄膜２２，２３間、カーボンナノウォール薄膜２３，２４間、およびカーボンナノウォール薄膜２４，２５間に配置され、略Ｕ字形状の断面形状を有する。絶縁膜３０１～３０４の各々は、例えば、ＳｉＯ２からなる。
　そして、絶縁膜３０１は、カーボンナノウォール薄膜２１，２２およびソース電極３２０に接する。絶縁膜３０２は、カーボンナノウォール薄膜２２，２３およびソース電極３２０に接する。絶縁膜３０３は、カーボンナノウォール薄膜２３，２４およびソース電極３２０に接する。絶縁膜３０４は、カーボンナノウォール薄膜２４，２５およびソース電極３２０に接する。
　ゲート電極３０５は、カーボンナノウォール薄膜２１に対向するとともに絶縁膜３０１に接して配置される。ゲート電極３０６は、カーボンナノウォール薄膜２２の一方の表面に対向するとともに絶縁膜３０１に接して配置される。
　ゲート電極３０７は、カーボンナノウォール薄膜２２の他方の表面に対向するとともに絶縁膜３０２に接して配置される。ゲート電極３０８は、カーボンナノウォール薄膜２３の一方の表面に対向するとともに絶縁膜３０２に接して配置される。
　ゲート電極３０９は、カーボンナノウォール薄膜２３の他方の表面に対向するとともに絶縁膜３０３に接して配置される。ゲート電極３１０は、カーボンナノウォール薄膜２４の一方の表面に対向するとともに絶縁膜３０３に接して配置される。
　ゲート電極３１１は、カーボンナノウォール薄膜２４の他方の表面に対向するとともに絶縁膜３０４に接して配置される。ゲート電極３１２は、カーボンナノウォール薄膜２５の一方の表面に対向するとともに絶縁膜３０４に接して配置される。
　ドレイン電極３３０は、カーボンナノウォール薄膜２１～２５および絶縁膜３０１～３０４に接して配置される。より具体的には、ドレイン電極３３０は、シリコン基板１側と反対側において、カーボンナノウォール薄膜２１～２５の厚み方向に平行な側面および絶縁膜３０１～３０４の厚み方向に平行な側面に接して配置される。
　ゲート電極３０５～３１２およびドレイン電極３３０の各々は、ＴｉおよびＡｕを順次積層した構造からなる。
　薄膜トランジスタ３００においては、ゲート電極３０５，３０７，３０９，３１１，３１２に所望の電圧が印加され、ソース電極３２０とドレイン電極３３０との間に所望の電圧が印加されると、電流がカーボンナノウォール薄膜２１～２５をシリコン基板１の法線方向へ流れる。そして、カーボンナノウォール薄膜２１～２５を流れる電流は、ゲート電極３０５，３０７，３０９，３１１，３１２に印加される電圧によって制御される。
　なお、カーボンナノウォール薄膜２２～２４に電流を流す場合、ゲート電極３０７，３０９，３１１に代えてゲート電極３０６，３０８，３１０に所望の電圧を印加してもよく、ゲート電極３０６，３０７；３０８，３０９；３１０，３１１に所望の電圧を印加してもよい。
　このように、薄膜トランジスタ３００は、電流がチャネル層２（＝カーボンナノウォール薄膜２１～２５）をシリコン基板１の法線方向に流れる縦型の薄膜トランジスタである。そして、チャネル層２は、５個のカーボンナノウォール薄膜２１～２５がシリコン基板１の法線方向においてソース電極３２０とドレイン電極３３０との間に並列に配置された構造からなる。その結果、電流がソース電極３２０とドレイン電極３３０との間で並列に流れる。
　従って、チャネル層が１つのカーボンナノウォール薄膜からなる場合よりも大きい電流を流すことができる。また、チャネル層２がシリコン基板１の法線方向に配置されるので、チャネル層がシリコン基板１の面内方向に配置される場合に比べて薄膜トランジスタ３００の集積度を高くできる。更に、チャネル幅は、凸部１１の長さ方向（図３５の紙面に垂直な方向）におけるカーボンナノウォール薄膜２１～２５の寸法によって決定され、カーボンナノウォール薄膜２１～２５は、凸部１１上にのみ配向性を持って成長するので、凸部１１の長さによってチャネル幅を制御できる。
　図３６から図３９は、それぞれ、図３５に示す薄膜トランジスタ３００の製造方法を示す第１から第４の工程図である。
　図３６を参照して、薄膜トランジスタ３００の製造が開始されると、図７に示す工程（ａ），（ｃ）と同じ工程を順次実行し、シリコン基板１を作製する（工程（ａ），（ｂ）参照）。
　工程（ｂ）の後、シリコン基板１の凸部１１および凹部１２が形成された一主面側に不純物原子（ＰまたはＢ）をイオン注入し、不純物領域３２１を形成する（工程（ｃ）参照）。
　そして、図７に示す工程（ｄ）と同じ工程を実行し、カーボンナノウォール薄膜２１～２５をシリコン基板１の凸部１１上に形成する（工程（ｄ）参照）。
　その後、ＳｉＯ２からなる絶縁膜３４０をカーボンナノウォール薄膜２１～２５間においてシリコン基板１上に形成する（工程（ｅ）参照）。この場合、絶縁膜３４０は、例えば、シラン（ＳｉＨ４）ガスおよびＯ２ガスを材料ガスとして用い、プラズマＣＶＤ法によって形成される。
　図３７を参照して、工程（ｅ）の後、カーボンナノウォール薄膜２１～２５および絶縁膜３４０上にレジストを塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングしてレジストパターン３４１を形成する（工程（ｆ）参照）。
　そして、レジストパターン３４１をマスクとして絶縁膜３４０をエッチングし、絶縁膜３０１～３０４を形成する（工程（ｇ）参照）。
　その後、レジストパターン３４１をマスクとして電子ビーム蒸着によってＴｉおよびＡｕを絶縁膜３０１～３０４に接するように順次堆積して金属層３４２～３４５を形成し、レジストパターン３４１を除去する（工程（ｈ）参照）。この場合、レジストパターン３４１上に堆積した金属層は、リフトオフによって除去される。
　図３８を参照して、工程（ｈ）の後、カーボンナノウォール薄膜２１～２５、絶縁膜３０１～３０４および金属層３４２～３４５上にレジストを塗布し、その塗布したレジストをフォトリソグラフィおよびエッチングによってパターンニングしてレジストパターン３５０を形成する（工程（ｉ）参照）。
　そして、レジストパターン３５０をマスクとして金属層３４２～３４５をエッチングしてゲート電極３０５～３１２を形成し、レジストパターン３５０を除去する（工程（ｊ）参照）。これによって、ゲート電極３０５～３１２が形成される。
　その後、電子ビーム蒸着によってＴｉおよびＡｕをカーボンナノウォール薄膜２１～２５および絶縁膜３０１～３０４上に順次堆積してドレイン電極３３０を形成する（工程（ｋ）参照）。
　図３９を参照して、工程（ｋ）の後、シリコン基板１の裏面側をエッチングして不純物領域３２１に達する凹部３５１を形成する（工程（ｌ）参照）。
　そして、電子ビーム蒸着によってＴｉおよびＡｕを凹部３５１に順次堆積し、金属領域３２２を形成する。これによって、ソース電極３２０が形成され、薄膜トランジスタ３００が完成する（工程（ｍ）参照）。
　図４０から図４４は、それぞれ、図３５に示す薄膜トランジスタ３００の別の製造方法を示す第１から第５の工程図である。
　図４０を参照して、薄膜トランジスタ３００の製造が開始されると、図２７に示す工程（ａ），（ｂ）と同じ工程を順次実行し、シリコン基板１Ａを作製する（工程（ａ），（ｂ）参照）。
　そして、工程（ｂ）の後、シリコン基板１Ａの凸部１１および凹部１２が形成された一主面側に不純物原子（ＰまたはＢ）をイオン注入し、不純物領域３２１を形成する（工程（ｃ）参照）。
　その後、図２７に示す工程（ｃ）～工程（ｅ）および図２８に示す工程（ｆ）と同じ工程を順次実行してカーボンナノウォール薄膜２１～２５以外のカーボンナノウォール薄膜１５を酸素プラズマによって除去し、レジストパターン８５を除去する（図４０の工程（ｄ），（ｅ）および図４１の工程（ｆ），（ｇ）参照）。
　工程（ｇ）の後、図３６の工程（ｅ）から図３９の工程（ｍ）までの工程と同じ工程を順次実行する（図４１の工程（ｈ）、図４２の工程（ｉ）～工程（ｋ）、図４３の工程（ｌ）～工程（ｎ）および図４４の工程（ｏ），（ｐ）参照）。これによって、薄膜トランジスタ３００が完成する。
　このように、チャネル層２がシリコン基板１Ａの法線方向に配置された薄膜トランジスタ３００も、領域１４に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去して製造される。その結果、薄膜トランジスタ３００において、リーク電流を大幅に低減できる。
　なお、図４０から図４４に示す工程図は、領域１４上に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去した後に、ゲート電極３０５～３１２、ソース電極３２０およびドレイン電極３３０を形成して薄膜トランジスタ３００を製造する工程図であるが、実施の形態３においては、これに限らず、ゲート電極３０５～３１２、ソース電極３２０およびドレイン電極３３０を形成した後に、領域１４上に形成されたカーボンナノウォール薄膜１５を酸素プラズマによって除去して薄膜トランジスタ３００を製造するようにしてもよい。
　図４５から図４８は、それぞれ、図３５に示す薄膜トランジスタ３００の更に別の製造方法を示す第１から第４の工程図である。
　図４５から図４８に示す工程図は、図３６から図３９に示す工程図の工程（ｄ）と工程（ｅ）との間に工程（ｄ－１）を追加したものであり、その他は、図３６から図３９に示す工程図と同じである。
　図４５を参照して、薄膜トランジスタ３００の製造が開始されると、図３６に示す工程（ａ）～工程（ｄ）と同じ工程が順次実行される（工程（ａ）～工程（ｄ）参照）。
　そして、図１４に示す工程（ｄ－１）と同じ工程を実行し、カーボンナノウォール薄膜２１～２５の表面を水素プラズマによって処理する（工程（ｄ－１）参照）。
　その後、図３６の工程（ｅ）から図３９の工程（ｍ）までの工程と同じ工程を順次実行する（図４６の工程（ｅ）～工程（ｇ）、図４７の工程（ｈ）～工程（ｊ）および図４８の工程（ｋ）～工程（ｍ）参照）。これによって、薄膜トランジスタ３００が完成する。
　このように、チャネル層２がシリコン基板１Ａの法線方向に配置された薄膜トランジスタ３００も、カーボンナノウォール薄膜２１～２５の表面を水素プラズマによって処理した後にドレイン電極３３０を形成して製造される。その結果、薄膜トランジスタ３００において、ドレイン電極３３０の密着性を向上できる。
　図４９は、実施の形態３による別の薄膜トランジスタの構成を示す断面図である。実施の形態３による薄膜トランジスタは、図４９に示す薄膜トランジスタ３００－１であってもよい。
　図４９を参照して、薄膜トランジスタ３００－１は、図３５に示す薄膜トランジスタ３００のソース電極３２０をソース電極３６０，３７０，３８０，３９０，４００に代え、ドレイン電極３３０をドレイン電極４１１～４１５に代えたものであり、その他は、薄膜トランジスタ３００と同じである。
　ソース電極３６０，３７０，３８０，３９０，４００は、それぞれ、カーボンナノウォール薄膜２１～２５に対応して設けられる。
　ソース電極３６０は、不純物領域３６１と、金属領域３６２とを含む。ソース電極３７０は、不純物領域３７１と、金属領域３７２とを含む。ソース電極３８０は、不純物領域３８１と、金属領域３８２とを含む。ソース電極３９０は、不純物領域３９１と、金属領域３９２とを含む。ソース電極４００は、不純物領域４０１と、金属領域４０２とを含む。
　不純物領域３６１，３７１，３８１，３９１，４０１の各々は、シリコン基板１の凸部１１に接し、シリコン基板１中に配置される。そして、不純物領域３６１，３７１，３８１，３９１，４０１の各々は、シリコン基板１の導電型と同じ導電型または反対の導電型を有し、約１０２０ｃｍ－３の不純物濃度を有する。より具体的には、不純物領域３６１，３７１，３８１，３９１，４０１の各々は、シリコン基板１の導電型に関係無く、約１０２０ｃｍ－３のＰ濃度またはＢ濃度を有する。
　金属領域３６２，３７２，３８２，３９２，４０２は、それぞれ、不純物領域３６１，３７１，３８１，３９１，４０１に接するとともに、シリコン基板１に接する。そして、金属領域３６２，３７２，３８２，３９２，４０２の各々は、ＴｉおよびＡｕを順次積層した構造からなる。
　不純物領域３６１，３７１，３８１，３９１，４０１の各々がシリコン基板１の凸部１１に接してシリコン基板１中に配置される結果、シリコン基板１の法線方向におけるカーボンナノウォール薄膜２１～２５の一方端は、それぞれ、ソース電極３６０，３７０，３８０，３９０，４００に接する。
　ドレイン電極４１１～４１５の各々は、ＴｉおよびＡｕを順次積層した構造からなる。そして、ドレイン電極４１１～４１５は、それぞれ、シリコン基板１側と反対側においてカーボンナノウォール薄膜２１～２５の厚み方向に平行な側面および絶縁膜３０１～３０４の厚み方向に平行な側面に接して配置される。
　薄膜トランジスタ３００－１においては、カーボンナノウォール薄膜２１、ソース電極３６０、ドレイン電極４１１、絶縁膜３０１およびゲート電極３０５は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２２、ソース電極３７０、ドレイン電極４１２、絶縁膜３０１，３０２およびゲート電極３０６，３０７は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２３、ソース電極３８０、ドレイン電極４１３、絶縁膜３０２，３０３およびゲート電極３０８，３０９は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２４、ソース電極３９０、ドレイン電極４１４、絶縁膜３０３，３０４およびゲート電極３１０，３１１は、１つの薄膜トランジスタを構成し、カーボンナノウォール薄膜２５、ソース電極４００、ドレイン電極４１５、絶縁膜３０４およびゲート電極３１２は、１つの薄膜トランジスタを構成する。
　その結果、薄膜トランジスタ３００－１は、シリコン基板１の法線方向に５個の薄膜トランジスタを並列に配置した構成からなる。
　薄膜トランジスタ３００－１は、図３６から図３９に示す工程図の工程（ｃ）において、不純物原子（ＰまたはＢ）をシリコン基板１の凸部１１にのみイオン注入して不純物領域３６１，３７１，３８１，３９１，４０１を形成し、工程（ｋ）において、ドレイン電極４１１～４１５を形成し、工程（ｌ）において、不純物領域３６１，３７１，３８１，３９１，４０１にそれぞれ接する５個の孔をシリコン基板１の裏面側に形成し、工程（ｍ）において、その形成した５個の孔にそれぞれ金属領域３６２，３７２，３８２，３９２，４０２を形成することによって製造される。
　また、薄膜トランジスタ３００－１は、図４０から図４４に示す工程図の工程（ｃ）において、不純物原子（ＰまたはＢ）をシリコン基板１Ａの凸部１１にのみイオン注入して不純物領域３６１，３７１，３８１，３９１，４０１を形成し、工程（ｎ）において、ドレイン電極４１１～４１５を形成し、工程（ｏ）において、不純物領域３６１，３７１，３８１，３９１，４０１にそれぞれ接する５個の孔をシリコン基板１の裏面側に形成し、工程（ｐ）において、その形成した５個の孔にそれぞれ金属領域３６２，３７２，３８２，３９２，４０２を形成することによって製造されてもよい。
　更に、薄膜トランジスタ３００－１は、図４５から図４８に示す工程図の工程（ｃ）において、不純物原子（ＰまたはＢ）をシリコン基板１の凸部１１にのみイオン注入して不純物領域３６１，３７１，３８１，３９１，４０１を形成し、工程（ｋ）において、ドレイン電極４１１～４１５を形成し、工程（ｌ）において、不純物領域３６１，３７１，３８１，３９１，４０１にそれぞれ接する５個の孔をシリコン基板１の裏面側に形成し、工程（ｍ）において、その形成した５個の孔にそれぞれ金属領域３６２，３７２，３８２，３９２，４０２を形成することによって製造されてもよい。
　薄膜トランジスタ３００－１は、シリコン基板１の法線方向に５個の薄膜トランジスタを並列に配置した構成からなるので、上述した薄膜トランジスタ１０－１（図２１参照）と同じ効果を享受できる。
　薄膜トランジスタ３００においては、ドレイン電極３３０がソース電極３２０のようにシリコン基板１中に配置され、ソース電極３２０がドレイン電極３３０のようにシリコン基板１の法線方向においてシリコン基板１側と反対側でカーボンナノウォール薄膜２１～２５に接していてもよい。
　従って、薄膜トランジスタ３００においては、ソース電極３２０およびドレイン電極３３０のいずれか一方が凸部１１および凹部１２に接するようにシリコン基板１中に配置され、ソース電極３２０およびがドレイン電極３３０のいずれか他方がシリコン基板１の法線方向においてシリコン基板１側と反対側でカーボンナノウォール薄膜２１～２５に接していればよい。
　薄膜トランジスタ３００－１についても、ソース電極３６０，３７０，３８０，３９０，４００およびドレイン電極４１１～４１５のいずれか一方が凸部１１に接するようにシリコン基板１中に配置され、ソース電極３６０，３７０，３８０，３９０，４００およびドレイン電極４１１～４１５のいずれか他方がシリコン基板１の法線方向においてシリコン基板１側と反対側でカーボンナノウォール薄膜２１～２５に接していてもよい。
　実施の形態３におけるその他はの説明は、実施の形態１の説明と同じである。
　上述したように、実施の形態１においては、バックゲート型の薄膜トランジスタ１０，１０－１について説明し、実施の形態２においては、トップゲート型の薄膜トランジスタ２００，２００－１について説明し、実施の形態３においては、チャネル層２がシリコン基板１，１Ａの法線方向に配置された薄膜トランジスタ３００，３００－１について説明した。
　従って、この発明の実施の形態による薄膜トランジスタは、一主面に凹凸形状がストライプ状または碁盤目状に形成されたシリコン基板と、凹凸形状の凸部の長さ方向に沿って複数の凸部上に配置され、各々がシリコン基板の法線方向に成長した複数のカーボンナノウォール薄膜からなるチャネル層と、複数のカーボンナノウォール薄膜の各々においてカーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接するソース電極と、カーボンナノウォール薄膜の面内方向においてソース電極に対向するように配置され、複数のカーボンナノウォール薄膜の各々において第１の側面に対向する第２の側面に少なくとも接するドレイン電極と、ゲート電極と、複数のカーボンナノウォール薄膜とゲート電極との間に配置された絶縁膜とを備えていればよい。
　また、この発明の実施の形態による薄膜トランジスタの製造方法は、複数のカーボンナノウォール薄膜をチャネル層として用いた薄膜トランジスタの製造方法であって、シリコン基板の一主面に凹凸形状をストライプ状または碁盤目状に形成する第１の工程と、凹凸形状の凸部の長さ方向に沿って複数の凸部上に複数のカーボンナノウォール薄膜を形成する第２の工程と、複数のカーボンナノウォール薄膜の各々においてカーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接するようにソース電極を形成する第３の工程と、カーボンナノウォール薄膜の面内方向においてソース電極に対向するように配置され、複数のカーボンナノウォール薄膜の各々において第１の側面に対向する第２の側面に少なくとも接するようにドレイン電極を形成する第４の工程と、複数のカーボンナノウォール薄膜に対向して絶縁膜を形成する第５の工程と、絶縁膜に接してゲート電極を形成する第６の工程とを備えていればよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　この発明は、薄膜トランジスタおよびその製造方法に適用される。

Claims (9)

  1. 　一主面に凹凸形状がストライプ状または碁盤目状に形成されたシリコン基板と、
    　前記凹凸形状の凸部の長さ方向に沿って複数の凸部上に配置され、各々が前記シリコン基板の法線方向に成長した複数のカーボンナノウォール薄膜からなるチャネル層と、
    　前記複数のカーボンナノウォール薄膜の各々において前記カーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接するソース電極と、
    　前記カーボンナノウォール薄膜の面内方向において前記ソース電極に対向するように配置され、前記複数のカーボンナノウォール薄膜の各々において前記第１の側面に対向する第２の側面に少なくとも接するドレイン電極と、
    　ゲート電極と、
    　前記複数のカーボンナノウォール薄膜と前記ゲート電極との間に配置された絶縁膜とを備える薄膜トランジスタ。
  2. 　前記絶縁膜は、前記シリコン基板の前記一主面と反対側の表面に接して配置され、
    　前記ゲート電極は、前記絶縁膜に接して配置され、
    　前記ソース電極および前記ドレイン電極は、前記凹凸形状の凸部の長さ方向に沿って配置される、請求項１に記載の薄膜トランジスタ。
  3. 　前記絶縁膜は、前記複数のカーボンナノウォール薄膜の各々において前記シリコン基板側と反対側で前記カーボンナノウォール薄膜の厚み方向に平行な第３の側面に接して配置され、
    　前記ゲート電極は、前記絶縁膜に接して配置され、
    　前記ソース電極および前記ドレイン電極は、前記凹凸形状の凸部の長さ方向に沿って配置される、請求項１に記載の薄膜トランジスタ。
  4. 　前記ソース電極は、前記複数のカーボンナノウォール薄膜に対応して設けられ、各々が対応するカーボンナノウォール薄膜の前記第１の側面に少なくとも接して配置された複数のソース電極部材からなり、
    　前記ドレイン電極は、前記複数のカーボンナノウォール薄膜に対応して設けられ、各々が対応するカーボンナノウォール薄膜の前記第２の側面に少なくとも接して配置された複数のドレイン電極部材からなる、請求項２または請求項３に記載の薄膜トランジスタ。
  5. 　前記絶縁膜は、前記複数のカーボンナノウォール薄膜に対応して設けられるとともに前記カーボンナノウォール薄膜の面内方向に沿って配置され、各々が対応するカーボンナノウォール薄膜に接する複数のゲート絶縁膜からなり、
    　前記ゲート電極は、前記複数のゲート絶縁膜に対応して設けられ、各々が対応するゲート絶縁膜に接して配置された複数のゲート電極部材からなり、
    　前記ソース電極および前記ドレイン電極の一方は、前記凸部側において前記シリコン基板中に配置され、
    　前記ソース電極および前記ドレイン電極の他方は、前記シリコン基板の法線方向において前記シリコン基板側と反対側に配置される、請求項１に記載の薄膜トランジスタ。
  6. 　前記絶縁膜は、前記複数のカーボンナノウォール薄膜に対応して設けられるとともに前記カーボンナノウォール薄膜の面内方向に沿って配置され、各々が対応するカーボンナノウォール薄膜に接する複数のゲート絶縁膜からなり、
    　前記ゲート電極は、前記複数のゲート絶縁膜に対応して設けられ、各々が対応するゲート絶縁膜に接して配置された複数のゲート電極部材からなり、
    　前記ソース電極および前記ドレイン電極の一方は、前記複数のカーボンナノウォール薄膜に対応して設けられた複数の第１の電極部材からなり、
    　前記ソース電極および前記ドレイン電極の他方は、前記複数のカーボンナノウォール薄膜に対応して設けられた複数の第２の電極部材からなり、
    　前記複数の第１の電極部材の各々は、対応するカーボンナノウォール薄膜に接する凸部に形成された不純物領域と、前記不純物領域に接して配置された金属領域とを含み、
    　前記複数の第２の電極部材の各々は、対応するカーボンナノウォール薄膜の厚み方向に平行であり、かつ、前記対応するカーボンナノウォール薄膜の前記シリコン基板側と反対側に配置された第３の側面に接する、請求項１に記載の薄膜トランジスタ。
  7. 　複数のカーボンナノウォール薄膜をチャネル層として用いた薄膜トランジスタの製造方法であって、
    　シリコン基板の一主面に凹凸形状をストライプ状または碁盤目状に形成する第１の工程と、
    　前記凹凸形状の凸部の長さ方向に沿って複数の凸部上に複数のカーボンナノウォール薄膜を形成する第２の工程と、
    　前記複数のカーボンナノウォール薄膜の各々において前記カーボンナノウォール薄膜の厚み方向に平行な第１の側面に少なくとも接するようにソース電極を形成する第３の工程と、
    　前記カーボンナノウォール薄膜の面内方向において前記ソース電極に対向するように配置され、複数のカーボンナノウォール薄膜の各々において前記第１の側面に対向する第２の側面に少なくとも接するようにドレイン電極を形成する第４の工程と、
    　前記複数のカーボンナノウォール薄膜に対向して絶縁膜を形成する第５の工程と、
    　前記絶縁膜に接してゲート電極を形成する第６の工程とを備える薄膜トランジスタの製造方法。
  8. 　前記薄膜トランジスタの配置位置以外の領域に形成されたカーボンナノウォール薄膜を酸素ガスを用いたプラズマによって除去する第７の工程を更に備える、請求項７に記載の薄膜トランジスタの製造方法。
  9. 　前記複数のカーボンナノウォール薄膜を水素ガスを用いたプラズマによって処理する第８の工程を更に備え、
    　前記第３および第４の工程は、前記第８の工程に続いて実行される、請求項７または請求項８に記載の薄膜トランジスタの製造方法。
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