WO2014013602A1 - 伝送装置 - Google Patents

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WO2014013602A1
WO2014013602A1 PCT/JP2012/068430 JP2012068430W WO2014013602A1 WO 2014013602 A1 WO2014013602 A1 WO 2014013602A1 JP 2012068430 W JP2012068430 W JP 2012068430W WO 2014013602 A1 WO2014013602 A1 WO 2014013602A1
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WO
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frame
odu
bit rate
tributary
signal
Prior art date
Application number
PCT/JP2012/068430
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English (en)
French (fr)
Inventor
小田嶋渉
古川隼人
片桐徹
Original Assignee
富士通株式会社
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Publication date
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Priority to PCT/JP2012/068430 priority patent/WO2014013602A1/ja
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1652—Optical Transport Network [OTN]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J14/00—Optical multiplex systems
    • H04J14/02—Wavelength-division multiplex systems
    • H04J14/0221—Power control, e.g. to keep the total optical power constant
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
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    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0691—Synchronisation in a TDM node
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0064—Admission Control
    • H04J2203/0067—Resource management and allocation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/0001—Selecting arrangements for multiplex systems using optical switching
    • H04Q11/0005—Switch and router aspects
    • H04Q2011/0037—Operation
    • H04Q2011/0045—Synchronisation

Definitions

  • the present invention relates to a transmission apparatus for transmitting a signal in an optical network.
  • OTN Optical Transport Network
  • ITU International Telecommunication Union
  • An object of the present invention is to reduce the scale or power consumption of a circuit that performs control for mapping a first frame to a second frame in a transmission apparatus that transmits frames.
  • the transmission apparatus includes a first mapping unit that accommodates a first frame storing a client signal in an intermediate frame, and a second bit rate higher than that of the first frame. And a rate controller that controls the bit rate of the intermediate frame based on the bit rate of the first frame and the bit rate of the second frame.
  • the scale or power consumption of a circuit that performs control for mapping the first frame to the second frame can be reduced.
  • FIG. 6 is a diagram (part 1) for explaining the operation of the synchronization detection circuit;
  • FIG. 9 is a second diagram illustrating the operation of the synchronization detection circuit.
  • FIG. 6 is a third diagram illustrating the operation of the synchronization detection circuit. It is a figure which shows an example of the method of notifying the receiving side of the accommodation rate of a tributary slot.
  • FIG. 1 shows an example of an optical transmission system in which a transmission apparatus according to an embodiment of the present invention is used.
  • Each of the transmission apparatuses 1A and 1B can accommodate the client apparatus 2.
  • the transmission apparatuses 1A and 1B are connected by an optical transmission line 3.
  • the transmission apparatus 1A generates a frame for storing a client signal transmitted from the client apparatus 2. Then, the transmission apparatus 1A transmits this frame to the transmission apparatus 1B via the optical transmission path 3. The transmission apparatus 1B reproduces the client signal from the frame received from the transmission apparatus 1A. Then, the transmission apparatus 1B transfers the reproduced client signal to the corresponding client apparatus 2.
  • the transmission apparatus 1A may be referred to as a transmission apparatus on the transmission side.
  • the transmission device 1B may be referred to as a transmission device on the receiving side.
  • the transmission device 1B may have a function of transmitting an optical signal to the transmission device 1A.
  • the transmission device 1A may have a function of receiving an optical signal from the transmission device 1B.
  • OTU frame recommended by the ITU is transmitted between the transmission apparatuses 1A and 1B.
  • the OTU frame has a structure of 4080 bytes ⁇ 4 rows.
  • Control information is stored in the 1st to 16th bytes.
  • the control information includes an OTU overhead, an ODU (Optical channel O Data (Unit) overhead, and an OPU (Optical channel Payload Unit) overhead.
  • the 17th to 3824th bytes are a payload area in which a client signal is stored.
  • FEC Forward Error Correction
  • the OTU frame is generated from an ODU (Optical channel data Unit) frame.
  • the OTU frame has FEC (Forward Error Correction), but the ODU frame does not have FEC.
  • the client signal is stored in the payload of the ODU frame.
  • the OTN provides a plurality of ODU / OTUs having different bit rates. That is, OTN provides, for example, ODU0 (1.244 Gbps), ODU1 (2.498 Gbps), ODU2 (10.037 Gbps), ODU3 (40.319 Gbps), ODU4 (104.794 Gbps), ODUflex (any bit rate), etc. .
  • an ODU with a certain bit rate can be mapped (or multiplexed) to an ODU with another bit rate.
  • four ODU1 frames can be multiplexed into one ODU2 frame.
  • the low-speed ODU may be referred to as “LO_ODU”
  • the high-speed ODU may be referred to as “HO_ODU”.
  • a tributary slot (TS) is used. That is, the LO_ODU signal is once accommodated in the tributary slot. Then, the signal accommodated in the tributary slot is mapped to HO_ODU.
  • the bit rate (or accommodation rate) of the tributary slot is fixed, for example, 1.25 Gbps. Therefore, the number of tributary slots used in the mapping from LO_ODU to HO_ODU is determined based on the bit rate of HO_ODU. For example, when HO_ODU is ODU2 and the bit rate is 10 Gbps, the number of tributary slots used in the mapping is eight. When HO_ODU is ODU3 and the bit rate is 40 Gbps, the number of tributary slots used in the mapping is 32.
  • the number of tributary slots used in mapping is 320.
  • the signals accommodated in each tributary slot are mapped to the HO_ODU payload one byte at a time.
  • the signals of the tributary slots # 1 to # 320 are sequentially accommodated in the payload of the ODU frame.
  • the first 1-byte signal of each of the tributary slots # 1 to # 320 is accommodated in the 17th to 336th bytes of the first row of the ODU frame 1, respectively.
  • signals for the next 1 byte of each of the tributary slots # 1 to # 320 are accommodated in the 337th to 656th bytes of the first row of the ODU frame 1, respectively.
  • the number of tributary slots used in mapping is 800.
  • the signals accommodated in each tributary slot are mapped one byte at a time to the payload of HO_ODU.
  • a frame generation circuit that performs mapping from LO_ODU to HO_ODU to generate an OTU frame may include a circuit that processes a plurality of tributary slot signals in parallel.
  • the frame generation circuit includes a circuit that establishes frame synchronization using a signal accommodated in each tributary slot.
  • the transmission apparatus has a function or a configuration that solves this problem.
  • FIG. 5 shows the configuration of the transmission apparatus on the transmission side.
  • the transmission apparatus 10 includes a client signal processing unit 11, a frame processing unit 12, and an optical transmission module 13.
  • a client device is connected to the transmission device 10. Note that the transmission apparatus 10 corresponds to the transmission apparatus 1A in the example illustrated in FIG.
  • the client signal processing unit 11 terminates the client signal transmitted from the client device.
  • the transmission device 10 can accommodate a plurality of client devices. That is, the client signal processing unit 11 can terminate a plurality of client signals.
  • the frame processing unit 12 generates an OTU frame that accommodates the client signal terminated by the client signal processing unit 11. At this time, the frame processing unit 12 first generates a LO_ODU frame that accommodates the client signal. Subsequently, the frame processing unit 12 maps the LO_ODU frame to the HO_ODU frame. In this mapping, the signal of the LO_ODU frame is once accommodated in the tributary slot. That is, the tributary slot is used as an intermediate frame between the LO_ODU frame and the HO_ODU frame. The frame processing unit 12 can map a plurality of LO_ODU frames to one HO_ODU frame. In this case, a plurality of LO_ODU frames are multiplexed into the HO_ODU frame. Then, the frame processing unit 12 generates an OTU frame from the HO_ODU frame.
  • the optical transmission module 13 generates an optical signal for transmitting the OTU frame generated by the frame processing unit 12. Then, the optical signal generated by the optical transmission module 13 is transmitted to the transmission device on the reception side via the optical transmission path 3.
  • FIG. 6 shows the configuration of the transmission device on the receiving side.
  • the transmission apparatus 20 includes an optical reception module 21, a frame processing unit 22, and a client signal processing unit 23.
  • a client device is connected to the transmission device 20. Note that the transmission apparatus 20 corresponds to the transmission apparatus 1B in the example illustrated in FIG.
  • the optical receiver module 21 receives an optical signal from a transmission device on the transmission side (that is, the transmission device 10 shown in FIG. 5). Then, the optical receiving module 21 converts this optical signal into an electric signal.
  • the frame processing unit 22 reproduces the OTU frame from the output signal of the optical receiving module 21. Then, the frame processing unit 22 reproduces the client signal by processing the OTU frame.
  • the process in which the frame processing unit 22 reproduces the client signal from the OTU frame is substantially the reverse process of the process in which the frame processing unit 12 generates the OTU frame from the client signal.
  • the client signal processing unit 23 transmits the client signal reproduced by the frame reproduction unit 22 to the corresponding client device.
  • the client signal processing unit 23 transmits each client signal to the corresponding client device.
  • the transmission apparatus 10 illustrated in FIG. 5 may include the optical reception module 21, the frame processing unit 22, and the client signal processing unit 23 illustrated in FIG. 6 in order to receive optical signals from other transmission apparatuses. Good.
  • the transmission apparatus 20 illustrated in FIG. 6 includes the client signal processing unit 11, the frame processing unit 12, and the optical transmission module 13 illustrated in FIG. 5 in order to transmit an optical signal to another transmission apparatus. Also good.
  • FIG. 7 is a diagram illustrating the mapping function of the frame processing unit 12 provided in the transmission apparatus on the transmission side.
  • the frame processing unit 12 maps the LO_ODU frame to the HO_ODU frame.
  • the frame processing unit 12 includes a first mapping unit 30, a second mapping 40, and a controller 50 in order to realize this mapping.
  • the ODU frame is input to the first mapping unit 30 via a plurality of LO_ODU # 1 to #n.
  • Each LO_ODU transmits an ODU frame that stores a client signal.
  • the frame processing unit 12 has a function of generating an ODU frame for storing the input client signal.
  • Each LO_ODU transmits, for example, an ODU frame that stores a client signal transmitted from one corresponding client device.
  • the LO_ODU may transmit an ODU frame that stores a multiplexed signal including a plurality of client signals.
  • LO_ODU # 1 to #n are not particularly limited, but are realized by ODU0, ODU1, ODU2, ODU3, ODU4, or ODUflex.
  • ODU2 includes ODU2e.
  • ODU3 shall include ODU3e.
  • bit rates of LO_ODU # 1 to #n are the same in one embodiment. However, the bit rates of LO_ODU # 1 to #n are not necessarily the same.
  • the first mapping unit 30 includes buffers 31-1 to 31-n, a clock signal generator 32, and an output circuit 33.
  • the first mapping unit 30 includes output ports # 1 to #m, although not particularly illustrated.
  • the first mapping unit 30 may have other circuit elements.
  • Buffers 31-1 to 31-n store ODU frames LO_ODU # 1 to #n, respectively.
  • the ODU frame is divided into 4 ⁇ 3824 frame elements, for example.
  • each frame element is 1 byte.
  • These frame elements are sequentially written in the corresponding buffers (31-1 to 31-n).
  • the signals of the first byte to the 3824th byte of the first row of the ODU frame are sequentially written in the corresponding buffers.
  • the 1st to 3824th byte signals in the 2nd row, the 1st to 3824th byte signals in the 3rd row, and the 1st to 3824th byte signals in the 4th row correspond in order. Written to the buffer.
  • the clock signal generator 32 generates a clock signal having a frequency instructed from the controller 50. As will be described later, this frequency corresponds to the bit rate of the tributary slot.
  • the clock signal generated by the clock signal generator 32 is supplied to the output circuit 33.
  • the output circuit 33 uses the clock signal generated by the clock signal generator 32 to read the signals stored in the buffers 31-1 to 31-n. At this time, the output circuit 33 reads a signal byte by byte from, for example, the buffers 31-1 to 31-n. Further, the output circuit 33 guides the signals read from the buffers 31-1 to 31-n to the corresponding output ports # 1 to #m according to instructions given from the controller 50.
  • the output circuit 33 guides the signals read from the buffers 31-1 to 31-n to the corresponding output ports # 1 to #m.
  • Output ports # 1 to #m correspond to tributary slots TS # 1 to #m, respectively. That is, signals output via the output ports # 1 to #m are accommodated in the tributary slots TS # 1 to #m.
  • the output signals of the output ports # 1 to #m are written in buffers 41-1 to 41-m of the second mapping unit 40 described later. Therefore, “accommodating in the tributary slot” is realized in this embodiment by, for example, a process of writing the output signals of the output ports # 1 to #m into the buffers 41-1 to 41-m.
  • the process of reading a signal from the corresponding buffer at the rate specified as the bit rate of the tributary slot is also an example of “accommodating in the tributary slot”. That is, “accommodating in a tributary slot” is not limited to the process of storing a signal in a memory or the like.
  • the first mapping unit 30 accommodates the signals of LO_ODU # 1 to #n in the tributary slots TS # 1 to #m.
  • the bit rate of the tributary slots TS # 1 to #m is specified by the controller 50 as will be described later.
  • the second mapping unit 40 includes buffers 41-1 to 41-m and an output circuit. Buffers 41-1 to 41-m correspond to tributary slots TS # 1 to #m, respectively. Buffers 41-1 to 41-m store the signals of tributary slots TS # 1 to #m, respectively.
  • the output circuit 42 reads out signals stored in the buffers 41-1 to 41-n using a clock signal having a predetermined frequency. This frequency corresponds to the bit rate of the OTN frame transmitted by the transmission apparatus 10. At this time, the output circuit 42 reads out the signals sequentially, for example, byte by byte from the buffers 41-1 to 41-m.
  • the output circuit 42 includes an overhead applying unit 43 and a stuff inserting unit 44.
  • the overhead adding unit 43 generates the overhead of the ODU frame.
  • signals read from the buffers 41-1 to 41-m are stored.
  • the stuff insertion unit 44 writes a stuff bit at the end of the payload of the ODU frame as necessary. Then, the output circuit 42 outputs the generated ODU frame as a HO_ODU frame.
  • the transmission device 10 generates an OTU frame from the HO_ODU frame output from the second mapping unit 40.
  • the OTU frame has FEC as shown in FIG.
  • the controller 50 controls the first mapping unit 30 and the second mapping unit 40 based on the OTU information and the client information.
  • the OTU information includes information indicating the bit rate of the OTU frame transmitted by the transmission apparatus 10.
  • the client information includes information indicating the bit rate of each input client signal shown in FIG.
  • the transmission apparatus 10 receives OTU information and client information from, for example, a network administrator or a network user.
  • the controller 50 recognizes the bit rate of HO_ODU based on the OTU information.
  • the OTU frame is 4 ⁇ 4080 bytes as shown in FIG.
  • the ODU frame does not have FEC, it is 4 ⁇ 3824 bytes. Therefore, the bit rate of HO_ODU and the corresponding OTU bit rate are not the same.
  • the HO_ODU and the corresponding OTU bit rate are assumed to be the same. For example, when the OTU bit rate is 400 Gbps, the corresponding HO_ODU bit rate is also expressed as 400 Gbps.
  • the controller 50 recognizes the bit rates of the respective LO_ODUs # 1 to #n based on the client information. For example, if the client signal is 10 GbE, the controller 50 determines that the corresponding LO_ODU is “ODU2e”.
  • the controller 50 determines the bit rates (or accommodation rates) of the tributary slots TS # 1 to #m based on the bit rates of LO_ODU # 1 to #n and the bit rate of HO_ODU, for example.
  • bit rates of the tributary slots TS # 1 to #m are the same.
  • the bit rate of HO_ODU is 400 Gbps
  • the tributary slots TS # 1 to #m are realized by “10 Gbps ⁇ 40”, “40 Gbps ⁇ 10”, or “100 Gbps ⁇ 4”.
  • bit rate (1.25 Gbps, 10 Gbps, 40 Gbps, 100 Gbps, 400 Gbps, etc.) described in this specification is not an accurate value but an approximate value.
  • 10 Gbps means about 10 Gbps
  • 40 Gbps means about 40 Gbps.
  • each tributary slot TS # 1 to #m is determined to be equal to or higher than the bit rate of LO_ODU # 1 to #n, for example.
  • the tributary slots TS # 1 to #m are realized by “10 Gbps ⁇ 40”.
  • the tributary slots TS # 1 to #m may be realized by “40 Gbps ⁇ 10” or “100 Gbps ⁇ 4”.
  • a configuration in which multiplexed signals of a plurality of client signals (or a plurality of LO_ODUs) are accommodated in one tributary slot TS is preferable.
  • the controller 50 controls the first mapping unit 30 and the second mapping unit 40 based on the bit rates of the tributary slots TS # 1 to #m determined as described above. That is, the clock signal generator 32 generates a clock signal having a frequency corresponding to the bit rate of the tributary slots TS # 1 to #m.
  • the output circuit 33 reads out the signals from the buffers 31-1 to 31-n using the clock signal and outputs the signals. Thereby, the signals of LO_ODU # 1 to #n are accommodated in the tributary slots TS # 1 to #m. Further, the second mapping unit 40 generates a HO_ODU frame from the signals accommodated in the tributary slots TS # 1 to #m.
  • FIG. 8 shows an example of mapping from LO_ODU to HO_ODU.
  • client signals # 1 to # 40 are input to the transmission apparatus 10.
  • Each client signal # 1 to # 40 is 10 GbE. That is, ODU2e frames # 1 to # 40 are input in parallel to the first mapping unit 30 shown in FIG. 7 as LO_ODUs # 1 to # 40.
  • the bit rate of HO_ODU is 400 Gbps.
  • LO_ODU frames # 1 to # 40 are sequentially stored in the corresponding buffers 31-1 to 31-n.
  • the signal of LO_ODU frame # 1 is stored in order in the buffer 31-1.
  • the output circuit 33 uses the clock signal generated by the clock signal generator 32 to read the first one-byte signal (that is, the first frame element) from the buffers 31-1 to 31-n.
  • frame elements A, C, and E are read from LO_ODU frames # 1, # 2, and # 40, respectively.
  • the frequency of the clock signal corresponds to the bit rate of the tributary slots TS # 1 to # 40.
  • the output circuit 33 stores the frame elements read from the buffers 31-1 to 31-n in the corresponding tributary slots TS # 1 to # 40, respectively.
  • frame elements A, C, and E are accommodated at the heads of tributary slots TS # 1, # 2, and # 40, respectively.
  • the output circuit 33 reads the next 1-byte signal (that is, the second frame element) from the buffers 31-1 to 31-n. Then, the output circuit 33 stores the frame elements read from the buffers 31-1 to 31-n in the corresponding tributary slots TS # 1 to # 40, respectively.
  • frame elements B, D, and F are read from LO_ODU frames # 1, # 2, and # 40, respectively. Frame elements B, D, and F are accommodated in the second regions of tributary slots TS # 1, # 2, and # 40, respectively.
  • the output circuit 33 reads frame elements from the buffers 31-1 to 31-n in each clock cycle. Then, the output circuit 33 accommodates the frame elements read from the buffers 31-1 to 31-n in the corresponding tributary slots TS # 1 to # 40. Note that the tributary slot TS is not particularly limited, but is 32 ⁇ 478 bytes.
  • the second mapping unit 40 accommodates signals (frame elements) accommodated in the tributary slots TS # 1 to # 40 in the payload of the HO_ODU frame. That is, the second mapping unit 40 stores the frame elements stored in the tributary slots TS # 1 to # 40 in the 16th to 3824th bytes of the HO_ODU frame, respectively. At this time, in the example shown in FIG. 7, the signals of the tributary slots TS # 1 to # 40 are temporarily stored in the buffers 41-1 to 41-m and then read out in order by the output circuit.
  • the frame elements accommodated at the heads of the tributary slots TS # 1 to # 40 are accommodated sequentially in the 17th to 56th bytes of the first row of the HO_ODU frame.
  • the frame elements A, C, and E accommodated at the heads of the tributary slots TS # 1, # 2, and # 40 are respectively stored in the 17th, 18th, and 56th bytes of the first row of the HO_ODU frame. Contained.
  • the second frame element accommodated in each of the tributary slots TS # 1 to # 40 is accommodated sequentially in the 57th to 96th bytes of the first row of the HO_ODU frame.
  • the frame elements B, D, and F accommodated second in the tributary slots TS # 1, # 2, and # 40 are the 57th, 58th, and 96th bytes of the first row of the HO_ODU frame, respectively. Is housed in.
  • the stuff insertion unit 44 may insert the stuff at the end of the payload area of the HO_ODU frame as necessary.
  • FIG. 9 shows another example of mapping from LO_ODU to HO_ODU.
  • client signals # 1 to # 40 are input to the transmission apparatus 10.
  • Each client signal # 1 to # 40 is 10 GbE as in the example shown in FIG. That is, ODU2e frames # 1 to # 40 are input in parallel to the first mapping unit 30 shown in FIG. 7 as LO_ODUs # 1 to # 40.
  • the bit rate of HO_ODU is 400 Gbps as in the example shown in FIG.
  • the output circuit 33 uses the clock signal generated by the clock signal generator 32 to read the first one-byte signal (first frame element) from each of the buffers 31-1 to 31-n.
  • frame elements A, B, and C are read from LO_ODU frames # 1, # 2, and # 40, respectively.
  • the frequency of the clock signal corresponds to the bit rate of tributary slots TS # 1 to # 10 (that is, 40 Gbps).
  • the output circuit 33 accommodates the frame elements read from the buffers 31-1 to 31-n in the tributary slots TS # 1 to # 10.
  • the output circuit 33 multiplexes four LO_ODUs and accommodates them in the corresponding tributary slot TS.
  • the output circuit 33 multiplexes LO_ODU # 1 to # 4 and accommodates them in the tributary slot TS # 1.
  • the frame element A arranged at the beginning of LO_ODU # 1 is accommodated at the beginning of the tributary slot TS # 1
  • the frame element B arranged at the beginning of LO_ODU # 4 is contained in the tributary slot. It is accommodated in the fourth area of TS # 1.
  • the frame element C arranged at the head of LO_ODU # 40 is accommodated in the fourth area of the tributary slot TS # 10.
  • the frame element arranged at the head of LO_ODU # 37 is accommodated at the head of tributary slot TS # 10.
  • the output circuit 33 reads the next frame element from each of the buffers 31-1 to 31-n in each clock cycle. Then, the output circuit 33 multiplexes the frame elements read from the buffers 31-1 to 31-n and accommodates them in the corresponding tributary slots TS # 1 to # 10.
  • the second mapping unit 40 accommodates the signals accommodated in the tributary slots TS # 1 to # 10 in the payload of the HO_ODU frame.
  • the frame elements accommodated at the heads of the tributary slots TS # 1 to TS # 10 are sequentially accommodated in the 17th to 26th bytes of the first row of the HO_ODU frame.
  • the frame element A accommodated at the head of the tributary slot TS # 1 is accommodated in the 17th byte of the first row of the HO_ODU frame.
  • subsequent data elements of the tributary slots TS # 1 to TS # 10 are accommodated in the remaining payload area of the HO_ODU frame.
  • the fourth frame element accommodated in each of the tributary slots TS # 1 to TS # 10 is sequentially accommodated in the 47th to 56th bytes of the first row of the HO_ODU frame.
  • the frame element B accommodated in the fourth of the tributary slot TS # 1 is accommodated in the 47th byte of the first row of the HO_ODU frame.
  • the frame element C accommodated in the fourth of the tributary slot TS # 10 is accommodated in the 56th byte of the first row of the HO_ODU frame.
  • FIG. 10 shows still another example of mapping from LO_ODU to HO_ODU.
  • client signals # 1 to # 40 are input to the transmission apparatus 10.
  • Each client signal # 1 to # 40 is 10 GbE as in the example shown in FIG. 8 or FIG. That is, ODU2e frames # 1 to # 40 are input in parallel to the first mapping unit 30 shown in FIG. 7 as LO_ODUs # 1 to # 40.
  • the bit rate of HO_ODU is 400 Gbps as in the example shown in FIG. 8 or FIG.
  • the tributary slot TS is slower than LO_ODU. Therefore, the signal of each LO_ODU is distributed to a plurality of tributary slots TS. For example, the signal of LO_ODU # 1 is distributed to tributary slots TS # 1 to # 8, and the signal of LO_ODU # 40 is distributed to tributary slots TS # 313 to # 320.
  • the output circuit 33 reads eight frame elements from each of the LO_ODUs # 1 to # 40 and accommodates them in the corresponding eight tributary slots TS. For example, the output circuit 33 reads eight frame elements from LO_ODU # 1 and stores them in the tributary slots TS # 1 to # 8. In FIG. 10, frame elements A and B of LO_ODU # 1 are accommodated at the heads of tributary slots TS # 1 and # 2, respectively. Further, the output circuit 33 reads eight frame elements from the LO_ODU # 40 and stores them in the tributary slots TS # 313 to # 320. In FIG. 10, the frame element C of LO_ODU # 40 is accommodated at the head of the tributary slot TS # 320.
  • the second mapping unit 40 accommodates the signals accommodated in the tributary slots TS # 1 to # 320 in the payload of the HO_ODU frame.
  • the frame elements accommodated at the heads of the tributary slots TS # 1 to TS320 are accommodated sequentially in the 17th to 336th bytes of the first row of the HO_ODU frame.
  • the frame elements A, B, and C accommodated at the heads of the tributary slots TS # 1, # 2, and # 320 are the 17th byte, 18th byte, and 336th byte in the first row of the HO_ODU frame, respectively. Is housed in.
  • FIG. 11 is a diagram for explaining the calculation of the bit rate of the tributary slot TS and the band loss.
  • the bit rate of the OTN frame transmitted from the transmission apparatus 10 is 449.219 Gbps.
  • the signal of each tributary slot TS is accommodated in the payload of the HO_ODU frame as described above. That is, the signal of each tributary slot TS is accommodated in the 17th to 3824th bytes of the ODU frame.
  • the transmission apparatus 10 provides 40 tributary slots TS # 1 to # 40, as shown in FIG. 11A, the payload area of each row of the ODU frame is 40 bytes in length, and the tributary slot TS #. Assigned to 1 to # 40. Then, in each row, the 17th to 3816th bytes are repeatedly assigned to the tributary slots TS # 1 to # 40. Therefore, 8-byte stuff is inserted at the end of each line of the ODU frame. In this case, the bandwidth of each tributary slot TS # 1 to # 10 is 10.4597 Gbps. Further, the band loss (that is, the ratio of the staff to the band of the entire payload) is about 0.21%.
  • the transmission apparatus 10 When the transmission apparatus 10 provides 10 tributary slots TS # 1 to # 10, as shown in FIG. 11B, the payload area of each row of the ODU frame is 10 bytes in length, and the tributary slot TS #. Assigned to 1 to # 10. Then, in each row, the 17th to 3816th bytes are repeatedly assigned to the tributary slots TS # 1 to # 10. Therefore, 8-byte stuff is inserted at the end of each line of the ODU frame. In this case, the bandwidth of each tributary slot TS # 1 to # 40 is 41.839 Gbps. The band loss is about 0.21%.
  • the payload area of each row of the ODU frame is 4 bytes each in the tributary slot TS #. Assigned to 1 to # 4. Then, in each row, the 17th to 3824th bytes are repeatedly assigned to the tributary slots TS # 1 to # 4. Therefore, no stuff is inserted at the end of each line of the ODU frame. In this case, the bandwidth of each tributary slot TS # 1 to # 4 is 104.817 Gbps. Further, no band loss occurs.
  • FIG. 12 is a diagram showing another embodiment of the mapping function of the frame processing unit 12 provided in the transmission apparatus on the transmission side.
  • the frame processing unit 12 includes a synchronization detection circuit 51, an ODTU buffer 52, a buffer control unit 53, a GMP mapping unit 54, and an OTU frame generation unit 55.
  • the synchronization detection circuit 51 receives a plurality of LO_ODU frames in parallel.
  • the synchronization detection circuit 51 detects frame synchronization on the tributary slot TS.
  • the ODTU buffer 52 stores a plurality of ODTU frames generated from a plurality of LO_ODU frames in order.
  • the buffer control unit 53 controls the timing for reading the ODTU frame from the ODTU buffer 52 based on the synchronization timing detected by the synchronization detection circuit 51.
  • the GMP mapping unit 54 controls mapping from ODTU to HO_ODU.
  • the OTU frame generation unit 55 generates an OTU frame from HO_ODU.
  • FIG. 13 to 15 are diagrams for explaining the operation of the synchronization detection circuit 51.
  • FIG. it is assumed that client signals 1 to 4 are input to the transmission apparatus 10.
  • Each of the client signals 1 to 4 is assumed to be stored in the payload of the LO_ODU frame.
  • eight tributary slots TS # 0 to TS # 7 are used in the mapping from LO_ODU to HO_ODU.
  • the correspondence relationship between the client signals 1 to 4 and the tributary slots TS # 0 to # 7 is as follows.
  • Client signal 1 Client signal accommodated in tributary slots # 0, # 2, # 3 2: Client signal accommodated in tributary slot # 1 3: Client signal accommodated in tributary slots # 4, # 6 4: Accommodated in tributary slots # 5 and # 7
  • the bit rate of the client signal 1 is three times that of the tributary slot TS, and three tributary slots are allocated to the client signal 1.
  • the bit rate of the client signal 2 is the same as that of the tributary slot TS, and one tributary slot is assigned to the client signal 2.
  • the bit rates of the client signals 3 and 4 are each twice that of the tributary slot TS, and two tributary slots are allocated to the client signals 3 and 4 respectively.
  • a 6-byte FAS (Frame Alignment Signal) is provided at the top of the ODU frame.
  • the FAS is provided in the OTU overhead.
  • the FAS has a fixed pattern “F6 F6 F6 28 28 28”.
  • the 3 bytes “pay”, “F6”, and “F6” of the client signal 1 are accommodated in the tributary slots # 0, # 2, and # 3, respectively.
  • One byte “F6” of the client signal 2 is accommodated in the tributary slot # 1.
  • Two bytes “00” and “00” of the client signal 3 are accommodated in the tributary slots # 4 and # 6, respectively.
  • the two bytes “F6” and “F6” of the client signal 4 are accommodated in the tributary slots # 5 and # 7, respectively.
  • LO_ODU for storing client signal 1 is accommodated in tributary slots # 0, # 2, and # 3 periodically, and LO_ODU for storing client signal 2 is accommodated in tributary slot # 1.
  • the LO_ODU for storing the client signal 3 is accommodated in the tributary slots # 4 and # 6, and the LO_ODU for storing the client signal 4 is accommodated in the tributary slots # 5 and # 7.
  • “MFAS” represents Multi ⁇ ⁇ Frame Alignment Signal.
  • Pay represents payload data.
  • the synchronization detection circuit 51 has a shift register shown in FIG. This shift register has 6-stage flip-flop circuits q0 to q5 in order to detect 6-byte synchronization information (ie, FAS). Each flip-flop circuit q0 to q5 stores 8-byte information.
  • FIG. 14 shows a state in which signals at times T1, T2, T3, T4, T5, and T6 are stored in the flip-flop circuits q5, q4, q3, q2, q, and q0, respectively.
  • the synchronization detection circuit 51 sorts the signals stored in the flip-flop circuits q0 to q5 for each tributary slot TS.
  • the client signal 1 is accommodated in the tributary slot TS # 0.
  • the client signal 1 is also accommodated in the tributary slots # 2 and # 3. Therefore, starting from the tributary slot TS # 0 signal (that is, the tributary slot TS # 0 signal at time T1) stored in the flip-flop circuit q5, the client signal 1 should be transmitted in the following order: It is.
  • the client signal 1 is transmitted in the following order. It should be.
  • the synchronization detection circuit 51 has the sort information described above for each of the tributary slots TS # 0 to TS # 8. Then, as shown in FIG. 15, the synchronization detection circuit 51 sorts the signals stored in the flip-flop circuits q0 to q5 with this sort information. For example, when sorting is performed on the tributary slot TS # 0, the signals identified by [0] [2] [3] [8] [10] ⁇ ⁇ [11] are arranged in order, so “pay F6 F6 F6 28 28 ”is obtained.
  • the sorting result for each tributary slot is as shown in FIG.
  • the synchronization detection circuit 51 compares the sorting result obtained for each tributary slot TS # 0 with a predetermined FAS pattern “F6 F6 F6 28 28 28”. In this comparison, in this embodiment, synchronization is detected in the tributary slots TS # 1, # 2, and # 5.
  • the synchronization detection circuit 51 detects synchronization while sequentially storing the signals of the respective tributary slots TS. Then, the frame processing unit 12 processes the frame based on the synchronization timing detected by the synchronization detection circuit 51.
  • the synchronization detection circuit 51 includes shift registers (flip-flop circuits q0 to q5) as shown in FIG.
  • Each flip-flop circuit stores an amount of signal corresponding to the number of tributary slots TS. For example, in the embodiment shown in FIGS. 13 to 15, since the frame processing unit 12 uses eight tributary slots TS # 0 to TS7, each flip-flop circuit stores an 8-byte signal. Then, in the embodiment shown in FIG. 8, since 40 tributary slots TS # 1 to # 40 are used, each flip-flop circuit stores a 40-byte signal. Further, in the embodiment shown in FIG. 10, since 320 tributary slots TS are used, each flip-flop circuit stores a signal of 320 bytes. Then, the synchronization detection circuit 51 processes the signals of all the tributary slots TS in parallel.
  • the number of tributary slots TS is small. Furthermore, if the number of tributary slots TS decreases, the circuit scale of the ODTU buffer 52, buffer control unit 53, and GMP mapping unit 54 shown in FIG. 12 decreases.
  • the transmission apparatus reduces the number of tributary slots by increasing the bit rate of the tributary slots used in the mapping from LO_ODU to HO_ODU.
  • a circuit for transmitting an OTU frame faster than OTU4 can be realized.
  • the circuit scale for frame processing is reduced, and power consumption is also suppressed.
  • the circuit scale of the ODTU buffer 52, the buffer control unit 53, and the GMP mapping unit 54 shown in FIG. 12 is about 1/8.
  • the bit rate of the tributary slot is preferably set to a rate of ODU2 / ODU2e or higher.
  • the controller 50 controls the bit rate of the tributary slot to a bit rate obtained by dividing the bit rate of the HO_ODU frame by a predetermined integer.
  • the controller 50 controls the bit rate of the tributary slot to “10 Gbps” obtained by dividing the bit rate 400 Gbps of the HO_ODU frame by “40”.
  • the first mapping unit 30 accommodates the signal of the LO_ODU frame in H / M tributary slots.
  • the first mapping unit 30 accommodates the LO_ODU frame signal in 40 tributary slots.
  • the frame processing in the transmission device 20 on the reception side corresponds to the reverse processing of the frame processing in the transmission device 10 on the transmission side. Therefore, the transmission apparatus 20 on the receiving side has a function of performing reverse mapping corresponding to the mapping illustrated in FIG.
  • the transmission device 20 on the reception side recognizes the change.
  • the transmission apparatus 10 may notify the transmission apparatus 20 of the accommodation rate of the tributary slot using the OTU overhead of the OTU frame.
  • the accommodation rate of the tributary slot is expressed using the reserved area of the 14th byte of the OTU overhead shown in FIG.
  • the ODU2 accommodation, the ODU2e accommodation, the ODU3 accommodation, and the ODU4 accommodation are normally identified using the 3-bit information.
  • “Normal” indicates that the accommodation rate of the tributary slot is 1.25 Gbps or 2.5 Gbps. “ODU2 accommodation” indicates that the accommodation rate of the tributary slot is equivalent to ODU2. “ODU2e accommodation” indicates that the accommodation rate of the tributary slot is equivalent to ODU2e. “ODU3 accommodation” indicates that the accommodation rate of the tributary slot is equivalent to ODU3. “ODU4 accommodation” indicates that the accommodation rate of the tributary slot is equivalent to ODU4.
  • the transmission device 20 on the reception side may recognize the accommodation rate of the tributary slot in the transmission device 10 on the transmission side by other methods.
  • information indicating the accommodation rate of the tributary slot may be transmitted from the network management apparatus to the transmission apparatuses 10 and 20.

Landscapes

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Abstract

　伝送装置は、クライアント信号を格納する第１のフレームを中間フレームに収容する第１のマッピング部と、中間フレームを第１のフレームよりもビットレートの高い第２のフレームに収容する第２のマッピング部と、第１のフレームのビットレートおよび第２のフレームのビットレートに基づいて、中間フレームのビットレートを制御するレート制御部を有する。

Description

伝送装置
　本発明は、光ネットワークにおいて信号を伝送する伝送装置に係わる。
　光ネットワーク（例えば、コアネットワーク）において信号を伝送するための規格の１つとして、ＩＴＵ（International Telecommunication Union）により勧告されているＯＴＮ（Optical Transport Network）が知られている。ＯＴＮにおいては、クライアントデータは、ＯＴＵ（Optical channel Transport Unit）フレームに格納され伝送される。
　また、近年、光ネットワークのさらなる高速化が要求されている。そして、この要求に応じて、例えば、ＯＤＴＵフレームを生成するフレーム生成装置、ＯＴＮにおいて柔軟にペイロード容量を提供するデジタル伝送システム、ＳＯＮＥＴ（Synchronous Optical Network）に任意の信号をマッピングする方法などが提案されている。
特開２０１０－２１２８９０号公報 特開２０１２－４８３９号公報 特開２００１－６９１０４号公報
　上述のように、光ネットワークの高速化に係わる技術が提案されている。ところが、光ネットワークの高速化を進めると、ＯＴＵフレームを処理する回路の規模が大きくなり、また、消費電力が大きくなるおそれがある。
　本発明の目的は、フレームを伝送する伝送装置において、第１のフレームを第２のフレームにマッピングする制御を行う回路の規模または消費電力を削減することである。
　本発明の１つの態様の伝送装置は、クライアント信号を格納する第１のフレームを中間フレームに収容する第１のマッピング部と、前記中間フレームを前記第１のフレームよりもビットレートの高い第２のフレームに収容する第２のマッピング部と、前記第１のフレームのビットレートおよび前記第２のフレームのビットレートに基づいて、前記中間フレームのビットレートを制御するレート制御部と、を有する。
　上述の態様によれば、フレームを伝送する伝送装置において、第１のフレームを第２のフレームにマッピングする制御を行う回路の規模または消費電力を削減できる。
本発明の実施形態の伝送装置が使用される光伝送システムの一例を示す図である。 ＯＴＵフレームの構成を示す図である。 ３２０個のトリビュタリスロットの信号をＯＤＵフレームに収容する方法を示す図である。 ８００個のトリビュタリスロットの信号をＯＤＵフレームに収容する方法を示す図である。 送信側の伝送装置の構成を示す図である。 受信側の伝送装置の構成を示す図である。 送信側の伝送装置に設けられるフレーム処理部のマッピング機能について説明する図である。 ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングの一例を示す図である。 ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングの他の例を示す図である。 ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングのさらに他の例を示す図である。 トリビュタリスロットのビットレートおよび帯域ロスについて説明する図である。 送信側の伝送装置に設けられるフレーム処理部のマッピング機能の他の例を示す図である。 同期検出回路の動作を説明する図（その１）である。 同期検出回路の動作を説明する図（その２）である。 同期検出回路の動作を説明する図（その３）である。 トリビュタリスロットの収容レートを受信側に通知する方法の一例を示す図である。
　図１は、本発明の実施形態の伝送装置が使用される光伝送システムの一例を示す。伝送装置１Ａ、１Ｂは、それぞれ、クライアント装置２を収容することができる。伝送装置１Ａ、１Ｂは、光伝送路３により接続されている。
　伝送装置１Ａは、クライアント装置２から送信されるクライアント信号を格納するフレームを生成する。そして、伝送装置１Ａは、光伝送路３を介してこのフレームを伝送装置１Ｂへ送信する。伝送装置１Ｂは、伝送装置１Ａから受信するフレームからクライアント信号を再生する。そして、伝送装置１Ｂは、再生したクライアント信号を対応するクライアント装置２へ転送する。
　以下の説明では、伝送装置１Ａを送信側の伝送装置と呼ぶことがある。また、伝送装置１Ｂを受信側の伝送装置と呼ぶことがある。ただし、伝送装置１Ｂは、伝送装置１Ａへ光信号を送信する機能を有していてもよい。また、伝送装置１Ａは、伝送装置１Ｂから光信号を受信する機能を有していてもよい。
　伝送装置１Ａ、１Ｂ間では、ＩＴＵで勧告されているＯＴＵフレームが伝送される。ＯＴＵフレームは、図２に示すように、４０８０バイト×４行の構成を有している。第１～第１６バイトには、制御情報が格納される。制御情報は、ＯＴＵオーバヘッド、ＯＤＵ（Optical channel Data Unit）オーバヘッド、ＯＰＵ（Optical channel Payload Unit）オーバヘッドを含む。第１７～第３８２４バイトは、ペイロード領域であり、クライアント信号が格納される。第３８２５～第４０８０バイトには、ＦＥＣ（Forward Error Correction）が付加される。
　ＯＴＵフレームは、ＯＤＵ（Optical channel Data Unit）フレームから生成される。なお、ＯＴＵフレームはＦＥＣ（Forward Error Correction）を有するが、ＯＤＵフレームはＦＥＣを有していない。
　クライアント信号は、ＯＤＵフレームのペイロードに格納される。ここで、ＯＴＮは、ビットレートの異なる複数のＯＤＵ／ＯＴＵを提供する。即ち、ＯＴＮは、例えば、ＯＤＵ０（1.244Gbps）、ＯＤＵ１（2.498Gbps）、ＯＤＵ２（10.037Gbps）、ＯＤＵ３（40.319Gbps）、ＯＤＵ４（104.794Gbps）、ＯＤＵflex（任意のビットレート）などを提供している。なお、本明細書において記載するビットレートは説明を簡潔にするために、ＯＤＵ０＝1.25Gbps、ＯＤＵ１＝2.5Gbps、ＯＤＵ２＝10Gbps、ＯＤＵ３＝40Gbps、ＯＤＵ４＝100Gbpsと表現する。
　ＯＴＮにおいては、あるビットレートのＯＤＵを他のビットレートにＯＤＵにマッピング（または、多重化）することができる。例えば、４個のＯＤＵ１フレームを１個のＯＤＵ２フレームに多重化することができる。以下の説明では、低速側のＯＤＵを「ＬＯ＿ＯＤＵ）」と呼び、高速側のＯＤＵを「ＨＯ＿ＯＤＵ」と呼ぶことがある。
　ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングにおいては、トリビュタリスロット（ＴＳ：Tributary Slot）が使用される。すなわち、ＬＯ＿ＯＤＵ信号は、いったんトリビュタリスロットに収容される。そして、トリビュタリスロットに収容された信号が、ＨＯ＿ＯＤＵへマッピングされる。
　トリビュタリスロットのビットレート（または、収容レート）は、固定されており、例えば、1.25Gbpsである。したがって、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングにおいて使用されるトリビュタリスロットの数は、ＨＯ＿ＯＤＵのビットレートに基づいて決まる。たとえば、ＨＯ＿ＯＤＵがＯＤＵ２であり、そのビットレートが10Gbpsであるときは、マッピングにおいて使用されるトリビュタリスロットの数は８個である。また、ＨＯ＿ＯＤＵがＯＤＵ３であり、そのビットレートが40Gbpsであるときは、マッピングにおいて使用されるトリビュタリスロットの数は３２個である。
　このような状況下で、光ネットワークのさらなる高速化が要求されている。このため、ＯＴＮにおいても、ＯＤＵ４／ＯＴＵ４の次の世代の規格として400Gbpsおよび1Tbpsの帯域を有する伝送方式が検討されている。この場合、ＯＴＵフレームを伝送する伝送装置は、ＯＤＵ０～ＯＤＵ４から400Gbps／1TbpsＯＤＵへのマッピングを行うことになる。
　例えば、ＨＯ＿ＯＤＵが400Gbpsである場合には、マッピングにおいて使用されるトリビュタリスロットの数は３２０個である。この場合、各トリビュタリスロットに収容されている信号は、図３に示すように、ＨＯ＿ＯＤＵのペイロードに１バイトずつ順番にマッピングされる。
　図３に示す例では、トリビュタリスロット＃１～＃３２０の信号が順番にＯＤＵフレームのペイロードに収容されている。例えば、各トリビュタリスロット＃１～＃３２０の最初の１バイト分の信号が、それぞれ、ＯＤＵフレーム１の１行目の第１７～第３３６バイトに収容されている。続いて、各トリビュタリスロット＃１～＃３２０の次の１バイト分の信号が、それぞれ、ＯＤＵフレーム１の１行目の第３３７～第６５６バイトに収容されている。
　ＨＯ＿ＯＤＵが1Tbpsである場合には、マッピングにおいて使用されるトリビュタリスロットの数は８００個である。この場合、各トリビュタリスロットに収容されている信号は、図４に示すように、ＨＯ＿ＯＤＵのペイロードに１バイトずつ順番にマッピングされる。
　このように、光ネットワークのさらなる高速化を実現する場合、トリビュタリスロットの個数が増加する。ところが、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングを行ってＯＴＵフレームを生成するフレーム生成回路は、複数のトリビュタリスロットの信号を並列に処理する回路を含むことがある。例えば、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングにおいて、フレーム生成回路は、各トリビュタリスロットに収容されている信号を用いてフレーム同期を確立する回路を含む。
　したがって、光ネットワークの高速化に伴ってトリビュタリスロットの個数が増加すると、フレーム生成回路の回路規模および消費電力が大きくなるおそれがある。そこで、以下に説明する実施形態の伝送装置は、この問題を解決する機能または構成を有する。
　図５は、送信側の伝送装置の構成を示す。伝送装置１０は、クライアント信号処理部１１、フレーム処理部１２、光送信モジュール１３を有する。伝送装置１０には、クライアント装置が接続されている。なお、伝送装置１０は、図１に示す例では、伝送装置１Ａに相当する。
　クライアント信号処理部１１は、クライアント装置から送信されるクライアント信号を終端する。なお、伝送装置１０は、複数のクライアント装置を収容することができる。すなわち、クライアント信号処理部１１は、複数のクライアント信号を終端することができる。
　フレーム処理部１２は、クライアント信号処理部１１によって終端されたクライアント信号を収容するＯＴＵフレームを生成する。このとき、フレーム処理部１２は、まず、クライアント信号を収容するＬＯ＿ＯＤＵフレームを生成する。つづいて、フレーム処理部１２は、ＬＯ＿ＯＤＵフレームをＨＯ＿ＯＤＵフレームにマッピングする。このマッピングにおいて、ＬＯ＿ＯＤＵフレームの信号は、いったんトリビュタリスロットに収容される。すなわち、トリビュタリスロットは、ＬＯ＿ＯＤＵフレームとＨＯ＿ＯＤＵフレームとの間の中間フレームとして使用される。なお、フレーム処理部１２は、複数のＬＯ＿ＯＤＵフレームを１つのＨＯ＿ＯＤＵフレームにマッピングすることができる。この場合、複数のＬＯ＿ＯＤＵフレームがＨＯ＿ＯＤＵフレームに多重化される。そして、フレーム処理部１２は、ＨＯ＿ＯＤＵフレームからＯＴＵフレームを生成する。
　光送信モジュール１３は、フレーム処理部１２により生成されるＯＴＵフレームを伝送する光信号を生成する。そして、光送信モジュール１３により生成される光信号は、光伝送路３を介して受信側の伝送装置へ伝送される。
　図６は、受信側の伝送装置の構成を示す。伝送装置２０は、光受信モジュール２１、フレーム処理部２２、クライアント信号処理部２３を有する。伝送装置２０には、クライアント装置が接続されている。なお、伝送装置２０は、図１に示す例では、伝送装置１Ｂに相当する。
　光受信モジュール２１は、送信側の伝送装置（すなわち、図５に示す伝送装置１０）から光信号を受信する。そして、光受信モジュール２１は、この光信号を電気信号に変換する。
　フレーム処理部２２は、光受信モジュール２１の出力信号からＯＴＵフレームを再生する。そして、フレーム処理部２２は、ＯＴＵフレームを処理することによってクライアント信号を再生する。なお、フレーム処理部２２がＯＴＵフレームからクライアント信号を再生する処理は、実質的に、フレーム処理部１２がクライアント信号からＯＴＵフレームを生成する処理の逆処理である。
　クライアント信号処理部２３は、フレーム再生部２２によって再生されたクライアント信号を対応するクライアント装置へ送信する。なお、フレーム処理部２２によって複数のクライアント信号が再生されたときは、クライアント信号処理部２３は、各クライアント信号をそれぞれ対応するクライアント装置へ送信する。
　なお、図５に示す伝送装置１０は、他の伝送装置から光信号を受信するために、図６に示す光受信モジュール２１、フレーム処理部２２、クライアンント信号処理部２３を有していてもよい。同様に、図６に示す伝送装置２０は、他の伝送装置へ光信号を送信するために、図５に示すクライアンント信号処理部１１、フレーム処理部１２、光送信モジュール１３を有していてもよい。
　図７は、送信側の伝送装置に設けられるフレーム処理部１２のマッピング機能について説明する図である。フレーム処理部１２は、上述したように、ＬＯ＿ＯＤＵフレームをＨＯ＿ＯＤＵフレームにマッピングする。そして、フレーム処理部１２は、このマッピングを実現するために、第１のマッピング部３０、第２のマッピング４０、およびコントローラ５０を有する。
　第１のマッピング部３０には、複数のＬＯ＿ＯＤＵ＃１～＃ｎを介してＯＤＵフレームが入力される。各ＬＯ＿ＯＤＵは、クライアント信号を格納するＯＤＵフレームを伝送する。ここで、フレーム処理部１２は、図示しないが、入力クライアント信号を格納するＯＤＵフレームを生成する機能を備えているものとする。各ＬＯ＿ＯＤＵは、例えば、対応する１つのクライアント装置から送信されるクライアイント信号を格納するＯＤＵフレームを伝送する。或いは、ＬＯ＿ＯＤＵは、複数のクライアント信号を含む多重化信号を格納するＯＤＵフレームを伝送してもよい。
　ＬＯ＿ＯＤＵ＃１～＃ｎは、特に限定されるものではないが、ＯＤＵ０、ＯＤＵ１、ＯＤＵ２、ＯＤＵ３、ＯＤＵ４、またはＯＤＵflexにより実現される。ＯＤＵ２は、ＯＤＵ２ｅを含むものとする。ＯＤＵ３は、ＯＤＵ３ｅを含むものとする。また、ＬＯ＿ＯＤＵ＃１～＃ｎのビットレートは、１つの実施例では、互いに同じである。ただし、ＬＯ＿ＯＤＵ＃１～＃ｎのビットレートは、必ずしも互いに同じでなくてもよい。
　第１のマッピング部３０は、バッファ３１－１～３１－ｎ、クロック信号生成器３２、出力回路３３を有する。また、第１のマッピング部３０は、特に図示しないが、出力ポート＃１～＃ｍを有する。なお、第１のマッピング部３０は、他の回路要素を有していてもよい。
　バッファ３１－１～３１－ｎは、それぞれ、ＬＯ＿ＯＤＵ＃１～＃ｎのＯＤＵフレームを格納する。このとき、ＯＤＵフレームは、例えば、４×３８２４個のフレームエレメントに分割される。この場合、各フレームエレメントは、１バイトである。そして、これらのフレームエレメントは、順番に、対応するバッファ（３１－１～３１－ｎ）に書き込まれる。一例としては、最初に、ＯＤＵフレームの第１行の第１バイト～第３８２４バイトの信号が、順番に、対応するバッファに書き込まれる。この後、第２行の第１バイト～第３８２４バイトの信号、第３行の第１バイト～第３８２４バイトの信号、第４行の第１バイト～第３８２４バイトの信号が、順番に、対応するバッファに書き込まれる。
　クロック信号生成器３２は、コントローラ５０から指示される周波数を有するクロック信号を生成する。この周波数は、後で説明するが、トリビュタリスロットのビットレートに対応する。クロック信号生成器３２により生成されるクロック信号は、出力回路３３に供給される。
　出力回路３３は、クロック信号生成器３２により生成されるクロック信号を利用して、バッファ３１－１～３１－ｎに格納されている信号を読み出す。このとき、出力回路３３は、例えば、バッファ３１－１～３１－ｎから１バイトずつ信号を読み出す。また、出力回路３３は、コントローラ５０から与えられる指示に従って、バッファ３１－１～３１－ｎから読み出した信号を対応する出力ポート＃１～＃ｍに導く。
　１つの実施例では、ＬＯ＿ＯＤＵ＃１～＃ｎの数と、出力ポート＃１～＃ｍの数は、互いに同じである。すなわち、ｎ＝ｍである。この場合、出力回路３３は、各バッファ３１－１～３１－ｎから読み出した信号を、対応する出力ポート＃１～＃ｍに導く。
　出力ポート＃１～＃ｍは、それぞれ、トリビュタリスロットＴＳ＃１～＃ｍに対応している。すなわち、出力ポート＃１～＃ｍを介して出力される信号は、トリビュタリスロットＴＳ＃１～＃ｍに収容される。
　ここで、出力ポート＃１～＃ｍの出力信号は、後述する第２のマッピング部４０のバッファ４１－１～４１－ｍに書き込まれる。したがって、「トリビュタリスロットに収容」は、この実施例では、例えば、出力ポート＃１～＃ｍの出力信号をバッファ４１－１～４１－ｍに書き込む処理により実現される。ただし、トリビュタリスロットのビットレートとして指定されたレートで対応するバッファから信号を読み出す処理も、「トリビュタリスロットに収容」の一例である。すなわち、「トリビュタリスロットに収容」は、信号をメモリ等に格納する処理に限定されるものではない。
　このように、第１のマッピング部３０は、ＬＯ＿ＯＤＵ＃１～＃ｎの信号を、トリビュタリスロットＴＳ＃１～＃ｍに収容する。ここで、トリビュタリスロットＴＳ＃１～＃ｍのビットレートは、後で説明するが、コントローラ５０によって指定される。
　第２のマッピング部４０は、バッファ４１－１～４１－ｍ、および出力回路４２を有する。バッファ４１－１～４１－ｍは、それぞれ、トリビュタリスロットＴＳ＃１～＃ｍに対応する。そして、バッファ４１－１～４１－ｍは、それぞれ、トリビュタリスロットＴＳ＃１～＃ｍの信号を格納する。
　出力回路４２は、所定の周波数を有するクロック信号を利用して、バッファ４１－１～４１－ｎに格納されている信号を読み出す。この周波数は、伝送装置１０が送信するＯＴＮフレームのビットレートに対応する。このとき、出力回路４２は、例えば、バッファ４１－１～４１－ｍから１バイトずつ順番に信号を読み出す。
　出力回路４２は、オーバヘッド付与部４３およびスタッフ挿入部４４を有する。オーバヘッド付与部４３は、ＯＤＵフレームのオーバヘッドを生成する。なお、このＯＤＵフレームペイロードには、バッファ４１－１～４１－ｍから読み出される信号が格納される。また、スタッフ挿入部４４は、必要に応じて、ＯＤＵフレームのペイロードの末尾にスタッフビットを書き込む。そして、出力回路４２は、生成したＯＤＵフレームをＨＯ＿ＯＤＵフレームとして出力する。
　なお、伝送装置１０は、第２のマッピング部４０から出力されるＨＯ＿ＯＤＵフレームからＯＴＵフレームを生成する。ＯＴＵフレームは、図２に示すように、ＦＥＣを有している。
　コントローラ５０は、ＯＴＵ情報およびクライアント情報に基づいて、第１のマッピング部３０および第２のマッピング部４０を制御する。ＯＴＵ情報は、伝送装置１０が送信するＯＴＵフレームのビットレートを表す情報を含む。クライアント情報は、図５に示す各入力クライアント信号のビットレートを表す情報を含む。なお、伝送装置１０は、例えば、ネットワーク管理者またはネットワークユーザから、ＯＴＵ情報およびクライアント情報を受け取る。
　コントローラ５０は、ＯＴＵ情報に基づいてＨＯ＿ＯＤＵのビットレートを認識する。ここで、ＯＴＵフレームは、図５に示すように、４×４０８０バイトである。これに対してＯＤＵフレームは、ＦＥＣを有していないので、４×３８２４バイトである。したがって、ＨＯ＿ＯＤＵのビットレートと対応するＯＴＵのビットレートは、互いに同じではない。ただし、以下の説明では、記載を簡潔にするために、ＨＯ＿ＯＤＵおよび対応するＯＴＵのビットレートは、互いに同じであるものとする。たとえば、ＯＴＵのビットレートが400Gbpsであるときは、対応するＨＯ＿ＯＤＵのビットレートも400Gbpsと表記する。
　また、コントローラ５０は、クライアント情報に基づいて、各ＬＯ＿ＯＤＵ＃１～＃ｎのビットレートを認識する。例えば、クライアント信号が１０ＧｂＥであれば、コントローラ５０は、対応するＬＯ＿ＯＤＵが「ＯＤＵ２ｅ」であると判定する。
　そして、コントローラ５０は、例えば、ＬＯ＿ＯＤＵ＃１～＃ｎのビットレートおよびＨＯ＿ＯＤＵのビットレートに基づいて、トリビュタリスロットＴＳ＃１～＃ｍのビットレート（または、収容レート）を決定する。以下では、説明を簡単にするために、トリビュタリスロットＴＳ＃１～＃ｍのビットレートは、互いに同じであるものとする。
　ＨＯ＿ＯＤＵのビットレートがＨであり、各トリビュタリスロットＴＳ＃１～＃ｍのビットレートがＭである場合、Ｈ＝ｍ×Ｍを満たすように、トリビュタリスロットＴＳのビットレートおよび個数が決定される。例えば、ＨＯ＿ＯＤＵのビットレートが400Gbpsである場合、トリビュタリスロットＴＳ＃１～＃ｍは、「10Gbps×40」「40Gbps×10」または「100Gbps×4」により実現される。
　なお、上述したように、この明細書において記載されているビットレート（1.25Gbps、10Gbps、40Gbps、100Gbps、400Gbps等）は、正確な値ではなく、近似的な値である。例えば、「10Gbps」は約10Gbpsを意味し、「40Gbps」は約40Gbpsを意味する。また、上述の「Ｈ＝ｍ×Ｍ」は、近似的な関係を意味する。
　また、各トリビュタリスロットＴＳ＃１～＃ｍのビットレートは、例えば、ＬＯ＿ＯＤＵ＃１～＃ｎのビットレート以上となるように決定される。一例として、各クライアント信号が１０ＧｂＥであるときは、トリビュタリスロットＴＳ＃１～＃ｍは「10Gbps×40」により実現される。なお、各クライアント信号が１０ＧｂＥであるとき、トリビュタリスロットＴＳ＃１～＃ｍを「40Gbps×10」または「100Gbps×4」で実現してもよい。ただし、この場合は、複数のクライアント信号（或いは、複数のＬＯ＿ＯＤＵ）の多重化信号を１つのトリビュタリスロットＴＳに収容する構成が好ましい。
　コントローラ５０は、上述のようにして決定したトリビュタリスロットＴＳ＃１～＃ｍのビットレートに基づいて、第１のマッピング部３０および第２のマッピング部４０を制御する。すなわち、クロック信号生成器３２は、トリビュタリスロットＴＳ＃１～＃ｍのビットレートに対応する周波数のクロック信号を生成する。また、出力回路３３は、このクロック信号を利用してバッファ３１－１～３１－ｎから信号を読み出して出力する。これにより、ＬＯ＿ＯＤＵ＃１～＃ｎの信号が、トリビュタリスロットＴＳ＃１～＃ｍに収容される。また、第２のマッピング部４０は、トリビュタリスロットＴＳ＃１～＃ｍに収容されている信号からＨＯ＿ＯＤＵフレームを生成する。
　図８は、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングの一例を示す。この例では、伝送装置１０には、クライアント信号＃１～＃４０が入力される。各クライアント信号＃１～＃４０は、１０ＧｂＥである。すなわち、図７に示す第１のマッピング部３０には、ＬＯ＿ＯＤＵ＃１～＃４０として、ＯＤＵ２ｅフレーム＃１～＃４０が並列に入力される。ＨＯ＿ＯＤＵのビットレートは、400Gbpsである。トリビュタリスロットＴＳ＃１～＃ｍは、「10Gbps×40」により実現される。すなわち、ｍ＝４０であり、各トリビュタリスロットＴＳ＃１～＃４０のビットレートは10Gbpsである。
　ＬＯ＿ＯＤＵフレーム＃１～＃４０は、対応するバッファ３１－１～３１－ｎに順番に格納される。例えば、ＬＯ＿ＯＤＵフレーム＃１の信号は、バッファ３１－１に順番に格納される。
　出力回路３３は、クロック信号生成器３２により生成されるクロック信号を利用して、バッファ３１－１～３１－ｎからそれぞれ最初の１バイト分の信号（すなわち、最初のフレームエレメント）を読み出す。図８においては、ＬＯ＿ＯＤＵフレーム＃１、＃２、＃４０から、それぞれ、フレームエレメントＡ、Ｃ、Ｅが読み出されている。クロック信号の周波数は、上述したように、トリビュタリスロットＴＳ＃１～＃４０のビットレートに対応している。そして、出力回路３３は、バッファ３１－１～３１－ｎから読み出したフレームエレメントを、それぞれ、対応するトリビュタリスロットＴＳ＃１～＃４０に収容する。図８では、フレームエレメントＡ、Ｃ、Ｅが、それぞれ、トリビュタリスロットＴＳ＃１、＃２、＃４０の先頭に収容されている。
　続いて、出力回路３３は、次のクロックサイクルにおいて、バッファ３１－１～３１－ｎからそれぞれ次の１バイト分の信号（すなわち、２番目のフレームエレメント）を読み出す。そして、出力回路３３は、バッファ３１－１～３１－ｎから読み出したフレームエレメントを、それぞれ、対応するトリビュタリスロットＴＳ＃１～＃４０に収容する。図８では、ＬＯ＿ＯＤＵフレーム＃１、＃２、＃４０から、それぞれ、フレームエレメントＢ、Ｄ、Ｆが読み出されている。フレームエレメントＢ、Ｄ、Ｆは、それぞれトリビュタリスロットＴＳ＃１、＃２、＃４０の２番目の領域に収容される。
　以下、同様に、出力回路３３は、各クロックサイクルにおいて、バッファ３１－１～３１－ｎからそれぞれフレームエレメントを読み出す。そして、出力回路３３は、バッファ３１－１～３１－ｎから読み出したフレームエレメントを、対応するトリビュタリスロットＴＳ＃１～＃４０に収容する。なお、トリビュタリスロットＴＳは、特に限定されるものではないが、３２×４７８バイトである。
　第２のマッピング部４０は、トリビュタリスロットＴＳ＃１～＃４０に収容されている信号（フレームエレメント）をＨＯ＿ＯＤＵフレームのペイロードに収容する。即ち、第２のマッピング部４０は、トリビュタリスロットＴＳ＃１～＃４０に収容されているフレームエレメントを、それぞれ順番に、ＨＯ＿ＯＤＵフレームの第１６～第３８２４バイトに収容する。このとき、トリビュタリスロットＴＳ＃１～＃４０の信号は、図７に示す例では、いったんバッファ４１－１～４１－ｍに格納された後、出力回路４２により順番に読み出される。
　図８に示す例では、各トリビュタリスロットＴＳ＃１～＃４０の先頭に収容されているフレームエレメントが、ＨＯ＿ＯＤＵフレームの第１行目の第１７～第５６バイトに順番に収容される。例えば、トリビュタリスロットＴＳ＃１、＃２、＃４０の先頭に収容されているフレームエレメントＡ、Ｃ、Ｅが、それぞれ、ＨＯ＿ＯＤＵフレームの第１行目の第１７、第１８、第５６バイトに収容されている。
　つづいて、各トリビュタリスロットＴＳ＃１～＃４０の２番目に収容されているフレームエレメントが、ＨＯ＿ＯＤＵフレームの第１行目の第５７～第９６バイトに順番に収容される。例えば、トリビュタリスロットＴＳ＃１、＃２、＃４０の２番目に収容されているフレームエレメントＢ、Ｄ、Ｆが、それぞれ、ＨＯ＿ＯＤＵフレームの第１行目の第５７、第５８、第９６バイトに収容されている。
　以下、同様に、ＨＯ＿ＯＤＵフレームの残りのペイロード領域に、トリビュタリスロットＴＳ＃１～＃４０の後続のデータエレメントが収容される。このとき、スタッフ挿入部４４は、必要に応じて、ＨＯ＿ＯＤＵフレームのペイロード領域の末尾にスタッフを挿入してもよい。
　図９は、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングの他の例を示す。この例では、伝送装置１０には、クライアント信号＃１～＃４０が入力される。各クライアント信号＃１～＃４０は、図８に示す例と同様に、１０ＧｂＥである。すなわち、図７に示す第１のマッピング部３０には、ＬＯ＿ＯＤＵ＃１～＃４０として、ＯＤＵ２ｅフレーム＃１～＃４０が並列に入力される。ＨＯ＿ＯＤＵのビットレートは、図８に示す例と同様に、400Gbpsである。ただし、トリビュタリスロットＴＳ＃１～＃ｍは、図８に示す例とは異なり、「40Gbps×10」により実現される。すなわち、ｍ＝１０であり、各トリビュタリスロットＴＳ＃１～＃１０のビットレートは40Gbpsである。
　出力回路３３は、クロック信号生成器３２により生成されるクロック信号を利用して、バッファ３１－１～３１－ｎからそれぞれ最初の１バイト分の信号（最初のフレームエレメント）を読み出す。図９においては、ＬＯ＿ＯＤＵフレーム＃１、＃２、＃４０から、それぞれ、フレームエレメントＡ、Ｂ、Ｃが読み出されている。ただし、クロック信号の周波数は、トリビュタリスロットＴＳ＃１～＃１０のビットレート（すなわち、40Gbps）に対応する。そして、出力回路３３は、バッファ３１－１～３１－ｎから読み出したフレームエレメントをトリビュタリスロットＴＳ＃１～＃１０に収容する。
　このとき、出力回路３３は、４本のＬＯ＿ＯＤＵを多重化して対応するトリビュタリスロットＴＳに収容する。例えば、出力回路３３は、ＬＯ＿ＯＤＵ＃１～＃４を多重化してトリビュタリスロットＴＳ＃１に収容する。具体的には、ＬＯ＿ＯＤＵ＃１の先頭に配置されているフレームエレメントＡは、トリビュタリスロットＴＳ＃１の先頭に収容され、ＬＯ＿ＯＤＵ＃４の先頭に配置されているフレームエレメントＢは、トリビュタリスロットＴＳ＃１の４番目の領域に収容される。さらに、ＬＯ＿ＯＤＵ＃４０の先頭に配置されているフレームエレメントＣは、トリビュタリスロットＴＳ＃１０の４番目の領域に収容される。なお、図示していないが、ＬＯ＿ＯＤＵ＃３７の先頭に配置されているフレームエレメントは、トリビュタリスロットＴＳ＃１０の先頭に収容される。
　以下、同様に、出力回路３３は、各クロックサイクルにおいて、バッファ３１－１～３１－ｎからそれぞれ次のフレームエレメントを読み出す。そして、出力回路３３は、バッファ３１－１～３１－ｎから読み出したフレームエレメントを、多重化して、対応するトリビュタリスロットＴＳ＃１～＃１０に収容する。
　第２のマッピング部４０は、トリビュタリスロットＴＳ＃１～＃１０に収容されている信号をＨＯ＿ＯＤＵフレームのペイロードに収容する。図９に示す例では、各トリビュタリスロットＴＳ＃１～＃１０の先頭に収容されているフレームエレメントが、ＨＯ＿ＯＤＵフレームの第１行目の第１７～第２６バイトに順番に収容される。例えば、トリビュタリスロットＴＳ＃１の先頭に収容されているフレームエレメントＡは、ＨＯ＿ＯＤＵフレームの第１行目の第１７バイトに収容される。
　以下、同様に、ＨＯ＿ＯＤＵフレームの残りのペイロード領域に、トリビュタリスロットＴＳ＃１～＃１０の後続のデータエレメントが収容される。例えば、各トリビュタリスロットＴＳ＃１～＃１０の４番目に収容されているフレームエレメントが、ＨＯ＿ＯＤＵフレームの第１行目の第４７～第５６バイトに順番に収容される。このとき、トリビュタリスロットＴＳ＃１の４番目に収容されているフレームエレメントＢは、ＨＯ＿ＯＤＵフレームの第１行目の第４７バイトに収容される。また、トリビュタリスロットＴＳ＃１０の４番目に収容されているフレームエレメントＣは、ＨＯ＿ＯＤＵフレームの第１行目の第５６バイトに収容される。
　図１０は、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングのさらに他の例を示す。この例では、伝送装置１０には、クライアント信号＃１～＃４０が入力される。各クライアント信号＃１～＃４０は、図８または図９に示す例と同様に、１０ＧｂＥである。すなわち、図７に示す第１のマッピング部３０には、ＬＯ＿ＯＤＵ＃１～＃４０として、ＯＤＵ２ｅフレーム＃１～＃４０が並列に入力される。ＨＯ＿ＯＤＵのビットレートは、図８または図９に示す例と同様に、400Gbpsである。ただし、トリビュタリスロットＴＳ＃１～＃ｍは、図８および図９に示す例とは異なり、「1.25Gbps×320」によって実現される。すなわち、ｍ＝３２０であり、各トリビュタリスロットＴＳ＃１～＃３２０のビットレートは1.25Gbpsである。
　この実施例では、トリビュタリスロットＴＳは、ＬＯ＿ＯＤＵよりも低速である。よって、各ＬＯ＿ＯＤＵの信号は、複数のトリビュタリスロットＴＳに分配される。例えば、ＬＯ＿ＯＤＵ＃１の信号は、トリビュタリスロットＴＳ＃１～＃８に分配され、ＬＯ＿ＯＤＵ＃４０の信号は、トリビュタリスロットＴＳ＃３１３～＃３２０に分配される。
　出力回路３３は、各ＬＯ＿ＯＤＵ＃１～＃４０から８個のフレームエレメントを読み出し、対応する８本のトリビュタリスロットＴＳに収容する。例えば、出力回路３３は、ＬＯ＿ＯＤＵ＃１から８個のフレームエレメントを読み出してトリビュタリスロットＴＳ＃１～＃８に収容する。図１０においては、ＬＯ＿ＯＤＵ＃１のフレームエレメントＡ、Ｂは、それぞれ、トリビュタリスロットＴＳ＃１、＃２の先頭に収容されている。また、出力回路３３は、ＬＯ＿ＯＤＵ＃４０から８個のフレームエレメントを読み出してトリビュタリスロットＴＳ＃３１３～＃３２０に収容する。図１０においては、ＬＯ＿ＯＤＵ＃４０のフレームエレメントＣは、トリビュタリスロットＴＳ＃３２０の先頭に収容されている。
　第２のマッピング部４０は、トリビュタリスロットＴＳ＃１～＃３２０に収容されている信号をＨＯ＿ＯＤＵフレームのペイロードに収容する。図１０に示す例では、各トリビュタリスロットＴＳ＃１～＃３２０の先頭に収容されているフレームエレメントが、ＨＯ＿ＯＤＵフレームの第１行目の第１７～第３３６バイトに順番に収容される。例えば、トリビュタリスロットＴＳ＃１、＃２、＃３２０の先頭に収容されているフレームエレメントＡ、Ｂ、Ｃは、それぞれＨＯ＿ＯＤＵフレームの第１行目の第１７バイト、第１８バイト、第３３６バイトに収容されている。
　図１１は、トリビュタリスロットＴＳのビットレートの計算、および帯域ロスについて説明する図である。ここでは、伝送装置１０から送信されるＯＴＮフレームのビットレートが449.219Gbpsであるものとする。
　各トリビュタリスロットＴＳの信号は、上述したように、ＨＯ＿ＯＤＵフレームのペイロードに収容される。すなわち、各トリビュタリスロットＴＳの信号は、ＯＤＵフレームの第１７～３８２４バイトに収容される。
　伝送装置１０が４０個のトリビュタリスロットＴＳ＃１～＃４０を提供するときは、図１１（ａ）に示すように、ＯＤＵフレームの各行のペイロード領域が、４０バイトずつ、トリビュタリスロットＴＳ＃１～＃４０に割り当てられる。そうすると、各行において、第１７～第３８１６バイトがトリビュタリスロットＴＳ＃１～＃４０に繰り返し割り当てられることになる。よって、ＯＤＵフレームの各行の末尾には、８バイトのスタッフが挿入される。この場合、各トリビュタリスロットＴＳ＃１～＃１０の帯域は10.4597Gbpsとなる。また、帯域ロス（すなわち、ペイロード全体の帯域に対するスタッフの割合）は、約０．２１パーセントである。
　伝送装置１０が１０個のトリビュタリスロットＴＳ＃１～＃１０を提供するときは、図１１（ｂ）に示すように、ＯＤＵフレームの各行のペイロード領域が、１０バイトずつ、トリビュタリスロットＴＳ＃１～＃１０に割り当てられる。そうすると、各行において、第１７～第３８１６バイトがトリビュタリスロットＴＳ＃１～＃１０に繰り返し割り当てられることになる。よって、ＯＤＵフレームの各行の末尾には、８バイトのスタッフが挿入される。この場合、各トリビュタリスロットＴＳ＃１～＃４０の帯域は41.839Gbpsとなる。また、帯域ロスは、約０．２１パーセントである。
　伝送装置１０が４０個のトリビュタリスロットＴＳ＃１～＃４を提供するときは、図１１（ｃ）に示すように、ＯＤＵフレームの各行のペイロード領域が、４バイトずつ、トリビュタリスロットＴＳ＃１～＃４に割り当てられる。そうすると、各行において、第１７～第３８２４バイトがトリビュタリスロットＴＳ＃１～＃４に繰り返し割り当てられることになる。したがって、ＯＤＵフレームの各行の末尾にスタッフは挿入されない。この場合、各トリビュタリスロットＴＳ＃１～＃４の帯域は104.817Gbpsとなる。また、帯域ロスは、発生しない。
　図１２は、送信側の伝送装置に設けられるフレーム処理部１２のマッピング機能の他の実施例を示す図である。この実施例では、フレーム処理部１２は、同期検出回路５１、ＯＤＴＵバッファ５２、バッファ制御部５３、ＧＭＰマッピング部５４、ＯＴＵフレーム生成部５５を有する。
　同期検出回路５１には、複数のＬＯ＿ＯＤＵフレームが並列に入力される。そして、同期検出回路５１は、トリビュタリスロットＴＳ上でフレーム同期を検出する。ＯＤＴＵバッファ５２は、複数のＬＯ＿ＯＤＵフレームから生成される複数のＯＤＴＵフレームをそれぞれ順番に格納する。バッファ制御部５３は、同期検出回路５１により検出される同期タイミングに基づいて、ＯＤＴＵバッファ５２からＯＤＴＵフレームを読み出すタイミングを制御する。ＧＭＰマッピング部５４は、ＯＤＴＵからＨＯ＿ＯＤＵへのマッピングを制御する。ＯＴＵフレーム生成部５５は、ＨＯ＿ＯＤＵからＯＴＵフレームを生成する。
　図１３～図１５は、同期検出回路５１の動作を説明する図である。ここでは、伝送装置１０にクライアント信号１～４が入力されるものとする。各クライアント信号１～４は、それぞれ、ＬＯ＿ＯＤＵフレームのペイロードに格納されるものとする。また、説明を簡単にするために、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングにおいて８個のトリビュタリスロットＴＳ＃０～＃７を使用するものとする。クライアント信号１～４とトリビュタリスロットＴＳ＃０～＃７との対応関係は、以下の通りである。
クライアント信号１：トリビュタリスロット＃０、＃２、＃３に収容される
クライアント信号２：トリビュタリスロット＃１に収容される
クライアント信号３：トリビュタリスロット＃４、＃６に収容される
クライアント信号４：トリビュタリスロット＃５、＃７に収容される
　このように、クライアント信号１のビットレートは、トリビュタリスロットＴＳの３倍であり、クライアント信号１には３つのトリビュタリスロットが割り当てられる。クライアント信号２のビットレートは、トリビュタリスロットＴＳと同じであり、クライアント信号２には１つのトリビュタリスロットが割り当てられる。クライアント信号３、４のビットレートは、それぞれトリビュタリスロットＴＳの２倍であり、クライアント信号３、４にはそれぞれ２つのトリビュタリスロットが割り当てられる。
　ＯＤＵフレームの先頭には、６バイトのＦＡＳ（Frame Alignment Signal）が設けられている。ＦＡＳは、ＯＴＵオーバヘッドの中に設けられる。また、ＦＡＳは、この実施例では、固定パターン「F6 F6 F6 28 28 28」を有する。
　図１３に示す時刻Ｔ１において、クライアント信号１の３バイト「pay」「F6」「F6」がそれぞれトリビュタリスロット＃０、＃２、＃３に収容される。クライアント信号２の１バイト「F6」がトリビュタリスロット＃１に収容される。クライアント信号３の２バイト「00」「00」がそれぞれトリビュタリスロット＃４、＃６に収容される。そして、クライアント信号４の２バイト「F6」「F6」がそれぞれトリビュタリスロット＃５、＃７に収容される。
　以下、同様に、定期的に、クライアイント信号１を格納するＬＯ＿ＯＤＵがトリビュタリスロット＃０、＃２、＃３に収容され、クライアイント信号２を格納するＬＯ＿ＯＤＵがトリビュタリスロット＃１に収容され、クライアイント信号３を格納するＬＯ＿ＯＤＵがトリビュタリスロット＃４、＃６に収容され、クライアイント信号４を格納するＬＯ＿ＯＤＵがトリビュタリスロット＃５、＃７に収容される。なお、図１３において「MFAS」はMulti Frame Alignment Signalを表す。「pay」はペイロードデータを表す。
　同期検出回路５１は、図１４に示すシフトレジスタを有する。このシフトレジスタは、６バイトの同期情報（すなわち、ＦＡＳ）を検出するために、６段のフリップフロップ回路ｑ０～ｑ５を有する。各フリップフロップ回路ｑ０～ｑ５は、８バイトの情報を格納する。
　このシフトレジスタには、図１３に示すトリビュタリスロットＴＳ＃０～＃７に収容された信号が順番に入力される。図１４は、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６の信号が、それぞれフリップフロップ回路ｑ５、ｑ４、ｑ３、ｑ２、ｑ、ｑ０に格納されている状態を示している。
　同期検出回路５１は、フリップフロップ回路ｑ０～ｑ５に格納されている信号を、各トリビュタリスロットＴＳに対してソートする。例えば、トリビュタリスロットＴＳ＃０には、クライアンント信号１が収容されている。ここで、クライアント信号１は、トリビュタリスロット＃２、＃３にも収容されている。よって、フリップフロップ回路ｑ５に格納されているトリビュタリスロットＴＳ＃０信号（すなわち、時刻Ｔ１のトリビュタリスロットＴＳ＃０信号）を起点とすると、クライアント信号１は、以下の順番に伝送されるはずである。
フリップフロップ回路ｑ５に格納されているＴＳ＃０信号[0]
フリップフロップ回路ｑ５に格納されているＴＳ＃２信号[2]
フリップフロップ回路ｑ５に格納されているＴＳ＃３信号[3]
フリップフロップ回路ｑ４に格納されているＴＳ＃０信号[8]
フリップフロップ回路ｑ４に格納されているＴＳ＃２信号[10]
フリップフロップ回路ｑ４に格納されているＴＳ＃３信号[11]
　同様に、フリップフロップ回路ｑ５に格納されているトリビュタリスロットＴＳ＃２信号（すなわち、時刻Ｔ１のトリビュタリスロットＴＳ＃２信号）を起点とすると、クライアント信号１は、以下の順番に伝送されるはずである。
フリップフロップ回路ｑ５に格納されているＴＳ＃２信号[2]
フリップフロップ回路ｑ５に格納されているＴＳ＃３信号[3]
フリップフロップ回路ｑ４に格納されているＴＳ＃０信号[8]
フリップフロップ回路ｑ４に格納されているＴＳ＃２信号[10]
フリップフロップ回路ｑ４に格納されているＴＳ＃３信号[11]
フリップフロップ回路ｑ３に格納されているＴＳ＃０信号[16]
　同期検出回路５１は、各トリビュタリスロットＴＳ＃０～＃８に対して、上述のソート情報を有している。そして、同期検出回路５１は、図１５に示すように、このソート情報で、フリップフロップ回路ｑ０～ｑ５に格納されている信号をソートする。例えば、トリビュタリスロットＴＳ＃０に対してソートを実行すると、[0] [2] [3] [8] [10] [11]で識別される信号が順番に並べられるので、「pay F6 F6 F6 28 28」が得られる。各トリビュタリスロットについてのソート結果は、図１５に示す通りである。
　さらに、同期検出回路５１は、各トリビュタリスロットＴＳ＃０に対して得られるソート結果と、予め決められているＦＡＳパターン「F6 F6 F6 28 28 28」とを比較する。この比較において、この実施例では、トリビュタリスロットＴＳ＃１、＃２、＃５において同期が検出されている。
　このように、同期検出回路５１は、各トリビュタリスロットＴＳの信号を順番に格納しながら同期を検出する。そして、フレーム処理部１２は、同期検出回路５１により検出される同期タイミングに基づいてフレームを処理する。
　ここで、同期検出回路５１は、図１４に示すように、シフトレジスタ（フリップフロップ回路ｑ０～ｑ５）を有する。そして、各フリップフロップ回路は、トリビュタリスロットＴＳの数に応じた量の信号を格納する。たとえば、図１３～図１５に示す実施例では、フレーム処理部１２は８個のトリビュタリスロットＴＳ＃０～＃７を使用するので、各フリップフロップ回路は８バイトの信号を格納する。そうすると、図８に示す実施例では、４０個のトリビュタリスロットＴＳ＃１～＃４０が使用されるので、各フリップフロップ回路は４０バイトの信号を格納する。さらに、図１０に示す実施例では、３２０個のトリビュタリスロットＴＳが使用されるので、各フリップフロップ回路は３２０バイトの信号を格納する。そして、同期検出回路５１は、すべてのトリビュタリスロットＴＳの信号を並列に処理する。
　ところが、並列に処理する信号の数が増加すると、回路内のタイミングの調整が困難になる。すなわち、トリビュタリスロットＴＳの数が増加すると、同期検出回路５１の内部のタイミング調整が困難になる。したがって、上述のような回路内のタイミング調整の困難性を考えると、トリビュタリスロットＴＳの数が少ないことが好ましい。さらに、トリビュタリスロットＴＳの数が少なくなれば、図１２に示すＯＤＴＵバッファ５２、バッファ制御部５３、ＧＭＰマッピング部５４の回路規模が小さくなる。
　そこで、本発明の実施形態の伝送装置は、ＬＯ＿ＯＤＵからＨＯ＿ＯＤＵへのマッピングにおいて使用されるトリビュタリスロットのビットレートを高速化することによって、トリビュタリスロットの数を少なくする。これにより、ＯＴＵ４よりも高速なＯＴＵフレームを伝送するための回路を実現することができる。また、トリビュタリスロットの数を少なくすることで、フレーム処理のための回路の規模が小さくなり、消費電力も抑制される。たとえば、トリビュタリスロットのビットレートを1.25Gbpsから10Gbpsに高速化すると、トリビュタリスロットの個数が８分の１になり、フレーム処理部１２の回路規模および／または消費電力も大幅に削減される。この場合、図１２に示すＯＤＴＵバッファ５２、バッファ制御部５３、ＧＭＰマッピング部５４の回路規模は、約８分の１となる。
　トリビュタリスロットの数を少なくするためには、トリビュタリスロットのビットレートをＬＯ＿ＯＤＵフレームのビットレート以上に制御することが好ましい。たとえば、ＨＯ＿ＯＤＵがＯＤＵ４よりも高速である場合には、トリビュタリスロットのビットレートは、ＯＤＵ２／ＯＤＵ２ｅまたはそれ以上のレートに設定することが好ましい。
　このとき、コントローラ５０は、トリビュタリスロットのビットレートを、ＨＯ＿ＯＤＵフレームのビットレートを所定の整数で割り算することにより得られるビットレートに制御する。図９に示す例では、コントローラ５０は、トリビュタリスロットのビットレートを、ＨＯ＿ＯＤＵフレームのビットレート400Gbpsを「４０」で割り算することで得られる「10Gbps」に制御する。
　換言すれば、ＨＯ＿ＯＤＵフレームのビットレートをＨ、トリビュタリスロットのビットレートをＭとしたとき、第１のマッピング部３０は、ＬＯ＿ＯＤＵフレームの信号をＨ／Ｍ個のトリビュタリスロットに収容する。図９に示す例では、H=400Gbps、M=10Gbpsであり、第１のマッピング部３０は、ＬＯ＿ＯＤＵフレームの信号を４０個のトリビュタリスロットに収容する。
　なお、受信側の伝送装置２０におけるフレーム処理は、送信側の伝送装置１０におけるフレーム処理の逆処理に相当する。したがって、受信側の伝送装置２０は、図７に示すマッピングに対応する逆マッピングを行う機能を有する。
　また、送信側の伝送装置１０でトリビュタリスロットＴＳの収容レート（すなわち、トリビュタリスロットのビットレート）を変更したときは、受信側の伝送装置２０はその変更を認識する。一例としては、伝送装置１０は、ＯＴＵフレームのＯＴＵオーバヘッドを利用して、トリビュタリスロットの収容レートを伝送装置２０へ通知してもよい。この場合、たとえば、図１６に示すＯＴＵオーバヘッドの第１４バイトのリザーブ領域を利用して、トリビュタリスロットの収容レートが表される。図１６に示す実施例では、３ビットの情報を利用して、通常、ＯＤＵ２収容、ＯＤＵ２ｅ収容、ＯＤＵ３収容、ＯＤＵ４収容が識別される。
　「通常」は、トリビュタリスロットの収容レートが1.25Gbpsまたは2.5Gbpsであることを表す。「ＯＤＵ２収容」は、トリビュタリスロットの収容レートがＯＤＵ２相当であることを表す。「ＯＤＵ２ｅ収容」は、トリビュタリスロットの収容レートがＯＤＵ２ｅ相当であることを表す。「ＯＤＵ３収容」は、トリビュタリスロットの収容レートがＯＤＵ３相当であることを表す。「ＯＤＵ４収容」は、トリビュタリスロットの収容レートがＯＤＵ４相当であることを表す。
　ただし、受信側の伝送装置２０は、他の方法で送信側の伝送装置１０におけるトリビュタリスロットの収容レートを認識してもよい。例えば、ネットワーク管理装置から伝送装置１０、２０へトリビュタリスロットの収容レートを表す情報が送信されてもよい。

Claims (5)

  1. 　クライアント信号を格納する第１のフレームを中間フレームに収容する第１のマッピング部と、
    　前記中間フレームを前記第１のフレームよりもビットレートの高い第２のフレームに収容する第２のマッピング部と、
    　前記第１のフレームのビットレートおよび前記第２のフレームのビットレートに基づいて、前記中間フレームのビットレートを制御するレート制御部と、
    　を有する伝送装置。
  2. 　前記レート制御部は、前記中間フレームのビットレートを前記第１のフレームのビットレート以上に制御する
    　ことを特徴とする請求項１に記載の伝送装置。
  3. 　前記レート制御部は、前記中間フレームのビットレートを、前記第２のフレームのビットレートを所定の整数で割り算することで得られるビットレートに制御する
    　ことを特徴とする請求項２に記載の伝送装置。
  4. 　前記第２のフレームのビットレートをＨ、前記中間フレームのビットレートをＭとしたとき、前記第１のマッピング部は、前記第１のフレームの信号をＨ／Ｍ個の中間フレームに収容する
    　ことを特徴とする請求項１に記載の伝送装置。
  5. 　複数のクライアント信号をそれぞれ収容する複数の低速ＯＤＵを複数のトリビュタリスロットに収容する第１のマッピング部と、
    　前記トリビュタリスロットを前記低速ＯＤＵよりもビットレートの高い高速ＯＤＵに収容する第２のマッピング部と、
    　前記第２のマッピング部により前記高速ＯＤＵに収容された信号からＯＴＵフレームを生成して伝送路へ出力する送信モジュールと、
    　前記低速ＯＤＵのビットレートおよび前記高速ＯＤＵのビットレートに基づいて、前記トリビュタリスロットの収容レートを制御するレート制御部と、
    　を有する伝送装置。
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