WO2013157786A1 - 배면에 패턴을 갖는 기판을 구비하는 발광다이오드 및 그의 제조방법 - Google Patents

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WO2013157786A1
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light emitting
pattern
forming
emitting diode
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이정훈
조대성
남기범
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서울옵토디바이스주식회사
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a light emitting diode.
  • the light emitting diode includes an n-type semiconductor layer, a p-type semiconductor layer, and an active layer positioned between the n-type and p-type semiconductor layers, and a forward electric field is applied to the n-type and p-type semiconductor layers. Electrons and holes are injected into the active layer, and electrons and holes injected into the active layer recombine to emit light.
  • the efficiency of the light emitting diode is determined by the light extraction efficiency, which is an internal quantum efficiency and an external quantum efficiency.
  • the light extraction efficiency In order to increase the light extraction efficiency, there is a method of growing a semiconductor layer on the uneven pattern after forming the uneven pattern on the substrate, such as a patterned sapphire substrate (PSS).
  • PSS patterned sapphire substrate
  • the problem to be solved by the present invention is to provide a light emitting diode and a method of manufacturing the light extraction efficiency is improved.
  • One aspect of the present invention to achieve the above object provides a method of manufacturing a light emitting diode.
  • a substrate having a front side and a back side is provided.
  • An uneven pattern is formed in the rear surface.
  • a light emitting semiconductor layer is formed by sequentially laminating a first type semiconductor layer, an active layer, and a second type semiconductor layer on the entire surface of the substrate having the uneven pattern.
  • the light emitting semiconductor layer and the substrate are separated into a plurality of light emitting cells.
  • the forming of the uneven pattern may include forming a separation groove having an inlet greater than a bottom in the separation region and the region adjacent thereto, and forming the uneven pattern in the light emitting cell regions.
  • a first mask pattern exposing the isolation region and the region adjacent thereto may be formed on the rear surface of the substrate, and the separation region may be laser scribed.
  • the separation groove may be formed by wet etching the back surface of the laser scribed substrate using the first mask pattern as a mask.
  • a second mask pattern may be formed to fill the separation groove, and the uneven pattern may be formed by wet etching the back surface of the substrate using the second mask pattern as a mask.
  • the second mask pattern may be formed to fill the separation groove and expose portions of each of the light emitting cell regions, and the uneven pattern may be dried by using the second mask pattern as a mask on the back surface of the substrate. It can be formed by etching.
  • the method may further include laser scribing the separation region before forming the separation groove.
  • the separation groove and the concave-convex pattern may be simultaneously formed by wet etching the back surface of the laser scribed substrate.
  • a first mask pattern may be formed on the separation region and the region adjacent thereto. Thereafter, the rear surface may be etched using the first mask pattern as a mask to form trenches in the rear surface.
  • the uneven pattern may be formed in the bottom surface of the trench.
  • a reflective layer may be formed on the uneven pattern.
  • the light emitting diode includes a substrate having a front surface and a back surface. An uneven pattern is disposed in the rear surface of the substrate. A first type semiconductor layer, an active layer, and a second type semiconductor layer, which are sequentially stacked on the front surface of the substrate, are disposed.
  • the sidewall of the substrate may have an inclined surface that decreases the width of the substrate toward the rear surface.
  • a phosphor layer may be disposed on the uneven pattern.
  • the substrate may include a trench in the rear surface, and the uneven pattern may be located in a bottom surface of the trench.
  • a reflective film may be disposed on the uneven pattern.
  • an uneven pattern may be formed in the rear surface of the substrate to improve light extraction efficiency.
  • the semiconductor layer may be formed on the entire surface after the concave-convex pattern is formed in the back surface of the substrate, so that the protective film may not be required. Therefore, there may be an effect of reducing the cost by reducing the process step.
  • FIGS. 1A to 1G are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.
  • 3A and 3C are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • 4A and 4B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • 5A and 5E are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • a layer is referred to herein as being “on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween.
  • the directional expression of the upper portion, the upper portion, and the upper surface may be understood as the meaning of the lower portion, the lower portion, the lower surface, and the like.
  • the expression of the spatial direction should be understood in the relative direction and not limitedly as it means the absolute direction.
  • the "first” or “second” is not intended to limit any of the components herein, but should be understood as a term for distinguishing the components.
  • the substrate 10 includes sapphire (Al 2 O 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (AlN), gallium oxide (Ga 2 O 3 ), or a silicon substrate.
  • the substrate 10 may be a nitride semiconductor substrate, for example, a GaN substrate.
  • the substrate 10 has a plurality of light emitting cell regions UC and isolation regions SL disposed therebetween.
  • the substrate 10 has a front surface 10_fs and a rear surface 10_bs.
  • the first mask pattern 51 may be formed on the back surface 10_bs.
  • the back surface 10_bs may be an N-face.
  • the first mask pattern 51 may be a photoresist pattern.
  • the first mask pattern 51 may expose the separation region SL and a region adjacent thereto.
  • An isolation groove 10a may be formed in the isolation region SL exposed by the first mask pattern 51.
  • the separation groove 10a may be formed using a laser scribing method. The width of the inlet and the bottom of the separation groove 10a may be substantially the same.
  • a wet etching solution may be applied to the back surface 10_bs of the substrate on which the separation groove 10a is formed.
  • the back surface 10_bs of the substrate may be wet etched using the first mask pattern 51 as a mask.
  • the side surface of the separation groove 10a is preferentially etched relative to the bottom surface of the separation groove 10a, so that the separation groove 10a has a V-shaped shape in which the width of the inlet is larger than the width of the floor.
  • the wet etching solution may be a sulfuric acid-phosphate mixed solution or KOH solution.
  • the wet etching solution may be a heated solution.
  • the first mask pattern 51 may be removed. Thereafter, a second mask pattern 52 may be formed to fill the separation grooves 10a and expose the light emitting cell regions UC between the separation grooves 10a.
  • the second mask pattern 52 may be a photoresist pattern.
  • the second mask pattern 52 forms a photoresist layer (not shown) filling the separation groove 10a on the rear surface of the substrate from which the first mask pattern 51 is removed, and then the photoresist layer is formed. It can be formed by etching back.
  • the wet etching solution may be applied to the back surface 10_bs of the substrate where the light emitting cell regions UC are exposed.
  • the back surface 10_bs of the substrate may be wet-etched using the second mask pattern 52 as a mask, so that the uneven patterns 10c may be formed in the light emitting cell regions UC.
  • the recessed portions of the uneven patterns 10c may have a V-shape.
  • the wet etching solution may be a sulfuric acid-phosphate mixed solution or KOH solution.
  • the wet etching solution may be a heated solution.
  • an insulating layer 11 may be formed on the back surface 10_bs of the substrate.
  • the insulating layer 11 may be a silicon oxide layer.
  • the insulating layer 11 may fill all of the recess portions of the separation groove 10a and the uneven pattern 10c, and an upper surface thereof may be substantially flat.
  • the first conductive semiconductor layer 21, the active layer 22, and the second conductive semiconductor layer 23 may be formed on the front surface 10_fs of the substrate on which the insulating layer 11 is formed. have.
  • the first conductive semiconductor layer 21, the active layer 22, and the second conductive semiconductor layer 23 may form the light emitting semiconductor layer 20.
  • the first conductivity type semiconductor layer 21 may be a nitride based semiconductor layer, and may be a layer doped with an n-type dopant.
  • the first conductivity type semiconductor layer 21 may be formed as an n-type dopant in an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1) layer.
  • Si may be a doped layer.
  • the active layer 22 may be an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer, and may have a single quantum well structure or a multi quantum well structure ( multi-quantum wells (MQW).
  • MQW multi-quantum wells
  • the second conductivity-type semiconductor layer 23 may also be a nitride-based semiconductor layer, or may be a layer doped with a p-type dopant.
  • the second conductivity-type semiconductor layer 23 may have a p-type diagram in an In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) layer. It may be a layer doped with Mg or Zn as a fund.
  • the light emitting semiconductor layer 20 may be formed using a MOCVD method or an MBE method.
  • the current spreading conductive layer 30 may be formed on the light emitting semiconductor layer 20.
  • the current spreading conductive layer 30 may be an indium tin oxide (ITO) layer as a transparent conductive layer.
  • ITO indium tin oxide
  • the semiconductor layer may not grow on the back surface 10_bs of the substrate due to the insulating layer 11.
  • the substrate 10_bs may be stably leveled in the chamber in which the light emitting semiconductor layer 20 and the current spreading conductive layer 30 are formed by the insulating layer 11.
  • the heat distribution of the entire substrate 10 may be uniform, thereby reducing the growth variation of the light emitting semiconductor layer 20.
  • the current spreading conductive layer 30, the second conductive semiconductor layer 23, and the active layer 22 are mesa-etched to expose the first conductive semiconductor layer 21.
  • the first electrode 41 and the second electrode 43 may be formed on the exposed first conductive semiconductor layer 21 and the current spreading conductive layer 30, respectively.
  • the phosphor layer 60 may be formed on the rear surface of the substrate 10. Thereafter, the separation regions SL are scribed and cut to separate the light emitting cells from each other. Each of the light emitting cells may form a light emitting diode chip (C).
  • FIGS. 1A to 1G are cross-sectional views illustrating a package of the LED chip described with reference to FIGS. 1A to 1G.
  • a solder resist layer 95 may be disposed on the bonding pads 91 and 93 having an opening that exposes an upper portion of the bonding pads 91 and 93.
  • Bumps 97 and 99 may be formed on the bonding pads 91 and 93.
  • the light emitting diode chip C described with reference to FIGS. 1A to 1G is disposed on the bumps 97 and 99, and the first electrode 41 and the second electrode 43 of the light emitting diode chip C are disposed. May be connected to the bonding pads 91 and 93 through the bumps 97 and 99, respectively.
  • Light emitted from the active layer 22 of the light emitting diode chip C may be emitted through the device substrate 10.
  • the sidewall of the device substrate 10 may have an inclined surface S that decreases the width of the substrate toward the rear surface.
  • an uneven pattern 10c may be provided in the rear surface of the device substrate 10. The inclined surface S and the uneven pattern 10c in the sidewall of the device substrate 10 may change or scatter the path of light emitted from the active layer 22 to improve light extraction efficiency.
  • the light emitting semiconductor layer 20 is formed on the entire surface after the uneven pattern 10c is formed in the back surface of the device substrate 10. It may not be necessary to form a protective film on the light emitting semiconductor layer 20. Therefore, the process step can be reduced, thereby reducing the cost.
  • the phosphor layer 60 may implement a white device by converting light emitted through the device substrate 10 into light having a lower wavelength.
  • a white device may be implemented by including a red phosphor, a green phosphor, and a blue phosphor in the phosphor layer 60, and the light emitting diode chip
  • (C) is a device generating blue color
  • a white device may be implemented by providing a yellow phosphor in the phosphor layer 60.
  • 3A and 3C are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • the manufacturing method according to the present embodiment is similar to the manufacturing method of the light emitting diode described with reference to FIGS. 1A to 1G except as described below.
  • the first mask pattern 51 of FIG. 1B may be removed from the back surface 10_bs of the substrate having the separation grooves 10a formed by the method described with reference to FIG. 1B.
  • the separation grooves 10a are filled on the back surface 10_bs of the substrate from which the first mask pattern 51 of FIG. 1B is removed, and portions of each of the light emitting cell regions UC between the separation grooves 10a are filled.
  • a second mask pattern 53 may be formed to expose the second mask pattern 53.
  • the second mask pattern 53 may be a photoresist pattern.
  • anisotropic etching that is, dry etching
  • uneven patterns 10d may be formed in the light emitting cell regions UC.
  • Concave portions and convex portions of the concave-convex patterns 10d may have a quadrangular shape.
  • the second mask pattern 53 may be removed.
  • the separation groove 10a having a V-shape having a larger width than the width of the bottom and the uneven patterns 10d having recesses and convex portions having rectangular shapes are exposed. Can be.
  • the flip chip LED chip C may be obtained through the manufacturing methods described with reference to FIGS. 1D to 1G.
  • the substrate 10 provided in the light emitting diode chip C becomes narrower toward the rear surface thereof, and may have an inclined surface S in the sidewall thereof.
  • the concave-convex pattern 10d may be provided in the back surface 10_bs of the substrate.
  • the inclined surface S and the concave-convex pattern 10d in the sidewall of the substrate 10 may change or scatter a path of light emitted from the active layer 22 to improve light extraction efficiency.
  • FIGS. 4A and 4B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • the manufacturing method according to the present embodiment is similar to the manufacturing method of the light emitting diode described with reference to FIGS. 1A to 1G except as described below.
  • a wet etching solution may be applied to the back surface 10_bs of the substrate on which the separation groove 10a is formed.
  • the entire back surface 10_bs of the substrate may be wet etched.
  • the side surface of the separation groove 10a is preferentially etched relative to the bottom surface of the separation groove 10a, so that the separation groove 10a has a V-shaped shape in which the width of the inlet is larger than the width of the floor.
  • uneven patterns 10c may be formed in the light emitting cell regions UC of the back surface 10_bs.
  • the recessed portions of the uneven patterns 10c may have a V-shape.
  • the wet etching solution may be a sulfuric acid-phosphate mixed solution or KOH solution.
  • the wet etching solution may be a heated solution.
  • the light emitting diode chip can be obtained using the method described with reference to FIGS. 1D to 1G.
  • 5A and 5E are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.
  • the manufacturing method according to the present embodiment is similar to the manufacturing method described with reference to FIGS. 1A to 1G except as described below.
  • a substrate 10 is provided.
  • the substrate 10 has a plurality of light emitting cell regions UC and isolation regions SL disposed therebetween.
  • the substrate 10 has a front surface 10_fs and a rear surface 10_bs.
  • a mask pattern 54 may be formed on the back surface 10_bs.
  • the mask pattern 54 may be a photoresist pattern.
  • the mask pattern 54 may be disposed on the separation region SL and an area adjacent to the mask pattern 54 to expose a central portion of the light emitting cell region UC.
  • the trench 10e may be formed in the light emitting cell area UC exposed by the mask pattern 54. Forming the trench 10e may be performed using, for example, an anisotropic etching method using a dry etching method.
  • the width of the inlet and the bottom of the trench 10e may be substantially the same.
  • a wet etching solution may be applied to the back surface 10_bs of the substrate on which the trench 10e is formed.
  • the back surface 10_bs of the substrate may be wet etched using the mask pattern 54 as a mask.
  • uneven patterns 10f may be formed in the bottom surface of the trench 10e.
  • the recessed portions of the uneven patterns 10f may have a V-shape.
  • the side surface of the trench 10e is etched obliquely, so that the trench 10e may have a larger shape than the width of the bottom.
  • the wet etching solution may be a sulfuric acid-phosphate mixed solution or KOH solution.
  • the wet etching solution may be a heated solution.
  • the mask pattern 54 may be removed.
  • the first conductive semiconductor layer 21, the active layer 22, and the second conductive semiconductor layer 23 may be formed on the front surface 10_fs of the substrate.
  • the first conductive semiconductor layer 21, the active layer 22, and the second conductive semiconductor layer 23 may form the light emitting semiconductor layer 20.
  • the light emitting semiconductor layer 20 may be formed using a MOCVD method or an MBE method.
  • the current spreading conductive layer 30 may be formed on the light emitting semiconductor layer 20.
  • the current spreading conductive layer 30 may be an indium tin oxide (ITO) layer as a transparent conductive layer.
  • ITO indium tin oxide
  • the reflective film 70 may be formed on the back surface 10_bs of the substrate.
  • the reflective film 70 may be a metal film such as Ag or Al, a distributed bragg reflector (DBR), or an omnidirectional reflector (ODR).
  • DBR distributed bragg reflector
  • ODR omnidirectional reflector
  • the current spreading conductive layer 30, the second conductive semiconductor layer 23, and the active layer 22 are mesa-etched to expose the first conductive semiconductor layer 21. .
  • the first electrode 41 and the second electrode 43 may be formed on the exposed first conductive semiconductor layer 21 and the current spreading conductive layer 30, respectively.
  • the light emitting cells are separated from each other by scribing and cutting the separation region SL.
  • Each of the light emitting cells may form a light emitting diode chip (C).
  • Light generated in the active layer 22 of the light emitting diode chip C may be emitted to the upper portion of the light emitting diode chip C instead of the substrate 10.
  • the light traveling toward the substrate 10 from the active layer 22 may be reflected by the reflective layer 70 and emitted upward.
  • by forming a trench in the back surface (10_bs) of the substrate it is possible to reduce the thickness of the substrate 10 in the central portion of the light emitting diode chip (C).

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Abstract

발광다이오드의 제조방법을 제공한다. 먼저, 전면과 배면을 갖는 기판을 제공한다. 상기 배면 내에 요철 패턴을 형성한다. 상기 요철 패턴을 갖는 기판의 전면 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 차례로 적층하여 발광 반도체층을 형성한다. 상기 발광 반도체층 및 상기 기판을 복수 개의 발광셀들로 분리한다.

Description

배면에 패턴을 갖는 기판을 구비하는 발광다이오드 및 그의 제조방법
본 발명은 반도체 소자에 관한 것으로, 더욱 자세하게는 발광다이오드에 관한 것이다.
발광다이오드는 n형 반도체층, p형 반도체층, 및 상기 n형 및 p형 반도체층들 사이에 위치하는 활성층을 구비하는 소자로서, 상기 n형 및 p형 반도체층들에 순방향 전계가 인가되었을 때 상기 활성층 내로 전자와 정공이 주입되고, 상기 활성층 내로 주입된 전자와 정공이 재결합하면서 광을 방출한다.
이러한 발광다이오드의 효율은 내부 양자 효율과 외부 양자 효율인 광추출 효율에 의해 결정된다. 상기 광추출효율을 증가시키기 위해, PSS(Patterned Sapphire Substrate)와 같이, 기판 상에 요철 패턴을 형성한 후 상기 요철 패턴 상에 반도체층을 성장시키는 방법이 있다. 그러나, 광추출효율은 여전히 낮은 문제점이 있다.
본 발명이 해결하고자 하는 과제는 광추출효율이 개선된 발광다이오드 및 그의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드의 제조방법을 제공한다. 먼저, 전면과 배면을 갖는 기판을 제공한다. 상기 배면 내에 요철 패턴을 형성한다. 상기 요철 패턴을 갖는 기판의 전면 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 차례로 적층하여 발광 반도체층을 형성한다. 상기 발광 반도체층 및 상기 기판을 복수 개의 발광셀들로 분리한다.
일 실시예에서, 상기 요철 패턴을 형성하는 단계는 상기 분리 영역 및 이들에 인접한 영역 내에 입구가 바닥보다 넓은 분리 홈을 형성하는 것과, 상기 발광셀 영역들 내에 상기 요철 패턴을 형성하는 것을 구비한다.
일 예로서, 상기 분리 홈을 형성하기 전에, 상기 기판의 배면 상에 상기 분리 영역 및 이들에 인접한 영역을 노출시키는 제1 마스크 패턴을 형성하고, 상기 분리 영역을 레이저 스크라이빙할 수 있다. 이 때, 상기 분리 홈은 상기 레이저 스크라이빙된 기판의 배면을 상기 제1 마스크 패턴을 마스크로 하여 습식식각하여 형성할 수 있다. 그 후, 상기 분리 홈을 매립하는 제2 마스크 패턴을 형성할 수 있고, 상기 요철 패턴은 상기 기판의 배면을 상기 제2 마스크 패턴을 마스크로 하여 습식식각하여 형성할 수 있다. 이와는 달리, 상기 제2 마스크 패턴을 상기 분리 홈을 매립하고 상기 각 발광셀 영역의 일부들을 노출시키도록 형성할 수 있고, 상기 요철 패턴은 상기 기판의 배면을 상기 제2 마스크 패턴을 마스크로 하여 건식식각하여 형성할 수 있다.
다른 예로서, 상기 분리 홈을 형성하기 전에 상기 분리 영역을 레이저 스크라이빙하는 단계를 더 포함할 수 있다. 상기 분리 홈 및 상기 요철 패턴은 상기 레이저 스크라이빙된 기판의 배면을 습식식각하여 동시에 형성할 수 있다.
복수의 발광셀들로 분리시키기 전에, 상기 요철 패턴 상에 형광체층을 형성할 수 있다.
다른 실시예에서, 상기 요철 패턴을 형성하기 전에, 상기 분리 영역 및 이에 인접한 영역 상에 제1 마스크 패턴을 형성할 수 있다. 이 후, 상기 제1 마스크 패턴을 마스크로 하여 상기 배면을 식각하여 상기 배면 내에 트렌치를 형성할 수 있다. 상기 요철 패턴은 상기 트렌치의 바닥면 내에 형성할 수 있다. 또한, 복수의 발광셀들로 분리시키기 전에, 상기 요철 패턴 상에 반사층을 형성할 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드를 제공한다. 상기 발광다이오드는 전면과 배면을 갖는 기판을 구비한다. 상기 기판의 배면 내에 요철 패턴이 배치된다. 상기 기판의 전면 상에 차례로 적층된 제1형 반도체층, 활성층 및 제2형 반도체층이 배치된다.
상기 기판의 측벽은 상기 배면으로 갈수록 기판 폭을 감소시키는 경사면을 가질 수 있다. 또한, 상기 요철 패턴 상에 형광체층이 배치될 수 있다.
상기 기판은 상기 배면 내에 트렌치를 구비할 수 있고, 상기 요철 패턴은 상기 트렌치의 바닥면 내에 위치할 수 있다. 이 경우, 상기 요철 패턴 상에 반사막이 배치될 수 있다.
본 발명에 따르면, 기판의 배면 내에 요철 패턴을 형성하여 광추출 효율을 향상시킬 수 있다. 한편, 기판의 전면 상에 발광 반도체층을 형성한 후 배면 내에 요철 패턴을 형성하기 위해서는 상기 발광 반도체층 상에 보호막을 형성하여야 한다. 그러나, 본 발명에서는 기판의 배면 내에 요철 패턴을 형성한 후 전면 상에 반도체층을 형성함으로써, 상기 보호막을 형성할 필요가 없을 수 있다. 따라서, 공정 단계 감소에 따른 비용 절감의 효과가 있을 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다.
도 2는 도 1a 내지 도 1g를 참조하여 설명한 발광다이오드 칩의 패키지를 나타낸 단면도이다.
도 3a 및 도 3c는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다.
도 5a 및 도 5e는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 사파이어(Al2O3), 실리콘 카바이드(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 갈륨 산화물(Ga2O3), 또는 실리콘 기판일 수 있다. 일 예로서, 상기 기판(10)은 질화물 반도체 기판 일 예로서, GaN 기판일 수 있다. 상기 기판(10)은 복수 개의 발광셀 영역들(UC)과 이들 사이에 위치하는 분리 영역(SL)을 갖는다. 또한, 상기 기판(10)은 전면(10_fs)과 배면(10_bs)을 갖는다.
상기 배면(10_bs) 상에 제1 마스크 패턴(51)을 형성할 수 있다. 상기 기판(10)이 질화물 반도체 기판인 경우, 특히 상기 기판(10)이 GaN 기판인 경우에, 상기 배면(10_bs)는 N-면(N-face)일 수 있다. 상기 제1 마스크 패턴(51)은 포토레지스트 패턴일 수 있다. 상기 제1 마스크 패턴(51)은 상기 분리 영역(SL) 및 이에 인접하는 영역을 노출시킬 수 있다. 상기 제1 마스크 패턴(51)에 의해 노출된 분리 영역(SL) 내에 분리 홈(10a)을 형성할 수 있다. 상기 분리 홈(10a)를 형성하는 것은 레이저 스크라이빙법을 사용하여 수행할 수 있다. 상기 분리 홈(10a)의 입구의 폭과 바닥의 폭은 실질적으로 동일할 수 있다.
도 1b를 참조하면, 상기 분리 홈(10a)이 형성된 기판의 배면(10_bs) 상에 습식식각 용액을 가할 수 있다. 그 결과, 상기 기판의 배면(10_bs)은 상기 제1 마스크 패턴(51)을 마스크로 하여 습식식각될 수 있다. 이 과정에서, 상기 분리 홈(10a)의 바닥면에 비해 상기 분리 홈(10a)의 측면이 우선적으로 식각되어, 상기 분리 홈(10a)은 입구의 폭이 바닥의 폭에 비해 큰 V자형 형상을 가질 수 있다. 상기 습식식각 용액은 황산-인산 혼합용액 또는 KOH 용액일 수 있다. 상기 습식식각 용액은 가열된 용액일 수 있다.
도 1c를 참조하면, 상기 제1 마스크 패턴(51)을 제거할 수 있다. 이 후, 상기 분리 홈들(10a)을 채우고 상기 분리 홈들(10a) 사이의 상기 발광셀 영역들(UC)을 노출시키는 제2 마스크 패턴(52)을 형성할 수 있다. 상기 제2 마스크 패턴(52)은 포토레지스트 패턴일 수 있다. 상기 제2 마스크 패턴(52)은 상기 제1 마스크 패턴(51)이 제거된 기판의 배면 상에 상기 분리 홈(10a)을 채우는 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 에치백하여 형성할 수 있다.
상기 발광셀 영역들(UC)이 노출된 기판의 배면(10_bs) 상에 습식식각 용액을 가할 수 있다. 그 결과, 상기 기판의 배면(10_bs)은 상기 제2 마스크 패턴(52)을 마스크로 하여 습식식각되어, 상기 발광셀 영역들(UC) 내에 요철 패턴들(10c)이 형성될 수 있다. 상기 요철 패턴들(10c)의 요부들은 V자 형을 가질 수 있다. 상기 습식식각 용액은 황산-인산 혼합용액 또는 KOH 용액일 수 있다. 상기 습식식각 용액은 가열된 용액일 수 있다.
도 1d를 참조하면, 상기 제2 마스크 패턴(52)을 제거한 후, 상기 기판 배면(10_bs) 상에 절연막(11)을 형성할 수 있다. 상기 절연막(11)은 실리콘 산화막일 수 있다. 상기 절연막(11)은 상기 분리 홈(10a) 및 상기 요철 패턴(10c)의 요부들을 모두 채우고, 그의 상부면은 실질적으로 플랫할 수 있다.
도 1e를 참조하면, 상기 절연막(11)이 형성된 기판의 전면(10_fs) 상에 제1 도전형 반도체층(21), 활성층(22), 및 제2 도전형 반도체층(23)을 형성할 수 있다. 상기 제1 도전형 반도체층(21), 활성층(22), 및 제2 도전형 반도체층(23)은 발광 반도체층(20)을 형성할 수 있다.
상기 제1 도전형 반도체층(21)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(21)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)층에 n형 도펀드로서 Si가 도핑된 층일 수 있다. 상기 활성층(22)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 상기 제2 도전형 반도체층(23) 또한 질화물계 반도체층일 수 있고, p형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(23)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다. 상기 발광 반도체층(20)은 MOCVD법 또는 MBE법을 사용하여 형성할 수 있다.
상기 발광 반도체층(20) 상에 전류 스프레딩 도전막(30)을 형성할 수 있다. 상기 전류 스프레딩 도전막(30)은 투명 도전막으로서, ITO(Indium Tin Oxide)막일 수 있다.
상기 발광 반도체층(20)을 형성하는 과정에서, 상기 절연막(11)으로 인해 상기 기판의 배면(10_bs) 상에는 반도체층이 성장하지 않을 수 있다. 또한, 상기 절연막(11)으로 인해 상기 발광 반도체층(20) 및 상기 전류 스프레딩 도전막(30)을 형성하는 챔버 내에서 상기 기판(10_bs)은 안정감 있게 수평을 유지할 수 있다. 이로 인하여, 상기 발광 반도체층(20)을 형성하는 과정에서 상기 기판(10) 전체에서의 열 분포가 균일하게 될 수 있고, 이에 따라 상기 발광 반도체층(20)의 성장 편차를 줄일 수 있다.
도 1f를 참조하면, 상기 전류 스프레딩 도전막(30), 상기 제2 도전형 반도체층(23) 및 상기 활성층(22)을 메사 식각하여, 상기 제1 도전형 반도체층(21)을 노출시킨다. 상기 노출된 제1 도전형 반도체층(21) 및 상기 전류 스프레딩 도전막(30) 상에 제1 전극(41) 및 제2 전극(43)을 각각 형성할 수 있다.
도 1g를 참조하면, 상기 기판(10)의 배면 상에 형광체층(60)을 형성할 수 있다. 이 후, 상기 분리 영역(SL)을 스크라이빙 및 절단하여 발광셀들을 서로 분리시킨다. 상기 각 발광셀은 발광다이오드 칩(C)을 형성할 수 있다.
도 2는 도 1a 내지 도 1g를 참조하여 설명한 발광다이오드 칩의 패키지를 나타낸 단면도이다.
도 2를 참조하면, 패키지 기판(90)을 제공한다. 상기 패키지 기판(90)은 세라믹 기판 또는 수지기판일 수 있다. 상기 패키지 기판(90) 상에 서로 이격하는 제1 본딩 패드(91) 및 제2 본딩 패드(93)가 위치할 수 있다. 상기 패키지 기판(90)의 외부에는 상기 본딩 패드들(91, 93)에 각각 연결된 외부 연결단자들(미도시)이 배치될 수 있다. 상기 본딩 패드들(91, 93) 및 상기 외부 연결단자들은 리드 프레임에 구비된 것들일 수 있다. 상기 본딩 패드들(91, 93)은 구리, 니켈, 또는 철 패드들일 수 있다.
상기 본딩 패드들(91, 93) 상에 상기 본딩 패드들(91, 93)의 상부 일부 영역을 노출시키는 개구부를 갖는 솔더 레지스트층(95)이 배치될 수 있다. 상기 본딩 패드(91, 93) 상에 범프들(97, 99)이 형성될 수 있다.
상기 범프들(97, 99) 상에 도 1a 내지 도 1g를 참조하여 설명한 발광다이오드 칩(C)이 배치되고, 상기 발광다이오드 칩(C)의 제1 전극(41) 및 제2 전극(43)은 상기 범프들(97, 99)을 통해 상기 본딩 패드들(91, 93)에 각각 접속될 수 있다.
상기 발광다이오드 칩(C)의 활성층(22)으로부터 방출된 광은 소자 기판(10)을 통해 방출될 수 있다. 상기 소자 기판(10)의 측벽은 배면으로 갈수록 기판 폭을 감소시키는 경사면(S)을 구비할 수 있다. 또한, 상기 소자 기판(10)의 배면 내에 요철 패턴(10c)를 구비할 수 있다. 상기 소자 기판(10)의 측벽 내의 경사면(S) 및 상기 요철 패턴(10c)은 상기 활성층(22)으로부터 방출되는 광의 경로를 변화시키거나 산란시켜, 광추출 효율을 향상시킬 수 있다.
한편, 상기 소자 기판(10)의 전면 상에 상기 발광 반도체층(20)을 형성한 후 배면 내에 요철 패턴(10c)을 형성하기 위해서는 상기 발광 반도체층(20) 상에 보호막을 형성하여야 한다. 그러나, 본 실시예에서는 도 1a 내지 도 1g를 참조하여 설명한 바와 같이, 상기 소자 기판(10)의 배면 내에 요철 패턴(10c)을 형성한 후 전면 상에 발광 반도체층(20)을 형성함으로써, 상기 발광 반도체층(20) 상에 보호막을 형성할 필요가 없을 수 있다. 따라서, 공정 단계가 감소될 수 있고, 이에 따른 비용 절감의 효과가 있을 수 있다.
또한, 형광체층(60)은 상기 소자 기판(10)을 통해 방출되는 광을 더 낮은 파장의 광으로 변환시켜 백색 소자를 구현할 수 있다. 일 예로서, 상기 발광다이오드 칩(C)이 자외선을 발생시키는 소자인 경우에, 상기 형광체층(60) 내에 적색 형광체, 녹색 형광체 및 청색 형광체를 구비시켜 백색 소자를 구현할 수 있고, 상기 발광다이오드 칩(C)이 청색을 발생시키는 소자인 경우에 상기 형광체층(60) 내에 황색 형광체를 구비시켜 백색 소자를 구현할 수 있다.
도 3a 및 도 3c는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1g를 참조하여 설명한 발광다이오드 제조방법과 유사하다.
도 3a를 참조하면, 도 1b에서 설명한 바와 같은 방법으로 형성된 분리 홈(10a)을 구비하는 기판의 배면(10_bs)으로부터 제1 마스크 패턴(도 1b의 51)을 제거할 수 있다. 상기 제1 마스크 패턴(도 1b의 51)이 제거된 기판의 배면(10_bs) 상에 상기 분리 홈들(10a)을 채우고, 상기 분리 홈들(10a) 사이의 각 발광셀 영역(UC)의 일부분들을 노출시키는 제2 마스크 패턴(53)을 형성할 수 있다. 상기 제2 마스크 패턴(53)은 포토레지스트 패턴일 수 있다.
상기 제2 마스크 패턴(53)을 마스크로 하여, 상기 기판의 배면(10_bs)을 이방성 식각(anisotropic etch) 즉, 건식 식각할 수 있다. 그 결과, 상기 발광셀 영역들(UC) 내에 요철 패턴들(10d)이 형성될 수 있다. 상기 요철 패턴들(10d)의 요부들과 철부들은 사각형의 형태를 가질 수 있다.
도 4b를 참조하면, 상기 제2 마스크 패턴(53)을 제거할 수 있다. 그 결과, 상기 기판의 배면(10_bs) 내에 입구의 폭이 바닥의 폭에 비해 큰 V자형 형상을 갖는 분리 홈(10a)과 사각형 형상의 요부들과 철부들을 갖는 요철 패턴들(10d)이 노출될 수 있다.
도 4c를 참조하면, 도 1d 내지 도 1g에서 설명한 제조방법들을 통해 플립칩 발광다이오드 칩(C)을 얻을 수 있다. 상기 발광다이오드 칩(C)에 구비된 기판(10) 은 그의 배면으로 갈수록 좁아져, 그의 측벽 내에 경사면(S)을 구비할 수 있다. 또한, 상기 기판의 배면(10_bs) 내에 요철 패턴(10d)를 구비할 수 있다. 상기 기판(10)의 측벽 내의 경사면(S) 및 상기 요철 패턴(10d)은 상기 활성층(22)으로부터 방출되는 광의 경로를 변화시키거나 산란시켜, 광추출 효율을 향상시킬 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1g를 참조하여 설명한 발광다이오드 제조방법과 유사하다.
도 4a를 참조하면, 기판(10)의 분리 영역(SL) 내에 분리 홈(10a)을 형성한다. 상기 분리 홈(10a)는 상기 기판(10)의 배면(10_bs) 내에 위치할 수 있다. 상기 분리 홈(10a)를 형성하는 것은 레이저 스크라이빙법을 사용하여 수행할 수 있다. 상기 분리 홈(10a)의 입구의 폭과 바닥의 폭은 실질적으로 동일할 수 있다.
도 4b를 참조하면, 상기 분리 홈(10a)이 형성된 기판의 배면(10_bs) 상에 습식식각 용액을 가할 수 있다. 그 결과, 상기 기판의 배면(10_bs) 전체는 습식식각될 수 있다. 이 과정에서, 상기 분리 홈(10a)의 바닥면에 비해 상기 분리 홈(10a)의 측면이 우선적으로 식각되어, 상기 분리 홈(10a)은 입구의 폭이 바닥의 폭에 비해 큰 V자형 형상을 가질 수 있다. 이와 동시에, 상기 배면(10_bs)의 발광셀 영역들(UC) 내에 요철 패턴들(10c)이 형성될 수 있다. 상기 요철 패턴들(10c)의 요부들은 V자 형을 가질 수 있다. 상기 습식식각 용액은 황산-인산 혼합용액 또는 KOH 용액일 수 있다. 상기 습식식각 용액은 가열된 용액일 수 있다.
이 후, 도 1d 내지 도 1g를 참조하여 설명한 방법을 사용하여 발광다이오드 칩을 얻을 수 있다.
도 5a 및 도 5e는 본 발명의 다른 실시예에 따른 발광다이오드 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1g를 참조하여 설명한 제조방법과 유사하다.
도 5a를 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 복수 개의 발광셀 영역들(UC)과 이들 사이에 위치하는 분리 영역(SL)을 갖는다. 또한, 상기 기판(10)은 전면(10_fs)과 배면(10_bs)을 갖는다.
상기 배면(10_bs) 상에 마스크 패턴(54)을 형성할 수 있다. 상기 마스크 패턴(54)은 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(54)은 상기 분리 영역(SL) 및 이에 인접하는 영역 상에 위치하여, 상기 발광셀 영역(UC)의 중앙부분을 노출시킬 수 있다. 상기 마스크 패턴(54)에 의해 노출된 발광셀 영역(UC) 내에 트렌치(10e)를 형성할 수 있다. 상기 트렌치(10e)를 형성하는 것은 이방성 식각법 일 예로서, 건식 식각법을 사용하여 수행할 수 있다. 상기 트렌치(10e)의 입구의 폭과 바닥의 폭은 실질적으로 동일할 수 있다.
도 5b를 참조하면, 상기 트렌치(10e)가 형성된 기판의 배면(10_bs) 상에 습식식각 용액을 가할 수 있다. 그 결과, 상기 기판의 배면(10_bs)은 상기 마스크 패턴(54)을 마스크로 하여 습식식각될 수 있다. 이 과정에서, 상기 트렌치(10e)의 바닥면 내에 요철 패턴들(10f)이 형성될 수 있다. 상기 요철 패턴들(10f)의 요부들은 V자 형을 가질 수 있다. 이와 동시에, 상기 트렌치(10e)의 측면이 경사지게 식각되어, 상기 트렌치(10e)는 입구의 폭이 바닥의 폭에 비해 큰 형상을 가질 수 있다. 상기 습식식각 용액은 황산-인산 혼합용액 또는 KOH 용액일 수 있다. 상기 습식식각 용액은 가열된 용액일 수 있다.
도 5c를 참조하면, 상기 마스크 패턴(54)을 제거할 수 있다. 상기 기판의 전면(10_fs) 상에 제1 도전형 반도체층(21), 활성층(22), 및 제2 도전형 반도체층(23)을 형성할 수 있다. 상기 제1 도전형 반도체층(21), 활성층(22), 및 제2 도전형 반도체층(23)은 발광 반도체층(20)을 형성할 수 있다. 상기 발광 반도체층(20)은 MOCVD법 또는 MBE법을 사용하여 형성할 수 있다. 상기 발광 반도체층(20) 상에 전류 스프레딩 도전막(30)을 형성할 수 있다. 상기 전류 스프레딩 도전막(30)은 투명 도전막으로서, ITO(Indium Tin Oxide)막일 수 있다.
이 후, 상기 기판의 배면(10_bs) 상에 반사막(70)을 형성할 수 있다. 상기 반사막(70)은 Ag, Al 등의 금속막, DBR(Distributed Bragg Reflector), 또는 ODR (Omnidirectional Reflector)일 수 있다.
도 5d를 참조하면, 상기 전류 스프레딩 도전막(30), 상기 제2 도전형 반도체층(23) 및 상기 활성층(22)을 메사 식각하여, 상기 제1 도전형 반도체층(21)을 노출시킨다. 상기 노출된 제1 도전형 반도체층(21) 및 상기 전류 스프레딩 도전막(30) 상에 제1 전극(41) 및 제2 전극(43)을 각각 형성할 수 있다.
도 5e를 참조하면, 상기 분리 영역(SL)을 스크라이빙 및 절단하여 발광셀들을 서로 분리시킨다. 상기 각 발광셀은 발광다이오드 칩(C)을 형성할 수 있다. 상기 발광다이오드 칩(C)의 활성층(22)에서 발생하는 광은 상기 기판(10) 방향이 아닌 상부로 방출될 수 있다. 이 때, 상기 활성층(22)에서 기판(10) 방향으로 진행하는 광은 상기 반사층(70)에 의해서 반사되어 상부로 방출될 수 있다. 또한, 상기 기판 배면(10_bs)에 트렌치를 형성함으로써, 상기 발광다이오드 칩(C)의 중앙부분에서 기판(10)의 두께를 낮출 수 있다. 그 결과, 상기 활성층(22)에서 기판(10) 방향으로 진행한 후 상기 반사층(70)에서 반사되는 광의 경로를 단축시킬 수 있다. 또한, 상기 트렌치(10e)의 바닥면 내에 형성된 상기 요철 패턴들(10f)은 광을 산란시킬 수 있다. 이와 같이, 상기 반사층(70), 상기 트렌치(10e), 상기 요철 패턴들(10f)로 인해 광방출 효율이 크게 향상될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (14)

  1. 전면과 배면을 갖는 기판을 제공하는 단계;
    상기 배면 내에 요철 패턴을 형성하는 단계;
    상기 요철 패턴을 갖는 기판의 전면 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 차례로 적층하여 발광 반도체층을 형성하는 단계; 및
    상기 발광 반도체층 및 상기 기판을 복수 개의 발광셀들로 분리하는 단계를 포함하는 발광다이오드 제조방법.
  2. 제1항에 있어서,
    상기 요철 패턴을 형성하는 단계는
    상기 분리 영역 및 이들에 인접한 영역 내에 입구가 바닥보다 넓은 분리 홈을 형성하는 단계; 및
    상기 발광셀 영역들 내에 상기 요철 패턴을 형성하는 단계를 포함하는 발광다이오드 제조방법.
  3. 제2항에 있어서,
    상기 분리 홈을 형성하기 전에, 상기 기판의 배면 상에 상기 분리 영역 및 이들에 인접한 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계; 및 상기 분리 영역을 레이저 스크라이빙하는 단계를 더 포함하고,
    상기 분리 홈은 상기 레이저 스크라이빙된 기판의 배면을 상기 제1 마스크 패턴을 마스크로 하여 습식식각하여 형성하는 발광다이오드 제조방법.
  4. 제3항에 있어서,
    상기 분리 홈을 매립하는 제2 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 요철 패턴은 상기 기판의 배면을 상기 제2 마스크 패턴을 마스크로 하여 습식식각하여 형성하는 발광다이오드 제조방법.
  5. 제3항에 있어서,
    상기 분리 홈을 매립하고 상기 각 발광셀 영역의 일부들을 노출시키는 제2 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 요철 패턴은 상기 기판의 배면을 상기 제2 마스크 패턴을 마스크로 하여 건식식각하여 형성하는 발광다이오드 제조방법.
  6. 제2항에 있어서,
    상기 분리 홈을 형성하기 전에 상기 분리 영역을 레이저 스크라이빙하는 단계를 더 포함하고,
    상기 분리 홈 및 상기 요철 패턴은 상기 레이저 스크라이빙된 기판의 배면을 습식식각하여 동시에 형성하는 발광다이오드 제조방법.
  7. 제1항에 있어서,
    복수의 발광셀들로 분리시키기 전에,
    상기 요철 패턴 상에 형광체층을 형성하는 단계를 더 포함하는 발광다이오드 제조방법.
  8. 제1항에 있어서,
    상기 요철 패턴을 형성하기 전에, 상기 분리 영역 및 이에 인접한 영역 상에 제1 마스크 패턴을 형성하는 단계, 및 상기 제1 마스크 패턴을 마스크로 하여 상기 배면을 식각하여 상기 배면 내에 트렌치를 형성하는 단계를 더 포함하고;
    상기 요철 패턴은 상기 트렌치의 바닥면 내에 형성하는 발광다이오드 제조방법.
  9. 제8항에 있어서,
    복수의 발광셀들로 분리시키기 전에,
    상기 요철 패턴 상에 반사층을 형성하는 단계를 더 포함하는 발광다이오드 제조방법.
  10. 전면과 배면을 갖는 기판;
    상기 기판의 배면 내에 형성된 요철 패턴; 및
    상기 기판의 전면 상에 차례로 적층된 제1형 반도체층, 활성층 및 제2형 반도체층을 포함하는 발광다이오드.
  11. 제10항에 있어서,
    상기 기판의 측벽은 상기 배면으로 갈수록 기판 폭을 감소시키는 경사면을 구비하는 발광다이오드.
  12. 제10항에 있어서,
    상기 요철 패턴 상에 배치된 형광체층을 더 포함하는 발광다이오드.
  13. 제10항에 있어서,
    상기 기판은 상기 배면 내에 트렌치를 구비하고,
    상기 요철 패턴은 상기 트렌치의 바닥면 내에 위치하는 발광다이오드.
  14. 제13항에 있어서,
    상기 요철 패턴 상에 배치된 반사막을 더 포함하는 발광다이오드.
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