WO2013127229A1 - 薄膜晶体管及其制造方法、阵列基板、显示装置 - Google Patents

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thin film
oxide semiconductor
insulating layer
photoresist
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曹占锋
张学辉
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京东方科技集团股份有限公司
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Definitions

  • Embodiments of the present invention relate to a thin film transistor, a method of fabricating the same, an array substrate, and a display device. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • the liquid crystal panels have higher carrier mobility.
  • the oxide has become a trend in the industry, and when an oxide is used as a semiconductor, it is not necessary to modify a device or the like, and the compatibility with an existing device is very good, so that an oxide as a semiconductor material has a huge advantage in mass production.
  • the etching liquid of the metal causes a certain damage to the oxide semiconductor, so that the oxide semiconductor of the channel region is destroyed, so that the performance of the thin film transistor is lowered.
  • each layer of the thin film transistor is usually prepared layer by layer using a mask (mask lithography) process, and an etch barrier layer is formed over the semiconductor active layer to ensure the performance of the thin film transistor. . Therefore, it is necessary to add a mask process to the existing process.
  • the cost and complexity of the mask process are high, and the more the application times, the higher the manufacturing cost, and the more difficult the product quality is guaranteed. Summary of the invention
  • the thin film transistor and the manufacturing method thereof, the array substrate and the display device provided by the invention are used for simplifying the manufacturing process, reducing the manufacturing cost and improving the product yield.
  • An aspect of the invention provides a method of fabricating a thin film transistor, including:
  • Forming a gate on the substrate Forming a gate insulating layer on the gate and the substrate;
  • An oxide semiconductor active layer, an etch barrier layer, and source/drain electrodes are formed on the gate insulating layer; wherein the etch barrier layer is obtained by an oxidation process.
  • Another aspect of the present invention provides a thin film transistor fabricated by the above method.
  • an array substrate and a display device comprising: the thin film transistor fabricated by the above method.
  • the oxide semiconductor active layer and the etch barrier layer are formed by one mask process.
  • the oxide semiconductor active layer, the etch barrier layer, and the source/drain electrodes are formed by a single mask process.
  • a further aspect of the present invention provides a thin film transistor comprising: a substrate; a gate and a gate insulating layer on the substrate; an oxide semiconductor active layer on the gate insulating layer; and a barrier on the active layer of the oxide semiconductor a layer; a source/drain electrode on the oxide semiconductor active layer and on both sides of the barrier layer, wherein the barrier layer is obtained by an oxidation process.
  • the barrier layer includes the same metal element as the source/drain electrodes.
  • the first insulating layer is on the gate insulating layer
  • the oxide semiconductor active layer is on the first insulating layer.
  • FIG. 1 is a schematic flow chart of a method for fabricating a thin film transistor according to an embodiment of the present invention
  • FIG. 2 to FIG. 9 are schematic diagrams showing a structure of a method for fabricating a thin film transistor according to an embodiment of the present invention
  • FIG. 10 to FIG. 16 are schematic structural diagrams showing another method of manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 17 to FIG. 19 are schematic structural diagrams showing a process of manufacturing a thin film transistor according to an embodiment of the present invention.
  • FIG. 20 is a schematic structural diagram of a thin film transistor according to an embodiment of the present invention. detailed description
  • a method for manufacturing a thin film transistor according to an embodiment of the present invention is as shown in FIG. 1 , and the steps thereof include:
  • step S13 may include:
  • a first thin film layer is formed on the gate insulating layer 21, and after being oxidized, a first insulating layer 22 is obtained.
  • an amorphous silicon thin film layer having a thickness of 200 500 A can be formed on the gate insulating layer 21 composed of SiNx at a temperature of 300 400 degrees, and then formed by plasma treatment by oxygen (0 2 ).
  • the oxygen-rich first insulating layer 22 is as shown in FIG.
  • an oxide semiconductor layer 23 is formed on the first insulating layer 22, as shown in FIG.
  • an amorphous silicon thin film layer having a thickness of 400 1000 A may be formed on the oxide semiconductor layer 23 at a temperature of 150 200 degrees, and then subjected to oxygen (0 2 ) plasma treatment to form a second insulating layer. 24, as shown in Figure 4.
  • the photoresist of the photoresist semi-retained region 252 is removed by an ashing process to expose a portion of the second insulating layer 24, as shown in FIG.
  • the portion of the second insulating layer 24 is removed by an etching process, and after the photoresist is stripped off, an etch stop layer 24 composed of the second insulating layer 24 is obtained, as shown in FIG.
  • the source 26 and the drain 27 are formed on the oxide semiconductor layer 23 and the etch barrier layer 24 by a patterning process, as shown in Fig. 9, similarly or similarly to the prior art.
  • the material for the first film layer and the second film layer is amorphous silicon, and the embodiment of the present invention is not limited thereto, and other materials such as aluminum oxide or the like may also be used.
  • the step S131 may be omitted in the embodiment, and the oxide semiconductor layer 23 is directly formed on the gate insulating layer 21 after the step S12 is completed, and the steps are performed. S133 and subsequent processes.
  • the etch barrier layer is obtained by an oxidation process, and the etch barrier layer and the oxide semiconductor layer are formed by a mask process using a gray tone mask, without separately performing The mask process process can reduce the mask process once and reduce the manufacturing cost.
  • two oxygen-rich insulating layers are provided on the upper and lower sides of the active layer of the oxide semiconductor, which are rich in oxygen, oxygen in the active layer of the oxide semiconductor can be prevented from flowing to other layers. Diffusion causes abnormal characteristics of the thin film transistor, and also prevents hydrogen atoms in the gate insulating layer SiNx from diffusing into the active layer of the oxide semiconductor, thereby ensuring better performance of the TFT.
  • the gate insulating layer is prepared by SiNx to a thickness of about 2000 4000 A, and the first insulating layer is prepared from the oxidized SiOx to a thickness of about 200 500 A, which is faster than the prior art (existing etching rate)
  • the gate insulating layer in the thin film transistor is mostly prepared by using SiOx, and the etching rate is very slow. Therefore, in the subsequent via etching, the etching time for using the SiOx as the gate insulating layer is shorter than that. Therefore, the equipment has high productivity and is easy to produce in large quantities.
  • the etch barrier layer i.e., the second insulating layer
  • the etch barrier layer is also an oxygen-rich material due to oxidation treatment, and has good barrier properties, thereby ensuring stability of the characteristics of the thin film transistor.
  • step S13 may include:
  • an oxide semiconductor layer 23 is formed on the gate insulating layer 21 as shown in FIG.
  • the material of the gate insulating layer 21 may be SiNx.
  • a metal thin film layer 28 is formed on the oxide semiconductor layer 23, as shown in FIG.
  • the metal thin film layer may be composed of a single metal thin film or a multilayer metal thin film.
  • the photoresist of the photoresist semi-retained region 252 is removed by an ashing process to expose a portion of the metal thin film layer 281, as shown in FIG.
  • the exposed portion of the metal thin film layer 281 is oxidized so that the exposed portion of the metal thin film is completely converted into an oxygen-rich insulating film to form an etch barrier layer, as shown in FIG.
  • the exposed portion of the metal film may be subjected to oxygen (0 2 ) plasma bombardment to control the bombardment time so that the exposed portion of the metal film is completely converted into an insulating film to form an etch barrier.
  • step S13 may include: S131", an oxide semiconductor layer 23 is formed on the gate insulating layer 21, as shown in Fig. 10.
  • the material of the gate insulating layer 21 may be SiNx.
  • a metal thin film layer 28 is formed on the oxide semiconductor layer 23, as shown in FIG.
  • a photoresist 25 is coated on the metal thin film layer 28, exposed by a gray mask or a semi-transparent mask, and a photoresist corresponding to the source/drain electrode region is formed on the metal thin film layer 28 after development.
  • the metal film layer may be composed of a single metal film or a multilayer metal film. If a metal film layer composed of a plurality of metal films is used, the uppermost metal film may be etched away, or the most The bottom metal film.
  • the remaining portion of the metal film 281 may be subjected to oxygen (0 2 ) plasma bombardment to control the bombardment time so that the metal film of the remaining portion is completely converted into an insulating film to constitute an etch barrier.
  • the etch barrier layer is obtained by an oxidation process, and the etch barrier layer and the source/drain electrodes are formed by a mask process using a gray tone mask, without performing a separate mask process.
  • the mask process can reduce the mask process and reduce the manufacturing cost.
  • the etch barrier is oxidized and is also an oxygen-rich material, which has good barrier properties and ensures excellent stability of the thin film transistor characteristics.
  • the first thin film layer 22 may be formed on the gate insulating layer 21, as shown in Fig. 20. Specifically, the temperature may be 300 400 degrees. Next, an amorphous silicon thin film layer 22 having a thickness of 200 500 A is formed, and then subjected to oxygen (0 2 ) plasma treatment to form an oxygen-rich first insulating layer 22.
  • the first film layer 22 is not limited to an amorphous silicon material, and may be other materials such as aluminum oxide or the like.
  • the first insulating layer 22 obtained by the oxidation treatment is provided between the gate insulating layer 21 and the oxide semiconductor active layer 24, and the hydrogen atoms in the gate insulating layer SiNx can be prevented from diffusing to the active layer of the oxide semiconductor.
  • the better performance of the TFT is ensured, and the gate insulating layer is made of SiNx and the first insulating layer 23, and the etching rate is relatively fast, so that the via etching after the subsequent etching is performed by using SiOx alone.
  • the etching time of the gate insulating layer is short, so the device has high productivity and is easy to be large. Mass production.
  • Embodiments of the present invention provide a thin film transistor which is fabricated by the method for fabricating a thin film transistor described in the above method embodiment.
  • FIG. 9 is a schematic diagram of a thin film transistor according to an embodiment of the present invention.
  • the thin film transistor includes:
  • the first insulating layer 22 may It is obtained by oxidation treatment of amorphous silicon or aluminum oxide.
  • the metal film layer of the source/drain electrode may be a single layer metal or a plurality of layers, and the etch barrier layer may be a multilayer metal.
  • a part of the film layer or the bottom layer in the film layer is obtained by oxidation treatment.
  • the etch barrier layer may also be obtained by oxidizing the entire metal film corresponding to the channel region, as shown in FIG. 20, that is, the metal film 281 of the channel region is not subjected to an etching process, and is directly oxidized.
  • An etch stop layer 281 is obtained, at which time the etch stop layer 281 is in the same plane as the upper surfaces of the source 26 and the drain 27.
  • the thin film transistor provided by the embodiment of the present invention, since two insulating layers are respectively disposed on the upper and lower sides of the active layer of the oxide semiconductor, it is possible to prevent the diffusion of oxygen in the active layer of the oxide semiconductor to other layers, resulting in abnormal characteristics of the thin film transistor. At the same time, it can prevent hydrogen atoms in the gate insulating layer SiNx from diffusing into the active layer of the oxide semiconductor, ensuring better performance of the thin film transistor, and forming an oxygen-rich etch barrier layer in the channel region, which can block the pair The destruction of the oxide semiconductor active layer in the channel region ensures stability of excellent thin film transistor characteristics.
  • Embodiments of the present invention provide an array substrate including the above thin film transistor. Meanwhile, an embodiment of the present invention further provides a display device including the above array substrate.
  • the display device may be, but not limited to, a display device such as a liquid crystal panel, an Organic Light-Emitting Diode (OLED) panel, an electrophoretic display panel, a mobile phone, a monitor, or a tablet.
  • OLED Organic Light-Emitting Diode
  • the array substrate and the display device provided by the embodiments of the present invention can prevent oxide semi-conducting by providing two insulating layers on the upper and lower sides of the active layer of the oxide semiconductor in the thin film transistor.
  • the diffusion of oxygen in the bulk active layer to other layers causes abnormal characteristics of the array substrate, and also prevents hydrogen atoms in the gate insulating layer SiNx from diffusing into the active layer of the oxide semiconductor, thereby ensuring better performance of the array substrate, and
  • a second insulating layer is formed, which can block the destruction of the oxide semiconductor active layer of the channel region, and ensures excellent stability of the characteristics of the array substrate.
  • the etching barrier layer in the process of preparing the thin film transistor, is obtained by an oxidation treatment method, and the etching barrier layer can pass through the semiconductor active layer
  • the etch barrier layer can also be implemented by a single mask process with the source/drain electrodes, without adding a mask process due to the preparation of the etch barrier layer, compared to the prior art by a mask process.
  • the number of mask processes can be reduced during the fabrication process of the TFT array substrate, the manufacturing process is simplified, the manufacturing cost is reduced, and the yield of the product is improved.

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Abstract

本发明实施例提供一种薄膜晶体管及其制造方法、阵列基板、显示装置。一种薄膜晶体管的制造方法包括：在基板上形成栅极；在形成有所述栅极的基板上形成栅绝缘层；在所述栅绝缘层上形成氧化物半导体有源层、刻蚀阻挡层以及源/漏电极；其中，所述刻蚀阻挡层通过氧化处理得到。

Description

薄膜晶体管及其制造方法、 阵列基板、 显示装置 技术领域
本发明的实施例涉及薄膜晶体管及其制造方法、 阵列基板、 显示装置。 背景技术
21世纪在显示领域是平板显示的时代。薄膜晶体管液晶显示器 (Thin Film Transistor Liquid Crystal Display , 简称 TFT-LCD)具有体积小、 功耗低、 无辐 射等特点， 在当前的平板显示器市场占据了主导地位。 对于 TFT-LCD来说， 阵列基板以及制造工艺决定了其产品性能、 成品率和价格。
随着液晶面板向大型化、 高精细化、 高频率、 3D及有机发光二极体面板 ( Active Matrix/Organic Light Emitting Diode, 简写为 AMOLED )等方向的发 展， 具有较高的载流子迁移率的氧化物作为半导体成为业界发展的趋势， 而 且氧化物作为半导体时， 不需要对设备等进行改造， 与现有设备匹配性非常 好， 所以氧化物作为半导体材料在量产方面具有巨大的优势。 当氧化物作为 半导体， 金属作为源漏电极时， 由于金属的刻蚀液对氧化物半导体会产生一 定的损伤， 以至于会破坏沟道区域的氧化物半导体， 使得薄膜晶体管性能下 降。
为了改善氧化物薄膜晶体管的的稳定性， 通常釆用掩模（掩模光刻）工 艺逐层制备薄膜晶体管的各层， 且在半导体有源层上方形成刻蚀阻挡层以确 保薄膜晶体管的性能。 因此需要在现有工艺的基础上增加一次掩模工艺。 但 现有技术中， 掩模工艺的成本和复杂度都很高， 应用次数越多其制造成本就 会越高， 且产品质量越难保证。 发明内容
本发明提供的薄膜晶体管及其制造方法、 阵列基板、 显示装置， 用以简 化制造工艺， 降低制造成本， 提高产品良率。
本发明的一方面提供一种薄膜晶体管的制造方法， 包括：
在基板上形成栅极； 在所述栅极和所述基板上形成栅绝缘层；
在所述栅绝缘层上形成氧化物半导体有源层、 刻蚀阻挡层以及源 /漏电 极； 其中， 所述刻蚀阻挡层通过氧化处理得到。
本发明的另一方面提供一种利用上述方法制得的薄膜晶体管。
本发明的再一方面提供一种阵列基板及显示装置， 包括： 上述方法所制 得的薄膜晶体管。
例如， 通过一次掩模工艺形成所述氧化物半导体有源层和刻蚀阻挡层。 例如， 通过一次掩模工艺形成所述氧化物半导体有源层、 刻蚀阻挡层以 及源 /漏电极。
本发明的再一方面提供一种薄膜晶体管， 包括： 基板； 位于基板上的栅 极和栅绝缘层； 位于栅绝缘层上的氧化物半导体有源层； 位于氧化物半导体 有源层上的阻挡层； 在氧化物半导体有源层上、且位于阻挡层两侧的源 /漏电 极， 其中所述阻挡层通过氧化工艺得到。
例如， 所述阻挡层包括与源 /漏电极相同的金属元素。
例如， 第一绝缘层位于栅绝缘层上， 氧化物半导体有源层位于第一绝缘 层上。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例提供的薄膜晶体管的制造方法的流程示意图； 图 2〜图 9为本发明实施例提供的一种薄膜晶体管的制造方法过程中的结 构示意图；
图 10〜图 16为本发明实施例提供的另一种薄膜晶体管的制造方法过程中 的结构示意图；
图 17〜图 19为本发明实施例提供的又一种薄膜晶体管的制造方法过程中 的结构示意图；
图 20为本发明实施例提供的一种薄膜晶体管的结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供的薄膜晶体管的制造方法，如图 1所示，其步骤包括：
511、 在基板上通过构图工艺形成栅极。
512、 在形成有栅极的基板上形成栅绝缘层。
S13、 在所述栅绝缘层上通过构图工艺形成氧化物半导体有源层、 刻蚀 阻挡层以及源 /漏电极； 其中， 所述刻蚀阻挡层通过氧化处理得到。
需要说明的是， 本发明实施例中 "源 /漏电极" 表示 "源极和漏极" 。 根据一实施例， 参照图 2〜图 9, 步骤 S13可以包括：
5131、 在栅绝缘层 21 上形成第一薄膜层， 经过氧化处理后得到第一绝 缘层 22。
示例性的， 可以在由 SiNx构成的栅绝缘层 21上， 在温度为 300 400度 的条件下， 形成厚度为 200 500 A的非晶硅薄膜层， 之后经过氧气（02 )等 离子体处理形成富氧的第一绝缘层 22, 如图 2所示。
5132、 在第一绝缘层 22上形成氧化物半导体层 23 , 如图 3所示。
S133、 在氧化物半导体层 23 上形成第二薄膜层， 经过氧化处理后得到 富氧的第二绝缘层 24。
示例性的， 可以在氧化物半导体层 23上， 在温度为 150 200度的条件 下， 形成厚度为 400 1000A的非晶硅薄膜层， 之后经过氧气（02 )等离子体 处理形成第二绝缘层 24, 如图 4所示。
S134、 在第二绝缘层 24上涂覆光刻胶 25 , 利用灰度掩膜板或半透掩膜 板进行曝光,显影后在第二绝缘层 24上形成对应刻蚀阻挡层区域的光刻胶完 全保留区域 251、对应半导体有源层区域的光刻胶半保留区域 252, 以及露出 其余第二绝缘层 24区域的光刻胶完全去除区域， 如图 5所示。
S135、通过刻蚀工艺去除掉光刻胶完全去除区域的第二绝缘层 24、 氧化 物半导体层 23和第一绝缘层 22,得到半导体有源层 23和第一绝缘层 22,形 成硅岛， 如图 6所示。
5136、 通过灰化工艺去除光刻胶半保留区域 252的光刻胶， 露出部分第 二绝缘层 24, 如图 7所示。
5137、 通过刻蚀工艺去除上述部分第二绝缘层 24, 剥离掉光刻胶后， 得 到由第二绝缘层 24构成的刻蚀阻挡层 24, 如图 8所示。
之后， 与现有技术相同或类似， 在氧化物半导体层 23和刻蚀阻挡层 24 上通过构图工艺制得源极 26、 漏极 27, 如图 9所示。
需要说明的是， 在本实施例中第一薄膜层和第二薄膜层釆用的材料是非 晶硅， 本发明实施例并不限于此， 其他材料如三氧化二铝等也可以。
如果实际制作的薄膜晶体管中不需要设置第一绝缘层 22,那么在本实施 例中可以将步骤 S131省略， 在完成步骤 S12之后直接在栅绝缘层 21上形成 氧化物半导体层 23 , 并执行步骤 S133及后续流程。
本发明实施例提供的薄膜晶体管制造方法， 一方面， 刻蚀阻挡层是通过 氧化处理而得， 刻蚀阻挡层与氧化物半导体层利用灰色调掩膜版通过一次掩 模工艺形成， 无需进行单独的掩模工艺处理， 因此能够减少一次掩模工艺， 降低了制造成本。 另一方面， 由于在氧化物半导体有源层的上下两侧分别设 有两个经氧化处理得到富氧的绝缘层， 其富氧， 因此能够防止氧化物半导体 有源层中的氧向其它层扩散造成薄膜晶体管特性异常， 同时也能防止栅绝缘 层 SiNx中的氢原子扩散到氧化物半导体有源层中，保证了 TFT较好的性能。 第三， 栅绝缘层釆用 SiNx制备， 形成厚度约为 2000 4000A, 第一绝缘层由 经过氧化处理的 SiOx制备， 形成厚度约 200 500A, 与现有技术相比刻蚀速 率比较快（现有技术中薄膜晶体管中的栅绝缘层大多釆用 SiOx制备， 刻蚀 速率非常慢） ， 这样在之后进行的过孔刻蚀时， 要比单纯釆用 SiOx作为栅 绝缘层进行刻蚀的时间短， 因此设备产能高， 易于大 *f莫量产。 第四， 刻蚀 阻挡层 (即第二绝缘层 )由于经过氧化处理， 也是富氧材料， 其阻挡性较好， 保证了薄膜晶体管特性的稳定。
根据另一实施例， 参照图 10〜图 17, 步骤 S13可以包括：
S131'、 在栅绝缘层 21上形成氧化物半导体层 23 , 如图 10所示。
示例性的， 该栅绝缘层 21的材料可以是 SiNx。
S132'、 在氧化物半导体层 23上形成金属薄膜层 28, 如图 11所示。 例如， 该金属薄膜层可由单层金属薄膜构成， 也可以是多层金属薄膜构 成。
S133'、 在金属薄膜层 28上涂覆光刻胶 25 , 利用灰度掩膜板或半透掩膜 板进行曝光， 显影后在金属薄膜层 28上形成对应源 /漏电极区域的光刻胶完 全保留区域 251 ,对应沟道区域的光刻胶半保留区域 252, 以及露出其余金属 薄膜层 28的光刻胶完全去除区域， 如图 12所示。
S134'、 通过刻蚀工艺去除光刻胶完全去除区域的金属薄膜层 28、 氧化 物半导体层 23 , 得到覆盖面积相同的金属薄膜层 28和半导体有源层 23 , 如 图 13所示。
S135'、 通过灰化工艺去除掉光刻胶半保留区域 252的光刻胶， 露出部分 金属薄膜层 281 , 如图 14所示。
S136'、对露出部分该金属薄膜层 281进行氧化处理， 以使得露出部分该 金属薄膜完全转化为富氧的绝缘薄膜构成刻蚀阻挡层， 如图 15所示。
示例性的， 可以对露出部分该金属薄膜进行氧气（02 )等离子体轰击， 控制轰击时间 , 使得该露出部分的金属薄膜完全转化为绝缘薄膜以形成刻蚀 阻挡层。
S137'、 剥离掉光刻胶完全保留区域 251后， 得到源极 26、 漏极 27以及 刻蚀阻挡层， 如图 16所示。
根据又一实施例，参照图 10〜图 14以及图 17〜图 19,步骤 S13可以包括： S131", 在栅绝缘层 21上形成氧化物半导体层 23 , 如图 10所示。
示例性的， 该栅绝缘层 21的材料可以是 SiNx。
S132"、 在氧化物半导体层 23上形成金属薄膜层 28, 如图 11所示。
S133〃、 在金属薄膜层 28上涂覆光刻胶 25 , 利用灰度掩膜板或半透掩膜 板进行曝光， 显影后在金属薄膜层 28上形成对应源 /漏电极区域的光刻胶完 全保留区域 251 ,对应沟道区域的光刻胶半保留区域 252, 以及露出其余金属 薄膜层 28的光刻胶完全去除区域， 如图 12所示。
S134"、 通过刻蚀工艺去除光刻胶完全去除区域的金属薄膜层 28、 氧化 物半导体层 23 , 得到覆盖面积相同的金属薄膜层 28和半导体有源层 23 , 如 图 13所示。
S135",通过灰化工艺去除掉光刻胶半保留区域 252的光刻胶，露出部分 金属薄膜层 281 , 如图 14所示。
S136"、 通过刻蚀工艺去除部分露出的金属薄膜层 281 , 如图 17所示。 示例性的，可以通过控制刻蚀时间，刻蚀掉沟道区域大部分的金属薄膜， 使金属薄膜少部分保留。
进一步的， 金属膜层可以由单层金属薄膜构成， 也可以是由多层金属薄 膜构成， 如果釆用多层金属薄膜构成的金属薄膜层， 可以刻蚀掉最上层的金 属薄膜， 或者保留最底层的金属薄膜。
S137"、对刻蚀后剩余的该金属薄膜 281进行氧化处理，使该处金属薄膜 完全转化为富氧的绝缘薄膜构成刻蚀阻挡层， 如图 18所示。
示例性的， 可以对保留部分的金属薄膜 281进行氧气（02 )等离子体轰 击， 控制轰击时间， 使得该保留部分的金属薄膜完全转化为绝缘薄膜以构成 刻蚀阻挡层。
S138"、 剥离光刻胶完全保留区域 281后， 得到源极 26、 漏极 27以及刻 蚀阻挡层， 如图 19所示。
本发明实施例提供的薄膜晶体管的制造方法， 其刻蚀阻挡层是通过氧化 处理而得， 刻蚀阻挡层和源 /漏电极利用灰色调掩膜版通过一次掩模工艺形 成， 无需进行单独的掩模工艺处理， 因此能够减少一次掩模工艺， 降低了制 造成本， 并且， 该刻蚀阻挡层经过氧化处理， 也是富氧材料， 其阻挡性较好， 保证了优良的薄膜晶体管特性的稳定。
此外， 在上述步骤 S131'和 S131"形成氧化物半导体层 24之前， 还可以 在栅绝缘层 21上形成第一薄膜层 22, 如图 20所示。 具体可以是在温度为 300 400度的条件下， 形成厚度为 200 500A的非晶硅薄膜层 22, 之后经过 氧气（02 )等离子体处理形成富氧的第一绝缘层 22。
当然， 本实施例中， 第一薄膜层 22并不限于非晶硅材料， 也可以是其他 材料， 如三氧化二铝等。
这样一来， 在栅绝缘层 21与氧化物半导体有源层 24之间设有经氧化处 理所得的第一绝缘层 22, 可以防止栅绝缘层 SiNx中的氢原子扩散到氧化物 半导体有源层 24中， 保证了 TFT较好的性能， 而且栅绝缘层釆用 SiNx和 第一绝缘层 23构成， 刻蚀速率比较快， 这样在之后进行的过孔刻蚀时，要比 单纯釆用 SiOx作为栅绝缘层进行刻蚀的时间短， 因此设备产能高， 易于大 规模量产。
本发明实施例提供了一种薄膜晶体管， 该薄膜晶体管是通过上述方法实 施例中所描述的薄膜晶体管的制造方法制作得到。
图 9所示为本发明实施例提供的一种薄膜晶体管示例， 该薄膜晶体管包 括：
基板 20、 栅极 201和栅绝缘层 21; 形成在该栅绝缘层 21上的第一绝缘 层 22; 形成在第一绝缘层 22上的氧化物半导体有源层 23; 形成在氧化物半 导体有源层 23上的第二绝缘层 24; 形成在氧化物半导体有源层 23上， 且位 于所述第二绝缘层 24两侧的源极 26和漏极 27; 其中， 第一绝缘层 22可以 由非晶硅或三氧化二铝经氧化处理后得到。
需要说明的是， 本发明实施例提供的薄膜晶体管的结构中， 源 /漏电极的 金属膜层可以是单层金属制备， 也可以是多层金属构成， 该刻蚀阻挡层可以 是多层金属膜层中的部分膜层或底层经过氧化处理得到。 进一步的， 刻蚀阻 挡层还可以由对应沟道区域的整体的金属薄膜经过氧化处理后得到，如图 20 所示， 即沟道区域的金属薄膜 281不进行刻蚀工艺的处理， 直接氧化处理得 到刻蚀阻挡层 281 , 此时刻蚀阻挡层 281与源极 26和漏极 27的上表面处于 同一平面。
本发明实施例提供的薄膜晶体管， 由于在氧化物半导体有源层的上下两 侧分别设有两个绝缘层， 因此能够防止氧化物半导体有源层中的氧向其它层 扩散造成薄膜晶体管特性异常， 同时也能防止栅绝缘层 SiNx 中的氢原子扩 散到氧化物半导体有源层中， 保证了薄膜晶体管较好的性能， 并且， 在沟道 区域形成富氧的刻蚀阻挡层， 可以阻挡对沟道区域的氧化物半导体有源层的 破坏， 保证了优良的薄膜晶体管特性的稳定。
本发明实施例提供了一种阵列基板， 该阵列基板包含上述薄膜晶体管。 同时， 本发明实施例还提供了一种显示装置， 该显示装置包含上述阵列 基板。 所述显示装置可以是但不限于液晶面板、 有机发光二极管 （Organic Light-Emitting Diode, 简写为 OLED )面板、 电泳显示面板、 手机、监视器、 平板电脑等显示装置。
本发明实施例提供的阵列基板和显示装置， 由于在薄膜晶体管中的氧化 物半导体有源层的上下两侧分别设有两个绝缘层， 因此能够防止氧化物半导 体有源层中的氧向其它层扩散造成阵列基板特性异常， 同时也能防止栅绝缘 层 SiNx 中的氢原子扩散到氧化物半导体有源层中， 保证了阵列基板较好的 性能， 并且， 在氧化物半导体有源层上， 源漏电极层下， 形成有第二绝缘层， 其可以阻挡对沟道区域的氧化物半导体有源层的破坏， 保证了优良的阵列基 板特性的稳定。
本发明提供的薄膜晶体管及其制造方法、 阵列基板、 显示装置， 在薄膜 晶体管制备的过程中， 刻蚀阻挡层是通过氧化处理方法制得的， 该刻蚀阻挡 层可以与半导体有源层通过一次掩模工艺实现，刻蚀阻挡层也可以与源 /漏电 极通过一次掩模工艺实现， 无需因刻蚀阻挡层的制备而增加一次掩模工艺， 相对现有技术中通过一次掩模工艺制得刻蚀阻挡层而言，能够在 TFT阵列基 板的制作过程中减少掩模工艺次数， 简化了制造工艺， 降低制造成本， 提高 产品的良品率。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管的制造方法， 包括：
在基板上形成栅极；
在形成有所述栅极的基板上形成栅绝缘层；
在所述栅绝缘层上形成氧化物半导体有源层、 刻蚀阻挡层以及 源 /漏电极；
其中， 所述刻蚀阻挡层通过氧化处理得到。
2、 根据权利要求 1所述的方法， 其中， 通过一次掩模工艺形成 所述氧化物半导体有源层和刻蚀阻挡层。
3、 根据权利要求 2所述的方法， 其中所述通过一次掩模工艺形 成所述氧化物半导体有源层和刻蚀阻挡层包括：
在所述栅绝缘层上形成氧化物半导体层；
在所述氧化物半导体层上形成第二薄膜层， 并对所述第二薄膜 层进行氧化处理得到第二绝缘层；
在所述第二绝缘层上涂覆光刻胶， 利用灰度掩膜板或半透掩膜 板进行曝光、 显影， 在所述第二绝缘层上形成对应刻蚀阻挡层区域 的光刻胶完全保留区域、 对应半导体有源层区域的光刻胶半保留区 域， 以及露出其余所述第二绝缘层区域的光刻胶完全去除区域； 层、 氧化物半导体层， 得到氧化物半导体有源层；
通过灰化工艺去除所述光刻胶半保留区域的光刻胶， 露出部分 第二绝缘层；
通过刻蚀工艺去除所述部分第二绝缘层， 并剥离掉剩余的光刻 胶得到由所述第二绝缘层形成的刻蚀阻挡层。
4、 根据权利要求 3所述的方法， 其中， 所述第二薄膜层的材料 为非晶硅或三氧化二铝。
5、 根据权利要求 1所述的方法， 其中， 通过一次掩模工艺形成 所述氧化物半导体有源层、 刻蚀阻挡层以及源 /漏电极。
6、 根据权利要求 5所述的方法， 其中所述通过一次掩模工艺形 成所述氧化物半导体有源层、 刻蚀阻挡层以及源 /漏电极包括：
在形成有所述栅绝缘层的基板上形成氧化物半导体层； 在所述氧化物半导体层上形成金属薄膜层； 在所述金属薄膜层上涂覆光刻胶， 利用灰度掩膜板或半透膜掩 膜板进行曝光、 显影， 在所述金属薄膜层上形成对应源 /漏电极区域 的光刻胶完全保留区域、 对应沟道区域的光刻胶半保留区域， 以及 露出其余所述金属薄膜层的光刻胶完全去除区域；
通过刻蚀工艺去除光刻胶完全去除区域的所述金属薄膜层、 氧 化物半导体层， 得到覆盖面积相同的金属薄膜层和所述氧化物半导 体有源层；
通过灰化工艺去除所述光刻胶半保留区域的光刻胶， 以露出部 分金属薄膜层；
对露出的所述金属薄膜层进行氧化处理， 以使得露出的所述金 属薄膜层完全转化为富氧的绝缘薄膜构成刻蚀阻挡层；
剥离掉剩余的光刻胶， 得到源 /漏电极和刻蚀阻挡层。
7、 根据权利要求 6所述的方法， 其中， 在所述通过灰化工艺去 除所述光刻胶半保留区域的光刻胶以露出部分金属薄膜层之后， 且 在所述对露出的所述金属薄膜层进行氧化处理之前， 还包括：
通过刻蚀工艺对露出部分的所述金属薄膜层进行部分刻蚀， 从 而去除露出的金属薄膜层的一部分。
8、 根据权利要求 6或 7所述的方法， 其中， 所述金属薄膜层由 多层金属薄膜构成， 所述刻蚀阻挡层由所述多层金属薄膜的底层或 部分多层金属薄膜经氧化处理得到。
9、 根据权利要求 1所述的方法， 还包括：
在所述栅绝缘层上形成第一薄膜层， 并对所述第一薄膜层进行 氧化处理得到第一绝缘层，
其中所述氧化物半导体有源层位于所述第一绝缘层上。
10、根据权利要求 9所述的方法，其中，所述栅绝缘层包括 SiNx, 所述第一绝缘层包括 SiOx。
11、 一种通过权利要求 1至 10中任一项所述的薄膜晶体管的制 造方法制作得到的薄膜晶体管。
12、 一种阵列基板， 其中， 所述阵列基板包含权利要求 11所述 的薄膜晶体管。
13、 一种显示装置， 其中， 所述显示装置包含权利要求 12所述 的阵列基板。
14、 一种薄膜晶体管， 包括： 基板；
位于基板上的栅极和栅绝缘层；
位于栅绝缘层上的氧化物半导体有源层； 位于氧化物半导体有 源层上的阻挡层；
在氧化物半导体有源层上、 且位于阻挡层两侧的源 /漏电极， 其中所述阻挡层通过氧化工艺得到。
15、 根据权利要求 14所述的薄膜晶体管，
其中所述阻挡层包括与源 /漏电极相同的金属元素。
16、根据权利要求 14-15任一项所述的薄膜晶体管， 还包括位于 所述栅绝缘层上的第一绝缘层，
其中所述氧化物半导体有源层位于所述第一绝缘层上。
17、 根据权利要求 16所述的薄膜晶体管， 其中所述栅绝缘层包括 SiNx, 所述第一绝缘层包括 SiOx。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN103236402B (zh) * 2013-04-27 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104157609B (zh) * 2014-08-20 2017-11-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN104300004A (zh) * 2014-09-01 2015-01-21 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
EP3535783A4 (en) * 2016-11-02 2020-07-01 Boe Technology Group Co. Ltd. MATRIX SUBSTRATE, DISPLAY PANEL, AND DISPLAY APPARATUS INCLUDING SAME, AND MANUFACTURING METHOD THEREOF
CN111201613A (zh) * 2017-11-28 2020-05-26 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
CN108847408A (zh) * 2018-06-04 2018-11-20 深圳市华星光电技术有限公司 一种tft阵列基板的制造方法及tft阵列基板
CN109192739B (zh) * 2018-09-17 2020-12-18 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN111192889A (zh) * 2020-01-07 2020-05-22 京东方科技集团股份有限公司 光检测模块及其制备方法、光检测基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470769A (en) * 1990-03-27 1995-11-28 Goldstar Co., Ltd. Process for the preparation of a thin film transistor
US20080206935A1 (en) * 2007-02-23 2008-08-28 Jin Jang Method for fabricating thin film transistor using local oxidation and transparent thin film transistor
CN101740636A (zh) * 2008-11-17 2010-06-16 索尼株式会社 薄膜晶体管和显示装置
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
CN101625977B (zh) * 2008-07-11 2011-08-31 台湾薄膜电晶体液晶显示器产业协会 薄膜晶体管的制造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101213708B1 (ko) * 2009-06-03 2012-12-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR20110093113A (ko) * 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
EP2546884A1 (en) * 2010-03-11 2013-01-16 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
KR101671952B1 (ko) * 2010-07-23 2016-11-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470769A (en) * 1990-03-27 1995-11-28 Goldstar Co., Ltd. Process for the preparation of a thin film transistor
US20080206935A1 (en) * 2007-02-23 2008-08-28 Jin Jang Method for fabricating thin film transistor using local oxidation and transparent thin film transistor
CN101740636A (zh) * 2008-11-17 2010-06-16 索尼株式会社 薄膜晶体管和显示装置
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件

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