WO2013094148A1 - 電流検出回路および半導体集積回路装置 - Google Patents

電流検出回路および半導体集積回路装置 Download PDF

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WO2013094148A1
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transistor
voltage
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PCT/JP2012/007889
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啓佑 柳生
和弘 梅谷
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株式会社デンソー
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • G—PHYSICS
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    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Definitions

  • the present disclosure relates to a current detection circuit and a semiconductor integrated circuit device.
  • a power converter is required to have high responsiveness in order to follow an output at a high speed corresponding to the change in the driving condition, particularly in a case of driving an electric vehicle motor. It is known that such a power converter is an effective means for detecting a current flowing through a switching element in addition to an input / output voltage and controlling it according to the detected current.
  • sensing an energization current of a switching element often involves a power loss corresponding to the sensing current, and there is a problem that leads to a reduction in efficiency, making it difficult to put it to practical use.
  • Patent Document 1 In order to reduce such power loss, for example, a technique described in Patent Document 1 is provided.
  • the source terminal N100 of the main switching element Q93 and the source terminal N200 of the current detection switching element Q94 are substantially the same using the comparator CMP401 and the switching element Q95. Feedback control to potential.
  • the voltage between the drain and source of the switching elements Q94 and Q93 and the voltage between the gate and source are almost the same. For this reason, while using transistors with uniform element characteristics as switching elements Q94 and Q93, it is possible to estimate the energizing current of switching element Q93 by sensing the energizing current of switching element Q94.
  • switching element Q94 is an element having the same conductivity type as switching element Q93 and uses a transistor having a significantly small chip area, so that the current ratio of switching elements Q94 and Q93 can be set to a sufficiently large constant value K. it can.
  • the comparator CMP401 compares the source potentials of the switching elements Q93 and Q94, but the main switching element Q93 generally has a large current capacity, and the current gradient dI 1 / dt becomes large during switching.
  • the inverting input terminal of the comparator CMP401 is connected to the source of the switching element Q94, the potential does not follow the voltage fluctuation. For this reason, the inverting input terminal connected to the switching element Q94 may be deteriorated.
  • the cause of this problem is that there is a path from the switching element Q93 to the ground through the load 102 to the ground through both input terminals of the comparator CMP401.
  • the comparator CMP401 has a high input impedance, so that current does not flow easily.
  • comparator CMP401 Since this type of comparator CMP401 is an element for a small signal analog circuit, it is vulnerable to an excessive voltage applied to the input terminal. For this reason, there is a possibility that the switching element Q93 may be energized instantaneously to the input terminal of the comparator CMP401 in accordance with the current generated during switching, and the comparator CMP401 may be deteriorated.
  • the present disclosure has been made in view of the above circumstances, and an object of the present disclosure is to provide a current detection circuit capable of detecting a current while protecting it from an overvoltage or an overcurrent that is likely to occur according to an induced electromotive voltage or an induced current, and An object of the present invention is to provide a semiconductor integrated circuit device in which a current detection circuit is incorporated.
  • the first circuit is connected between the first terminal and the second terminal, and the second circuit is connected between the third terminal and the fourth terminal. ing.
  • the second terminal and the fourth terminal are commonly connected to each other.
  • the current control circuit has an applied voltage between the first terminal and the second terminal of the first circuit substantially equal to an applied voltage between the third terminal and the fourth terminal of the second circuit according to the amount of the second current of the second circuit.
  • the first current of the first circuit is controlled so as to have the same voltage.
  • the detection circuit can detect (estimate) the current flowing between the first terminal and the third terminal by detecting the first current of the first circuit or the second current of the second circuit controlled by the current control circuit. Since the first circuit and the second circuit can be configured by a circuit having a relatively low impedance, the current can be detected while protecting from the overvoltage and overcurrent according to the induced electromotive voltage and the induced current.
  • the current detection circuit includes a first current conducting element and a second current conducting element.
  • the first current conducting element is energized through the terminal, but the current detecting second current conducting element is energized according to the current flowing through the first current conducting element. Therefore, the current of the first current conducting element can be estimated from the detected current of the second current conducting element. For this reason, for example, by using an element that conducts a large current for the first current conducting element and an element that conducts a small current for the second current conducting element, loss due to large current detection can be reduced, and an induced electromotive voltage or induction Current can be detected while protecting from overvoltage and overcurrent according to the current.
  • the first current energizing element and the second current energizing element open and close to open and close the flow path of the energized current of the terminal through the first main electrode in accordance with an applied signal applied to the control electrode. It has a function.
  • the control electrode of the first current conducting element and the control electrode of the second current conducting element are connected in common, and the first main electrode of the first current conducting element and the first main electrode of the second current conducting element are Since the second main electrode of the first current conducting element and the second main electrode of the second current conducting element are at the same potential because of the common connection, the first current conducting element and the second current conducting element are mutually A proportional current flows.
  • the control circuit that controls the first current of the first circuit detects the current or voltage of the second circuit, and a voltage equal to the voltage drop of the second circuit is applied to the first circuit.
  • the total current flowing in the first circuit and the second circuit is extracted or supplied from the second terminal, whereby the applied voltage between the first terminal and the second terminal of the first circuit is The voltage is controlled to be substantially the same as the applied voltage between the third terminal and the fourth terminal. Since the current drawn or supplied may be a fixed current ratio with respect to the detected current of the second circuit, the above control can be easily realized.
  • the first current conducting element and the second current conducting element may each include a diode, and either the anode or the cathode may be connected to each other.
  • this diode as an antiparallel diode of a semiconductor switch, positive and negative currents flowing through the semiconductor switch can be detected.
  • a resistor may be used as both the first circuit and the second circuit, or the second current of the second circuit is detected according to the voltage generated in the resistance of the second circuit. good.
  • a linear element such as a resistor generally has higher detection accuracy of a current corresponding to a voltage drop, so that the current detection accuracy can be further improved.
  • a diode or a diode-connected transistor may be used as both the first circuit and the second circuit, and the second circuit according to the voltage drop of the diode or the diode-connected transistor.
  • the second current may be detected.
  • the energization current of the second circuit fluctuates greatly, the fluctuation of the voltage drop can be suppressed small, and even if the power supply voltage of the current detection circuit is not large, the current detection dynamic range can be widened. Can do.
  • the current control function controls the output current that is mirrored at a fixed ratio with the energization current of the second circuit as the input current as the output current that energizes the first circuit.
  • the current control function controls the output current that is mirrored at a fixed ratio with the energization current of the second circuit as the input current as the output current that energizes the first circuit.
  • the current of the first circuit can be set small, the total amount of current that is passed through the current detection circuit is suppressed. Therefore, it is convenient to reduce the semiconductor configuration area and power consumption.
  • the first current mirror circuit obtains an output current obtained by mirroring the energization current of the second circuit as an input current
  • the second current mirror circuit obtains the output current of the first current mirror circuit.
  • the mirrored output current is controlled as an output current for energizing the first circuit.
  • the current control function according to the eighth aspect described above is divided into the first current mirror circuit and the second current mirror circuit in the tenth aspect, so that a simple combination of transistor circuits is mainly used for the function of the current control function. Can be realized. Therefore, the configuration is easy even on a semiconductor integrated circuit in which it is difficult to create a circuit other than a transistor.
  • the output current of the first current mirror circuit when the output current of the first current mirror circuit is supplied from the second current conducting element, the output current of the first current mirror circuit is set larger than the input current. . Thereby, the total amount of current flowing through the current detection circuit can be suppressed, which is convenient for reducing the semiconductor area and power consumption.
  • the output current of the first current mirror circuit when the output current of the first current mirror circuit is supplied from the second current conducting element, the output current of the second current mirror circuit is set smaller than the input current. .
  • the total amount of current flowing in the current detection circuit can be suppressed, which is convenient for reducing the semiconductor area and power consumption.
  • the third current mirror circuit includes an energization current on the current path through which an energization current of the second circuit, a current proportional to the energization current of the second circuit flows, or a current control circuit
  • the output current of the first circuit to be controlled is set as an input current, and an output current obtained by mirroring the input current is obtained.
  • the detection circuit detects the current in response to detecting the output current of the third current mirror circuit. Therefore, the current can be detected using the third current mirror circuit, and it is convenient to construct the semiconductor integrated circuit on the same semiconductor substrate, for example.
  • the output current of the third current mirror circuit is set smaller than the input current.
  • the total amount of current flowing through the current detection circuit can be suppressed, which is convenient for reducing the semiconductor area and power consumption.
  • the current detection range can be widened.
  • the sixteenth aspect of the present disclosure has a current limiting function of detecting the circuit current in the detection circuit and limiting the second current when the current exceeds a predetermined current value. In this case, since it is possible to suppress an excessive current from flowing through the current detection circuit, it is possible to favorably avoid destruction of the excessive current due to energization.
  • the seventeenth aspect of the present disclosure since the first circuit, the second circuit, and the current control circuit are integrated on the same semiconductor substrate by combining the semiconductor elements, almost the entire configuration is integrated with the semiconductor integrated circuit. Can be configured.
  • the drive control circuits of the first current conducting element and the second current conducting element are also integrated on the same semiconductor substrate, so that they can be integrated into the semiconductor integrated circuit device.
  • circuit block diagram of the power converter circuit which concerns on 4th Embodiment of this indication The circuit block diagram of the power converter circuit which concerns on 5th Embodiment of this indication
  • circuit block diagram of the power converter circuit which concerns on 6th Embodiment of this indication Circuit configuration diagram of a power conversion circuit according to a seventh embodiment of the present disclosure
  • A)-(f) is an electrical block diagram explaining the block structure of the principal part of the modification of the above-mentioned embodiment.
  • (A) is an equivalent circuit diagram of the multi-emitter IGBT, and (b) and (c) are modifications of the voltage source.
  • (A) is a block block diagram of the principal part of the electric current detection circuit which concerns on 8th Embodiment of this indication, (b) and (c) are the modification of (a).
  • (A) is an equivalent circuit diagram of the multi-cell diode with the anode terminal separated, and (b) is an equivalent circuit diagram of the multi-cell diode with the cathode terminal separated.
  • the circuit block diagram of the power converter circuit which concerns on 9th Embodiment of this indication The circuit block diagram of the power converter circuit which concerns on 10th Embodiment of this indication.
  • the circuit block diagram of the power converter circuit which concerns on 11th Embodiment of this indication Circuit configuration diagram of a power conversion circuit according to another embodiment of the present disclosure Illustration of prior art Illustration of prior art Illustration of related technology Illustration of related technology Illustration of prior art
  • FIG. 1 shows the electrical configuration of the power conversion circuit.
  • the power conversion unit 1a of the power conversion circuit 1 is configured by a non-insulated boost chopper type booster circuit.
  • the power conversion unit 1a of the power conversion circuit 1 mainly includes a main transistor Q1 (corresponding to a first current-carrying element and a second current-carrying element) made of a power semiconductor switching element such as a multi-emitter IGBT (Insulated Gate-Bipolar-Transistor).
  • the main transistor Q1 is a multi-emitter type IGBT, and usually one emitter (corresponding to the second main electrode of the first current conducting element) conducts a large current and the other emitter (second current conducting element). Current corresponding to several hundred to several thousandth of the second main electrode.
  • a capacitor C1 is connected between the main power supply line N1 and the main power supply line N2 to which the DC voltage of the DC voltage generation circuit E1 is applied.
  • the DC voltage generation circuit E1 outputs a DC voltage between the main power supply lines N1 and N2.
  • An inductor L1 is connected in series between the main power supply line N1 and the common collector of the main transistor Q1.
  • a diode D1 is connected in the forward direction between the collector of the main transistor Q1 and the output terminal OUT1.
  • a capacitor C2 is connected between the output terminal OUT1 and the output terminal OUT2 to which the main power supply line N2 is connected.
  • the drive control circuit 2 performs DC / DC conversion on the DC voltage of the DC voltage generation circuit E1 in response to applying an on / off control signal such as a PWM signal to the gate (corresponding to the control electrode) of the main transistor Q1, and outputs the output terminal OUT1. Output between -OUT2.
  • the multi-emitter type main transistor Q1 is connected to the main power supply line N2 to operate this one emitter for high-power energization, and the other emitter is used for current detection. .
  • the other emitter is connected to a current detection circuit 3 described in the lower part of FIG.
  • the current detection circuit 3 operates according to the DC voltage of the DC voltage generation circuit E2 applied between the main power supply line N2 and the sub power supply line N3.
  • a capacitor C3 is connected between the main power supply line N2 and the sub power supply line N3.
  • the other emitter of the main transistor Q1 is connected to the current detection resistor Ra1 (corresponding to the second circuit), and one emitter of the main transistor Q1 is connected to the resistor Rb2 (corresponding to the first circuit).
  • resistors Ra1 and Rb2 are commonly connected by a common connection node (voltage reference node) N4, and both ends of the resistor Ra1 are input to a measurement amplifier (Instrumentation Amplifier) AMP1.
  • the measurement amplifier AMP1 operates with the power supplied from the DC voltage generation circuit E2.
  • the resistors Ra1 and Rb2 are current detection resistors set to approximately several tens of ohms, respectively, and can reduce the impedance of the main transistor Q1 viewed from the one and other emitters when viewed from the current detection circuit 3 side.
  • the measuring amplifier AMP1 amplifies the voltage across the resistor Ra1 by a predetermined number of times, and supplies the resistor R4 (for example, about several to several tens of ⁇ ) through the transistor Q3. Therefore, a proportional current proportional to the voltage drop ⁇ V1 of the resistor Ra1 flows through the resistor R4.
  • the amplification factor of the measurement amplifier AMP1 is set in advance such that when the voltage ⁇ V1 is applied to the resistor Ra1 and the resistor Rb2, the sum of the currents flowing through both of them flows to the resistor R4.
  • the energization currents of the resistors Ra1 and Rb2 can be controlled according to the output current of the measurement amplifier AMP1.
  • the measurement amplifier AMP1 causes the total current flowing through the resistor Ra1 and the resistor Rb2 to flow through the resistor R4 so that the voltage drop of the resistor Ra1 and the voltage drop of the resistor Rb1 are equal to the voltage drop ⁇ V1.
  • the voltage drops of the resistors Ra1 and Rb2 are equal, and as a result, the terminal voltages of the resistors Ra1 and Rb2 are controlled to be the same voltage.
  • one emitter potential of the main transistor Q1 and the other emitter potential are substantially equal ( ⁇ VE ⁇ 0), and the one and other emitter currents of the main transistor Q1 are in a proportional relationship.
  • a feature of the present embodiment is that by controlling one and other emitters of the main transistor Q1 to substantially the same potential (that is, potential difference ⁇ VE ⁇ 0), the collector-emitter voltage of the main transistor Q1 is The other emitters have substantially the same voltage, and one emitter current of the main transistor Q1 and another emitter current are in a proportional relationship.
  • the current detection cell and the main circuit cell are close to each other in physical properties, and the IV characteristics are substantially equivalent to each other. Therefore, when the voltage drop between the collector of the main transistor Q1 and one and the other emitters is almost equal to each other, the emitter currents can be in a substantially proportional relationship.
  • the multi-emitter type main transistor Q1 is divided into a high-power energizing transistor Q1a and a current detection transistor Qs.
  • the circuit elements constituting the power conversion unit 1a those other than the configuration of the main transistor Q1 are omitted.
  • the current detection circuit 3 includes a circuit (two-terminal circuit, second circuit) CA, a circuit (two-terminal circuit, first circuit) CB, a control circuit (current control circuit) CC, and a control input type current.
  • a block using the source CD, the DC voltage generation circuit CE, and the detection circuit S can be replaced. It is assumed that currents proportional to each other flow in the circuit CA and the circuit CB when the same voltage is applied.
  • the circuit CA draws a sensing current by the current detection transistor Qs.
  • the control circuit CC detects the energization current of the circuit CA and controls the output current of the control input type current source CD according to the detected current.
  • the control input type current source CD supplies currents to the circuit CA and the circuit CB when it is assumed that the same voltage as the voltage drop of the circuit CA is applied to the circuit CA and the circuit CB.
  • the output current of the current source CD is the sum of the currents that flow when voltage drops generated in the circuit CA occur in the circuit CA and the circuit CB, respectively. Therefore, the control circuit CC controls the terminal voltages of the circuit CA and the circuit CB to be the same voltage by the current source CD.
  • the control circuit CC uses the circuit CA, the circuit CB, and the current source CD to control the potential difference ⁇ VE between the emitters of the high-power energization transistor Q1a and the current detection transistor Qs to almost zero. .
  • the control circuit CC detects the voltage drop ⁇ VA generated in the circuit CA and controls the output current of the control input type current source CD so that the voltage drop ⁇ VB generated in the circuit CB is substantially equal to the voltage drop ⁇ VA. ing.
  • connection node of the circuit CA and the circuit CB is the same at the reference potential node N4, when the voltage drop ⁇ VA of the circuit CA and the voltage drop ⁇ VB of the circuit CB are the same, as shown in FIG.
  • the emitter potentials of the transistor Q1a and the current detection transistor Qs become substantially equal to each other, and the potential difference ⁇ VE between them becomes substantially zero.
  • the detection circuit S can detect (estimate) the current I 1 according to the current ID of the control input type current source CD.
  • the proportional coefficients K and J are positive real numbers.
  • the current detection circuit 3 detects the voltage across the resistor Ra1 by the measurement amplifier AMP1, and passes the total of the current that flows when the detected voltage is applied to both the resistors Ra1 and Rb2 to the resistor R4.
  • the terminal voltages of the resistors Rb2 and Ra1 are set to substantially the same voltage
  • the detection unit Sa detects the sense signal voltage Vs that is the terminal voltage of the resistor R4, so that other emitter currents can be detected. It is possible to estimate a current flowing from one emitter that is proportional to another emitter current to the output terminal side of the power converter 1a.
  • the power converter 1a converts and outputs the input DC voltage
  • the energy of the input DC voltage is stored in the inductor L1 when the main transistor Q1 is turned on. This energy is stored in the inductor L1 when the main transistor Q1 is turned off.
  • the signal is transmitted from L1 to the output terminals OUT1-OUT2 through the diode D1.
  • the current detection circuit 3 (resistors Ra1 and Rb2) side flows only slightly compared to the amount of energized current in the power converter 1a. In this case, it can be adjusted to about several hundred to several thousandths.
  • the impedances of the resistors Ra1 and Rb2 can be set low by increasing the potential difference detection sensitivity of the measurement amplifier AMP1.
  • the low impedance circuit CB is connected to the emitter of the main transistor Q1a through which the main current flows, and the low impedance circuit CA is connected to the emitter of the transistor Qs for current detection. Since the emitters are connected to each other with a low impedance, and both input terminals of the measurement amplifier AMP1 are connected with a low impedance, the current can be estimated without applying an excessive voltage to both input terminals of the measurement amplifier AMP1. That is, since both input / output terminals of the measurement amplifier AMP1 are both connected to other emitters via a low resistance, there is no possibility that an excessive voltage is applied to both input terminals. The possibility that each element is deteriorated according to the induced electromotive voltage can be suppressed as much as possible, and a highly reliable current detection circuit 3 can be provided.
  • the current detection circuit 3 has no portion connected to the power control unit 1a other than the emitter of the transistor Q1a for energizing the large power.
  • the current detection circuit since the current detection circuit has a path connected to the main circuit at a node other than the emitter of the transistor Q1a, the parasitic inductance generated in the emitter of the transistor Q1a when the transistor Q1 is turned off causes the emitter of the transistor Q1a. There was a problem that induced current flowed to other connection points.
  • the main circuit is connected to only one node, so that the induced current hardly flows and there is no possibility that the element deteriorates in accordance with the induced current, and a highly reliable current detection circuit. 3 can be provided.
  • FIG. 4 shows an electrical configuration of the power conversion circuit according to the present embodiment.
  • the power conversion unit 1a is configured by a non-insulated boost chopper type booster circuit as in the above embodiment.
  • a DC voltage generation circuit E2 and a capacitor C3 are connected in parallel between the main power supply line N2 and the sub power supply line N3, and a DC voltage generation circuit E3 and a capacitor C4 are connected between the main power supply line N2 and the sub power supply line N5. Are connected in parallel.
  • the current detection circuit 3 operates by being supplied with voltages from the DC voltage generation circuits E2 and E3.
  • a diode-connected transistor Qb2 and a resistor Rb2 are connected in series between one emitter of the main transistor Q1 and the node N4.
  • a diode-connected transistor Qa1 and a resistor Ra1 are connected in series between the other emitter of the main transistor Q1 and the node N4.
  • the resistors Ra1 and Rb2 are commonly connected at a common connection node N4, and are connected from the common connection node N4 to the sub-power supply line N3 through the resistor R4a between the collector and the emitter of the transistor Q5.
  • the voltage at the common connection node N4 of the resistors Ra1 and Rb2 is applied to the inverting input terminal of the operational amplifier OP1.
  • the DC voltage generating circuit E3 is configured to supply a stable DC voltage by connecting the capacitor C4 in parallel.
  • the DC voltage generated by the DC voltage generating circuits E3 and E2 is between the collector and the emitter of the transistor Q4 and the resistor R6.
  • the voltage at the common connection node N6 between the resistor R6 and the collector of the transistor Q6 is applied to the non-inverting input terminal of the operational amplifier OP1.
  • a resistor R7 and a diode D2 are connected in series between the main power supply line N2 and the sub power supply line N3, and a current is supplied from the DC voltage generation circuit E2 to the resistor R7 and the diode D2.
  • the common connection node of the resistor R7 and the diode D2 is connected to the bases of the transistors Q6 and Q5 through the diode D3.
  • the resistor R7, the diodes D2 and D3 are startup circuits for applying the base currents of the transistors Q5 and Q6. Works as.
  • the start-up circuit activates the current detection circuit 3 by applying a base current to the transistors Q5 and Q6 when the main transistor Q1 shifts from off to on.
  • a control current is applied to the bases of the transistors Q6 and Q5 from the output of the operational amplifier OP1 through the diode D4.
  • the voltage across the resistor R4a is output as a sense signal voltage Vs through an inverting amplifier configured by combining an operational amplifier OP2 and resistors R8 and R9, and the detection unit Sa detects the sense signal voltage Vs.
  • the operational amplifier OP1 compares the voltages of the nodes N4 and N6, and the control current of the transistors Q6 and Q5 through the diode D4 with respect to the current corresponding to the difference. Output as. Transistors Q5 and Q6 increase the current drawn from nodes N4 and N6 as the output control current of operational amplifier OP1 increases. Conversely, when the output control current of the operational amplifier OP1 decreases, the current drawn from the nodes N4 and N6 is decreased. Thereby, the operational amplifier OP1 keeps the nodes N4 and N6 at the same potential.
  • each resistance value is set so that the sum of the current values flowing when it is assumed that the same voltage drop has occurred in the resistors Ra1 and Rb2 flows in the resistor R4a.
  • R5 / R6 R4a ⁇ (1 / Ra1 + 1 / Rb2) (6) It is better to design in advance so that At this time, in the process in which the operational amplifier OP1 controls to keep the node N4 and the node N6 at the same potential, a current that causes the voltage drop of the resistor Ra1 and the resistor Rb2 to be the same voltage drop flows to the resistor R4a. Can be matched with the voltage drop of the resistor Ra1.
  • the operational amplifier OP1 controls the collector currents of the transistors Q5 and Q6 in this way, so that the voltage drop of the diode-connected transistor Qa1 and the resistor Ra1 and the voltage drop of the diode-connected transistor Qb2 and the resistor Rb2 can be controlled to the same voltage. Then, one emitter potential (the potential of the main power supply line N2: the collector potential of the transistor Qb2) and the other emitter potential (the collector potential of the transistor Qa1) can be controlled to substantially the same potential.
  • the inverting amplifier including the operational amplifier OP2 and the resistors R8 and R9 inverts and amplifies the terminal voltage of the resistor R4a.
  • this amplified voltage as the sense detection voltage Vs, one emitter current of the main transistor Q1 can be estimated (detected).
  • the diode-connected transistor Qa1 and the resistor Ra1 are used as the circuit CA, and the diode-connected transistor Qb2 and the resistor Rb2 are used as the circuit CB in comparison with FIGS.
  • the transistor Q4, the resistor R6, and the operational amplifier OP1 are used as the control circuit CC, and the transistors Q5 and Q6 and the resistors Ra4 and R5 are used as the current source CD.
  • the transistor Q5, resistors R4a, R8, R9, the operational amplifier OP2, and the detection unit Sa are used as the detection circuit S.
  • the transistor Q5 and the resistor R4a of the detection circuit S constitute a part of the control input type current source CD. Even when such a circuit configuration is employed, the same effects as those of the above-described embodiment can be obtained.
  • FIG. 5 shows an electrical configuration of the power conversion circuit according to the present embodiment.
  • the power conversion unit 1a is configured by a non-insulated boost chopper type booster circuit as in the above-described embodiment.
  • a DC voltage generation circuit E2 and a capacitor C3 are connected in parallel between one emitter (main power supply line N2) of the main transistor Q1 and the sub power supply line N3, and the current detection circuit 3 supplies voltage from the DC voltage generation circuit E2. It works by being.
  • a diode-connected PNP transistor Q7 is connected to one emitter of the main transistor Q1.
  • the other emitter of the main transistor Q1 is connected to a diode-connected PNP transistor Q8.
  • transistors Q7 and Q8 have their collectors and bases connected to each other at a common connection node N4. From the common connection node N4, through the parallel connection circuit of collector-emitters of NPN transistors Q9 and Q10, the sub power supply line N3 It is connected to the.
  • the transistor Q8 corresponds to the circuit CA
  • the transistor Q7 corresponds to the circuit CB.
  • the start-up circuit with the resistor R7 and the diodes D2 and D3 applies a starting current to the diode-connected transistor Q11. Then, a starting current also flows through transistors Q9 and Q10 that are current-mirror connected to transistor Q11.
  • the transistors Q8 and Q12 are connected in a current mirror, and this output current is applied to the transistor Q11.
  • the transistor Q11 is current-mirror connected to the transistor Q13, the collector current of the transistor Q11 is mirrored by the transistor Q13, and the sense signal voltage Vs is output through the I / V conversion circuit by the resistor R10. A sense signal voltage Vs is detected.
  • the mirror ratio (emitter area ratio) of each transistor Q12: Q7: Q8 is n: k: 1
  • the mirror ratio (emitter area ratio) of each transistor Q11: Q9: Q10 is n: k: 1.
  • the transistors Q7, Q8 and Q12 have the same characteristics, and the transistors Q9 to Q11 and Q13 have the same characteristics.
  • the same characteristic here means that, for example, when there are two transistors to be compared, when the base-emitter voltage and the collector-emitter voltage are applied by the same voltage, the emitter area ratio is the collector-emitter ratio.
  • the current is proportional.
  • n and k are arbitrary positive real numbers.
  • the circuit operation of this embodiment will be described.
  • the DC voltage generation circuit E2 supplies current to the resistor R7 and the diodes D2 and D3, and the startup circuit applies a starting current to the base of the transistor Q11. After startup, the diode D3 is reverse-biased and the startup current stops flowing so that the startup circuit finishes its role. Since transistor Q8 and transistor Q12 are current mirror connected, a current n times the collector current of transistor Q8 flows through transistor Q12. Further, by ignoring the base current as being smaller than the collector current, the collector currents of the transistors Q12 and Q11 are substantially equal to each other according to Kirchhoff's first law.
  • the transistor Q11 and the transistors Q9 and Q10 are current mirror connected, currents of k / n times and 1 / n times the collector current of the transistor Q11 flow as the collector currents of the transistors Q9 and Q10, respectively.
  • the collector current of transistor Q7 can be controlled to be k times the collector current of transistor Q8. Therefore, the transistor Q7 uses a transistor whose current that flows when the same voltage as that of the transistor Q8 is applied is k times that of the transistor Q8.
  • the transistor Q7 is realized by setting the emitter area to be k times that of the transistor Q8.
  • the voltage drop between the emitter and the collector of the transistor Q7 and the voltage drop between the emitter and the collector of the transistor Q8 can be controlled to be substantially the same voltage, and one and other emitter potentials of the main transistor Q1 are almost equal to each other. It can be controlled to the same potential.
  • the main transistor Q1 When the I / V conversion circuit including the transistor Q13 and the resistor R10 outputs a sense signal voltage Vs corresponding to the collector current of the transistor Q11, the main transistor Q1 is detected in response to the detection circuit Sa detecting the sense signal voltage Vs. Can be estimated (detected). Because the collector current of the transistor Q11 is n times that of the transistor Q10, and the collector current of the transistor Q10 is substantially equal to the collector current of the transistor Q8, the collector current value of the transistor Q11 is increased by 1 / n times. This is because another emitter current of Q1 can be calculated, and hence one emitter current of the main transistor Q1 can be calculated.
  • the circuit configuration of FIG. 5 of the present embodiment uses the diode-connected transistor Q8 as the circuit CA and the diode-connected transistor Q7 as the circuit CB in light of FIGS. Further, the transistors Q11 and Q12 are used as the control circuit CC, and the transistors Q9 and Q10 are used as the current source CD. The transistor Q13, the resistor R10, and the detection unit Sa are used as the detection circuit S.
  • the emitter-collector voltages of the transistors Q7 and Q8 can be controlled to substantially the same voltage, so that the same effects as the above-described embodiment can be obtained.
  • the current detection circuit 3 is mainly composed of semiconductor elements such as the transistors Q7 to Q13, the number of other linear elements (for example, resistors) can be reduced, and the semiconductor integrated circuit device can be formed on the same semiconductor substrate. This is a mode suitable for construction. Further, if the drive control circuit 2 is also incorporated in a semiconductor integrated circuit device, the integration can be further improved.
  • the bases of the transistors Q7 to Q13 and the like constituting the current detection circuit 3 are not directly connected to one emitter (main current path through which the main current flows) of the main transistor Q1, it is less susceptible to overvoltage and overcurrent.
  • the transistors Q9 and Q10 do not have to be separate transistors, and may be combined into one. In this case, however, the mirror ratio (emitter area ratio) between the transistor Q11 and the transistor including the transistors Q9 and Q10 is preferably adjusted. For example, instead of the transistors Q9 and Q10 whose mirror ratio (emitter area ratio) with the transistor Q11 is n: k and n: 1, respectively, the mirror ratio (emitter area ratio) with the transistor Q11 is n: (k + 1). One transistor may be provided.
  • the other emitter current of the transistor Q1 has a predetermined current value
  • the total current of the current detection circuit 3 is reduced by setting n large and k small. Therefore, by designing the emitter areas of the transistors Q11 and Q12 to be large and the emitter areas of the transistors Q7 and Q9 to be small, it is possible to suppress power consumption and to make the current detection circuit 3 as a semiconductor integrated circuit device on the same semiconductor substrate. In the case of the configuration, the configuration area on the semiconductor substrate can be reduced. Furthermore, since the total amount of current to be controlled is reduced by reducing the total amount of current values of the current mirror circuit, the response of the circuit is also improved.
  • FIG. 6 shows the configuration of the current detection circuit according to this embodiment.
  • the power conversion unit 1a is configured by a non-insulated boost chopper type booster circuit as in the above-described embodiment.
  • the DC voltage generation circuit E2 and the capacitor C3 are connected in parallel with the sub power supply line N3 as a reference potential node, and the DC voltage generation circuit E2 supplies a voltage between the sub power supply line N7 and the sub power supply line N3, whereby the current detection circuit 3 Works.
  • the other emitter of the main transistor Q1 is connected to the sub power line N3 via a diode-connected NPN transistor Q14.
  • the transistor Q14 is connected in current mirror to an NPN transistor Q15, and is connected to the sensing resistor R11 via a current mirror circuit (Q16, Q17) connected from the transistor Q15 to the sub power supply line N7.
  • the PNP transistor Q16 is connected in current mirror with the PNP transistors Q18 and Q19.
  • the collector current of the transistor Q16 becomes almost the same as the collector current of the transistor Q15, and the transistors Q18 and Q19 mirror the current flowing through the NPN transistor Q15.
  • an NPN transistor Q20 connected between the emitter and collector of the transistor Q18 and diode-connected is connected in series.
  • the mirror ratio (emitter area ratio) between the transistors Q15: Q20: Q14 is set to n: k: 1.
  • the mirror ratio (emitter area ratio) of the transistors Q16: Q18: Q19 is also set to n: k: 1.
  • Transistors Q14, Q15, and Q20 are transistors having the same characteristics.
  • the startup circuit including the diodes D2, D3 and the resistor R7 draws a base current of the transistor Q16, thereby supplying a starting current.
  • the DC voltage generation circuit E2 supplies a current to a startup circuit including the resistor R7 and the diodes D2 and D3, the startup circuit draws a startup current from the base of the transistor Q16. After the start-up, the diode D3 voltage becomes a reverse voltage and the start-up current is stopped to finish its role.
  • the other emitter current of the main transistor Q1 is output to the diode-connected transistor Q14.
  • the transistor Q14 is current-mirror connected to the transistor Q15, a current that is n times the collector current of the transistor Q14 is equal to that of the transistor Q15. Mirrored to collector current.
  • the current mirror circuit (Q16, Q17) mirrors the collector current of the transistor Q15, and the collector current of the transistor Q17 is applied to the sense resistor R11 as a mirror current.
  • the transistors Q18 and Q19 are current mirror connected, the transistors Q18 and Q19 are also supplied with a current having a mutual current ratio of k: 1. Therefore, a collector current that is k times that of transistor Q14 flows through transistor Q20 through which the same current as the collector current of transistor Q18 flows.
  • the transistor Q20 whose current when the same voltage as the transistor Q14 is applied to the transistor Q20 is k times that of the transistor Q14 (specifically, for example, a transistor whose emitter area is k times that of the transistor Q14), the transistor The voltage drop between the collector and emitter of Q14 and Q20 can be controlled to substantially the same voltage, and one and other emitter potentials of the main transistor Q1 can be controlled to be the same.
  • the detection unit Sa can detect (sense) the current of the main transistor Q1 by detecting the sense signal voltage Vs.
  • the circuit configuration of FIG. 6 of the present embodiment uses the diode-connected transistor Q14 as the circuit CA and the diode-connected transistor Q20 as the circuit CB in light of FIGS. Further, the transistors Q15 and Q16 are used as the control circuit CC, and the transistors Q18 and Q19 are used as the control input type current source CD. The transistor Q17, the resistor R11, and the detection unit Sa are used as the detection circuit S.
  • This circuit configuration corresponds to a configuration in which the control input type current source CD and the voltage source V are interchanged in the equivalent circuit of FIG. 2 or FIG.
  • the current detection circuit 3 mainly includes semiconductor elements such as the transistors Q14 to Q20, the number of other elements (for example, resistors) can be reduced. Therefore, the semiconductor integrated circuit device is suitable for being configured on the same semiconductor substrate.
  • the bases of the transistors Q14 to Q20 and the like constituting the current detection circuit 3 are not connected to one emitter of the main transistor Q1 (main current path through which the main current flows). Less affected by current.
  • the transistors Q18 and Q19 may be combined into one. Further, by setting n and k to be small, power consumption can be suppressed, and the area of the semiconductor substrate can be reduced when the current detection circuit 3 is configured as the semiconductor integrated circuit device on the same semiconductor substrate. The responsiveness is also improved.
  • FIG. 7 shows an electrical configuration of the current detection circuit according to the present embodiment.
  • the power conversion unit 1a is configured by a non-insulated boost chopper type booster circuit as in the above-described embodiment.
  • the base of the current detection circuit 3 includes a start-up circuit combining the resistor R7 and the diodes D2 and D3, and a current mirror type current control circuit (current detection circuit) combining the transistors Q7 to Q12.
  • the circuit configuration is substantially the same as the circuit described in the third embodiment.
  • the difference from the third embodiment is that a switching circuit (switching means) SWG that switches the current amplification degree by switching the mirror ratio of the input current to the output current is provided in place of the transistor Q13 of the third embodiment. It is in.
  • the switching circuit SWG includes a plurality of NPN transistors Q13a to Q13c and switches SW1 to SW2. The bases of the transistors Q13a to Q13c are commonly connected to each other, and the collectors can be connected / disconnected to each other by the on / off states of the switches SW1 and SW2.
  • the transistors Q13a to Q13c can be connected in parallel by turning on the switches SW1 and SW2 from an external circuit (not shown), and the mirror ratio of the current mirror circuit (Q11, Q13a to Q13c) is set to the switches SW1 and SW2. It can be adjusted according to the on / off state.
  • the collector area can be increased and the I / V conversion gain can be increased.
  • the collectors of the transistors Q13a to Q13c are disconnected from each other, By reducing the number of transistors, the degree of I / V conversion amplification can be lowered. Thereby, the I / V conversion amplification degree can be controlled.
  • the switching circuit SWG can switch the mirror ratio of the input current to the output current of the current mirror circuit (Q11, Q13a to Q13c), the I / V conversion amplification degree can be controlled and the current detection range can be widened. it can.
  • FIG. 8 shows an electrical configuration of the power conversion circuit according to the present embodiment.
  • the power conversion unit 1a is configured by a non-insulated boost chopper type booster circuit as in the above-described embodiment.
  • the base of the current detection circuit 3 is a start-up circuit combining the resistor R7, the diodes D2 and D3, and a circuit combining the transistors Q14 to Q20.
  • the circuit described in the fourth embodiment The circuit configuration is almost the same.
  • PNP transistors Q17a to Q17c whose emitters are commonly connected by the sub power supply line N7 are provided.
  • the bases of these transistors Q17a to Q17c are commonly connected to each other.
  • the collectors of these transistors Q17a to Q17c can be selected to be connected / disconnected by switches SW3 and SW4.
  • the collector area increases, so that the I / V conversion amplification factor can be increased.
  • the collectors of the transistors Q17a to Q17c are disconnected from each other, The I / V conversion amplification degree can be lowered by reducing. Thereby, the I / V conversion amplification degree can be controlled.
  • the switching circuit SWG can switch the mirror ratio of the input current to the output current of the current mirror circuit (Q16, Q17a to Q17c), the I / V conversion amplification degree can be controlled, and the current detection range can be widened. it can.
  • FIG. 9 shows a power supply apparatus according to this embodiment.
  • a relay switch (mechanical switch) RSW1 is provided on the power line that leads from the battery BAT to the load LO.
  • the relay switch RSW1 corresponds to the high power energizing transistor Q1a described in the third embodiment.
  • the relay switch RSW1 has a larger current capacity than the semiconductor switch and can energize large power.
  • a relay switch (mechanical switch) RSW2 for current detection is provided in parallel with the relay switch RSW1. This relay switch RSW2 energizes the energization current from the battery BAT through the detection current path on the current detection circuit 3 side.
  • the drive control circuit 2 energizes the load LO by turning on these relay switches RSW1. At the same time, the drive control circuit 2 turns on the relay switch RSW2 and detects the current by the current detection circuit 3. Even in such a circuit mode, the current can be detected by the same action as in the above-described embodiment (third embodiment).
  • the embodiment in which the energization current of the main transistor Q1 in the power conversion circuit 1 is detected has been described.
  • the load energization circuit 4 that energizes the load LO from the battery BAT.
  • the energizing current of the relay switch RSW1 (RSW2) can be estimated (detected).
  • the detection unit Sa estimates (detects) the current value of the relay switch RSW1, and outputs the estimated current value to the drive control circuit 2,
  • the drive control circuit 2 compares the estimated current value with the rated current value of the subsequent load LO and detects that the estimated current value exceeds a threshold current value lower than the rated current value, the drive control circuit 2 detects the detection result. Accordingly, the relay switch RSW1 can be controlled to be turned off. Further, since the current value can be detected with good linearity, it can be used for power management. For example, when the remaining amount of the battery BAT is small, it is possible to specify a load LO with a large amount of power usage and control the amount of current flowing through the specific load LO.
  • the ratio between the energizing current amount of the high power energizing relay switch RSW1 and the energizing current amount of the current detecting relay switch RSW2 is determined by the respective on-resistances. Therefore, in order to obtain an arbitrary current ratio, an adjusting resistor may be added in series with each relay switch RSW1 or RSW2.
  • the current detection target is not limited to the power conversion circuit 1 (main transistor Q1) shown in the above embodiment, but can be applied to a circuit such as the load energization circuit 4. In addition, various circuits can be applied as long as the target circuit can detect current.
  • FIGS. 10A to 10F show a circuit provided with a control input type current source G for supplying a current proportional to the current source CD.
  • the control input type current source G includes a circuit CA (FIG. 10A), a circuit CB (FIG. 10B), a current source CD (FIG. 10C), and a voltage source V (FIG. 10). (D)) may be connected in parallel to any component (circuit).
  • the current source CD outputs a current that causes an equal voltage drop to the circuits CA and CB in consideration of the current of the current source G.
  • the current source G (FIG. 10E) is replaced with the circuit CA and the current source CD. May be connected in parallel.
  • FIG. 10 (f) when the current source CD and the voltage source V are connected in series in this order, the current source G (FIG. 10 (f)) is replaced with the circuit CA and the voltage source V. May be connected in parallel.
  • the current source G a current source used for a part of the control circuit CC and the voltage source V (DC voltage generation circuits E2, E3) may be used. As long as the voltage source V can apply an operation bias current to the circuit CB, a circuit connected in any way may be applied.
  • the voltage applied between the gates and emitters of the transistors Q1a and Qs preferably has a relationship in which an emitter current (terminal current) proportional to each other flows under the same voltage condition. It is desirable that the current transistor Qs is configured so that a sufficiently small current (for example, about one hundredth to several thousandths) flows compared to the high power conducting transistor Q1a.
  • the cell output of the current detection transistor Q1a is composed of one or a plurality of emitters (channel structure (cell structure)), and the cell output of the high power conducting transistor Qs is the remaining part or all of the emitters (channel structure). (Cell structure)) may be used. Since the multi-emitter type IGBT has a multi-channel structure, elements (Q1a, Qs) having the same characteristics can be easily manufactured, and the linearity of the output current with respect to the input current can be increased.
  • the detection transistor Qs may be configured.
  • Arbitrary semiconductor switching elements such as IGBT, MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor), bipolar transistor, JFET (Junction-Field-Effect-Transistor) are applied to the transistor Q1a for high power supply and the transistor Qs for current detection. it can.
  • mechanical control switches such as relay switches RSW1 and RSW2 may be applied as shown in the seventh embodiment.
  • any constant voltage circuit may be applied regardless of the normal DC power supply circuit.
  • a constant voltage circuit combining a DC voltage source, a resistor R, and a Zener diode D may be applied, or diode-connected as shown in FIG.
  • a DC voltage obtained by supplying a voltage from a DC voltage source to a constant voltage circuit in which a plurality of transistors QD are connected in series and dividing the voltage from the low voltage circuit may be used. Since the circuit shown in FIG. 11C can be configured only by a semiconductor element, it is easy to integrate the semiconductor integrated circuit device.
  • the circuit CA and the circuit CB are each configured by a two-terminal circuit. If the voltage drop ⁇ VA of the circuit CA and the voltage drop ⁇ VB of the circuit CB are the same, any form of the circuits CA and CB may be applied as long as currents proportional to each other are supplied.
  • the circuit CA is constituted by a fixed resistor Ra1
  • the circuit CB is constituted by a fixed resistor Rb2.
  • the current ratio n of the resistors Ra1: Rb2 is equal to the reciprocal of the DC resistance ratio.
  • diodes having the same characteristics may be applied as the circuits CA and CB, respectively.
  • the current ratio n is equal to the number ratio of diodes or the PN junction area ratio on the semiconductor substrate.
  • a MOSFET in which the circuit CA is a fixed resistor and the circuit CB acts as a resistor may be applied as long as currents flowing through the circuit CA and the circuit CB have a proportional relationship.
  • a diode connection of a bipolar transistor may be applied as the circuit CA and a diode may be applied as the circuit CB.
  • circuit CA and the circuit CB are not each composed of a single electronic component or element, but may be composed of a combination of a plurality of electronic components or elements.
  • circuit CA and the circuit CB are mainly described in the embodiment configured by the same types of components and elements, they may be configured by using different types of components and elements. Therefore, any circuit may be used as long as it has two or more terminals and satisfies the above functions.
  • the control circuit CC detects the voltage drop or energization current of the two-terminal circuit CA and controls the current flowing through the current source CD.
  • the control circuit CC controls the current source CD to pass a current that causes the circuit CB to have a voltage drop equal to that of the circuit CA.
  • the control processing in this case may be analog processing or digital processing, or may be a current mirror circuit having a fixed magnification mirror ratio.
  • the detection circuit S outputs a signal corresponding to the current command value of the current source CD output from the control circuit CC.
  • the signal processing here may also be analog processing or digital processing. Such various modified circuit forms can be applied.
  • FIGS. 12 to 14 show an eighth embodiment of the present disclosure.
  • the difference from the previous embodiment is that the current shown in the previous embodiment is about the conduction current of a diode (particularly a free wheeling diode).
  • the current is detected using the detection circuit.
  • the same or similar parts as those of the above-described embodiment are denoted by the same or similar reference numerals, and description thereof is omitted as necessary. Hereinafter, different parts will be described.
  • 12A to 12C show a case where the main transistor Q1 and the commutation diode Dp connected in antiparallel to the main transistor Q1 are mounted in the same package, for example. This shows an example of mounting a current detection circuit for detecting a current flow.
  • a commutation diode Dp is connected in reverse parallel to the main transistor Q1, and the main transistor Q1 and the commutation diode Dp are integrally mounted on a package.
  • the current detection circuit 3b is configured to detect the energization current of the commutation diode Dp.
  • the current detection circuit 3 in FIG. 12A is a current detection circuit connected to the other emitter of the main transistor Q1 in the above-described embodiment. In the configuration shown in FIG. 12A, the current detection circuit 3 b is provided separately from the current detection circuit 3.
  • the bias voltage E2b is applied to the current detection circuit 3b in the direction opposite to the bias voltage E2 applied to the current detection circuit 3.
  • the commutation diode Dp shown in FIG. 12A is a so-called multi-cell diode in which a plurality of diodes are connected in parallel.
  • FIG. 13A shows an equivalent circuit of a multicell diode. All the cathodes of a plurality of diode elements connected in parallel are commonly connected. A part of the anode of the diode element group constituting the commutation diode Dp is provided as an anode of the current detection diode Ds, and a parallel connection node of many other anodes is provided as an anode of the large current conducting diode DG. Is provided.
  • the current detection anode SA and the large current conduction anode A are separated, the current detection anode SA and the current detection emitter SE are connected to each other. You may connect and comprise. By connecting in this way, the number of output terminals output from the package can be reduced.
  • the multi-cell structure diode element group shown in FIG. 13A is commonly connected on the cathode side, but as shown in FIG. 13B, the current detection cathode SK and the large current energization cathode K. And the anode A side may be connected in common. In this case, as shown in FIG. 12C, the current detection circuit 3 described in the above embodiment is connected.
  • FIG. 14 shows a specific example of a circuit when applied to a current detection circuit for detecting a diode current in the configuration of the third embodiment described above.
  • the current detection circuit 3 for detecting the current of the main transistor Q1 has substantially the same configuration as the current detection circuit of the third embodiment shown in FIG.
  • the I / V conversion circuit in the output stage is configured by connecting a transistor Q13 and a resistor Rs in series.
  • the current detection circuit 3b that detects the diode current also has the basic configuration of the current detection circuit 3 of the third embodiment described above, and the forward current of the commutation diode Dp connected in the forward direction from the emitter side to the collector side of the main transistor Q1. Detect direction current. Note that the startup circuit shown in the third embodiment is omitted in FIG.
  • the constituent transistors Q7 to Q12 of the current detection circuit 3 and the constituent transistors having the same or similar functions as those of the transistor Q13 constituting the I / V conversion circuit are attached with a subscript “b”.
  • the subscript “b” is added to each of the functional units having the same or similar functions as the functional units constituting the circuit CA, the circuit CB, the control circuit CC, the control input type current source CD, and the detection circuit S. .
  • the resistor Rs is connected in series to the transistor Q13, the mirror current of the transistor Q13 is passed through the resistor Rs, and the detection unit Sa detects the terminal voltage of the resistor Rs, thereby detecting the main transistor Q1.
  • the current is estimated (detected).
  • a diode-connected NPN transistor Q7b is connected to the main anode A of the commutation diode Dp. Further, a diode-connected NPN transistor Q8b is connected to the sense anode SA of the commutation diode Dp. These transistors Q7b and Q8b have their collectors (bases) connected in common, and are connected from the common connection node N4b to the sub power supply line N8 through the collectors and emitters of the NPN transistors Q9b and Q10b.
  • a startup circuit (not shown) is configured by combining a resistor and a diode, and pulls the starting current from the bases of the transistors Q9b and Q10b by pulling the starting current from the base of the diode-connected transistor Q11b.
  • transistors Q8b and Q12b are current mirror connected, and this output current is fed back to the transistor Q11b.
  • Transistor Q11b is current mirror connected to transistors Q9b, Q10b and Q13b. Therefore, a current proportional to the collector current of transistor Q11b at a predetermined ratio can be passed through transistors Q9b and Q10b, respectively, and the collector-emitter voltages of transistors Q7b and Q8b can be made the same voltage.
  • the collector current of the transistor Q11b is mirrored by the transistor Q13b, and the detection circuit S detects the terminal voltage of the sense resistor Rsb connected in series to the transistor Q13b, and this detection voltage is used as the detection current of the conduction current of the commutation diode Dp. Output as a dependent voltage value. In this way, the forward current of the commutation diode Dp can be detected.
  • the emitter current of the main transistor Q1 can be estimated (detected), and the current of the commutation diode Dp can be estimated (detected).
  • FIG. 15 shows a ninth embodiment of the present disclosure.
  • the difference from the previous embodiment is that a current mirror circuit with a base current compensation circuit is used. Parts that are the same as or similar to those in the previous embodiment are given the same or similar reference numerals and description thereof is omitted, and different parts are described below.
  • the characteristic circuit of this embodiment is added to the circuit configuration shown in the third embodiment.
  • the current amplification factor ⁇ F of the transistor is infinite, so that the base current amount of each transistor Q7 to Q12 can be ignored, but the base current is applied to the actual transistors Q7 to Q12. Therefore, the mirror current amount of the current mirror circuit is also slightly lower than the ideal current amount, and becomes an error factor of the current mirror circuit.
  • a transistor Q24 serving as a base current compensation circuit is provided.
  • the transistor Q24 serving as the base current compensation circuit amplifies the collector current of the transistor Q11 and supplies it as the base current of the transistors Q9 to Q11, Q13.
  • the transistor Q24 can compensate for the finite current amplification factor ⁇ F of the transistor Q11 and the like, the accuracy of the current mirror circuit can be improved.
  • FIG. 16 shows a tenth embodiment of the present disclosure.
  • the cascode current mirror circuit is used. Parts that are the same as or similar to those in the previous embodiment are given the same or similar reference numerals and description thereof is omitted, and different parts are described below.
  • FIG. 16 shows a circuit configuration in which the characteristic part of this embodiment is added to the characteristic circuit configuration of the third embodiment.
  • a cascode current mirror circuit (Q9a to Q11a, Q13a) may be employed according to the magnitude of the output voltage of the DC voltage generation circuit E2.
  • This cascode current mirror circuit (Q9a to Q11a, Q13a) compensates for the fact that the resistance value between the collector and emitter of the transistors Q9 to Q11 and Q13 of the normal current mirror circuit is finite. Then, the error of the current mirror circuit can be reduced and the current detection error can be reduced.
  • FIG. 17 shows an eleventh embodiment of the present disclosure, which is different from the above-described embodiment in that it has a function of suppressing an overcurrent from flowing in the current detection circuit. Parts that are the same as or similar to those in the previous embodiment are given the same or similar reference numerals and description thereof is omitted, and different parts are described below.
  • FIG. 17 employs a circuit in which a switch Q30 for blocking current flow is arranged on the energization path from the node N4 to the base of the transistor Q8 in the characteristic circuit configuration of the third embodiment.
  • a resistor R30 is connected between the control terminal of the switch Q30 and the node N4.
  • the switch Q30 uses an N-channel JFET.
  • the switch Q30 When the switch Q30 is on, the other emitter of the transistor Q1 (emitter of the transistor Qs in FIG. 2) becomes one emitter of the transistor Q1 (the transistor Q1a in FIG. 2) by the circuit operation described in the above embodiment. Therefore, a current proportional to one emitter of the transistor Q1 is always applied.
  • an excessive current may flow transiently to one emitter of the transistor Q1 (emitter of the transistor Q1a) such as an instantaneous reactor short-circuit due to an accident or the like, and a current proportional to the other emitter (emitter of the transistor Qs).
  • the current detection circuit 3 may be deteriorated due to energization of an excessive current.
  • One emitter of the transistor Q1 (emitter of the transistor Q1a) intended to energize a large current has a high current resistance.
  • the current detection circuit 3 that is often constituted by a small signal circuit has a low current resistance, there is a concern that the current detection circuit 3 may be deteriorated by a current that can be withstood by one emitter of the transistor Q1 (emitter of the transistor Q1a).
  • the current detection circuit 3 detects an excessive current as described above, the current detection circuit 3 has a function of limiting the current supplied to the other emitter for current detection of the transistor Q1 (emitter of the transistor Qs). Is desirable.
  • this function is realized as follows.
  • a control circuit CCz is connected to the detection unit Sa. As long as the detection current of the detection unit Sa does not exceed a predetermined current value, the control circuit CCz controls the switch Q30 to be on so that the normal current detection operation is continued. On the other hand, the control circuit CCz suppresses the current of the other emitter of the main transistor Q1 (emitter of the transistor Qs) by turning off the switch Q30 when the detection current of the detection unit Sa exceeds a predetermined threshold value.
  • the on-resistance is gradually increased by gradually changing the control signal of the control terminal of the switch Q30, and the other emitter current of the main transistor Q1 is suppressed by gradually increasing the base-collector resistance of the transistor Q8. You may do it.
  • the potential of the node N4 is remarkably lowered.
  • the potential of the node N4 is set to be equal to or lower than the potential of the negative terminal of the power supply voltage generation circuit E2. I can't.
  • control circuit CCz of FIG. 17 may have a function of performing feedback control of the potential of the control electrode of the switch Q30 so that the detected current amount does not exceed a predetermined value.
  • each circuit element described in the above embodiment is the circuit of the type shown in the above embodiments. It is not limited to elements.
  • a bipolar transistor is mainly used as the transistor.
  • the present invention is not limited to this, and a MOSFET or the like may be applied.
  • the circuit including both the first current conduction element and the second current conduction element is applied for the purpose of detecting without generating a large current loss flowing through the first current conduction element.
  • it may be configured as a current detection circuit that includes only the second current conduction element without the first current conduction element and detects the small current flowing through the second current conduction element.
  • the configuration shown in FIG. 18 is a circuit configuration based on FIG. 5 of the third embodiment, but the resistor R40 is connected between the positive terminal of the voltage generation circuit E4 and the emitter of the transistor Q8. ing.
  • the resistor R40 corresponds to a second current conducting element, and corresponds to a configuration without the first current conducting element in FIG. In this configuration, the current flowing through the second current conducting element (resistor R40) via the node NA can be measured.
  • the voltage generation circuit E4 can apply a voltage between the node NB and the node NA to supply current to the second energization element (resistor R40), but the node NA is maintained at the same potential as the node NB.
  • a current value when a voltage is virtually applied to both ends of the second current conducting element (resistor R40) can be measured.
  • a current detection circuit for small current use may be configured by a similar method.
  • the detection circuit Even in a detection circuit for a small current, if a circuit that switches a large current is laid in the vicinity of the detection circuit, the detection circuit may be destroyed due to an induced current or an induced voltage. Even in such an application, the deterioration of the current detection circuit 3 can be suppressed by using the current detection circuit 3 as in the present embodiment.
  • a Wilson current mirror circuit In addition to the current mirror circuit shown in FIG. 15 of the ninth embodiment and FIG. 16 of the tenth embodiment, a Wilson current mirror circuit, a cascode / bootstrap / Wilson mirror circuit, an emitter resistance added type current mirror, etc. are applied. Also good.
  • the startup circuit (R7, D2, D3) is an example, and a circuit for applying a starting current for starting the bias circuit when the transistor Qs for current detection shifts from the off state to the on state. If so, other configurations may be used.
  • the current detection circuits 3 and 3b are configured to incorporate the DC voltage generation circuits E2 and E2b, it goes without saying that the current detection circuits 3 and 3b may be externally configured.

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Abstract

　電流検出回路において、第１回路（ＣＢ）は第１端子および第２端子間に接続され、第２回路（ＣＡ）は第３端子と第４端子の間に接続されている。第２端子と第４端子が互いに共通接続されている。第１端子および第２端子間に第１電流が流れると第１回路に電圧降下を生じる。電流制御回路（ＣＣ）は、第２回路の第２電流の量に応じて第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とするように第１回路の第１電流を制御する。第１回路の電圧降下が第２回路の電圧降下と同一の電圧降下を生じるときには、第１端子および第２端子間に流れる第１電流が第２回路の第２電流に比例した電流量となる。検出回路（Ｓ）は、電流制御回路が制御する第１回路の第１電流もしくは第２回路の第２電流を検出することにより第１端子と第３端子の間に流れる電流を検出する。

Description

電流検出回路および半導体集積回路装置 関連出願の相互参照
　本開示は、２０１１年１２月１９日に出願された日本出願番号２０１１-２７７１６４号に基づくもので、ここにその記載内容を援用する。
　本開示は、電流検出回路および半導体集積回路装置に関する。
　例えば電力変換器は、特に電気自動車用モータを駆動する用途の場合、当該駆動条件の変化に対応して高速で出力を追随させるため高応答性が求められる。このような電力変換器は、入出力電圧に加えてスイッチング素子に流れる電流を検出し、この検出電流に応じて制御することが有効な手段であることが知られている。しかしながら、スイッチング素子の通電電流をセンシングすると当該センシング電流に応じた電力損失を伴うことが多く効率低下に繋がる問題があり実用化が困難とされている。
　従来、図１９に示すように、スイッチング素子Ｑ１００のエミッタ（ソース）端子と直列に電流検出用抵抗器Ｒｓ１００を接続することで、スイッチング素子Ｑ１００の通電電流を求める方法が提案されている。しかしながら、この方法を採用すると、大電流を検出するときに電流検出用抵抗器Ｒｓ１００の電力損失が増大し、電力変換回路の電力変換効率を低下させてしまうという問題がある。
　このような電力損失を低減させるため、例えば特許文献１記載の技術が提供されている。この特許文献１記載の技術では、図２０に示すように、主スイッチング素子Ｑ９３のソース端子Ｎ１００と、電流検出用スイッチング素子Ｑ９４のソース端子Ｎ２００とを、コンパレータＣＭＰ４０１およびスイッチング素子Ｑ９５を用いてほぼ同電位にフィードバック制御している。
　ソース端子Ｎ１００およびＮ２００を同電位に制御することで、スイッチング素子Ｑ９４およびＱ９３のドレインソース間、ゲートソース間の電圧はそれぞれほぼ同一電圧となる。このため、スイッチング素子Ｑ９４およびＱ９３として素子特性を揃えたトランジスタを用いると共に、スイッチング素子Ｑ９４の通電電流をセンシングすることでスイッチング素子Ｑ９３の通電電流を推定できる。
　ここで、スイッチング素子Ｑ９４は、スイッチング素子Ｑ９３と同一導電型の素子で且つ、チップ面積が大幅に小さいトランジスタを用いることで、スイッチング素子Ｑ９４およびＱ９３の電流比を十分大きな一定値Ｋとすることができる。
　そのため、シャント抵抗Ｒr2の両端の電圧Ｖｓを検出することで、スイッチング素子Ｑ９３と負荷１０２に流れる電流値Ｉ1を下記の（１）式のように取得できる。
Figure JPOXMLDOC01-appb-M000001
 　この方式を採用すると、電流Ｉ2を計測するときに、電流Ｉ2が抵抗Ｒr2に流れることによって電力損失を生じる。定数Ｋを十分大きな一定値とすることで電流Ｉ2を十分に小さくでき電力損失を低減できる。
　しかし、上記の技術思想を適用した場合、次の２つの問題点が存在する。第１に、コンパレータＣＭＰ４０１はスイッチング素子Ｑ９３およびＱ９４のソース電位を比較するが、主スイッチング素子Ｑ９３は一般に電流容量が大きく、スイッチングの際には電流勾配ｄＩ1／ｄｔが大きくなる。
　この大きな電流勾配を有する電流が配線に寄生するインダクタンスに印加されると、大きな誘導起電圧が発生するため、スイッチング素子Ｑ９３およびＱ９４のターンオフ／ターンオン時において、スイッチング素子Ｑ９３に接続されたコンパレータＣＭＰ４０１の入力端子電圧は大きく変動する。コンパレータＣＭＰ４０１は小信号アナログ部品であるため、電源電圧に比較して大きな変動を伴う電圧が入力端子に印加されると素子劣化しやすいという問題を生じる。
　そこで、図２１に示すように、コンパレータＣＭＰ４０１の電源として入力端子電圧を基準とした両電源を用いることが考えられる。このように構成すると、スイッチング素子Ｑ９３のソース側に生じた寄生インダクタンスにより、コンパレータＣＭＰ４０１の端子電圧が大きく変動してもこの電圧変動に追随して電源電圧が変動するため、スイッチング素子Ｑ９３に接続されたコンパレータＣＭＰ４０１の入力端子が劣化することはない。
　ところが、コンパレータＣＭＰ４０１の反転入力端子はスイッチング素子Ｑ９４のソースに接続されているため、その電位は前記の電圧変動に追随しない。このため、スイッチング素子Ｑ９４に接続された反転入力端子が劣化する虞がある。
　この問題は、スイッチング素子Ｑ９４およびＱ９３のソースに直接コンパレータＣＭＰ４０１のハイインピーダンス入力端子を接続しているために生じる問題である。従来、スイッチング素子Ｑ９３のソースに大きな電圧変動が発生すると、コンパレータＣＭＰ４０１の両入力端子間に必然的に過大電圧が印加されることになり素子劣化に繋がる。
　また、第２に次のような問題がある。図２２に示すように、２つの配線間に磁気誘導結合が生じると、コンパレータＣＭＰ４０１の入力端子電圧が増大し素子劣化が生じやすい。コンパレータＣＭＰ４０１の入力端子は、スイッチング素子Ｑ９３のソースに接続されているため、他の配線に比較して磁気誘導結合が大きくなる傾向にある。
　ここで、スイッチング素子Ｑ９３がスイッチング切換えされると大きな電流勾配ｄｉ 1 ／ｄｔを生じる。配線間の磁気誘導結合が大きくなると、この電流変化を打ち消すようにコンパレータＣＭＰ４０１の両入力端子を経由し、図２３に実線矢印で示す経路を通じて通電するが、コンパレータＣＭＰ４０１の入力端子はハイインピーダンス端子であるため端子間電圧が増大し、コンパレータＣＭＰ４０１の素子劣化を生じやすい。
　この問題の要因は、スイッチング素子Ｑ９３から負荷１０２を通じてグランドに至る経路とは別にコンパレータＣＭＰ４０１の両入力端子を通じてグランドに至る経路があるためである。通常動作するときには、コンパレータＣＭＰ４０１は入力インピーダンスが高いため電流が流れにくい。
　この種のコンパレータＣＭＰ４０１は小信号アナログ回路用の素子であるため、過大な電圧が入力端子に印加されることに脆弱である。このため、スイッチング素子Ｑ９３がスイッチング時に発生する電流に応じてコンパレータＣＭＰ４０１の入力端子に瞬間的に通電される虞があり、コンパレータＣＭＰ４０１が素子劣化する虞がある。
　したがって、特許文献１記載の技術では、主スイッチング素子Ｑ９３のスイッチング動作により発生した誘導起電圧や誘導電流に応じて、主スイッチング素子Ｑ９３に近接した電流検出回路の素子劣化が生じやすく、より良い製品に適用するため信頼性の向上が望まれている。
特開２０００－２３５４２４号公報 特開２００９－２９１０５７号公報
　　本開示は、上記事情に鑑みてなされたもので、その目的は、誘導起電圧または誘導電流に応じて生じやすい過電圧や過電流から保護しながら電流検出できるようにした電流検出回路、および、この電流検出回路が組み込まれた半導体集積回路装置を提供することにある。
　本開示の第１の態様によれば、電流検出回路において、第１回路は第１端子および第２端子間に接続されており、第２回路は第３端子と第４端子の間に接続されている。そして第２端子と第４端子が互いに共通接続されている。第１端子および第２端子間に第１電流が流れると第１回路に電圧降下を生じる。電流制御回路は、第２回路の第２電流の量に応じて第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とするように第１回路の第１電流を制御する。
　第１回路の電圧降下が第２回路の電圧降下と同一の電圧降下を生じるときには、第１端子および第２端子間に流れる第１電流が第２回路の第２電流に比例した電流量となる。したがって、検出回路は、電流制御回路が制御する第１回路の第１電流もしくは第２回路の第２電流を検出すれば第１端子と第３端子の間に流れる電流を検出（推定）できる。第１回路および第２回路を比較的低インピーダンスの回路で構成できるため、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。
　本開示の第２の態様によれば、電流検出回路は第１電流通電要素と第２電流通電要素とを備える。第１電流通電要素は端子を通じて通電するが、電流検出用の第２電流通電要素には、第１電流通電要素に流れる電流に応じて通電される。したがって、第２電流通電要素の検出電流により第１電流通電要素の電流を推定できる。このため、例えば、第１電流通電要素について大電流を流す素子、第２電流通電要素について小電流を流す素子とすることで、大電流検出に伴う損失を低減し、かつ、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。
　本開示の第３の態様によれば、第１電流通電要素および第２電流通電要素は、制御電極に与えられる印加信号に応じて第１主電極を通じて端子の通電電流の流通経路を開閉する開閉機能を有している。また、第１電流通電要素の制御電極と第２電流通電要素の制御電極とが共通接続されると共に、第１電流通電要素の第１主電極と第２電流通電要素の第１主電極とが共通接続されているため、第１電流通電要素の第２主電極と第２電流通電要素の第２主電極とが同電位であれば、第１電流通電要素と第２電流通電要素とは互いに比例する電流が流れる。これにより、制御端子を有する半導体スイッチ等において、大電流の検出に伴う損失を低減し、且つ、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。
　本開示の第４の態様によれば、第１回路の第１電流を制御する制御回路は、第２回路の電流もしくは電圧を検出し、第２回路の電圧降下と等しい電圧が第１回路に印加された場合に第１回路と第２回路に流れる電流の合計を前記第２端子から引き抜くもしくは供給することで、第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧に制御する。引き抜くもしくは供給する電流は、検出した第２回路の電流に対して固定比率の電流比でよいため，上記制御が簡便に実現できる。
　本開示の第５の態様によれば、第１電流通電要素および第２電流通電要素はそれぞれダイオードを含み、アノードもしくはカソードのどちらか一方が互いに接続された構成であっても良い。例えばこのダイオードを半導体スイッチの逆並列ダイオードとすることで、半導体スイッチに流れる正負電流を検出することができる。
　本開示の第６の態様によれば、第１回路および第２回路として共に抵抗を用いてもよく、第２回路の抵抗に生じる電圧に応じて第２回路の第２電流を検出しても良い。非線形素子に比べて抵抗のような線形素子は、電圧降下に対応する電流の検出精度が一般に高いため電流検出精度をより一層向上できる。
　本開示の第７の態様によれば、第１回路および第２回路として共にダイオードもしくはダイオード接続されたトランジスタを用いてもよく、ダイオードもしくはダイオード接続されたトランジスタの電圧降下に応じて第２回路の第２電流を検出しても良い。このような場合、第２回路の通電電流が大きく変動しても電圧降下の変動を小さく抑えることができ、たとえ電流検出回路の電源電圧が大きくなくても、電流検出のダイナミックレンジを広く取ることができる。
　本開示の第８の態様によれば、電流制御機能は、第２回路の通電電流を入力電流として固定比率でミラーした出力電流を第１回路に通電する出力電流として制御するため、電流制御機能を用いて電圧を制御でき、例えば半導体集積回路で同一半導体基板上に構成するには都合が良くなる。
　本開示の第９の態様によれば、第１回路の電流を小さく設定できるため、電流検出回路に通電される電流の総量が抑制される。よって、半導体の構成面積の削減、消費電力を削減するのに都合が良くなる。
　本開示の第１０の態様によれば、第１カレントミラー回路が第２回路の通電電流を入力電流としてミラーした出力電流を取得し、第２カレントミラー回路が第１カレントミラー回路の出力電流をミラーした出力電流を第１回路に通電する出力電流として制御する。これにより、第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とする。
　前述した第８の態様に係る電流制御機能を、第１０の態様では第１カレントミラー回路と第２カレントミラー回路に分けて構成することで、平易なトランジスタ回路の組み合わせを主として電流制御機能の機能を実現できる。このため、トランジスタ以外の回路の作りこみが困難な半導体集積回路上においても構成が容易となる。
　本開示の第１１の態様によれば、第１カレントミラー回路の出力電流が第２電流通電要素から給電される場合において、第１カレントミラー回路の出力電流を入力電流に比して大きく設定させる。これにより、電流検出回路に流れる電流の総量を抑制でき、半導体面積の削減、消費電力を削減するのに都合が良くなる。
　本開示の第１２の態様によれば、第１カレントミラー回路の出力電流が第２電流通電要素から給電される場合において、第２カレントミラー回路の出力電流を入力電流に比して小さく設定する。これにより、電流検出回路に流れる電流の総量を抑制することができ、半導体面積の削減、消費電力を削減するのに都合が良くなる。
　本開示の第１３の態様によれば、第３カレントミラー回路は、第２回路の通電電流、第２回路の通電電流に比例した電流が流れる電流経路上の通電電流、または、電流制御回路が制御する第１回路の出力電流を入力電流とし、この入力電流をミラーした出力電流を取得し、検出回路は、第３カレントミラー回路の出力電流を検出することに応じて電流を検出する。よって、第３カレントミラー回路を用いて電流を検出でき、例えば半導体集積回路で同一半導体基板上に構成するのに都合が良くなる。
　本開示の第１４の態様によれば、第３カレントミラー回路の出力電流は入力電流に対して小さく設定される。これにより、電流検出回路に流れる電流の総量を抑制することができ，半導体面積の削減、消費電力を削減するのに都合が良くなる。
　本開示の第１５の態様によれば、切換手段により第３カレントミラー回路の出力電流対入力電流のミラー比を切換えできるため電流検出範囲を広くできる。
　本開示の第１６の態様によれば、検出回路内の回路電流を検知し、当該電流が所定の電流値を超えた場合に、第２電流を制限する電流制限機能を有する。この場合、電流検出回路に過大な電流が流れることを抑制できるため、過大電流の通電に対する破壊を好適に回避できる。
　本開示の第１７の態様によれば、第１回路、第２回路および電流制御回路は共に半導体要素を組み合わせて同一半導体基板上に集積されているため、ほぼ全体の構成を半導体集積回路で一体に構成できる。
　本開示の第１８の態様によれば、第１電流通電要素と第２電流通電要素の駆動制御回路も同一半導体基板上に集積されることで半導体集積回路装置内に一体化できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
本開示の第１実施形態に係る電力変換回路の回路構成図 図１に示す電力変換回路の要部のブロック構成説明を示すための電気的構成図 図１に示す電力変換回路の動作説明を示す電気的構成図 本開示の第２実施形態に係る電力変換回路の回路構成図 本開示の第３実施形態に係る電力変換回路の回路構成図 本開示の第４実施形態に係る電力変換回路の回路構成図 本開示の第５実施形態に係る電力変換回路の回路構成図 本開示の第６実施形態に係る電力変換回路の回路構成図 本開示の第７実施形態に係る電力変換回路の回路構成図 （ａ）～（ｆ）は前述実施形態の変形例の要部のブロック構成を説明する電気的構成図 （ａ）はマルチエミッタＩＧＢＴの等価回路図、（ｂ）および（ｃ）は電圧源の変形例 （ａ）は本開示の第８実施形態に係る電流検出回路の要部のブロック構成図、（ｂ）および（ｃ）は（ａ）の変形例 （ａ）はアノード端子が分離したマルチセルダイオードの等価回路図、（ｂ）はカソード端子が分離したマルチセルダイオードの等価回路図 本開示の第８実施形態に係る電力変換回路の回路構成図 本開示の第９実施形態に係る電力変換回路の回路構成図 本開示の第１０実施形態に係る電力変換回路の回路構成図 本開示の第１１実施形態に係る電力変換回路の回路構成図 本開示の他の実施形態に係る電力変換回路の回路構成図 従来技術の説明図 従来技術の説明図 関連技術の説明図 関連技術の説明図 従来技術の説明図
　（第１実施形態）
　以下、本開示の第１実施形態について図１ないし図３を参照しながら説明する。図１は電力変換回路の電気的構成を示している。
　電力変換回路１の電力変換部１ａは、非絶縁型昇圧チョッパ型の昇圧回路により構成されている。電力変換回路１の電力変換部１ａは、マルチエミッタのＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体スイッチング素子からなる主トランジスタＱ１（第１電流通電要素、第２電流通電要素に相当）を主として構成されている。この主トランジスタＱ１は、マルチエミッタタイプのＩＧＢＴであり、通常、一のエミッタ（第１電流通電要素の第２主電極に相当）は大電流を通電すると共に、他のエミッタ（第２電流通電要素の第２主電極に相当）はその数百～数千分の１程度の電流を通電する。
　直流電圧生成回路Ｅ１の直流電圧が与えられる主電源線Ｎ１と主電源線Ｎ２との間にはコンデンサＣ１が接続されている。直流電圧生成回路Ｅ１は主電源線Ｎ１およびＮ２間に直流電圧を出力する。
　主電源線Ｎ１と主トランジスタＱ１の共通コレクタとの間には、インダクタＬ１が直列接続されている。主トランジスタＱ１のコレクタと出力端子ＯＵＴ１との間にはダイオードＤ１が順方向接続されている。出力端子ＯＵＴ１と、主電源線Ｎ２が接続された出力端子ＯＵＴ２との間にはコンデンサＣ２が接続されている。
　インダクタＬ１とダイオードＤ１のアノードの共通接続点と主電源線Ｎ２との間には主トランジスタＱ１のコレクタ（第１主電極に相当）－一のエミッタ間が接続されている。駆動制御回路２は、主トランジスタＱ１のゲート（制御電極に相当）に例えばＰＷＭ信号などのオンオフ制御信号を印加することに応じて直流電圧生成回路Ｅ１の直流電圧をＤＣ／ＤＣ変換し出力端子ＯＵＴ１－ＯＵＴ２間に出力する。
　このような基本構成下において、マルチエミッタタイプの主トランジスタＱ１は、この一のエミッタを主電源線Ｎ２に接続して大電力通電用に動作させると共に、他のエミッタを電流検出用に用いている。このため、当該他のエミッタを図１中下段に記載の電流検出回路３に接続して構成されている。この電流検出回路３は主電源線Ｎ２および副電源線Ｎ３間に与えられる直流電圧生成回路Ｅ２の直流電圧に応じて動作する。
　主電源線Ｎ２と副電源線Ｎ３との間にはコンデンサＣ３が接続されている。主トランジスタＱ１の他のエミッタは電流検出用の抵抗Ｒａ１（第２回路に相当）に接続され、主トランジスタＱ１の一のエミッタは抵抗Ｒｂ２（第１回路に相当）に接続される。
　これらの抵抗Ｒａ１およびＲｂ２は共通接続ノード（電圧基準ノード）Ｎ４で共通接続され、抵抗Ｒａ１の両端は計測アンプ（Instrumentation Amplifier）ＡＭＰ１に入力されている。この計測アンプＡＭＰ１は直流電圧生成回路Ｅ２の供給電力で動作する。ここで、抵抗Ｒａ１およびＲｂ２は、それぞれほぼ数十Ω程度に設定された電流検出用抵抗であり、主トランジスタＱ１の一および他の各エミッタから電流検出回路３側を見たインピーダンスを低くできる。
　計測アンプＡＭＰ１は、抵抗Ｒａ１の両端電圧を所定数倍に増幅しトランジスタＱ３を通じて抵抗Ｒ４（例えば数～数十Ω程度）に通電する。したがって、抵抗Ｒａ１の電圧降下ΔＶ１に比例した比例電流が抵抗Ｒ４に流れる。ここで計測アンプＡＭＰ１の増幅率は、電圧ΔＶ１が抵抗Ｒａ１と抵抗Ｒｂ２に印加されたときに、その両者に流れる電流の合計が抵抗Ｒ４に流れるような倍率にあらかじめ設定されているものとする。
　これにより、計測アンプＡＭＰ１の出力電流に応じて抵抗Ｒａ１およびＲｂ２の通電電流を制御できる。計測アンプＡＭＰ１は、抵抗Ｒａ１の電圧降下と抵抗Ｒｂ１の電圧降下が電圧降下ΔＶ１に等しくなるように、抵抗Ｒａ１および抵抗Ｒｂ２に流れる合計の電流を抵抗Ｒ４に流す。このようにすることで、抵抗Ｒａ１およびＲｂ２の電圧降下は等しくなるため、結果として抵抗Ｒａ１および抵抗Ｒｂ２の端子電圧が互いに同一電圧となるように制御されることになる。この場合、主トランジスタＱ１の一のエミッタ電位と他のエミッタ電位とがほぼ同一電位（ΔＶＥ≒０）となり、主トランジスタＱ１の一および他のエミッタ電流を比例関係としている。
　ここで、抵抗Ｒａ１および抵抗Ｒｂ２の電流は、抵抗比率に応じた比例定数によって比例するため、抵抗Ｒａ１と抵抗Ｒｂ２の合計電流が流れる抵抗Ｒ４の端子電圧Ｖｓを検出することで他のエミッタ電流を検出でき，他のエミッタ電流と比例関係にある一のエミッタ電流を推定でき、電力変換部１ａの出力端子側に通電する電流を推定できる。
　　＜電気的ブロック回路構成の動作説明＞
　以下、図１に示す回路の動作原理について図２を用いて説明する。本実施形態の特徴は、主トランジスタＱ１の一および他のエミッタをほぼ同電位（つまり電位差ΔＶＥ≒０）に制御することで、当該主トランジスタＱ１のコレクタ－エミッタ間電圧を、それぞれコレクタと一および他のエミッタ間でほぼ同一電圧とし、主トランジスタＱ１の一および他のエミッタ電流を比例関係としていることにある。
　主トランジスタＱ１には、マルチエミッタタイプのＩＧＢＴが用いられるため、電流検出用セルと主回路用セルとは互いに物性上近くなり、Ｉ－Ｖ特性も互いにほぼ同等の特性となる。したがって、主トランジスタＱ１のコレクタと一および他のエミッタ間が互いにほぼ等しい電圧降下を生じたときに、各エミッタ電流をほぼ比例関係にすることができる。
　説明の便宜上、図２の回路ブロックに示すように、マルチエミッタタイプの主トランジスタＱ１を、大電力通電用のトランジスタＱ１ａと、電流検出用のトランジスタＱｓに分けて説明を行うが、図２には電力変換部１ａを構成する回路要素のうち主トランジスタＱ１の構成以外は省略している。
　図２に示すように、電流検出回路３は、回路（２端子回路、第２回路）ＣＡ、回路（２端子回路、第１回路）ＣＢ、制御回路(電流制御回路)ＣＣ、制御入力型電流源ＣＤ、直流電圧生成回路ＣＥ、および、検出回路Ｓを用いたブロックに置換えることができる。回路ＣＡおよび回路ＣＢは同一電圧が印加されたときに互いに比例した電流が流れるものとする。
　ここで、回路ＣＡは、電流検出用トランジスタＱｓによるセンシング電流を引く。制御回路ＣＣは、この回路ＣＡの通電電流を検出し、検出電流に応じて制御入力型電流源ＣＤの出力電流を制御する。制御入力型電流源ＣＤは制御回路ＣＣの制御に応じて、回路ＣＡの電圧降下と同じ電圧が回路ＣＡおよび回路ＣＢに印加されると仮定した際の電流をそれぞれ回路ＣＡおよび回路ＣＢに流す。
　図２の回路ブロック図の場合、電流源ＣＤの出力電流は、回路ＣＡに発生する電圧降下がそれぞれ回路ＣＡおよび回路ＣＢに発生したとした場合に流れる電流の合計になる。したがって、制御回路ＣＣは、電流源ＣＤにより回路ＣＡおよび回路ＣＢの端子電圧を互いに同一電圧とするように制御していることとなる。
　図３に示すように、制御回路ＣＣが、回路ＣＡ、回路ＣＢ、電流源ＣＤを用いて大電力通電用のトランジスタＱ１ａおよび電流検出用のトランジスタＱｓのエミッタ間の電位差ΔＶＥをほぼ０に制御する。このとき、制御回路ＣＣは、回路ＣＡで発生する電圧降下ΔＶＡを検出し、回路ＣＢに生じる電圧降下ΔＶＢが電圧降下ΔＶＡと互いにほぼ等しくなるように制御入力型電流源ＣＤの出力電流を制御している。
　回路ＣＡと回路ＣＢの接続ノードは基準電位ノードＮ４で同一であるため、回路ＣＡの電圧降下ΔＶＡと回路ＣＢの電圧降下ΔＶＢが互いに同一となるときには、図３に示すように、大電力通電用のトランジスタＱ１ａおよび電流検出用トランジスタＱｓのエミッタ電位が互いにほぼ等しくなり、これらの電位差ΔＶＥはほぼ０となる。
　大電力通電用のトランジスタＱ１ａのエミッタ電流をＩ1とし、電流検出用のトランジスタＱｓのエミッタ電流をＩ2とすると、これらの電流Ｉ1と電流Ｉ2の関係は比例関係にあり、
　Ｉ1＝Ｋ・Ｉ2　…（２）
　となる。また、図３の回路では、キルヒホッフの法則によって制御入力型電流源ＣＤに流れる電流ＩDは、
　ＩD ＝　Ｉ2＋ＩB　…（３）
　で求められる。また、制御回路ＣＣの制御により、ΔＶＡ≒ΔＶＢ、ΔＶＥ≒０を実現しているため、回路ＣＡに流れる電流Ｉ2、回路ＣＢに流れる電流ＩBは互いに比例関係にあり、
　ＩB　＝　Ｊ・Ｉ2　…（４）
　の関係があると共に、
　ＩD　＝　｛（１＋Ｊ）／Ｋ｝・Ｉ1　…（５）
　の関係があることになり、電流ＩDから電流Ｉ1を求めることができる。この原理に基づいて、検出回路Ｓは、制御入力型電流源ＣＤの電流ＩDに応じて電流Ｉ1を検出（推定）できる。なお、比例係数Ｋ，Ｊはそれぞれ正の実数である。
　＜本実施形態の特徴のまとめ＞
　本実施形態によれば、電流検出回路３は、計測アンプＡＭＰ１により抵抗Ｒａ１の両端電圧を検出し、この検出電圧が抵抗Ｒａ１、Ｒｂ２の両方に印加したときに流れる電流の合計を抵抗Ｒ４に流すことにより、抵抗Ｒｂ２およびＲａ１の端子電圧をほぼ同一電圧とし、検出部Ｓａ（検出回路Ｓ）が抵抗Ｒ４の端子電圧となるセンス信号電圧Ｖｓを検出することで、他のエミッタ電流を検出でき、他のエミッタ電流と比例関係にある一のエミッタから電力変換部１ａの出力端子側に通電する電流を推定できる。
　電力変換部１ａが、入力直流電圧を変換し、出力するときには、主トランジスタＱ１がオンするときに入力直流電圧のエネルギーをインダクタＬ１に蓄積するが、このエネルギーは主トランジスタＱ１がオフするときにインダクタＬ１からダイオードＤ１を通じて出力端子ＯＵＴ１－ＯＵＴ２側に伝達される。
　電流は、主トランジスタＱ１がオンするときにはその一部が抵抗Ｒａ１およびＲｂ２に流れるものの、この電流量は他のエミッタが流す電流に過ぎないため、電流の主経路は、電力変換部１ａの主電源線Ｎ１－Ｎ２から出力端子ＯＵＴ１－ＯＵＴ２側となり、電流検出回路３（抵抗Ｒａ１およびＲｂ２）側には電力変換部１ａ内の通電電流量に比較してわずかしか流れない。この場合、およそ数百～数千分の１程度に調整できる。
　このとき、主トランジスタＱ１の他のエミッタから電流検出回路３側に通電する電流は、抵抗Ｒａ１またはトランジスタＱ３、抵抗Ｒ４、直流電圧生成回路Ｅ２を通じて主電源線Ｎ２側に戻る。このような回路を採用すると、計測アンプＡＭＰ１の電位差検出感度を高くすることで、抵抗Ｒａ１およびＲｂ２のインピーダンスをそれぞれ低く設定できる。
　したがって、低インピーダンスの回路ＣＢが主電流の流れる主トランジスタＱ１ａのエミッタに接続されると共に低インピーダンスの回路ＣＡが電流検出用のトランジスタＱｓのエミッタに接続されることになるため、トランジスタＱ１ａとＱｓのエミッタはそれぞれ低インピーダンスで互いに接続される上、計測アンプＡＭＰ１の両入力端子間は低インピーダンスで接続されるので、計測アンプＡＭＰ１の両入力端子に過大な電圧が与えられることなく電流を推定できる。すなわち、計測アンプＡＭＰ１の両入出力端子は低抵抗を介して両方とも他のエミッタに接続されているため両入力端子に過大電圧が印加される虞はない。誘導起電圧に応じて各素子が劣化する虞を極力抑制でき、信頼性の高い電流検出回路３を提供できる。
　また、二点目として、電流検出回路３は、大電力通電用のトランジスタＱ１ａのエミッタ以外には電力制御部１ａに接続する部分が存在しない。従来回路では、電流検出回路はトランジスタＱ１ａのエミッタ以外のノードにおいても主回路とつながる経路を有していたため、トランジスタＱ１がオフする際にトランジスタＱ１ａのエミッタに生じる寄生インダクタンスにより、トランジスタＱ１ａのエミッタから他の接続点にかけて誘導電流が流れる問題があった。しかし本実施形態の回路構成では、１点のノードのみでしか主回路と接続していないため、誘導電流は流れにくく、誘導電流に応じて素子劣化する虞がなくなり、信頼性の高い電流検出回路３を提供できる。
　（第２実施形態）
　以下、本開示の第２実施形態について図４を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。
　図４は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。主電源線Ｎ２と副電源線Ｎ３の間には、直流電圧生成回路Ｅ２およびコンデンサＣ３が並列接続されており、主電源線Ｎ２と副電源線Ｎ５の間には直流電圧生成回路Ｅ３およびコンデンサＣ４が並列接続されている。電流検出回路３は、直流電圧生成回路Ｅ２およびＥ３から電圧供給されることにより動作する。
　主トランジスタＱ１の一のエミッタとノードＮ４との間には、ダイオード接続されたトランジスタＱｂ２および抵抗Ｒｂ２が直列接続されている。また、主トランジスタＱ１の他のエミッタとノードＮ４との間には、ダイオード接続されたトランジスタＱａ１および抵抗Ｒａ１が直列接続されている。抵抗Ｒａ１およびＲｂ２は、共通接続ノードＮ４で共通接続され、当該共通接続ノードＮ４からトランジスタＱ５のコレクタ－エミッタ間、抵抗Ｒ４ａを通じて副電源線Ｎ３に接続されている。抵抗Ｒａ１およびＲｂ２の共通接続ノードＮ４の電圧はオペアンプＯＰ１の反転入力端子に与えられている。
　他方、直流電圧生成回路Ｅ３がコンデンサＣ４を並列接続して安定直流電圧を供給するように構成されており、この直流電圧生成回路Ｅ３およびＥ２による直流電圧はトランジスタＱ４のコレクタ－エミッタ間、抵抗Ｒ６、トランジスタＱ６のコレクタ－エミッタ間、抵抗Ｒ５の直列回路に与えられている。抵抗Ｒ６とトランジスタＱ６のコレクタの共通接続ノードＮ６の電圧はオペアンプＯＰ１の非反転入力端子に与えられている。
　主電源線Ｎ２および副電源線Ｎ３間には、抵抗Ｒ７およびダイオードＤ２が直列接続されており、抵抗Ｒ７およびダイオードＤ２には直流電圧生成回路Ｅ２から電流供給されている。この抵抗Ｒ７およびダイオードＤ２の共通接続ノードは、ダイオードＤ３を通じてトランジスタＱ６、Ｑ５のベースに接続されており、抵抗Ｒ７、ダイオードＤ２およびＤ３は、トランジスタＱ５およびＱ６のベース電流を印加するためのスタートアップ回路として動作する。スタートアップ回路は主トランジスタＱ１がオフからオンに移行するときにトランジスタＱ５およびＱ６にベース電流を印加することによって電流検出回路３を起動させる。
　また、トランジスタＱ６、Ｑ５のベースには、制御電流がオペアンプＯＰ１の出力からダイオードＤ４を通じて印加される。抵抗Ｒ４ａの両端電圧は、オペアンプＯＰ２、抵抗Ｒ８およびＲ９を組み合わせて構成された反転増幅器を通じてセンス信号電圧Ｖｓとして出力され、検出部Ｓａはこのセンス信号電圧Ｖｓを検出する。
　上記構成の動作について説明する。抵抗Ｒ７、ダイオードＤ２およびＤ３によるスタートアップ回路が電流検出回路３を起動した後、オペアンプＯＰ１はノードＮ４およびＮ６の電圧を比較し、この差分に応じた電流についてダイオードＤ４を通じてトランジスタＱ６、Ｑ５の制御電流として出力する。トランジスタＱ５およびＱ６は、このオペアンプＯＰ１の出力制御電流が増加すると、ノードＮ４、Ｎ６から引く電流を増加する。逆にオペアンプＯＰ１の出力制御電流が減少すると、ノードＮ４、Ｎ６から引く電流を減少させる。これにより、オペアンプＯＰ１はノードＮ４およびＮ６を同電位に保つ。
　この状態において、抵抗Ｒａ１と抵抗Ｒｂ２に同じ電圧降下が発生したと仮定したときに流れる電流値の合計が抵抗Ｒ４ａに流れるように各抵抗値を設定する。具体的には、
　Ｒ５／Ｒ６　＝　Ｒ４ａ×（１／Ｒａ１＋１／Ｒｂ２）　…（６）
　となるように予め設計すると良い。このとき、ノードＮ４とノードＮ６を同電位に保つようにオペアンプＯＰ１が制御する過程において、抵抗Ｒａ１と抵抗Ｒｂ２の電圧降下を同一の電圧降下とするような電流が抵抗Ｒ４ａに流れるため、抵抗Ｒｂ２の電圧降下を抵抗Ｒａ１の電圧降下と一致させることができる。
　オペアンプＯＰ１が、このようにしてトランジスタＱ５およびＱ６のコレクタ電流を制御することで、ダイオード接続トランジスタＱａ１および抵抗Ｒａ１の電圧降下と、ダイオード接続トランジスタＱｂ２および抵抗Ｒｂ２の電圧降下を同一電圧に制御できる。すると、主トランジスタＱ１の一のエミッタ電位（主電源線Ｎ２の電位：トランジスタＱｂ２のコレクタ電位）と他のエミッタ電位（トランジスタＱａ１のコレクタ電位）とを互いにほぼ同一電位に制御できる。
　このとき、抵抗Ｒ４ａの端子電圧は、トランジスタＱａ１および抵抗Ｒａ１に流れる電流に比例するので、オペアンプＯＰ２および抵抗Ｒ８およびＲ９からなる反転増幅器がこの抵抗Ｒ４ａの端子電圧を反転増幅し、検出部Ｓａがこの増幅電圧をセンス検出電圧Ｖｓとして検出することで主トランジスタＱ１の一のエミッタ電流を推定（検出）できる。
　本実施形態の図４の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱａ１および抵抗Ｒａ１を回路ＣＡ、ダイオード接続トランジスタＱｂ２および抵抗Ｒｂ２を回路ＣＢとして用いている。さらにトランジスタＱ４と抵抗Ｒ６およびオペアンプＯＰ１を制御回路ＣＣ、トランジスタＱ５およびＱ６、抵抗Ｒａ４およびＲ５を電流源ＣＤとして用いている。トランジスタＱ５、抵抗Ｒ４ａ，Ｒ８，Ｒ９およびオペアンプＯＰ２および検出部Ｓａを検出回路Ｓとして用いている。この検出回路ＳのトランジスタＱ５と抵抗Ｒ４ａは制御入力型電流源ＣＤの一部を構成している。このような回路構成を採用しても前述実施形態とほぼ同様の作用効果を奏する。
　（第３実施形態）
　以下、本開示の第３実施形態について図５を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。
　図５は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。主トランジスタＱ１の一のエミッタ（主電源線Ｎ２）と副電源線Ｎ３の間には直流電圧生成回路Ｅ２およびコンデンサＣ３が並列接続されており、電流検出回路３は直流電圧生成回路Ｅ２から電圧供給されることにより動作する。
　主トランジスタＱ１の一のエミッタには、ダイオード接続されたＰＮＰ形のトランジスタＱ７が接続されている。また、主トランジスタＱ１の他のエミッタにはダイオード接続されたＰＮＰ形のトランジスタＱ８が接続されている。
　これらのトランジスタＱ７およびＱ８は、互いのコレクタおよびベースが共通接続ノードＮ４で接続されており、当該共通接続ノードＮ４からＮＰＮ形のトランジスタＱ９およびＱ１０のコレクタ－エミッタの並列接続回路を通じて副電源線Ｎ３に接続されている。ここで、トランジスタＱ８が回路ＣＡに相当し、トランジスタＱ７が回路ＣＢに相当する。
　抵抗Ｒ７、ダイオードＤ２およびＤ３によるスタートアップ回路は、ダイオード接続されたトランジスタＱ１１に起動電流を印加する。すると、トランジスタＱ１１にカレントミラー接続されたトランジスタＱ９およびＱ１０にも起動電流が流れる。
　他方、トランジスタＱ８とＱ１２はカレントミラー接続されており、この出力電流はトランジスタＱ１１に通電されている。トランジスタＱ１１は、トランジスタＱ１３とカレントミラー接続されており、当該トランジスタＱ１１のコレクタ電流をトランジスタＱ１３にてミラーし、抵抗Ｒ１０によるＩ／Ｖ変換回路を通じてセンス信号電圧Ｖｓを出力し、検出部Ｓａがこのセンス信号電圧Ｖｓを検出する。ここで、各トランジスタＱ１２：Ｑ７：Ｑ８のミラー比（エミッタ面積比）をｎ：ｋ：１とし、各トランジスタＱ１１：Ｑ９：Ｑ１０のミラー比（エミッタ面積比）をｎ：ｋ：１としている。
　また、トランジスタＱ７、Ｑ８およびＱ１２は、互いに同一特性のものを用いており、トランジスタＱ９～Ｑ１１およびＱ１３は、互いに同一特性のものを用いている。ここで言う同一特性とは、例えば、２つの比較対象となるトランジスタがあったとき、ベース－エミッタ間電圧及びコレクタ－エミッタ間電圧をそれぞれ同一電圧だけ印加した場合においてエミッタ面積比にコレクタ－エミッタ間電流が比例するといったことである。ここで、ｎおよびｋは任意の正の実数である。
　本実施形態の回路動作について説明する。直流電圧生成回路Ｅ２が抵抗Ｒ７およびダイオードＤ２およびＤ３に電流を供給し、当該スタートアップ回路がトランジスタＱ１１のベースに起動電流を印加する。起動後はダイオードＤ３が逆バイアスとなり起動電流が流れなくなることでスタートアップ回路はその役目を終える。トランジスタＱ８とトランジスタＱ１２とはカレントミラー接続されているため、トランジスタＱ８のコレクタ電流のｎ倍の電流がトランジスタＱ１２に流れる。また、ベース電流をコレクタ電流に比較して小さいとして無視することによって、キルヒホッフの第１法則よりトランジスタＱ１２とトランジスタＱ１１のコレクタ電流がほぼ等しくなる。
　さらに、トランジスタＱ１１とトランジスタＱ９およびＱ１０とはカレントミラー接続されているため、トランジスタＱ１１のコレクタ電流のそれぞれｋ／ｎ倍、１／ｎ倍の電流がトランジスタＱ９、Ｑ１０のそれぞれのコレクタ電流として流れる。ノードＮ４における電流収支が０になることを考慮すると、トランジスタＱ７のコレクタ電流はトランジスタＱ８のコレクタ電流のｋ倍に制御できる。したがって、トランジスタＱ７は、トランジスタＱ８と同一電圧を印加したときに流れる電流がトランジスタＱ８のｋ倍となるトランジスタを用いる。具体的には、例えばトランジスタＱ７をトランジスタＱ８のｋ倍のエミッタ面積とすることで実現する。
　このようにすることで、トランジスタＱ７のエミッタ－コレクタ間の電圧降下と、トランジスタＱ８のエミッタ－コレクタ間の電圧降下をほぼ同一電圧に制御でき、主トランジスタＱ１の一および他のエミッタ電位を互いにほぼ同一電位に制御できる。
　トランジスタＱ１３、および、抵抗Ｒ１０によるＩ／Ｖ変換回路が、トランジスタＱ１１のコレクタ電流に応じたセンス信号電圧Ｖｓを出力すると、検出回路Ｓａがこのセンス信号電圧Ｖｓを検出することに応じて主トランジスタＱ１の通電電流を推定（検出）できる。なぜなら、トランジスタＱ１１のコレクタ電流はトランジスタＱ１０のｎ倍であり、トランジスタＱ１０のコレクタ電流はトランジスタＱ８のコレクタ電流にほぼ等しいため、トランジスタＱ１１のコレクタ電流値を１／ｎ倍にすることで、主トランジスタＱ１の他のエミッタ電流を算出でき、ひいては主トランジスタＱ１の一のエミッタ電流を算出できるためである。
　本実施形態の図５の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱ８を回路ＣＡ、ダイオード接続トランジスタＱ７を回路ＣＢとして用いている。さらに、トランジスタＱ１１およびＱ１２を制御回路ＣＣ、トランジスタＱ９およびＱ１０を電流源ＣＤとして用いている。トランジスタＱ１３と抵抗Ｒ１０と検出部Ｓａを検出回路Ｓとして用いている。
　本実施形態によれば、トランジスタＱ７およびＱ８のエミッタ－コレクタ間電圧をほぼ同一電圧に制御できるため、前述実施形態とほぼ同様の作用効果を奏する。また、電流検出回路３は、トランジスタＱ７～Ｑ１３等の半導体素子を主として構成されているため、他の線形素子（例えば抵抗等）の構成数を少なくでき、半導体集積回路装置として同一半導体基板上に構成するのに好適な態様となる。また、駆動制御回路２も半導体集積回路装置に組み込めばさらに集積性を向上できる。
　電流検出回路３を構成する各トランジスタＱ７～Ｑ１３等のベースが、主トランジスタＱ１の一のエミッタ（主電流の流れる主電流経路）と直接接続されないため、過電圧や過電流の影響を受けにくくなる。
　また、トランジスタＱ９およびＱ１０は別々のトランジスタである必要はなく、一つにまとめても良い。ただしこの場合は、トランジスタＱ１１と、トランジスタＱ９およびＱ１０を一つとしたトランジスタとの間のミラー比（エミッタ面積比）を調整すると良い。例えばトランジスタＱ１１とのミラー比（エミッタ面積比）がそれぞれｎ：ｋおよびｎ：１であるトランジスタＱ９およびＱ１０の代わりに、トランジスタＱ１１とのミラー比（エミッタ面積比）がｎ：（ｋ＋１）となるトランジスタを一つ設けても良い。
　なお、トランジスタＱ１の他のエミッタ電流は所定の電流値となるので、ｎを大きく、ｋを小さく設定することで電流検出回路３の合計電流は小さくなる。このため、トランジスタＱ１１、Ｑ１２のエミッタ面積を大きく、トランジスタＱ７およびＱ９のエミッタ面積を小さく設計することで、消費電力を抑えることができると共に、電流検出回路３を半導体集積回路装置として同一半導体基板上に構成する場合には、半導体基板上の構成面積を低減できる。さらに、カレントミラー回路の電流値の総量が少なくなることで制御する電流の総量が減ることになるため、回路の応答性も向上する。
　（第４実施形態）
　以下、本開示の第４実施形態について図６を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分のみ説明を行う。
　図６は、本実施形態に係る電流検出回路の構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。直流電圧生成回路Ｅ２およびコンデンサＣ３が副電源線Ｎ３を基準電位ノードとして並列接続されており、直流電圧生成回路Ｅ２が副電源線Ｎ７および副電源線Ｎ３間に電圧供給することで電流検出回路３は動作する。
　主トランジスタＱ１の他のエミッタはダイオード接続されたＮＰＮ形のトランジスタＱ１４を介して副電源線Ｎ３に接続されている。このトランジスタＱ１４はＮＰＮ形のトランジスタＱ１５にカレントミラー接続されており、このトランジスタＱ１５から副電源線Ｎ７に接続されたカレントミラー回路（Ｑ１６，Ｑ１７）を介してセンシング抵抗Ｒ１１に接続されている。
　ＰＮＰ形のトランジスタＱ１６はＰＮＰ形のトランジスタＱ１８およびＱ１９とカレントミラー接続されている。トランジスタＱ１６のコレクタ電流はトランジスタＱ１５のコレクタ電流とほぼ同一となり、トランジスタＱ１８およびＱ１９はそれぞれＮＰＮ形のトランジスタＱ１５に流れる電流をミラーする。副電源線Ｎ７および副電源線Ｎ３間には、トランジスタＱ１８のエミッタ－コレクタ間およびダイオード接続されたＮＰＮ形のトランジスタＱ２０が直列接続されている。
　トランジスタＱ１５：Ｑ２０：Ｑ１４間のミラー比(エミッタ面積比)はｎ：ｋ：１に設定されている。トランジスタＱ１６：Ｑ１８：Ｑ１９のミラー比(エミッタ面積比)もそれぞれｎ：ｋ：１に設定されている。また、トランジスタＱ１４，Ｑ１５およびＱ２０は互いに同一特性のトランジスタを用いている。
　ダイオードＤ２、Ｄ３および抵抗Ｒ７を含むスタートアップ回路は、直流電圧生成回路Ｅ２から電圧供給されると、トランジスタＱ１６のベース電流を引き、これにより起動電流を供給する。
　前述構成の動作について説明する。直流電圧生成回路Ｅ２は、抵抗Ｒ７およびダイオードＤ２およびＤ３を含んで構成されたスタートアップ回路に電流を供給すると、スタートアップ回路はトランジスタＱ１６のベースから起動電流を引く。起動後はダイオードＤ３電圧が逆方向電圧となり起動電流がストップすることでその役目を終える。
　主トランジスタＱ１の他のエミッタ電流は、ダイオード接続されたトランジスタＱ１４に出力されるが、トランジスタＱ１４はトランジスタＱ１５とカレントミラー接続されているため、トランジスタＱ１４のコレクタ電流のｎ倍の電流がトランジスタＱ１５のコレクタ電流にミラーされる。そしてさらに、カレントミラー回路（Ｑ１６，Ｑ１７）がトランジスタＱ１５のコレクタ電流をミラーし、トランジスタＱ１７のコレクタ電流がミラー電流としてセンス抵抗Ｒ１１に印加される。
　他方、トランジスタＱ１６と、トランジスタＱ１８およびＱ１９とはカレントミラー接続されているため、トランジスタＱ１８およびＱ１９にも互いの電流比がｋ：１となる電流が供給されることになる。したがって、トランジスタＱ１８のコレクタ電流と同一電流が流れるトランジスタＱ２０には、トランジスタＱ１４のｋ倍のコレクタ電流が流れる。このため、トランジスタＱ２０にトランジスタＱ１４と同一電圧を印加したときの電流がトランジスタＱ１４のｋ倍となるトランジスタ（具体的には例えば、エミッタ面積がトランジスタＱ１４のｋ倍のトランジスタ）を用いることで、トランジスタＱ１４およびＱ２０のコレクタ－エミッタ間の電圧降下をほぼ同一電圧に制御でき、主トランジスタＱ１の一および他のエミッタ電位を互いに同一に制御できる。
　また、主トランジスタＱ１の他のエミッタ電流はトランジスタＱ１９から主電源線Ｎ２に戻る。検出部Ｓａがセンス信号電圧Ｖｓを検出することで主トランジスタＱ１の電流を推定（検出）できる。
　本実施形態の図６の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱ１４を回路ＣＡ、ダイオード接続トランジスタＱ２０を回路ＣＢとして用いている。さらにトランジスタＱ１５およびＱ１６を制御回路ＣＣ、トランジスタＱ１８およびＱ１９を制御入力型電流源ＣＤとして用いている。トランジスタＱ１７と抵抗Ｒ１１と検出部Ｓａを検出回路Ｓとして用いている。この回路形態は、図２または図３の等価回路において制御入力型電流源ＣＤと電圧源Ｖを入れ替えた構成に相当している。
　本実施形態においても前述実施形態とほぼ同様の作用効果を奏する。しかも、電流検出回路３は、主にトランジスタＱ１４～Ｑ２０等の半導体素子を主として構成されているため、他の素子（例えば抵抗等）の素子数を少なくできる。このため、半導体集積回路装置として同一半導体基板上に構成するのに好適な態様となっている。
　また、前述実施形態と同様に、電流検出回路３を構成する各トランジスタＱ１４～Ｑ２０等のベースは、主トランジスタＱ１の一のエミッタ（主電流の流れる主電流経路）と接続されないため、過電圧や過電流の影響を受けにくくなる。
　また、第３実施形態と同様に、トランジスタＱ１８およびＱ１９は１つにまとめても良い。さらにｎとｋを小さく設定することで消費電力を抑えることができると共に電流検出回路３を半導体集積回路装置として同一半導体基板上に構成する場合において半導体基板の面積を低減することができ、さらに回路の応答性も向上する。
　（第５実施形態）
　以下、本開示の第５実施形態について図７を参照しながら説明する。第３実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。
　図７は、本実施形態に係る電流検出回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。また、電流検出回路３の母体も第３実施形態と同様に、抵抗Ｒ７、ダイオードＤ２およびＤ３を組み合わせたスタートアップ回路、トランジスタＱ７～Ｑ１２を組み合わせたカレントミラー型の電流制御回路（電流検出回路）を備えており、第３実施形態で説明した回路とほぼ同等の回路構成を示している。
　ここで第３実施形態と異なるところは、第３実施形態のトランジスタＱ１３に代えて、入力電流対出力電流のミラー比を切換えることで電流増幅度を切換える切換回路（切換手段）ＳＷＧを備えたところにある。切換回路ＳＷＧは、複数のＮＰＮ形のトランジスタＱ１３ａ～Ｑ１３ｃおよびスイッチＳＷ１～ＳＷ２を備える。トランジスタＱ１３ａ～Ｑ１３ｃはベースが互いに共通接続されており、コレクタはスイッチＳＷ１およびＳＷ２のオンオフ状態により互いに接続／非接続可能となっている。
　したがって、トランジスタＱ１３ａ～Ｑ１３ｃは、図示しない外部回路からスイッチＳＷ１およびＳＷ２をオン制御することで並列接続できるようになっており、カレントミラー回路（Ｑ１１、Ｑ１３ａ～Ｑ１３ｃ）のミラー比をスイッチＳＷ１およびＳＷ２のオンオフ状態に応じて調整できる。
　すなわち、これらのトランジスタＱ１３ａ～Ｑ１３ｃのコレクタが互いに接続されるとコレクタ面積を増すことができＩ／Ｖ変換増幅度を増すことができ、逆にトランジスタＱ１３ａ～Ｑ１３ｃのコレクタを互いに切断すれば、動作トランジスタを少なくすることでＩ／Ｖ変換増幅度を低くできる。これにより、Ｉ／Ｖ変換増幅度を制御できる。
　本実施形態によれば、切換回路ＳＷＧがカレントミラー回路（Ｑ１１、Ｑ１３ａ～Ｑ１３ｃ）の入力電流対出力電流のミラー比を切換えできるため、Ｉ／Ｖ変換増幅度を制御でき、電流検出範囲を広くできる。
　（第６実施形態）
　以下、本開示の第６実施形態について図８を参照しながら説明する。第４実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。
　図８は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。また、電流検出回路３の母体も第４実施形態と同様に、抵抗Ｒ７、ダイオードＤ２およびＤ３を組み合わせたスタートアップ回路、トランジスタＱ１４～Ｑ２０を組み合わせた回路であり、第４実施形態で説明した回路とほぼ同等の回路構成である。
　第４実施形態のトランジスタＱ１７に代えて、エミッタが副電源線Ｎ７で共通接続されたＰＮＰ形のトランジスタＱ１７ａ～Ｑ１７ｃが設けられている。これらのトランジスタＱ１７ａ～Ｑ１７ｃは、ベースが互いに共通接続されている。そして、これらのトランジスタＱ１７ａ～Ｑ１７ｃのコレクタがスイッチＳＷ３、ＳＷ４により接続／非接続の選択可能となっている。
　すなわち、これらのトランジスタＱ１７ａ～Ｑ１７ｃのコレクタが互いに接続されるとコレクタ面積が増すため、Ｉ／Ｖ変換増幅度を増すことができ、逆にトランジスタＱ１７ａ～Ｑ１７ｃのコレクタを互いに切断すれば、動作トランジスタを少なくすることでＩ／Ｖ変換増幅度を低くすることができる。これによりＩ／Ｖ変換増幅度を制御できる。
　本実施形態によれば、切換回路ＳＷＧがカレントミラー回路（Ｑ１６、Ｑ１７ａ～Ｑ１７ｃ）の入力電流対出力電流のミラー比を切換えできるため、Ｉ／Ｖ変換増幅度を制御でき、電流検出範囲を広くできる。
　（第７実施形態）
　以下、本開示の第７実施形態について図９を参照しながら説明する。第３実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。
　図９は、本実施形態に係る電力供給装置を示している。この図９に示すように、バッテリＢＡＴから負荷ＬＯに通ずる電力線にリレースイッチ（機械スイッチ）ＲＳＷ１が設けられている。このリレースイッチＲＳＷ１は、第３実施形態で説明した大電力通電用のトランジスタＱ１ａに対応するもので、例えば半導体スイッチよりも電流容量が大きく大電力を通電できる。
　このリレースイッチＲＳＷ１と並列に電流検出用のリレースイッチ（機械スイッチ）ＲＳＷ２が設けられている。このリレースイッチＲＳＷ２は、バッテリＢＡＴからの通電電流を電流検出回路３側の検出用電流経路に通電する。
　駆動制御回路２は、これらのリレースイッチＲＳＷ１をオン制御することで負荷ＬＯに通電するが、このとき同時にリレースイッチＲＳＷ２をオン制御し、電流検出回路３によって電流検出する。このような回路態様であっても、前述実施形態（第３実施形態）と同様の作用によって電流を検出できる。
　第１～第６実施形態では、電力変換回路１における主トランジスタＱ１の通電電流を検出した実施形態を示したが、本実施形態によれば、バッテリＢＡＴから負荷ＬＯに通電する負荷通電回路４について、リレースイッチＲＳＷ１（ＲＳＷ２）の通電電流を推定（検出）できる。
　図示していないが、検出部Ｓａが駆動制御回路２と接続されていれば、検出部ＳａがリレースイッチＲＳＷ１の電流値を推定（検出）し、駆動制御回路２に推定電流値を出力し、駆動制御回路２が推定電流値と後段の負荷ＬＯの定格電流値とを比較し、推定電流値が定格電流値を下回る閾値電流値を超えたことを検出すると、駆動制御回路２はこの検出結果に応じてリレースイッチＲＳＷ１をオフに制御できる。また、電流値を線形性良く検出できるため電力管理に用いることができる。例えば、バッテリＢＡＴの残量が少ない場合には、電力使用量の大きい負荷ＬＯを特定し、当該特定負荷ＬＯの通電電流量を制御することもできる。
　本実施形態では、大電力通電用リレースイッチＲＳＷ１の通電電流量と電流検出用リレースイッチＲＳＷ２の通電電流量との比はそれぞれのオン抵抗で決定される。したがって任意の電流比を得るため、各リレースイッチＲＳＷ１またはＲＳＷ２に直列に調整用抵抗を付加しても良い。
　電流の検出対象は前述実施形態に示した電力変換回路１（主トランジスタＱ１）に限られず、負荷通電回路４などの回路にも適用できる。その他、電流を検出可能な対象回路であれば様々な回路を適用できる。
　（第１～第７実施形態の技術的思想の変形例）
　次に、前述した第１～第７実施形態で説明した回路態様およびその変形態様の電気的構成ブロックについて図１０および図１１を参照して説明する。前述した第１～第７実施形態で説明した回路は、図２を基本構成とする回路ブロックに置き換えることができる。
　また、その変形例を図１０の（ａ）～（ｆ）に示している。図１０の（ａ）～（ｆ）では、電流源ＣＤに比例した電流を供給する制御入力型電流源Ｇを設けた回路を示している。例えば、制御入力型電流源Ｇを、回路ＣＡ（図１０の（ａ））、回路ＣＢ（図１０の（ｂ））、電流源ＣＤ（図１０の（ｃ））、電圧源Ｖ（図１０の（ｄ））のうち任意の部品（回路）に並列接続しても良い。ただし、電流源ＣＤは電流源Ｇの電流を考慮した上で、回路ＣＡ、回路ＣＢに等しい電圧降下をもたらす電流を出力するものとする。
　また、図１０の（ｅ）に示すように、電圧源Ｖおよび電流源ＣＤをこの順で直列接続して構成した場合、電流源Ｇ（図１０の（ｅ））を回路ＣＡおよび電流源ＣＤに並列接続しても良い。また、図１０の（ｆ）に示すように、電流源ＣＤおよび電圧源Ｖをこの順で直列接続して構成した場合、電流源Ｇ（図１０の（ｆ））を回路ＣＡおよび電圧源Ｖに並列接続しても良い。さらに、この電流源Ｇとしては、制御回路ＣＣ、電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）の一部に使われている電流源を流用しても良い。電圧源Ｖも回路ＣＢに動作用のバイアス電流を印加できる態様であれば、どのように接続した回路を適用しても良い。
　次に、主トランジスタＱ１、回路ＣＡ、回路ＣＢ、制御回路ＣＣ、制御入力型電流源ＣＤ、電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）、および、検出回路Ｓの選定例について説明する。
　＜主トランジスタＱ１（大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓ）について＞
　主トランジスタＱ１は、オンしたときにトランジスタＱ１ａ、Ｑｓのゲートエミッタ間に印加する電圧が同一電圧条件下で互いに比例したエミッタ電流（端子電流）が流れる関係とすることが望ましく、ここで、電流検出用トランジスタＱｓには大電力通電用トランジスタＱ１ａに比較して十分小さい電流（例えば数百分の１～数千分の１程度）が流れるように構成することが望ましい。
　また、電流検出用トランジスタＱ１ａのセル出力が１または複数のエミッタ（チャネル構造（セル構造））で構成され、大電力通電用トランジスタＱｓのセル出力がその残りの一部または全部のエミッタ（チャネル構造（セル構造））を用いて構成されていても良い。マルチエミッタタイプのＩＧＢＴはマルチチャネル構造で構成されているため、同一特性の素子（Ｑ１ａ，Ｑｓ）を容易に製造でき、入力電流に対する出力電流の線形性を高くすることができる。
　また、コレクタ、ベースを共通に構成したマルチエミッタ（マルチチャネル）型の主トランジスタＱ１に代えて、図１１の（ａ）に示すように、個別のトランジスタを組み合わせて大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓを構成しても良い。大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓについて、それぞれＩＧＢＴ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタ、ＪＦＥＴ（Junction Field-Effect Transistor）など、任意の半導体スイッチング素子を適用できる。また、半導体スイッチング素子に限らず、第７実施形態に示したようにリレースイッチＲＳＷ１，ＲＳＷ２などの機械的な制御スイッチを適用しても良い。
　＜電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）について＞
　電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）は通常の直流電源回路に関わらず任意の定電圧回路を適用しても良い。図１１の（ｂ）に示すように、直流電圧源と抵抗ＲおよびツェナーダイオードＤを組み合わせた定電圧回路を適用しても良いし、図１１の（ｃ）に示すように、ダイオード接続されたトランジスタＱＤを複数直列接続した定電圧回路に直流電圧源から電圧を供給し、当該低電圧回路から分圧して得られた直流電圧を用いても良い。この図１１（ｃ）に示す回路では半導体素子のみで構成できるため、半導体集積回路装置に組み込む上で集積化が容易となる。
　＜回路ＣＡ（第２回路）、回路ＣＢ（第１回路）について＞
　前述実施形態では、回路ＣＡおよび回路ＣＢはそれぞれ２端子回路により構成されている。回路ＣＡの電圧降下ΔＶＡと回路ＣＢの電圧降下ΔＶＢが同一の場合において互いに比例した電流が通電されれば、どのような形態の回路ＣＡ、ＣＢを適用しても良い。
　例えば、第１実施形態では、回路ＣＡが固定抵抗器Ｒａ１、回路ＣＢが固定抵抗器Ｒｂ２により構成された実施形態を示している。この場合、抵抗Ｒａ１：Ｒｂ２の電流比ｎは、直流抵抗比の逆数に等しくなる。
　また、固定抵抗器に代えて同特性のダイオードをそれぞれ回路ＣＡ、ＣＢとして適用しても良い。この場合、電流比ｎはダイオードの個数比や半導体基板上のＰＮ接合面積比と等しくなる。また、回路ＣＡと回路ＣＢに流れる電流が互いに比例関係を有していれば、回路ＣＡが固定抵抗器であり、回路ＣＢが抵抗として作用するＭＯＳＦＥＴを適用しても良い。他に、同一半導体基板上でｐｎ接合の順方向バイアス電圧が同一であれば、回路ＣＡとしてバイポーラトランジスタのダイオード接続を適用し、回路ＣＢとしてダイオードを適用しても良い。
　また、回路ＣＡおよび回路ＣＢは、それぞれ何れも単一の電子部品、素子で構成されるものではなく、複数の電子部品、素子を組み合わせて構成しても良い。また、回路ＣＡおよび回路ＣＢは、それぞれ同一種類の部品、素子で構成されている実施形態を主に説明しているが、異なる種類の部品、素子を用いて構成しても良い。したがって、２端子以上の端子を備え、前記の機能を満たした回路であれば、どのような回路を適用しても良い。
　＜電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）と制御入力型電流源ＣＤについて＞
　電圧源Ｖと制御入力型電流源ＣＤは互いに直列接続されていれば、これらは互いに入れ替えて接続するようにしても良い。この具体例としては、第３実施形態および第４実施形態がそれにあたる。
　＜制御回路ＣＣについて＞
　制御回路ＣＣは、２端子の回路ＣＡの電圧降下または通電電流を検出し、電流源ＣＤに流れる電流を制御する。制御回路ＣＣは、回路ＣＢに回路ＣＡと互いに等しい電圧降下をもたらすような電流を電流源ＣＤに通電するよう制御する。この場合の制御処理は、アナログ処理であってもデジタル処理であっても良く、固定倍のミラー比を持つカレントミラー回路であってもよい。
　＜検出回路Ｓについて＞
　検出回路Ｓは、制御回路ＣＣが出力する電流源ＣＤの電流指令値に応じた信号出力を行う。ここでの信号処理もまたアナログ処理であってもデジタル処理であっても良い。このような様々な変形回路形態を適用できる。
　（第８実施形態）
　図１２ないし図１４は、本開示の第８実施形態を示すもので、前述実施形態と異なるところは、ダイオード（特に転流ダイオード：Free Wheeling Diode）の通電電流について、前述実施形態で示した電流検出回路を用いて電流検出したところにある。前述実施形態と同一又は類似部分については同一または類似符号を付して説明を必要に応じて省略し、以下、異なる部分について説明を行う。
　図１２の（ａ）～（ｃ）は、主トランジスタＱ１と、この主トランジスタＱ１に対し逆並列接続された転流ダイオードＤｐとが例えば同じパッケージ内に搭載されている場合、この転流ダイオードＤｐの通電電流を検出する電流検出回路の搭載例について示している。
　この図１２の（ａ）に示すように、主トランジスタＱ１には転流ダイオードＤｐが逆並列接続されており、これらの主トランジスタＱ１と転流ダイオードＤｐとがパッケージに一体で搭載されている。大電力用途の電力変換回路１では、この転流ダイオードＤｐに通電する電流を検出し、この検出電流値に基づくフィードバック制御を行うことで電力変換効率の向上に寄与している。そこで本実施形態では、電流検出回路３ｂがこの転流ダイオードＤｐの通電電流を検出するように構成している。
　この図１２の（ａ）の電流検出回路３は、前述実施形態において主トランジスタＱ１の他のエミッタに接続された電流検出回路を示している。図１２の（ａ）に示す構成では、この電流検出回路３とは別体で電流検出回路３ｂを設けている。
　転流ダイオードＤｐは、主トランジスタＱ１のエミッタからコレクタ側に順方向接続されているため、転流ダイオードＤｐの順方向電流の通電方向は主トランジスタＱ１の通電方向とは逆方向となる。したがって、電流検出回路３に与えられるバイアス電圧Ｅ２とは逆方向にバイアス電圧Ｅ２ｂを電流検出回路３ｂに印加するように構成されている。
　図１２の（ａ）に示す転流ダイオードＤｐは、ダイオードを複数並列接続した所謂マルチセルダイオードにより構成されている。図１３の（ａ）は、マルチセルダイオードの等価回路を示している。複数並列接続したダイオード要素は全てのカソードが共通接続されている。そして、転流ダイオードＤｐを構成するダイオード要素群の一部のアノードが電流検出用ダイオードＤｓのアノードとして設けられており、他の多数のアノードの並列接続ノードが大電流通電用ダイオードＤＧのアノードとして設けられている。
　また、図１２の（ｂ）に示すように、電流検出用のアノードＳＡと大電流通電用のアノードＡとが分離している場合、電流検出用のアノードＳＡと電流検出用のエミッタＳＥとを接続して構成しても良い。このように接続することで、パッケージから出力する出力端子の数を少なくできる。
　図１３の（ａ）に示したマルチセル構造のダイオード要素群は、そのカソード側が共通接続されているが、図１３の（ｂ）のように電流検出用のカソードＳＫと大電流通電用のカソードＫとに分離され、アノードＡ側が共通接続されていても良い。この場合、図１２の（ｃ）のように、前述実施形態で説明した電流検出回路３が接続される。
　図１４は、前述の第３実施形態の構成において、ダイオード電流を検出する電流検出回路に適用した場合の回路の具体例を示している。この図１４に示すように、主トランジスタＱ１の電流を検出する電流検出回路３は、図５に示した第３実施形態の電流検出回路とほぼ同様の構成であるため、その詳細説明を省略するが、出力段のＩ／Ｖ変換回路はトランジスタＱ１３および抵抗Ｒｓを直列接続して構成されている。
　ダイオード電流を検出する電流検出回路３ｂもまた、前述の第３実施形態の電流検出回路３を基本構成としており、主トランジスタＱ１のエミッタ側からコレクタ側に順方向接続された転流ダイオードＤｐの順方向電流を検出する。なお、前述の第３実施形態に示したスタートアップ回路は図１４には省略している。
　図１４には、電流検出回路３の構成トランジスタＱ７～Ｑ１２、Ｉ／Ｖ変換回路を構成するトランジスタＱ１３と同一または類似機能を備えた構成トランジスタに添え字「ｂ」を付している。また、回路ＣＡ、回路ＣＢ、制御回路ＣＣ、制御入力型電流源ＣＤ、検出回路Ｓを構成する機能部と同一または類似機能を備えた機能部に、それぞれ添え字「ｂ」を付している。
　この図１４に示す回路では、抵抗ＲｓがトランジスタＱ１３に直列接続されており、トランジスタＱ１３のミラー電流を抵抗Ｒｓに通電し、検出部Ｓａは抵抗Ｒｓの端子電圧を検出することで主トランジスタＱ１の電流を推定（検出）している。
　他方、転流ダイオードＤｐの主アノードＡには、ダイオード接続されたＮＰＮ形のトランジスタＱ７ｂが接続されている。また、転流ダイオードＤｐのセンスアノードＳＡにはダイオード接続されたＮＰＮ形のトランジスタＱ８ｂが接続されている。これらのトランジスタＱ７ｂおよびＱ８ｂは互いのコレクタ（ベース）が共通接続されており、当該共通接続ノードＮ４ｂからＮＰＮ形のトランジスタＱ９ｂおよびＱ１０ｂのコレクタ－エミッタ間を通じて副電源線Ｎ８に接続されている。
　図示しないスタートアップ回路は、抵抗およびダイオードを組み合わせて構成され、ダイオード接続されたトランジスタＱ１１ｂのベースから起動電流を引くことでトランジスタＱ９ｂおよびＱ１０ｂのベースからも起動電流を引く。
　他方、トランジスタＱ８ｂおよびＱ１２ｂはカレントミラー接続されており、この出力電流はトランジスタＱ１１ｂにフィードバックされている。このトランジスタＱ１１ｂはトランジスタＱ９ｂ、Ｑ１０ｂおよびＱ１３ｂとカレントミラー接続されている。したがって、トランジスタＱ１１ｂのコレクタ電流と所定の割合で比例した電流をトランジスタＱ９ｂおよびＱ１０ｂにそれぞれ流すことができ、トランジスタＱ７ｂおよびＱ８ｂのコレクタ－エミッタ間電圧を同一電圧にできる。
　他方、トランジスタＱ１１ｂのコレクタ電流はトランジスタＱ１３ｂでミラーされ、検出回路ＳがトランジスタＱ１３ｂに直列接続されたセンス抵抗Ｒｓｂの端子電圧を検出し、この検出電圧を転流ダイオードＤｐの通電電流の検出電流に依存した電圧値として出力する。このようにして転流ダイオードＤｐの順方向電流を検出することができる。
　＜実施形態のまとめ＞
　本実施形態によれば、主トランジスタＱ１のエミッタ電流を推定（検出）できると共に、転流ダイオードＤｐの電流を推定（検出）できる。
　また、図１４に示す回路構成を適用した場合、図１２の（ｂ）に示すように、トランジスタＱ１の電流検出用のエミッタＳＥとセンスアノードＳＡを接続しても同様の効果が得られる。そのため、パッケージ内でトランジスタＱ１の電流検出用のエミッタＳＥとセンスアノードＳＡの端子を接続することで、同様の効果を得ながら、パッケージ外に出力する出力端子を図１２の（ａ）の回路構成に比べて少なくできる。
　（第９実施形態）
　図１５は、本開示の第９実施形態を示すもので、前述実施形態と異なるところは、ベース電流補償回路付きのカレントミラー回路を用いたところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
　図１５は、第３実施形態に示した回路構成に、本実施形態の特徴回路を付加している。カレントミラー回路は、理想的な考慮をするときにはトランジスタの電流増幅率βＦが無限であるため、各トランジスタＱ７～Ｑ１２のベース電流量を無視できるが、実際のトランジスタＱ７～Ｑ１２にはベース電流を印加する必要があるため、カレントミラー回路のミラー電流量も理想的な電流量より若干低下しカレントミラー回路の誤差要因となる。
　そこで、本実施形態では、ベース電流補償回路となるトランジスタＱ２４を設けている。このベース電流補償回路となるトランジスタＱ２４は、トランジスタＱ１１のコレクタ電流を電流増幅してトランジスタＱ９～Ｑ１１、Ｑ１３のベース電流として供給する。これにより、トランジスタＱ２４は、トランジスタＱ１１等の電流増幅率βＦが有限であることを補償できるため、カレントミラー回路の精度を向上できる。
　（第１０実施形態）
　図１６は、本開示の第１０実施形態を示すもので、前述実施形態と異なるところは、カスコードカレントミラー回路を用いて構成したところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
　図１６は、第３実施形態の特徴的な回路構成に、本実施形態の特徴部分を付加した回路構成を示している。バイポーラトランジスタは活性領域で動作するときコレクタ－エミッタ間電圧が増加すると、コレクタ層とベース層の間にある空乏層領域の幅が広がりベース層の幅が短くなりアーリー効果を生じる。
　そこで、図１６に示すように、直流電圧生成回路Ｅ２の出力電圧の大きさに応じてカスコードカレントミラー回路（Ｑ９ａ～Ｑ１１ａ、Ｑ１３ａ）を採用すると良い。このカスコードカレントミラー回路（Ｑ９ａ～Ｑ１１ａ、Ｑ１３ａ）は、通常のカレントミラー回路の構成トランジスタＱ９～Ｑ１１およびＱ１３のコレクタ－エミッタ間の抵抗値が有限であることを補償する。すると、カレントミラー回路の誤差を小さくでき電流検出誤差を少なくできる。
　（第１１実施形態）
　図１７は、本開示の第１１実施形態を示すもので、前述実施形態と異なるところは、電流検出回路内部に過電流が通電されることを抑制する機能を有するところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
　図１７は、第３実施形態の特徴的な回路構成において、ノードＮ４からトランジスタＱ８のベースへの通電経路上に、電流の流通を阻止するスイッチＱ３０を配置した回路を採用している。スイッチＱ３０の制御端子およびノードＮ４間には抵抗Ｒ３０が接続されている。本実施形態に係る図１７において、スイッチＱ３０はＮチャンネル型ＪＦＥＴを用いている。
　スイッチＱ３０がオンしている場合には、前述実施形態に説明した回路動作により、トランジスタＱ１の他のエミッタ（図２のトランジスタＱｓのエミッタ）はトランジスタＱ１の一のエミッタ（図２のトランジスタＱ１ａのエミッタ）とほぼ同電位に制御されるため、常にトランジスタＱ１の一のエミッタに比例した電流が通電される。
　ただし、事故等による瞬間的なリアクトルの短絡など過渡的にトランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）に過大電流が流れる場合があり、これと比例した電流が他のエミッタ（トランジスタＱｓのエミッタ）を経由して電流検出回路３を通過すると、過大電流の通電によって電流検出回路３が劣化する虞がある。
　大電流の通電を目的とするトランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）は耐電流量が高い。しかしその反面、小信号回路で構成されることが多い電流検出回路３は耐電流量が低いため、トランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）が耐えうる電流で劣化する虞がある。
　このため、電流検出回路３が前述のような過大な電流を検出した場合には、トランジスタＱ１の電流検出用の他のエミッタ（トランジスタＱｓのエミッタ）に通電される電流を制限する機能を備えることが望ましい。
　本実施形態において、この機能は次のように実現される。検出部Ｓａには制御回路ＣＣｚが接続されている。制御回路ＣＣｚは、検出部Ｓａの検出電流が所定の電流値を超えない限り、スイッチＱ３０をオンに制御し、通常の電流検出動作を持続させる。他方、制御回路ＣＣｚは検出部Ｓａの検出電流が所定の閾値を超えた場合にはスイッチＱ３０をオフにすることによって、主トランジスタＱ１の他のエミッタ（トランジスタＱｓのエミッタ）の電流を抑制する。または、スイッチＱ３０の制御端子の制御信号を徐々に変化することでオン抵抗を徐々に増加させ、トランジスタＱ８のベースコレクタ間抵抗を徐々に大きくすることで、主トランジスタＱ１の他のエミッタ電流を抑制しても良い。
　スイッチＱ３０をオフすることでトランジスタＱ１の他のエミッタ電流を抑制できる理由は次のようなものである。
　すなわち、スイッチＱ３０をオフすると、回路ＣＢおよび回路ＣＡの抵抗が増大し、これらの素子に通電されることによる電圧降下が増大する。このため、ノードＮ４の電位は著しく低下することになるが、電源電圧生成回路Ｅ２の電源電圧は有限であるため、ノードＮ４の電位は電源電圧生成回路Ｅ２の負側端子の電位以下にすることができない。
　このため、トランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）と他のエミッタ（トランジスタＱｓのエミッタ）の電位を揃える回路動作が維持できなくなり、他のエミッタ電位が上昇し、結果として他のエミッタ（トランジスタＱｓのエミッタ）から流入する電流を抑制できることになる。なお、図１７の制御回路ＣＣｚは、検出電流量が所定値以上にならないように、スイッチＱ３０の制御電極の電位をフィードバック制御する機能を有していても良い。
　（他の実施形態）
　本開示は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
　また、前述の実施形態で説明した各回路要素（トランジスタ、ダイオードなどの能動素子、抵抗器、リアクトルなどの受動素子、電線またはヒューズなどの機構素子など）は、前述実施形態に示した種類の回路要素に限定されるものではない。前述の実施形態では、トランジスタは主にバイポーラトランジスタを用いているがこれに限られず、ＭＯＳＦＥＴなどを適用しても良い。
　前述実施形態においては、第１電流通電要素に流れる大電流損失を発生させずに検出する用途から、第１電流通電要素と第２電流通電要素の両方を備える回路を適用したが、損失発生を問題にしない小電流を検出する用途として第１電流通電要素を持たずに第２電流通電要素のみを備え、第２電流通電要素に流れる小電流を検出する電流検出回路として構成してもよい。
　例えば、図１８に示す構成は、第３実施形態の図５をベースとした回路構成となっているが、抵抗Ｒ４０が電圧生成回路Ｅ４の正側端子とトランジスタＱ８のエミッタとの間に接続されている。この抵抗Ｒ４０が第２電流通電要素に相当し、図５において第１電流通電要素を持たない構成に相当する。この構成においては、第２電流通電要素（抵抗Ｒ４０）にノードＮＡを経由して流れる電流を計測できる。
　例えば、電圧生成回路Ｅ４がノードＮＢとノードＮＡとの間に電圧を印加することで第２通電要素（抵抗Ｒ４０）に電流を通電できるが、ノードＮＡはノードＮＢと同電位に維持されるため仮想的に第２電流通電要素（抵抗Ｒ４０）の両端に電圧を印加した場合の電流値を測定できる。上記実施形態のいずれにおいても同様な方法により小電流用途の電流検出回路を構成してもよい。
　小電流の検出回路においても、その近傍に大電流をスイッチするような回路が敷設された場合には同様に誘導電流や誘導電圧による検出回路の破壊が生じる虞がある。このような用途に際しても本実施形態のような電流検出回路３を用いることで電流検出回路３の劣化を抑制できる。
　第９実施形態の図１５、第１０実施形態の図１６に示すカレントミラー回路以外にも、ウィルソンカレントミラー回路、カスコード・ブートストラップ・ウィルソン・ミラー回路やエミッタ抵抗付加型カレントミラーなどを適用しても良い。
　また、スタートアップ回路（Ｒ７，Ｄ２，Ｄ３）は一例を示すものであり、電流検出用のトランジスタＱｓがオフ状態からオン状態に移行する際に、バイアス回路を起動するための起動電流を印加する回路であれば他の構成を用いても良い。電流検出回路３、３ｂに直流電圧生成回路Ｅ２，Ｅ２ｂを組み込んだ形態で構成しているが、特に外部に構成しても何れでも良いことは言うまでもない。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (18)

  1. 　第１端子および第２端子の少なくとも２端子を備え、前記第２端子が電圧基準ノードとなり前記第１端子および前記第２端子間に第１電流が流れる第１回路（ＣＢ）と、
    　第３端子および第４端子の少なくとも２端子を備え、前記第４端子が電圧基準ノードとなり前記第１回路（ＣＢ）の第２端子と共通接続された第２回路（ＣＡ）とを備え、
    　前記第１回路（ＣＢ）の電圧降下が前記第２回路（ＣＡ）の電圧降下と同一の電圧降下を生じるときに、前記第１回路（ＣＢ）の前記第１端子および第２端子間に流れる第１電流が前記第２回路（ＣＡ）の前記第３端子および第４端子間に流れる第２電流に比例した電流量となり、
    　前記第２回路（ＣＡ）の第２電流の量に応じて前記第１回路（ＣＢ）の第１端子および第２端子間の印加電圧を前記第２回路（ＣＡ）の第３端子および第４端子間の印加電圧とほぼ同一電圧とするように前記第１回路（ＣＢ）に通電する第１電流を制御する電流制御回路（ＣＣ）と、
    　前記第１回路（ＣＢ）の第１電流もしくは前記第２回路（ＣＡ）の第２電流を検出する検出回路（Ｓ）と、を備え、
    　前記第１端子と前記第３端子の間に流れる電流を検出することを特徴とする電流検出回路。
  2. 　端子を通じて通電する第１電流通電要素（Ｑ１，Ｑ１ａ）と、
    　前記第１電流通電要素（Ｑ１，Ｑ１ａ）の端子と同一機能の端子を有し、当該端子の通電電流が前記第１電流通電要素（Ｑ１，Ｑ１ａ）の通電電流に応じて流れる電流検出用の第２電流通電要素（Ｑ１，Ｑｓ）とを備え、
    　前記第１端子が前記第１電流通電要素（Ｑ１，Ｑ１ａ）の端子に接続され、前記第３端子が前記第２電流通電要素（Ｑ１，Ｑｓ）の端子に接続されていることを特徴とする請求項１記載の電流検出回路。
  3. 　前記第１電流通電要素（Ｑ１，Ｑ１ａ）は、第１主電極、第２主電極、および、制御電極を有し、前記制御電極に与えられる印加信号に応じて第１主電極および第２主電極を通じて前記端子の通電電流の流通経路を開閉する開閉機能を有し、
    　前記第２電流通電要素（Ｑ１，Ｑｓ）は、前記第１電流通電要素（Ｑ１，Ｑ１ａ）の第１主電極、第２主電極、および、制御電極とそれぞれ同一機能の第１主電極、第２主電極、および、制御電極を有し、前記第１電流通電要素（Ｑ１，Ｑ１ａ）の制御電極と前記第２電流通電要素（Ｑ１，Ｑｓ）の制御電極とが共通接続されると共に、前記第１電流通電要素（Ｑ１，Ｑ１ａ）の第１主電極と前記第２電流通電要素（Ｑ１，Ｑｓ）の第１主電極とが共通接続されていることを特徴とする請求項２記載の電流検出回路。
  4. 　前記電流制御回路（ＣＣ）は、前記第２回路（ＣＡ）の電流もしくは電圧を検出し、前記第２回路（ＣＡ）の電圧降下と等しい電圧が第１回路（ＣＢ）に印加された場合において、前記第２回路（ＣＡ）と前記第１回路（ＣＢ）のそれぞれに流れる電流の合計を、前記電圧基準ノードから引き抜くもしくは供給する機能により実現していることを特徴とする請求項１ないし３の何れかに記載の電流検出回路。
  5. 　前記第１電流通電要素（Ｑ１，Ｑ１ａ）および前記第２電流通電要素（Ｑ１，Ｑｓ）はそれぞれダイオードを含み、アノードもしくはカソードのどちらか一方が互いに接続された構成であることを特徴とする請求項２ないし４の何れかに記載の電流検出回路。
  6. 　前記第１回路（ＣＢ）および前記第２回路（ＣＡ）として共に抵抗を用い、前記第２回路（ＣＡ）の第２電流を検出するときには、当該第２回路（ＣＡ）の抵抗に生じる電圧に応じて電流検出することを特徴とする請求項１ないし５の何れかに記載の電流検出回路。
  7. 　前記第１回路（ＣＢ）および前記第２回路（ＣＡ）として共にダイオードもしくはダイオード接続されたトランジスタを用い、前記第２回路の電流を検出するときには第２回路（ＣＡ）の電圧降下に応じて電流検出することを特徴とする請求項１ないし５の何れかに記載の電流検出回路。
  8. 　前記電流制御回路（ＣＣ）は、
    　前記第２回路（ＣＡ）の通電電流を入力電流とし、この入力電流を固定比率でミラーした出力電流を前記第１回路（ＣＢ）に通電する出力電流として制御する電流制御機能を備えたことを特徴とする請求項１ないし７の何れかに記載の電流検出回路。
  9. 　前記電流制御機能は、入力電流に対する出力電流のミラー比が１未満に設定されることで前記第２回路（ＣＡ）の入力電流より前記第１回路（ＣＢ）の出力電流を小さくすることを特徴とする請求項８記載の電流検出回路。
  10. 　前記電流制御回路（ＣＣ）は、
    　前記第２回路（ＣＡ）の通電電流を入力電流とし、この入力電流をミラーした出力電流を取得する第１カレントミラー回路と、
    　前記第１カレントミラー回路が取得した出力電流を入力電流とし、この入力電流をミラーした出力電流を前記第１回路（ＣＢ）に通電する出力電流として制御することで、前記第１回路（ＣＢ）の第１端子および第２端子間の印加電圧を前記第２回路（ＣＡ）の第３端子および第４端子間の印加電圧とほぼ同一電圧とする第２カレントミラー回路と、を備えたことを特徴とする請求項８もしくは９に記載の電流検出回路。
  11. 　前記第１カレントミラー回路の出力電流は第２電流通電要素（Ｑ１，Ｑｓ）から給電され、入力電流に対する出力電流のミラー比が１より高く設定されることで、前記第２回路（ＣＡ）の入力電流よりミラーした出力電流を大きくすることを特徴とする請求項１０記載の電流検出回路。
  12. 　前記第２カレントミラー回路の出力電流は第２電流通電要素（Ｑ１，Ｑｓ）から給電され、入力電流に対する出力電流のミラー比が１未満に設定されることで、前記第２カレントミラー回路の出力電流より前記第１回路（ＣＢ）に通電する出力電流を小さくすることを特徴とする請求項１０もしくは１１記載の電流検出回路。
  13. 　前記第２回路（ＣＡ）の通電電流、前記第２回路（ＣＡ）の通電電流に比例した電流が流れる電流経路上の通電電流、前記電流制御回路（ＣＣ）が制御する第１回路（ＣＢ）の出力電流のいずれかを入力電流とし、この入力電流をミラーした出力電流を取得する第３カレントミラー回路を備え、
    　前記検出回路（Ｓ）は、前記第３カレントミラー回路の出力電流を検出することに応じて電流を検出することを特徴とする請求項１ないし１２の何れかに記載の電流検出回路。
  14. 　前記第３カレントミラー回路は、入力電流に対する出力電流のミラー比が１未満に設定されていることを特徴とする請求項１３記載の電流検出回路。
  15. 　前記第３カレントミラー回路の出力電流対入力電流のミラー比を切換える切換手段（ＳＷＧ）を備えたことを特徴とする請求項１１ないし１４の何れかに記載の電流検出回路。
  16. 　検出回路（Ｓ）内の回路電流を検知し、当該電流が所定の電流値を超えた場合に、前記第２電流を制限する電流制限機能を有する請求項１ないし１５の何れかに記載の電流検出回路。
  17. 　請求項１ないし１６の何れかに記載の電流検出回路の少なくとも前記第１回路（ＣＢ）、前記第２回路（ＣＡ）および前記電流制御回路（ＣＣ）を備え、　前記第１回路（ＣＢ）、前記第２回路（ＣＡ）および前記電流制御回路（ＣＣ）は、半導体要素を組み合わせて半導体集積回路として同一半導体基板上に集積されていることを特徴とする半導体集積回路装置。
  18. 　請求項２ないし１７の何れかに記載の電流検出回路の第１電流通電要素（Ｑ１，Ｑ１ａ）、第２電流通電要素（Ｑ１，Ｑｓ）の通電を制御する駆動制御回路（２）を備え、
    　さらに、請求項２ないし１７の何れかに記載の電流検出回路の少なくとも前記第１回路（ＣＢ）、前記第２回路（ＣＡ）および前記電流制御回路（ＣＣ）を備え、
    　前記第１回路（ＣＢ）、前記第２回路（ＣＡ）および前記電流制御回路（ＣＣ）と、前記駆動制御回路（２）とは、半導体回路要素を組み合わせて半導体集積回路として同一半導体基板上に集積されていることを特徴とする半導体集積回路装置。
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