JP2013127709A - 電流検出回路および半導体集積回路装置 - Google Patents

Abstract

【課題】誘導起電圧または誘導電流に応じて生じやすい過電圧や過電流から保護しながら電流検出できるようにした電流検出回路、および、この電流検出回路が組み込まれた半導体集積回路装置を提供する。
【解決手段】トランジスタＱ８とＱ１２がカレントミラー接続されているため、トランジスタＱ８のコレクタ電流とほぼ同一電流をトランジスタＱ１２のコレクタ電流として流すことができる。また、トランジスタＱ１１とＱ９およびＱ１０がカレントミラー接続されているため、トランジスタＱ１１のコレクタ電流と同一電流をトランジスタＱ９およびＱ１０のコレクタ電流として流すことができる。すると、トランジスタＱ７にトランジスタＱ８のコレクタ電流と同じコレクタ電流を流すことができ、トランジスタＱ７およびＱ８のコレクタ−エミッタ間電圧をほぼ同一電圧に制御できる。検出回路ＳがＩ／Ｖ変換回路の出力センス信号電圧Ｖｓを検出することで主トランジスタＱ１のコレクタ電流を推定できる。
【選択図】図５

Description

本発明は、電流検出回路および半導体集積回路装置に関する。

例えば電力変換器は、特に電気自動車用モータを駆動する用途の場合、当該駆動条件の変化に対応して高速で出力を追随させるため高応答性が求められる。このような電力変換器は、入出力電圧に加えてスイッチング素子に流れる電流を検出し、この検出電流に応じて制御することが有効な手段であることが知られている。しかしながら、スイッチング素子の通電電流をセンシングすると当該センシング電流に応じた電力損失を伴うことが多く効率低下に繋がる問題があり実用化が困難とされている。

従来、図１９に示すように、スイッチング素子Ｑ１００のエミッタ（ソース）端子と直列に電流検出用抵抗器Ｒｓ１００を接続することで、スイッチング素子Ｑ１００の通電電流を求める方法が多く提案されている。しかしながら、この方法を採用すると、大電流を検出するときに電流検出用抵抗器Ｒｓ１００の電力損失が増大し、電力変換回路の電力変換効率を低下させてしまうという問題がある。

このような電力損失を低減させるため、例えば特許文献１記載の技術が提供されている。この特許文献１記載の技術では、図２０に示すように、主スイッチング素子Ｑ９３のソース端子Ｎ１００と、電流検出用スイッチング素子Ｑ９４のソース端子Ｎ２００とを、コンパレータＣＭＰ４０１およびスイッチング素子Ｑ９５を用いてほぼ同電位にフィードバック制御している。

ソース端子Ｎ１００およびＮ２００を同電位に制御することで、スイッチング素子Ｑ９４およびＱ９３のドレインソース間、ゲートソース間の電圧はそれぞれほぼ同一電圧となる。このため、スイッチング素子Ｑ９４およびＱ９３として素子特性を揃えたトランジスタを用いると共に、スイッチング素子Ｑ９４の通電電流をセンシングすることでスイッチング素子Ｑ９３の通電電流を推定できる。

ここで、スイッチング素子Ｑ９４は、スイッチング素子Ｑ９３と同一導電型の素子で且つ、チップ面積が大幅に小さいトランジスタを用いることで、スイッチング素子Ｑ９４およびＱ９３の電流比を十分大きな一定値Ｋとすることができる。

そのため、シャント抵抗Ｒ_r2の両端の電圧Ｖｓを検出することで、スイッチング素子Ｑ９３と負荷１０２に流れる電流値Ｉ₁を下記の（１）式のように取得できる。

この方式を採用すると、電流Ｉ₂を計測するときに、電流Ｉ₂が抵抗Ｒ_r2に流れることによって電力損失を生じる。定数Ｋを十分大きな一定値とすることで電流Ｉ₂を十分に小さくでき電力損失を低減できる。

特開２０００−２３５４２４号公報 特開２００９−２９１０５７号公報

しかし、背景技術で説明した技術思想を適用した場合、次の２つの問題点が存在する。第１に、コンパレータＣＭＰ４０１はスイッチング素子Ｑ９３およびＱ９４のソース電位を比較するが、主スイッチング素子Ｑ９３は一般に電流容量が大きく、スイッチングの際には電流勾配ｄＩ₁／ｄｔが大きくなる。

この大きな電流勾配を有する電流が配線に寄生するインダクタンスに印加されると、大きな誘導起電圧が発生するため、スイッチング素子Ｑ９３およびＱ９４のターンオフ／ターンオン時において、スイッチング素子Ｑ９３に接続されたコンパレータＣＭＰ４０１の入力端子電圧は大きく変動する。コンパレータＣＭＰ４０１は小信号アナログ部品であるため、電源電圧に比較して大きな変動を伴う電圧が入力端子に印加されると素子劣化しやすいという問題を生じる。

そこで、図２１に示すように、コンパレータＣＭＰ４０１の電源として入力端子電圧を基準とした両電源を用いることが考えられる。このように構成すると、スイッチング素子Ｑ９３のソース側に生じた寄生インダクタンスにより、コンパレータＣＭＰ４０１の端子電圧が大きく変動してもこの電圧変動に追随して電源電圧が変動するため、スイッチング素子Ｑ９３に接続されたコンパレータＣＭＰ４０１の入力端子が劣化することはない。

ところが、コンパレータＣＭＰ４０１の反転入力端子はスイッチング素子Ｑ９４のソースに接続されているため、その電位は前記の電圧変動に追随しない。このため、スイッチング素子Ｑ９４に接続された反転入力端子が劣化する虞がある。

この問題は、スイッチング素子Ｑ９４およびＱ９３のソースに直接コンパレータＣＭＰ４０１のハイインピーダンス入力端子を接続しているために生じる問題である。従来、スイッチング素子Ｑ９３のソースに大きな電圧変動が発生すると、コンパレータＣＭＰ４０１の両入力端子間に必然的に過大電圧が印加されることになり素子劣化に繋がる。

また、第２に次のような問題がある。図２２に示すように、２つの配線間に磁気誘導結合が生じると、コンパレータＣＭＰ４０１の入力端子電圧が増大し素子劣化が生じやすい。コンパレータＣＭＰ４０１の入力端子は、スイッチング素子Ｑ９３のソースに接続されているため、他の配線に比較して磁気誘導結合が大きくなる傾向にある。

ここで、スイッチング素子Ｑ９３がスイッチング切換えされると大きな電流勾配ｄｉ ₁ ／ｄｔを生じる。配線間の磁気誘導結合が大きくなると、この電流変化を打ち消すようにコンパレータＣＭＰ４０１の両入力端子を経由し、図２３に→で示す経路を通じて通電するが、コンパレータＣＭＰ４０１の入力端子はハイインピーダンス端子であるため端子間電圧が増大し、コンパレータＣＭＰ４０１の素子劣化を生じやすい。

この問題の要因は、スイッチング素子Ｑ９３から負荷１０２を通じてグランドに至る経路とは別にコンパレータＣＭＰ４０１の両入力端子を通じてグランドに至る経路があるためである。通常動作するときには、コンパレータＣＭＰ４０１は入力インピーダンスが高いため電流が流れにくい。

この種のコンパレータＣＭＰ４０１は小信号アナログ回路用の素子であるため、過大な電圧が入力端子に印加されることに脆弱である。このため、スイッチング素子Ｑ９３がスイッチング時に発生する電流に応じてコンパレータＣＭＰ４０１の入力端子に瞬間的に通電される虞があり、コンパレータＣＭＰ４０１が素子劣化する虞がある。

したがって、特許文献１記載の技術では、主スイッチング素子Ｑ９３のスイッチング動作により発生した誘導起電圧や誘導電流に応じて、主スイッチング素子Ｑ９３に近接した電流検出回路の素子劣化が生じやすく、より良い製品に適用するため信頼性の向上が望まれている。

本発明は、上記事情に鑑みてなされたもので、その目的は、誘導起電圧または誘導電流に応じて生じやすい過電圧や過電流から保護しながら電流検出できるようにした電流検出回路、および、この電流検出回路が組み込まれた半導体集積回路装置を提供することにある。

請求項１記載の発明は、第１回路は第１端子および第２端子間に接続されており、第２回路は第３端子と第４端子の間に接続されている。そして第２端子と第４端子が互いに共通接続されている。第１端子および第２端子間に第１電流が流れると第１回路に電圧降下を生じる。電流制御回路は、第２回路の第２電流の量に応じて第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とするように第１回路の第１電流を制御する。

第１回路の電圧降下が第２回路の電圧降下と同一の電圧降下を生じるときには、第１端子および第２端子間に流れる第１電流が第２回路の第２電流に比例した電流量となる。したがって、検出回路は、電流制御回路が制御する第１回路の第１電流もしくは第２回路の第２電流を検出すれば第１端子と第３端子の間に流れる電流を検出（推定）できる。第１回路および第２回路を比較的低インピーダンスの回路で構成できるため、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。

請求項２記載の発明によれば、電流検出回路は第１電流通電要素と第２電流通電要素とを備える。第１電流通電要素は端子を通じて通電するが、電流検出用の第２電流通電要素には、第１電流通電要素に流れる電流に応じて通電される。したがって、第２電流通電要素の検出電流により第１電流通電要素の電流を推定できる。このため、例えば、第１電流通電要素について大電流を流す素子、第２電流通電要素について小電流を流す素子とすることで、大電流検出に伴う損失を低減し、かつ、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。

請求項３記載の発明によれば、第１電流通電要素および第２電流通電要素は、制御電極に与えられる印加信号に応じて第１主電極を通じて端子の通電電流の流通経路を開閉する開閉機能を有している。また、第１電流通電要素の制御電極と第２電流通電要素の制御電極とが共通接続されると共に、第１電流通電要素の第１主電極と第２電流通電要素の第１主電極とが共通接続されているため、第１電流通電要素の第２主電極と第２電流通電要素の第２主電極とが同電位であれば、第１電流通電要素と第２電流通電要素とは互いに比例する電流が流れる。これにより、制御端子を有する半導体スイッチ等において、大電流の検出に伴う損失を低減し、且つ、誘導起電圧や誘導電流に応じた過電圧や過電流から保護しながら電流を検出できる。
請求項４記載の発明によれば、第１回路の第１電流を制御する制御回路は、第２回路の電流もしくは電圧を検出し、第２回路の電圧降下と等しい電圧が第１回路に印加された場合に第１回路と第２回路に流れる電流の合計を前記第２端子から引き抜くもしくは供給することで、第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧に制御する。引き抜くもしくは供給する電流は、検出した第２回路の電流に対して固定比率の電流比でよいため，上記制御が簡便に実現できる。

請求項５記載の発明のように、第１電流通電要素および第２電流通電要素はそれぞれダイオードを含み、アノードもしくはカソードのどちらか一方が互いに接続された構成であっても良い。例えばこのダイオードを半導体スイッチの逆並列ダイオードとすることで、半導体スイッチに流れる正負電流を検出することができる。

請求項６記載の発明のように、第１回路および第２回路として共に抵抗を用いたときには、第２回路の抵抗に生じる電圧に応じて第２回路の第２電流を検出すると良い。非線形素子に比べて抵抗のような線形素子は、電圧降下に対応する電流の検出精度が一般に高いため電流検出精度をより一層向上できる。

また、請求項７記載の発明のように、第１回路および第２回路として共にダイオードもしくはダイオード接続されたトランジスタを用いたときには、ダイオードもしくはダイオード接続されたトランジスタの電圧降下に応じて第２回路の第２電流を検出すると良い。このような場合、第２回路の通電電流が大きく変動しても電圧降下の変動を小さく抑えることができ、たとえ電流検出回路の電源電圧が大きくなくても、電流検出のダイナミックレンジを広く取ることができる。

請求項８記載の発明によれば、電流制御機能は、第２回路の通電電流を入力電流として固定比率でミラーした出力電流を第１回路に通電する出力電流として制御するため、電流制御機能を用いて電圧を制御でき、例えば半導体集積回路で同一半導体基板上に構成するには都合が良くなる。

請求項９記載の発明によれば、第１回路の電流を小さく設定できるため、電流検出回路に通電される電流の総量が抑制され、半導体の構成面積の削減、消費電力を削減するのに都合が良くなる。

請求項１０記載の発明によれば、第１カレントミラー回路が第２回路の通電電流を入力電流としてミラーした出力電流を取得し、第２カレントミラー回路が第１カレントミラー回路の出力電流をミラーした出力電流を第１回路に通電する出力電流として制御することにより第１回路の第１端子および第２端子間の印加電圧を第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とする。

前述した請求項８に係る電流制御機能を、請求項１０では第１カレントミラー回路と第２カレントミラー回路に分けて構成することで、平易なトランジスタ回路の組み合わせを主として電流制御機能の機能を実現できる。このため、トランジスタ以外の回路の作りこみが困難な半導体集積回路上においても構成が容易となる。

請求項１１記載の発明によれば、第１カレントミラー回路の出力電流が第２電流通電要素から給電される場合において、第１カレントミラー回路の出力電流を入力電流に比して大きく設定させることにより、電流検出回路に流れる電流の総量を抑制でき、半導体面積の削減、消費電力を削減するのに都合が良くなる。

請求項１２記載の発明によれば、第１カレントミラー回路の出力電流が第２電流通電要素から給電される場合において、第２カレントミラー回路の出力電流を入力電流に比して小さく設定することで、電流検出回路に流れる電流の総量を抑制することができ、半導体面積の削減、消費電力を削減するのに都合が良くなる。

請求項１３記載の発明によれば、第３カレントミラー回路は、第２回路の通電電流、第２回路の通電電流に比例した電流が流れる電流経路上の通電電流、または、電流制御回路が制御する第１回路の出力電流を入力電流とし、この入力電流をミラーした出力電流を取得し、検出回路は、第３カレントミラー回路の出力電流を検出することに応じて電流を検出するため、第３カレントミラー回路を用いて電流を検出でき、例えば半導体集積回路で同一半導体基板上に構成するのに都合が良くなる。

請求項１４記載の発明によれば、第３カレントミラー回路の出力電流は入力電流に対して小さく設定されるため、電流検出回路に流れる電流の総量を抑制することができ，半導体面積の削減、消費電力を削減するのに都合が良くなる。

請求項１５記載の発明によれば、切換手段により第３カレントミラー回路の出力電流対入力電流のミラー比を切換えできるため電流検出範囲を広くできる。
請求項１６記載の発明によれば、電流検出回路内の回路電流を検知し、当該電流が所定の電流値を超えた場合に、第２電流を制限する電流制限機能を有する。この場合、電流検出回路に過大な電流が流れることを抑制できるため、過大電流の通電に対する破壊を好適に回避できる。

請求項１７記載の発明によれば、第１回路、第２回路および電流制御回路は共に半導体要素を組み合わせて同一半導体基板上に集積されているため、ほぼ全体の構成を半導体集積回路で一体に構成できる。

請求項１８記載の発明によれば、第１電流通電要素と第２電流通電要素の駆動制御回路も同一半導体基板上に集積されることで半導体集積回路装置内に一体化できる。

本発明の第１実施形態について示す回路構成図 要部のブロック構成説明を示す電気的構成図 回路構成の動作説明を示す電気的構成図 本発明の第２実施形態について示す図１相当図 本発明の第３実施形態について示す図１相当図 本発明の第４実施形態について示す図１相当図 本発明の第５実施形態について示す図１相当図 本発明の第６実施形態について示す図１相当図 本発明の第７実施形態について示す図１相当図 前述実施形態の変形例の要部のブロック構成を説明する電気的構成図 （ａ）はマルチエミッタＩＧＢＴの等価回路図、（ｂ）および（ｃ）は電圧源の変形例 （ａ）は本発明の第８実施形態を示す要部のブロック構成図、（ｂ）および（ｃ）は（ａ）の変形例 （ａ）はアノード端子が分離したマルチセルダイオードの等価回路図、（ｂ）はカソード端子が分離したマルチセルダイオードの等価回路図 本発明の第８実施形態について示す図１相当図 本発明の第９実施形態を示す図１相当図 本発明の第１０実施形態を示す図１相当図 本発明の第１１実施形態を示す図１相当図 本発明の他の実施形態を示す図１相当図 従来技術の問題点の説明図（その１） 従来技術の問題点の説明図（その２） 従来技術の問題点の説明図（その３） 従来技術の問題点の説明図（その４） 従来技術の問題点の説明図（その５）

（第１実施形態）
以下、本発明の第１実施形態について図１ないし図３を参照しながら説明する。図１は電力変換回路の電気的構成を示している。

電力変換回路１の電力変換部１ａは、非絶縁型昇圧チョッパ型の昇圧回路により構成されている。電力変換回路１の電力変換部１ａは、マルチエミッタのＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体スイッチング素子からなる主トランジスタＱ１（第１電流通電要素、第２電流通電要素に相当）を主として構成されている。この主トランジスタＱ１は、マルチエミッタタイプのＩＧＢＴであり、通常、一のエミッタ（第１電流通電要素の第２主電極に相当）は大電流を通電すると共に、他のエミッタ（第２電流通電要素の第２主電極に相当）はその数百〜数千分の１程度の電流を通電する。

直流電圧生成回路Ｅ１の直流電圧が与えられる主電源線Ｎ１と主電源線Ｎ２との間にはコンデンサＣ１が接続されている。直流電圧生成回路Ｅ１は主電源線Ｎ１およびＮ２間に直流電圧を出力する。

主電源線Ｎ１と主トランジスタＱ１の共通コレクタとの間には、インダクタＬ１が直列接続されている。主トランジスタＱ１のコレクタと出力端子ＯＵＴ１との間にはダイオードＤ１が順方向接続されている。出力端子ＯＵＴ１と、主電源線Ｎ２が接続された出力端子ＯＵＴ２との間にはコンデンサＣ２が接続されている。

インダクタＬ１とダイオードＤ１のアノードの共通接続点と主電源線Ｎ２との間には主トランジスタＱ１のコレクタ（第１主電極に相当）−一のエミッタ間が接続されている。駆動制御回路２は、主トランジスタＱ１のゲート（制御電極に相当）に例えばＰＷＭ信号などのオンオフ制御信号を印加することに応じて直流電圧生成回路Ｅ１の直流電圧をＤＣ／ＤＣ変換し出力端子ＯＵＴ１−ＯＵＴ２間に出力する。

このような基本構成下において、マルチエミッタタイプの主トランジスタＱ１は、この一のエミッタを主電源線Ｎ２に接続して大電力通電用に動作させると共に、他のエミッタを電流検出用に用いている。このため、当該他のエミッタを図１中下段に記載の電流検出回路３に接続して構成されている。この電流検出回路３は主電源線Ｎ２および副電源線Ｎ３間に与えられる直流電圧生成回路Ｅ２の直流電圧に応じて動作する。

主電源線Ｎ２と副電源線Ｎ３との間にはコンデンサＣ３が接続されている。主トランジスタＱ１の他のエミッタは電流検出用の抵抗Ｒａ１（第２回路に相当）に接続され、主トランジスタＱ１の一のエミッタは抵抗Ｒｂ２（第１回路に相当）に接続される。

これらの抵抗Ｒａ１およびＲｂ２は共通接続ノード（電圧基準ノード）Ｎ４で共通接続され、抵抗Ｒａ１の両端は計測アンプ（Instrumentation Amplifier）ＡＭＰ１に入力されている。この計測アンプＡＭＰ１は直流電圧生成回路Ｅ２の供給電力で動作する。ここで、抵抗Ｒａ１およびＲｂ２は、それぞれほぼ数十Ω程度に設定された電流検出用抵抗であり、主トランジスタＱ１の一および他の各エミッタから電流検出回路３側を見たインピーダンスを低くできる。

計測アンプＡＭＰ１は、抵抗Ｒａ１の両端電圧を所定数倍に増幅しトランジスタＱ３を通じて抵抗Ｒ４（例えば数〜数十Ω程度）に通電する。したがって、抵抗Ｒａ１の電圧降下ΔＶ１に比例した比例電流が抵抗Ｒ４に流れる。ここで計測アンプＡＭＰ１の増幅率は、電圧ΔＶ１が抵抗Ｒａ１と抵抗Ｒｂ２に印加されたときに、その両者に流れる電流の合計が抵抗Ｒ４に流れるような倍率にあらかじめ設定されているものとする。

これにより、計測アンプＡＭＰ１の出力電流に応じて抵抗Ｒａ１およびＲｂ２の通電電流を制御できる。計測アンプＡＭＰ１は、抵抗Ｒａ１の電圧降下と抵抗Ｒｂ１の電圧降下が電圧降下ΔＶ１に等しくなるように、抵抗Ｒａ１および抵抗Ｒｂ２に流れる合計の電流を抵抗Ｒ４に流す。このようにすることで、抵抗Ｒａ１およびＲｂ２の電圧降下は等しくなるため、結果として抵抗Ｒａ１および抵抗Ｒｂ２の端子電圧が互いに同一電圧となるように制御されることになる。この場合、主トランジスタＱ１の一のエミッタ電位と他のエミッタ電位とがほぼ同一電位（ΔＶＥ≒０）となり、主トランジスタＱ１の一および他のエミッタ電流を比例関係としている。

ここで、抵抗Ｒａ１および抵抗Ｒｂ２の電流は、抵抗比率に応じた比例定数によって比例するため、抵抗Ｒａ１と抵抗Ｒｂ２の合計電流が流れる抵抗Ｒ４の端子電圧Ｖｓを検出することで他のエミッタ電流を検出でき，他のエミッタ電流と比例関係にある一のエミッタ電流を推定でき、電力変換部１ａの出力端子側に通電する電流を推定できる。

＜電気的ブロック回路構成の動作説明＞
以下、図１に示す回路の動作原理について図２を用いて説明する。本実施形態の特徴は、主トランジスタＱ１の一および他のエミッタをほぼ同電位（つまり電位差ΔＶＥ≒０）に制御することで、当該主トランジスタＱ１のコレクタ−エミッタ間電圧を、それぞれコレクタと一および他のエミッタ間でほぼ同一電圧とし、主トランジスタＱ１の一および他のエミッタ電流を比例関係としていることにある。

主トランジスタＱ１には、マルチエミッタタイプのＩＧＢＴが用いられるため、電流検出用セルと主回路用セルとは互いに物性上近くなり、Ｉ−Ｖ特性も互いにほぼ同等の特性となる。したがって、主トランジスタＱ１のコレクタと一および他のエミッタ間が互いにほぼ等しい電圧降下を生じたときに、各エミッタ電流をほぼ比例関係にすることができる。

説明の便宜上、図２の回路ブロックに示すように、マルチエミッタタイプの主トランジスタＱ１を、大電力通電用のトランジスタＱ１ａと、電流検出用のトランジスタＱｓに分けて説明を行うが、図２には電力変換部１ａを構成する回路要素のうち主トランジスタＱ１の構成以外は省略している。

図２に示すように、電流検出回路３は、回路（２端子回路）ＣＡ、回路（２端子回路）ＣＢ、制御回路ＣＣ、制御入力型電流源ＣＤ、直流電圧生成回路ＣＥ、および、検出回路Ｓを用いたブロックに置換えることができる。回路ＣＡおよび回路ＣＢは同一電圧が印加されたときに互いに比例した電流が流れるものとする。

ここで、回路ＣＡは、電流検出用トランジスタＱｓによるセンシング電流を引く。制御回路ＣＣは、この回路ＣＡの通電電流を検出し、検出電流に応じて制御入力型電流源ＣＤの出力電流を制御する。制御入力型電流源ＣＤは制御回路ＣＣの制御に応じて、回路ＣＡの電圧降下と同じ電圧が回路ＣＡおよび回路ＣＢに印加されると仮定した際の電流をそれぞれ回路ＣＡおよび回路ＣＢに流す。

図２の回路ブロック図の場合、電流源ＣＤの出力電流は、回路ＣＡに発生する電圧降下がそれぞれ回路ＣＡおよび回路ＣＢに発生したとした場合に流れる電流の合計になる。したがって、制御回路ＣＣは、電流源ＣＤにより回路ＣＡおよび回路ＣＢの端子電圧を互いに同一電圧とするように制御していることとなる。

図３に示すように、制御回路ＣＣが、回路ＣＡ、回路ＣＢ、電流源ＣＤを用いて大電力通電用のトランジスタＱ１ａおよび電流検出用のトランジスタＱｓのエミッタ間の電位差ΔＶＥをほぼ０に制御する。このとき、制御回路ＣＣは、回路ＣＡで発生する電圧降下ΔＶＡを検出し、回路ＣＢに生じる電圧降下ΔＶＢが電圧降下ΔＶＡと互いにほぼ等しくなるように制御入力型電流源ＣＤの出力電流を制御している。

回路ＣＡと回路ＣＢの接続ノードは基準電位ノードＮ４で同一であるため、回路ＣＡの電圧降下ΔＶＡと回路ＣＢの電圧降下ΔＶＢが互いに同一となるときには、図３に示すように、大電力通電用のトランジスタＱ１ａおよび電流検出用トランジスタＱｓのエミッタ電位が互いにほぼ等しくなり、これらの電位差ΔＶＥはほぼ０となる。

大電力通電用のトランジスタＱ１ａのエミッタ電流をＩ₁とし、電流検出用のトランジスタＱｓのエミッタ電流をＩ₂とすると、これらの電流Ｉ₁と電流Ｉ₂の関係は比例関係にあり、
Ｉ₁＝Ｋ・Ｉ₂ …（２）
となる。また、図３の回路では、キルヒホッフの法則によって制御入力型電流源ＣＤに流れる電流Ｉ_Dは、
Ｉ_D ＝ Ｉ₂＋Ｉ_B …（３）
で求められる。また、制御回路ＣＣの制御により、ΔＶＡ≒ΔＶＢ、ΔＶＥ≒０を実現しているため、回路ＣＡに流れる電流Ｉ₂、回路ＣＢに流れる電流Ｉ_Bは互いに比例関係にあり、
Ｉ_B ＝ Ｊ・Ｉ₂ …（４）
の関係があると共に、
Ｉ_D ＝ ｛（１＋Ｊ）／Ｋ｝・Ｉ₁ …（５）
の関係があることになり、電流Ｉ_Dから電流Ｉ₁を求めることができる。この原理に基づいて、検出回路Ｓは、制御入力型電流源ＣＤの電流Ｉ_Dに応じて電流Ｉ₁を検出（推定）できる。なお、比例係数Ｋ，Ｊはそれぞれ正の実数である。

＜本実施形態の特徴のまとめ＞
本実施形態によれば、電流検出回路３は、計測アンプＡＭＰ１により抵抗Ｒａ１の両端電圧を検出し、この検出電圧が抵抗Ｒａ１、Ｒｂ２の両方に印加したときに流れる電流の合計を抵抗Ｒ４に流すことにより、抵抗Ｒｂ２およびＲａ１の端子電圧をほぼ同一電圧とし、検出部Ｓａ（検出回路Ｓ）が抵抗Ｒ４の端子電圧となるセンス信号電圧Ｖｓを検出することで、他のエミッタ電流を検出でき、他のエミッタ電流と比例関係にある一のエミッタから電力変換部１ａの出力端子側に通電する電流を推定できる。

電力変換部１ａが、入力直流電圧を変換し、出力するときには、主トランジスタＱ１がオンするときに入力直流電圧のエネルギーをインダクタＬ１に蓄積するが、このエネルギーは主トランジスタＱ１がオフするときにインダクタＬ１からダイオードＤ１を通じて出力端子ＯＵＴ１−ＯＵＴ２側に伝達される。

電流は、主トランジスタＱ１がオンするときにはその一部が抵抗Ｒａ１およびＲｂ２に流れるものの、この電流量は他のエミッタが流す電流に過ぎないため、電流の主経路は、電力変換部１ａの主電源線Ｎ１−Ｎ２から出力端子ＯＵＴ１−ＯＵＴ２側となり、電流検出回路３（抵抗Ｒａ１およびＲｂ２）側には電力変換部１ａ内の通電電流量に比較してわずかしか流れない。この場合、およそ数百〜数千分の１程度に調整できる。

このとき、主トランジスタＱ１の他のエミッタから電流検出回路３側に通電する電流は、抵抗Ｒａ１またはトランジスタＱ３、抵抗Ｒ４、直流電圧生成回路Ｅ２を通じて出力端子ＯＵＴ２側に戻る。このような回路を採用すると、計測アンプＡＭＰ１の電位差検出感度を高くすることで、抵抗Ｒａ１およびＲｂ２のインピーダンスをそれぞれ低く設定できる。

したがって、低インピーダンスの回路ＣＢが主電流の流れる主トランジスタＱ１ａのエミッタに接続されると共に低インピーダンスの回路ＣＡが電流検出用のトランジスタＱｓのエミッタに接続されることになるため、トランジスタＱ１ａとＱｓのエミッタはそれぞれ低インピーダンスで互いに接続される上、計測アンプＡＭＰ１の両入力端子間は低インピーダンスで接続されるので、計測アンプＡＭＰ１の両入力端子に過大な電圧が与えられることなく電流を推定できる。すなわち、計測アンプＡＭＰ１の両入出力端子は低抵抗を介して両方とも他のエミッタに接続されているため両入力端子に過大電圧が印加される虞はない。誘導起電圧に応じて各素子が劣化する虞を極力抑制でき、信頼性の高い電流検出回路３を提供できる。

また、二点目として、電流検出回路３は、大電力通電用のトランジスタＱ１ａのエミッタ以外には電力制御部１ａに接続する部分が存在しない。従来回路では、電流検出回路はトランジスタＱ１ａのエミッタ以外のノードにおいても主回路とつながる経路を有していたため、トランジスタＱ１がオフする際にトランジスタＱ１ａのエミッタに生じる寄生インダクタンスにより、トランジスタＱ１ａのエミッタから他の接続点にかけて誘導電流が流れる問題があった。しかし本実施形態の回路構成では、１点のノードのみでしか主回路と接続していないため、誘導電流は流れにくく、誘導電流に応じて素子劣化する虞がなくなり、信頼性の高い電流検出回路３を提供できる。

（第２実施形態）
以下、本発明の第２実施形態について図４を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。

図４は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。主電源線Ｎ２と副電源線Ｎ３の間には、直流電圧生成回路Ｅ２およびコンデンサＣ３が並列接続されており、主電源線Ｎ２と副電源線Ｎ５の間には直流電圧生成回路Ｅ３およびコンデンサＣ４が並列接続されている。電流検出回路３は、直流電圧生成回路Ｅ２およびＥ３から電圧供給されることにより動作する。

主トランジスタＱ１の一のエミッタとノードＮ４との間には、ダイオード接続されたトランジスタＱｂ２および抵抗Ｒｂ２が直列接続されている。また、主トランジスタＱ１の他のエミッタとノードＮ４との間には、ダイオード接続されたトランジスタＱａ１および抵抗Ｒａ１が直列接続されている。抵抗Ｒａ１およびＲｂ２は、共通接続ノードＮ４で共通接続され、当該共通接続ノードＮ４からトランジスタＱ５のコレクタ−エミッタ間、抵抗Ｒ４ａを通じて副電源線Ｎ３に接続されている。抵抗Ｒａ１およびＲｂ２の共通接続ノードＮ４の電圧はオペアンプＯＰ１の反転入力端子に与えられている。

他方、直流電圧生成回路Ｅ３がコンデンサＣ４を並列接続して安定直流電圧を供給するように構成されており、この直流電圧生成回路Ｅ３およびＥ２による直流電圧はトランジスタＱ４のコレクタ−エミッタ間、抵抗Ｒ６、トランジスタＱ６のコレクタ−エミッタ間、抵抗Ｒ５の直列回路に与えられている。抵抗Ｒ６とトランジスタＱ６のコレクタの共通接続ノードＮ６の電圧はオペアンプＯＰ１の非反転入力端子に与えられている。

主電源線Ｎ２および副電源線Ｎ３間には、抵抗Ｒ７およびダイオードＤ２が直列接続されており、抵抗Ｒ７およびダイオードＤ２には直流電圧生成回路Ｅ２から電流供給されている。この抵抗Ｒ７およびダイオードＤ２の共通接続ノードは、ダイオードＤ３を通じてトランジスタＱ６、Ｑ５のベースに接続されており、抵抗Ｒ７、ダイオードＤ２およびＤ３は、トランジスタＱ５およびＱ６のベース電流を印加するためのスタートアップ回路として動作する。スタートアップ回路は主トランジスタＱ１がオフからオンに移行するときにトランジスタＱ５およびＱ６にベース電流を印加することによって電流検出回路３を起動させる。

また、トランジスタＱ６、Ｑ５のベースには、制御電流がオペアンプＯＰ１の出力からダイオードＤ４を通じて印加される。抵抗Ｒ４ａの両端電圧は、オペアンプＯＰ２、抵抗Ｒ８およびＲ９を組み合わせて構成された反転増幅器を通じてセンス信号電圧Ｖｓとして出力され、検出部Ｓａはこのセンス信号電圧Ｖｓを検出する。

上記構成の動作について説明する。抵抗Ｒ７、ダイオードＤ２およびＤ３によるスタートアップ回路が電流検出回路３を起動した後、オペアンプＯＰ１はノードＮ４およびＮ６の電圧を比較し、この差分に応じた電流についてダイオードＤ４を通じてトランジスタＱ６、Ｑ５の制御電流として出力する。トランジスタＱ５およびＱ６は、このオペアンプＯＰ１の出力制御電流が増加すると、ノードＮ４、Ｎ６から引く電流を増加する。逆にオペアンプＯＰ１の出力制御電流が減少すると、ノードＮ４、Ｎ６から引く電流を減少させる。これにより、オペアンプＯＰ１はノードＮ４およびＮ６を同電位に保つ。この状態において、抵抗Ｒａ１と抵抗Ｒｂ２に同じ電圧降下が発生したと仮定したときに流れる電流値の合計が抵抗Ｒ４ａに流れるように各抵抗値を設定する。具体的には、
Ｒ５／Ｒ６ ＝ Ｒ４ａ×（１／Ｒａ１＋１／Ｒｂ２） …（６）
となるように予め設計すると良い。このとき、ノードＮ４とノードＮ６を同電位に保つようにオペアンプＯＰ１が制御する過程において、抵抗Ｒａ１と抵抗Ｒｂ２の電圧降下を同一の電圧降下とするような電流が抵抗Ｒ４ａに流れるため、抵抗Ｒｂ２の電圧降下を抵抗Ｒａ１の電圧降下と一致させることができる。

オペアンプＯＰ１が、このようにしてトランジスタＱ５およびＱ６のコレクタ電流を制御することで、ダイオード接続トランジスタＱａ１および抵抗Ｒａ１の電圧降下と、ダイオード接続トランジスタＱｂ２および抵抗Ｒｂ２の電圧降下を同一電圧に制御できる。すると、主トランジスタＱ１の一のエミッタ電位（主電源線Ｎ２の電位：トランジスタＱｂ２のコレクタ電位）と他のエミッタ電位（トランジスタＱａ１のコレクタ電位）とを互いにほぼ同一電位に制御できる。

このとき、抵抗Ｒ４ａの端子電圧は、トランジスタＱａ１および抵抗Ｒａ１に流れる電流に比例するので、オペアンプＯＰ２および抵抗Ｒ８およびＲ９からなる反転増幅器がこの抵抗Ｒ４ａの端子電圧を反転増幅し、検出部Ｓａがこの増幅電圧をセンス検出電圧Ｖｓとして検出することで主トランジスタＱ１の一のエミッタ電流を推定（検出）できる。

本実施形態の図４の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱａ１および抵抗Ｒａ１を回路ＣＡ、ダイオード接続トランジスタＱｂ２および抵抗Ｒｂ２を回路ＣＢとして用いている。さらにトランジスタＱ４と抵抗Ｒ６およびオペアンプＯＰ１を制御回路ＣＣ、トランジスタＱ５およびＱ６、抵抗Ｒａ４およびＲ５を電流源ＣＤとして用いている。トランジスタＱ５、抵抗Ｒ４ａ，Ｒ８，Ｒ９およびオペアンプＯＰ２および検出部Ｓａを検出回路Ｓとして用いている。この検出回路ＳのトランジスタＱ５と抵抗Ｒ４ａは制御入力型電流源ＣＤの一部を構成している。このような回路構成を採用しても前述実施形態とほぼ同様の作用効果を奏する。

（第３実施形態）
以下、本発明の第３実施形態について図５を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。

図５は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。主トランジスタＱ１の一のエミッタ（主電源線Ｎ２）と副電源線Ｎ３の間には直流電圧生成回路Ｅ２およびコンデンサＣ３が並列接続されており、電流検出回路３は直流電圧生成回路Ｅ２から電圧供給されることにより動作する。

主トランジスタＱ１の一のエミッタには、ダイオード接続されたＰＮＰ形のトランジスタＱ７が接続されている。また、主トランジスタＱ１の他のエミッタにはダイオード接続されたＰＮＰ形のトランジスタＱ８が接続されている。

これらのトランジスタＱ７およびＱ８は、互いのコレクタおよびベースが共通接続ノードＮ４で接続されており、当該共通接続ノードＮ４からＮＰＮ形のトランジスタＱ９およびＱ１０のコレクタ−エミッタの並列接続回路を通じて副電源線Ｎ３に接続されている。ここで、トランジスタＱ８が回路ＣＡに相当し、トランジスタＱ７が回路ＣＢに相当する。

抵抗Ｒ７、ダイオードＤ２およびＤ３によるスタートアップ回路は、ダイオード接続されたトランジスタＱ１１に起動電流を印加する。すると、トランジスタＱ１１にカレントミラー接続されたトランジスタＱ９およびＱ１０にも起動電流が流れる。

他方、トランジスタＱ８とＱ１２はカレントミラー接続されており、この出力電流はトランジスタＱ１１に通電されている。トランジスタＱ１１は、トランジスタＱ１３とカレントミラー接続されており、当該トランジスタＱ１１のコレクタ電流をトランジスタＱ１３にてミラーし、抵抗Ｒ１０によるＩ／Ｖ変換回路を通じてセンス信号電圧Ｖｓを出力し、検出部Ｓａがこのセンス信号電圧Ｖｓを検出する。ここで、各トランジスタＱ１２：Ｑ７：Ｑ８のミラー比（エミッタ面積比）をｎ：ｋ：１とし、各トランジスタＱ１１：Ｑ９：Ｑ１０のミラー比（エミッタ面積比）をｎ：ｋ：１としている。

また、トランジスタＱ７、Ｑ８およびＱ１２は、互いに同一特性のものを用いており、トランジスタＱ９〜Ｑ１１およびＱ１３は、互いに同一特性のものを用いている。ここで言う同一特性とは、例えば、２つの比較対象となるトランジスタがあったとき、ベース−エミッタ間電圧及びコレクタ−エミッタ間電圧をそれぞれ同一電圧だけ印加した場合においてエミッタ面積比にコレクタ−エミッタ間電流が比例するといったことである。ここで、ｎおよびｋは任意の正の実数である。

本実施形態の回路動作について説明する。直流電圧生成回路Ｅ２が抵抗Ｒ７およびダイオードＤ２およびＤ３に電流を供給し、当該スタートアップ回路がトランジスタＱ１１のベースに起動電流を印加する。起動後はダイオードＤ３が逆バイアスとなり起動電流が流れなくなることでスタートアップ回路はその役目を終える。トランジスタＱ８とトランジスタＱ１２とはカレントミラー接続されているため、トランジスタＱ８のコレクタ電流のｎ倍の電流がトランジスタＱ１２に流れる。また、ベース電流をコレクタ電流に比較して小さいとして無視することによって、キルヒホッフの第１法則よりトランジスタＱ１２とトランジスタＱ１１のコレクタ電流がほぼ等しくなる。

さらに、トランジスタＱ１１とトランジスタＱ９およびＱ１０とはカレントミラー接続されているため、トランジスタＱ１１のコレクタ電流のそれぞれｋ／ｎ倍、１／ｎ倍の電流がトランジスタＱ９、Ｑ１０のそれぞれのコレクタ電流として流れる。ノードＮ４における電流収支が０になることを考慮すると、トランジスタＱ７のコレクタ電流はトランジスタＱ８のコレクタ電流のｋ倍に制御できる。したがって、トランジスタＱ７は、トランジスタＱ８と同一電圧を印加したときに流れる電流がトランジスタＱ８のｋ倍となるトランジスタを用いる。具体的には、例えばトランジスタＱ７をトランジスタＱ８のｋ倍のエミッタ面積とすることで実現する。このようにすることで、トランジスタＱ７のエミッタ−コレクタ間の電圧降下と、トランジスタＱ８のエミッタ−コレクタ間の電圧降下をほぼ同一電圧に制御でき、主トランジスタＱ１の一および他のエミッタ電位を互いにほぼ同一電位に制御できる。

トランジスタＱ１３、および、抵抗Ｒ１０によるＩ／Ｖ変換回路が、トランジスタＱ１１のコレクタ電流に応じたセンス信号電圧Ｖｓを出力すると、検出回路Ｓａがこのセンス信号電圧Ｖｓを検出することに応じて主トランジスタＱ１の通電電流を推定（検出）できる。なぜなら、トランジスタＱ１１のコレクタ電流はトランジスタＱ１０のｎ倍であり、トランジスタＱ１０のコレクタ電流はトランジスタＱ８のコレクタ電流にほぼ等しいため、トランジスタＱ１１のコレクタ電流値を１／ｎ倍にすることで、主トランジスタＱ１の他のエミッタ電流を算出でき、ひいては主トランジスタＱ１の一のエミッタ電流を算出できるためである。

本実施形態の図６の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱ８を回路ＣＡ、ダイオード接続トランジスタＱ７を回路ＣＢとして用いている。さらに、トランジスタＱ１１およびＱ１２を制御回路ＣＣ、トランジスタＱ９およびＱ１０を電流源ＣＤとして用いている。トランジスタＱ１３と抵抗Ｒ１０と検出部Ｓａを検出回路Ｓとして用いている。

本実施形態によれば、トランジスタＱ７およびＱ８のエミッタ−コレクタ間電圧をほぼ同一電圧に制御できるため、前述実施形態とほぼ同様の作用効果を奏する。また、電流検出回路３は、トランジスタＱ７〜Ｑ１３等の半導体素子を主として構成されているため、他の線形素子（例えば抵抗等）の構成数を少なくでき、半導体集積回路装置として同一半導体基板上に構成するのに好適な態様となる。また、駆動制御回路２も半導体集積回路装置に組み込めばさらに集積性を向上できる。

電流検出回路３を構成する各トランジスタＱ７〜Ｑ１３等のベースが、主トランジスタＱ１の一のエミッタ（主電流の流れる主電流経路）と直接接続されないため、過電圧や過電流の影響を受けにくくなる。

また、トランジスタＱ９およびＱ１０は別々のトランジスタである必要はなく、一つにまとめても良い。ただしこの場合は、トランジスタＱ１１と、トランジスタＱ９およびＱ１０を一つとしたトランジスタとの間のミラー比（エミッタ面積比）を調整すると良い。例えばトランジスタＱ１１とのミラー比（エミッタ面積比）がそれぞれｎ：ｋおよびｎ：１であるトランジスタＱ９およびＱ１０の代わりに、トランジスタＱ１１とのミラー比（エミッタ面積比）がｎ：（ｋ＋１）となるトランジスタを一つ設けても良い。

なお、トランジスタＱ１の他のエミッタ電流は所定の電流値となるので、ｎを大きく、ｋを小さく設定することで電流検出回路３の合計電流は小さくなる。このため、トランジスタＱ１１、Ｑ１２のエミッタ面積を大きく、トランジスタＱ７およびＱ９のエミッタ面積を小さく設計することで、消費電力を抑えることができると共に、電流検出回路３を半導体集積回路装置として同一半導体基板上に構成する場合には、半導体基板上の構成面積を低減できる。さらに、カレントミラー回路の電流値の総量が少なくなることで制御する電流の総量が減ることになるため、回路の応答性も向上する。

（第４実施形態）
以下、本発明の第４実施形態について図６を参照しながら説明する。前述実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分のみ説明を行う。

図６は、本実施形態に係る電流検出回路の構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。直流電圧生成回路Ｅ２およびコンデンサＣ３が副電源線Ｎ３を基準電位ノードとして並列接続されており、直流電圧生成回路Ｅ２が副電源線Ｎ７および副電源線Ｎ３間に電圧供給することで電流検出回路３は動作する。

主トランジスタＱ１の他のエミッタはダイオード接続されたＮＰＮ形のトランジスタＱ１４を介して副電源線Ｎ３に接続されている。このトランジスタＱ１４はＮＰＮ形のトランジスタＱ１５にカレントミラー接続されており、このトランジスタＱ１５から副電源線Ｎ７に接続されたカレントミラー回路（Ｑ１６，Ｑ１７）を介してセンシング抵抗Ｒ１１に接続されている。

ＰＮＰ形のトランジスタＱ１６はＰＮＰ形のトランジスタＱ１８およびＱ１９とカレントミラー接続されている。トランジスタＱ１６のコレクタ電流はトランジスタＱ１５のコレクタ電流とほぼ同一となり、トランジスタＱ１８およびＱ１９はそれぞれＮＰＮ形のトランジスタＱ１５に流れる電流をミラーする。副電源線Ｎ７および副電源線Ｎ３間には、トランジスタＱ１８のエミッタ−コレクタ間およびダイオード接続されたＮＰＮ形のトランジスタＱ２０が直列接続されている。

トランジスタＱ１５：Ｑ２０：Ｑ１４間のミラー比(エミッタ面積比)はｎ：ｋ：１に設定されている。トランジスタＱ１６：Ｑ１８：Ｑ１９のミラー比(エミッタ面積比)もそれぞれｎ：ｋ：１に設定されている。また、トランジスタＱ１４，Ｑ１５およびＱ２０は互いに同一特性のトランジスタを用いている。

ダイオードＤ２、Ｄ３および抵抗Ｒ７を含むスタートアップ回路は、直流電圧生成回路Ｅ２から電圧供給されると、トランジスタＱ１６のベース電流を引き、これにより起動電流を供給する。

前述構成の動作について説明する。直流電圧生成回路Ｅ２は、抵抗Ｒ７およびダイオードＤ２およびＤ３を含んで構成されたスタートアップ回路に電流を供給すると、スタートアップ回路はトランジスタＱ１６のベースから起動電流を引く。起動後はダイオードＤ３電圧が逆方向電圧となり起動電流がストップすることでその役目を終える。

主トランジスタＱ１の他のエミッタ電流は、ダイオード接続されたトランジスタＱ１４に出力されるが、トランジスタＱ１４はトランジスタＱ１５とカレントミラー接続されているため、トランジスタＱ１４のコレクタ電流のｎ倍の電流がトランジスタＱ１５のコレクタ電流にミラーされる。そしてさらに、カレントミラー回路（Ｑ１６，Ｑ１７）がトランジスタＱ１５のコレクタ電流をミラーし、トランジスタＱ１７のコレクタ電流がミラー電流としてセンス抵抗Ｒ１１に印加される。

他方、トランジスタＱ１６と、トランジスタＱ１８およびＱ１９とはカレントミラー接続されているため、トランジスタＱ１８およびＱ１９にも互いの電流比がｋ：１となる電流が供給されることになる。したがって、トランジスタＱ１８のコレクタ電流と同一電流が流れるトランジスタＱ２０には、トランジスタＱ１４のｋ倍のコレクタ電流が流れる。このため、トランジスタＱ２０にトランジスタＱ１４と同一電圧を印加したときの電流がトランジスタＱ１４のｋ倍となるトランジスタ（具体的には例えば、エミッタ面積がトランジスタＱ１４のｋ倍のトランジスタ）を用いることで、トランジスタＱ１４およびＱ２０のコレクタ−エミッタ間の電圧降下をほぼ同一電圧に制御でき、主トランジスタＱ１の一および他のエミッタ電位を互いに同一に制御できる。

また、主トランジスタＱ１の他のエミッタ電流はトランジスタＱ１９から主電源線Ｎ２に戻る。検出部Ｓａがセンス信号電圧Ｖｓを検出することで主トランジスタＱ１の電流を推定（検出）できる。

本実施形態の図６の回路構成は、図２および図３に照らし合わせると、ダイオード接続トランジスタＱ１４を回路ＣＡ、ダイオード接続トランジスタＱ２０を回路ＣＢとして用いている。さらにトランジスタＱ１５およびＱ１６を制御回路ＣＣ、トランジスタＱ１８およびＱ１９を制御入力型電流源ＣＤとして用いている。トランジスタＱ１７と抵抗Ｒ１１と検出部Ｓａを検出回路Ｓとして用いている。この回路形態は、図２または図３の等価回路において制御入力型電流源ＣＤと電圧源Ｖを入れ替えた構成に相当している。

本実施形態においても前述実施形態とほぼ同様の作用効果を奏する。しかも、電流検出回路３は、主にトランジスタＱ１４〜Ｑ２０等の半導体素子を主として構成されているため、他の素子（例えば抵抗等）の素子数を少なくできる。このため、半導体集積回路装置として同一半導体基板上に構成するのに好適な態様となっている。

また、前述実施形態と同様に、電流検出回路３を構成する各トランジスタＱ１４〜Ｑ２０等のベースは、主トランジスタＱ１の一のエミッタ（主電流の流れる主電流経路）と接続されないため、過電圧や過電流の影響を受けにくくなる。

また、第３実施形態と同様に、トランジスタＱ１８およびＱ１９は１つにまとめても良い。さらにｎとｋを小さく設定することで消費電力を抑えることができると共に電流検出回路３を半導体集積回路装置として同一半導体基板上に構成する場合において半導体基板の面積を低減することができ、さらに回路の応答性も向上する。

（第５実施形態）
以下、本発明の第５実施形態について図７を参照しながら説明する。第３実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。

図７は、本実施形態に係る電流検出回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。また、電流検出回路３の母体も第３実施形態と同様に、抵抗Ｒ７、ダイオードＤ２およびＤ３を組み合わせたスタートアップ回路、トランジスタＱ７〜Ｑ１２を組み合わせたカレントミラー型の電流制御回路（電流検出回路）を備えており、第３実施形態で説明した回路とほぼ同等の回路構成を示している。

ここで第３実施形態と異なるところは、第３実施形態のトランジスタＱ１３に代えて、入力電流対出力電流のミラー比を切換えることで電流増幅度を切換える切換回路（切換手段）ＳＷＧを備えたところにある。切換回路ＳＷＧは、複数のＮＰＮ形のトランジスタＱ１３ａ〜Ｑ１３ｃおよびスイッチＳＷ１〜ＳＷ２を備える。トランジスタＱ１３ａ〜Ｑ１３ｃはベースが互いに共通接続されており、コレクタはスイッチＳＷ１およびＳＷ２のオンオフ状態により互いに接続／非接続可能となっている。

したがって、トランジスタＱ１３ａ〜Ｑ１３ｃは、図示しない外部回路からスイッチＳＷ１およびＳＷ２をオン制御することで並列接続できるようになっており、カレントミラー回路（Ｑ１１、Ｑ１３ａ〜Ｑ１３ｃ）のミラー比をスイッチＳＷ１およびＳＷ２のオンオフ状態に応じて調整できる。

すなわち、これらのトランジスタＱ１３ａ〜Ｑ１３ｃのコレクタが互いに接続されるとコレクタ面積を増すことができＩ／Ｖ変換増幅度を増すことができ、逆にトランジスタＱ１３ａ〜Ｑ１３ｃのコレクタを互いに切断すれば、動作トランジスタを少なくすることでＩ／Ｖ変換増幅度を低くできる。これにより、Ｉ／Ｖ変換増幅度を制御できる。

本実施形態によれば、切換回路ＳＷＧがカレントミラー回路（Ｑ１１、Ｑ１３ａ〜Ｑ１３ｃ）の入力電流対出力電流のミラー比を切換えできるため、Ｉ／Ｖ変換増幅度を制御でき、電流検出範囲を広くできる。

（第６実施形態）
以下、本発明の第６実施形態について図８を参照しながら説明する。第４実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。

図８は、本実施形態に係る電力変換回路の電気的構成を示している。電力変換部１ａは、前述実施形態と同様に非絶縁型昇圧チョッパ型の昇圧回路により構成されている。また、電流検出回路３の母体も第４実施形態と同様に、抵抗Ｒ７、ダイオードＤ２およびＤ３を組み合わせたスタートアップ回路、トランジスタＱ１４〜Ｑ２０を組み合わせた回路であり、第４実施形態で説明した回路とほぼ同等の回路構成である。

第４実施形態のトランジスタＱ１７に代えて、エミッタが副電源線Ｎ７で共通接続されたＰＮＰ形のトランジスタＱ１７ａ〜Ｑ１７ｃが設けられている。これらのトランジスタＱ１７ａ〜Ｑ１７ｃは、ベースが互いに共通接続されている。そして、これらのトランジスタＱ１７ａ〜Ｑ１７ｃのコレクタがスイッチＳＷ３、ＳＷ４により接続／非接続の選択可能となっている。

すなわち、これらのトランジスタＱ１７ａ〜Ｑ１７ｃのコレクタが互いに接続されるとコレクタ面積が増すため、Ｉ／Ｖ変換増幅度を増すことができ、逆にトランジスタＱ１７ａ〜Ｑ１７ｃのコレクタを互いに切断すれば、動作トランジスタを少なくすることでＩ／Ｖ変換増幅度を低くすることができる。これによりＩ／Ｖ変換増幅度を制御できる。

本実施形態によれば、切換回路ＳＷＧがカレントミラー回路（Ｑ１６、Ｑ１７ａ〜Ｑ１７ｃ）の入力電流対出力電流のミラー比を切換えできるため、Ｉ／Ｖ変換増幅度を制御でき、電流検出範囲を広くできる。

（第７実施形態）
以下、本発明の第７実施形態について図９を参照しながら説明する。第３実施形態と同一機能または類似機能を有する素子および回路については、同一符号または類似符号を付して必要に応じて説明を省略し、以下、本実施形態の特徴部分について前述実施形態と異なる部分を中心に説明を行う。

図９は、本実施形態に係る電力供給装置を示している。この図９に示すように、バッテリＢＡＴから負荷ＬＯに通ずる電力線にリレースイッチ（機械スイッチ）ＲＳＷ１が設けられている。このリレースイッチＲＳＷ１は、第３実施形態で説明した大電力通電用のトランジスタＱ１ａに対応するもので、例えば半導体スイッチよりも電流容量が大きく大電力を通電できる。

このリレースイッチＲＳＷ１と並列に電流検出用のリレースイッチ（機械スイッチ）ＲＳＷ２が設けられている。このリレースイッチＲＳＷ２は、バッテリＢＡＴからの通電電流を電流検出回路３側の検出用電流経路に通電する。

駆動制御回路２は、これらのリレースイッチＲＳＷ１をオン制御することで負荷ＬＯに通電するが、このとき同時にリレースイッチＲＳＷ２をオン制御し、電流検出回路３によって電流検出する。このような回路態様であっても、前述実施形態（第３実施形態）と同様の作用によって電流を検出できる。

第１〜第６実施形態では、電力変換回路１における主トランジスタＱ１の通電電流を検出した実施形態を示したが、本実施形態によれば、バッテリＢＡＴから負荷ＬＯに通電する負荷通電回路４について、リレースイッチＲＳＷ１（ＲＳＷ２）の通電電流を推定（検出）できる。

図示していないが、検出部Ｓａが駆動制御回路２と接続されていれば、検出部ＳａがリレースイッチＲＳＷ１の電流値を推定（検出）し、駆動制御回路２に推定電流値を出力し、駆動制御回路２が推定電流値と後段の負荷ＬＯの定格電流値とを比較し、推定電流値が定格電流値を下回る閾値電流値を超えたことを検出すると、駆動制御回路２はこの検出結果に応じてリレースイッチＲＳＷ１をオフに制御できる。また、電流値を線形性良く検出できるため電力管理に用いることができる。例えば、バッテリＢＡＴの残量が少ない場合には、電力使用量の大きい負荷ＬＯを特定し、当該特定負荷ＬＯの通電電流量を制御することもできる。

本実施形態では、大電力通電用リレースイッチＲＳＷ１の通電電流量と電流検出用リレースイッチＲＳＷ２の通電電流量との比はそれぞれのオン抵抗で決定される。したがって任意の電流比を得るため、各リレースイッチＲＳＷ１またはＲＳＷ２に直列に調整用抵抗を付加しても良い。

電流の検出対象は前述実施形態に示した電力変換回路１（主トランジスタＱ１）に限られず、負荷通電回路４などの回路にも適用できる。その他、電流を検出可能な対象回路であれば様々な回路を適用できる。

（第１〜第７実施形態の技術的思想の変形例）
次に、前述した第１〜第７実施形態で説明した回路態様およびその変形態様の電気的構成ブロックについて図１０および図１１を参照して説明する。前述した第１〜第７実施形態で説明した回路は、図２を基本構成とする回路ブロックに置き換えることができる。

また、その変形例を図１０（ａ）〜図１０（ｆ）に示している。図１０（ａ）〜図１０（ｆ）では、電流源ＣＤに比例した電流を供給する制御入力型電流源Ｇを設けた回路を示している。例えば、制御入力型電流源Ｇを、回路ＣＡ（図１０（ａ））、回路ＣＢ（図１０（ｂ））、電流源ＣＤ（図１０（ｃ））、電圧源Ｖ（図１０（ｄ））のうち任意の部品（回路）に並列接続しても良い。ただし、電流源ＣＤは電流源Ｇの電流を考慮した上で、回路ＣＡ、回路ＣＢに等しい電圧降下をもたらす電流を出力するものとする。

また、図１０（ｅ）に示すように、電圧源Ｖおよび電流源ＣＤをこの順で直列接続して構成した場合、電流源Ｇ（図１０（ｅ））を回路ＣＡおよび電流源ＣＤに並列接続しても良い。また、図１０（ｆ）に示すように、電流源ＣＤおよび電圧源Ｖをこの順で直列接続して構成した場合、電流源Ｇ（図１０（ｆ））を回路ＣＡおよび電圧源Ｖに並列接続しても良い。さらに、この電流源Ｇとしては、制御回路ＣＣ、電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）の一部に使われている電流源を流用しても良い。電圧源Ｖも回路ＣＢに動作用のバイアス電流を印加できる態様であれば、どのように接続した回路を適用しても良い。

次に、主トランジスタＱ１、回路ＣＡ、回路ＣＢ、制御回路ＣＣ、制御入力型電流源ＣＤ、電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）、および、検出回路Ｓの選定例について説明する。

＜主トランジスタＱ１（大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓ）について＞
主トランジスタＱ１は、オンしたときにトランジスタＱ１ａ、Ｑｓのゲートエミッタ間に印加する電圧が同一電圧条件下で互いに比例したエミッタ電流（端子電流）が流れる関係とすることが望ましく、ここで、電流検出用トランジスタＱｓには大電力通電用トランジスタＱ１ａに比較して十分小さい電流（例えば数百分の１〜数千分の１程度）が流れるように構成することが望ましい。

また、電流検出用トランジスタＱ１ａのセル出力が１または複数のエミッタ（チャネル構造（セル構造））で構成され、大電力通電用トランジスタＱｓのセル出力がその残りの一部または全部のエミッタ（チャネル構造（セル構造））を用いて構成されていても良い。マルチエミッタタイプのＩＧＢＴはマルチチャネル構造で構成されているため、同一特性の素子（Ｑ１ａ，Ｑｓ）を容易に製造でき、入力電流に対する出力電流の線形性を高くすることができる。

また、コレクタ、ベースを共通に構成したマルチエミッタ（マルチチャネル）型の主トランジスタＱ１に代えて、図１１（ａ）に示すように、個別のトランジスタを組み合わせて大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓを構成しても良い。大電力通電用トランジスタＱ１ａ、電流検出用トランジスタＱｓについて、それぞれＩＧＢＴ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)、バイポーラトランジスタ、ＪＦＥＴ（Junction Field-Effect Transistor）など、任意の半導体スイッチング素子を適用できる。また、半導体スイッチング素子に限らず、第７実施形態に示したようにリレースイッチＲＳＷ１，ＲＳＷ２などの機械的な制御スイッチを適用しても良い。

＜電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）について＞
電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）は通常の直流電源回路に関わらず任意の定電圧回路を適用しても良い。図１１（ｂ）に示すように、直流電圧源と抵抗ＲおよびツェナーダイオードＤを組み合わせた定電圧回路を適用しても良いし、図１１（ｃ）に示すように、ダイオード接続されたトランジスタＱＤを複数直列接続した定電圧回路に直流電圧源から電圧を供給し、当該低電圧回路から分圧して得られた直流電圧を用いても良い。この図１１（ｃ）に示す回路ではダイオードのみで構成できるため、半導体集積回路装置に組み込む上で集積化が容易となる。

＜回路ＣＡ（第２回路）、回路ＣＢ（第１回路）について＞
前述実施形態では、回路ＣＡおよび回路ＣＢはそれぞれ２端子回路により構成されている。回路ＣＡの電圧降下ΔＶＡと回路ＣＢの電圧降下ΔＶＢが同一の場合において互いに比例した電流が通電されれば、どのような形態の回路ＣＡ、ＣＢを適用しても良い。

例えば、第１実施形態では、回路ＣＡが固定抵抗器Ｒａ１、回路ＣＢが固定抵抗器Ｒｂ２により構成された実施形態を示している。この場合、抵抗Ｒａ１：Ｒｂ２の電流比ｎは、直流抵抗比の逆数に等しくなる。

また、固定抵抗器に代えて同特性のダイオードをそれぞれ回路ＣＡ、ＣＢとして適用しても良い。この場合、電流比ｎはダイオードの個数比や半導体基板上のＰＮ接合面積比と等しくなる。また、回路ＣＡと回路ＣＢに流れる電流が互いに比例関係を有していれば、回路ＣＡが固定抵抗器であり、回路ＣＢが抵抗として作用するＭＯＳＦＥＴを適用しても良い。他に、同一半導体基板上でｐｎ接合の順方向バイアス電圧が同一であれば、回路ＣＡとしてバイポーラトランジスタのダイオード接続を適用し、回路ＣＢとしてダイオードを適用しても良い。

また、回路ＣＡおよび回路ＣＢは、それぞれ何れも単一の電子部品、素子で構成されるものではなく、複数の電子部品、素子を組み合わせて構成しても良い。また、回路ＣＡおよび回路ＣＢは、それぞれ同一種類の部品、素子で構成されている実施形態を主に説明しているが、異なる種類の部品、素子を用いて構成しても良い。したがって、２端子以上の端子を備え、前記の機能を満たした回路であれば、どのような回路を適用しても良い。

＜電圧源Ｖ（直流電圧生成回路Ｅ２、Ｅ３）と制御入力型電流源ＣＤについて＞
電圧源Ｖと制御入力型電流源ＣＤは互いに直列接続されていれば、これらは互いに入れ替えて接続するようにしても良い。この具体例としては、第３実施形態および第４実施形態がそれにあたる。

＜制御回路ＣＣについて＞
制御回路ＣＣは、２端子の回路ＣＡの電圧降下または通電電流を検出し、電流源ＣＤに流れる電流を制御する。制御回路ＣＣは、回路ＣＢに回路ＣＡと互いに等しい電圧降下をもたらすような電流を電流源ＣＤに通電するよう制御する。この場合の制御処理は、アナログ処理であってもデジタル処理であっても良く、固定倍のミラー比を持つカレントミラー回路であってもよい。

＜検出回路Ｓについて＞
検出回路Ｓは、制御回路ＣＣが出力する電流源ＣＤの電流指令値に応じた信号出力を行う。ここでの信号処理もまたアナログ処理であってもデジタル処理であっても良い。このような様々な変形回路形態を適用できる。

（第８実施形態）
図１２ないし図１４は、本発明の第８実施形態を示すもので、前述実施形態と異なるところは、ダイオード（特に転流ダイオード：Free Wheeling Diode）の通電電流について、前述実施形態で示した電流検出回路を用いて電流検出したところにある。前述実施形態と同一又は類似部分については同一または類似符号を付して説明を必要に応じて省略し、以下、異なる部分について説明を行う。

図１２（ａ）〜図１２（ｃ）は、主トランジスタＱ１と、この主トランジスタＱ１に対し逆並列接続された転流ダイオードＤｐとが例えば同じパッケージ内に搭載されている場合、この転流ダイオードＤｐの通電電流を検出する電流検出回路の搭載例について示している。

この図１２（ａ）に示すように、主トランジスタＱ１には転流ダイオードＤｐが逆並列接続されており、これらの主トランジスタＱ１と転流ダイオードＤｐとがパッケージに一体で搭載されている。大電力用途の電力変換回路１では、この転流ダイオードＤｐに通電する電流を検出し、この検出電流値に基づくフィードバック制御を行うことで電力変換効率の向上に寄与している。そこで本実施形態では、電流検出回路３ｂがこの転流ダイオードＤｐの通電電流を検出するように構成している。

この図１２（ａ）の電流検出回路３は、前述実施形態において主トランジスタＱ１の他のエミッタに接続された電流検出回路を示している。図１２（ａ）に示す構成では、この電流検出回路３とは別体で電流検出回路３ｂを設けている。

転流ダイオードＤｐは、主トランジスタＱ１のエミッタからコレクタ側に順方向接続されているため、転流ダイオードＤｐの順方向電流の通電方向は主トランジスタＱ１の通電方向とは逆方向となる。したがって、電流検出回路３に与えられるバイアス電圧Ｅ２とは逆方向にバイアス電圧Ｅ２ｂを電流検出回路３ｂに印加するように構成されている。

図１２（ａ）中に示す転流ダイオードＤｐは、ダイオードを複数並列接続した所謂マルチセルダイオードにより構成されている。図１３（ａ）は、マルチセルダイオードの等価回路を示している。複数並列接続したダイオード要素は全てのカソードが共通接続されている。そして、転流ダイオードＤｐを構成するダイオード要素群の一部のアノードが電流検出用ダイオードＤｓのアノードとして設けられており、他の多数のアノードの並列接続ノードが大電流通電用ダイオードＤＧのアノードとして設けられている。

また、図１２（ｂ）に示すように、電流検出用のアノードＳＡと大電流通電用のアノードＡとが分離している場合、電流検出用のアノードＳＡと電流検出用のエミッタＳＥとを接続して構成しても良い。このように接続することで、パッケージから出力する出力端子の数を少なくできる。

図１３（ａ）に示したマルチセル構造のダイオード要素群は、そのカソード側が共通接続されているが、図１３（ｂ）のように電流検出用のカソードＳＫと大電流通電用のカソードＫとに分離され、アノードＡ側が共通接続されていても良い。この場合、図１２（ｃ）のように、前述実施形態で説明した電流検出回路３が接続される。

図１４は、前述の第３実施形態の構成において、ダイオード電流を検出する電流検出回路に適用した場合の回路の具体例を示している。この図１４に示すように、主トランジスタＱ１の電流を検出する電流検出回路３は、図５に示した第３実施形態の電流検出回路とほぼ同様の構成であるため、その詳細説明を省略するが、出力段のＩ／Ｖ変換回路はトランジスタＱ１３および抵抗Ｒｓを直列接続して構成されている。

ダイオード電流を検出する電流検出回路３ｂもまた、前述の第３実施形態の電流検出回路３を基本構成としており、主トランジスタＱ１のエミッタ側からコレクタ側に順方向接続された転流ダイオードＤｐの順方向電流を検出する。なお、前述の第３実施形態に示したスタートアップ回路は図１４には省略している。

図１４には、電流検出回路３の構成トランジスタＱ７〜Ｑ１２、Ｉ／Ｖ変換回路を構成するトランジスタＱ１３と同一または類似機能を備えた構成トランジスタに添え字「ｂ」を付している。また、回路ＣＡ、回路ＣＢ、制御回路ＣＣ、制御入力型電流源ＣＤ、検出回路Ｓを構成する機能部と同一または類似機能を備えた機能部に、それぞれ添え字「ｂ」を付している。

この図１４に示す回路では、抵抗ＲｓがトランジスタＱ１３に直列接続されており、トランジスタＱ１３のミラー電流を抵抗Ｒｓに通電し、検出部Ｓａは抵抗Ｒｓの端子電圧を検出することで主トランジスタＱ１の電流を推定（検出）している。

他方、転流ダイオードＤｐの主アノードＡには、ダイオード接続されたＮＰＮ形のトランジスタＱ７ｂが接続されている。また、転流ダイオードＤｐのセンスアノードＳＡにはダイオード接続されたＮＰＮ形のトランジスタＱ８ｂが接続されている。これらのトランジスタＱ７ｂおよびＱ８ｂは互いのコレクタ（ベース）が共通接続されており、当該共通接続ノードＮ４ｂからＮＰＮ形のトランジスタＱ９ｂおよびＱ１０ｂのコレクタ−エミッタ間を通じて副電源線Ｎ８に接続されている。

図示しないスタートアップ回路は、抵抗およびダイオードを組み合わせて構成され、ダイオード接続されたトランジスタＱ１１ｂのベースから起動電流を引くことでトランジスタＱ９ｂおよびＱ１０ｂのベースからも起動電流を引く。

他方、トランジスタＱ８ｂおよびＱ１２ｂはカレントミラー接続されており、この出力電流はトランジスタＱ１１ｂにフィードバックされている。このトランジスタＱ１１ｂはトランジスタＱ９ｂ、Ｑ１０ｂおよびＱ１３ｂとカレントミラー接続されている。したがって、トランジスタＱ１１ｂのコレクタ電流と所定の割合で比例した電流をトランジスタＱ９ｂおよびＱ１０ｂにそれぞれ流すことができ、トランジスタＱ７ｂおよびＱ８ｂのコレクタ−エミッタ間電圧を同一電圧にできる。

他方、トランジスタＱ１１ｂのコレクタ電流はトランジスタＱ１３ｂでミラーされ、検出回路ＳがトランジスタＱ１３ｂに直列接続されたセンス抵抗Ｒｓｂの端子電圧を検出し、この検出電圧を転流ダイオードＤｐの通電電流の検出電流に依存した電圧値として出力する。このようにして転流ダイオードＤｐの順方向電流を検出することができる。

＜実施形態のまとめ＞
本実施形態によれば、主トランジスタＱ１のエミッタ電流を推定（検出）できると共に、転流ダイオードＤｐの電流を推定（検出）できる。

また、図１４に示す回路構成を適用した場合、図１２（ｂ）に示すように、トランジスタＱ１の電流検出用のエミッタＳＥとセンスアノードＳＡを接続しても同様の効果が得られる。そのため、パッケージ内でトランジスタＱ１の電流検出用のエミッタＳＥとセンスアノードＳＡの端子を接続することで、同様の効果を得ながら、パッケージ外に出力する出力端子を図１２（ａ）の回路構成に比べて少なくできる。

（第９実施形態）
図１５は、本発明の第９実施形態を示すもので、前述実施形態と異なるところは、ベース電流補償回路付きのカレントミラー回路を用いたところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。

図１５は、第３実施形態に示した回路構成に、本実施形態の特徴回路を付加している。カレントミラー回路は、理想的な考慮をするときにはトランジスタの電流増幅率βＦが無限であるため、各トランジスタＱ７〜Ｑ１２のベース電流量を無視できるが、実際のトランジスタＱ７〜Ｑ１２にはベース電流を印加する必要があるため、カレントミラー回路のミラー電流量も理想的な電流量より若干低下しカレントミラー回路の誤差要因となる。

そこで、本実施形態では、ベース電流補償回路となるトランジスタＱ２４を設けている。このベース電流補償回路となるトランジスタＱ２４は、トランジスタＱ１１のコレクタ電流を電流増幅してトランジスタＱ９〜Ｑ１１、Ｑ１３のベース電流として供給する。これにより、トランジスタＱ２４は、トランジスタＱ１１等の電流増幅率βＦが有限であることを補償できるため、カレントミラー回路の精度を向上できる。

（第１０実施形態）
図１６は、本発明の第１０実施形態を示すもので、前述実施形態と異なるところは、カスコードカレントミラー回路を用いて構成したところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。

図１６は、第３実施形態の特徴的な回路構成に、本実施形態の特徴部分を付加した回路構成を示している。バイポーラトランジスタは活性領域で動作するときコレクタ−エミッタ間電圧が増加すると、コレクタ層とベース層の間にある空乏層領域の幅が広がりベース層の幅が短くなりアーリー効果を生じる。

そこで、図１６に示すように、直流電圧生成回路Ｅ２の出力電圧の大きさに応じてカスコードカレントミラー回路（Ｑ９ａ〜Ｑ１１ａ、Ｑ１３ａ）を採用すると良い。このカスコードカレントミラー回路（Ｑ９ａ〜Ｑ１１ａ、Ｑ１３ａ）は、通常のカレントミラー回路の構成トランジスタＱ９〜Ｑ１１およびＱ１３のコレクタ−エミッタ間の抵抗値が有限であることを補償する。すると、カレントミラー回路の誤差を小さくでき電流検出誤差を少なくできる。

（第１１実施形態）
図１７は、本発明の第１１実施形態を示すもので、前述実施形態と異なるところは、電流検出回路内部に過電流が通電されることを抑制する機能を有するところにある。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。

図１７は、第３実施形態の特徴的な回路構成において、ノードＮ４からトランジスタＱ８のベースへの通電経路上に、電流の流通を阻止するスイッチＱ３０を配置した回路を採用している。スイッチＱ３０の制御端子およびノードＮ４間には抵抗Ｒ３０が接続されている。本実施形態に係る図１７において、スイッチＱ３０はＮチャンネル型ＪＦＥＴを用いている。

スイッチＱ３０がオンしている場合には、前述実施形態に説明した回路動作により、トランジスタＱ１の他のエミッタ（図２のトランジスタＱｓのエミッタ）はトランジスタＱ１の一のエミッタ（図２のトランジスタＱ１ａのエミッタ）とほぼ同電位に制御されるため、常にトランジスタＱ１の一のエミッタに比例した電流が通電される。

ただし、事故等による瞬間的なリアクトルの短絡など過渡的にトランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）に過大電流が流れる場合があり、これと比例した電流が他のエミッタ（トランジスタＱｓのエミッタ）を経由して電流検出回路３を通過すると、過大電流の通電によって電流検出回路３が劣化する虞がある。

大電流の通電を目的とするトランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）は耐電流量が高い。しかしその反面、小信号回路で構成されることが多い電流検出回路３は耐電流量が低いため、トランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）が耐えうる電流で劣化する虞がある。

このため、電流検出回路３が前述のような過大な電流を検出した場合には、トランジスタＱ１の電流検出用の他のエミッタ（トランジスタＱｓのエミッタ）に通電される電流を制限する機能を備えることが望ましい。

本実施形態において、この機能は次のように実現される。検出部Ｓａには制御回路ＣＣｚが接続されている。制御回路ＣＣｚは、検出部Ｓａの検出電流が所定の電流値を超えない限り、スイッチＱ３０をオンに制御し、通常の電流検出動作を持続させる。他方、制御回路ＣＣｚは検出部Ｓａの検出電流が所定の閾値を超えた場合にはスイッチＱ３０をオフにすることによって、主トランジスタＱ１の他のエミッタ（トランジスタＱｓのエミッタ）の電流を抑制する。または、スイッチＱ３０の制御端子の制御信号を徐々に変化することでオン抵抗を徐々に増加させ、トランジスタＱ８のベースコレクタ間抵抗を徐々に大きくすることで、主トランジスタＱ１の他のエミッタ電流を抑制しても良い。

スイッチＱ３０をオフすることでトランジスタＱ１の他のエミッタ電流を抑制できる理由は次のようなものである。
すなわち、スイッチＱ３０をオフすると、回路ＣＢおよび回路ＣＡの抵抗が増大し、これらの素子に通電されることによる電圧降下が増大する。このため、ノードＮ４の電位は著しく低下することになるが、電源電圧生成回路Ｅ２の電源電圧は有限であるため、ノードＮ４の電位は電源電圧生成回路Ｅ２の負側端子の電位以下にすることができない。

このため、トランジスタＱ１の一のエミッタ（トランジスタＱ１ａのエミッタ）と他のエミッタ（トランジスタＱｓのエミッタ）の電位を揃える回路動作が維持できなくなり、他のエミッタ電位が上昇し、結果として他のエミッタ（トランジスタＱｓのエミッタ）から流入する電流を抑制できることになる。なお、図１７の制御回路ＣＣｚは、検出電流量が所定値以上にならないように、スイッチＱ３０の制御電極の電位をフィードバック制御する機能を有していても良い。

（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
また、前述の実施形態で説明した各回路要素（トランジスタ、ダイオードなどの能動素子、抵抗器、リアクトルなどの受動素子、電線またはヒューズなどの機構素子など）は、前述実施形態に示した種類の回路要素に限定されるものではない。前述の実施形態では、トランジスタは主にバイポーラトランジスタを用いているがこれに限られず、ＭＯＳＦＥＴなどを適用しても良い。

前述実施形態においては、第１電流通電要素に流れる大電流損失を発生させずに検出する用途から、第１電流通電要素と第２電流通電要素の両方を備える回路を適用したが、損失発生を問題にしない小電流を検出する用途として第１電流通電要素を持たずに第２電流通電要素のみを備え、第２電流通電要素に流れる小電流を検出する電流検出回路として構成してもよい。

例えば、図１８に示す構成は、第３実施形態の図５をベースとした回路構成となっているが、抵抗Ｒ４０が電圧生成回路Ｅ４の正側端子とトランジスタＱ８のエミッタとの間に接続されている。この抵抗Ｒ４０が第２電流通電要素に相当し、図５において第１電流通電要素を持たない構成に相当する。この構成においては、第２電流通電要素（抵抗Ｒ４０）にノードＮＡを経由して流れる電流を計測できる。

例えば、電圧生成回路Ｅ４がノードＮＢとノードＮＡとの間に電圧を印加することで第２通電要素（抵抗Ｒ４０）に電流を通電できるが、ノードＮＡはノードＮＢと同電位に維持されるため仮想的に第２電流通電要素（抵抗Ｒ４０）の両端に電圧を印加した場合の電流値を測定できる。上記実施形態のいずれにおいても同様な方法により小電流用途の電流検出回路を構成してもよい。

小電流の検出回路においても、その近傍に大電流をスイッチするような回路が敷設された場合には同様に誘導電流や誘導電圧による検出回路の破壊が生じる虞がある。このような用途に際しても本実施形態のような電流検出回路３を用いることで電流検出回路３の劣化を抑制できる。

第９実施形態の図１５、第１０実施形態の図１６に示すカレントミラー回路以外にも、ウィルソンカレントミラー回路、カスコード・ブートストラップ・ウィルソン・ミラー回路やエミッタ抵抗付加型カレントミラーなどを適用しても良い。

また、スタートアップ回路（Ｒ７，Ｄ２，Ｄ３）は一例を示すものであり、電流検出用のトランジスタＱｓがオフ状態からオン状態に移行する際に、バイアス回路を起動するための起動電流を印加する回路であれば他の構成を用いても良い。電流検出回路３、３ｂに直流電圧生成回路Ｅ２，Ｅ２ｂを組み込んだ形態で構成しているが、特に外部に構成しても何れでも良いことは言うまでもない。

図面中、１は電力変換回路、１ａは電力変換部、２は駆動制御回路、３は電流検出回路、４は負荷通電回路、Ｑ１は主トランジスタ、Ｑ１ａは大電力通電用トランジスタ（第１電流通電要素）、Ｑｓは電流検出用トランジスタ（第２電流通電要素）、ＣＡは回路（第２回路）、ＣＢは回路（第１回路）、ＣＣは制御回路、ＣＤは制御入力型電流源、Ｖは電圧源、Ｓは検出回路を示す。

Claims (18)

1. 第１端子および第２端子の少なくとも２端子を備え、前記第２端子が電圧基準ノードとなり前記第１端子および前記第２端子間に第１電流が流れる第１回路と、
   第３端子および第４端子の少なくとも２端子を備え、前記第４端子が電圧基準ノードとなり前記第１回路の第２端子と共通接続された第２回路とを備え、
   前記第１回路の電圧降下が前記第２回路の電圧降下と同一の電圧降下を生じるときに、前記第１回路の前記第１端子および第２端子間に流れる第１電流が前記第２回路の前記第３端子および第４端子間に流れる第２電流に比例した電流量となり、
   前記第２回路の第２電流の量に応じて前記第１回路の第１端子および第２端子間の印加電圧を前記第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とするように前記第１回路に通電する第１電流を制御する電流制御回路と、
   前記第１回路の第１電流もしくは前記第２回路の第２電流を検出する検出回路と、を備え、
   前記第１端子と前記第３端子の間に流れる電流を検出することを特徴とする電流検出回路。
2. 端子を通じて通電する第１電流通電要素と、
   前記第１電流通電要素の端子と同一機能の端子を有し、当該端子の通電電流が前記第１電流通電要素の通電電流に応じて流れる電流検出用の第２電流通電要素とを備え、
   前記第１端子が前記第１電流通電要素の端子に接続され、前記第３端子が前記第２電流通電要素の端子に接続されていることを特徴とする請求項１記載の電流検出回路。
3. 前記第１電流通電要素は、第１主電極、第２主電極、および、制御電極を有し、前記制御電極に与えられる印加信号に応じて第１主電極および第２主電極を通じて前記端子の通電電流の流通経路を開閉する開閉機能を有し、
   前記第２電流通電要素は、前記第１電流通電要素の第１主電極、第２主電極、および、制御電極とそれぞれ同一機能の第１主電極、第２主電極、および、制御電極を有し、前記第１電流通電要素の制御電極と前記第２電流通電要素の制御電極とが共通接続されると共に、前記第１電流通電要素の第１主電極と前記第２電流通電要素の第１主電極とが共通接続されていることを特徴とする請求項２記載の電流検出回路。
4. 前記電流制御回路は、前記第２回路の電流もしくは電圧を検出し、前記第２回路の電圧降下と等しい電圧が第１回路に印加された場合において、前記第２回路と前記第１回路のそれぞれに流れる電流の合計を、前記電圧基準ノードから引き抜くもしくは供給する機能により実現していることを特徴とする請求項１ないし３の何れかに記載の電流検出回路。
5. 前記第１電流通電要素および前記第２電流通電要素はそれぞれダイオードを含み、アノードもしくはカソードのどちらか一方が互いに接続された構成であることを特徴とする請求項２ないし４の何れかに記載の電流検出回路。
6. 前記第１回路および前記第２回路として共に抵抗を用い、前記第２回路の第２電流を検出するときには、当該第２回路の抵抗に生じる電圧に応じて電流検出することを特徴とする請求項１ないし５の何れかに記載の電流検出回路。
7. 前記第１回路および前記第２回路として共にダイオードもしくはダイオード接続されたトランジスタを用い、前記第２回路の電流を検出するときには第２回路の電圧降下に応じて電流検出することを特徴とする請求項１ないし５の何れかに記載の電流検出回路。
8. 前記電流制御回路は、
   前記第２回路の通電電流を入力電流とし、この入力電流を固定比率でミラーした出力電流を前記第１回路に通電する出力電流として制御する電流制御機能を備えたことを特徴とする請求項１ないし７の何れかに記載の電流検出回路。
9. 前記電流制御機能は、入力電流に対する出力電流のミラー比が１未満に設定されることで前記第２回路の入力電流より前記第１回路の出力電流を小さくすることを特徴とする請求項８記載の電流検出回路。
10. 前記電流制御回路は、
    前記第２回路の通電電流を入力電流とし、この入力電流をミラーした出力電流を取得する第１カレントミラー回路と、
    前記第１カレントミラー回路が取得した出力電流を入力電流とし、この入力電流をミラーした出力電流を前記第１回路に通電する出力電流として制御することで、前記第１回路の第１端子および第２端子間の印加電圧を前記第２回路の第３端子および第４端子間の印加電圧とほぼ同一電圧とする第２カレントミラー回路と、を備えたことを特徴とする請求項８もしくは９に記載の電流検出回路。
11. 前記第１カレントミラー回路の出力電流は第２電流通電要素から給電され、入力電流に対する出力電流のミラー比が１より高く設定されることで、前記第２回路の入力電流よりミラーした出力電流を大きくすることを特徴とする請求項１０記載の電流検出回路。
12. 前記第２カレントミラー回路の出力電流は第２電流通電要素から給電され、入力電流に対する出力電流のミラー比が１未満に設定されることで、前記第２カレントミラー回路の出力電流より前記第１回路に通電する出力電流を小さくすることを特徴とする請求項１０もしくは１１記載の電流検出回路。
13. 前記第２回路の通電電流、前記第２回路の通電電流に比例した電流が流れる電流経路上の通電電流、前記電流制御回路が制御する第１回路の出力電流のいずれかを入力電流とし、この入力電流をミラーした出力電流を取得する第３カレントミラー回路を備え、
    前記検出回路は、前記第３カレントミラー回路の出力電流を検出することに応じて電流を検出することを特徴とする請求項１ないし１２の何れかに記載の電流検出回路。
14. 前記第３カレントミラー回路は、入力電流に対する出力電流のミラー比が１未満に設定されていることを特徴とする請求項１３記載の電流検出回路。
15. 前記第３カレントミラー回路の出力電流対入力電流のミラー比を切換える切換手段を備えたことを特徴とする請求項１１ないし１４の何れかに記載の電流検出回路。
16. 電流検出回路内の回路電流を検知し、当該電流が所定の電流値を超えた場合に、前記第２電流を制限する電流制限機能を有する請求項１ないし１５の何れかに記載の電流検出回路。
17. 請求項１ないし１６の何れかに記載の電流検出回路の少なくとも前記第１回路、前記第２回路および前記電流制御回路は、半導体要素を組み合わせて半導体集積回路として同一半導体基板上に集積されていることを特徴とする半導体集積回路装置。
18. 請求項２ないし１７の何れかに記載の電流検出回路の第１電流流通要素、第２電流通電要素の通電を制御する駆動制御回路を備え、
    請求項２ないし１７の何れかに記載の電流検出回路の少なくとも前記第１回路、前記第２回路および前記電流制御回路と、前記駆動制御回路とは、半導体回路要素を組み合わせて半導体集積回路として同一半導体基板上に集積されていることを特徴とする半導体集積回路装置。

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