WO2013084289A1 - 電力変換装置 - Google Patents

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WO2013084289A1
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current
duty ratio
value
current detection
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PCT/JP2011/078136
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誠晋 澤田
金原　義彦
喜福　隆之
青木　一弘
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三菱電機株式会社
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter

Definitions

  • the present invention relates to a power converter that converts DC power into AC power and supplies it to a multiphase AC motor, and in particular, power conversion that enables accurate detection of current output from the power converter with an inexpensive configuration. It relates to the device.
  • a power converter that converts direct current into alternating current can generate torque in the AC rotating machine by applying an AC voltage to the AC rotating machine. Since the torque of the AC rotating machine is proportional to the vector product of the rotor magnetic flux and the armature current of the AC rotating machine, in controlling the torque of the AC rotating machine, the grasping of the armature current, that is, the current detection of the AC rotating machine is is important. There is a method of using an insulation type detector using a Hall effect element as a current detection method of an AC rotating machine, but the insulation type detector is expensive.
  • a current detection resistor is connected between the switching element on one side of the arm constituting the PWM inverter and the DC power source, and in synchronization with a specific timing of the conduction period of the switching element.
  • a method of detecting a phase current of a corresponding phase by A / D converting the voltage across the current detection resistor is used instead of a Hall effect element, so that it is possible to control an AC rotating machine without using an expensive insulated detector for current detection. It is.
  • Patent Document 2 As a power conversion apparatus using a microcomputer provided with only one conversion means for A / D conversion, there is a conventional power conversion apparatus described in Patent Document 2, for example.
  • the conventional power conversion device described in Patent Document 2 one current is detected using one A / D conversion means, and one of the two undetected currents is stored in the microcomputer. It is obtained from an approximate calculation from a certain value, and the other is calculated from a relationship in which the sum of three-phase currents becomes zero.
  • the control responsiveness deteriorates, and the phase in which the current is actually detected is one. Since the other two are obtained by calculation, deterioration of control accuracy becomes a problem.
  • the conventional power conversion device described in Patent Document 1 requires a plurality of A / D conversion means, which has a drawback that it is more expensive than a single A / D conversion means. Further, in the conventional power conversion device described in Patent Document 2, there is one A / D conversion means, but a plurality of carrier wave periods are required to detect three current values, and no detection was made. Since the current value of the phase is obtained by approximate calculation, there is a concern about deterioration of control accuracy and responsiveness.
  • the conventional power conversion device described in Patent Document 4 can detect three current values.
  • a triangular wave carrier is required for each pair of switching elements, for example, a plurality of triangular wave carriers are also used.
  • a microcomputer that can be generated there is a disadvantage that it is more expensive than a microcomputer that can generate only one triangular wave carrier wave.
  • the present invention has been made to solve the above-described problems, and is not limited by the number of A / D conversion means for detecting the voltage of the current detection resistor, and has an inexpensive configuration and high accuracy. It aims at obtaining the power converter device which can control an AC rotating machine.
  • a series body of a pair of switching elements corresponding to each phase of a multiphase AC motor is provided in parallel, and the motor is driven from a connection point between the switching elements in each series body.
  • a / D conversion means for converting a current detection signal detected by the current detection means into a digital signal and performing current value detection processing, and a voltage command value of a voltage to be applied to each phase of the motor, or
  • a control unit that outputs a drive signal for PWM control of each switching element of the inverter circuit based on a duty ratio setting value, and each of the current detection means
  • the current detection phase selection means for selecting the current detection signal detected by the A / D converter and controlling the timing of the current value detection processing by the A / D conversion means, wherein the current detection phase selection means is
  • the output current can be detected accurately with an inexpensive configuration without being limited by the number of A / D conversion means, and therefore the control response is good and the alternating current is accurate.
  • a power converter capable of controlling a rotating machine can be obtained.
  • FIG. 1 is a diagram showing an overall configuration of a power conversion device according to Embodiment 1 of the present invention.
  • a three-phase AC rotating machine 10 includes a position sensor 11 configured to detect, for example, a resolver, which detects a magnetic pole position of a motor. Controller).
  • the current command calculation means 1, the proportional integral calculation means 2, the three-phase voltage command calculation means 3, the PWM drive means 4, the current detection means 7, the current detection phase selection means 8 and the coordinate conversion means 9 which are control units of the AC rotating machine are: It consists of a microcomputer.
  • the current detection phase selection means 8 receives the currents flowing in the U, V, and W phases of the three-phase AC rotating machine 10 from the current detection means 7 that detects the current flowing in each phase of the three-phase AC rotating machine.
  • the coordinate conversion means 9 inputs a signal from the position sensor 11 that detects the rotational position of the motor, and calculates the motor position ⁇ .
  • the coordinate conversion means 9 converts the current values DIu, DIv, DIw inputted from the current detection phase selection means 8 and the motor position ⁇ into the rotation orthogonal coordinate axes, so that the q-axis and d-axis two axes are converted.
  • the detection currents Iq and Id are obtained.
  • the current command calculation means 1 calculates and outputs a target q-axis current TIq and a target d-axis current TId, which are command currents for driving the three-phase AC rotating machine.
  • the deviation between the target q-axis current TIq from the current command calculation means 1 and the actually detected q-axis current Iq is PI-controlled by the proportional-integral calculation means 2 which is the target voltage calculation means, and the q-axis command voltage Vq Ask for.
  • a PI control calculation is performed on the deviation between the target d-axis current TId and the detected d-axis current Id to obtain the d-axis command voltage Vd.
  • the q-axis command voltage Vq and the d-axis command voltage Vd calculated by the proportional-integral calculation means 2 are input to the three-phase voltage command calculation means 3, and the three-phase voltage command calculation means 3
  • the command voltage is converted into three-phase voltage command values Vu *, Vv *, and Vw * to be applied to the U, V, and W three-phase AC rotating machines of the motor by performing three-phase conversion, that is, dq reverse conversion.
  • the three-phase voltage command calculation means 3 outputs a U-phase voltage command Vu *, a V-phase voltage command Vv *, and a W-phase voltage command Vw * to the PWM drive means 4.
  • the PWM drive means 4 converts the three-phase voltage command values Vu *, Vv *, Vw * into duty ratios Du, Dv, Dw, performs pulse width modulation, and drives a three-phase AC rotating machine (hereinafter referred to as a drive circuit). , And output instructions Pu, Nu, Pv, Nv, Pw, and Nw to the inverter circuit.
  • the second semiconductor switching elements 5L (5uL, 5vL, 5wL) arranged in series are connected in series so as to be paired with each other, and the connection points of 5H and 5L forming each pair are three-phase AC rotation Each phase of the machine 10 is connected.
  • the conduction and non-conduction of the semiconductor switching elements 5H and 5L are controlled according to the drive signal from the PWM drive means 4, and the three-phase voltage Vu based on the three-phase voltage command values Vu *, Vv * and Vw *. , Vv, Vw are output, and the motor is driven by controlling the voltage applied to the three-phase AC rotating machine 10.
  • the PWM drive means 4 converts the U-phase voltage command Vu * into on / off signals Pu and Nu by PWM modulation, turns on and off the semiconductor switch 5uH, and turns on and off the semiconductor switch 5uL so as to have a phase opposite to that of the semiconductor switch 5uH.
  • the on / off operation of the semiconductor switch 5uH and the semiconductor switch 5uL outputs a voltage such that the U-phase voltage Vu becomes the U-phase voltage command Vu *.
  • the DC voltage Vdc of the DC voltage source 12 is converted to the U-phase voltage Vu that is an AC voltage by the on / off operation of the semiconductor switch 5uH and the semiconductor switch 5uL.
  • a current detection resistor 6u for detecting the U-phase current is connected between the semiconductor switch 5uL and the negative side of the DC voltage source 12.
  • the PWM drive unit 4 converts the V-phase voltage command Vv * into on / off signals Pv and Nv by PWM modulation, turns on and off the semiconductor switch 5vH, and turns on and off the semiconductor switch 5vL so as to have a phase opposite to that of the semiconductor switch 5vH.
  • the V-phase voltage Vv outputs a voltage that becomes the V-phase voltage command Vv * by the on / off operation of the semiconductor switch 5vH and the semiconductor switch 5vL.
  • a current detection resistor 6v for detecting a V-phase current is connected between the semiconductor switch 5vL and the negative side of the DC voltage source 12.
  • the PWM drive means 4 converts the W-phase voltage command Vw * into on / off signals Pw and Nw by PWM modulation, turns on and off the semiconductor switch 5wH, and turns on and off the semiconductor switch 5wL so as to be in the opposite phase to the semiconductor switch 5wH.
  • the W-phase voltage Vw outputs a voltage that becomes the W-phase voltage command Vw *.
  • a current detection resistor 6w for detecting a W-phase current is connected between the semiconductor switch 5wL and the negative side of the DC voltage source 12.
  • the current detection means 7 detects the potential difference between the terminals of the current detection resistor 6u as a U-phase current digital value ADIu, and detects the potential difference between the terminals of the current detection resistor 6v as a V-phase current digital value ADIv. Similarly, the potential difference between the terminals of the current detection resistor 6w is detected as a W-phase current digital value ADIw.
  • FIG. 2 is a diagram for explaining the operation of the PWM drive means 4, the semiconductor switches 5uH and 5uL, and the current detection resistor 6u.
  • the horizontal axis represents time
  • the U-phase voltage command Vu * deals with a case where it monotonously increases from period 1 to period 4.
  • 2 is a carrier wave which is an internal signal of the PWM drive means 4.
  • the PWM drive unit 4 turns off the semiconductor switch 5uH and turns on the semiconductor switch 5uL.
  • the semiconductor switch 5uH is turned on and the semiconductor switch 5uL is turned off.
  • the semiconductor switch 5uH and the semiconductor switch 5uL are simultaneously turned on, the DC voltage source 12 is short-circuited. Therefore, the rising timing when the semiconductor switch 5uH and the semiconductor switch 5uL are turned on is delayed by a predetermined time. This delay time is known as a short-circuit prevention time or dead time.
  • the potential difference between terminals of the current detection resistor 6u is proportional to the current amplitude passing through the current detection resistor 6u.
  • the current passing through the current detection resistor 6u is generated during the ON period of the semiconductor switch 5uL.
  • the current detection phase selection unit 8 detects the potential difference between the terminals of the current detection resistor 6u near the timing of the peak of the carrier wave with respect to the current detection unit 7, performs A / D conversion, An instruction is issued to detect U-phase current digital value ADIu.
  • the ON period of the semiconductor switch 5uL is long, so the period during which the U-phase current passes through the current detection resistor 6u is also long, and the current detection means 7 easily enters a transient state.
  • the U-phase current digital value can be detected while avoiding it.
  • the ON period of the semiconductor switch 5uL becomes very short, so that the current passing through the current detection resistor 6u is only in the ON / OFF transient state, The detection means 7 cannot detect the U-phase current from the potential difference between the terminals of the current detection resistor 6u.
  • the DC voltage Vdc is multiplied by the coefficient 0.4, but this coefficient may not be 0.4.
  • the coefficient 0.4 of the U-phase voltage command value is close to 0.5, that is, the duty ratio is 100%, the current of the phase having the maximum value cannot be detected.
  • the value of the DC voltage Vdc may be fixed to a value corresponding to the potential difference of the DC voltage source 12, or the potential of the DC voltage source 12 may be detected and Vdc may be given by the detected value.
  • FIG. 3 is a diagram for explaining the current detection means 7.
  • the current detection means 7 in the first embodiment is assumed to be composed of one sample and hold circuit 71 and one analog-digital conversion circuit (hereinafter also referred to as A / D conversion means) 72.
  • a / D conversion means analog-digital conversion circuit
  • the time tADC obtained by adding the time required for processing by the sample and hold circuit 71 by the current detecting means 7 shown in FIG. 3 and the time required for processing by the analog-digital conversion circuit 72 and the time tC for one cycle of the carrier wave are (1). Assume that the relationship is as shown in the equation.
  • the potential difference between the terminals of the current detection resistors 6u, 6v, 6w causes a transient state due to the on / off switching of the semiconductor switch.
  • tTS 0.06 tC
  • the time tDT required for the current value detection processing of one phase is (2 ) As shown below.
  • the current detection phase selection means 8 determines whether or not the voltage command value of the second largest phase is 0.36 Vdc (duty ratio conversion: 86%) or less. By controlling the timing of the current value detection process performed by the current detection means 7 based on the ratio), it is possible to detect all three phases of current within one carrier wave cycle.
  • the current value detection process of the phase with the largest voltage command value is performed near the center of the PWM pulse, that is, near the top of the PWM carrier wave.
  • a current value detection process for the phase with the second largest voltage command value is performed.
  • the current detection phase selection means 8 controls the current value detection processing timing so that the current value detection processing timing of the second largest phase is performed within the time shown in Expression (4).
  • the current value detection process for the phase having the largest voltage command value is performed first and second. After that, if the current detection phase selection means 8 controls the current value detection processing timing so that the current value detection processing of the phase having the third largest voltage command value is performed, all three phases are within one cycle of the carrier wave. Current can be detected.
  • the current detection phase selection unit is configured to perform the current value detection process of the phase having the second largest voltage command value near the center of the PWM pulse and then perform the current value detection process having the third largest voltage command value. If 8 controls the timing of the current value detection process, at least the current value detection process of the phase with the second largest voltage command value and the third largest phase can be performed.
  • the voltage command value of the phase having the second largest voltage command value is larger than 0.36 Vdc
  • the voltage command value of the phase having the largest voltage command value is 0.4 Vdc or less.
  • the current detection phase selection unit 8 controls the timing of the current value detection process so that the detection process is performed in the valley near the center of the PWM pulse and then the current value detection process having the third largest voltage command value is performed. By doing so, it is possible to perform current value detection processing for at least the phase having the second largest voltage command value and the phase having the third largest voltage command value.
  • FIG. 8 is a flowchart for explaining the processing contents of the current detection phase selection means 8.
  • STEP 801 a voltage command value for each phase is acquired.
  • the voltage command values Vu *, Vv *, Vw * calculated from the three-phase voltage command calculation means 3 shown in FIG. 1 may be acquired, or the three-phase voltage output from the PWM drive means 4 may be acquired.
  • the duty ratio set values Du, Dv, and Dw may be acquired.
  • description will be made assuming that the three-phase duty ratio set values Du, Dv, and Dw are acquired.
  • the value of D2nd determined in STEP 803 is less than 86%, sufficient time is required to detect the current values of the two phases of the phase having the largest duty ratio and the phase having the second largest as shown in equation (4). it can. Further, since it is clear that the phase with the smallest duty ratio has a longer ON period of the semiconductor switch 5uL, 5vL, or 5wL than the two phases, the time for detecting the current value of the phase with the third largest duty ratio Can also be secured. Therefore, in STEP 804, it is only necessary to determine whether or not D2nd is smaller than 86%, and it is not necessary to perform a process for determining Dmax whether or not a time for detecting a one-phase current value can be secured. That is, when D2nd is smaller than 86%, it is possible to perform current value detection processing for all three phases of U, V, and W.
  • the current value detection process of the phase with the largest duty ratio that is, the phase with the shortest ON period of the semiconductor switch 5L and the shortest period in which the current can be detected from the potential difference between the terminals of the current detection element 6 is Control to be performed near the center of the pulse.
  • control is performed such that the current value detection process for the phase with the second largest duty ratio is performed, and finally the current value detection process for the remaining phase is performed.
  • the phase Dmax having the largest duty ratio is the U phase
  • the phase D2nd having the second largest duty is the V phase
  • the phase having the third largest duty is the W phase
  • the duty ratio of the carrier wave and each phase The relationship between the on / off instruction of the semiconductor switches 5uL, 5vL, and 5wL of each phase and the potential difference between the terminals of the current detection element 6 is as shown in FIG.
  • the phase with the largest duty ratio that is, the ON period of the U-phase semiconductor switch 5uL is the shortest and the period in which the U-phase current can be detected from the potential difference between the terminals of the current detection element 6u is the shortest.
  • the phase Dmax having the largest duty ratio is the V phase
  • the phase D2nd having the second largest duty is the W phase
  • the phase having the third largest duty is the U phase
  • the current value cannot be detected at the current value detection processing timing shown in FIG. Therefore, in the present invention, as described above, the current value detection process is performed near the center of the PWM pulse in preference to the phase with the largest duty ratio, and then the current value detection process for the phase with the second largest duty ratio is performed. Finally, the timing is variable, including the order in which the current value detection processing is performed, so that the current value detection processing for the remaining phases is performed.
  • D2nd is larger than 86%
  • the current value detection process for the phase with the largest duty ratio is not performed, so it is necessary to determine the phase with the largest duty ratio and the second largest phase.
  • Dmax U phase
  • D2nd V phase
  • the U-phase current value detection process with the largest duty ratio is not performed for the reason described above.
  • the second largest V-phase current value detection process is performed near the center of the PWM pulse, and then the third largest W-phase current value It is desirable to control to perform the detection process (STEP 808).
  • the U-phase current value detection process with the largest duty ratio is not performed, and the second largest W-phase is performed in order to perform current detection more reliably. It is desirable to control the current value detection process in such a manner that the current value detection process is performed near the center of the PWM pulse, and then the V-phase current value detection process having the third largest duty ratio is performed (STEP 809).
  • the second-largest U-phase current value detection process is performed near the center of the PWM pulse. It is desirable to perform control so that the V-phase current value detection process with the second largest duty ratio is performed (STEP 815), and when it is determined that Dmax ⁇ V-phase (STEP 810) and D2nd ⁇ U-phase (STEP 814), the second largest It is desirable to control the V-phase current value detection process so that the current value detection process is performed near the center of the PWM pulse, and then the U-phase current value detection process having the third largest duty ratio is performed (STEP 816). ).
  • the three-phase duty ratio setting values Du, Dv, and Dw are acquired, the duty ratio Dmax of the phase with the largest duty ratio and the duty ratio D2nd of the second largest phase are determined, and the current of each phase
  • the voltage command values Vu *, Vv * and Vw * calculated from the three-phase voltage command calculation means 3 are acquired to detect the current value of each phase. You may control the timing which performs a process.
  • a flowchart for explaining the operation in this case is shown in FIG. In FIG. 11, the content is the same as that of the flowchart of FIG. 8 described above, and therefore, “A” is appended to the reference numeral for each flow, and detailed description is omitted.
  • the current value detection processing of the current value of the phase having the largest duty ratio or the current value of the phase having the second largest duty ratio is performed. Although it is performed near the center of the PWM pulse, as shown in FIG. 12, the current value detection process of the current value may be started after a lapse of a predetermined time tdly from the ON timing of the PWM pulse. Even in this case, it is possible to reliably detect the current value.
  • the current detection phase selection unit 8 has the voltage command values Vu *, Vv *, Vw * or PWM calculated from the three-phase voltage command calculation unit 3.
  • the three-phase duty ratio setting values Du, Dv, Dw output from the driving means 4 are acquired, and the current value detection processing for each phase is performed based on the command value or setting value. Since the control is performed, even when the current detection means 7 includes only one sample and hold circuit 71, it is possible to detect all three-phase currents when the voltage command value or the duty ratio is small. For example, in the control when the duty ratio is small as shown in FIG.
  • Embodiment 2 FIG.
  • the current detection means 7 is composed of a sample and hold circuit and an analog-digital conversion circuit.
  • FIG. Even when the circuit is not provided and only an analog-digital conversion circuit is provided, the same effect as in the first embodiment can be obtained by performing the same control as in the first embodiment.
  • the sample-and-hold circuit When the sample-and-hold circuit is provided, it is determined at which timing the current value detection processing including the sampling processing of the current detection value is performed according to each duty ratio. When the hold circuit is not provided, it suffices to determine at what timing the analog-digital conversion of the current detection value is performed according to each duty ratio, and a flowchart for explaining the operation in this case is shown in FIG. In FIG. 17, since the operation is the same as that of the flowcharts of FIGS. 8 and 11 described above, “B” is attached to the flow of FIG.
  • the time required for processing by the sample and hold circuit 71 by the current detecting means 7 shown in FIG. 3 and the time required for processing by the analog-digital conversion circuit 72 are added. tADC. Therefore, the time tADCB required for the current detection process when the sample / hold circuit is not provided is smaller than the time tADC required for the current detection process when the sample / hold circuit is provided.
  • the configuration without the sample / hold circuit is the above formulas (1), (2), (3). , (4) means a smaller value.
  • Embodiment 1 it means that the voltage command value 0.36 Vdc (duty ratio conversion: 86%) of the second largest phase shown as an example becomes large. That is, in the case of a larger voltage command value or duty ratio, it is possible to detect the current values of all three phases.
  • the time required for processing by the current detection means 7B shown in FIG. 16 is only the time required for processing by the analog-digital conversion circuit 72B. It is assumed that tC is half the time of the formula (1), that is, the relationship of the following formula (5).
  • the current is determined based on the voltage command value (duty ratio) as shown in the flowchart of FIG.
  • the voltage command value of the second largest phase is 0.4 Vdc (duty ratio conversion: 90%) or less by controlling the timing of the current value detection process performed by the detection means 7B, three times within one period of the carrier wave It becomes possible to detect the current of all phases.
  • Embodiment 3 FIG.
  • the current detection means 7 is composed of one sample-and-hold circuit 71 and one analog-digital conversion circuit 72.
  • the detection means 7C is composed of two sample / hold circuits and two analog-digital conversion circuits will be described.
  • the portions different from the first embodiment are the above-described current detection means 7 and current detection phase selection means 8, and only this will be described.
  • the current detection means 7C is composed of two sample and hold circuits 71uvC and 71vwC and two analog-digital conversion circuits 72uvC and 72vwC, and an input terminal that can input to both sample and hold circuits, and It is a figure in the case of providing at least one output terminal capable of outputting from both analog / digital conversion circuits.
  • at least one input terminal and output terminal can be connected to both sample and hold circuits and both analog-to-digital converters, current detection of two phases can always be performed at the same timing.
  • current detection means comprising two sample-and-hold circuits and two analog-digital conversion circuits, two-phase current detection can be performed within the time tDT required for this one-phase current value detection process. Is possible.
  • the current command value of the phase having the third largest voltage command value is 0. It is clear that it becomes smaller than .4Vdc. Therefore, it is determined whether the voltage command value of the phase with the largest voltage command value is 0.4 Vdc (duty ratio conversion: 90%) or less, and the phase with the largest voltage command value is the second. Phase current values are detected by separate sample and hold circuits and analog-digital conversion circuits, respectively, and the current value of the phase having the third largest voltage command value is detected by the voltage command value being the first. By controlling the timing of the current value detection processing so as to be sequentially performed following the detection of the current value of the phase and the second largest phase, it becomes possible to detect the current of all three phases.
  • the phase having the largest voltage command value is determined first.
  • the current value detection processing of the phase with the second and third largest voltage command values using two converters can be performed simultaneously.
  • the present invention is applied, and the voltage command value is controlled by selecting the phase for performing the current value detection process and controlling the processing timing according to the voltage command value (duty ratio) of the phase having the largest voltage command value.
  • the value (duty ratio) is less than or equal to the predetermined value, it is possible to detect all three-phase currents, and even when the value (duty ratio) is larger than the predetermined value, it is possible to reliably detect the two-phase current values.
  • FIG. 19 is a flowchart for explaining the processing contents of the current detection phase selection means 8.
  • a voltage command value for each phase is acquired.
  • the voltage command values Vu *, Vv *, Vw * calculated from the three-phase voltage command calculation means 3 shown in FIG. 1 may be acquired, or the three-phase output from the PWM drive means 4 may be obtained.
  • the duty ratio setting values Du, Dv, and Dw may be acquired.
  • description will be made assuming that the three-phase duty ratio set values Du, Dv, and Dw are acquired.
  • the phase with the largest duty ratio that is, the phase with the shortest ON period of the semiconductor switch 5L and the shortest period in which the current can be detected from the potential difference between the terminals of the current detection element 6, and the duty ratio second.
  • the current detection phase selection means 8 controls so that the current value detection processing for the large phase is simultaneously performed near the center of the PWM pulse. Next, control is performed so as to perform the current value detection processing of the remaining phases.
  • phase Dmax with the largest duty ratio is the U phase
  • phase D2nd with the second largest duty is the V phase
  • the phase with the third largest duty is the W phase
  • the phase with the largest duty ratio that is, the ON phase of the U-phase semiconductor switch 5uL is the shortest and the U-phase current can be detected from the potential difference between the terminals of the current detection element 6u, the current shown in FIG.
  • the detection means 7C controls the current detection phase selection means 8 so that the sample / hold circuit 71uvC performs U-phase current value detection processing and the sample / hold circuit 71vwC performs V-phase current value detection processing, The first largest phase and the second largest phase can be detected simultaneously.
  • the phase Dmax having the largest duty ratio is the V phase
  • the phase D2nd having the second largest duty ratio is the W phase
  • the phase having the third largest duty ratio is the U phase.
  • V phase and D2nd are W phase
  • select current detection phase so that sample hold circuit 71uvC performs V phase current value detection processing and sample hold circuit 71vwC performs W phase current value detection processing It is desirable to control the means 8 and then perform the U-phase current value detection process.
  • the current detection phase selection unit 8 is configured to use the voltage command values Vu *, Vv *, Vw * calculated from the three-phase voltage command calculation unit 3 or PWM drive. Phase selection and timing for obtaining three-phase duty ratio setting values Du, Dv, Dw output from the means 4 and performing current value detection processing of each phase based on the command value or duty ratio setting value Control.
  • the current detection means 7C includes two of the sample and hold circuits 71uvC and 71vwC, it is possible to detect all three-phase currents when the voltage command value or the duty ratio is smaller than a predetermined value.
  • the AC rotating machine can be controlled with high accuracy in steering when the steering force is small, such as steering near the middle point of the steering, just touching lightly, etc. it can.
  • the feeling can be improved as compared with the case where the present invention is not used.
  • even when the output is high such that the duty ratio is 100% it is possible to detect two-phase currents other than the phase with the largest duty ratio, so current value detection processing is always performed for only two phases. Performance equivalent to that of a conventional power converter can be realized.
  • the current detection means 7C is composed of two sample / hold circuits 71uvC and 71vwC and two analog-digital converters 72uvC and 72vwC.
  • the case where at least one input terminal capable of inputting to the circuit and at least one output terminal capable of outputting from both analog / digital conversion circuits has been described.
  • FIG. One sample-and-hold circuit 71uvD, 71vwD and two analog-digital converters 72uvD, 72vwD, and among the input signals from the three-phase current detection resistor 6, at least one phase input signal is input to both sample-and-hold circuits
  • the voltage command value (duty ratio) is less than or equal to a predetermined value using two converters by appropriately selecting a circuit for performing each sample and hold and a circuit for performing analog-digital conversion
  • the current value of the phase with the third largest voltage command value is detected by the separate sample-and-hold circuit and analog-digital conversion circuit, respectively, for the phase with the largest voltage command value and the second largest phase.
  • the timing of the current value detection process so that detection of the current value of the phase with the first voltage command value and the current value of the second largest phase is performed sequentially, the current of all three phases is detected.
  • Embodiment 4 FIG.
  • the current detecting means 7 is composed of a sample and hold circuit and an analog-digital conversion circuit.
  • the hold circuit is not provided and only two analog-digital conversion circuits 72uvE and 72vwE are configured, the same effect as in the third embodiment can be obtained by performing the same control as in the third embodiment. It is.
  • FIG. 24 shows a flowchart for explaining the operation in this case. In FIG. 24, the operation is the same as that of the flowchart of FIG. 19 described above, and therefore, for each flow of FIG.
  • the time obtained by adding the time required for processing by the sample and hold circuits 71uvC and 71vwC by the current detecting means 7C shown in FIG. 18 and the time required for processing by the analog-digital conversion circuits 72uvC and 72vwC is expressed by Same as (1), tADCC. Therefore, the time tADCE required for the current detection process without the sample / hold circuit is smaller than the time tADCC required for the current detection process with the sample / hold circuit.
  • the configuration without the sample / hold circuit is the above-described equations (1), (2), (3). , (4) means a smaller value.
  • Embodiment 3 it means that the voltage command value 0.4Vdc (duty ratio conversion: 90%) of the first largest phase shown as an example becomes large. That is, in the case of a larger voltage command value or duty ratio, it is possible to detect the current values of all three phases.
  • the time required for processing by the current detection means 7E shown in FIG. 23 is only the time required for processing by the analog-digital conversion circuits 72uvE and 72vwE. It is assumed that the time tC is half the time of the formula (1), that is, the following formula (8).
  • the current detection means 7E is composed of two analog-digital conversion circuits 72uvE and 72vwE, the current detection of the two phases is performed within the time tDTE required for the current value detection processing of this one phase. It is possible.
  • the current detection unit 7E is based on the voltage command value (duty ratio) as shown in the flowchart of FIG. If the voltage command value of the second largest phase is 0.42 Vdc (duty ratio conversion: 92%) or less by controlling the timing of the current value detection process performed by the It is possible to detect current.

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Abstract

　多相交流モータ（１０）を駆動するためのインバータ回路（５）の各スイッチング素子をＰＷＭ制御する制御部と、モータ（１０）に流れる電流を各相毎に検出する電流検出手段（７）と、検出された電流検出信号をディジタル信号に変換して電流値検出処理を行うＡ/Ｄ変換手段と、電流検出手段（７）が検出した電流検出信号を選択し、ＰＷＭ搬送波の一周期内におけるＡ／Ｄ変換手段による電流値検出処理のタイミングを、電圧指令値またはデューティ比設定値に基づいて決定する電流検出相選択手段（８）を備えている。　

Description

電力変換装置
　この発明は、直流電力を交流電力に変換して多相交流モータに供給する電力変換装置に関し、特に電力変換装置から出力される電流を、安価な構成で、正確に検出できるようにした電力変換装置に関するものである。
　直流を交流に変換する電力変換装置は交流回転機に交流電圧を印加することで、該交流回転機にトルクを発生させることができる。交流回転機のトルクは交流回転機の回転子磁束と電機子電流のベクトル積に比例するので、交流回転機のトルクを制御する上で、電機子電流の把握、即ち交流回転機の電流検出は重要である。
交流回転機の電流検出法としてホール効果素子を用いた絶縁型検出器を用いる方法があるが、絶縁型検出器は高価である。
そこで、従来の電力変換装置では、ＰＷＭインバータを構成するアームの片側のスイッチング素子と直流電源との間に電流検出抵抗を接続し、前記スイッチング素子の通流期間の特定のタイミングに同期して、前記電流検出抵抗の両端の電圧をＡ／Ｄ変換することにより、対応する相の相電流を検出する手法が一般に知られている。このような従来の電力変換装置では、ホール効果素子の代わりに安価な電流検出抵抗を利用しているので、電流検出に高価な絶縁型検出器を利用することなく、交流回転機の制御が可能である。
　しかしながら、このような従来の電力変換装置では、スイッチング素子の通流期間の特定のタイミングに同期して、前記電流検出抵抗の両端の電圧をＡ／Ｄ変換する必要があり、過変調と呼ばれる飽和を伴う振幅の大きな電圧を交流回転機に印加する場合はスイッチング素子の通流期間が不足して、電流検出抵抗の両端の電圧をＡ／Ｄ変換しても所望の電流検出精度が得られない課題があった。
　このスイッチング素子の通流期間が不足し、所望の電流検出精度が得られない課題を解決する方法として、二つの電流を検出しもう一つの電流を計算で突き止めるように制御する電力変換装置が知られている。
　例えば特許文献１に記載される従来の電力変換装置では、周波数変換装置の内部でインバータの片側に流れる電流を正確に測定できるように、合計三つの部分電流のうち少なくとも二つを検出し、相電流の和は常にゼロであることから、それにより第三の部分電流を少なくとも計算で突き止めるようにしている。　ただし、特許文献１においても測定の一義性のために二つの部分電流の検出を同時に行う必要があり、電流検出抵抗の両端の電圧をＡ／Ｄ変換する変換手段が少なくとも二つ必要であるため、この電圧をＡ／Ｄ変換する変換手段を複数備えた電力変換装置である必要があった。
　このような従来の電力変換装置をマイクロコンピュータを用いて制御を行う場合、電圧をＡ／Ｄ変換する変換手段を複数備えたマイクロコンピュータを用いる必要があるが、Ａ／Ｄ変換する変換手段を複数備えたマイクロコンピュータは、Ａ／Ｄ変換する変換手段が一つのマイクロコンピュータに比べて、高価であるという課題があった。
　このＡ／Ｄ変換する変換手段を一つだけ備えたマイクロコンピュータを用いた電力変換装置として、例えば特許文献２に記載される従来の電力変換装置がある。
　特許文献２に記載される従来の電力変換装置では、一つのＡ／Ｄ変換手段を用いて、一つの電流を検出し、検出されなかった二つの電流のうち、一方をマイクロコンピュータに記憶してある値から近似計算によって求め、他方を三相電流の和が零となる関係から算出している。この特許文献２に記載される従来の電力変換装置では、複数の搬送波周期にまたがり三つの電流値の検出を行うために、制御の応答性の悪化、また、実際に電流を検出する相は一つであり、その他の二つは計算から求めるため、制御の精度の悪化が問題となる。
　これに対し、特許文献３に記載される従来の電力変換装置では、予め三つのスイッチング素子のうち通流期間の長い二つの相を選択するように、インバータの出力電圧指令の電気角に応じて設定された制御テーブルを備え、スイッチング素子の通流期間の特定のタイミングに同期して、この制御テーブルに従って二つの相の電流を順次検出し、直交固定子座標系の二相電流iα、iβに変換している。この特許文献３に記載される従来の電力変換装置では、一つのＡ／Ｄ変換手段を用いて二つの電流の検出を実現している。
　また、特許文献４に記載される従来の電力変換装置では、スイッチング素子１対ごとに１２０°の位相差を持つ三角波搬送波を生成し、それぞれの搬送波の谷部でＡ／Ｄ変換を行う方法により、同時に電流を検出する必要がなく、三つの電流の検出を行うことができる。
特開平６－２０５５８９号公報 特開平１０－２８３８２号公報 特開平１０－５４８５２号公報 特開２００５－２２９７６０号公報
　特許文献１に記載の従来の電力変換装置では、複数のＡ／Ｄ変換手段が必要であり、これはＡ／Ｄ変換手段が一つの場合に比べて高価になるという欠点があった。
　また、特許文献２に記載の従来の電力変換装置では、Ａ／Ｄ変換手段が一つであるが、三つの電流値を検出するために複数の搬送波周期を要し、また、検出しなかった相の電流値は近似計算により求めていることから、制御精度の悪化、応答性の悪化が懸念される。
　特許文献３に記載の従来の電力変換装置では、常に二つの電流値のみの検出を行っており、三つの相の電流値を検出できない。例えば、三相非同期交流回転機を制御する電力変換装置である場合、三つの相の電流値を検出し、検出した三つの電流値に従って制御を行うほうが制御の精度が良いのは言うまでもなく、ここに問題がある。
　特許文献４に記載の従来の電力変換装置では、三つの電流値の検出を行うことができるが、スイッチング素子１対ごとに三角波搬送波を必要とすることから、これについても例えば複数の三角波搬送波を生成することができるマイクロコンピュータを用いる場合、三角波搬送波が一つしか生成できないマイクロコンピュータに比べて高価であるという欠点が生じる。
　本発明は上記のような問題点を解決するためになされたものであり、電流検出抵抗の電圧を検出するＡ／Ｄ変換手段の数の制約を受けず、安価な構成で、且つ、精度良く交流回転機の制御ができる電力変換装置を得ることを目的とする。
　この発明に係わる電力変換装置は、多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点から前記モータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、前記直列体のそれぞれに対して直列に接続される電流検出抵抗と、前記モータに流れる電流を各相毎に検出する電流検出手段と、電流検出手段に具備され、電流検出手段で検出された電流検出信号をディジタル信号に変換して電流値検出処理を行うＡ/Ｄ変換手段と、前記モータの各相に印加すべき電圧の電圧指令値、またはデューティ比設定値に基づいて前記インバータ回路の各スイッチング素子をＰＷＭ制御するための駆動信号を出力する制御部と、前記電流検出手段のそれぞれが検出した電流検出信号を選択し、前記Ａ／Ｄ変換手段による電流値検出処理のタイミングを制御する電流検出相選択手段を備え、前記電流検出相選択手段は、前記ＰＷＭ制御の搬送波であるＰＷＭパルスの一周期内における前記Ａ／Ｄ変換手段による電流値検出処理のタイミングを、前記電圧指令値またはデューティ比設定値に基づいて決定するようにしたものである。
　この発明の電力変換装置によれば、Ａ／Ｄ変換手段の数の制約を受けず、安価な構成で精度良く出力電流を検出することができ、従って、制御の応答性がよく、精度良く交流回転機の制御ができる電力変換装置を得ることができる。
　上述した、またその他の、この発明の目的、特徴、効果は、以下の実施の形態における詳細な説明および図面の記載からより明らかとなるであろう。
本発明の実施の形態１における電力変換装置の全体構成を示す図である。 図１のＰＷＭ駆動手段と半導体スイッチと電流検出抵抗の動作を説明するための図である。 本発明の実施の形態１における電流検出手段を示す回路構成図である。 本発明の実施の形態１における電流検出手段を示す回路構成図である。 電流検出抵抗の動作と電流検出手段における電流検出を１回行う場合の処理時間との関係を示す図である。 電流検出抵抗の動作と電流検出手段における電流検出を３回行う場合の処理時間との関係を示す図である。 電流検出抵抗の動作と電流検出手段における電流検出を２回行う場合の処理時間との関係を示す図である。 本発明の実施の形態１における電流検出相選択手段の動作例を説明するためのフローチャートである。 本発明の実施の形態１におけるＰＷＭ駆動手段と半導体スイッチと電流検出抵抗と電流検出手段処理時間の関係を示す図である。 本発明の実施の形態１におけるＰＷＭ駆動手段と半導体スイッチと電流検出抵抗と電流検出手段処理時間の関係を示す図である。 本発明の実施の形態１における電流検出相選択手段の動作例を説明するためのフローチャートである。 本発明の実施の形態１におけるＰＷＭ駆動手段と半導体スイッチと電流検出抵抗と電流検出手段処理時間の関係を示す図である。 本発明の電力変換装置のＰＷＭ駆動手段によるデューティ出力例を示す図である。 本発明の電力変換装置のＰＷＭ駆動手段によるデューティ出力例を示す図である。 本発明の電力変換装置のＰＷＭ駆動手段によるデューティ出力例を示す図である。 本発明の実施の形態２における電流検出手段を示す回路構成図である。 本発明の実施の形態２における電流検出相選択手段の動作例を説明するためのフローチャートである。 本発明の実施の形態３における電流検出手段を示す回路構成図である。 本発明の実施の形態３における電流検出相選択手段の動作例を説明するためのフローチャートである。 本発明の実施の形態３におけるＰＷＭ駆動手段と半導体スイッチと電流検出抵抗と電流検出手段処理時間の関係を示す図である。 本発明の実施の形態３におけるＰＷＭ駆動手段と半導体スイッチと電流検出抵抗と電流検出手段処理時間の関係を示す図である。 本発明の実施の形態３における電流検出手段を示す回路構成図である。 本発明の実施の形態４における電流検出手段を示す回路構成図である。 本発明の実施の形態４における電流検出相選択手段の動作例を説明するためのフローチャートである。
　以下、この発明の実施の形態について、図面を参照して詳細に説明する。なお、各図中、同一符号は、同一あるいは相当部分を示すものとする。
実施の形態１．
　図１は本発明の実施の形態１における電力変換装置の全体構成を示す図である。
図１において、三相交流回転機１０は、モータの磁極位置を検出する、例えばレゾルバで構成される位置センサ１１を備えており、位置センサ１１により、モータの磁極位置情報を後述する制御部（コントローラ）へ出力するよう構成されている。
交流回転機の制御部である電流指令演算手段１と比例積分演算手段２と三相電圧指令演算手段３とＰＷＭ駆動手段４と電流検出手段７と電流検出相選択手段８と座標変換手段９は、マイクロコンピュータで構成されている。
　電流検出相選択手段８は三相交流回転機の各相に流れる電流を検出する電流検出手段７から、三相交流回転機１０のＵ、Ｖ、Ｗ各相に流れる電流が入力される。座標変換手段９はモータの回転位置を検出する位置センサ１１からの信号を入力し、モータ位置θを算出する。座標変換手段９は、電流検出相選択手段８から入力された電流値ＤＩｕ、ＤＩｖ、ＤＩｗと、モータ位置θとから、回転直交座標軸への変換を行うことで、ｑ軸、ｄ軸２軸の検出電流Ｉｑ、Ｉｄを求める。
　電流指令演算手段１は、三相交流回転機を駆動するための指示電流である、目標ｑ軸電流ＴＩｑ、目標ｄ軸電流ＴＩｄを算出し、出力する。
電流指令演算手段１からの目標ｑ軸電流ＴＩｑと、実際に検出したｑ軸電流Ｉｑとの偏差を、目標電圧演算手段である比例積分演算手段２でＰＩ制御演算し、q軸の指令電圧Ｖｑを求める。また同様に、目標ｄ軸電流ＴＩｄと、検出ｄ軸電流Ｉｄとの偏差をＰＩ制御演算し、ｄ軸指令電圧Ｖｄを求める。
　比例積分演算手段２で演算された、q軸の指令電圧Ｖｑとｄ軸の指令電圧Ｖｄは、三相電圧指令演算手段３に入力され、三相電圧指令演算手段３は、ｄ、ｑ軸の指令電圧を三相変換、つまり、ｄｑ逆変換を行うことにより、モータのＵ、Ｖ、Ｗ三相の交流回転機に印加すべき三相電圧指令値Vu*、Vv*、Vw*に変換する。
三相電圧指令演算手段３は、ＰＷＭ駆動手段４にＵ相電圧指令Vu*と、Ｖ相電圧指令Vv*と、Ｗ相電圧指令Vw*と、を出力する。
　ＰＷＭ駆動手段４は、前記三相電圧指令値Vu*、Vv*、Vw*　をデューティ比Ｄu、Ｄv、Ｄwに変換し、パルス幅変調を行い、三相交流回転機を駆動する駆動回路（以下、インバータ回路ともいう。）への出力指示Ｐｕ、Ｎｕ、Ｐｖ、Ｎｖ、Ｐｗ、Ｎｗを行う。
　三相交流回転機を駆動する駆動回路（即ち、インバータ回路）は、周知のように、直流電圧源１２側に配置された第一の半導体スイッチング素子５H（５uH、５vH、５wH）と、接地側に配置された第二の半導体スイッチング素子５L（５uL、５vL、５wL）とが互いに対となるように直列に接続されて構成され、各対をなす５H、５Lの接続点が、三相交流回転機１０の各相にそれぞれ接続されている。そして、ＰＷＭ駆動手段４からの駆動信号に応じて各半導体スイッチング素子５H、５Lの導通、非導通が制御され、前記三相電圧指令値Vu*、Vv*、Vw*に基づいた三相電圧Vu、Vv、Vwを出力し、三相交流回転機１０への印加電圧を制御してモータを駆動する。
　ＰＷＭ駆動手段４はＰＷＭ変調によりＵ相電圧指令Vu*をオンオフ信号Ｐｕ、Ｎｕに変換し、半導体スイッチ５ｕＨをオンオフさせるとともに、半導体スイッチ５ｕＬを半導体スイッチ５ｕＨと逆位相となるようにオンオフさせる。半導体スイッチ５ｕＨと半導体スイッチ５ｕＬのオンオフ動作によってＵ相電圧VuはＵ相電圧指令Vu*となるような電圧を出力する。換言すると、直流電圧源１２の直流電圧Vdcが半導体スイッチ５ｕＨと半導体スイッチ５ｕＬのオンオフ動作によって交流電圧であるＵ相電圧Vuに変換される。また、Ｕ相電流を検出するための電流検出抵抗６ｕを前記半導体スイッチ５ｕＬと前記直流電圧源１２の負極側との間に接続する。
　同様に、ＰＷＭ駆動手段４はＰＷＭ変調によりＶ相電圧指令Vv*をオンオフ信号Ｐｖ、Ｎｖに変換し、半導体スイッチ５ｖＨをオンオフさせるとともに、半導体スイッチ５ｖＬを半導体スイッチ５ｖＨと逆位相となるようにオンオフさせる。半導体スイッチ５ｖＨと半導体スイッチ５ｖＬのオンオフ動作によってＶ相電圧VｖはＶ相電圧指令Vv*となるような電圧を出力する。また、Ｖ相電流を検出するための電流検出抵抗６ｖを前記半導体スイッチ５ｖＬと前記直流電圧源１２の負極側との間に接続する。
　同様に、ＰＷＭ駆動手段４はＰＷＭ変調によりＷ相電圧指令Vw*をオンオフ信号Ｐｗ、Ｎｗに変換し、半導体スイッチ５ｗＨをオンオフさせるとともに、半導体スイッチ５wＬを半導体スイッチ５ｗＨと逆位相となるようにオンオフさせる。半導体スイッチ５ｗＨと半導体スイッチ５ｗＬのオンオフ動作によってＷ相電圧VｗはＷ相電圧指令Vw*となるような電圧を出力する。また、Ｗ相電流を検出するための電流検出抵抗６ｗを前記半導体スイッチ５wＬと前記直流電圧源１２の負極側との間に接続する。
　電流検出手段７は、電流検出抵抗６ｕの端子間電位差をＵ相電流ディジタル値ＡＤＩuとして検出するとともに、電流検出抵抗６ｖの端子間電位差をＶ相電流ディジタル値ＡＤIvとして検出する。同様に電流検出抵抗６ｗの端子間電位差をＷ相電流ディジタル値ＡＤIwとして検出する。
　図２はＰＷＭ駆動手段４と半導体スイッチ５ｕＨ、５ｕＬと電流検出抵６ｕの動作を説明するための図である。図２において、横軸は時刻であり、Ｕ相電圧指令Vu*は、期間１から期間４の間、単調増加している場合を扱っている。
図２上段の三角波状の信号はＰＷＭ駆動手段４の内部信号である搬送波である。ＰＷＭ駆動手段４は前記搬送波がＵ相電圧指令Vu*よりも大きい場合は、半導体スイッチ５ｕＨをオフさせるとともに半導体スイッチ５ｕＬをオンさせる。また、前記搬送波がＵ相電圧指令Vu*よりも小さい場合は、半導体スイッチ５ｕＨをオンさせるとともに半導体スイッチ５ｕＬをオフさせる。
なお、半導体スイッチ５ｕＨと半導体スイッチ５ｕＬが同時にオンすると直流電圧源１２が短絡してしまうので、半導体スイッチ５ｕＨおよび半導体スイッチ５ｕＬがオンする場合の立ち上がりタイミングが所定時間だけ遅延するようにしている。この遅延時間は短絡防止時間またはデッドタイムとして周知である。
　電流検出抵抗６ｕの端子間電位差は電流検出抵抗６ｕを通過する電流振幅に比例する。図２の４段目を見てわかるように、電流検出抵抗６ｕを通過する電流は、半導体スイッチ５ｕＬのオン期間に発生する。半導体スイッチ５ｕＬのオンオフ切り替わり前後は電流もオンオフに起因する過渡状態となる。
過渡状態を回避するように、電流検出相選択手段８は、電流検出手段７に対して、搬送波の頂点のタイミング近傍で電流検出抵抗６ｕの端子間電位差を検出し、Ａ／Ｄ変換して、Ｕ相電流ディジタル値ＡＤＩｕを検出するように指示を行う。
　Ｕ相電圧指令Vu*が小さい値となる期間１では、半導体スイッチ５ｕＬのオン期間が長いので、Ｕ相電流が電流検出抵抗６ｕを通過する期間も長く、電流検出手段７は容易に過渡状態を回避しながらＵ相電流ディジタル値を検出できる。
　なお、Ｕ相電圧指令Vu*が期間４に示すような大きな値になると、半導体スイッチ５ｕＬのオン期間が非常に短くなるので、電流検出抵抗６ｕを通過する電流もオンオフの過渡状態だけとなり、電流検出手段７は電流検出抵抗６ｕの端子間電位差からＵ相電流を検出することができなくなる。本実施の形態１では、Ｕ相電圧指令Vu*が0.4×Vdcより大きい場合、電流検出抵抗６ｕの端子間電位差からＵ相電流を検出することができなくなるものとする。
図２ではＵ相の場合について説明したが、Ｖ相、Ｗ相についても同様であることは言うまでもない。
　本実施の形態１において、直流電圧Vdcに係数０．４を乗算しているが、この係数は０．４でなくても良い。三相電圧指令Vu*、Vv*、Vw*　の出力範囲は±０．５Ｖｄｃであり、これをデューティ比に換算すると、－０．５Ｖｄｃ＝デューティ０％、０．５Ｖｄｃ＝デューティ１００％と換算できる。前記Ｕ相電圧指令値の係数０．４を０．５、つまりデューティ比１００％に近づけると、最大値となる相の電流は検出できなくなる。
また、前記直流電圧Vdcの値は、直流電圧源１２の電位差相当値に固定しても良いし、直流電圧源１２の電位を検出して、Vdcをその検出値で与えても良い。
　図３は電流検出手段７について説明するための図である。本実施の形態１における電流検出手段７は、一つのサンプル・ホールド回路７１と一つのアナログ－ディジタル変換回路（以下、Ａ/Ｄ変換手段ともいう。）７２から構成されているとする。
ここで、図４のように、一つのアナログ－ディジタル変換回路７２しか備えていない場合であっても、電流検出手段７がサンプル・ホールド回路７１がモータの相数と同じ数である場合、三つの電流検出抵抗６ｕ、６ｖ、６ｗの端子間電位差を同時に保持しておくことが可能であるため、同時刻の三つの端子間電位差を検出できると言える。
しかし、図３のように、電流検出手段７がサンプル・ホールド回路７１を一つしか備えていない場合、一つのサンプル・ホールド回路で三つの電流検出抵抗６ｕ、６ｖ、６ｗの端子間電位差を同時に検出することが不可能である。
　図３に記載の電流検出手段７によるサンプル・ホールド回路７１が処理に要する時間とアナログ－ディジタル変換回路７２が処理に要する時間を足し合わせた時間ｔＡＤＣと搬送波一周期分の時間ｔＣが（１）式の通りの関係であったとする。
　　ｔＡＤＣ＝０．０４×ｔＣ・・・・（１）
　また、図５に示す通り、電流検出抵抗６ｕ、６ｖ、６ｗの端子間電位差は半導体スイッチのオンオフ切り替わりに起因する過渡状態が発生する。このスイッチオンによる立上り時の過渡状態と、スイッチオフによる立下り時の過渡状態の時間の和を、　ｔＴＳ＝０．０６ｔＣとすると、一つの相の電流値検出処理に要する時間ｔＤＴは、（２）式の通りとなる。
　　ｔＤＴ＝ｔＡＤＣ＋ｔＴＳ＝０．０４×ｔＣ＋ｔＴＳ＝０．１ｔＣ・・・（２）
これをデューティー比に換算すると（０．５－０．１）Ｖｄｃ＝０．４Ｖｄｃ＝９０％となる。
　ここで、電流検出手段７が図３のように、サンプル・ホールド回路７１を一つしか備えていない場合、三つの相の電流値検出処理に要する時間ｔ３ＤＴは図６に示す通りであり、（３）式の通りとなる。
　　ｔ３ＤＴ＝３ｔＡＤＣ＋ｔＴＳ＝０．１２×ｔＣ＋ｔＴＳ＝０．１８ｔＣ・・・（３）
これをデューティー比に換算すると（０．５－０．１８）Ｖｄｃ＝０．３２Ｖｄｃ＝８２％となる。
　以上より、全ての相の電圧指令値が０．３２Ｖｄｃ（デューティ比換算：８２％）よりも小さい場合は全ての相の電流値を検出することができる。しかし、換言すると、全ての相の電圧指令値が０．３２Ｖｄｃ（デューティ比換算：８２％）以上の場合、三相全ての電流値を検出することができない。
　そこで、本発明を適用することにより、より大きな電圧指令値（デューティ比）においても、三相全ての電流値を検出することができ、さらに大きな電圧指令値（デューティ比）においても、少なくとも二つの相の電流値を検出することが可能な手法を提供する。
以下、本実施の形態１についてさらに詳述する。
　前述の通り、一つの相の電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）よりも大きい場合は、その相の電流値を検出することができない。つまり、三相全ての電流値を検出することができない。
また、前記電流検出手段７が二つの相の電流値検出処理に要する時間ｔ２ＤＴは図７に示す通りであり、（４）式の通りとなる。
　ｔ２ＤＴ＝２ｔＡＤＣ＋ｔＴＳ＝０．０８×ｔＣ＋ｔＴＳ＝０．１４ｔＣ・・・（４）
これをデューティー比に換算すると（０．5－０．１４）Ｖｄｃ＝０．３６Ｖｄｃ＝８６％となる。
　二番目に大きい相の電圧指令値が０．３６Ｖｄｃ（デューティ比換算：８６％）よりも大きい場合においても、電圧指令値が一番目に大きい相と二番目に大きい相の両方の電流値を検出するための時間は確保できない。つまり、三相全ての電流値を検出することができない。
ここで、三相全ての電圧指令値が０．３６Ｖｄｃ（デューティ比換算：８６％）よりも大きくなる場合は発生しないため、電圧指令値が三番目に大きい相の電流指令値は０．３６Ｖｄｃより小さくなることは明らかであり、換言すると、（３）式で示される三相分の電流値を検出するための時間を確保する必要がない。
よって、電流検出相選択手段８が、二番目に大きい相の電圧指令値が０．３６Ｖｄｃ（デューティ比換算：８６％）以下となるか否かの判定を行い、下記の通り電圧指令値（デューティ比）に基づいて、電流検出手段７が実施する電流値検出処理のタイミングを制御することにより、搬送波一周期内で三相全ての電流の検出を行うことが可能となる。
　例えば、電圧指令値が一番大きい相の電流値検出処理をＰＷＭパルスの中央付近、つまりＰＷＭ搬送波の頂点付近で実施する。次いで、電圧指令値が二番目に大きい相の電流値検出処理を実施する。この様に、電流検出相選択手段８が、二番目に大きい相の電流値検出処理タイミングを式（４）に示す時間内に実施するように電流値検出処理タイミングを制御する。前述の通り、電圧指令値が三番目に大きい相の電流指令値は０．３６Ｖｄｃより小さくなることは明らかであるため、一番目、二番目に電圧指令値が大きい相の電流値検出処理を行った後で、電圧指令値が三番目に大きい相の電流値検出処理を行うように、電流検出相選択手段８が、電流値検出処理タイミングの制御を行えば、搬送波一周期内で三相全ての電流の検出を行うことが可能である。
　さらに、二番目に大きい相の電圧指令値が０．３６Ｖｄｃ（デューティ比換算：８６％）よりも大きい場合に二相の電流値を検出する方法について述べる。
三つの相の電圧指令値のうち、一つの相の電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）よりも大きい場合は、その相の電流値を検出することができないため、当該搬送波一周期内のタイミングでは、電圧指令値が一番大きい相の電流値の検出を実施しない。電圧指令値が一番大きい相の電圧指令値が０．４Ｖｄｃより大きい場合、電圧指令値が二番目に大きい相の電圧指令値は０．４Ｖｄｃ以下となるため、電流値を検出するための時間は確保できる。そのため、電圧指令値が二番目に大きい相の電流値検出処理を、ＰＷＭパルスの中央付近で実施し、次いで電圧指令値が三番目に大きい電流値検出処理を行うように、電流検出相選択手段８が、電流値検出処理のタイミングを制御すれば、少なくとも、電圧指令値が二番目に大きい相と三番目に大きい相の電流値検出処理を行うことが可能となる。
　また、前記と同様に電圧指令値が二番目に大きい相の電圧指令値が０．３６Ｖｄｃよりも大きい場合、電圧指令値が一番目に大きい相の電圧指令値が０．４Ｖｄｃ以下であっても、電圧指令値が一番目に大きい相と二番目に大きい相の両方の電流値を検出するための時間は確保できない、この場合も前記のように電圧指令値が二番目に大きい相の電流値検出処理を、ＰＷＭパルスの中央付近の谷部で実施し、次いで電圧指令値が三番目に大きい電流値検出処理を行うように、電流検出相選択手段８が、電流値検出処理のタイミングを制御すれば、少なくとも、電圧指令値が二番目に大きい相と三番目に大きい相の電流値検出処理を行うことが可能となる。
　以上の通り、本発明を適用し、電圧指令値（デューティ比）に従い、電流値検出処理を実施するタイミングを制御することにより、確実に二相の電流値を検出することが可能となる。
　次に本実施の形態１の動作を図８のフローチャートに従って説明する。
図８は前記電流検出相選択手段８の処理内容を説明するフローチャートである。
まず、ＳＴＥＰ８０１において、各相の電圧指令値を取得する。この際、図１に示す三相電圧指令演算手段３から算出された電圧指令値Ｖｕ＊、Ｖｖ＊、Ｖｗ＊を取得しても良いし、前記ＰＷＭ駆動手段４から出力される、三相のデューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得しても良い。ここでは三相デューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得することとして、説明を行う。
　次にＳＴＥＰ８０２にて、三相デューティ比設定値Ｄｕ、Ｄｖ、Ｄｗのうち、一番大きいデューティ比、つまりデューティ比が１００％に一番近いデューティ比Ｄｍａｘが設定されている相を判定する。
同様にＳＴＥＰ８０３にて、二番目に大きいデューティ比Ｄ２ｎｄが設定されている相を判定する。（ＳＴＥＰ８０３）
　ＳＴＥＰ８０３にて判定したＤ２ｎｄの値が８６％より小さい場合、（４）式の通り、デューティ比が一番大きい相と二番目に大きい相の二相の電流値を検出するための時間が十分確保できる。さらにデューティ比が一番小さい相は、前記二相よりも半導体スイッチ５ｕＬまたは５ｖＬまたは５ｗＬのオン期間が長くなることは明らかであるため、デューティ比が三番目に大きい相の電流値を検出する時間も十分に確保できる。
そのため、ＳＴＥＰ８０４ではＤ２ｎｄが８６％より小さいか否かを判定すればよく、一相の電流値を検出するための時間が確保できるかどうか、Ｄｍａｘの判定を行う処理は不要となる。つまり、Ｄ２ｎｄが８６％より小さい場合、Ｕ、Ｖ、Ｗ三相全ての電流値検出処理を行うことができる。
　ＳＴＥＰ８０５では、デューティ比が一番大きい相、つまり半導体スイッチ５Ｌのオン期間が一番短く、電流検出素子６の端子間電位差から電流を検出できる期間が一番短い相の電流値検出処理を、ＰＷＭパルスの中央付近で行うように制御する。
次いで、デューティ比が二番目に大きい相の電流値検出処理を行い、最後に、残りの相の電流値検出処理を行う様に制御する。ここで、デューティ比が一番大きい相ＤｍａｘがＵ相、デューティが二番目に大きい相Ｄ２ｎｄがＶ相、三番目にデューティが大きい相がＷ相であったとすると、搬送波と各相のデューティ比と各相の半導体スイッチ５ｕＬ、５ｖＬ、５ｗＬのオン、オフ指示と電流検出素子６の端子間電位差との関係は図９に示す通りとなる。
　デューティ比が一番大きい相、つまりＵ相の半導体スイッチ５ｕＬのオン期間が一番短く、電流検出素子６ｕの端子間電位差からＵ相電流を検出できる期間が一番短いため、より確実に電流値検出処理を行うためには、そのＰＷＭパルスの中央付近で電流値検出処理を行うように制御するのが望ましい。同様の理由から、次いで、デューティ比が二番目に大きい相Ｖ相の電流値検出処理を行い、最後に、残りのＷ相の電流値検出処理を行う様に制御するのが望ましい。
　ここで、図１０に示す様に、デューティ比が一番大きい相ＤｍａｘがＶ相、デューティが二番目に大きい相Ｄ２ｎｄがＷ相、三番目にデューティが大きい相がＵ相であった場合、図９に示す電流値検出処理のタイミングでは電流値の検出ができなくなってしまう。
そこで、本発明では、前述の通り、デューティ比が一番大きい相を優先してＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、デューティ比が二番目に大きい相の電流値検出処理を行い、最後に、残りの相の電流値検出処理を行う様に、電流値検出処理を実施する順番を含め、タイミングを可変とする。つまり、ＤｍａｘがＶ相であった場合はＶ相の電流値検出処理を優先して行い、次いで、Ｗ相、Ｕ相の順で電流値検出処理を行う。
この様に、電流値検出処理タイミングを可変とすることにより、Ｄ２ｎｄが８６％より小さい場合、Ｕ、Ｖ、Ｗ三相全てにおいて、電流値検出を行うことが可能となる。
　もし、Ｄ２ｎｄが８６％より大きい場合、デューティ比が一番大きい相の電流値検出処理を実施しないため、デューティ比が一番大きい相および二番目に大きい相の判定を行う必要がある。
ここで、Ｄｍａｘ＝Ｕ相（ＳＴＥＰ８０６）、Ｄ２ｎｄ＝Ｖ相（ＳＴＥＰ８０７）と判定した場合、前述の理由から、デューティ比が一番大きいＵ相の電流値検出処理は行わない。より確実に電流検出を行うために、二番目に大きいＶ相の電流値検出処理をそのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＷ相の電流値検出処理を行う様に制御するのが望ましい（ＳＴＥＰ８０８）。
　また、Ｄ２ｎｄ≠Ｖ相（ＳＴＥＰ８０７）と判定した場合も同様に、デューティ比が一番大きいＵ相の電流値検出処理は行わず、より確実に電流検出を行うために、二番目に大きいＷ相の電流値検出処理をそのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＶ相の電流値検出処理を行う様に制御するのが望ましい（ＳＴＥＰ８０９）。
　前記フローチャートでは、Ｄｍａｘ＝Ｕ相、であった場合について述べたが、他の相についても同様である。
Ｄｍａｘ＝Ｖ相（ＳＴＥＰ８１０）、Ｄ２ｎｄ＝Ｕ相（ＳＴＥＰ８１１）と判定した場合、二番目に大きいＵ相の電流値検出処理を、そのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＷ相の電流値検出処理を行う様に制御するのが望ましく（ＳＴＥＰ８１２）、Ｄｍａｘ＝Ｖ相（ＳＴＥＰ８１０）、Ｄ２ｎｄ≠Ｕ相（ＳＴＥＰ８１１）と判定した場合、二番目に大きいＷ相の電流値検出処理を、そのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＵ相の電流値検出処理を行う様に制御するのが望ましい（ＳＴＥＰ８１３）。
　Ｄｍａｘ≠Ｖ相（ＳＴＥＰ８１０）、Ｄ２ｎｄ＝Ｕ相（ＳＴＥＰ８１４）と判定した場合、二番目に大きいＵ相の電流値検出処理を、そのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＶ相の電流値検出処理を行う様に制御するのが望ましく（ＳＴＥＰ８１５）、Ｄｍａｘ≠Ｖ相（ＳＴＥＰ８１０）、Ｄ２ｎｄ≠Ｕ相（ＳＴＥＰ８１４）と判定した場合、二番目に大きいＶ相の電流値検出処理を、そのＰＷＭパルスの中央付近で電流値検出処理を行い、次いで、三番目にデューティ比が大きいＵ相の電流値検出処理を行う様に制御するのが望ましい（ＳＴＥＰ８１６）。
　ここでは、三相のデューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得して、デューティ比が一番大きい相のデューティ比Ｄｍａｘおよび二番目に大きい相のデューティ比Ｄ２ｎｄの判定を行い、各相の電流値検出処理を行うタイミングの制御を行う手法について説明したが、前記三相電圧指令演算手段３から算出された電圧指令値Ｖｕ＊、Ｖｖ＊、Ｖｗ＊を取得して、各相の電流値検出処理を行うタイミングの制御を行っても良い。
この場合の動作を説明するフローチャートを図１１に示す。図１１において、前述の図８のフローチャートと同様の内容であるため、それぞれのフローについて符号の後に「Ａ」を付して、詳述を省略する。
　また、図８のフローチャートの説明においては、より確実に電流検出を行うために、一番目にデューティ比が大きい相の電流値または二番目にデューティ比が大きい相の電流値の電流値検出処理をＰＷＭパルスの中央付近で行うとしたが、図１２に示すように、ＰＷＭパルスのオンタイミングから所定時間ｔｄｌｙ経過後に電流値の電流値検出処理を開始しても良い。この場合でも、確実に電流値の検出を行うことが可能である。
　以上のように、この発明の実施の形態１によれば、電流検出相選択手段８が、三相電圧指令演算手段３から算出された電圧指令値Ｖｕ＊、Ｖｖ＊、Ｖｗ＊、または、ＰＷＭ駆動手段４から出力される、三相のデューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得して、その指令値または設定値に基づいて各相の電流値検出処理を行う相の選択および処理タイミングの制御を行うので、電流検出手段７がサンプル・ホールド回路７１を一つしか備えていない場合でも、電圧指令値またはデューティ比が小さい場合は三相全ての電流を検出することが可能である。
　例えば図１３に示すようなデューティ比が小さい場合の制御において、特許文献３に記載の、常に二相のみ電流値検出処理を行う、従来の電力変換装置に対して、常に三相全ての電流を検出することができるため、ステアリングの中点付近での操舵、軽く触れているだけなど、操舵力が小さい場合の操舵において、精度良く、交流回転機の制御ができる。その結果、本発明を用いた電動パワーステアリング装置においては、本発明を用いない場合と比べて、フィーリングの向上が可能となる。
　また、例えば図１４に示す様に、デューティ比が大きい場合でも、デューティ比が一番大きい相以外の二相の電流を検出することが可能であるため、デューティ比が１００％となるような高出力時においても、特許文献３に記載の、常に二相のみ電流値検出処理を行う従来の電力変換装置と同等の性能を実現できる。
　さらに、例えば図１５に示す様に、三相電圧指令演算手段３において、通常の正弦波変調ではなく、例えば、高出力を目的とした変調制御においては、デューティ比と交流回転機の電気角との関係が一意に決まらなくなる可能性がある。この場合においても、デューティ比に基づいて電流値検出処理を行うタイミングの制御を行うことにより、高出力の電力変換装置を精度良く制御することができる。
　また、複数の三角波搬送波を必要としないため、１つの三角波搬送波の１タイミング、例えば、三角波搬送波の谷部において、三相全てもしくは電流値検出可能な二相の電流値の検出を行うことができるため、特許文献４に記載の複数の三角波搬送波を備える電力変換装置よりも早い周期で電流制御が可能となる。また、複数の三角波搬送波を生成することができるマイクロコンピュータに比べて安価なマイクロコンピュータを用いて、且つ、精度良く交流回転機の制御が可能な電力変換装置を得ることができる。
実施の形態２．
　実施の形態１では、図３に示す通り、電流検出手段７はサンプル・ホールド回路とアナログ－ディジタル変換回路から構成されているとしたが、図１６のように、電流検出手段７がサンプル・ホールド回路を備えず、アナログ－ディジタル変換回路のみで構成される場合も、実施の形態１と同様の制御を行うことにより実施の形態１と同様の効果を得ることが可能である。
　サンプル・ホールド回路を備える場合、各デューティ比に従い、電流検出値のサンプリング処理を含めた、電流値検出処理をどのタイミングで実施するかを決定したが、本実施の形態２のように、サンプル・ホールド回路を備えない場合は、各デューティ比に従い、電流検出値のアナログ－ディジタル変換をどのタイミングで実施するかを決定すればよく、この場合の動作を説明するフローチャートを図１７に示す。
図１７においては、前述の図８、１１のフローチャートと同様の動作であるため、図１７のそれぞれのフローについて、符号の後に「Ｂ」を付して、詳述を省略する。
　前記実施の形態１の式（１）では、図３に記載の電流検出手段７によるサンプル・ホールド回路７１が処理に要する時間とアナログ－ディジタル変換回路７２が処理に要する時間を足し合わせた時間をｔＡＤＣとしていた。そのため、サンプル・ホールド回路を備えない場合の電流検出処理に要する時間ｔＡＤＣＢは、サンプル・ホールド回路を備える場合の電流検出処理に要する時間ｔＡＤＣよりも小さくなる。
本実施の形態２にサンプル・ホールド回路の有無を選択可能なマイクロコンピュータを用いた場合、サンプル・ホールド回路を備えない構成とすることは、前述の式（１）、（２）、（３）、（４）の値が小さくなることを意味する。換言すると、実施の形態１において、例として示した、二番目に大きい相の電圧指令値０．３６Ｖｄｃ（デューティ比換算：８６％）が大きくなることを意味する。つまり、より大きな電圧指令値、またはデューティ比の場合において、三相全ての電流値を検出することが可能となるという利点に繋がる。
　例えば、本実施の形態２において、図１６に記載の電流検出手段７Ｂが処理に要する時間は、アナログ－ディジタル変換回路７２Ｂが処理に要する時間のみであるため、ｔＡＤＣＢと、搬送波一周期分の時間ｔＣが式（１）の半分の時間、即ち、下記（５）式の関係であったとする。
　　ｔＡＤＣＢ＝０．０２×ｔＣ　・・・（５）
　スイッチオンによる立上り時の過渡状態とスイッチオフによる立下り時の過渡状態の時間の和は変わらず、ｔＴＳ＝０．０６ｔＣとすると、一つの相の電流値検出処理に要する時間ｔＤＴＢは、（６）式の通りとなる。
　ｔＤＴＢ＝ｔＡＤＣＢ＋ｔＴＳ＝０．０２×ｔＣ＋ｔＴＳ＝０．０８ｔＣ・・・（６）
　すると、二つの相の電流値検出処理に要する時間ｔ２ＤＴＢは、（７）式の通りとなる。
ｔ２ＤＴＢ＝２ｔＡＤＣＢ＋ｔＴＳ＝０．０４×ｔＣ＋ｔＴＳ＝０．１ｔＣ・・・（７）
　これをデューティー比に換算すると（０．５－０．１）Ｖｄｃ＝０．４Ｖｄｃ＝９０％となる。
　以上のように、この発明の実施の形態２によれば、サンプル・ホールド回路を備えない構成を採用した場合は、図１７に示すフローチャートの通り、電圧指令値（デューティ比）に基づいて、電流検出手段７Ｂが実施する電流値検出処理のタイミングを制御することにより、二番目に大きい相の電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）以下となる場合、搬送波一周期内で三相全ての電流の検出を行うことが可能となる。
実施の形態３．
　実施の形態１では、図３に示す通り、電流検出手段７は一つのサンプル・ホールド回路７１と一つのアナログ－ディジタル変換回路７２から構成されているとしたが、本実施の形態３では、電流検出手段７Ｃが二つのサンプル・ホールド回路と二つのアナログ－ディジタル変換回路から構成されている場合について述べる。
　なお、本実施の形態３において、前記実施の形態１と異なる箇所は前述の電流検出手段７、電流検出相選択手段８であり、これについてのみ説明を行う。
　図１８は、電流検出手段７Ｃが二つのサンプル・ホールド回路７１ｕｖＣ、７１ｖｗＣおよび、二つのアナログ－ディジタル変換回路７２ｕｖＣ、７２ｖｗＣから構成されており、両方のサンプルホールド回路へ入力が可能な入力端子、および両方のアナログ・ディジタル変換回路から出力が可能な出力端子を少なくとも一つずつ備えている場合の図である。少なくとも一つの入力端子および出力端子が両方のサンプル・ホールド回路および両方のアナログ－ディジタル変換装置に接続可能な構成の場合、同一タイミングにおいて、必ず二つの相の電流検出が実施できる。
　例えば、図１８に記載の電流検出手段７Ｃによるサンプル・ホールド回路７１ｕｖＣ、７１ｖｗＣが処理に要する時間とアナログ－ディジタル変換回路７２ｕｖＣ、７２ｖｗＣが処理に要する時間を足し合わせた時間ｔＡＤＣＣと、搬送波一周期分の時間ｔＣが（１）式と同じ関係であったとする。
すると、一つの相の電流値検出処理に要する時間ｔＤＴも、（２）式と同じとなる。
これをデューティー比に換算すると（０．５－０．１）Ｖｄｃ＝０．４Ｖｄｃ＝９０％となる。二つのサンプル・ホールド回路および二つのアナログ－ディジタル変換回路から構成される電流検出手段である場合、この一つの相の電流値検出処理に要する時間ｔＤＴ内で二つの相の電流検出を行うことが可能である。
　また、前述の通り、三相全ての電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）よりも大きくなる場合は発生しないため、電圧指令値が三番目に大きい相の電流指令値は０．４Ｖｄｃより小さくなることは明らかである。
そのため、一番目に電圧指令値が大きい相の電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）以下となるか否かの判定を行い、電圧指令値が一番目に大きい相と二番目に大きい相の電流値の検出をそれぞれ別々のサンプル・ホールド回路およびアナログ－ディジタル変換回路で実施し、電圧指令値が三番目に大きい相の電流値の検出を前記電圧指令値が一番目に大きい相と二番目に大きい相の電流値の検出に続いて順次実施するように電流値検出処理のタイミングを制御することにより、三相全ての電流の検出を行うことが可能となる。
　また、一番目に電圧指令値が大きい相の電圧指令値が０．４Ｖｄｃ（デューティ比換算：９０％）より大きい場合、前記一番目に電圧指令値が大きい相を判定し、例えば図１８においてV相のサンプル・ホールドを行う回路および、アナログ－ディジタル変換を行う回路を適切に選択することによって、二つの変換装置を用いて、二番目、三番目に電圧指令値の大きい相の電流値検出処理を同時に行うことができる。　
　以上の通り、本発明を適用し、一番目に電圧指令値が大きい相の電圧指令値（デューティ比）に従い、電流値検出処理を実施する相の選択および処理タイミングを制御することにより、電圧指令値（デューティ比）が所定値以下の場合は三相全ての電流の検出を行うことが可能となり、所定値より大きい場合においても、確実に二相の電流値を検出することが可能となる。
　以下、本実施の形態３についての詳細な説明を行う。
図１９は電流検出相選択手段８の処理内容を説明するフローチャートである。
まず、ＳＴＥＰ８０１Ｃにおいて、各相の電圧指令値を取得する。この際、図１に示す前記三相電圧指令演算手段３から算出された電圧指令値Ｖｕ＊、Ｖｖ＊、Ｖｗ＊を取得しても良いし、前記ＰＷＭ駆動手段４から出力される、三相のデューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得しても良い。ここでは前記三相デューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得することとして、説明を行う。
　次にＳＴＥＰ８０２Ｃにて、三相デューティ比設定値Ｄｕ、Ｄｖ、Ｄｗのうち、一番大きいデューティ比、つまりデューティ比が１００％に一番近いデューティ比Ｄｍａｘが設定されている相を判定する。同様にＳＴＥＰ８０３Ｃにて、二番目に大きいデューティ比Ｄ２ｎｄが設定されている相を判定する。）
　ＳＴＥＰ８０２Ｃにて判定したＤｍａｘの値が９０％より小さい場合、（２）式の通り、一相の電流値を検出するための時間が十分確保でき、また、二つのサンプル・ホールド回路と二つのアナログ－ディジタル変換回路から構成されている場合、二つの相の電流値検出処理のための時間が確保できることになる。
さらにデューティ比が一番小さい相は、前記二相よりも半導体スイッチ５ｕＬまたは５ｖＬまたは５ｗＬのオン期間が長くなることは明らかであるため、デューティ比が三番目に大きい相は、デューティ比が一番目に大きい相および二番目に大きい相の電流値検出処理に次いで電流値検出処理を行う時間も十分に確保できる。
そのため、ＳＴＥＰ８０４ＣではＤｍａｘが９０％より小さいか否かを判定すればよく、Ｄｍａｘが９０％より小さい場合、Ｕ、Ｖ、Ｗ三相全ての電流値検出処理を行う。
　ＳＴＥＰ８０５Ｃでは、デューティ比が一番大きい相、つまり半導体スイッチ５Ｌのオン期間が一番短く、電流検出素子６の端子間電位差から電流を検出できる期間が一番短い相と、デューティ比が二番目に大きい相の電流値検出処理を同時に、ＰＷＭパルスの中央付近で行うように、電流検出相選択手段８が制御する。次いで、残りの相の電流値検出処理を行う様に制御する。
　ここで、デューティ比が一番大きい相ＤｍａｘがＵ相、デューティが二番目に大きい相Ｄ２ｎｄがＶ相、三番目にデューティが大きい相がＷ相であったとすると、搬送波と各相のデューティ比と各相の半導体スイッチ５ｕＬ、５ｖＬ、５ｗＬのオン、オフ指示と電流検出素子６の端子間電位差との関係は図２０に示す通りとなる。
　デューティ比が一番大きい相、つまりＵ相の半導体スイッチ５ｕＬのオン期間が一番短く、電流検出素子６ｕの端子間電位差からＵ相電流を検出できる期間が一番短いため、図１８に示す電流検出手段７Ｃにおいて、サンプル・ホールド回路７１ｕｖＣでＵ相の電流値検出処理を行い、サンプル・ホールド回路７１ｖｗＣでＶ相の電流値検出処理を行う様に電流検出相選択手段８を制御すると、デューティ比が一番目に大きい相と二番目に大きい相が同時に電流値検出処理可能となる。
より確実に電流検出を行うためには、この電流値検出処理をＰＷＭパルスの中央付近で行うように制御するのが望ましい。同様の理由から、次いで、残りのＷ相の電流値検出処理を行う様に制御するのが望ましい。
　また、例えば図２１に示す様に、デューティ比が一番大きい相ＤｍａｘがＶ相、デューティ比が二番目に大きい相Ｄ２ｎｄがＷ相、三番目にデューティ比が大きい相がＵ相であった場合、図２０に示す電流値検出処理のタイミングでは電流値の検出ができなくなってしまう。そこで、本実施の形態３では、前述の通り、デューティ比が一番大きい相と、デューティ比が二番目に大きい相の電流値検出処理を同時に、ＰＷＭパルスの中央付近で行うように制御し、最後に、残りの相の電流値検出処理を行う様に、例えば図１８のV相のサンプル・ホールドを行う回路および、アナログ－ディジタル変換を行う回路を適切に選択することによって、つまり、ＤｍａｘがＶ相、Ｄ２ｎｄがＷ相であった場合は、サンプル・ホールド回路７１ｕｖＣでＶ相の電流値検出処理を行い、サンプル・ホールド回路７１ｖｗＣでＷ相の電流値検出処理を行う様に電流検出相選択手段８を制御し、次いで、Ｕ相の電流値検出処理を行う様に制御するのが望ましい。
　次に、Ｄｍａｘが９０％より大きい場合、前述の通り、デューティ比が一番大きい相の電流値を検出するための時間が十分に確保できない。そのため、デューティ比が一番大きい相の電流値検出処理を行わない。
　ＳＴＥＰ８０６Ｃで、Ｄｍａｘ＝Ｕ相と判定した場合、前述の理由から、デューティ比が一番大きいＵ相の電流値検出処理は行わず、Ｖ相の電流値検出処理を、図１８に示す、サンプル・ホールド回路７１ｕｖＣで、そのＰＷＭパルスの中央付近で行い、同時に、Ｗ相の電流値検出処理をサンプル・ホールド回路７１ｖｗＣでそのＰＷＭパルスの中央付近で行う様に制御するのが望ましい（ＳＴＥＰ８０7Ｃ）。
同様に、ＳＴＥＰ８０８Ｃで、Ｄｍａｘ＝Ｖ相と判定した場合、デューティ比が一番大きいＶ相の電流値検出処理は行わず、Ｕ相の電流値検出処理を、図１８に示す、サンプル・ホールド回路７１ｕｖＣで、そのＰＷＭパルスの中央付近で行い、同時に、Ｗ相の電流値検出処理をサンプル・ホールド回路７１ｖｗＣでそのＰＷＭパルスの中央付近で行う様に制御するのが望ましい（ＳＴＥＰ８０９Ｃ）。
同様に、Ｄｍａｘ＝Ｗ相（ＳＴＥＰ８０８Ｃ）と判定した場合、デューティ比が一番大きいＷ相の電流値検出処理は行わず、Ｕ相の電流値検出処理を、図１８に示す、サンプル・ホールド回路７１ｕｖＣで、そのＰＷＭパルスの中央付近で行い、同時に、Ｖ相の電流値検出処理をサンプル・ホールド回路７１ｖｗＣでそのＰＷＭパルスの中央付近で行う様に制御するのが望ましい（ＳＴＥＰ８１０Ｃ）。
　以上のように、実施の形態３の発明によれば、電流検出相選択手段８は、三相電圧指令演算手段３から算出された電圧指令値Ｖｕ＊、Ｖｖ＊、Ｖｗ＊、または、ＰＷＭ駆動手段４から出力される、三相のデューティ比設定値Ｄｕ、Ｄｖ、Ｄｗを取得して、その指令値またはデューティ比設定値に基づいて、各相の電流値検出処理を行う相の選択およびタイミングの制御を行う。これによって、電流検出手段７Ｃがサンプル・ホールド回路７１ｕｖＣおよび７１ｖｗＣの二つを備えている場合、前記電圧指令値またはデューティ比が所定の値より小さい場合は三相全ての電流を検出することが可能であり、実施の形態１に示した効果と同じ様に、ステアリングの中点付近での操舵、軽く触れているだけなど、操舵力が小さい場合の操舵において、精度良く、交流回転機の制御ができる。その結果、本発明を用いた電動パワーステアリング装置においては、本発明を用いない場合と比べて、フィーリングの向上が可能となる。
また、デューティ比が１００％となるような高出力時においても、デューティ比が一番大きい相以外の二相の電流を検出することが可能であるため、常に二相のみ電流値検出処理を行う従来の電力変換装置と同等の性能を実現できる。
　また、本実施の形態３では図１８に示す様に、電流検出手段７Ｃが二つのサンプル・ホールド回路７１ｕｖＣ、７１ｖｗＣおよび二つのアナログ－ディジタル変換装置７２ｕｖＣ、７２ｖｗＣから構成されており、両方のサンプルホールド回路へ入力が可能な入力端子および両方のアナログ・ディジタル変換回路から出力が可能な出力端子を少なくとも一つずつ備えている場合について述べたが、図２２に示す様に、電流検出手段７Ｄが二つのサンプル・ホールド回路７１ｕｖＤ、７１ｖｗＤおよび二つのアナログ－ディジタル変換装置７２ｕｖＤ、７２ｖｗＤから構成され、三相の電流検出抵抗６からの入力信号のうち、少なくとも一つの相の入力信号を両方のサンプルホールド回路へ入力が可能な端子構成としても、本実施の形態３と同様の制御が可能となる。即ち、夫々のサンプル・ホールドを行う回路および、アナログ－ディジタル変換を行う回路を適切に選択することによって、二つの変換装置を用いて、電圧指令値（デューティ比）が所定値以下の場合は、電圧指令値が一番目に大きい相と二番目に大きい相の電流値の検出をそれぞれ別々のサンプル・ホールド回路およびアナログ－ディジタル変換回路で実施し、電圧指令値が三番目に大きい相の電流値の検出を、電圧指令値が一番目に大きい相と二番目に大きい相の電流値の検出に続いて順次実施するように電流値検出処理のタイミングを制御することにより、三相全ての電流の検出を行うことが可能となり、電圧指令値（デューティ比）が所定値より大きい場合、別々のサンプル・ホールド回路およびアナログ－ディジタル変換装置を用いて、二番目、三番目に電圧指令値の大きい相の電流値検出処理を同時に行うことができる。　
実施の形態４．
　実施の形態３では、図１８、２２に示す通り、電流検出手段７はサンプル・ホールド回路とアナログ－ディジタル変換回路から構成されているとしたが、図２３のように、電流検出手段７Ｅがサンプル・ホールド回路を備えず、二つのアナログ－ディジタル変換回路７２ｕｖＥ、７２ｖｗＥのみで構成される場合も、実施の形態３と同様の制御を行うことにより実施の形態３と同様の効果を得ることが可能である。
　サンプル・ホールド回路を備える場合、各デューティ比に従い、電流検出値のサンプリング処理を含めた、電流値検出処理をどのタイミングで実施するかを決定したが、本実施の形態４のように、サンプル・ホールド回路を備えない場合は、各デューティ比に従い、電流検出値のアナログ－ディジタル変換をどのタイミングで実施するかを決定すればよく、この場合の動作を説明するフローチャートを図２４に示す。
図２４においては、前述の図１９のフローチャートと同様の動作であるため、図２４のそれぞれのフローについて、符号の後に「Ｅ」を付して、詳述を省略する。
　前記実施の形態３では、図１８に記載の電流検出手段７Ｃによるサンプル・ホールド回路７１ｕｖＣ、７１ｖｗＣが処理に要する時間とアナログ－ディジタル変換回路７２ｕｖＣ、７２ｖｗＣが処理に要する時間を足し合わせた時間を式（１）と同じとして、ｔＡＤＣＣとしていた。そのため、サンプル・ホールド回路を備えない場合の電流検出処理に要する時間ｔＡＤＣＥは、サンプル・ホールド回路を備える場合の電流検出処理に要する時間ｔＡＤＣＣよりも小さくなる。
本実施の形態４にサンプル・ホールド回路の有無を選択可能なマイクロコンピュータを用いた場合、サンプル・ホールド回路を備えない構成とすることは、前述の式（１）、（２）、（３）、（４）の値が小さくなることを意味する。換言すると、実施の形態３において、例として示した、一番目に大きい相の電圧指令値０．４Ｖｄｃ（デューティ比換算：９０％）が大きくなることを意味する。つまり、より大きな電圧指令値、またはデューティ比の場合において、三相全ての電流値を検出することが可能となるという利点に繋がる。
　例えば、本実施の形態４において、図２３に記載の電流検出手段７Ｅが処理に要する時間は、アナログ－ディジタル変換回路７２ｕｖＥ、７２ｖｗＥが処理に要する時間のみであるため、ｔＡＤＣＥと搬送波一周期分の時間ｔＣが式（１）の半分の時間、即ち、下記式（８）であったとする。
　　ｔＡＤＣＥ＝０．０２×ｔＣ・・・（８）
　スイッチオンによる立上り時の過渡状態とスイッチオフによる立下り時の過渡状態の時間の和は変わらず、ｔＴＳ＝０．０６ｔＣとすると、一つの相の電流値検出処理に要する時間ｔＤＴＥは、（９）式の通りとなる。
　ｔＤＴＥ＝ｔＡＤＣＥ＋ｔＴＳ＝０．０２×ｔＣ＋ｔＴＳ＝０．０８ｔＣ・・・（９）
これをデューティー比に換算すると（０．５－０．０８）Ｖｄｃ＝０．４２Ｖｄｃ＝９２％となる。
　ここで、図２３では電流検出手段７Ｅが二つのアナログ－ディジタル変換回路７２ｕｖＥ、７２ｖｗＥから構成されるため、この一つの相の電流値検出処理に要する時間ｔＤＴＥ内で二つの相の電流検出を行うことが可能である。
　以上のように、実施の形態４によれば、サンプル・ホールド回路を備えない構成を採用した場合は、図２４に示すフローチャートの通り、電圧指令値（デューティ比）に基づいて、電流検出手段７Ｅが実施する電流値検出処理のタイミングを制御することにより、二番目に大きい相の電圧指令値が０．４２Ｖｄｃ（デューティ比換算：９２％）以下となる場合、搬送波一周期内で三相全ての電流の検出を行うことが可能となる。
　１　電流指令演算手段
　２　比例積分演算手段
　３　三相電圧指令演算手段
　４　ＰＷＭ駆動手段
　５　三相交流回転機駆動回路（インバータ回路）
　６　電流検出抵抗
　７　電流検出手段
　８　電流検出相選択手段
　９　座標変換手段
　１０　三相交流回転機
　１１　位置センサ
　１２　直流電圧源
　５H（５uH，５vH，５wH）　第一の半導体スイッチング素子
　５Ｌ（５uＬ，５vＬ，５wＬ）　第二の半導体スイッチング素子
　ＴＩｑ　目標ｑ軸電流
　ＴＩｄ　目標ｄ軸電流
　Ｉｑ　ｑ軸検出電流
　Ｉｄ　ｄ軸検出電流
　Ｖｑ　ｑ軸の指令電圧
　Ｖｄ　ｄ軸の指令電圧
　Vu*　Ｕ相電圧指令値
　Vｖ*　Ｖ相電圧指令値
　Vｗ*　Ｗ相電圧指令値
　Ｄu　Ｕ相デューティ比
　Ｄｖ　Ｖ相デューティ比
　Ｄｗ　Ｗ相デューティ比
　Ｐｕ　Ｕ相の第一の半導体スイッチング素子への駆動指示
　Ｎｕ　Ｕ相の第二の半導体スイッチング素子への駆動指示
　Ｐｖ　Ｖ相の第一の半導体スイッチング素子への駆動指示
　Ｎｖ　Ｖ相の第二の半導体スイッチング素子への駆動指示
　Ｐｗ　Ｗ相の第一の半導体スイッチング素子への駆動指示
　Ｎｗ　Ｗ相の第二の半導体スイッチング素子への駆動指示
　Vu　　三相交流回転機Ｕ相電圧
　Vｖ　三相交流回転機Ｖ相電圧
　Vｗ　三相交流回転機Ｗ相電圧
　ＡＤＩu　Ｕ相電流ディジタル値
　ＡＤＩｖ　Ｖ相電流ディジタル値
　ＡＤＩｗ　Ｗ相電流ディジタル値
　ＡＤＣ　電流検出相選択指示
　ＤＩu　Ｕ相電流値
　ＤＩｖ　Ｖ相電流値
　ＤＩｗ　Ｗ相電流値

Claims (7)

  1. 　多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点から前記モータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、前記直列体のそれぞれに対して直列に接続される電流検出抵抗と、前記モータに流れる電流を各相毎に検出する電流検出手段と、
    前記電流検出手段に具備され、電流検出手段で検出された電流検出信号をディジタル信号に変換して電流値検出処理を行うＡ/Ｄ変換手段と
    前記モータの各相に印加すべき電圧の電圧指令値、またはデューティ比設定値に基づいて前記インバータ回路の各スイッチング素子をＰＷＭ制御するための駆動信号を出力する制御部と、
    前記電流検出手段のそれぞれが検出した電流検出信号を選択し、前記Ａ／Ｄ変換手段による電流値検出処理のタイミングを制御する電流検出相選択手段を備え、
    前記電流検出相選択手段は、前記ＰＷＭ制御の搬送波であるＰＷＭパルスの一周期内における前記Ａ／Ｄ変換手段による電流値検出処理のタイミングを、前記電圧指令値またはデューティ比設定値に基づいて決定することを特徴とする電力変換装置。
  2. 　前記デューティ比設定値が一番高い相の前記電流値検出処理を、前記ＰＷＭパルスの中央付近で行うことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記電流値検出処理を、前記ＰＷＭパルスのＯＮまたはＯＦＦタイミングから所定時間後に行うことを特徴とする請求項１に記載の電力変換装置。
  4. 　前記デューティ比設定値が二番目に高い相のデューティ比が所定値以上の場合、前記デューティ比が二番目に高い相の電流値検出処理を前記ＰＷＭパルスの中央付近で行うことを特徴とする請求項１に記載の電力変換装置。
  5. 　前記多相モータの相数よりも少ない数の前記Ａ/Ｄ変換手段で前記電流値検出処理を行うことを特徴とする請求項１～３のいずれか１項に記載の電力変換装置。
  6. 　前記Ａ／Ｄ変換手段の数は1であることを特徴とする請求項５に記載の電力変換装置。
  7. 　前記多相モータは三相であって、前記Ａ／Ｄ変換手段の数は２であることを特徴とする請求項５に記載の電力変換装置。
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