WO2013065846A1 - 自励発振型ｄ級アンプおよび自励発振型ｄ級アンプの自励発振周波数制御方法 - Google Patents

自励発振型ｄ級アンプおよび自励発振型ｄ級アンプの自励発振周波数制御方法 Download PDF

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WO2013065846A1
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excited oscillation
amplifier
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PCT/JP2012/078528
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野呂　正夫
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ヤマハ株式会社
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    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
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    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors

Definitions

  • the present invention relates to a self-excited oscillation class D amplifier and a self-excited oscillation frequency control method for the self-excited oscillation class D amplifier, which can stabilize the self-excited oscillation frequency.
  • class-D amplifiers There are two types of class-D amplifiers: separately excited type and self-excited type.
  • the self-excited oscillation type is advantageous in audio performance because the feedback amount at the audible frequency can be increased as compared with the separately excited oscillation type.
  • the self-excited oscillation type class D amplifier has a self-excited oscillation loop and self-oscillates. As a method of generating self-excited oscillation in the self-excited oscillation loop, positive feedback is generated by phase rotation of the feedback signal of the self-excited oscillation loop, self-excited oscillation is performed, and the analog input signal and the feedback signal of the self-excited oscillation loop are integrated.
  • Patent Documents 3 and 4 propose methods for stabilizing the oscillation frequency of the self-excited oscillation type class D amplifier. That is, in the technique described in Patent Document 3, an external oscillator signal is injected into the self-excited oscillation class D amplifier circuit, and the oscillation frequency of the self-excited oscillation class D amplifier is forced to the frequency of the external oscillator. The oscillation frequency is stabilized by synchronizing (injection locking).
  • the reference voltage of the hysteresis comparator disposed in the self-excited oscillation type class D amplifier is variably controlled to a voltage obtained by calculating the input signal voltage value and the drive voltage value of the power amplifier. This stabilizes the oscillation frequency.
  • the present invention intends to provide a self-excited oscillation type D amplifier capable of stabilizing the self-excited oscillation frequency by a method different from the prior art and a self-excited oscillation frequency control method for the self-excited oscillation type D amplifier. It is.
  • the self-excited oscillation type class D amplifier of the present invention is arranged in a self-excited oscillation loop of the self-excited oscillation type class D amplifier, and changes the self-excited oscillation frequency of the self-excited oscillation loop, A self-excited oscillation signal of the self-excited oscillation type class D amplifier or a signal corresponding to the self-excited oscillation signal is extracted, and a reference frequency signal having a predetermined reference frequency and the extracted signal are subjected to frequency comparison, period comparison, or phase comparison.
  • the frequency of the self-excited oscillation signal or the signal corresponding to the self-excited oscillation signal is made to follow the reference frequency (both frequencies are completely And a frequency control loop for performing control.
  • a frequency control loop in which the self-excited oscillation type D-type amplifier has a self-excited oscillation loop as a variable oscillator the self-excited oscillation signal or the frequency of the signal corresponding to the self-excited oscillation signal is set to the reference frequency.
  • the oscillation frequency of the self-excited oscillation type class D amplifier can be stabilized by following the frequency of the signal.
  • the frequency control loop can be configured as, for example, a frequency phase locked loop that synchronizes the frequency and phase of the extracted signal with the reference frequency signal.
  • the self-excited oscillation signal or the signal corresponding to the self-excited oscillation signal can be frequency-phase synchronized with the reference frequency signal.
  • the frequency phase locked loop compares the phase of the self-excited oscillation signal of the self-excited oscillation type class D amplifier or the signal corresponding to the self-excited oscillation signal with the reference frequency signal, and the duty ratio according to the comparison result
  • a phase comparator that outputs a pulse signal of the output, and a pulse signal output from the phase comparator is smoothed, and the self-excited oscillation frequency variable element is controlled in accordance with the smoothed voltage, and the self-excited oscillation signal
  • a loop filter that performs control to synchronize the phase of the signal corresponding to the self-excited oscillation signal with the reference frequency signal may be provided.
  • the frequency control loop may be configured as a frequency control loop not involving phase synchronization control, for example.
  • the self-excited oscillation type class D amplifier of the present invention is arranged in a self-excited oscillation loop of the self-excited oscillation type class D amplifier, and changes the self-excited oscillation frequency of the self-excited oscillation loop, Information corresponding to the frequency or period is extracted from the self-excited oscillation signal of the self-excited oscillation type class D amplifier or a signal corresponding to the self-excited oscillation signal, and information corresponding to a predetermined reference frequency or reference period is extracted. Control for comparing the self-oscillation signal or the frequency of the signal corresponding to the self-oscillation signal with the reference frequency by comparing information and controlling the self-oscillation frequency variable element according to the comparison result And a frequency control loop for performing.
  • the self-excited oscillation signal or the frequency of the signal corresponding to the self-excited oscillation signal is set to the reference frequency.
  • the oscillation frequency of the self-excited oscillation type class D amplifier can be stabilized.
  • the information corresponding to the reference frequency or the reference period can be obtained from the reference frequency signal, and can be given as numerical information from the beginning without using the reference frequency signal.
  • the self-excited oscillation type class D amplifier of the present invention is such that, for example, the self-excited oscillation type class D amplifier self-oscillates by positive feedback due to phase rotation of a feedback signal of the self-excited oscillation loop.
  • a frequency variable element is a variable delay element arranged in the self-excited oscillation loop, and the frequency control loop controls a delay amount of the variable delay element according to the comparison result, and the self-excited oscillation signal or the self-excited oscillation signal is detected. The control may be performed so that the frequency of the signal corresponding to the excitation oscillation signal follows the reference frequency.
  • variable delay element includes, for example, a logic inverter circuit disposed in a path through which the PWM signal of the self-excited oscillation loop flows, and the frequency control loop supplies an operation power supply voltage of the logic inverter circuit.
  • the delay control of the logic inverter circuit can be controlled by variably controlling.
  • the variable delay element includes a variable time constant circuit arranged in the self-excited oscillation loop, and the frequency control loop variably controls the time constant of the variable time constant circuit to control the variable time constant circuit. It can also be configured to control the delay amount.
  • the self-excited oscillation type class D amplifier of the present invention includes, for example, an integration circuit in which the self-excited oscillation type class D amplifier integrates an analog input signal and a feedback signal of the self-excited oscillation loop, and an output signal of the integration circuit.
  • a self-excited oscillation comprising a hysteresis comparator for inputting and outputting a binary signal, wherein the self-excited oscillation frequency variable element is the hysteresis comparator, and the frequency control loop is configured to perform the hysteresis according to the comparison result.
  • the reference voltage of the comparator may be controlled to control the self-excited oscillation signal or the frequency of the signal corresponding to the self-excited oscillation signal to follow the reference frequency.
  • a self-excited oscillation frequency control method for a self-excited oscillation type class D amplifier is the self-excited oscillation frequency of changing the self-excited oscillation frequency of the self-excited oscillation loop to the self-excited oscillation loop of the self-excited oscillation type class D amplifier.
  • a variable element is arranged, the self-excited oscillation signal of the self-excited oscillation type class D amplifier or a signal corresponding to the self-excited oscillation signal is extracted, and the reference frequency signal having a predetermined reference frequency and the extracted signal are compared in frequency.
  • the self-excited oscillation signal or the frequency of the signal corresponding to the self-excited oscillation signal is tracked to the reference frequency by comparing the self-excited oscillation frequency variable element according to the comparison result of period comparison or phase comparison. Control to be performed.
  • a self-excited oscillation frequency control method for a self-excited oscillation type class D amplifier according to the present invention is the self-excited oscillation frequency of changing the self-excited oscillation frequency of the self-excited oscillation loop to the self-excited oscillation loop of the self-excited oscillation type class D amplifier.
  • a variable element is arranged, information corresponding to the frequency or period is extracted from the self-excited oscillation signal of the self-excited oscillation type class D amplifier or a signal corresponding to the self-excited oscillation signal, and corresponds to a predetermined reference frequency or reference period And comparing the extracted information and controlling the self-excited oscillation frequency variable element according to the comparison result, thereby determining the self-excited oscillation signal or the frequency of the signal corresponding to the self-excited oscillation signal. Control to follow the reference frequency is performed.
  • FIG. 3 is a block diagram showing form 1. It is a block diagram which shows the modification which changed the extraction position of the feedback signal of the self-excited oscillation class D amplifier of Embodiment 1 shown in FIG. It is a circuit diagram which shows the specific example 1 of the modification of Embodiment 1 shown in FIG.
  • FIG. 4 is a circuit diagram of individual CMOS inverters 32 constituting the variable delay element 14 of FIG. 3.
  • FIG. 5 is a diagram showing power supply voltage versus delay time characteristics of the CMOS inverter 32 of FIG. 4.
  • FIG. 4 is a circuit diagram of the variable delay element 14 of FIG. 3.
  • FIG. 4 is an operation waveform diagram of the phase comparator 26 in FIG. 3 when the phase of the self-excited oscillation signal is delayed with respect to the reference frequency signal.
  • FIG. 4 is an operation waveform diagram of the phase comparator 26 in FIG. 3 when the phase of the self-excited oscillation signal is advanced with respect to the reference frequency signal.
  • FIG. 6 is a waveform diagram observed in a frequency phase synchronization experiment performed by making a prototype of the circuit of the first specific example of the modification of the first embodiment shown in FIG.
  • FIG. 3 shows its own position at the output position of the variable delay element 14 when no signal is input.
  • An excitation oscillation signal and a reference frequency signal are shown.
  • Another waveform diagram observed in the same frequency phase synchronization experiment shows a self-oscillation signal at the output position of the variable delay element 14 and a reference frequency signal when a 1 kHz signal is input.
  • FIG. 6 is a circuit diagram showing a specific example 3 of a modification of the first embodiment shown in FIG. 2.
  • FIG. 6 is a block diagram showing a second embodiment of a self-excited oscillation type class D amplifier according to the present invention, in which the present invention is applied to a self-excited oscillation type class D amplifier that includes an integrating circuit and a hysteresis comparator and oscillates by itself. .
  • a third embodiment of the self-excited oscillation type class D amplifier according to the present invention in which a frequency control loop 73 not accompanied by phase lock control is arranged instead of the frequency control loop constituted by the frequency phase lock loop 33 is shown.
  • FIG. FIG. 15 is an operation waveform diagram of the count value comparator 79 of FIG. 14 when the frequency of the self-excited oscillation signal is lower than the frequency of the reference frequency signal.
  • FIG. 15 is an operation waveform diagram of the count value comparator 79 of FIG. 14 when the frequency of the self-excited oscillation signal is higher than the frequency of the reference frequency signal.
  • FIG. 4 is a circuit diagram showing a modification of the circuit of FIG. 3. It is a block diagram which shows the application example 1 of the self-excited oscillation type class D amplifier of this invention.
  • FIG. 19 is a waveform diagram showing clock signals (reference frequency signals) A, B, C, and D output from the frequency divider 82 in FIG. 18. It is a block diagram which shows the application example 2 of the self-excited oscillation class D amplifier of this invention.
  • FIG. 21 is a diagram showing an example of switching contents of reference frequency signals f a and f b with respect to the reception frequency band in FIG. 20.
  • FIG. 1 shows a self-excited oscillation type class D amplifier according to Embodiment 1 of the present invention.
  • This is an application of the present invention to a self-excited oscillation type class D amplifier that self-oscillates by generating positive feedback by phase rotation of a feedback signal of a self-excited oscillation loop.
  • the input comparator 20 receives the analog audio input signal and the feedback signal input from the input terminal 21, compares the signal levels of both signals, and compares “2” of “1” and “0” according to the magnitude of both signal levels.
  • a signal that changes to a value (a PWM signal obtained by pulse-modulating an analog audio input signal) is output.
  • the output signal of the input comparator 20 is supplied to the output unit 22 through the variable delay element 14 constituting the self-excited oscillation frequency variable element.
  • the output unit 22 includes a switching element, switches the switching element with the binary signal, amplifies the binary signal, and outputs the amplified signal.
  • the PWM signal output from the output unit 22 is extracted from the audio signal by the low-pass filter 30 and supplied to the speaker 29 for sound generation.
  • the output PWM signal of the output unit 22 is fed back to the feedback input terminal of the input comparator 20 via the feedback circuit 24.
  • a self-excited oscillation loop 13 is configured by the forward path 13 a configured by the input comparator 20, the variable delay element 14, and the output unit 22, and the feedback path 13 b fed back from the output unit 22 through the feedback circuit 24 to the input comparator 20.
  • the self-excited oscillation loop 13 is negative feedback in the audible frequency band, but at a frequency sufficiently higher than the audible frequency band (for example, several hundred kHz), the phase rotation of the feedback signal with respect to the input signal occurs, and the phase rotation is 180. Self-oscillation with positive feedback at a frequency of °.
  • the variable delay element 14 outputs the input binary signal with a delay time variably delayed.
  • the delay time of the variable delay element 14 When the delay time of the variable delay element 14 is changed, the frequency at which the phase rotation of the feedback signal becomes 180 ° changes, so that the self-excited oscillation frequency changes. Therefore, conversely, if the frequency at which the phase rotation of the feedback signal becomes 180 ° fluctuates naturally due to the usage environment (temperature, power supply voltage fluctuation, etc.), aging, etc., this fluctuation should be canceled out.
  • the delay time of the variable delay element 14 the fluctuation of the self-excited oscillation frequency can be suppressed.
  • the phase comparator 26 inputs a self-excited oscillation signal (PWM signal) output from the variable delay element 14 and a clock signal (reference frequency signal) having a predetermined reference frequency (about several hundred kHz), and compares both signals in phase. , A pulse signal having a pulse width (duty ratio) corresponding to the phase difference (for example, the time difference of the rising timing) is output.
  • the loop filter (low-pass filter) 28 averages the pulse signal output from the phase comparator 26 and converts it into a DC signal corresponding to the phase difference.
  • the DC signal output from the loop filter 28 is applied as a control voltage to the variable delay element 14 to control the delay time of the variable delay element 14.
  • the delay time of the variable delay element 14 is shortened, and when the phase of the self-excited oscillation signal is advanced with respect to the reference frequency signal, the variable delay is achieved. Increase the delay time of the element 14.
  • the self-excited oscillation signal is synchronized in frequency and phase with the reference frequency signal. That is, the phase comparator 26, the loop filter 28, and the self-excited oscillation loop 13 constitute a frequency phase locked loop (PLL circuit) 33 having the self-excited oscillation loop 13 as a VCO (voltage controlled oscillator).
  • PLL circuit frequency phase locked loop
  • the self-excited oscillation signal input from the output unit 22 can be used as the self-excited oscillation signal input to the phase comparator 26 instead of the self-excited oscillation signal output from the variable delay element 14.
  • the phase comparator 26 instead of inputting the PWM-modulated self-excited oscillation signal as it is, the phase comparator 26 generates and inputs a pulse signal having a constant duty ratio synchronized with the PWM-modulated self-excited oscillation signal. You can also.
  • a pulse signal with a constant duty ratio can be generated, for example, by appropriately dividing (for example, dividing by 2) the PWM-modulated self-excited oscillation signal.
  • the self-excited oscillation frequency can be controlled to the target frequency.
  • a PLL circuit that compares the phase of a PWM-modulated self-excited oscillation signal with a pulse signal obtained by dividing the output signal of a VCO provided separately and controls the oscillation frequency of the VCO so that both pulse signals are phase-synchronized. By newly providing, a pulse signal obtained by dividing the output signal of the VCO can be generated as a pulse signal having a constant duty ratio and used in place of a PWM-modulated self-excited oscillation signal.
  • a signal corresponding to (for example, synchronized with) the self-excited oscillation signal having a duty ratio of 50% regardless of the variation of the duty ratio of the self-excited oscillation signal by PWM modulation is input to the phase comparator 26. Can do.
  • FIG. 2 shows a modification of the self-excited oscillation type class D amplifier according to the first embodiment of the present invention. This is because the PWM signal output from the output unit 22 is fed back to the feedback input terminal of the input comparator 20 via the feedback circuit 24 in the embodiment of FIG. The signal from which the audible frequency range is extracted is fed back to the feedback input terminal of the input comparator 20 via the feedback circuit 24. Portions corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. According to this modification, since the low-pass filter 30 is included in the self-excited oscillation loop 13, negative feedback is applied to the nonlinear characteristic of the low-pass filter 30, and the distortion characteristic is improved. In FIG. 1 and FIG. 2, the variable delay element 14 is arranged in the forward path 13a of the self-excited oscillation loop 13, but may be arranged in the feedback path 13b (see the variable delay element and feedback circuit 66 in FIG. 12 described later).
  • FIG. 3 shows a first specific example of a modification (FIG. 2) of the self-excited oscillation type class D amplifier according to the first embodiment.
  • the variable delay element 14 is composed of a binary signal variable delay circuit formed by connecting a plurality of CMOS inverters (logic inverter circuits) 32 in cascade.
  • CMOS inverters logic inverter circuits
  • FIG. 4 a p-channel MOS-FET 34 and an n-channel MOS-FET 36 are connected to each other with their gates and drains connected to each other, power supply voltages V DD and V SS are applied to the sources, and an input terminal 38 is connected.
  • a signal is input to the gate via the drain, and an inverted signal of the input signal is output from the drain to the output terminal 40.
  • a delay time is generated between the input and the output. This delay time as shown in FIG. 5, dependent on the supply voltage V DD -V SS, a large power supply voltage V DD -V as SS small delay time. Therefore, the delay time of the CMOS inverter 32 can be arbitrarily controlled by variably controlling the power supply voltage V DD -V SS utilizing this property. Each CMOS inverter 32 can obtain a delay time of about 3 to 5 ns.
  • the CMOS inverters 32 are connected in cascade in multiple stages as shown in FIG. 6 so that the variable width of the delay time can be widely obtained. Therefore, the number of cascade connection stages of the CMOS inverter 32 can be set according to the lock range to be realized for the frequency phase locked loop 33. Further, it is set whether the number of cascade connection stages is an even number or an odd number depending on whether the output signal of the variable delay element 14 is extracted in the same phase as the input signal or in the opposite phase.
  • a variable delay circuit using a CMOS inverter is described in detail in Japanese Patent No. 2679032 related to the applicant's patent.
  • the input comparator 20 operates with positive and negative power supply voltages ⁇ BL , the analog audio input signal from the input terminal 21 is input to the non-inverting input terminal, the feedback signal is input to the inverting input terminal, and the signals of both signals The levels are compared, and a PWM signal that changes to a binary value of “1” or “0” according to the magnitude of both signal levels is output.
  • the PWM signal output from the input comparator 20 is variably delayed by the variable delay element 14 and input to the output unit 22.
  • the output unit 22 includes two MOSFETs 44 and 46 and an FET driver 48 for driving them, and operates with positive and negative power supply voltages ⁇ B H (B H > B L ).
  • the FET driver 48 has a built-in level shift circuit, level-shifts the PWM signal output from the variable delay element 14 to a voltage for driving the MOSFETs 44 and 46, and further converts and outputs the signal to drive the MOSFETs 44 and 46.
  • the MOSFETs 44 and 46 are switched by this signal.
  • the power-amplified PWM signal output from the connection point of the MOSFETs 44 and 46 is supplied to the LC low-pass filter 30 formed by the coil L1 and the capacitor C1, converted into an audio signal, and supplied to the output terminal (speaker connection terminal) 31. .
  • the output audio signal is fed back to the feedback input terminal of the input comparator 20 via a feedback circuit 24 composed of resistors R1 and R2 that determine the feedback amount and a capacitor C2 that corrects the phase characteristics.
  • the self-excited oscillation PWM signal output from the variable delay element 14 is input to the phase comparator 26.
  • the phase comparator 26 outputs the pulse signals S1 and S2 with a duty ratio corresponding to the phase difference between the reference frequency signal and the PWM signal. That is, as shown in FIG. 7, when the phase of the self-excited oscillation PWM signal is delayed with respect to the reference frequency signal, the pulse signal S1 is “0” only during the period from the rise of the reference frequency signal to the rise of the self-excited oscillation PWM signal. "1" rises to "1", and the pulse signal S2 remains “0". As shown in FIG.
  • the pulse signal S1 remains “0”, and the pulse signal S2 starts from the rising edge of the self-excited oscillation PWM signal. It rises from “0” to “1” only during the period up to the rise of the reference frequency signal.
  • These pulse signals S1 and S2 are input to the loop filter 28. Since the pulse width of the self-oscillation PWM signal output from the variable delay element 14 varies, the duty ratio of each pulse signal output from the phase comparator 26 is strictly the reference frequency signal and the self-oscillation PWM signal.
  • the average value corresponds to the phase difference
  • the voltage of the DC signal obtained by averaging the pulse signal output from the phase comparator 26 by the loop filter 28 is obtained.
  • the self-oscillation PWM signal is divided and input to the phase comparator 26 as described above, the duty ratio of each pulse signal output from the phase comparator 26 is strictly determined to be a reference frequency signal and self-oscillation. It can correspond to the phase difference with the PWM signal.
  • the loop filter 28 includes a charge pump 52.
  • the charge pump 52 is configured by cascading a current source 54, switches (MOSFETs) 56 and 58, and a current source 60 between a power source + BL and a ground potential.
  • the switches 56 and 58 are switched by pulse signals S1 and S2 (turned on when “1” and turned off when “0”).
  • a capacitor C3 is connected between the connection point of the switches 56 and 58 and the ground potential. Therefore, when switch 56 is turned on (switch 58 remains off) (when the phase of the self-oscillation PWM signal is delayed with respect to the reference frequency signal), a constant current flows into capacitor C3 during the ON period. Thus, the capacitor C3 is charged.
  • a voltage Vcont obtained by subtracting the base-emitter voltage of the transistor 62 from the voltage of the capacitor C3 is obtained at the emitter of the transistor 62.
  • This voltage V cont is output from the loop filter 28 and applied as the positive power supply voltage (V DD ) of each CMOS inverter 32 of the variable delay element 14.
  • the negative power supply voltage (V SS ) of each CMOS inverter 32 is set to the ground potential in the specific example of FIG.
  • the phase of the self-excited oscillation PWM signal is advanced with respect to the reference frequency signal, the voltage Vcont decreases, so that the delay time of each CMOS inverter 32 becomes long, and thereby the phase of the self-excited oscillation PWM signal is delayed. Is done.
  • the self-excited oscillation frequency of the frequency phase locked loop 33 is deviated from the reference frequency at the beginning of control (when the class D amplifier is turned on)
  • the self-excited oscillation frequency is captured by the frequency phase locked loop 33. If the frequency is within the range, the self-oscillation PWM signal can be pulled into a state (phase locked state) in which the frequency and phase are synchronized with the reference frequency signal.
  • the self-excited oscillation type class D amplifier (FIG. 1) of the first embodiment can also be configured in the same manner as the specific example of FIG. 3 except for the extraction position of the feedback path 13b.
  • the speaker output voltage of the output terminal 31 is 0 V) and the signal of 1 kHz is input (output) Regarding the speaker output voltage at the terminal 31, the waveform of the reference frequency signal and the waveform of the self-oscillation PWM signal output from the variable delay element 14 were observed.
  • FIGS. FIG. 9 shows a waveform when no signal is input
  • FIG. 10 shows a waveform when a 1 kHz signal is input.
  • the self-oscillation PWM signal is phase-locked to the reference frequency signal in a phase-locked state.
  • FIG. 11 shows a specific example 2 of a modification (FIG. 2) of the self-excited oscillation type class D amplifier according to the first embodiment.
  • the variable delay element 14 is configured by a variable time constant circuit using an RC series circuit. By variably controlling the time constant of the variable delay element 14, the delay time of the PWM signal passing through this circuit is variably controlled. Portions corresponding to those in the specific example of FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
  • the PWM signal output from the input comparator 20 is input to the variable delay element 14 via the inverter buffer 64.
  • the variable delay element 14 includes a series connection circuit of a resistor R3, a capacitor C10, and a varicap diode C11.
  • the varicap diode C11 the output voltage (the voltage of the capacitor C3) V cont of the loop filter 28 is applied as a reverse voltage through a high resistance R B.
  • the capacity of the varicap diode C11 decreases as the reverse voltage Vcont increases.
  • the phase of the self-excited oscillation PWM signal is advanced with respect to the reference frequency signal, the voltage V cont of the capacitor C3 decreases, so that the capacity of the varicap diode C11 increases, whereby the time constant of the variable delay element 14 is As a result, the phase of the self-excited oscillation PWM signal is delayed. As a result of this control, the self-excited oscillation PWM signal is synchronized in frequency and phase with the reference frequency signal.
  • the output signal of the self-excited oscillation signal output from the variable delay element 14 is input to the output unit 22 via the inverter buffer 80.
  • FIG. 12 shows a third specific example of the modification (FIG. 2) of the self-excited oscillation type class D amplifier according to the first embodiment.
  • the variable delay element 14 composed of a variable time constant circuit using the RC series circuit of FIG. 11 is arranged in the feedback path 13 b instead of being arranged in the forward path 13 a of the self-excited oscillation loop 13 and integrated with the feedback circuit 24. It has become. Portions corresponding to those in FIG. 11 are denoted by the same reference numerals, and description thereof is omitted.
  • the variable delay element and feedback circuit 66 includes resistors R1 and R2 connected in series between the output terminal 31 and the ground potential, a series connection circuit of a capacitor C2 and a resistor R4 connected in parallel to the resistor R1, and resistors R1 and R2.
  • the capacitor C10 and the varicap diode C11 are connected in series between the connection point and the ground potential.
  • the feedback amount and the phase correction amount of the self-excited oscillation loop 13 are set by the variable delay element and the feedback circuit 66.
  • the varicap diode C11, the output voltage (the voltage of the capacitor C3) V cont of the loop filter 28 is applied as reverse voltage through a high resistance R B.
  • the capacitance of the varicap diode C11 is changed by the reverse voltage Vcont , the variable delay element and the time constant of the feedback circuit 66 are controlled, and the delay amount of the self-excited oscillation loop 13 is controlled to a predetermined value. That is, when the phase of the self-excited oscillation PWM signal is delayed with respect to the reference frequency signal, the voltage V cont of the capacitor C3 rises, so that the capacitance of the varicap diode C11 decreases, and thereby the variable delay element and the feedback circuit 66 The time constant is shortened and the phase of the self-oscillation PWM signal is advanced.
  • FIG. 13 shows a self-excited oscillation type class D amplifier according to Embodiment 2 of the present invention.
  • This is a self-excited self-excited system comprising an integrating circuit that integrates an analog input signal and a feedback signal of a self-excited oscillation loop, and a hysteresis comparator that inputs the output signal of the integrating circuit and outputs a binary signal.
  • the present invention is applied to an oscillation type class D amplifier.
  • This type of self-oscillation type class D amplifier self-oscillates at a frequency corresponding to the inversion speed of the hysteresis comparator determined by the relationship between the charge / discharge speed of the integration circuit and the threshold value of the hysteresis comparator. Portions corresponding to those in FIGS. 3, 11, and 12 are denoted by the same reference numerals, and description thereof is omitted.
  • the reference voltage of the hysteresis comparator disposed in the self-excited oscillation type class D amplifier is variably controlled to a voltage value obtained by calculating the input signal voltage value and the drive voltage value of the power amplifier. In contrast, the oscillation frequency is stabilized in this embodiment.
  • the reference voltage of the hysteresis comparator 72 is variably controlled by the output voltage of the loop filter 28 to stabilize the oscillation frequency.
  • the analog audio input signal is input from the input terminal 21 and supplied to the integration circuit 68.
  • the integrating circuit 68 is configured by inputting an input signal to the non-inverting input terminal of the operational amplifier 70, grounding the inverting input terminal via a resistor R5, and connecting a capacitor C12 between the inverting input terminal and the output terminal.
  • the output terminal of the output unit 22 is connected to the inverting input terminal of the operational amplifier 70 through the resistor R6.
  • the output signal of the integration circuit 68 is input to the hysteresis comparator 72.
  • the hysteresis comparator 72 includes two comparators 74 and 76.
  • the output signal of the integration circuit 68 is input to the non-inverting input terminal of the comparator 74 and the inverting input terminal of the comparator 76.
  • a variable voltage V h obtained by dividing the output voltage V cont of the loop filter 28 by the resistors R7 and R8 is input to the inverting input terminal of the comparator 74 as one reference voltage (threshold voltage).
  • the non-inverting input terminal of the comparator 76 is connected to the ground potential, whereby a fixed voltage 0 V is input to the non-inverting input terminal as the other reference voltage (threshold voltage). Therefore, the hysteresis comparator 72 is supplied with a difference voltage V h between the two reference voltages as a hysteresis voltage.
  • the output signals of the comparators 74 and 76 are input to an S (set) input terminal and an R (reset) input terminal of an SR flip-flop circuit (hereinafter referred to as “SR-FF circuit”) 78, respectively.
  • the output signal (PWM signal) at the Q output terminal of the SR-FF circuit 78 is input to the FET driver 48 of the output unit 22.
  • the FET driver 48 switches the output MOSFETs 44 and 46 in accordance with the PWM signal to amplify the power of the PWM signal.
  • the PWM signal output from the output unit 22 is extracted from the audio signal by the low-pass filter 30 and supplied to the speaker 29 for sound generation.
  • the output signal of the output unit 22 is fed back to the integrating circuit 68 through the feedback path 13b.
  • the self-excited oscillation operation of the self-excited oscillation type class D amplifier of FIG. 13 is realized as follows.
  • Analog input signal V in is assumed to be 0V (no signal) at the beginning.
  • the MOSFET 44 is on, and the MOSFET 46 is off, the capacitor C12 is charged in the ⁇ direction with the current of + B H / R6, and the input signal of the hysteresis comparator 72 The voltage gradually decreases.
  • the period during which the MOSFET 44 is on is longer than the period during which the MOSFET 46 is on. Therefore, the duty ratio of the PWM signal output from the output unit 22 is higher than 50%.
  • the analog input signal V in is - when the, at the Q output of the SR-FF circuit 78 is "H”, MOSFET 44 is turned on, in a period where MOSFET46 is off, capacitor C12 substantially (+ B H / R6) + (V in / R5) is charged in the negative direction, and during the period when the Q output of the SR-FF circuit 78 is “L”, the MOSFET 44 is off, and the MOSFET 46 is on, the capacitor C12 is almost The battery is charged in the + direction with a current of ( ⁇ B H / R6) + (V in / R5). Therefore, the speed at which the capacitor C12 is charged in the ⁇ direction becomes faster than the speed at which the capacitor C12 is charged in the + direction.
  • the period in which the MOSFET 44 is on is shorter than the period in which the MOSFET 46 is on. Therefore, the duty ratio of the PWM signal output from the output unit 22 is lower than 50%. In this way, PWM signal is output having a duty ratio corresponding to the level of the analog input signal V in from the output unit 22.
  • the operation of stabilizing the self-excited oscillation frequency of the self-excited oscillation type class D amplifier of FIG. 13 is realized as follows.
  • the phase comparator 26 receives the self-oscillation PWM signal output from the hysteresis comparator 72 and a clock signal (reference frequency signal) having a predetermined reference frequency (several hundreds of kHz), compares both signals, and compares the phase difference between them.
  • a pulse signal having a pulse width (duty ratio) according to (for example, a time difference in rising timing) is output.
  • the loop filter 28 averages the pulse signal output from the phase comparator 26 and converts it into a DC signal corresponding to the phase difference. In contrast to the loop filter 28 of FIGS. 3, 11, and 12, the loop filter 28 of FIG.
  • the phase of the self-excited oscillation PWM signal is delayed with respect to the reference frequency signal, the hysteresis voltage V h is decreased, so that the inversion period of the hysteresis comparator 72 is shortened.
  • the phase of the hysteresis comparator 72 is advanced, the hysteresis voltage V h increases, so that the inversion period of the hysteresis comparator 72 becomes longer.
  • the self-excited oscillation PWM signal is synchronized in frequency and phase with the reference frequency signal. That is, the phase comparator 26, the loop filter 28, and the self-excited oscillation loop 13 constitute a frequency phase locked loop 33 having the self-excited oscillation loop 13 as a VCO. As a result, the self-excited oscillation frequency of the self-excited oscillation loop 13 is stabilized with high accuracy.
  • FIG. 14 shows a self-excited oscillation type class D amplifier according to Embodiment 3 of the present invention.
  • a frequency control loop 73 without phase synchronization control is arranged instead of the frequency control loop constituted by the frequency phase synchronization loop 33. Portions corresponding to those in FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
  • the frequency control loop 73 replaces the phase comparator 26 of FIG. 3 with a frequency counter 75 that repeats counting the number of pulses of the reference frequency signal every predetermined time T, and the number of pulses of the self-excited oscillation PWM signal every predetermined time T.
  • Frequency counter 77 which repeats the counting of the counter, and final count values A and B of the frequency counters 75 and 77 at every predetermined time T (the count value A is information corresponding to the reference frequency, and the count value B is the frequency of the self-oscillation PWM signal) And a count value comparator 79 for outputting pulse signals S1 and S2 having a pulse width (duty ratio) corresponding to the difference between the count values A and B of the two signals.
  • A> B when the frequency of the self-excited oscillation PWM signal is lower than the frequency of the reference frequency signal
  • the pulse signal S1 has a count value A (A1 ⁇ A2 ⁇ A3 ⁇ ...
  • B rises from “0” to “1” only for a time corresponding to the difference between B (or for a predetermined fixed time), and the pulse signal S2 remains “0”.
  • a ⁇ B when the frequency of the self-excited oscillation PWM signal is higher than the frequency of the reference frequency signal, as shown in FIG. 16, the pulse signal S1 remains “0” and the pulse signal S2 is It rises from “0” to “1” only for a time corresponding to the difference between the count values A and B (or for a predetermined fixed time).
  • pulse signals S1 and S2 are input to the loop filter 28 and averaged as in the circuit of FIG. 3, and the voltage V cont output from the loop filter 28 is set to the positive value of each CMOS inverter 32 of the variable delay element 14.
  • the delay time of the variable delay element 14 is variably controlled by being applied as the side power supply voltage (V DD ). As a result of this control, the frequency of the self-excited oscillation PWM signal is controlled to match or approach the frequency of the reference frequency signal.
  • the frequency of the self-excited oscillation PWM signal does not completely match the frequency of the reference frequency signal, even if multiple self-excited oscillation type class D amplifiers are operated simultaneously at a short distance from each other, If it is a beat lower than the audible frequency, it does not cause a problem in the sense of hearing.
  • a period counter (the count value is information corresponding to the reference period) for measuring the period of the reference frequency signal is arranged instead of the frequency counter 75, and the self-excited oscillation PWM signal is substituted for the frequency counter 77.
  • the frequency control loop 73 can also be configured by arranging a period counter (the count value is information corresponding to the period of the self-excited oscillation PWM signal).
  • the number of pulses of the reference frequency signal is counted by the frequency counter 75 to obtain information corresponding to the reference frequency.
  • the information or reference corresponding to the reference frequency is used from the beginning without using the reference frequency signal and the counter 75.
  • Information corresponding to the period can be given as fixed numerical information.
  • the frequency counters (or period counters) 75 and 77 and the count value comparator 79 of FIG. 14 are arranged (or the reference) instead of the phase comparator 26.
  • the frequency signal and the frequency counter 75 by providing information corresponding to the reference frequency or information corresponding to the reference period as fixed numerical information), a frequency control loop without phase synchronization control can be configured.
  • FIG. 3 A modification of the circuit of FIG. 3 is shown in FIG.
  • the input comparator 20 can easily compare the signal levels of the input signal and the feedback signal.
  • the accuracy of PWM modulation by the input comparator 20 is improved, and audio signal characteristics (distortion characteristics, etc.) can be improved.
  • an amplifier is inserted into the input of the self-excited oscillation loop 13 (before the input comparator 20) in the circuit of FIG.
  • the gain of the self-excited oscillation frequency band also increases, and as a result, self-excited oscillation As a result, the self-excited oscillation frequency changes due to fluctuations in the oscillation conditions. Therefore, in the circuit of FIG. 17, by inserting an integration circuit instead of a wide-band amplifier at the input of the self-excited oscillation loop 13, the gain is increased for the audio band and the gain is varied for the self-excited oscillation frequency band. I try not to let you.
  • an analog audio input signal input from the input terminal 21 is input to the input integration circuit 100.
  • the input integrating circuit 100 is configured by inputting an analog audio input signal to the non-inverting input terminal of the operational amplifier 102, grounding the inverting input terminal via a resistor R2, and connecting a capacitor C13 between the inverting input terminal and the output terminal. Is done.
  • a feedback signal from the low-pass filter 30 is fed back to the inverting input terminal of the operational amplifier 102.
  • the input integration circuit 100 increases the gain with respect to the band of the analog audio input signal (for example, 20 kHz or less), and does not change the gain with respect to the self-excited oscillation frequency band (for example, several hundred kHz) (almost gain 1). Is set.
  • the capacitor C13 of the input integrating circuit 100 and the capacitor C2 of the feedback path 13b of the self-excited oscillation loop 13 are set to substantially the same value. You only have to set it.
  • the input integration circuit 100 having such characteristics into the input of the self-excited oscillation loop 13
  • the oscillation conditions of the self-excited oscillation are not changed compared to the case where the input integration circuit 100 is not provided (the circuit of FIG. 3).
  • the gain can be increased with respect to the audio band as compared with the circuit of FIG.
  • the output signal of the input integration circuit 100 is input to the non-inverting input terminal of the comparator 20 (the same as the comparator 20 in FIG. 3).
  • the inverting input terminal of the comparator 20 is grounded. Since the signal waveform of the audio band component included in the input signal of the comparator 20 is increased by the input integration circuit 100, the accuracy of PWM modulation by the comparator 20 is improved, and the audio signal characteristics (distortion characteristics, etc.) are improved. On the other hand, since the self-excited oscillation frequency band component included in the input signal of the comparator 20 passes through the input integrating circuit 100 with a gain of approximately 1, the oscillation conditions for self-excited oscillation are not changed. Therefore, adverse effects such as a change in the self-excited oscillation frequency do not occur. In the circuit of FIG. 17, the configuration and operation other than those described above are the same as those of the circuit of FIG. 3, and portions corresponding to those in FIG.
  • the self-excited oscillation PWM signal can be phase-synchronized with the reference frequency signal, so that a plurality of self-excited oscillation type class D amplifiers are close to each other.
  • the output switching elements of each class D amplifier are simultaneously turned on and off, instead of preventing the generation of beat sounds, which may increase the peak level of switching noise.
  • the frequency phase synchronization state is temporarily canceled at the time of a large output where the beat sound is inconspicuous, and the self-oscillation frequency is made different for each D-class amplifier, thereby varying the switching timing of the switching element.
  • EMC Electro-Magnetic Compatibility
  • the switching timing of the switching elements can be varied to take measures against EMC.
  • the frequency control loop is configured by a frequency phase locked loop
  • the reference frequency signals whose phases are shifted from each other between the class D amplifiers
  • the class D amplifiers can be connected to each other while maintaining the frequency phase locked state.
  • EMC countermeasures by shifting the switching timing of the output switching element. A system configuration example of this last countermeasure is shown in FIG. A reference clock signal having a predetermined frequency is generated from the clock oscillator 81.
  • This reference clock signal is frequency-divided by a frequency divider circuit 82, and the phases are shifted from each other by a plurality of delay circuits. As shown in FIG. 19, the frequency is the same and the phase is a predetermined interval (in this example, 90 °). ) Are converted into a plurality of clock signals (reference frequency signals) A, B, C, and D that are shifted at the same time.
  • Self-excited oscillation type class D amplifiers 84A, 84B, 84C, 84D are self-excited oscillation type class D amplifiers of the same configuration according to the present invention.
  • Each of the class D amplifiers 84A, 84B, 84C, 84D is driven in a frequency-phase-locked loop with the self-excited oscillation PWM signal being frequency-phase-synchronized with the inputted reference frequency signals A, B, C, D.
  • the switching timings of the output switching elements of the class D amplifiers 84A, 84B, 84C, and 84D are shifted from each other, so that switching noise is dispersed and the peak level of the noise is reduced.
  • the oscillation frequency of a class D amplifier is often set to about several hundred kHz.
  • the reception frequency is automatically scanned (automatically up or down) to broadcast stations.
  • searching there is a problem of tuning to the switching frequency and the harmonic frequency corresponding to its harmonic. Therefore, conventionally, in the separately excited oscillation type D audio amplifier combined with the auto-tuning AM tuner, when the auto-scan operation is performed, the reception frequency at each time point is not overlapped with the switching frequency and its harmonic frequency. The switching frequency is switched according to the reception frequency.
  • FIG. 20 shows a configuration example of a tuner-mounted amplifier in which an auto-tuning AM tuner is mounted on the self-excited oscillation type class D amplifier according to the present invention.
  • a reference clock signal having a predetermined frequency is generated from the clock oscillator 86. This reference clock signal is supplied to the tuner control microcomputer 88 and used as an operation clock. The reference clock signal is supplied to the AM tuner unit 90.
  • the AM tuner unit 90 divides the reference clock signal based on a command from the tuner control microcomputer 88 and generates a local oscillation signal having an arbitrary frequency by a PLL frequency synthesizer. The reception frequency is determined by the frequency of the local oscillation signal.
  • the frequency dividing circuit 92 divides the reference clock signal to generate reference frequency signals f a and f b having two types of high and low frequencies.
  • the switch 94 selectively selects the reference frequency signals f a and f b according to a command from the tuner control microcomputer 88 and supplies the selected frequency signals to the self-excited oscillation type class D amplifier 96 according to the present invention.
  • the class D amplifier 96 receives the analog signal demodulated by the AM tuner unit 90, performs class D amplification by the class D amplification unit 98, extracts and outputs the audio signal by the low-pass filter 30, and supplies it to the speaker.
  • the class D amplifier 96 receives the reference frequency signal selected by the switch 94, and the phase comparator 26 compares the phase of the reference frequency signal with the self-excited oscillation PWM signal output from the class D amplification unit 98.
  • the comparison output is averaged by the loop filter 28 and supplied to the class D amplification unit 98 to control the self-excited oscillation frequency and phase of the class D amplification unit 98, and the self-oscillation PWM signal is set to the reference frequency signal. Synchronize.
  • the tuner control microcomputer 88 selectively selects the reference frequency signals f a and f b according to the reception frequency so that the switching frequency and its harmonic frequency do not enter the band in the vicinity of the reception frequency, and the class D amplifier
  • the reference frequency signal is ⁇ 540kHz ⁇ 900kHz more than the band: f a ⁇ Band from 900 kHz to 1200 kHz: f b ⁇ 1200kHz of ultra ⁇ 1600kHz band: f a To switch to.
  • the frequency control loop is configured by a frequency phase locked loop.
  • the present invention is applied to a class D amplifier for audio.
  • the present invention can also be applied to a class D amplifier other than for audio.
  • a self-excited oscillation class D amplifier capable of stabilizing the self-excited oscillation frequency and a self-excited oscillation frequency control method for the self-excited oscillation class D amplifier.
  • a class D audio amplifier combined with an auto-tuning AM tuner.

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Abstract

　自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素を配置する。自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号と所定の基準周波数を有する基準周波数信号とを周波数比較もしくは周期比較または位相比較する。あるいは、自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号の周波数または周期に相当する情報と所定の基準周波数または基準周期に相当する情報とを比較する。その比較結果に応じて自励発振周波数可変要素を制御することにより、自励発振信号または該自励発振信号に対応した信号の周波数を基準周波数信号の周波数に追随させる。

Description

自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法
　この発明は自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法に関し、自励発振周波数を安定化できるようにしたものである。
　Ｄ級アンプには他励発振型と自励発振型がある。自励発振型は他励発振型に比べて可聴周波数での帰還量を大きくできるためオーディオ性能面で有利である。自励発振型Ｄ級アンプは自励発振ループを具えて自励発振する。自励発振ループに自励発振を生じさせる方式として、自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振するもの、アナログ入力信号と自励発振ループの帰還信号を積分する積分回路と該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものなどがある。前者の自励発振方式を採用した従来技術として例えば下記特許文献１～３に記載されたものがあり、後者の自励発振方式を採用した従来技術として例えば下記特許文献４に記載されたものがある。
　自励発振型は使用環境（温度、電源電圧変動等）、経年変化等で発振周波数が変動するため、複数台を近くで同時に動作させるとビート音（うなり）が出やすい。そこで、特許文献３，４では、自励発振型Ｄ級アンプの発振周波数の安定化を図る手法が提案されている。すなわち特許文献３に記載の技術では自励発振型Ｄ級アンプの回路の途中に外部発振器の信号を注入して、自励発振型Ｄ級アンプの発振周波数を強制的にこの外部発振器の周波数に同期（注入同期）させて、該発振周波数を安定化させるようにしている。特許文献４に記載の技術では自励発振型Ｄ級アンプ内に配置されているヒステリシスコンパレータの基準電圧を、入力信号電圧値と電力増幅器の駆動電圧値との演算により求めた電圧に可変制御して発振周波数を安定化させるようにしている。
日本国特開昭５２－１１２２６０号公報（第３図） 国際公開第０３０９０３４３号（日本国特表２００５－５２３６３１号公報） 日本国特開２００５－２６９５８０号公報（図１） 日本国特許第３３６６６７７号公報（図２）
　この発明は前記従来技術とは異なる手法で自励発振周波数を安定化できるようにした自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法を提供しようとするものである。
　この発明の自励発振型Ｄ級アンプは、自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素と、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる（両周波数を完全に一致させることに限らない）制御を行う周波数制御ループとを具備するものである。これによれば、自励発振型Ｄ級アンプの自励発振ループを可変発振器とする周波数制御ループを構成することにより、自励発振信号または該自励発振信号に対応した信号の周波数を基準周波数信号の周波数に追随させて、自励発振型Ｄ級アンプの発振周波数を安定化することができる。
　この発明の自励発振型Ｄ級アンプにおいて、前記周波数制御ループは、例えば、前記取り出した信号の周波数および位相を前記基準周波数信号に同期させる周波数位相同期ループとして構成することができる。これによれば、自励発振信号または該自励発振信号に対応した信号を基準周波数信号に周波数位相同期させることができる。周波数位相同期ループは、例えば、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号と前記基準周波数信号とを位相比較し、その比較結果に応じたデューティ比のパルス信号を出力する位相比較器と、前記位相比較器から出力されるパルス信号を平滑して、該平滑した電圧に応じて前記自励発振周波数可変要素を制御して、前記自励発振信号または該自励発振信号に対応した信号を前記基準周波数信号に周波数位相同期させる制御を行うループフィルタとを具備して構成することができる。
　この発明の自励発振型Ｄ級アンプにおいて、前記周波数制御ループは、例えば、位相同期制御を伴わない周波数制御ループとして構成することもできる。
　この発明の自励発振型Ｄ級アンプは、自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素と、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループとを具備するものである。これによれば、自励発振型Ｄ級アンプの自励発振ループを可変発振器とする周波数制御ループを構成することにより、自励発振信号または該自励発振信号に対応した信号の周波数を基準周波数に追随させて、自励発振型Ｄ級アンプの発振周波数を安定化することができる。ここで基準周波数または基準周期に相当する情報は、基準周波数信号から計測して得るほか、基準周波数信号を用いずにはじめから数値情報として与えることができる。
　この発明の自励発振型Ｄ級アンプは、例えば、前記自励発振型Ｄ級アンプが前記自励発振ループの帰還信号の位相回転による正帰還により自励発振するものであり、前記自励発振周波数可変要素が前記自励発振ループに配置された可変遅延要素であり、前記周波数制御ループが前記比較結果に応じて前記可変遅延要素の遅延量を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものとして構成することができる。この場合前記可変遅延要素は、例えば、前記自励発振ループのＰＷＭ信号が流れる経路中に配置された論理インバータ回路を具えて構成し、前記前記周波数制御ループは前記論理インバータ回路の動作電源電圧を可変制御して該論理インバータ回路の遅延量を制御するものとして構成することができる。また前記可変遅延要素は、前記自励発振ループに配置された可変時定数回路を具えて構成し、前記周波数制御ループは前記可変時定数回路の時定数を可変制御して該可変時定数回路の遅延量を制御するものとして構成することもできる。
　またこの発明の自励発振型Ｄ級アンプは、例えば、前記自励発振型Ｄ級アンプがアナログ入力信号および前記自励発振ループの帰還信号を積分する積分回路と、該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものであり、前記自励発振周波数可変要素が前記ヒステリシスコンパレータであり、前記周波数制御ループが前記比較結果に応じて前記ヒステリシスコンパレータの基準電圧を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものとして構成することもできる。
　この発明の自励発振型Ｄ級アンプの自励発振周波数制御方法は、自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素を配置し、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである。
　この発明の自励発振型Ｄ級アンプの自励発振周波数制御方法は、自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素を配置し、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである。
自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用した、この発明の自励発振型Ｄ級アンプの実施の形態１を示すブロック図である。 図１に示す実施の形態１の自励発振型Ｄ級アンプの帰還信号の取り出し位置を変更した変形例を示すブロック図である。 図２に示す実施の形態１の変形例の具体例１を示す回路図である。 図３の可変遅延要素１４を構成する個々のＣＭＯＳインバータ３２の回路図である。 図４のＣＭＯＳインバータ３２の電源電圧対遅延時間特性を示す線図である。 図３の可変遅延要素１４の回路図である。 図３の位相比較器２６の動作波形図で、基準周波数信号に対して自励発振信号の位相が遅れているときのものである。 図３の位相比較器２６の動作波形図で、基準周波数信号に対して自励発振信号の位相が進んでいるときのものである。 図３に示す実施の形態１の変形例の具体例１の回路を試作して行った周波数位相同期実験で観測された波形図で、無信号入力時の可変遅延要素１４の出力位置での自励発振信号と、基準周波数信号を示す。 同周波数位相同期実験により観測された別の波形図で、１ｋＨｚの信号を入力したときの可変遅延要素１４の出力位置での自励発振信号と、基準周波数信号を示す。 図２に示す実施の形態１の変形例の具体例２を示す回路図である。 図２に示す実施の形態１の変形例の具体例３示す回路図である。 積分回路とヒステリシスコンパレータとを具えて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用した、この発明の自励発振型Ｄ級アンプの実施の形態２を示すブロック図である。 図３の回路において、周波数位相同期ループ３３で構成した周波数制御ループに代えて、位相同期制御を伴わない周波数制御ループ７３を配置したこの発明の自励発振型Ｄ級アンプの実施の形態３を示すブロック図である。 図１４のカウント値比較器７９の動作波形図で、基準周波数信号の周波数に対して自励発振信号の周波数が低いときのものである。 図１４のカウント値比較器７９の動作波形図で、基準周波数信号の周波数に対して自励発振信号の周波数が高いときのものである。 図３の回路の変形例を示す回路図である。 この発明の自励発振型Ｄ級アンプの応用例１を示すブロック図である。 図１８の分周回路８２から出力されるクロック信号（基準周波数信号）Ａ，Ｂ，Ｃ，Ｄを示す波形図である。 この発明の自励発振型Ｄ級アンプの応用例２を示すブロック図である。 図２０における受信周波数帯域に対する基準周波数信号ｆa、ｆbの切り換え内容の一例を示す線図である。
《実施の形態１》
　この発明の実施の形態１に係る自励発振型Ｄ級アンプを図１に示す。これは自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用したものである。入力コンパレータ２０は、入力端子２１から入力されるアナログオーディオ入力信号と帰還信号を入力し、両信号の信号レベルを比較して、両信号レベルの大小に応じて”１”、”０”の２値に変化する信号（アナログオーディオ入力信号をパルス幅変調したＰＷＭ信号となる）を出力する。入力コンパレータ２０の出力信号は、自励発振周波数可変要素を構成する可変遅延要素１４を経て出力部２２に供給される。出力部２２はスイッチング素子を具え、該スイッチング素子を前記２値信号でスイッチングして、該２値信号を電力増幅して出力する。出力部２２から出力されるＰＷＭ信号はローパスフィルタ３０でオーディオ信号が抽出されてスピーカ２９に供給されて発音される。また出力部２２の出力ＰＷＭ信号はフィードバック回路２４を経て入力コンパレータ２０の帰還入力端に帰還入力される。入力コンパレータ２０、可変遅延要素１４、出力部２２で構成される往路１３ａと、出力部２２からフィードバック回路２４を経て入力コンパレータ２０に帰還する帰還路１３ｂとで自励発振ループ１３を構成する。自励発振ループ１３は可聴周波数帯では、負帰還となっているが、可聴周波数帯よりも十分に高い周波数（例えば数１００ｋＨｚ）では、入力信号に対する帰還信号の位相回転が生じ、位相回転が１８０°となる周波数で、正帰還となって、自励発振する。可変遅延要素１４は、入力される２値信号を遅延時間を可変に遅延して出力する。可変遅延要素１４の遅延時間を変化すると、帰還信号の位相回転が１８０°となる周波数が変化するので、自励発振周波数が変化する。したがって、逆に、使用環境（温度、電源電圧変動等）、経年変化等が原因して、帰還信号の位相回転が１８０°となる周波数が自然に変動する場合には、この変動を打ち消すように可変遅延要素１４の遅延時間を変化させることにより、自励発振周波数の変動を抑制することができる。
　位相比較器２６は可変遅延要素１４から出力される自励発振信号（ＰＷＭ信号）と所定の基準周波数（数１００ｋＨｚ程度）のクロック信号（基準周波数信号）を入力し、両信号を位相比較して、その位相差（例えば立ち上がりタイミングの時間差）に応じたパルス幅（デューティ比）を有するパルス信号を出力する。ループフィルタ（ローパスフィルタ）２８は位相比較器２６から出力されるパルス信号を平均化して、該位相差に応じた直流信号に変換する。ループフィルタ２８から出力される直流信号は可変遅延要素１４に制御電圧として印加されて、可変遅延要素１４の遅れ時間を制御する。すなわち基準周波数信号に対して自励発振信号の位相が遅れているときは可変遅延要素１４の遅れ時間を短くし、基準周波数信号に対して自励発振信号の位相が進んでいるときは可変遅延要素１４の遅れ時間を長くする。これにより自励発振信号は基準周波数信号に周波数および位相が同期する。すなわち位相比較器２６、ループフィルタ２８、自励発振ループ１３は、自励発振ループ１３をＶＣＯ（電圧制御発振器）とする周波数位相同期ループ（ＰＬＬ回路）３３を構成する。これにより自励発振ループ１３の自励発振周波数は高精度に安定化される。
　なお位相比較器２６に入力する自励発振信号は、可変遅延要素１４から出力される自励発振信号に代えて、出力部２２から出力される自励発振信号を用いることもできる。また位相比較器２６にはＰＷＭ変調された自励発振信号をそのまま入力するのに代えて、該ＰＷＭ変調された自励発振信号に同期した、デューティ比が一定のパルス信号を生成して入力することもできる。このようなデューティ比が一定のパルス信号は例えば、該ＰＷＭ変調された自励発振信号を適宜分周（例えば２分周）することにより生成することができる。この場合には、基準周波数信号の周波数は自励発振の目標周波数を分周比で割った値に設定すれば、自励発振周波数を該目標周波数に制御することができる。またＰＷＭ変調された自励発振信号と、別途設けたＶＣＯの出力信号を分周したパルス信号を位相比較して、両パルス信号が位相同期するように該ＶＣＯの発振周波数を制御するＰＬＬ回路を新たに設けることにより、該ＶＣＯの出力信号を分周したパルス信号を、該デューティ比が一定のパルス信号として生成して、ＰＷＭ変調された自励発振信号に代えて用いることができる。これらの場合にはＰＷＭ変調による自励発振信号のデューティ比の変動にかかわらずデューティ比を５０％にした、自励発振信号に対応した（例えば同期した）信号を位相比較器２６に入力することができる。
《実施の形態１の変形例》
　図２は、この発明の実施の形態１に係る自励発振型Ｄ級アンプの変形例を示す。これは図１の実施の形態が出力部２２から出力されるＰＷＭ信号をフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還したのに代えて、該ＰＷＭ信号をローパスフィルタ３０に通して可聴周波数域を抽出した信号をフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還するようにしたものである。図１と対応する部分には同一の符号を用いてその説明を省略する。本変形例によれば、ローパスフィルタ３０が自励発振ループ１３内に含まれているので、ローパスフィルタ３０の非線形特性に負帰還がかかり、歪率特性が改善される。なお図１、図２では可変遅延要素１４を自励発振ループ１３の往路１３ａに配置したが、帰還路１３ｂに配置することもできる（後述する図１２の可変遅延要素およびフィードバック回路６６参照）。
《実施の形態１の変形例の具体例１》
　図３は、実施の形態１に係る自励発振型Ｄ級アンプの変形例（図２）の具体例１を図３に示す。これは可変遅延要素１４を、複数のＣＭＯＳインバータ（論理インバータ回路）３２を縦列接続して構成してなる２値信号の可変遅延回路で構成したものである。ＣＭＯＳインバータ３２は図４に示すようにｐチャンネルＭＯＳ－ＦＥＴ３４とｎチャンネルＭＯＳ－ＦＥＴ３６をゲートどうし、ドレインどうし互いにそれぞれ接続し、ソースに電源電圧ＶDD、ＶSSをそれぞれ印加し、入力端子３８を介してゲートに信号を入力し、ドレインから出力端子４０に入力信号の反転信号を出力する。ＣＭＯＳインバータ３２においては入力と出力との間に遅延時間が生じる。この遅延時間は図５に示すように、電源電圧ＶDD－ＶSSに依存し、電源電圧ＶDD－ＶSSが小さいほど遅延時間が大きい。そこでこの性質を利用して電源電圧ＶDD－ＶSSを可変制御することによりＣＭＯＳインバータ３２の遅延時間を任意に制御することができる。ＣＭＯＳインバータ３２は１個あたり約３～５ｎｓの遅延時間が得られる。図３の可変遅延要素１４はこのＣＭＯＳインバータ３２を図６に示すように多段に縦列接続して、遅延時間の可変幅が広く得られるように構成したものである。したがってＣＭＯＳインバータ３２の縦列接続段数は、周波数位相同期ループ３３について実現しようとするロックレンジに応じて設定することができる。また可変遅延要素１４の出力信号を入力信号と同相で取り出すか逆相で取り出すかに応じて、縦列接続段数を偶数にするか奇数にするかを設定する。なおＣＭＯＳインバータを利用した可変遅延回路については、本出願人の特許に係る日本国特許第２６７９０３２号公報に詳しく説明されている。
　図３において、入力コンパレータ２０は正負電源電圧±ＢLで動作し、入力端子２１からのアナログオーディオ入力信号が非反転入力端に入力され、帰還信号を反転入力端に入力し、両信号の信号レベルを比較して、両信号レベルの大小に応じて”１”、”０”の２値に変化するＰＷＭ信号を出力する。入力コンパレータ２０から出力されたＰＷＭ信号は可変遅延要素１４で可変遅延されて、出力部２２に入力される。出力部２２は２個のＭＯＳＦＥＴ４４，４６とこれらを駆動するＦＥＴドライバ４８とを具え、正負電源電圧±ＢH（ＢH＞ＢL）で動作する。ＦＥＴドライバ４８はレベルシフト回路を内蔵し、可変遅延要素１４から出力されるＰＷＭ信号を、ＭＯＳＦＥＴ４４，４６を駆動する電圧にレベルシフトし、さらにＭＯＳＦＥＴ４４，４６を駆動する信号に変換して出力し、この信号でＭＯＳＦＥＴ４４，４６をスイッチング駆動する。ＭＯＳＦＥＴ４４，４６の接続点から出力される電力増幅されたＰＷＭ信号はコイルＬ１とコンデンサＣ１とによるＬＣローパスフィルタ３０に供給されてオーディオ信号に変換され、出力端子（スピーカ接続端子）３１に供給される。また出力オーディオ信号は帰還量を決める抵抗Ｒ１，Ｒ２と位相特性を補正するコンデンサＣ２とで構成されるフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還入力される。
　可変遅延要素１４から出力される自励発振ＰＷＭ信号は位相比較器２６に入力される。位相比較器２６は基準周波数信号とＰＷＭ信号との位相差に応じたデューティ比でパルス信号Ｓ１，Ｓ２を出力する。すなわち図７に示すように基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは、パルス信号Ｓ１は基準周波数信号の立ち上がりから自励発振ＰＷＭ信号の立ち上がりまでの期間だけ“０”から“１”に立ち上がり、パルス信号Ｓ２は“０”のままとなる。また図８に示すように基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは、パルス信号Ｓ１は“０”のままとなり、パルス信号Ｓ２は自励発振ＰＷＭ信号の立ち上がりから基準周波数信号の立ち上がりまでの期間だけ“０”から“１”に立ち上がる。これらのパルス信号Ｓ１，Ｓ２はループフィルタ２８に入力される。なお可変遅延要素１４から出力される自励発振ＰＷＭ信号はパルス幅が変動するので、位相比較器２６から出力される個々のパルス信号のデューティ比は厳密には基準周波数信号と自励発振ＰＷＭ信号との位相差に対応していないが、平均的には該位相差に対応したものとなるので、位相比較器２６から出力されるパルス信号をループフィルタ２８で平均化して得られる直流信号の電圧は、基準周波数信号と自励発振ＰＷＭ信号との位相差に対応したものとなる。また、前述のように自励発振ＰＷＭ信号を分周して位相比較器２６に入力すれば、位相比較器２６から出力される個々のパルス信号のデューティ比を厳密に基準周波数信号と自励発振ＰＷＭ信号との位相差に対応したものにすることができる。
　図３において、ループフィルタ２８はチャージポンプ５２を具えている。チャージポンプ５２は電源＋ＢLと接地電位間に電流源５４、スイッチ（ＭＯＳＦＥＴ）５６，５８、電流源６０を縦列接続して構成される。スイッチ５６，５８はパルス信号Ｓ１，Ｓ２でスイッチング（“１”でオン、“０”でオフ）される。スイッチ５６，５８の接続点と接地電位間にはコンデンサＣ３が接続されている。したがってスイッチ５６がオン（スイッチ５８はオフのまま）されたとき（基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているとき）は、そのオン期間中コンデンサＣ３に一定の電流が流れ込んでコンデンサＣ３は充電される。またスイッチ５８がオン（スイッチ５６はオフのまま）されたとき（基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるとき）は、そのオン期間中コンデンサＣ３から一定の電流が流れ出してコンデンサＣ３は放電される。これにより、コンデンサＣ３の電圧は、基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは上昇し、基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは低下する。コンデンサＣ３の電圧はトランジスタ６２のベースに印加される。トランジスタ６２のコレクタには電源電圧＋ＢHが印加される。これによりトランジスタ６２のエミッタにはコンデンサＣ３の電圧からトランジスタ６２のベース・エミッタ間電圧を差し引いた電圧Ｖcontが得られる。この電圧Ｖcontはループフィルタ２８から出力され、可変遅延要素１４の各ＣＭＯＳインバータ３２の正側電源電圧（ＶDD）として印加される。各ＣＭＯＳインバータ３２の負側電源電圧（ＶSS）は図３の具体例では接地電位とされている。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは電圧Ｖcontは上昇するので各ＣＭＯＳインバータ３２の遅延時間は短くなり（図５参照）、これにより自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは電圧Ｖcontは低下するので各ＣＭＯＳインバータ３２の遅延時間は長くなり、これにより自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、制御開始当初（Ｄ級アンプの電源投入当初）は周波数位相同期ループ３３の自励発振周波数が基準周波数からずれていても、該自励発振周波数が周波数位相同期ループ３３のキャプチャレンジ内の周波数であれば、自励発振ＰＷＭ信号を基準周波数信号に周波数および位相が同期した状態（位相ロック状態）に引き込むことができる。
　なお実施の形態１の自励発振型Ｄ級アンプ（図１）についても、帰還路１３ｂの取り出し位置以外は図３の具体例と同様に構成することができる。
《実施の形態１の変形例の具体例１の実験例》
　図３の具体例回路を試作して周波数位相同期状態が得られることを確認する実験を行った。この実験では、電源電圧を±ＢL＝±５Ｖ、±ＢH＝±１２Ｖにそれぞれ設定し、位相比較器２６に入力する基準周波数信号（クロック信号）の周波数を３８４ｋＨｚに設定した。また出力端子３１にスピーカは非接続（無負荷）で、入力端子２１に信号を入力しない場合（無信号入力。出力端子３１のスピーカ出力電圧は０Ｖ）と、１ｋＨｚの信号を入力した場合（出力端子３１のスピーカ出力電圧は０．３Ｖ）について、基準周波数信号の波形と可変遅延要素１４から出力される自励発振ＰＷＭ信号の波形を観測した。観測結果を図９、図１０に示す。図９は無信号入力時の波形、図１０は１ｋＨｚの信号を入力したときの波形である。いずれの場合も、自励発振ＰＷＭ信号が基準周波数信号に位相ロック状態に引き込まれて位相同期していることがわかる。
《実施の形態１の変形例の具体例２》
　実施の形態１の自励発振型Ｄ級アンプの変形例（図２）の具体例２を図１１に示す。これは可変遅延要素１４をＲＣ直列回路による可変時定数回路で構成したものである。可変遅延要素１４の時定数を可変制御することにより、この回路を通過するＰＷＭ信号の遅延時間を可変制御している。図３の具体例と対応する部分には同一の符号を用いてその説明を省略する。入力コンパレータ２０から出力されるＰＷＭ信号はインバータバッファ６４を介して可変遅延要素１４に入力される。可変遅延要素１４は抵抗Ｒ３、コンデンサＣ１０、バリキャップダイオードＣ１１の直列接続回路で構成される。バリキャップダイオードＣ１１には、ループフィルタ２８の出力電圧（コンデンサＣ３の電圧）Ｖcontが高抵抗ＲBを介して逆電圧として印加されている。バリキャップダイオードＣ１１は逆電圧Ｖcontが高くなるほど容量が減少する。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはコンデンサＣ３の電圧Ｖcontは上昇するのでバリキャップダイオードＣ１１の容量は減少し、これにより可変遅延要素１４の時定数は短くなって自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはコンデンサＣ３の電圧Ｖcontは低下するのでバリキャップダイオードＣ１１の容量は増大し、これにより可変遅延要素１４の時定数は長くなって自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。可変遅延要素１４から出力される自励発振信号の出力信号は、インバータバッファ８０を介して出力部２２に入力される。
《実施の形態１の変形例の具体例３》
　図１２は、実施の形態１に係る自励発振型Ｄ級アンプの変形例（図２）の具体例３を図１２に示す。これは図１１のＲＣ直列回路による可変時定数回路で構成した可変遅延要素１４を、自励発振ループ１３の往路１３ａに配置するのに代えて、帰還路１３ｂに配置すると共にフィードバック回路２４と一体化したものである。図１１と対応する部分には同一の符号を用いてその説明を省略する。可変遅延要素およびフィードバック回路６６は、出力端子３１と接地電位間に直列接続された抵抗Ｒ１，Ｒ２と、抵抗Ｒ１に並列接続された、コンデンサＣ２と抵抗Ｒ４の直列接続回路と、抵抗Ｒ１，Ｒ２の接続点と接地電位間に直列接続されたコンデンサＣ１０とバリキャップダイオードＣ１１とで構成される。可変遅延要素およびフィードバック回路６６により自励発振ループ１３の帰還量と位相補正量が設定される。バリキャップダイオードＣ１１には、ループフィルタ２８の出力電圧（コンデンサＣ３の電圧）Ｖcontが高抵抗ＲBを介して逆電圧として印加される。この逆電圧ＶcontによりバリキャップダイオードＣ１１の容量が変化し、可変遅延要素およびフィードバック回路６６の時定数が制御されて、自励発振ループ１３の遅延量が所定値に制御される。すなわち基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはコンデンサＣ３の電圧Ｖcontは上昇するのでバリキャップダイオードＣ１１の容量は減少し、これにより可変遅延要素およびフィードバック回路６６の時定数は短くなって自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはコンデンサＣ３の電圧Ｖcontは低下するのでバリキャップダイオードＣ１１の容量は増大し、これにより可変遅延要素およびフィードバック回路６６の時定数は長くなって自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。なお、図１１、図１２ではＲＣ直列回路による可変時定数回路としてバリキャップダイオードを用いたＣ（コンデンサ、容量）変化形の時定数制御を行ったが、これに代えて、ＲＣ直列回路のＲ（レジスタ、抵抗）を変化させても良い。この場合、Ｒとしては、例えば、ＣｄＳ光電セル等を用いたフォトレジスタが利用できる。
《実施の形態２》
　図１３は、この発明の実施の形態２に係る自励発振型Ｄ級アンプを示す。これはアナログ入力信号と自励発振ループの帰還信号とを積分する積分回路と該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用したものである。この方式の自励発振型Ｄ級アンプは、積分回路の充放電速度とヒステリシスコンパレータの閾値との関係で決まるヒステリシスコンパレータの反転速度に応じた周波数で自励発振する。図３、図１１、図１２と対応する部分には同一の符号を用いてその説明を省略する。特許文献４に記載の技術では自励発振型Ｄ級アンプ内に配置されているヒステリシスコンパレータの基準電圧を、入力信号電圧値と電力増幅器の駆動電圧値との演算により求めた電圧値に可変制御して発振周波数を安定化させるようにしているのに対し、この実施の形態ではヒステリシスコンパレータ７２の基準電圧をループフィルタ２８の出力電圧によって可変制御して発振周波数を安定化させるようにしている。アナログオーディオ入力信号は入力端子２１から入力され積分回路６８に供給される。積分回路６８はオペアンプ７０の非反転入力端に入力信号を入力し、反転入力端を抵抗Ｒ５を介して接地し、反転入力端と出力端との間にコンデンサＣ１２を接続して構成される。出力部２２の出力端は抵抗Ｒ６を介してオペアンプ７０の反転入力端に接続されている。
　積分回路６８の出力信号はヒステリシスコンパレータ７２に入力される。ヒステリシスコンパレータ７２は２台のコンパレータ７４，７６を具えている。コンパレータ７４の非反転入力端とコンパレータ７６の反転入力端とには積分回路６８の出力信号が入力される。コンパレータ７４の反転入力端にはループフィルタ２８の出力電圧Ｖcontを抵抗Ｒ７，Ｒ８で分圧した可変の電圧Ｖhが一方の基準電圧（閾値電圧）として入力される。コンパレータ７６の非反転入力端は接地電位に接続され、これにより該非反転入力端には固定の電圧０Ｖが他方の基準電圧（閾値電圧）として入力される。したがってヒステリシスコンパレータ７２には両基準電圧の差電圧Ｖhがヒステリシス電圧として与えられている。コンパレータ７４，７６の出力信号はＳＲフリップフロップ回路（以下「ＳＲ－ＦＦ回路」）７８のＳ（セット）入力端子、Ｒ（リセット）入力端子にそれぞれ入力される。ＳＲ－ＦＦ回路７８のＱ出力端子の出力信号（ＰＷＭ信号）は出力部２２のＦＥＴドライバ４８に入力される。ＦＥＴドライバ４８はこのＰＷＭ信号に応じて出力ＭＯＳＦＥＴ４４，４６をスイッチングしてＰＷＭ信号を電力増幅する。出力部２２から出力されるＰＷＭ信号はローパスフィルタ３０でオーディオ信号が抽出されてスピーカ２９に供給されて発音される。また出力部２２の出力信号は、帰還路１３ｂを介して積分回路６８に帰還される。
　図１３の自励発振型Ｄ級アンプの自励発振動作は次のようにして実現される。初めにアナログ入力信号Ｖinが０Ｖ（無信号）であったとする。ＳＲ－ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２は＋ＢH／Ｒ６の電流で－方向に充電され、ヒステリシスコンパレータ７２の入力信号電圧が徐々に低下する。ヒステリシスコンパレータ７２の入力信号電圧が基準電圧０Ｖよりも低下するとコンパレータ７６の出力が“Ｈ”に反転し、ＳＲ－ＦＦ回路７８はリセットされて、そのＱ出力は“Ｌ”に反転する。これによりＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンに反転する。その結果コンデンサＣ１２は－ＢH／Ｒ６の電流で＋方向に充電され、ヒステリシスコンパレータ７２の入力信号電圧が徐々に上昇する。ヒステリシスコンパレータ７２の入力信号電圧が基準電圧Ｖhよりも上昇するとコンパレータ７４の出力が“Ｈ”に反転し、ＳＲ－ＦＦ回路７８はセットされて、そのＱ出力は“Ｈ”に反転する。これによりＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフに反転し、以後、以上の動作を繰り返し、自励発振する。アナログ入力信号Ｖinが０Ｖ（無信号）のときはコンデンサＣ１２が－方向に充電される速度と＋方向に充電される速度は等しいので、出力部２２から出力されるＰＷＭ信号のデューティ比は５０％となり、ローパスフィルタ３０の出力オーディオ信号の信号レベルは０Ｖとなる。
　一方、アナログ入力信号Ｖinが＋のときは、ＳＲ－ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２はほぼ（＋ＢH／Ｒ６）－（Ｖin／Ｒ５）の電流で－方向に充電され、ＳＲ－ＦＦ回路７８のＱ出力が“Ｌ”で、ＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンとなっている期間では、コンデンサＣ１２はほぼ（－ＢH／Ｒ６）－（Ｖin／Ｒ５）の電流で＋方向に充電される。したがってコンデンサＣ１２が－方向に充電される速度は＋方向に充電される速度よりも遅くなるので、ＭＯＳＦＥＴ４４がオンされている期間はＭＯＳＦＥＴ４６がオンされている期間よりも長くなる。したがって出力部２２から出力されるＰＷＭ信号のデューティ比は５０％よりも高くなる。逆に、アナログ入力信号Ｖinが－のときは、ＳＲ－ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２はほぼ（＋ＢH／Ｒ６）＋（Ｖin／Ｒ５）の電流で－方向に充電され、ＳＲ－ＦＦ回路７８のＱ出力が“Ｌ”で、ＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンとなっている期間では、コンデンサＣ１２はほぼ（－ＢH／Ｒ６）＋（Ｖin／Ｒ５）の電流で＋方向に充電される。したがってコンデンサＣ１２が－方向に充電される速度は＋方向に充電される速度よりも速くなるので、ＭＯＳＦＥＴ４４がオンされている期間はＭＯＳＦＥＴ４６がオンされている期間よりも短くなる。したがって出力部２２から出力されるＰＷＭ信号のデューティ比は５０％よりも低くなる。このようにして、出力部２２からはアナログ入力信号Ｖinのレベルに応じたデューティ比を有するＰＷＭ信号が出力される。
　図１３の自励発振型Ｄ級アンプの自励発振周波数の安定化動作は次のようにして実現される。位相比較器２６はヒステリシスコンパレータ７２から出力される自励発振ＰＷＭ信号と所定の基準周波数（数１００ｋＨｚ程度）のクロック信号（基準周波数信号）を入力し、両信号を位相比較して、その位相差（例えば立ち上がりタイミングの時間差）に応じたパルス幅（デューティ比）を有するパルス信号を出力する。ループフィルタ２８は位相比較器２６から出力されるパルス信号を平均化して、該位相差に応じた直流信号に変換する。なお図１３のループフィルタ２８は、図３、図１１、図１２のループフィルタ２８とは逆に、パルス信号Ｓ２でスイッチ５６をオン、オフし、パルス信号Ｓ１でスイッチ５８をオン、オフするものとする。これによりループフィルタ２８の出力電圧は、基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは低下し、基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは上昇する。ループフィルタ２８から出力される直流信号は抵抗Ｒ７，Ｒ８で分圧され、該分圧された電圧Ｖhがヒステリシス電圧としてヒステリシスコンパレータ７２に印加される。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはヒステリシス電圧Ｖhが低下するのでヒステリシスコンパレータ７２の反転周期が短くなり、逆に基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはヒステリシス電圧Ｖhが上昇するのでヒステリシスコンパレータ７２の反転周期が長くなる。これにより自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。すなわち位相比較器２６、ループフィルタ２８、自励発振ループ１３は、自励発振ループ１３をＶＣＯとする周波数位相同期ループ３３を構成する。これにより自励発振ループ１３の自励発振周波数は高精度に安定化される。
《実施の形態３》
　図１４は、この発明の実施の形態３に係る自励発振型Ｄ級アンプを示す。これは図３の回路において、周波数位相同期ループ３３で構成した周波数制御ループに代えて、位相同期制御を伴わない周波数制御ループ７３を配置したものである。図３と対応する部分には同一の符号を用いてその説明を省略する。周波数制御ループ７３は図３の位相比較器２６に代えて、所定時間Ｔごとに基準周波数信号のパルス数のカウントを繰り返す周波数カウンタ７５と、該所定時間Ｔごとに自励発振ＰＷＭ信号のパルス数のカウントを繰り返す周波数カウンタ７７と、該所定時間Ｔごとに周波数カウンタ７５，７７の最終カウント値Ａ，Ｂ（カウント値Ａは基準周波数に相当する情報、カウント値Ｂは自励発振ＰＷＭ信号の周波数に相当する情報）を比較して、両信号のカウント値Ａ，Ｂの差に応じたパルス幅（デューティ比）のパルス信号Ｓ１，Ｓ２を出力するカウント値比較器７９を具える。Ａ＞Ｂのとき（基準周波数信号の周波数に対して自励発振ＰＷＭ信号の周波数が低いとき）は、図１５に示すように、パルス信号Ｓ１はカウント値Ａ（Ａ１≒Ａ２≒Ａ３≒・・・），Ｂの差に応じた時間だけ（あるいは所定の一定時間だけ）“０”から“１”に立ち上がり、パルス信号Ｓ２は“０”のままとなる。またＡ＜Ｂのとき（基準周波数信号の周波数に対して自励発振ＰＷＭ信号の周波数が高いとき）は、図１６に示すように、パルス信号Ｓ１は“０”のままで、パルス信号Ｓ２はカウント値Ａ，Ｂの差に応じた時間だけ（あるいは所定の一定時間だけ）“０”から“１”に立ち上がる。Ａ＝Ｂのときはパルス信号Ｓ１，Ｓ２はともに“０”のままとなる。
　図１４において、パルス信号Ｓ１，Ｓ２は図３の回路と同様にループフィルタ２８に入力されて平均化され、ループフィルタ２８から出力される電圧Ｖcontが可変遅延要素１４の各ＣＭＯＳインバータ３２の正側電源電圧（ＶDD）として印加されて可変遅延要素１４の遅延時間が可変制御される。この制御の結果、自励発振ＰＷＭ信号の周波数は基準周波数信号の周波数に一致もしくは接近するように制御される。自励発振ＰＷＭ信号の周波数が基準周波数信号の周波数に完全に一致しないために、複数台の自励発振型Ｄ級アンプを相互に近距離で同時に動作させたときにビートが生じたとしても、それが可聴周波数よりも低いビートであれば聴感上問題とならない。
　なお図１４において、周波数カウンタ７５に代えて基準周波数信号の周期を計測する周期カウンタ（そのカウント値は基準周期に相当する情報である）を配置し、周波数カウンタ７７に代えて自励発振ＰＷＭ信号の周期を計測する周期カウンタ（そのカウント値は自励発振ＰＷＭ信号の周期に相当する情報である）を配置することによっても周波数制御ループ７３を構成することができる。また図１４では基準周波数信号のパルス数を周波数カウンタ７５でカウントして基準周波数に相当する情報を得ていたが、基準周波数信号とカウンタ７５を用いずにはじめから基準周波数に相当する情報あるいは基準周期に相当する情報を固定の数値情報として与えることもできる。また図１１、図１２、図１３の各回路においても、位相比較器２６に代えて、図１４の周波数カウンタ（または周期カウンタ）７５，７７およびカウント値比較器７９を配置することにより（または基準周波数信号および周波数カウンタ７５に代えて、基準周波数に相当する情報あるいは基準周期に相当する情報を固定の数値情報として与えることにより）、位相同期制御を伴わない周波数制御ループを構成することができる。
《図３の回路の変形例》
　図３の回路の変形例を図１７に示す。図３の回路では自励発振ループ１３のループゲインを上げて入力コンパレータ２０に入力する入力信号波形を大きくすると、入力コンパレータ２０は入力信号と帰還信号の信号レベルの比較がし易くなり、その結果入力コンパレータ２０によるＰＷＭ変調の精度が上がり、オーディオ信号特性（歪率特性等）を向上させることができる。ただし図３の回路において自励発振ループ１３の入力（入力コンパレータ２０の手前）にアンプを挿入して広帯域にゲインを上げたのでは、自励発振周波数帯域のゲインも上がり、その結果自励発振の発振条件が変動して自励発振周波数が変わるなどの弊害が生じる。そこで図１７の回路では自励発振ループ１３の入力に広帯域のアンプでなく積分回路を挿入することにより、オーディオ帯域に対してはゲインを上げて、自励発振周波数帯域に対してはゲインを変動させないようにしている。
　図１７において、入力端子２１から入力されるアナログオーディオ入力信号は入力積分回路１００に入力される。入力積分回路１００はアナログオーディオ入力信号をオペアンプ１０２の非反転入力端に入力し、反転入力端を抵抗Ｒ２を介して接地し、反転入力端と出力端との間にコンデンサＣ１３を接続して構成される。ローパスフィルタ３０からの帰還信号はオペアンプ１０２の反転入力端に帰還入力される。入力積分回路１００はアナログオーディオ入力信号の帯域（例えば２０ｋＨｚ以下）に対してはゲインを上げて、自励発振周波数帯域（例えば数１００ｋＨｚ）に対してはゲインを変動させない（ほぼゲイン１）特性に設定されている。自励発振周波数帯域に対して入力積分回路１００のゲインをほぼ１にするためには、入力積分回路１００のコンデンサＣ１３と自励発振ループ１３の帰還路１３ｂのコンデンサＣ２をほぼ同程度の値に設定すればよい。このような特性の入力積分回路１００を自励発振ループ１３の入力に挿入することにより、自励発振の発振条件を入力積分回路１００がない場合（図３の回路）に対して変動させることなく（一巡ループゲインを変えない）、図３の回路に比べてオーディオ帯域に対してゲインを上げることができる。入力積分回路１００の出力信号はコンパレータ２０（図３のコンパレータ２０と同じもの）の非反転入力端に入力される。コンパレータ２０の反転入力端は接地されている。コンパレータ２０の入力信号に含まれるオーディオ帯域成分は入力積分回路１００により信号波形が大きくされているので、コンパレータ２０によるＰＷＭ変調の精度が上がり、オーディオ信号特性（歪率特性等）が向上する。一方、コンパレータ２０の入力信号に含まれる自励発振周波数帯域成分は入力積分回路１００をほぼゲイン１で通過するので、自励発振の発振条件を変動させない。したがって自励発振周波数が変わるなどの弊害は生じない。図１７の回路において、以上説明した箇所以外の構成および動作は図３の回路と同じであり、図３と対応する部分には同一の符号を用いてその説明を省略する。
《応用例１》
　この発明において周波数制御ループを周波数位相同期ループで構成した場合には、自励発振ＰＷＭ信号を基準周波数信号に位相同期させることができるので、複数台の自励発振型Ｄ級アンプを相互に近距離で同時に動作させると、ビート音の発生を防止できる代わりに、各Ｄ級アンプの出力スイッチング素子が同時にオン、オフするので、スイッチングノイズのピークレベルが高くなる可能性がある。その対策としては、例えば、ビート音が目立たなくなる大出力時には周波数位相同期状態を一時的に解除して、Ｄ級アンプごとに自励発振周波数を異ならせ、これによりスイッチング素子のスイッチングタイミングをばらばらにして、ＥＭＣ（Electro-Magnetic Compatibility：電磁両立性）対策すなわちノイズ低減を図ることが考えられる。あるいは周波数制御ループを位相同期制御を伴わない周波数制御ループで構成することにより、スイッチング素子のスイッチングタイミングをばらばらにして、ＥＭＣ対策を図ることもできる。あるいは周波数制御ループを周波数位相同期ループで構成した場合にも、Ｄ級アンプ相互間で位相を相互にずらした基準周波数信号を使用することにより、周波数位相同期状態を維持したまま各Ｄ級アンプ相互間で出力スイッチング素子のスイッチングタイミングをずらして、ＥＭＣ対策を図ることもできる。この最後の対策のシステム構成例を図１８に示す。クロック発振器８１からは所定周波数の基準クロック信号が発生される。この基準クロック信号は分周回路８２で分周され、さらに複数系統の遅延回路で相互に位相がずらされて、図１９に示すように、周波数が同じで位相が所定間隔（この例では９０°）でずらされた複数のクロック信号（基準周波数信号）Ａ，Ｂ，Ｃ，Ｄに変換される。自励発振型Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄはこの発明による相互に同一構成の自励発振型Ｄ級アンプである。各Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄは周波数位相同期ループで自励発振ＰＷＭ信号を各入力される基準周波数信号Ａ，Ｂ，Ｃ，Ｄに周波数位相同期させて駆動される。これにより、Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄの出力スイッチング素子のスイッチングタイミングは相互にずらされるので、スイッチングノイズが分散され、ノイズのピークレベルが低下される。
《応用例２》
　Ｄ級アンプの発振周波数は数１００ｋＨｚ程度に設定される場合が多く、オートチューニング式ＡＭチューナー等と組み合わされるＤ級オーディオアンプでは、受信周波数をオートスキャン（自動的にアップまたはダウン）させて放送局を探すときに、スイッチング周波数およびその倍音に当たる高調波周波数に同調する問題がある。そこで従来より、オートチューニング式ＡＭチューナーと組み合わされる他励発振型Ｄ級オーディオアンプでは、オートスキャン動作しているときに、各時点の受信周波数がスイッチング周波数およびその高調波周波数に重ならないように、受信周波数に応じてスイッチング周波数を切り換えるようにしている。この発明の自励発振型Ｄ級アンプによれば、自励発振型Ｄ級アンプにおいても、受信周波数に応じてスイッチング周波数（自励発振周波数）の切り換えを容易に行うことができる。この発明による自励発振型Ｄ級アンプにオートチューニング式ＡＭチューナーを搭載したチューナー搭載アンプの構成例を図２０に示す。クロック発振器８６からは所定周波数の基準クロック信号が発生される。この基準クロック信号はチューナーコントロールマイコン８８に供給されて動作クロックとして用いられる。またこの基準クロック信号はＡＭチューナー部９０に供給される。ＡＭチューナー部９０はチューナーコントロールマイコン８８からの指令に基づき基準クロック信号を分周してＰＬＬ周波数シンセサイザにより任意の周波数の局部発振信号を生成する。局部発振信号の周波数により受信周波数が決まる。分周回路９２は基準クロック信号を分周して、高低２種類の周波数の基準周波数信号ｆa、ｆbを生成する。スイッチ９４はチューナーコントロールマイコン８８からの指令により基準周波数信号ｆa、ｆbを択一的に選択して、この発明による自励発振型Ｄ級アンプ９６に供給する。Ｄ級アンプ９６はＡＭチューナー部９０で復調されたアナログ信号を入力し、Ｄ級増幅部９８でＤ級増幅し、ローパスフィルタ３０でオーディオ信号を抽出して出力し、スピーカに供給する。またＤ級アンプ９６はスイッチ９４で選択された基準周波数信号を入力し、位相比較器２６で基準周波数信号とＤ級増幅部９８から出力される自励発振ＰＷＭ信号とを位相比較し、その位相比較出力をループフィルタ２８で平均化してＤ級増幅部９８に与えることによりＤ級増幅部９８の自励発振周波数および位相を制御して、自励発振ＰＷＭ信号を基準周波数信号に周波数および位相を同期させる。チューナーコントロールマイコン８８は受信周波数の近辺の帯域にスイッチング周波数およびその高調波周波数が入り込まないように、受信周波数に応じて基準周波数信号ｆa、ｆbを択一的に選択してＤ級アンプ９６に供給する。
　チューナーコントロールマイコン８８による、受信周波数帯域に対する基準周波数信号ｆa、ｆbの切り換え内容の一例を図２１に示す。この例では基準周波数信号を、
・５４０ｋＨｚ～９００ｋＨｚ超の帯域：ｆa
・９００ｋＨｚ超～１２００ｋＨｚ超の帯域：ｆb
・１２００ｋＨｚ超～１６００ｋＨｚの帯域：ｆa
に切り換えるようにしている。なお図２０では周波数制御ループを周波数位相同期ループで構成したが、この応用例では自励発振周波数を基準周波数信号ｆa、ｆbの周波数に厳密に一致させる必要はないので、周波数制御ループを位相同期制御を伴わない周波数制御ループで構成することもできる。
　前記各実施の形態ではこの発明をオーディオ用Ｄ級アンプに適用した場合について説明したが、この発明はオーディオ用以外のＤ級アンプにも適用することができる。
　本出願は、２０１１年１１月４日出願の日本特許出願（特願２０１１－２４２０４０）及び２０１２年１０月３０日出願の日本特許出願（特願２０１２－２３９６１２）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明によれば、自励発振周波数を安定化できる自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法を提供することができる。また、例えば、オートチューニング式ＡＭチューナーと組合されるＤ級オーディオアンプに有用である。
　１３…自励発振ループ、
　１４…可変遅延要素（自励発振周波数可変要素）
　２６…位相比較器
　２８…ループフィルタ
　３３…周波数位相同期ループ（周波数制御ループ）
　３２…論理インバータ回路
　６６…可変遅延要素およびフィードバック回路
　６８…積分回路
　７２…ヒステリシスコンパレータ（自励発振周波数可変要素）
　７３…位相同期制御を伴わない周波数制御ループ
　Ｖh…ヒステリシスコンパレータの基準電圧

Claims (8)

  1. 　自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素と、
    　前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループと
    　を具備する自励発振型Ｄ級アンプ。
  2. 　前記周波数制御ループが、前記取り出した信号の周波数および位相を前記基準周波数信号に同期させる周波数位相同期ループである請求項１記載の自励発振型Ｄ級アンプ。
  3. 　前記周波数制御ループが、位相同期制御を伴わない周波数制御ループである請求項１記載の自励発振型Ｄ級アンプ。
  4. 　自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素と、
    　前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループと
    　を具備する自励発振型Ｄ級アンプ。
  5. 　前記自励発振型Ｄ級アンプが前記自励発振ループの帰還信号の位相回転による正帰還により自励発振するものであり、
    　前記自励発振周波数可変要素が前記自励発振ループに配置された可変遅延要素であり、
    　前記周波数制御ループが前記比較結果に応じて前記可変遅延要素の遅延量を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである
    　請求項１から４のいずれか１つに記載の自励発振型Ｄ級アンプ。
  6. 　前記自励発振型Ｄ級アンプがアナログ入力信号および前記自励発振ループの帰還信号を積分する積分回路と、該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものであり、
    　前記自励発振周波数可変要素が前記ヒステリシスコンパレータであり、
    　前記周波数制御ループが前記比較結果に応じて前記ヒステリシスコンパレータの基準電圧を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである
    　請求項１から４のいずれか１つに記載の自励発振型Ｄ級アンプ。
  7. 　自励発振型Ｄ級アンプの自励発振周波数を制御する方法であって、
    　前記自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素を配置し、
    　前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う自励発振型Ｄ級アンプの自励発振周波数制御方法。
  8. 　自励発振型Ｄ級アンプの自励発振周波数を制御する方法であって、
    　前記自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの自励発振周波数を変化させる自励発振周波数可変要素を配置し、
    　前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記自励発振周波数可変要素を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う自励発振型Ｄ級アンプの自励発振周波数制御方法。
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