WO2013058167A1 - 固体撮像素子およびカメラシステム - Google Patents

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WO2013058167A1
WO2013058167A1 PCT/JP2012/076351 JP2012076351W WO2013058167A1 WO 2013058167 A1 WO2013058167 A1 WO 2013058167A1 JP 2012076351 W JP2012076351 W JP 2012076351W WO 2013058167 A1 WO2013058167 A1 WO 2013058167A1
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signal
modulator
input
solid
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若林　準人
洋介 植野
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ソニー株式会社
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a solid-state imaging device represented by a CMOS image sensor and a camera system.
  • CMOS Complementary Metal Oxide Semiconductor
  • image sensors solid-state imaging devices
  • the CMOS image sensor overcomes the following problems. That is, a dedicated process is required for manufacturing a CCD pixel, a plurality of power supply voltages are required for its operation, and a plurality of peripheral ICs need to be operated in combination. This is because, in the case of such a CCD, the CMOS image sensor overcomes various problems such as a very complicated system.
  • the CMOS image sensor can be manufactured by using a manufacturing process similar to that of a general CMOS integrated circuit, can be driven by a single power source, and further, an analog circuit or logic using the CMOS process. Circuits can be mixed in the same chip. For this reason, the CMOS image sensor has a plurality of great merits such that the number of peripheral ICs can be reduced.
  • CMOS image sensors are widely used as image sensors in imaging devices such as digital cameras, camcorders, high-end single-lens reflex cameras, surveillance cameras, in-vehicle cameras, and guidance devices, taking advantage of low power consumption and high speed. It is used. Recently, high-performance, high-quality image sensors that have on-chip functional circuit blocks such as image processing have begun to appear.
  • the output circuit of a CCD is mainly a 1-channel (ch) output using an FD amplifier having a floating diffusion layer (FD).
  • a CMOS image sensor has an FD amplifier for each pixel, and the output is mainly a column parallel output type in which a row in a pixel array is selected and read out in the column direction at the same time. It is. This is because it is difficult to obtain a sufficient driving capability with an FD amplifier arranged in a pixel, and therefore it is necessary to lower the data rate, and parallel processing is advantageous.
  • ADC Analog-Digital-converter
  • Non-Patent Document 1 A CMOS image sensor equipped with a column parallel type ADC is disclosed in Non-Patent Document 1 and Patent Document 1, for example.
  • Patent Document 2 describes a converter that performs delta-sigma ( ⁇ ) AD conversion after analog CDS.
  • ⁇ delta-sigma
  • Non-Patent Document 2 describes a ⁇ AD converter equipped with a digital CDS function. With the technique described in Non-Patent Document 2, it is possible to reduce noise by increasing the number of oversampling.
  • JP 2005-323331 A Japanese Patent No. 3904111, FIG.
  • FIG.1 A 2.1M Pixels, 120frame / s CMOS Image Sensor with column-parallel ⁇ ADC Architecture, FIG.1, FIG.5
  • Non-Patent Document 2 has a drawback that in an imaging state with low illuminance, it is necessary to perform gain setting in order to increase the output digital value, and noise is multiplied by gain.
  • this technique has a drawback that, in a low-illumination imaging state, it is necessary to set a gain in order to increase the output digital value, and noise is multiplied by a gain.
  • the solid-state imaging device reads a pixel array unit in which pixels including photodiodes that convert an optical signal into an electrical signal are arranged, and reads an analog image signal from the pixel to a signal line.
  • a readout unit that processes analog pixel signals in units of columns, and the readout unit is disposed on the input side of the ⁇ modulator having a function of converting the analog pixel signal into a digital signal.
  • an amplifier that amplifies the analog pixel signal read out to the signal line with a set gain and inputs the amplified signal to the ⁇ modulator.
  • a camera system includes a solid-state imaging device and an optical system that forms a subject image on the solid-state imaging device, and the solid-state imaging device converts an optical signal into an electrical signal.
  • a pixel array unit in which pixels including photodiodes are arranged; and a readout unit that reads out an analog image signal from the pixel to a signal line and processes the read out analog pixel signal in units of columns, and the readout unit includes: A ⁇ modulator having a function of converting the analog pixel signal into a digital signal, and an analog pixel signal which is arranged on the input side of the ⁇ modulator and read out to the signal line is amplified with a set gain. And an amplifier for inputting to the ⁇ modulator.
  • FIG. 6 is a timing chart illustrating an example of operation timing of a pixel and a column circuit in the present embodiment. It is a figure for demonstrating the level diagram at the time of the high illuminance and low illuminance of the column circuit which concerns on this embodiment. It is a figure for demonstrating the level diagram at the time of high illuminance and low illuminance of the circuit of a comparative example. It is a figure which shows the other structure which applied the differential type amplifier to the amplifier in the column circuit connected to the pixel and signal line concerning this embodiment. It is a figure which shows an example of a structure of the camera system with which the solid-state image sensor which concerns on this embodiment is applied.
  • FIG. 1 is a diagram illustrating a configuration example of a CMOS image sensor (solid-state imaging device) according to the present embodiment.
  • the CMOS image sensor 100 includes a pixel array unit 110, a row selection circuit (Vdec) 120 as a pixel driving unit, and a column readout circuit 130 having an AD conversion function by ⁇ modulation for each column.
  • Vdec row selection circuit
  • the AD conversion unit is formed by a ⁇ modulator having a ⁇ modulation function, an amplifier arranged at the input stage of the ⁇ modulator, and a decimation filter circuit arranged at the output stage of the ⁇ modulator.
  • a ⁇ AD converter including a ⁇ modulator and a decimation filter circuit is configured to input and output pixel signals in units of pixels.
  • the CDS process is performed after AD conversion. Note that a reading portion is formed by the row selection circuit 120 and the column reading circuit 130.
  • the CMOS image sensor 100 of the present embodiment can improve low-light noise by arranging an amplifier at the input stage of the ⁇ converter.
  • the CMOS image sensor 100 of the present embodiment can be realized without changing the constant of the ⁇ AD converter by adjusting the AD input range to a certain width by an amplifier.
  • the noise specifications of the ⁇ AD converter can be relaxed by the effect of the amplifier, and the capacitance value and the number of samplings can be reduced.
  • the CMOS image sensor 100 for example, by using the same configuration as an inverter used in a ⁇ modulator as an amplifier, a value to be level-shifted can be fixedly set regardless of a gain, and an input range capable of AD conversion can be easily secured. Yes.
  • a differential amplifier can also be used.
  • the CMOS image sensor 100 can reduce the capacitance value of the amplifier by using a ⁇ AD converter.
  • a plurality of pixel circuits 110A are arranged in a two-dimensional shape (matrix shape) of M rows ⁇ N columns.
  • FIG. 2 is a diagram illustrating an example of a pixel of the CMOS image sensor according to the present embodiment.
  • the pixel circuit 110A includes a photodiode (PD: Photo Diode, hereinafter simply referred to as PD) 111 as a photoelectric conversion element.
  • the pixel circuit 110 ⁇ / b> A has four transistors, which are a transfer transistor 112, a reset transistor 113, an amplification transistor 114, and a selection transistor 115, as active elements for the one photodiode 111.
  • the transfer transistor 112, the reset transistor 113, the amplification transistor 114, and the selection transistor 115 are formed of insulated gate field effect transistors (FETs). In the example of FIG. 2, an n-channel FET is applied, but a p-channel FET can also be applied.
  • FETs insulated gate field effect transistors
  • the photodiode 111 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light.
  • the transfer transistor 112 is connected between the photodiode 111 and a floating diffusion FD (hereinafter sometimes simply referred to as FD) as an output node.
  • the transfer transistor 112 is supplied with a transfer signal TRG as a control signal at its gate (transfer gate) through the transfer control line LTRG. Thereby, the transfer transistor 112 transfers the charges (electrons) photoelectrically converted by the photodiode 111 to the floating diffusion FD.
  • the reset transistor 113 is connected between the power supply line LVDD and the floating diffusion FD, and a reset signal RST that is a control signal is given to the gate of the reset transistor 113 through the reset control line LRST. As a result, the reset transistor 113 resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the gate of the amplification transistor 114 is connected to the floating diffusion FD.
  • the amplification transistor 114 is connected to the signal line LSGN via the selection transistor 115, and constitutes a constant current source CI and a source follower outside the pixel portion.
  • a selection signal SEL which is a control signal corresponding to the address signal, is supplied to the gate of the selection transistor 115 through the selection control line LSEL, and the selection transistor 115 is turned on.
  • the selection transistor 115 When the selection transistor 115 is turned on, the amplification transistor 114 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line LSGN.
  • the voltage output from each pixel through the signal line LSGN is output to the column readout circuit 130.
  • a reset control line LRST, a transfer control line LTRG, and a selection control line LSEL wired to the pixel array unit 110 are wired as a set for each row of the pixel array.
  • M control lines for LRST, LTRG, and LSEL are provided. These reset control line LRST, transfer control line LTRG, and selection control line LSEL are driven by the row selection circuit 120.
  • the row selection circuit 120 controls the operation of pixels arranged in an arbitrary row in the pixel array unit 110.
  • the row selection circuit 120 controls pixels through the control lines LSEL, LRST, and LTRG.
  • the column readout circuit 130 receives the data of the pixel row controlled to be read out by the row selection circuit 120 via the signal line LSGN, and transfers the data to the subsequent signal processing circuit.
  • the readout circuit 130 includes an amplifier and an AD converter (a) connected to the output of each column.
  • the ADC is formed by a ⁇ modulator having a ⁇ modulation function.
  • the ADC by the ⁇ modulator is configured to input and output pixel signals in units of pixels.
  • FIG. 3 is a diagram showing a basic configuration of the column circuit connected to the pixel and the signal line according to the present embodiment.
  • the column circuit 200 includes an amplifier 210 whose input is connected to the signal line LSGN, a ⁇ modulator 220 cascaded to the output of the amplifier 210, and a decimation filter circuit. .
  • a ⁇ AD converter 240 is configured by the cascade-connected ⁇ modulator 220 and decimation filter circuit 230.
  • the pixel 110 ⁇ / b> A is configured as an analog power supply (AVDD), the amplifier 210, the ⁇ modulator 220, and the decimation filter circuit 230 as a digital power supply (DVDD).
  • AVDD analog power supply
  • DVDD digital power supply
  • the amplifier 210 includes an inverter type amplifier AMP1, an input capacitor C1, a variable feedback capacitor C2, a gain switch SW1, and an auto zero (AZ) switch SW2.
  • the first terminal of the input capacitor C1 is connected to the signal line LSGN, and the second terminal is connected to the input terminal of the inverter type amplifier AMP1.
  • a feedback capacitor C2 and a gain switch SW1 are connected in series between the output terminal and the input terminal of the inverter type amplifier AMP1.
  • An auto-zero switch SW2 is connected between the output terminal and the input terminal of the inverter type amplifier AMP1.
  • the auto-zero switch SW2 when the pixel 110A is reset, the auto-zero switch SW2 is turned on to cancel the offset of the inverter type amplifier AMP1 and set the input potential and the output potential to, for example, approximately (1/2) DVDD.
  • the capacitance ratio C1: C2 of the input capacitance C1 and the feedback capacitance C2 is variable, the gain can be changed, and the input full scale width of the ⁇ modulator 220 which is an AD converter is constant when the gain is changed. It has a function to do.
  • a differential amplifier may be used to improve power supply voltage noise resistance.
  • FIG. 4 is a diagram showing a basic configuration of the ⁇ AD converter according to the present embodiment.
  • FIG. 4 also shows an outline of the operation of the ⁇ AD converter 240.
  • the ⁇ modulator 220 includes at least an integrator 221, a quantizer 222, a digital-to-analog converter (DAC) 223 that forms part of a feedback system to the pixel circuit 110A, and an adder 224 having a level shift function. Consists of.
  • the signal obtained from the pixel circuit 110A is output as 1-bit data through the integrator 221 and the quantizer 222.
  • a decimation circuit decimation filter circuit
  • the decimation filter circuit 230 basically digitally adds the number “1” for each time slot.
  • FIG. 4 shows a first-order ⁇ AD modulator 220 as an example, but it is desirable to apply a second-order ⁇ modulator 220A as shown in FIGS. 5 and 6, for example.
  • a second-order decimation filter circuit 230 ⁇ / b> A is applied as the decimation filter circuit.
  • a third-order decimation filter circuit can be applied to the decimation filter circuit.
  • FIG. 5 is a diagram showing a basic configuration of the secondary ⁇ modulator according to the present embodiment.
  • FIG. 6 is a diagram illustrating a specific circuit configuration of a column circuit including a ⁇ AD converter to which the secondary ⁇ modulator according to the present embodiment is applied.
  • FIG. 6 shows a circuit configuration in which a pixel signal can be amplified by switching a chopper type amplifier (amplifier) and a plurality of capacitors before the input signal, which is a feature of the present technology.
  • the second-order ⁇ modulator 220A is configured as an incremental type ⁇ AD converter, and includes two integrators 2211 and 2122, two DACs 2231 and 2232, and two adders 224 as ⁇ modulators. , 225.
  • u represents an analog signal
  • v represents a digital signal.
  • the adder 224 functions as an input unit.
  • the column circuit 200A shown in FIG. 6 realizes low noise even at a high gain (low illuminance) setting by disposing the amplifier 210 of the pixel signal VSL in the previous stage (input stage) of the ⁇ modulator 220A. Further, the column circuit 200A can easily adjust the input level of AD conversion by making the circuit configuration of the amplifier 210 the same as that of a part of the ⁇ modulator.
  • the second-order ⁇ modulator 220A is configured as an incremental type ⁇ AD converter, and includes two integrators 2211 and 2122, two DACs 2231 and 2232 as two ⁇ modulators, and two adders 224 and 225. ing.
  • a CMOS image sensor equipped with an incremental ⁇ AD converter has a noise suppression effect depending on the number of oversampling M.
  • the adder 224 inputs the pixel signal VSL amplified by the amplifier 210 or a signal fed back via the DAC 2231.
  • the adder 224 shifts the level of the pixel signal VSL (in the example of FIG. 6) and outputs the level to the first stage integrator 2211.
  • the adder 224 includes capacitors C11 (Cs) and C12, nodes ND11 to ND13, and switches SW11 to SW14.
  • the capacitor C11 is connected between the node ND11 and the node ND13
  • the capacitor C12 is connected between the node ND12 and the node ND13.
  • the switch SW11 is connected between the output of the amplifier 210 and the node ND11
  • the switch SW12 is connected between the node ND12 and a reference potential (for example, ground) VSS.
  • the switch SW13 is connected between the output of the DAC 2231 and the node ND11
  • the switch SW14 is connected between the node ND12 and the supply line of the bias signal Vbias.
  • the switches SW11 and SW12 are held conductive when the signal ⁇ 1 is active (for example, high level), and the switches SW13 and SW14 are held conductive when the signal ⁇ 2 is active (for example, high level).
  • Signals ⁇ 1 and ⁇ 2 take complementary levels. Therefore, when the switches SW11 and SW12 are held in the conductive state, the switches SW13 and SW14 are held in the non-conductive state. On the contrary, when the switches SW13 and SW14 are held in the conductive state, the switches SW11 and SW12 are held in the non-conductive state.
  • the capacitor C12 and the switch SW12 function as a level shifter.
  • the first-stage integrator 2211 includes an inverter-type amplifier AMP21 that functions as an integration circuit, an input capacitor C21, a feedback capacitor C22, nodes ND21 to ND24, and switches SW21 to SW25.
  • the node ND21 is connected to the output node ND13 of the adder 224.
  • the inverter type amplifier AMP21 has an input terminal connected to the node ND22 and an output terminal connected to the node ND23.
  • the input capacitor C21 is connected between the node ND21 and the node ND22, and the feedback capacitor C22 is connected between the node ND24 and the node ND23.
  • the switch SW21 is connected between the node ND22 and the node ND24.
  • the feedback capacitor C22 and the switch SW21 are connected in series between the output terminal and the input terminal of the inverter type amplifier AMP21.
  • the switch SW22 is connected between the node ND21 and a reference potential (for example, ground) VSS.
  • the switch SW23 is connected between the node ND21 and the node ND24, and the switch SW24 is connected between the node ND23 and the node ND24. That is, the reset switch SW24 is connected between the output terminal and the input terminal of the inverter type amplifier AMP21.
  • the switch SW25 is connected to a node ND23 that is an output node of the integrator 2211 of the first stage.
  • the switches SW21 and SW22 are held conductive when the signal ⁇ 1 is active (for example, high level), and the switch SW23 is held conductive when the signal ⁇ 2 is active (for example, high level). Signals ⁇ 1 and ⁇ 2 take complementary levels. Therefore, when the switches SW21 and SW22 are held in the conductive state, the switch SW23 is held in the non-conductive state. On the contrary, when the switch SW23 is held in the conductive state, the switches SW21 and SW22 are held in the non-conductive state.
  • the switch SW24 is held conductive when the reset signal ⁇ RST is active (for example, high level).
  • the reset signal ⁇ RST is synchronized in phase with the pixel reset signal RST.
  • the switch SW25 is kept conductive when the signal ⁇ 2 is active, and causes the output of the integrator 2211 of the first stage to be input to the adder 225 of the next stage.
  • the adder 225 includes a capacitor C30, a node ND30, and a switch SW30.
  • the node ND30 is connected to the output switch SW25 of the first stage integrator 2211.
  • the switch SW30 is connected between the output of the DAC 2232 and the node ND30, and the capacitor C30 is connected between the node ND30 and the second stage integrator 2212 of the next stage between the input node (ND31).
  • the switch SW30 is held in a conductive state when the signal ⁇ 1 is active (for example, high level).
  • the second stage integrator 2212 includes an inverter-type amplifier AMP31 that functions as an integration circuit, an input capacitor C31, a feedback capacitor C32, nodes ND31 to ND34, and switches SW31 to SW35.
  • the node ND31 is connected to the capacitor C30 of the adder 225.
  • the inverter type amplifier AMP31 has an input terminal connected to the node ND32 and an output terminal connected to the node ND33.
  • the input capacitor C31 is connected between the node ND31 and the node ND32, and the feedback capacitor C32 is connected between the node ND34 and the node ND33.
  • the switch SW31 is connected between the node ND32 and the node ND34.
  • the feedback capacitor C32 and the switch SW31 are connected in series between the output terminal and the input terminal of the inverter type amplifier AMP31.
  • the switch SW32 is connected between the node ND31 and a reference potential (for example, ground) VSS.
  • the switch SW33 is connected between the node ND31 and the node ND34, and the switch SW34 is connected between the node ND33 and the node ND34. That is, the reset switch SW34 is connected between the output terminal and the input terminal of the inverter type amplifier AMP31.
  • the switch SW35 is connected to a node ND33 which is an output node of the second stage integrator 2212.
  • the switches SW31 and SW32 are held conductive when the signal ⁇ 2 is active (for example, high level), and the switch SW23 is held conductive when the signal ⁇ 1 is active (for example, high level). Signals ⁇ 1 and ⁇ 2 take complementary levels. Therefore, when the switches SW31 and SW32 are held in the conductive state, the switch SW33 is held in the non-conductive state. Conversely, when the switch SW33 is held in the conductive state, the switches SW31 and SW22 are held in the non-conductive state. Accordingly, the second stage integrator 2212 operates in the opposite phase to the first stage integrator 2211 and performs complementary processing.
  • the switch SW34 is held conductive when the reset signal ⁇ RST is active (for example, high level).
  • the reset signal ⁇ RST is synchronized in phase with the pixel reset signal RST.
  • the switch SW35 is kept conductive when the signal ⁇ 1 is active, and causes the output of the integrator 2212 of the second stage to be input to one input terminal of the quantizer 222 of the next stage.
  • a capacitor C40 is connected between one input terminal and a reference potential (for example, ground) VSS, and the other input terminal is connected to the reference potential VSS.
  • the digital signal D222 output from the quantizer 222 is fed back to the 1-bit DAC 2232 and also fed back to the 1-bit DAC 2231 via the flip-flop FF11.
  • the digital signal D222 output from the quantizer 222 is output to the decimation filter 230 at the next stage.
  • the second-order decimation filter circuit 230A includes an integrator (ripple counter) 231 and an accumulator 232 that holds and adds data.
  • the accumulator 232 includes an adder, a register REG, and the like.
  • the column circuit 200A employs an inverter (type amplifier) as an integrator of the ⁇ ADC 220A.
  • an inverter type amplifier
  • the pixel signal at the time of resetting is differenced from the feedback signal from the 1-bit DACs 2231 and 2232 and is input to the first stage or second stage integrator (inverter type amplifier) 2211 and 2122. After being integrated here, it is input to a quantizer (comparator) 222, and 1 or 0 is output in comparison with a certain constant voltage.
  • the output of the quantizer 222 is input to 1-bit DACs 2231 and 2232 through a feedback loop.
  • the 1-bit DACs 2231 and 2232 subtract a constant voltage from the input signal in accordance with 1 and 0 from the quantizer 222 and input to the integrators (inverter type amplifiers) 2211 and 2122 through the adders 224 and 225.
  • the decimation filter circuit 230A integrates the 1,0 coarse / fine wave signals in a certain time (every 7 bits in the prior art 1) and accumulates the data to convert it into a 14-bit digital output.
  • bit inversion is performed and the pixel data signal is integrated in the same way to realize digital CDS, thereby reducing charge injection noise by the switch. is doing.
  • a configuration of a secondary decimation filter circuit is used, but a configuration of a secondary or higher order is also possible.
  • the pixel signal is halved by setting the capacitance ratio C1: C2 of the input capacitance of the amplifier 210 to the feedback capacitance to 1: 2. Input to the ⁇ modulator.
  • the input width of the ⁇ ADC 220A is 0.5V.
  • the capacitance ratio is 1: 0.25, thereby realizing signal amplification of 18 dB (8 times) and adjusting the AD input width to 0.5 V. To do.
  • the input full scale width seen from the ⁇ ADC 220A is constant, and constants such as the capacity ratio of the ⁇ modulator can be fixed.
  • the capacitance ratio is set to 1: 1, thereby realizing signal amplification of 6 dB (twice) and adjusting the input width of AD to 0.5V.
  • the capacity ratio is set to 1: 0.5, thereby realizing 12 dB (4 times) signal amplification and adjusting the AD input width to 0.5V.
  • FIG. 7A to 7H are timing charts showing examples of operation timings of the pixel and column circuit in the present embodiment.
  • 7A shows a horizontal synchronization signal HSYNC indicating one horizontal scanning period
  • FIG. 7B shows a pixel selection signal SEL
  • FIG. 7C shows a pixel reset signal RST
  • FIG. (D) shows the pixel transfer signal TRG.
  • FIG. 7E shows the auto-zero signal AZ supplied to the switch SW2 of the amplifier 210.
  • FIG. 7F shows the reset signal ⁇ R1 of the ripple counter 231 of the decimation filter circuit 230A
  • FIG. 7G shows the reset signal ⁇ R2 of the accumulator 232 of the decimation filter circuit 230A.
  • FIG. 7H shows the pixel signal VSL read out to the signal line LSGN.
  • the floating diffusion FD is reset by the reset signal RST.
  • the offset of the amplifier 210 and the operating voltage of the reset signal are determined by resetting the amplifier 210 (auto-zero AZ) (in this description, around 1/2 DVDD).
  • the pixel signal VSL is read by the transfer signal (transfer pulse) TRG, and the data signal is output.
  • the integrators 2211 and 2122 sample the reset signal and the data signal a plurality of times (oversampling M) and perform averaging.
  • the ripple counter 231 of the decimation filter circuit 230 and the accumulator 232 are reset by the pulses ⁇ R1 and ⁇ R2.
  • FIG. 5 shows a level diagram of the circuit 5 at high illuminance and low illuminance.
  • FIGS. 8A and 8B are diagrams for explaining level diagrams at the time of high illuminance and low illuminance of the column circuit according to the present embodiment.
  • FIGS. 9A and 9B are diagrams for explaining level diagrams at the time of high illuminance and low illuminance of the circuit of the comparative example.
  • the configuration of the bias (Vbias) circuit becomes complicated in order to change the level shift value with the amount of incident light.
  • the inversion level at the time of auto-zero is about 1/2 DVDD regardless of the amount of incident light, as shown in FIG.
  • the auto-zero signal is input to the ⁇ modulator as a reset signal, it is necessary to perform a level shift in order to match the AD input range.
  • the input amplitude width is made uniform by the gain setting in the amplifier 210, but also because the ⁇ modulator 220A has the same size ratio configuration as the amplifier 210, the operating point is set to the same level.
  • the level shift amount can also be set as a fixed value. Thereby, it is not particularly necessary to change the bias value Vbias, and the circuit configuration can be simplified.
  • the inverter type amplifier (amplifier) has been described as an example.
  • the reference voltage (Vref) is the same as the integrator (inverter type) of the ⁇ modulator 200 as shown in FIG. This can be realized by using a ratio (PMOS / NMOS).
  • FIG. 10 is a diagram illustrating another configuration in which a differential amplifier is applied to the amplifier in the column circuit connected to the pixel and the signal line according to the present embodiment.
  • the amplifier 210A includes a differential amplifier AMP1A, an input capacitor C1, a variable feedback capacitor C2, a gain switch SW1, an auto zero (AZ) switch SW2, and a reference voltage generation unit 211.
  • a first terminal of the input capacitor C1 is connected to the signal line LSGN, and a second terminal is connected to one input terminal of the differential amplifier AMP1A.
  • a feedback capacitor C2 and a gain switch SW1 are connected in series between the output terminal of the differential amplifier AMP1A and one input terminal.
  • An auto zero switch SW2 is connected between the output terminal of the differential amplifier AMP1A and one input terminal.
  • the reference voltage generator 211 is formed by a PMOS transistor PT1 and an NMOS transistor NT1 connected in series between the digital power supply DVDD and the reference potential VSS.
  • a node ND211 is formed by a connection point between the drains of the PMOS transistor PT1 and the NMOS transistor NT1
  • a node ND212 is formed by a connection point between the gates. These nodes ND211 and ND212 are connected, or connected to the other input terminal of the differential amplifier AMP1A.
  • the reference voltage generator 211 supplies a reference voltage Vref generated with a size ratio (PMOS / NMOS) equivalent to that of the element forming the inverter integrator to the other input terminal of the differential amplifier AMP1A.
  • the operating point is set to the same level.
  • the level shift amount can also be set as a fixed value. Thereby, it is not particularly necessary to change the bias value Vbias, and the circuit configuration can be simplified.
  • the power sources of the amplifiers 210 and 210A and the ⁇ AD converter are described as the same power source.
  • the amplifiers 210 and 210A are a power source of digital voltage or higher, for example, an analog power source (AVDD)
  • the level shift value is A fixed value can be used just by increasing it. Further, by performing auto zero, it is possible to absorb variations in the reset potential of the pixel.
  • Vn 2 Vs 2 * 4 / (3M).
  • Vs 2 Vsf (source follower) 2 + Vadc (AD converter) 2 is assumed.
  • Amplifier thermal noise Vamp 2 for the effect of averaging due rebate effect oversampling M by analog gain G, the quantization noise VSLB 2, kTC noise Vadc 2 of ⁇ modulator can be expressed as follows.
  • Vamp 2 4 / 3M * kT / 3G 2 * (1 + G) / (Cs + C1 / (1 + G))
  • VLSB 2 4 / (G * (M + 1) * M) 2 *
  • C11 Cs
  • G C1 / C2
  • VFS quantizer full-scale voltage
  • k Boltzmann coefficient
  • the noise characteristics are improved by the analog gain rebate effect.
  • the configuration of the comparative example it is necessary to multiply the digital output by a gain, which increases not only the signal but also noise.
  • the thermal noise is reduced due to the effect of oversampling by combining the amplifier 210 with the ⁇ circuit configuration. Therefore, as compared with a simple amplifier and AD converter configuration, a smaller capacity can be used, a layout mounting area can be reduced, and a reduction in pixel size can be dealt with.
  • the second-order decimation filter configuration has been described, but the same effect can be obtained even in a higher-order (third-order) filter configuration.
  • Low-noise noise can be improved by mounting an amplifier on a CMOS image sensor equipped with a ⁇ AD converter.
  • the gain can be set without changing the constant of the ⁇ AD converter by adjusting the input signal to a constant output width by an amplifier. Since no additional circuit is required for the AD converter, the chip area can be reduced. Also, the level shift value can be fixed without depending on the amplification factor, and the circuit configuration can be facilitated.
  • the noise specifications of the ⁇ AD converter can be relaxed by the effect of the amplifier, the chip area can be shrunk by reducing the capacitance value, or the power consumption can be reduced by reducing the number of samplings and reducing the clock frequency. . Further, the mounting area can be further reduced as an amplifier due to the averaging effect of ⁇ AD conversion.
  • a solid-state imaging device having such an effect can be applied as an imaging device for a digital camera or a video camera.
  • FIG. 11 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the camera system 300 includes an imaging device 310 to which the CMOS image sensor (solid-state imaging device) 100 according to the present embodiment can be applied. Further, the camera system 300 includes an optical system that guides incident light (images a subject image) to the pixel region of the imaging device 310, for example, a lens 320 that forms incident light (image light) on an imaging surface.
  • the camera system 300 includes a drive circuit (DRV) 330 that drives the imaging device 310 and a signal processing circuit (PRC) 340 that processes an output signal of the imaging device 310.
  • DUV drive circuit
  • PRC signal processing circuit
  • the drive circuit 330 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive a circuit in the imaging device 310, and drives the imaging device 310 with a predetermined timing signal. .
  • the signal processing circuit 340 performs predetermined signal processing on the output signal of the imaging device 310.
  • the image signal processed by the signal processing circuit 340 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 340 is displayed as a moving image on a monitor including a liquid crystal display.
  • the above-described solid-state imaging device 100 as the imaging device 310 in an imaging apparatus such as a digital still camera, a highly accurate camera with low power consumption can be realized.
  • this technique can also take the following structures.
  • a pixel array section in which pixels including photodiodes that convert optical signals into electrical signals are arranged;
  • a readout unit that reads out an analog image signal from the pixel to a signal line and processes the readout analog pixel signal in units of columns;
  • the readout section is A ⁇ modulator having a function of converting the analog pixel signal into a digital signal;
  • a solid-state imaging device including: an amplifier that is disposed on an input side of the ⁇ modulator, amplifies an analog pixel signal read out to the signal line with a set gain, and inputs the amplified signal to the ⁇ modulator.
  • the amplifier is The solid-state imaging device according to (1), wherein the gain can be set according to the input amplitude of the analog pixel signal, and amplification is performed so that an input full-scale width of the ⁇ modulator is constant.
  • the ⁇ modulator is An input unit for level-shifting the pixel signal amplified by the amplifier and inputting it to an integrator; The level shift amount is set as a fixed value.
  • the ⁇ modulator is At least one integrator including an inverter integrator; A quantizer that quantizes the output signal of the integrator, which is the final stage, and outputs a digital signal; A digital-to-analog converter that converts a digital signal from the quantizer into an analog signal and feeds it back to the input side of the integrator, and is formed as an n-th order modulator (n is a positive number including 1),
  • the amplifier is The solid-state imaging device according to any one of (1) to (3), including an inverter type amplifier or a differential type amplifier having the same configuration as the inverter type integrator of the integrator.
  • the integrator of the ⁇ modulator is Input capacitance connected to the input terminal side of the inverter type integrator, A feedback capacitor connected between the output terminal and the input terminal of the inverter integrator, The amplifier is An input capacitor connected to the input terminal side of the inverter-type amplifier;
  • the solid-state imaging device according to (4) including a feedback capacitor connected between an output terminal and an input terminal of the inverter-type amplifier.
  • the integrator of the ⁇ modulator is Input capacitance connected to the input terminal side of the inverter type integrator, A feedback capacitor connected between the output terminal and the input terminal of the inverter integrator,
  • the amplifier is An input capacitor connected to one input terminal side of the differential amplifier;
  • a feedback capacitor connected between the output terminal of the differential amplifier and one input terminal;
  • a solid-state imaging device further comprising: a reference voltage generation unit that supplies, to the other input terminal of the differential amplifier, a reference voltage generated with a size ratio equivalent to an element forming the inverter integrator element.
  • the amplifier is The solid-state imaging device according to (5) or (6), wherein a gain corresponding to an input amplitude of the analog pixel signal can be set by changing a capacitance ratio of the input capacitor and the feedback capacitor.
  • the amplifier is The solid-state imaging device according to any one of (5) to (7), including a reset switch that resets the potentials of the output terminal and the input terminal of the amplifier to a predetermined potential.
  • the pixel is Includes a reset function to reset the charge of the floating diffusion, The amplifier reset switch The solid-state imaging device according to (8), wherein the potential of the output terminal and the input terminal of the amplifier is reset while being held in a conductive state in parallel with the reset operation of the pixel.
  • the reading unit The solid-state imaging device according to any one of (1) to (9), including a decimation filter circuit that multi-bits a digital signal by the ⁇ modulator.
  • (11) a solid-state imaging device;
  • the solid-state imaging device is A pixel array unit in which pixels including photodiodes that convert optical signals into electrical signals are arranged;
  • a readout unit that reads out an analog image signal from the pixel to a signal line and processes the readout analog pixel signal in units of columns;
  • the readout section is A ⁇ modulator having a function of converting the analog pixel signal into a digital signal;
  • An amplifier that is arranged on the input side of the ⁇ modulator and amplifies the analog pixel signal read out to the signal line with a set gain and inputs the amplified signal to the ⁇ modulator.
  • DESCRIPTION OF SYMBOLS 100 ... Solid-state image sensor, 110 ... Pixel array part, 110A ... Pixel circuit, 111 ... Photoelectric conversion element, 112 ... Transfer transistor, 113 ... Reset transistor, 114 ... Amplification Transistors 115... Selection transistor 120... Row selection circuit (pixel drive unit) 130 130 Column readout circuit 200 200 A Column circuit 210 210 A Amplifier 220 220 A ⁇ ⁇ ⁇ ⁇ modulator (, 221, 2121, 2122 ... integrator, 222 ... quantizer, 223, 2231, 2232 ... DAC, 224, 225 ... adder, 230 ... Decimation filter circuit, 240 ... ⁇ AD converter, 300 ... Camera system, 310 ... Imaging device, 320 ... Drive time , 330 ... lens (optical system), 340 ... signal processing circuit.

Abstract

本技術は、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供することができる固体撮像素子およびカメラシステムに関する。 光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、読み出し部は、アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、ΔΣ変調器の入力側に配置され、信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。

Description

固体撮像素子およびカメラシステム
　本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
　近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
　これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
　すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
　このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
　ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
　このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
　このような、ＣＭＯＳイメージセンサは、低消費電力、高速性の優位性を活かして、デジタルカメラやカムコーダー、高級一眼レフカメラ、監視カメラ、車載カメラ、誘導装置などの撮像装置において、撮像素子として広く用いられている。
　また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。
　ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
　これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
　これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
　この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。その形態のひとつが列毎にアナログ－デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
　列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
　また、高精度なＡＤ変換を実現するために、ΔΣ変調器を用いたＣＭＯＳイメージセンサが提案されている（たとえば特許文献２、非特許文献２参照）。
　特許文献２には、アナログＣＤＳ後にデルタシグマ（ΔΣ）ＡＤ変換する変換器が記載されている。この特許文献２のＣＭＯＳイメージセンサにおける画像信号の処理技術では、画素内のフォトダイオードからの受光信号を列ごとに配置されたアナログＣＤＳ回路に通すことにより、信号中に含まれるノイズを除去し、その後ΔΣＡＤ変換を行う。
　非特許文献２には、デジタルＣＤＳ機能を搭載するΔΣ型ＡＤ変換器が記載されている。非特許文献２に記載された技術では、オーバーサンプリング数を増やすことでノイズを低減することが可能である。
特開２００５‐３２３３３１号公報 特許３９０４１１１号公報、図１
W. Yang等 (W. Yan et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) A 2.1M Pixels,120frame/s CMOS Image Sensor with column-parallel ΔΣADC Architecture、FIG.1、FIG.5
　ところが、特許文献２に記載された技術では、ＣＤＳ後の信号をＡＤ変換するため、サンプリング時のノイズが残ってしまう。
　すなわち、この技術では、ＣＤＳ後のアナログ信号をサンプルするときのｋＴＣノイズが残り、影響を小さくするためには容量値を大きくするなどチップ面積増加につながってしまう。
　また、非特許文献２に記載された技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
　すなわち、この技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
　本発明は、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
　本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
　本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
　本発明によれば、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能となる。
本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。 本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。 本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。 本実施形態に係る２次のΔΣＡＤ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。 本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。 本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。 比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。 本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　以下、本発明の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．固体撮像素子の構成の概要
２．読み出し回路の構成の概要
３．増幅器およびΔΣＡＤ変換器の回路構成例
４．カメラシステムの構成例
＜１．固体撮像素子の構成の概要＞
　図１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
　本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム毎にΔΣ変調によるＡＤ変換機能を有するカラム読み出し回路１３０を有する。
　本実施形態において、ＡＤ変換部は、ΔΣ変調機能を有するΔΣ変調器、ΔΣ変調器の入力段に配置される増幅器、およびΔΣ変調器の出力段に配置されるデシメーションフィルタ回路により形成される。たとえばΔΣ変調器およびデシメーションフィルタ回路によるΔΣＡＤ変換器は画素単位に画素信号を入出力するように構成されている。
　本実施形態において、カラム読み出し回路１３０において、ＣＤＳ処理は、ＡＤ変換後に行われる。
　なお、行選択回路１２０およびカラム読み出し回路１３０により読み出し部が形成される。
　後で詳述するが、本実施形態のＣＭＯＳイメージセンサ１００は、ΔΣ変換器の入力段に増幅器を配置することで低照度のノイズを改善することが可能となっている。
　本実施形態のＣＭＯＳイメージセンサ１００は、増幅器によりＡＤ入力レンジを一定幅に調整することでΔΣＡＤ変換器の定数を変更することなしに実現することができる。
　ＣＭＯＳイメージセンサ１００は、増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値、サンプリング回数など小さくすることが可能となっている。
　ＣＭＯＳイメージセンサ１００は、増幅器としてたとえばΔΣ変調器で使用するインバータと同じ構成を用いることでレベルシフトさせる値をゲインによらず固定で設定でき、ＡＤ変換可能な入力レンジの確保が容易になっている。また増幅器として差動型を用いることも可能である。
　また、ＣＭＯＳイメージセンサ１００は、ΔΣＡＤ変換器を用いることで増幅器の容量値を小さくすることが可能になっている。
　画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
　図２は、本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
　この画素回路１１０Ａは、光電変換素子としてのフォトダイオード（ＰＤ:Photo Diode、以下単にＰＤというときもある）１１１を有する。
　そして、画素回路１１０Ａは、この１個のフォトダイオード１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
　転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５は、絶縁ゲート型電界効果トランジスタ（ＦＥＴ）により形成される。図２の例では、ｎチャネルのＦＥＴが適用されているが、ｐチャネルのＦＥＴを適用することも可能である。
　なお、ここでは４トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している３トランジスタ型等の適用も可能である。
　フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
　これにより、転送トランジスタ１１２は、フォトダイオード１１１で光電変換された電荷（電子）をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
　これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＣＩとソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
　選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
　これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
　ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
　行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
　カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
　読み出し回路１３０は、各カラムに増幅器およびその出力に接続されたＡＤ変換器（アを含む。
　ＡＤＣは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるＡＤＣは画素単位に画素信号を入出力するように構成されている。
＜２．読み出し回路の構成の概要＞
　図３は、本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
　カラム回路２００は、図３に示すように、入力が信号線ＬＳＧＮに接続された増幅器２１０、および増幅器２１０の出力対して縦続接続されたΔΣ変調器２２０とデシメーションフィルタ回路を含んで構成されている。
　そして、縦続接続されたΔΣ変調器２２０およびデシメーションフィルタ回路２３０によりΔΣＡＤ変換器２４０が構成される。
　図３の例では、画素１１０Ａをアナログ電源（ＡＶＤＤ）、増幅器２１０、ΔΣ変調器２２０、デシメーションフィルタ回路２３０をデジタル電源（ＤＶＤＤ）とした構成で示している。
　後述するように画素の振幅レベルによっては、増幅器をデジタル電圧以上の電源、たとえばアナログ電源とすることでも対応可能である。
　増幅器２１０は、インバータ型アンプＡＭＰ１、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、およびオートゼロ（ＡＺ）用スイッチＳＷ２を含んで構成されている。
　入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子がインバータ型アンプＡＭＰ１の入力端子に接続されている。
　フィードバック容量Ｃ２とゲインスイッチＳＷ１がインバータ型アンプＡＭＰ１の出力端子と入力端子間に直列に接続されている。
　オートゼロ用スイッチＳＷ２がインバータ型アンプＡＭＰ１の出力端子と入力端子間に接続されている。
　増幅器２１０は、画素１１０Ａのリセット時にオートゼロ用スイッチＳＷ２がオンにされて、インバータ型アンプＡＭＰ１のオフセット等をキャンセルし、入力電位および出力電位をたとえばおおよそ（１／２）ＤＶＤＤに設定する。
　増幅器２１０は、入力容量Ｃ１とフィードバック容量Ｃ２の容量比Ｃ１：Ｃ２が可変で、ゲインを変更可能であり、かつ、ゲイン変更時にＡＤ変換器であるΔΣ変調器２２０の入力フルスケール幅を一定とする機能を有している。
　また、別の実施形態として電源電圧ノイズ耐性向上のため差動型の増幅器を用いてもよい。
　図４は、本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。
　図４は、ΔΣＡＤ変換器２４０の動作概要を併せて示している。
　ΔΣ変調器２２０は、少なくとも積分器２２１、量子化器２２２、および画素回路１１０Ａへのフィードバック系の一部を形成するデジタルアナログ変換器（ＤＡＣ）２２３、およびレベルシフト機能を有する加算器２２４を含んで構成される。
　ΔΣ変調器２２０においては、画素回路１１０Ａから得られた信号は積分器２２１、量子化器２２２を通して１ビットデータとして出力される。
　ΔΣＡＤ変換器２４０は、量子化器の出力側に、１ビットデータを多ビット化するデシメーション回路（デシメーションフィルタ回路）２３０が配置される。
　デシメーションフィルタ回路２３０は、基本的にタイムスロット毎に“１”の数をデジタル加算する。
　図４は、１次のΔΣＡＤ変調器２２０を例に示しているが、ｎ次、たとえば図５および図６に示すように、２次のΔΣ変調器２２０Ａを適用することが望ましい。
　また、図５および図６の例では、デシメーションフィルタ回路としては、２次のデシメーションフィルタ回路２３０Ａが適用されている。ただし、デシメーションフィルタ回路は３次のデシメーションフィルタ回路を適用することも可能である。
＜３．増幅器およびΔΣＡＤ変換器の回路構成例＞
　図５は、本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。
　図６は、本実施形態に係る２次のΔΣ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。
　図６は、本技術の特徴である入力信号の前段にチョッパ型の増幅器（アンプ）と複数の容量を切り替えることで画素信号を増幅することが可能になる回路構成を示している。
　２次のΔΣ変調器２２０Ａは、図５に示すように、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
　なお、図５において、ｕはアナログ信号を、ｖはデジタル信号を示している。
　加算器２２４は入力部として機能する。
　図６のカラム回路２００Ａは、画素信号ＶＳＬの増幅器２１０をΔΣ変調器２２０Ａの前段（入力段）に配置することで、高ゲイン（低照度）設定でも低ノイズ化を実現している。
　また、カラム回路２００Ａは、増幅器２１０の回路構成とΔΣ変調器の一部の回路構成を同様にすることで、ＡＤ変換の入力レベルの調整を容易にすることができる。
　２次のΔΣ変調器２２０Ａは、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
　インクリメンタル型ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサではオーバーサンプリング回数Ｍによってノイズ抑制効果をもつ。
　加算器２２４は、増幅器２１０で増幅された画素信号ＶＳＬまたはＤＡＣ２２３１を介してフィードバックされた信号を入力する。
　加算器２２４は、増幅器２１０による画素信号ＶＳＬを入力する場合には、そのレベルをレベルシフト（図６の例ではレベルダウン）させて第１ステージの積分器２２１１に出力する。
　加算器２２４は、容量Ｃ１１（Ｃｓ），Ｃ１２、ノードＮＤ１１～ＮＤ１３、スイッチＳＷ１１～ＳＷ１４を有する。
　容量Ｃ１１はノードＮＤ１１とノードＮＤ１３との間に接続され、容量Ｃ１２はノードＮＤ１２とノードＮＤ１３との間に接続されている。
　スイッチＳＷ１１は増幅器２１０の出力とノードＮＤ１１間に接続され、スイッチＳＷ１２はノードＮＤ１２と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
　スイッチＳＷ１３はＤＡＣ２２３１の出力とノードＮＤ１１との間に接続され、スイッチＳＷ１４はノードＮＤ１２とバイアス信号Ｖｂｉａｓの供給ラインとの間に接続されている。
　スイッチＳＷ１１およびＳＷ１２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ１３およびＳＷ１４は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
　信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ１１およびＳＷ１２が導通状態に保持されているときは、スイッチＳＷ１３およびＳＷ１４は非導通状態に保持される。逆に、スイッチＳＷ１３およびＳＷ１４が導通状態に保持されているときは、スイッチＳＷ１１およびＳＷ１２は非導通状態に保持される。
　加算器２２４において、容量Ｃ１２とスイッチＳＷ１２はレベルシフタとして機能する。
　第１ステージの積分器２２１１は、積分回路として機能するインバータ型アンプＡＭＰ２１、入力容量Ｃ２１、フィードバック容量Ｃ２２、ノードＮＤ２１～ＮＤ２４、スイッチＳＷ２１～ＳＷ２５を有する。
　ノードＮＤ２１は加算器２２４の出力ノードＮＤ１３に接続されている。
　インバータ型アンプＡＭＰ２１は、入力端子がノードＮＤ２２に接続され、出力端子がノードＮＤ２３に接続されている。
　入力容量Ｃ２１はノードＮＤ２１とノードＮＤ２２との間に接続され、フィードバック容量Ｃ２２はノードＮＤ２４とノードＮＤ２３との間に接続されている。
　スイッチＳＷ２１はノードＮＤ２２とノードＮＤ２４との間に接続されている。すなわち、フィードバック容量Ｃ２２とスイッチＳＷ２１はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に直列に接続されている。
　スイッチＳＷ２２はノードＮＤ２１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
　スイッチＳＷ２３はノードＮＤ２１とノードＮＤ２４との間に接続され、スイッチＳＷ２４はノードＮＤ２３とノードＮＤ２４との間に接続されている。すなわち、リセット用のスイッチＳＷ２４はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に接続されている。
　スイッチＳＷ２５は第１ステージの積分器２２１１の出力ノードであるノードＮＤ２３に接続されている。
　スイッチＳＷ２１およびＳＷ２２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
　信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ２１およびＳＷ２２が導通状態に保持されているときは、スイッチＳＷ２３は非導通状態に保持される。逆に、スイッチＳＷ２３が導通状態に保持されているときは、スイッチＳＷ２１およびＳＷ２２は非導通状態に保持される。
　スイッチＳＷ２４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
　スイッチＳＷ２５は、信号Φ２がアクティブのときに導通状態に保持され、第１ステージの積分器２２１１の出力を次段の加算器２２５に入力させる。
　加算器２２５は、容量Ｃ３０、ノードＮＤ３０、およびスイッチＳＷ３０を有する。
　ノードＮＤ３０は、第１ステージの積分器２２１１の出力スイッチＳＷ２５に接続されている。
　スイッチＳＷ３０は、ＤＡＣ２２３２の出力とノードＮＤ３０との間に接続され、容量Ｃ３０はノードＮＤ３０と次段の第２ステージの積分器２２１２に入力ノード（ＮＤ３１）との間に接続されている。
　スイッチＳＷ３０は、信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
　第２ステージの積分器２２１２は、積分回路として機能するインバータ型アンプＡＭＰ３１、入力容量Ｃ３１、フィードバック容量Ｃ３２、ノードＮＤ３１～ＮＤ３４、スイッチＳＷ３１～ＳＷ３５を有する。
　ノードＮＤ３１は加算器２２５の容量Ｃ３０に接続されている。
　インバータ型アンプＡＭＰ３１は、入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３３に接続されている。
　入力容量Ｃ３１はノードＮＤ３１とノードＮＤ３２との間に接続され、フィードバック容量Ｃ３２はノードＮＤ３４とノードＮＤ３３との間に接続されている。
　スイッチＳＷ３１はノードＮＤ３２とノードＮＤ３４との間に接続されている。すなわち、フィードバック容量Ｃ３２とスイッチＳＷ３１はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に直列に接続されている。
　スイッチＳＷ３２はノードＮＤ３１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
　スイッチＳＷ３３はノードＮＤ３１とノードＮＤ３４との間に接続され、スイッチＳＷ３４はノードＮＤ３３とノードＮＤ３４との間に接続されている。すなわち、リセット用のスイッチＳＷ３４はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に接続されている。
　スイッチＳＷ３５は第２ステージの積分器２２１２の出力ノードであるノードＮＤ３３に接続されている。
　スイッチＳＷ３１およびＳＷ３２は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
　信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ３１およびＳＷ３２が導通状態に保持されているときは、スイッチＳＷ３３は非導通状態に保持される。逆に、スイッチＳＷ３３が導通状態に保持されているときは、スイッチＳＷ３１およびＳＷ２２は非導通状態に保持される。
　したがって、第２ステージの積分器２２１２は第１ステージの積分器２２１１と逆相で動作し、相補的な処理を行う。
　スイッチＳＷ３４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
　スイッチＳＷ３５は、信号Φ１がアクティブのときに導通状態に保持され、第２ステージの積分器２２１２の出力を次段の量子化器２２２の一方の入力端子に入力させる。
　量子化器２２２は、一方の入力端子と基準電位（たとえばグランド）ＶＳＳとの間に容量Ｃ４０が接続され、他方の入力端子が基準電位ＶＳＳに接続されている。
　量子化器２２２から出力されるデジタル信号Ｄ２２２は、１ビットＤＡＣ２２３２にフィードバックされ、また、フリップフロップＦＦ１１を介して１ビットＤＡＣ２２３１にフィードバックされる。
　量子化器２２２から出力されるデジタル信号Ｄ２２２は、次段のデシメーションフィルタ２３０に出力される。
　２次のデシメーションフィルタ回路２３０Ａは、積分器（リップルカウンタ）２３１とデータを保持し加算する累算器（アキュムレータ）２３２より構成される。アキュムレータ２３２は、加算器、レジスタＲＥＧ等を含んで構成される。
　上記したように、本カラム回路２００Ａは、ΔΣＡＤＣ２２０Ａの積分器としてインバータ（型アンプ）が採用されている。これにより、素子数を減らすことによるレイアウト効率と低消費化だけでなくオートゼロを実施することでインバータのオフセットやフリッカノイズのキャンセルを行っている。
　リセット時の画素信号は１ビットＤＡＣ２２３１，２２３２からのフィードバック信号との差をとられ第１ステージまたは第２ステージの積分器（インバータ型アンプ））２２１１，２２１２に入力される。
　ここで積分された後、量子化器（コンパレータ）２２２に入力され、ある一定電圧との比較で１または０を出力する。そしてこの量子化器２２２の出力はフィードバックループを通って、１ビットＤＡＣ２２３１，２２３２に入力される。
　１ビットＤＡＣ２２３１，２２３２は、量子化器２２２からの１、０に応じて入力信号から一定電圧を減算し加算器２２４，２２５を介して積分器（インバータ型アンプ）２２１１，２２１２に入力する。
　デシメーションフィルタ回路２３０Ａでは１，０の粗密波信号をある時間で積分する（従来技術１では７bitごと）し、そのデータを累積化することで１４bitのデジタル出力に変換する。
　また、デシメーションフィルタ２３０で画素のリセット信号を粗密信号化として累積積分した後に、ビット反転を行い、画素のデータ信号を同様に積算することでデジタルＣＤＳを実現し、スイッチによるチャージインジェクションノイズ低減を実現している。
　本実施形態では２次のデシメーションフィルタ回路の構成としたが、２次以上での構成も可能である。
［アナログゲインと入力レンジ］
　次に、ΔΣＡＤＣ２００Ａの入力段に配置される増幅器２１０のアナログゲインとΔΣＡＤＣ２００Ａの入力レンジについて説明する。
　表１に本実施形態の増幅器２１０におけるアナログゲイン設定例を示す。
Figure JPOXMLDOC01-appb-T000001
　表１の例では、高照度時（たとえば入力振幅が１Ｖ）には、増幅器２１０の入力容量とフィードバック容量の容量比Ｃ１：Ｃ２を１：２にすることで画素信号を１／２倍してΔΣモジュレータに入力する。このときの、ΔΣＡＤＣ２２０Ａの入力幅は０．５Ｖになる。
　また、入射光量の少ない低照度時（入力振幅が１２５ｍＶ）には容量比を１：０．２５とすることで１８ｄＢ（８倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
　つまり、ゲイン変更時にもΔΣＡＤＣ２２０Ａからみた入力フルスケール幅は一定となり、ΔΣモジュレータの容量比などの定数は固定で構成することができる。
　なお、表１の例では、入力振幅が５００ｍＶのときには容量比を１：１とすることで６ｄＢ（２倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
　入力振幅が２５０ｍＶのときには容量比を１：０．５とすることで１２ｄＢ（４倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
［画素およびカラム回路の動作タイミング例］
　図７の（Ａ）～（Ｈ）は、本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
　図７の（Ａ）は１水平走査期間を示す水平同期信号ＨＳＹＮＣを、図７の（Ｂ）は画素の選択信号ＳＥＬを、図７の（Ｃ）は画素のリセット信号ＲＳＴを、図７の（Ｄ）は画素の転送信号ＴＲＧをそれぞれ示している。
　図７の（Ｅ）は増幅器２１０のスイッチＳＷ２に供給されるオートゼロ信号ＡＺを示している。図７（Ｆ）はデシメーションフィルタ回路２３０Ａのリップルカウンタ２３１のリセット信号ΦＲ１を、図７の（Ｇ）はデシメーションフィルタ回路２３０Ａのアキュムレータ２３２のリセット信号ΦＲ２をそれぞれ示している。図７の（Ｈ）は信号線ＬＳＧＮに読み出される画素信号ＶＳＬを示している。
　画素１１０Ａにおいて、行の選択信号ＳＥＬが立ち上がったのちリセット信号ＲＳＴにてフローティングディフュージョンＦＤをリセットする。その際に、増幅器２１０のリセット（オートゼロＡＺ）を行うことで増幅器２１０のオフセットキャンセルとリセット信号の動作電圧を決定する（本説明では１／２ＤＶＤＤ付近）。
　その後、転送信号（転送パルス）ＴＲＧによって画素信号ＶＳＬを読み出し、データ信号の出力を行う。
　ΔΣＡＤＣ２２０Ａとしては積分器２２１１，２２１２でリセット信号、データ信号を複数回サンプリング（オーバーサンプリングＭ）し平均化を行う。
　その際に、パルスφＲ１、φＲ２によってデシメーションフィルタ回路２３０のリップルカウンタ２３１のリセット、累算器（アキュミュレータ）２３２のリセットを行う。
［レベルダイヤ］
　次に、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明する。ここでは、比較例として非特許文献２のＦＩＧ．５の回路の高照度時と低照度時のレベルダイヤについて示す。
　図８の（Ａ）および（Ｂ）は、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
　図９の（Ａ）および（Ｂ）は、比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
　図９に示すように、比較例の構成では高照度、低照度での入力信号を固定値でレベルシフトしてしまうと、ＡＤ変換器としての入力レンジが１／２ＤＶＤＤ付近より変動し安定性の確保が困難である。
　これを回避するためにレベルシフト値を入射光量で変動させる手法をとるにはバイアス（Ｖｂｉａｓ）回路の構成が複雑化してしまう。
　本実施形態では、増幅器２１０に積分器２２１１，２２１２と同じサイズ比（ＰＭＯＳ／ＮＭＯＳ）を使用することで、図８に示すように、オートゼロ時の反転レベルは入射光量にかかわらず１／２ＤＶＤＤ付近に設定される。
　オートゼロ時の信号をリセット信号としてΔΣ変調器に入れる際に、ＡＤの入力レンジ範囲に揃えるためにレベルシフトを行う必要がある。
　本実施形態では、増幅器２１０でのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０Ａは増幅器２１０と同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
　これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
　なお、本説明はインバータ型の増幅器（アンプ）を例に説明したが、図１０に示すように、差動型アンプでも参照電圧(Ｖｒｅｆ)をΔΣ変調器２００の積分器（インバータ型）とサイズ比（ＰＭＯＳ／ＮＭＯＳ）を用いて生成することで実現することができる。
　図１０は、本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。
　増幅器２１０Ａは、差動型アンプＡＭＰ１Ａ、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、オートゼロ（ＡＺ）用スイッチＳＷ２、および基準電圧生成部２１１を含んで構成されている。
　入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子が差動型アンプＡＭＰ１Ａの一方の入力端子に接続されている。
　フィードバック容量Ｃ２とゲインスイッチＳＷ１が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に直列に接続されている。
　オートゼロ用スイッチＳＷ２が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に接続されている。
　そして、基準電圧生成部２１１は、デジタル電源ＤＶＤＤと基準電位ＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１により形成されている。ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレイン同士の接続点によりノードＮＤ２１１が形成され、ゲート同士の接続点によりノードＮＤ２１２が形成されている。これらノードＮＤ２１１とＮＤ２１２が接続され、かＴ、差動型アンプＡＭＰ１Ａの他方の入力端子に接続されている。
　基準電圧生成部２１１は、差動型アンプＡＭＰ１Ａの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比（ＰＭＯＳ／ＮＭＯＳ）をもって生成した基準電圧Ｖｒｅｆを供給する。
　本例においても、増幅器２１０Ａでのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０は増幅器２１０Ａと同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
　これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
　図３および図１０では増幅器２１０，２１０ＡとΔΣＡＤ変換器の電源を同電源として記載しているが、増幅器２１０，２１０Ａをデジタル電圧以上の電源たとえばアナログ電源（ＡＶＤＤ）としても、レベルシフトの値が大きくなるだけで固定値を利用することができる。
　またオートゼロを行うことで画素のリセット電位のバラツキも吸収することが可能になる。
［アナログゲインによるノイズ低減効果］
　また、本実施形態に係るカラム回路の構成ではインクリメンタル型による平均化に加えてアナログゲインによりのノイズの低減効果が期待できる。
　インクリメンタル型での量子化ノイズ、ｋＴＣノイズおよび増幅器でのノイズの算出について説明する。
　２次のΔΣ変調器とデシメーションフィルタ回路を用いた場合のトータルノイズＶｎはオーバーサンプリングＭによる平均化により次のように表される。
　Ｖｎ２＝Ｖｓ２＊４／（３Ｍ）と表される。
　ここでＶｓ２＝Ｖｓｆ（ソースフォロア）２＋Ｖａｄｃ（ＡＤ変換器）２とする。
　アナログゲインＧによる割戻し効果とオーバーサンプリングＭによる平均化の効果のため増幅器熱雑音Ｖａｍｐ２、量子化雑音ＶＳＬＢ２、ΔΣ変調器のｋＴＣ雑音 Ｖａｄｃ２は次のように表すことができる。
　Ｖａｍｐ２＝４／３Ｍ＊ｋＴ／３Ｇ２＊（１＋Ｇ）／（Ｃｓ＋Ｃ１／（１＋Ｇ）)
　ＶＬＳＢ２＝４／（Ｇ＊（Ｍ＋１）＊Ｍ）２＊ＶＦＳ２
　Ｖａｄｃ２＝４／（３Ｇ２＊Ｍ）＊５＊ｋ＊Ｔ／Ｃｓ
　ここでＣ１１=Ｃｓ,Ｇ＝Ｃ１／Ｃ２，ＶＦＳ(量子化器フルスケール電圧)、ｋ(ボルツマン係数)とする。
　つまり、低照度での状態で信号出力確保のためゲイン設定が必要な状態では上記アナログゲイン割戻し効果により、ノイズ特性は改善されることになる。
　一方、比較例の構成では、デジタル出力をゲイン倍する必要があり信号だけでなくノイズまで増加することになる。
　本実施形態では、増幅器２１０についてもΔΣ回路構成と組み合わせることでオーバーサンプリングの効果のため熱雑音が低減される。
　よって、単純な増幅器およびＡＤ変換器の構成に比較して、より小さな容量を用いることができレイアウトの実装面積が小さくなるコスト低減効果や微細化画素に対する対応も可能になる。
　本実施形態では、２次のデシメーションフィルタ構成で説明したが、より高次（３次）のフィルタ構成においても同様な効果を得ることができる。
　以上説明したように、本実施形態によれば、以下の効果を得ることができる。
　ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサに増幅器を搭載することで低照度のノイズを改善することができる。
　入力信号に対し増幅器により一定出力幅に調整することでΔΣＡＤ変換器の定数を変更することなしにゲイン設定ができる。ＡＤ変換部への追加回路が必要なくなるため、チップ面積を小さくすることができる。またレベルシフトの値も増幅率に依存せず固定とすることができ、回路構成を容易にできる。
　増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値を小さくするできることによるチップ面積のシュリンク、またはサンプリング回数を少なくしクロック周波数を落とすことができることによる低消費電力化を実現することができる。
　また、増幅器としてもΔΣＡＤ変換の平均化の効果によりより実装面積を小さくすることができる。
　このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
　図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム３００は、図１１に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
　さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
　カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
　駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
　また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
　なお、本技術は以下のような構成もとることができる。
（１）光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
　上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
　上記読み出し部は、
　　上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
　　上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
　固体撮像素子。
（２）上記増幅器は、
　　上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
　上記（１）記載の固体撮像素子。
（３）上記ΔΣ変調器は、
　　上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
　　上記レベルシフト量は、固定値として設定される
　上記（２）記載の固体撮像素子。
（４）上記ΔΣ変調器は、
　　インバータ型積分器を含む少なくとも一つの積分器と、
　　最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
　　上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
　上記増幅器は、
　　上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
　上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記ΔΣ変調器の積分器は、
　　上記インバータ型積分器の入力端子側に接続された入力容量と、
　　上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
　上記増幅器は、
　　上記インバータ型アンプの入力端子側に接続された入力容量と、
　　上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
　上記（４）記載の固体撮像素子。
（６）上記ΔΣ変調器の積分器は、
　　上記インバータ型積分器の入力端子側に接続された入力容量と、
　　上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
　上記増幅器は、
　　上記差動型アンプの一方の入力端子側に接続された入力容量と、
　　上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
　　上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
　上記（４）記載の固体撮像素子。
（７）上記増幅器は、
　　上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
　上記（５）または（６）記載の固体撮像素子。
（８）上記増幅器は、
　　上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
　上記（５）から（７）のいずれか一に記載の固体撮像素子。
（９）上記画素は、
　　フローティングディフュージョンの電荷をリセットするリセット機能を含み、
　上記増幅器のリセット用スイッチは、
　　上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
　上記（８）記載の固体撮像素子。
（１０）上記読み出し部は、
　　上記ΔΣ変調器によるデジタル信号を多ビット化するデシメーションフィルタ回路を含む
　上記（１）から（９）のいずれか一に記載の固体撮像素子。
（１１）固体撮像素子と、
　上記固体撮像素子に被写体像を結像する光学系と、を有し、
　上記固体撮像素子は、
　　光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
　　上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
　　上記読み出し部は、
　　　上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
　　　上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
　カメラシステム。
　１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行選択回路（画素駆動部）、１３０・・・カラム読み出し回路、２００，２００Ａ・・・カラム回路、２１０，２１０Ａ・・・増幅器、２２０，２２０Ａ・・・ΔΣ変調器（、２２１，２２１１，２２１２・・・積分器、２２２・・・量子化器、２２３，２２３１，２２３２・・・ＤＡＣ、２２４，２２５・・・加算器、２３０・・・デシメーションフィルタ回路、２４０・・・ΔΣＡＤ変換器、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ（光学系）、３４０・・・信号処理回路。

Claims (11)

  1. 　光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
    　上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
    　上記読み出し部は、
    　　上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
    　　上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
    　固体撮像素子。
  2. 　上記増幅器は、
    　　上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
    　請求項１記載の固体撮像素子。
  3. 　上記ΔΣ変調器は、
    　　上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
    　　上記レベルシフト量は、固定値として設定される
    　請求項２記載の固体撮像素子。
  4. 　上記ΔΣ変調器は、
    　　インバータ型積分器を含む少なくとも一つの積分器と、
    　　最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
    　　上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
    　上記増幅器は、
    　　上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
    　請求項１記載の固体撮像素子。
  5. 　上記ΔΣ変調器の積分器は、
    　　上記インバータ型積分器の入力端子側に接続された入力容量と、
    　　上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
    　上記増幅器は、
    　　上記インバータ型アンプの入力端子側に接続された入力容量と、
    　　上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
    　請求項４記載の固体撮像素子。
  6. 　上記ΔΣ変調器の積分器は、
    　　上記インバータ型積分器の入力端子側に接続された入力容量と、
    　　上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
    　上記増幅器は、
    　　上記差動型アンプの一方の入力端子側に接続された入力容量と、
    　　上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
    　　上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
    　請求項４記載の固体撮像素子。
  7. 　上記増幅器は、
    　　上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
    　請求項５または請求項６記載の固体撮像素子。
  8. 　上記増幅器は、
    　　上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
    　請求項５または請求項６記載の固体撮像素子。
  9. 　上記画素は、
    　　フローティングディフュージョンの電荷をリセットするリセット機能を含み、
    　上記増幅器のリセット用スイッチは、
    　　上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
    　請求項８記載の固体撮像素子。
  10. 　上記読み出し部は、
    　　上記ΔΣ変調器のデジタル信号を多ビット化するデシメーションフィルタ回路を含む
    　請求項１記載の固体撮像素子。
  11. 　固体撮像素子と、
    　上記固体撮像素子に被写体像を結像する光学系と、を有し、
    　上記固体撮像素子は、
    　　光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
    　　上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
    　　上記読み出し部は、
    　　　上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
    　　　上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
    　カメラシステム。
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