JP2013090234A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【解決手段】光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、読み出し部は、アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、ΔΣ変調器の入力側に配置され、信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【選択図】図3
Description
これはCMOSイメージセンサが次の課題を克服しているからである。
すなわち、CCD画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ICを組み合わせて動作させる必要がある。
このようなCCDの場合、システムが非常に複雑化するといった処々の問題を、CMOSイメージセンサが克服しているからである。
このため、CMOSイメージセンサは、周辺ICの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。
これに対して、CMOSイメージセンサは画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
すなわち、この技術では、CDS後のアナログ信号をサンプルするときのkTCノイズが残り、影響を小さくするためには容量値を大きくするなどチップ面積増加につながってしまう。
すなわち、この技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
なお、説明は以下の順序で行う。
1.固体撮像素子の構成の概要
2.読み出し回路の構成の概要
3.増幅器およびΔΣAD変換器の回路構成例
4.カメラシステムの構成例
図1は、本実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。
本実施形態において、カラム読み出し回路130において、CDS処理は、AD変換後に行われる。
なお、行選択回路120およびカラム読み出し回路130により読み出し部が形成される。
本実施形態のCMOSイメージセンサ100は、増幅器によりAD入力レンジを一定幅に調整することでΔΣAD変換器の定数を変更することなしに実現することができる。
CMOSイメージセンサ100は、増幅器の効果によりΔΣAD変換器のノイズスペックが緩和でき、容量値、サンプリング回数など小さくすることが可能となっている。
CMOSイメージセンサ100は、増幅器としてたとえばΔΣ変調器で使用するインバータと同じ構成を用いることでレベルシフトさせる値をゲインによらず固定で設定でき、AD変換可能な入力レンジの確保が容易になっている。また増幅器として差動型を用いることも可能である。
また、CMOSイメージセンサ100は、ΔΣAD変換器を用いることで増幅器の容量値を小さくすることが可能になっている。
そして、画素回路110Aは、この1個のフォトダイオード111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。
転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115は、絶縁ゲート型電界効果トランジスタ(FET)により形成される。図2の例では、nチャネルのFETが適用されているが、pチャネルのFETを適用することも可能である。
なお、ここでは4トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している3トランジスタ型等の適用も可能である。
転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFD(以下、単にFDというときもある)との間に接続されている。転送トランジスタ112は、転送制御線LTRGを通じてそのゲート(転送ゲート)に制御信号である転送信号TRGが与えられる。
これにより、転送トランジスタ112は、フォトダイオード111で光電変換された電荷(電子)をフローティングディフュージョンFDに転送する。
これにより、リセットトランジスタ113は、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
そして、選択制御線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路130に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
LRST、LTRG、LSELの各制御線はそれぞれM本ずつ設けられている。
これらのリセット制御線LRST、転送制御線LTRG、および選択制御線LSELは、行選択回路120により駆動される。
読み出し回路130は、各カラムに増幅器およびその出力に接続されたAD変換器(アを含む。
ADCは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるADCは画素単位に画素信号を入出力するように構成されている。
図3は、本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
そして、縦続接続されたΔΣ変調器220およびデシメーションフィルタ回路230によりΔΣAD変換器240が構成される。
図3の例では、画素110Aをアナログ電源(AVDD)、増幅器210、ΔΣ変調器220、デシメーションフィルタ回路230をデジタル電源(DVDD)とした構成で示している。
後述するように画素の振幅レベルによっては、増幅器をデジタル電圧以上の電源、たとえばアナログ電源とすることでも対応可能である。
入力容量C1の第1端子が信号線LSGNに接続され、第2端子がインバータ型アンプAMP1の入力端子に接続されている。
フィードバック容量C2とゲインスイッチSW1がインバータ型アンプAMP1の出力端子と入力端子間に直列に接続されている。
オートゼロ用スイッチSW2がインバータ型アンプAMP1の出力端子と入力端子間に接続されている。
増幅器210は、入力容量C1とフィードバック容量C2の容量比C1:C2が可変で、ゲインを変更可能であり、かつ、ゲイン変更時にAD変換器であるΔΣ変調器220の入力フルスケール幅を一定とする機能を有している。
また、別の実施形態として電源電圧ノイズ耐性向上のため差動型の増幅器を用いてもよい。
図4は、ΔΣAD変換器240の動作概要を併せて示している。
ΔΣ変調器220においては、画素回路110Aから得られた信号は積分器221、量子化器222を通して1ビットデータとして出力される。
ΔΣAD変換器240は、量子化器の出力側に、1ビットデータを多ビット化するデシメーション回路(デシメーションフィルタ回路)230が配置される。
デシメーションフィルタ回路230は、基本的にタイムスロット毎に“1”の数をデジタル加算する。
また、図5および図6の例では、デシメーションフィルタ回路としては、2次のデシメーションフィルタ回路230Aが適用されている。ただし、デシメーションフィルタ回路は3次のデシメーションフィルタ回路を適用することも可能である。
図5は、本実施形態に係る2次のΔΣ変調器の基本構成を示す図である。
図6は、本実施形態に係る2次のΔΣ変調器を適用したΔΣAD変換器を含むカラム回路の具体的な回路構成を示す図である。
図6は、本技術の特徴である入力信号の前段にチョッパ型の増幅器(アンプ)と複数の容量を切り替えることで画素信号を増幅することが可能になる回路構成を示している。
なお、図5において、uはアナログ信号を、vはデジタル信号を示している。
加算器224は入力部として機能する。
また、カラム回路200Aは、増幅器210の回路構成とΔΣ変調器の一部の回路構成を同様にすることで、AD変換の入力レベルの調整を容易にすることができる。
2次のΔΣ変調器220Aは、インクリメンタル型ΔΣAD変換器として構成され、ΔΣ変調器としての2つの積分器2211,2212、2つのDAC2231,2232、および2つの加算器224,225を含んで構成されている。
インクリメンタル型ΔΣAD変換器を搭載したCMOSイメージセンサではオーバーサンプリング回数Mによってノイズ抑制効果をもつ。
加算器224は、増幅器210による画素信号VSLを入力する場合には、そのレベルをレベルシフト(図6の例ではレベルダウン)させて第1ステージの積分器2211に出力する。
容量C11はノードND11とノードND13との間に接続され、容量C12はノードND12とノードND13との間に接続されている。
スイッチSW11は増幅器210の出力とノードND11間に接続され、スイッチSW12はノードND12と基準電位(たとえばグランド)VSSとの間に接続されている。
スイッチSW13はDAC2231の出力とノードND11との間に接続され、スイッチSW14はノードND12とバイアス信号Vbiasの供給ラインとの間に接続されている。
スイッチSW11およびSW12は信号Φ1がアクティブ(たとえばハイレベル)のときに導通状態に保持され、スイッチSW13およびSW14は信号Φ2がアクティブ(たとえばハイレベル)のときに導通状態に保持される。
信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW11およびSW12が導通状態に保持されているときは、スイッチSW13およびSW14は非導通状態に保持される。逆に、スイッチSW13およびSW14が導通状態に保持されているときは、スイッチSW11およびSW12は非導通状態に保持される。
加算器224において、容量C12とスイッチSW12はレベルシフタとして機能する。
ノードND21は加算器224の出力ノードND13に接続されている。
インバータ型アンプAMP21は、入力端子がノードND22に接続され、出力端子がノードND23に接続されている。
入力容量C21はノードND21とノードND22との間に接続され、フィードバック容量C22はノードND24とノードND23との間に接続されている。
スイッチSW21はノードND22とノードND24との間に接続されている。すなわち、フィードバック容量C22とスイッチSW21はインバータ型アンプAMP21の出力端子と入力端子との間に直列に接続されている。
スイッチSW22はノードND21と基準電位(たとえばグランド)VSSとの間に接続されている。
スイッチSW23はノードND21とノードND24との間に接続され、スイッチSW24はノードND23とノードND24との間に接続されている。すなわち、リセット用のスイッチSW24はインバータ型アンプAMP21の出力端子と入力端子との間に接続されている。
スイッチSW25は第1ステージの積分器2211の出力ノードであるノードND23に接続されている。
スイッチSW21およびSW22は信号Φ1がアクティブ(たとえばハイレベル)のときに導通状態に保持され、スイッチSW23は信号Φ2がアクティブ(たとえばハイレベル)のときに導通状態に保持される。
信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW21およびSW22が導通状態に保持されているときは、スイッチSW23は非導通状態に保持される。逆に、スイッチSW23が導通状態に保持されているときは、スイッチSW21およびSW22は非導通状態に保持される。
スイッチSW24はリセット信号ΦRSTがアクティブ(たとえばハイレベル)のときに導通状態に保持される。リセット信号ΦRSTは画素のリセット信号RSTと同相で同期がとられている。
スイッチSW25は、信号Φ2がアクティブのときに導通状態に保持され、第1ステージの積分器2211の出力を次段の加算器225に入力させる。
ノードND30は、第1ステージの積分器2211の出力スイッチSW25に接続されている。
スイッチSW30は、DAC2232の出力とノードND30との間に接続され、容量C30はノードND30と次段の第2ステージの積分器2212に入力ノード(ND31)との間に接続されている。
スイッチSW30は、信号Φ1がアクティブ(たとえばハイレベル)のときに導通状態に保持される。
ノードND31は加算器225の容量C30に接続されている。
インバータ型アンプAMP31は、入力端子がノードND32に接続され、出力端子がノードND33に接続されている。
入力容量C31はノードND31とノードND32との間に接続され、フィードバック容量C32はノードND34とノードND33との間に接続されている。
スイッチSW31はノードND32とノードND34との間に接続されている。すなわち、フィードバック容量C32とスイッチSW31はインバータ型アンプAMP31の出力端子と入力端子との間に直列に接続されている。
スイッチSW32はノードND31と基準電位(たとえばグランド)VSSとの間に接続されている。
スイッチSW33はノードND31とノードND34との間に接続され、スイッチSW34はノードND33とノードND34との間に接続されている。すなわち、リセット用のスイッチSW34はインバータ型アンプAMP31の出力端子と入力端子との間に接続されている。
スイッチSW35は第2ステージの積分器2212の出力ノードであるノードND33に接続されている。
スイッチSW31およびSW32は信号Φ2がアクティブ(たとえばハイレベル)のときに導通状態に保持され、スイッチSW23は信号Φ1がアクティブ(たとえばハイレベル)のときに導通状態に保持される。
信号Φ1と信号Φ2は相補的なレベルをとる。したがって、スイッチSW31およびSW32が導通状態に保持されているときは、スイッチSW33は非導通状態に保持される。逆に、スイッチSW33が導通状態に保持されているときは、スイッチSW31およびSW22は非導通状態に保持される。
したがって、第2ステージの積分器2212は第1ステージの積分器2211と逆相で動作し、相補的な処理を行う。
スイッチSW34はリセット信号ΦRSTがアクティブ(たとえばハイレベル)のときに導通状態に保持される。リセット信号ΦRSTは画素のリセット信号RSTと同相で同期がとられている。
スイッチSW35は、信号Φ1がアクティブのときに導通状態に保持され、第2ステージの積分器2212の出力を次段の量子化器222の一方の入力端子に入力させる。
量子化器222から出力されるデジタル信号D222は、1ビットDAC2232にフィードバックされ、また、フリップフロップFF11を介して1ビットDAC2231にフィードバックされる。
量子化器222から出力されるデジタル信号D222は、次段のデシメーションフィルタ230に出力される。
リセット時の画素信号は1ビットDAC2231,2232からのフィードバック信号との差をとられ第1ステージまたは第2ステージの積分器(インバータ型アンプ))2211,2212に入力される。
ここで積分された後、量子化器(コンパレータ)222に入力され、ある一定電圧との比較で1または0を出力する。そしてこの量子化器222の出力はフィードバックループを通って、1ビットDAC2231,2232に入力される。
1ビットDAC2231,2232は、量子化器222からの1、0に応じて入力信号から一定電圧を減算し加算器224,225を介して積分器(インバータ型アンプ)2211,2212に入力する。
また、デシメーションフィルタ230で画素のリセット信号を粗密信号化として累積積分した後に、ビット反転を行い、画素のデータ信号を同様に積算することでデジタルCDSを実現し、スイッチによるチャージインジェクションノイズ低減を実現している。
本実施形態では2次のデシメーションフィルタ回路の構成としたが、2次以上での構成も可能である。
次に、ΔΣADC200Aの入力段に配置される増幅器210のアナログゲインとΔΣADC200Aの入力レンジについて説明する。
表1に本実施形態の増幅器210におけるアナログゲイン設定例を示す。
また、入射光量の少ない低照度時(入力振幅が125mV)には容量比を1:0.25とすることで18dB(8倍)の信号増幅を実現しADの入力幅を0.5Vに調整する。
つまり、ゲイン変更時にもΔΣADC220Aからみた入力フルスケール幅は一定となり、ΔΣモジュレータの容量比などの定数は固定で構成することができる。
なお、表1の例では、入力振幅が500mVのときには容量比を1:1とすることで6dB(2倍)の信号増幅を実現しADの入力幅を0.5Vに調整する。
入力振幅が250mVのときには容量比を1:0.5とすることで12dB(4倍)の信号増幅を実現しADの入力幅を0.5Vに調整する。
図7(A)〜(H)は、本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
図7(A)は1水平走査期間を示す水平同期信号HSYNCを、図7(B)は画素の選択信号SELを、図7(C)は画素のリセット信号RSTを、図7(D)は画素の転送信号TRGをそれぞれ示している。
図7(E)は増幅器210のスイッチSW2に供給されるオートゼロ信号AZを示している。図7(F)はデシメーションフィルタ回路230Aのリップルカウンタ231のリセット信号ΦR1を、図7(G)はデシメーションフィルタ回路230Aのアキュムレータ232のリセット信号ΦR2をそれぞれ示している。図7(H)は信号線LSGNに読み出される画素信号VSLを示している。
その後、転送信号(転送パルス)TRGによって画素信号VSLを読み出し、データ信号の出力を行う。
ΔΣADC220Aとしては積分器2211,2212でリセット信号、データ信号を複数回サンプリング(オーバーサンプリングM)し平均化を行う。
その際に、パルスφR1、φR2によってデシメーションフィルタ回路230のリップルカウンタ231のリセット、累算器(アキュミュレータ)232のリセットを行う。
次に、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明する。ここでは、比較例として非特許文献2のFIG.5の回路の高照度時と低照度時のレベルダイヤについて示す。
図9(A)および(B)は、比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
これを回避するためにレベルシフト値を入射光量で変動させる手法をとるにはバイアス(Vbias)回路の構成が複雑化してしまう。
本実施形態では、増幅器210に積分器2211,2212と同じサイズ比(PMOS/NMOS)を使用することで、図8に示すように、オートゼロ時の反転レベルは入射光量にかかわらず1/2DVDD付近に設定される。
オートゼロ時の信号をリセット信号としてΔΣ変調器に入れる際に、ADの入力レンジ範囲に揃えるためにレベルシフトを行う必要がある。
本実施形態では、増幅器210でのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器220Aは増幅器210と同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
これにより、バイアス値Vbiasの変更も特に不要となり回路構成をシンプルにすることが可能になる。
増幅器210Aは、差動型アンプAMP1A、入力容量C1、可変のフィードバック容量C2、ゲインスイッチSW1、オートゼロ(AZ)用スイッチSW2、および基準電圧生成部211を含んで構成されている。
入力容量C1の第1端子が信号線LSGNに接続され、第2端子が差動型アンプAMP1Aの一方の入力端子に接続されている。
フィードバック容量C2とゲインスイッチSW1が差動型アンプAMP1Aの出力端子と一方の入力端子間に直列に接続されている。
オートゼロ用スイッチSW2が差動型アンプAMP1Aの出力端子と一方の入力端子間に接続されている。
基準電圧生成部211は、差動型アンプAMP1Aの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比(PMOS/NMOS)をもって生成した基準電圧Vrefを供給する。
これにより、バイアス値Vbiasの変更も特に不要となり回路構成をシンプルにすることが可能になる。
またオートゼロを行うことで画素のリセット電位のバラツキも吸収することが可能になる。
また、本実施形態に係るカラム回路の構成ではインクリメンタル型による平均化に加えてアナログゲインによりのノイズの低減効果が期待できる。
インクリメンタル型での量子化ノイズ、kTCノイズおよび増幅器でのノイズの算出について説明する。
2次のΔΣ変調器とデシメーションフィルタ回路を用いた場合のトータルノイズVnはオーバーサンプリングMによる平均化により次のように表される。
ここでVs2=Vsf(ソースフォロア)2+Vadc(AD変換器)2とする。
VLSB2=4/(G*(M+1)*M)2*VFS2
Vadc2=4/(3G2*M)*5*k*T/Cs
ここでC11=Cs,G=C1/C2,VFS(量子化器フルスケール電圧)、k(ボルツマン係数)とする。
一方、比較例の構成では、デジタル出力をゲイン倍する必要があり信号だけでなくノイズまで増加することになる。
本実施形態では、増幅器210についてもΔΣ回路構成と組み合わせることでオーバーサンプリングの効果のため熱雑音が低減される。
よって、単純な増幅器およびAD変換器の構成に比較して、より小さな容量を用いることができレイアウトの実装面積が小さくなるコスト低減効果や微細化画素に対する対応も可能になる。
本実施形態では、2次のデシメーションフィルタ構成で説明したが、より高次(3次)のフィルタ構成においても同様な効果を得ることができる。
ΔΣAD変換器を搭載したCMOSイメージセンサに増幅器を搭載することで低照度のノイズを改善することができる。
入力信号に対し増幅器により一定出力幅に調整することでΔΣAD変換器の定数を変更することなしにゲイン設定ができる。AD変換部への追加回路が必要なくなるため、チップ面積を小さくすることができる。またレベルシフトの値も増幅率に依存せず固定とすることができ、回路構成を容易にできる。
増幅器の効果によりΔΣAD変換器のノイズスペックが緩和でき、容量値を小さくするできることによるチップ面積のシュリンク、またはサンプリング回数を少なくしクロック周波数を落とすことができることによる低消費電力化を実現することができる。
また、増幅器としてもΔΣAD変換の平均化の効果によりより実装面積を小さくすることができる。
図11は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
さらに、カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ320を有する。
カメラシステム300は、撮像デバイス310を駆動する駆動回路(DRV)330と、撮像デバイス310の出力信号を処理する信号処理回路(PRC)340と、を有する。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
(1)光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。
(2)上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
上記(1)記載の固体撮像素子。
(3)上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
上記(2)記載の固体撮像素子。
(4)上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、n(nは1を含む正数)次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
上記(1)から(3)のいずれか一に記載の固体撮像素子。
(5)上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
上記(4)記載の固体撮像素子。
(6)上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
上記(4)記載の固体撮像素子。
(7)上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
上記(5)または(6)記載の固体撮像素子。
(8)上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
上記(5)から(7)のいずれか一に記載の固体撮像素子。
(9)上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
上記(8)記載の固体撮像素子。
(10)上記読み出し部は、
上記ΔΣ変調器によるデジタル信号を多ビット化するデシメーションフィルタ回路を含む
上記(1)から(9)のいずれか一に記載の固体撮像素子。
(11)固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
Claims (11)
- 光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。 - 上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
請求項1記載の固体撮像素子。 - 上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
請求項2記載の固体撮像素子。 - 上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、n(nは1を含む正数)次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
請求項1記載の固体撮像素子。 - 上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
請求項4記載の固体撮像素子。 - 上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
請求項4記載の固体撮像素子。 - 上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
請求項5または請求項6記載の固体撮像素子。 - 上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
請求項5または請求項6記載の固体撮像素子。 - 上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
請求項8記載の固体撮像素子。 - 上記読み出し部は、
上記ΔΣ変調器のデジタル信号を多ビット化するデシメーションフィルタ回路を含む
請求項1記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
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