WO2013013471A1 - 一种半导体器件结构及其制造方法 - Google Patents

一种半导体器件结构及其制造方法 Download PDF

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semiconductor substrate
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周华杰
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    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]

Definitions

  • the present invention belongs to the field of semiconductor technology, and in particular, to a method for fabricating a bulk silicon fin field effect transistor. Background technique
  • FinFET structure devices are mainly prepared on SOI substrates at the beginning, and the process is relatively simple compared to bulk silicon substrates.
  • SOI FinFET has the disadvantages of high preparation cost, poor heat dissipation, floating body effect, and poor compatibility with CMOS processes.
  • the researchers began to study the use of bulk silicon substrates to prepare FinFET devices, namely Bulk FinFETs.
  • the general Bulk FinFET structure device still has the following disadvantages compared with the SOI FinFET device: The SCE effect is not satisfactory; the leakage current path is still formed in the fin at the bottom of the channel, and the leakage current is large; the impurity profile control is difficult.
  • a first aspect of the invention is a semiconductor device structure comprising: a fin on a partially buried isolation dielectric layer, wherein a bottom of the fin is connected to the substrate by a body contact, the fin Having a channel region between the source and drain; a partially buried isolation dielectric layer separating the fin from the substrate by a region in contact with the substrate through the body contact; body contact, the body contact Forming at least a portion of the channel region of the fin with a direct physical and electrical contact with the substrate; a gate electrode having a direction perpendicular to a direction of the fin and a region where the fin intersects the gate electrode forming a channel There is a gate dielectric between the gate electrode and the fin; the source and drain regions are located on both sides of the channel region and the gate electrode.
  • a second aspect of the invention is a method of fabricating, comprising: forming a semiconductor substrate having a local silicon-on-insulator (SOI) structure having a partially buried isolation dielectric layer; above the partial buried isolation dielectric layer Forming a fin on the silicon substrate; forming a gate stack structure on the top and sides of the fin; forming a source/drain structure in the fins on both sides of the gate stack structure; metallization;
  • SOI silicon-on-insulator
  • the main steps of the present invention include: forming a semiconductor substrate with a local silicon-on-insulator (SOI) structure having a partially buried isolation dielectric layer; a silicon liner over the local buried isolation dielectric layer Forming a fin on the bottom; forming a gate stack structure on the top and sides of the fin; forming a source/drain structure in the fins on both sides of the gate stack structure; metallization;
  • SOI silicon-on-insulator
  • the step of forming a semiconductor substrate having a partial silicon-on-insulator (SOI) structure having a partially buried isolation dielectric layer comprises: forming a dielectric layer on the semiconductor substrate; photolithography, etching the dielectric layer to form a dielectric layer island and a body contact hole; forming an amorphous silicon material on the semiconductor substrate; converting the amorphous silicon material into a single crystal material and performing chemical mechanical polishing (CMP) to form a local silicon-on-insulator (SOI) structure semiconductor lining bottom;
  • CMP chemical mechanical polishing
  • the dielectric layer comprises SiO 2 , TEOS, LTO or Si 3 N 4 and has a thickness of 20-100 nm.
  • the amorphous silicon material may be formed by low pressure chemical vapor deposition (LPCVD), ion beam sputtering or the like;
  • LPCVD low pressure chemical vapor deposition
  • the thickness of the crystalline silicon material is from 200 nm to 1000 nm.
  • lateral solid phase epitaxy may be employed.
  • the step of forming a fin on the silicon substrate above the partial buried isolation dielectric layer comprises: exposing a positive resist to an electron beam and etching the partial buried isolation dielectric layer a silicon substrate to a buried isolation dielectric layer to embed the semiconductor substrate to form at least two recesses, the recess Fins are formed between them.
  • the fin has a thickness of 10-60 nm.
  • the step of forming a gate stack structure on the top and sides of the fin comprises: forming a gate dielectric layer and a gate electrode material on top and sides of the fin; lithography, etching to form a gate electrode stack structure .
  • the method further comprises: forming a primary sidewall on both sides of the fin; performing tilt ion implantation to A source/drain extension region is formed in the fin; or a tilt ion implantation is performed to form a halo implantation region in the fin.
  • the step of forming a source/drain structure in the fins on both sides of the gate stack structure comprises: forming a secondary spacer on both sides of the fin; ion implantation to form source-drain doping; forming source-drain silicidation Things.
  • the semiconductor substrate is a bulk silicon substrate.
  • the present invention has the following beneficial effects:
  • the semiconductor device structure and the preparation method provided by the invention realize the preparation of the fin field effect transistor device on the bulk silicon substrate, overcome the self-heating effect and the floating body effect of the SOI FinFET device, and reduce Preparation cost;
  • the semiconductor device structure and the preparation method provided by the invention are very easy to form a partial silicon-on-insulator structure on a bulk silicon substrate, and the fin structure isolated from the substrate can be easily prepared, thereby greatly reducing the preparation. Difficulty of Bulk FinFET devices;
  • the semiconductor device structure and the preparation method provided by the invention have simple preparation process, are easy to integrate, and have good compatibility with a planar CMOS process.
  • FIG. 1-7 are cross-sectional views showing respective structures in a flow of fabricating a semiconductor device in accordance with a method of an embodiment of the present invention.
  • 101 Si substrate; 102, dielectric layer; 103, body contact hole; 104, amorphous silicon layer; STI isolation layer; 106, recess structure; 107, fin; 108, gate dielectric layer; 109, gate electrode.
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • a dielectric layer 102 is formed over a semiconductor substrate 101.
  • the dielectric layer 102 may comprise: SiO 2 , TEOS, LTO, Si 3 N 4 or other dielectric material, preferably Si0 2 in embodiments of the invention, which may be formed by thermal growth, having a thickness of about 20-100 nm.
  • the semiconductor substrate 101 may be a substrate material commonly used in the field of semiconductor fabrication, and for embodiments of the present invention, a bulk Si substrate is preferably employed.
  • a dielectric layer island 102, and a body contact hole 103 are formed on the semiconductor substrate 101.
  • Fig. 2A is a schematic view of the surface along the semiconductor substrate 101;
  • Fig. 2B is a cross-sectional view taken along the line AA.
  • the dielectric layer island 102, and the body contact hole 103 are formed by: exposing the resist by photolithography or electron beam and reacting the ion etching dielectric layer 102 to form the dielectric layer island 102, and the body contact hole 103.
  • FIG. 3 is a schematic diagram of forming an amorphous silicon layer 104 on a semiconductor substrate.
  • the method for forming the amorphous silicon layer 104 may include: low pressure chemical vapor deposition (LPCVD), ion beam sputtering, or the like; In the embodiment of the present invention, the LPCVD method is preferably employed.
  • the amorphous silicon layer 104 has a thickness of about 200 nm to 1000 nm.
  • the amorphous silicon layer 104 is converted into a single crystal silicon layer 104, and chemical mechanical polishing (CMP) is performed to form a local silicon-on-insulator (SOI) structure semiconductor having a partially buried isolation dielectric layer.
  • CMP chemical mechanical polishing
  • the method for converting the amorphous silicon layer 104 into the single crystal silicon layer 104 may include: transverse solid phase epitaxy (LSPE) technology, laser recrystallization, halogen lamp or strip heater recrystallization, etc.; implementation in the present invention
  • LSPE transverse solid phase epitaxy
  • the LSPE technology is preferably employed.
  • the process of the LSPE technology epitaxy is as follows: First, the amorphous silicon layer 104 directly contacting the semiconductor substrate 101 is vertically solid phase-extended in the vertical direction, and converted into a single crystal silicon layer 104; The island 102, the overlying amorphous silicon layer 104 is subjected to lateral solid phase epitaxy to convert it into a single crystal silicon layer 104, and finally all of the amorphous silicon layer 104 is converted into a single crystal silicon layer 104.
  • an STI isolation structure 105 is formed on the semiconductor substrate 101 as shown in FIG.
  • FIGS. 6A and 6C are diagrams, respectively.
  • FIG. 6A A cross-sectional view of the direction along AA, and BB in 6A.
  • the single crystal silicon layer 104 is etched to form a recess structure 106, and fins 107 are formed between two adjacent recesses.
  • the bottom of the fin 107 is connected to the substrate by a body contact 103.
  • the body contact facilitates the elimination of the floating body effect of the device, while the body contacts 103, which also facilitates heat dissipation at the device channel and improves device performance.
  • the method of etching the recess structure 106 may be, for example, exposing the positive resist with an electron beam and reacting the ion etching to form a steep recess structure 106 having a width of about 200-400 nm.
  • the shape of the groove is merely an example, and the present invention is not limited thereto.
  • the fin 107 has a thickness of 10-60 nm.
  • a gate dielectric layer material 108 and a gate electrode material 109 are formed over the entire substrate, and then etched to form a gate electrode stacked structure.
  • Fig. 7A shows a schematic view along the surface of the semiconductor substrate 101
  • Figs. 7B and 7C are cross-sectional views taken along the line AA' and BB' in Fig. 7A, respectively.
  • the gate dielectric layer material 108 may be a common gate dielectric material, such as SiO 2 , or other high-k dielectric materials such as SiON and HfA10N, Hf aON, HfSiON, A1 2 0 3, etc., in embodiments of the present invention.
  • HfSiON can be formed by low pressure chemical vapor deposition, metal organic chemical vapor deposition or atomic layer deposition, and the equivalent oxide thickness of the gate dielectric is 5 to 100 ⁇ .
  • the gate electrode material 109 may be a refractory metal W, Ti, Ta, Mo and a metal nitride such as TiN, TaN, H, MoN or the like, and the gate electrode material may be a low pressure chemical vapor deposition, metal organic chemistry Vapor deposition, atomic layer deposition or other methods, thickness can be selected as 2000 To 5000 A.
  • the method further includes: forming a primary sidewall on both sides of the fin; performing tilt ion implantation to A source/drain extension region is formed in the fin; or a tilt ion implantation is performed to form a halo implantation region in the fin.
  • a gate spacer may be formed on the sidewall of the gate stack.
  • the formation of the gate spacer can be referred to the conventional technology, and will not be described here.
  • ion implantation is performed in the semiconductor substrate on both sides of the gate stack to form source/drain regions and form source and drain silicide.
  • metallization forms an interconnect structure to extract the electrodes.
  • the formation of metallization can be referred to conventional techniques and will not be described again here.
  • embodiments of the present invention enable the fabrication of semiconductor devices on bulk silicon substrates.
  • the method adopts a traditional quasi-planar-based top-down process, which is feasible in the preparation process, has good compatibility with the CMOS planar process, and is easy to integrate.

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Abstract

提供一种半导体器件结构及其制造方法。该方法包括：形成具有局部埋层隔离介质层的局部绝缘体上硅（SOI）结构的半导体衬底（101）；在该局部埋层隔离介质层上方的硅衬底（101）上形成鳍片（107）；在该鳍片（107）顶部和侧面形成栅堆叠结构（108，109）；在该栅堆叠结构（108，109）两侧的鳍片（107）中形成源/漏结构；金属化。该方法采用传统的基于准平面的自顶而下工艺实现了与互补金属氧化物半导体（CMOS）平面工艺的良好兼容，并且易于集成和小型化，有利于抑制短沟道效应。

Description

一种半导体器件结构及其制造方法
[0001]本申请要求了 2011年 7月 27日提交的、 申请号为 201110212808.2、 发明名称为"一种半导体器件结构及其制造方法"的中国专利申请的优先权, 其全部内容通过引用结合在本申请中。 技术领域
[0002]本发明属于半导体技术领域，尤其涉及一种体硅鳍型场效应晶体管的 制备方法。 背景技术
[0003]随着集成电路产业按照 Moore定律持续向前发展， CMOS器件的特征 尺寸持续缩小， 平面体硅 CMOS 结构器件遇到了严峻的挑战。 为了克服这 些问题， 各种新结构器件应运而生。 在众多新结构器件中， 鳍型场效应晶体 管 （FinFET )被认为是最有可能替代平面体硅 CMOS器件的新结构器件之 一， 成为国际研究的热点。
[0004] FinFET结构器件初期主要制备在 SOI衬底上， 工艺较体硅衬底而言 较为筒单。 但是 SOI FinFET存在制备成本高， 散热性差， 有浮体效应， 与 CMOS工艺兼容性差等缺点。 为了克服 SOI FinFET存在的问题， 研究人员 开始研究采用体硅衬底来制备 FinFET器件， 即 Bulk FinFET。 但是一般的 Bulk FinFET结构器件较 SOI FinFET器件而言仍然具有以下缺点： SCE效应 抑制效果不理想； 沟道底部的鳍片内仍然会形成泄漏电流路径造成泄漏电流 较大； 杂质剖面控制困难。
[0005】为了克服以上问题， 推动 FinFET结构器件尽快获得应用， 需要进一 步开展这方面的研究工作。 这对于 FinFET结构器件的应用以及半导体产业 的发展具有重要意义。 发明内容
[0006】本发明的第一方面是一种半导体器件结构， 包括： 鳍片， 该鳍片位于 局部埋层隔离介质层上， 同时鳍片的底部通过体接触与衬底相连， 所述鳍片 具有位于源漏之间的沟道区域； 局部埋层隔离介质层， 该局部埋层隔离介质 层将鳍片除通过体接触与衬底相连的区域与衬底隔离开； 体接触， 该体接触 将至少所述鳍片的所述沟道区域的一部分与衬底形成直接的物理和电学接 触； 栅电极， 栅电极的方向与鳍片的方向垂直， 鳍片与栅电极相交的区域形 成沟道； 栅电极与鳍片之间存在栅介质； 源漏区域， 位于沟道区域及栅电极 的两侧。
[0007】本发明的第二方面是一种制备方法， 包括： 形成具有局部埋层隔离介 质层的局部绝缘体上硅（SOI ) 结构的半导体衬底； 在所述局部埋层隔离介 质层上方的硅衬底上形成鳍片； 在所述鳍片顶部和侧面形成栅堆叠结构； 在 所述栅堆叠结构两侧的鳍片中形成源 /漏结构； 金属化；
[0008】为了实现上述目的， 本发明的主要步骤包括： 形成具有局部埋层隔离 介质层的局部绝缘体上硅（SOI ) 结构的半导体衬底； 在所述局部埋层隔离 介质层上方的硅衬底上形成鳍片； 在所述鳍片顶部和侧面形成栅堆叠结构； 在所述栅堆叠结构两侧的鳍片中形成源 /漏结构； 金属化；
[0009]优选地， 形成具有局部埋层隔离介质层的局部绝缘体上硅（SOI )结 构的半导体衬底的步骤包括： 在半导体衬底上形成介质层； 光刻、 刻蚀所述 介质层形成介质层岛及体接触孔； 在半导体衬底上形成一层非晶硅材料； 将 非晶硅材料转变为单晶材料并进行化学机械抛光（ CMP )形成局部绝缘体上 硅（SOI )结构半导体衬底；
[0010]优选地，所述介质层包括 Si02、TEOS、LTO或 Si3N4,厚度为 20-100nm。
[0011】优选地， 在半导体衬底上形成一层非晶硅材料步骤中， 所述非晶硅材 料的形成可以采用低压化学气相淀积（LPCVD )、 离子束溅射等方法； 所述 非晶硅材料的厚度为 200nm-1000nm。
[0012]优选地， 所述将非晶硅材料转变为单晶材料并进行化学机械抛光 ( CMP )形成局部绝缘体上硅（SOI ) 结构半导体衬底的步骤中， 可以采用 横向固相外延（LSPE )技术、 激光再结晶法、 卤素灯或条形加热器再结晶 等方法将非晶硅材料转变为单晶材料。
[0013]优选地，所述在所述局部埋层隔离介质层上方的硅衬底上形成鳍片的 步骤包括： 电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅 衬底至埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽， 所述凹槽 之间形成鳍片。
[0014]优选地， 所述鳍片的厚度为 10-60nm。
[0015】优选地， 所述在所述鳍片顶部和侧面形成栅堆叠结构的步骤包括： 在 鳍片的顶部和侧面形成栅介质层和栅电极材料； 光刻、 刻蚀形成栅电极堆叠 结构。
[0016]优选地，在所述栅堆叠结构两侧的鳍片中形成源 /漏结构之前，所述方 法进一步包括： 在鳍片的两侧形成一次侧墙； 进行倾角离子注入， 以在所述 鳍片中形成源 /漏延伸区；或进行倾角离子注入， 以在所述鳍片中形成晕环注 入区。
[0017]优选地，所述在栅堆叠结构两侧的鳍片中形成源 /漏结构步骤包括：在 鳍片的两侧形成二次侧墙； 离子注入形成源漏掺杂； 形成源漏硅化物。
[0018]优选地， 所述半导体衬底为体硅衬底。
[0019]从上述技术方案可以看出， 本发明有以下有益效果：
[0020] 1、 本发明提供的这种半导体器件结构及制备方法， 在体硅衬底上实 现了鳍型场效应晶体管器件的制备， 克服了 SOI FinFET器件存在的自加热 效应和浮体效应， 降低了制备成本；
[0021] 2、 本发明提供的这种半导体器件结构及制备方法， 非常容易在体硅 衬底上形成局部绝缘体上硅结构， 很容易制备与衬底相隔离的鳍片结构， 大 大降低了制备 Bulk FinFET器件的难度；
[0022】 3、 本发明提供的这种半导体器件结构及制备方法， 制备工艺筒单可 行， 易于集成， 与平面 CMOS工艺兼容性好。 附图说明
[0023]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目 的、 特征和优点将更为清楚， 在附图中：
[0024] 图 1-7示出了根据本发明实施例的方法制备半导体器件的流程中对应 的各结构剖面图；
[0025]附图标记说明：
[0026] 101 , Si衬底； 102 , 介质层； 103 , 体接触孔； 104, 非晶硅层； 105 , STI隔离层； 106, 凹槽结构； 107 , 鳍片； 108, 栅介质层； 109, 栅电极。
[0027】应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性的目 的， 因此， 不应被理解为对本发明范围的任何限制和约束。 在附图中， 相似 的组成部分以相似的附图标号标识。 具体实施方式
[0028】 以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只是示例性的， 而并非要限制本发明的范围。此外，在以下说明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆本发明的概念。
[0029]在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按 比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关 系仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本 领域技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的 区域 /层。
[0030] 图 1 ~ 7详细示出了根据本发明实施例制备半导体器件的各步骤对应 的结构剖面图。 以下， 将参照这些附图来对根据本发明实施例的各个步骤予 以详细说明。
[0031]首先参考图 1 ,在半导体衬底 101上形成介质层 102。所述介质层 102 可以包括： Si02、 TEOS、 LTO、 Si3N4或其他介质材料， 在本发明的实施例 中优选为 Si02, 可以通过热生长形成， 厚度约为 20-100nm。 所述半导体衬 底 101可以是半导体制造领域中常用的衬底材料， 对于本发明的实施例， 优 选采用体 Si衬底。
[0032]接着如图 2A和 2B所示， 在半导体衬底 101上形成介质层岛 102，和 体接触孔 103。 图 2A为沿半导体衬底 101表面示意图； 图 2B为沿 AA，方向 的剖视图。 形成所述介质层岛 102，和体接触孔 103的方法为： 采用光刻或电 子束曝光抗蚀剂并反应离子刻蚀介质层 102形成介质层岛 102， 和体接触孔 103。
[0033] 图 3为在半导体衬底上形成一层非晶硅层 104的示意图。所述非晶硅 层 104的形成方法可以包括： 低压化学气相淀积（ LPCVD )、 离子束溅射等； 在本发明的实施例， 优选采用 LPCVD方法。 所述非晶硅层 104的厚度约为 200nm-1000nm。
[0034]接着如图 4所示，将非晶硅层 104转变为单晶硅层 104，并化学机械抛 光（CMP )形成具有局部埋层隔离介质层的局部绝缘体上硅（SOI ) 结构的 半导体衬底。 所述非晶硅层 104转变为单晶硅层 104，的方法可以包括： 横向 固相外延（LSPE )技术、 激光再结晶法、 卤素灯或条形加热器再结晶等； 在本发明的实施例， 优选采用 LSPE技术。 所述 LSPE技术外延的过程为： 首先，将直接与半导体衬底 101相接触的非晶硅层 104在垂直方向进行垂直 固相外延， 将其转变为单晶硅层 104，； 然后， 将介质层岛 102，上方覆盖的非 晶硅层 104进行横向固相外延将其转变为单晶硅层 104，；最终将所有的非晶 硅层 104都转变为单晶硅层 104，。
[0035]接着如图 5所示在半导体衬底 101上形成 STI隔离结构 105。
[0036] 图 6A示出了沿半导体衬底 101表面的示意图， 图 6B和 6C分别为图
6A中沿 AA，和 BB，方向的剖视图。 如图 6B、 6C所示， 对所述单晶硅层 104， 进行刻蚀形成凹槽结构 106, 同时两个相邻凹槽之间形成鳍片 107。鳍片 107 的底部通过体接触 103，与衬底相连。 该体接触有利于消除器件的浮体效应， 同时该体接触 103，还有利于器件沟道处的散热， 提高器件的性能。 刻蚀形成 所述凹槽结构 106的方法例如可以是： 采用电子束曝光正性抗蚀剂并反应离 子刻蚀形成陡直的宽度约为 200-400nm的凹槽结构 106。 凹槽的形状只是示 例， 本发明对此不做限制。 所述鳍片 107的厚度为 10-60nm。
[0037]接着参考图 7A、 7B和 7C, 在整个衬底上形成栅介质层材料 108和 栅电极材料 109, 然后刻蚀形成栅电极叠层结构。 图 7A示出了沿半导体衬 底 101表面的示意图， 图 7B和 7C分别是沿图 7A中 AA'和 BB'方向的剖视 图。 所述栅介质层材料 108可以是普通栅介质材料， 例如 Si02, 或者是其他 的高 k介质材料， 例如 SiON和 HfA10N、 Hf aON、 HfSiON、 A1203等， 在 本发明地实施例中优选 HfSiON, 可通过低压化学气相沉积、 金属有机化学 气相沉积或者原子层淀积等方法形成， 栅介质的等效氧化层厚度为 5至 100 A。 所述栅电极材料 109可以是难熔金属 W, Ti, Ta, Mo和金属氮化物， 例 如 TiN, TaN, H , MoN等或其他材料， 栅电极材料可采用低压化学气相淀 积， 金属有机化学气相沉积、原子层淀积或其他方法形成， 厚度可选为 2000 至 5000 A。
[0038]接着，在所述栅堆叠结构两侧的鳍片中形成源 /漏结构之前，所述方法 进一步包括： 在鳍片的两侧形成一次侧墙； 进行倾角离子注入， 以在所述鳍 片中形成源 /漏延伸区；或进行倾角离子注入， 以在所述鳍片中形成晕环注入 区。
[0039]接着， 可以在栅堆叠的侧壁上形成栅侧墙。 栅侧墙的形成可以参照常 规技术， 这里不再赘述。
[0040]接着，在栅堆叠两侧的半导体衬底中进行离子注入形成源 /漏区并形成 源漏娃化物。
[0041]最后， 金属化形成互连结构将电极引出。 金属化的形成可以参照常规 技术， 这里不再赘述。
[0042]此外， 本发明的实施例能够在体硅衬底上实现了半导体器件的制备。 该方法采用传统的基于准平面的自顶向下工艺， 制备工艺筒单可行， 与 CMOS平面工艺具有良好的兼容性， 并且易于集成。
[0043]在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细 的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员 还可以设计出与以上描述的方法并不完全相同的方法。
[0044]以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅 仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附 权利要求及其等价物限定。 不脱离本发明的范围， 本领域技术人员可以做出 多种替换和修改， 这些替换和修改都应落在本发明的范围之内。

Claims

权 利 要 求
1、 一种半导体器件结构， 包括：
鳍片， 该鳍片位于局部埋层隔离介质层上， 同时鳍片的底部通过体接触 与衬底相连， 所述鳍片具有位于源漏之间的沟道区域；
局部埋层隔离介质层，该局部埋层隔离介质层将鳍片除通过体接触与衬 底相连的区域与衬底隔离开；
体接触，该体接触将至少所述鳍片的所述沟道区域的一部分与衬底形成 直接的物理和电学接触；
栅电极， 栅电极的方向与鳍片的方向垂直， 鳍片与栅电极相交的区域形 成沟道；
栅电极与鳍片之间存在栅介质；
源漏区域， 位于沟道区域及栅电极的两侧。
2、 一种制备方法， 包括：
形成具有局部埋层隔离介质层的局部绝缘体上硅（SOI )结构的半导体 衬底；
在所述局部埋层隔离介质层上方的硅衬底上形成鳍片；
在所述鳍片顶部和侧面形成栅堆叠结构；
在所述栅堆叠结构两侧的鳍片中形成源 /漏结构；
金属化。
3、 根据权利要求 2所述的方法， 其中， 形成具有局部埋层隔离介质层 的局部绝缘体上硅（SOI ) 结构的半导体衬底的步骤包括：
在半导体衬底上形成介质层；
光刻、 刻蚀所述介质层形成介质层岛及体接触孔；
在半导体衬底上形成一层非晶硅材料；
将非晶硅材料转变为单晶材料并进行化学机械抛光（ CMP )形成局部绝 缘体上硅（SOI )结构半导体衬底。
4、 根据权利要求 3所述的方法， 其中， 所述介质层包括 Si02、 TEOS、 LTO或 Si3N4, 厚度为 20-100nm。
5、 根据权利要求 3所述的方法， 其中， 在半导体衬底上形成一层非晶 硅材料步骤中， 所述非晶硅材料的形成可以采用低压化学气相淀积
( LPCVD )、 离子束溅射等方法； 所述非晶硅材料的厚度为 200nm-1000nm。
6、 根据权利要求 3所述的方法， 其中， 所述将非晶硅材料转变为单晶 材料并进行化学机械抛光（CMP )形成局部绝缘体上硅（SOI ) 结构半导体 衬底的步骤中， 可以采用横向固相外延（LSPE )技术、 激光再结晶法、 卤 素灯或条形加热器再结晶等方法将非晶硅材料转变为单晶材料。
7、 根据权利要求 2所述的方法， 所述在所述局部埋层隔离介质层上方 的硅衬底上形成鳍片的步骤包括：
电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底 至埋层隔离介质层以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间 形成鳍片。
8、 根据权利要求 7所述的方法， 其中， 所述鳍片的厚度为 10-60nm。
9、 根据权利要求 2所述的方法， 其中， 所述在所述鳍片顶部和侧面形 成栅堆叠结构的步骤包括：
在鳍片的顶部和侧面形成栅介质层和栅电极材料；
光刻、 刻蚀形成栅电极堆叠结构。
10、 根据权利要求 2所述的方法， 其中， 在所述栅堆叠结构两侧的鳍片 中形成源 /漏结构之前， 所述方法进一步包括：
在鳍片的两侧形成一次侧墙；
进行倾角离子注入， 以在所述鳍片中形成源 /漏延伸区； 或
进行倾角离子注入， 以在所述鳍片中形成晕环注入区。
11、 根据权利要求 2所述的方法， 其中， 所述在栅堆叠结构两侧的鳍片 中形成源 /漏结构步骤包括：
在鳍片的两侧形成二次侧墙；
离子注入形成源漏掺杂；
形成源漏硅化物。
12、 根据权利要求 1至 11中任一项所述的方法， 其中， 所述半导体衬 底为体娃衬底。
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