WO2013005498A1 - マルチレベル変換回路 - Google Patents

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WO2013005498A1
WO2013005498A1 PCT/JP2012/063508 JP2012063508W WO2013005498A1 WO 2013005498 A1 WO2013005498 A1 WO 2013005498A1 JP 2012063508 W JP2012063508 W JP 2012063508W WO 2013005498 A1 WO2013005498 A1 WO 2013005498A1
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arm
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谷津　誠
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富士電機株式会社
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    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present invention relates to a so-called multilevel conversion circuit capable of outputting a plurality of levels of voltage.
  • FIG. 23, for example, disclosed in Patent Document 1, shows one phase of a seven-level conversion circuit.
  • a series circuit of semiconductor switches Q1 to Q12 is connected between a positive electrode and a negative electrode of a DC group power supply BA2 in which DC single power supplies b11 to b23 are connected in series, and semiconductor switches Q6 and Q7 among them are connected.
  • the connection point is an AC output point U.
  • the external terminals of the diode pair DA1 of the diodes D1 and D2 are connected between the connection point of the semiconductor switches Q1 and Q2 and the connection point of Q7 and Q8, and the middle point terminal of the DA1 is a DC single power supply b11 and b12 Connected to the connection point of
  • the outside terminal of the diode pair DA2 by the diodes D3 and D4 is connected, and the middle point terminal of the DA2 is a DC single power supply b12
  • the semiconductor switches Q3 and Q4 and between Q9 and Q10 are connected to the outside terminal of the diode pair DA3 by the diodes D5 and D6, and the midpoint of the DA3
  • the terminal is connected to the connection point of the DC single power supplies b13 and b21.
  • the outside terminal of the diode pair DA4 by the diodes D7 and D8 is connected, and the middle point terminal of the DA4 is a DC single power supply b21 and
  • the outer terminal of a diode pair DA5 of diodes D9 and D10 is connected between the connection point of semiconductor switches Q5 and Q6 and the connection point of Q11 and Q12, connected to the connection point of b22, and the midpoint terminal of DA5 Is connected to the connection point between the single DC power supplies b22 and b23.
  • FIG. 24 shows one phase of the 9 level conversion circuit.
  • the seventh level shown in FIG. 23 is extended to the ninth level, and the circuit configuration and operation are basically the same as those shown in FIG. That is, by setting the voltage levels of the three terminals of the DC power supply to 4E, 0, -4E and adjusting the on / off of each of the semiconductor switches Q1 to Q16, mutually different nine levels of voltage output are possible at the AC output terminal U It is said that.
  • the number of semiconductor switches through which the output current passes is at most 6 series or at most 8 series between each DC group power supply BA2 and the AC output point U.
  • the steady-state ON loss in the semiconductor switch increases, which causes the efficiency of the entire device to decrease, making it difficult to reduce the size and cost.
  • the DC single power supplies b11 to b14 and b21 to b24 Because the powers shared by are not the same in principle, they require independent DC single power supplies.
  • the DC assembly power supply BA2 serving as an input requires six or eight single power supplies capable of independently supplying power, which is a major limitation in manufacturing the device.
  • the unbalance problem of the DC power supply is introduced, for example, in “A multi-level voltage-source converter system with balanced DC voltage” in conference record pp 1144 to 1150 of IEEE-PESC '95.
  • the object of the present invention is to reduce the number of semiconductor switches through which the output current passes to reduce losses, and to eliminate operation restrictions by enabling operation with two single power supplies as a DC input power supply. is there.
  • a plurality of voltage levels are generated from a DC power supply having three voltage terminals divided into two and having three different voltage levels including zero,
  • a multi-level conversion circuit which selects and outputs the plurality of voltage levels,
  • the first, second, third, and fourth arm pairs configured by connecting in series two arms of semiconductor switches, and a first AC switch configured by combining semiconductor switches, Between the first DC terminal having the highest potential of the DC power supply and the third DC terminal having the lowest potential, the first arm pair, the second arm pair, and the third arm pair are sequentially arranged from the first DC terminal.
  • the outer terminals of the fourth arm pair are connected between the middle terminals of the first arm pair and the middle terminals of the third arm pair, Both ends of the first alternating current switch are connected between a middle point terminal of the fourth arm pair and a second direct current terminal at an intermediate potential of the direct current power supply, Both ends of a first capacitor and a second capacitor are connected in parallel to both ends of the second arm pair and the fourth arm pair,
  • the middle point terminal of the second arm pair is an AC terminal.
  • both ends of the second alternating current switch can be connected between the midpoint terminal of the fourth arm pair and the midpoint terminal of the second arm pair (claim 2)
  • a fifth arm pair is connected between the outer terminals of the second arm, or the second AC switch between a midpoint terminal of the fifth arm pair and a midpoint terminal of the fourth arm pair Both ends of can be connected (invention of claim 3).
  • both ends of the third alternating current switch can be connected between the midpoint terminal of the fifth arm pair and the midpoint terminal of the second arm pair (claim 4) Invention).
  • a plurality of voltage levels are generated from a DC power supply having three terminals divided into two and having three different voltage levels including zero, and selecting the plurality of voltage levels.
  • a multilevel conversion circuit that outputs First, second and third arm pairs configured by connecting two arms of semiconductor switches in series, and first, second and third AC switches configured by combining semiconductor switches Between the first direct current terminal having the highest potential of the direct current power source and the third direct current terminal having the lowest potential, the outer sides of the first arm pair and the second arm pair are sequentially arranged from the first direct current terminal.
  • the outer terminals of the third arm pair are connected between the middle terminals of the first arm pair and the middle terminals of the second arm pair, Both ends of the first alternating current switch are connected between a middle point terminal of the third arm pair and a second direct current terminal having an intermediate potential of the direct current power supply,
  • the outer terminal of the third arm pair is connected to the outer terminal of a connection circuit in which two capacitors are connected in series in parallel, Connect both ends of the second alternating current switch between a middle point terminal of the series connection circuit of the capacitors and a middle point terminal of the third arm pair, Connect both ends of the third alternating current switch between the connection point between the middle point terminal of the series connection circuit of the capacitors, the first arm pair, and the second arm pair,
  • a connection point between the first arm pair, the second arm pair, and the third alternating current switch may be an alternating current terminal.
  • the high potential side arm constituting the first arm pair, the low potential side arm constituting the third arm pair, and all the two arms constituting the fourth arm pair In the invention according to claim 3 or 4, the high potential side arm constituting the first arm pair, the low potential side constituting the third arm pair
  • the two arms constituting the arm and the fourth arm pair, and all the two arms constituting either the second arm pair or the fifth arm pair may be composed of diodes (claims) Item 7).
  • the high potential side arm constituting the first arm pair, the low potential side arm constituting the second arm pair, and all the two arms constituting the third arm pair are diodes.
  • the invention can be constituted by the invention of claim 8.
  • the alternating current switch can be constituted by connecting semiconductor switches having reverse breakdown voltage characteristics in antiparallel (invention of claim 9);
  • each of the high potential side arm constituting the first arm pair and the low potential side arm constituting the third arm pair is constituted by a series connection circuit of a plurality of semiconductor switches having the same function.
  • Each of the semiconductor switches constituting the arm can be controlled by an individual control signal (invention of claim 10), and in the invention of claim 5, a high potential side arm constituting the first arm pair,
  • Each of the low potential side arms constituting the second arm pair is constituted by a series connection circuit of a plurality of semiconductor switches having the same function, and each of the semiconductor switches constituting each arm is individually It can be controlled by the control signal (the invention of claim 11).
  • voltage levels of three terminals of the DC power supply are respectively + 3E, 0, -3E, and the magnitudes of voltages of the first capacitor and the second capacitor Hold each at 1E and 2E, A total of seven levels of voltages of + 3E, + 2E, 1E, 0, -1E, -2E, -3E are generated using the voltages of the DC power supply, the first capacitor, and the second capacitor, and the voltage levels are arbitrarily Can be selected to enable output (the invention of claim 12).
  • voltage levels of three terminals of the DC power supply are respectively + 4E, 0, -4E, and voltages of the first capacitor and the second capacitor are set. Hold the size of each at 1E and 2E, A total of nine levels of voltages of + 4E, + 3E, + 2E, 1E, 0, -1E, -2E, -3E, -4E are generated using the voltages of the DC power supply, the first capacitor, and the second capacitor,
  • the voltage level can be optionally selected for output (the invention of claim 13), and in the invention of claims 5, 8 or 11, the voltage levels of the three terminals of the DC power supply are respectively selected.
  • the magnitudes of the voltages of the first capacitor and the second capacitor are held at 1E and 2E, respectively.
  • a total of seven levels of voltages of + 3E, + 2E, 1E, 0, -1E, -2E, -3E are generated using the voltages of the DC power supply, the third capacitor, and the fourth capacitor, and the voltage levels are arbitrarily determined. Can be selected to enable output (the invention of claim 14).
  • the number of semiconductor switches through which the output current passes is four at the maximum between the DC power source side serving as the input and the AC output, and loss can be reduced.
  • the DC input power supply can be a combination of two single power supplies, operational restrictions are reduced compared to the conventional case, and actual device fabrication becomes easier.
  • a circuit diagram showing an embodiment of the present invention A waveform chart showing an example of output voltage when FIG. 1 is operated as a seven level conversion circuit An explanatory view showing a switching operation pattern in the case of operating FIG. 1 as a 7 level conversion circuit
  • Explanatory drawing showing a switching operation pattern in the case of operating FIG. 1 as a 9 level conversion circuit A circuit diagram showing a first modification of FIG. 1 Explanatory drawing which shows the example of a switching operation pattern of FIG.
  • a circuit diagram showing a second modification of FIG. 1 Explanatory drawing which shows the example of a switching operation pattern of FIG. 8
  • FIG. 1 is a circuit diagram showing an embodiment of the present invention
  • FIG. 2 is an example of 7-level output waveform in FIG. 1
  • FIG. 3 is an explanatory diagram of switching patterns in FIG.
  • the DC group power supply (also referred to simply as DC power supply) BA1 is shown here as having a single DC power supply b1 and b2 connected in series and having three terminals of positive electrode P, negative electrode N and zero electrode (ground electrode) M There is.
  • An arm pair QA1 consisting of semiconductor switches Q1 and Q2
  • an arm pair QA2 consisting of semiconductor switches Q3 and Q4
  • an arm pair QA3 consisting of semiconductor switches Q5 and Q6 are connected in series to the DC power supply BA1.
  • the outer terminal of the arm pair QA4 consisting of the semiconductor switches Q7 and Q8 is connected between the midpoint terminal of the arm pair QA1 and the midpoint terminal of the arm pair QA3, and the midpoint terminal of QA4 and the DC power supply BA1
  • An AC switch SW1 formed of an anti-parallel connection circuit of semiconductor switches QR1 and QR2 having reverse breakdown voltage characteristics is connected between the zero electrode (ground electrode) M and the zero pole (ground electrode) M.
  • a capacitor C2 is connected in parallel with the arm pair QA4, and a capacitor C1 is connected in parallel with the arm pair QA2.
  • the middle point terminal of the arm pair QA2 is an AC output point U.
  • the switching patterns P1 to P16 shown in FIG. 3 will be described below.
  • the switching pattern P1 when the semiconductor switches Q1, Q2 and Q3 are turned on and the QR1 of Q4 and SW1 are turned off, the voltage Vb1 of the positive terminal of the DC power supply BA1 is directly output to the AC output point U .
  • the output current flows in a path of b1 ⁇ Q1 ⁇ Q2 ⁇ Q3 ⁇ U and passes through three semiconductor switches Q1, Q2 and Q3.
  • Q4 is clamped to the voltage VC1 of C1 in the C1 ⁇ Q3 path
  • Q5 in the path C2 ⁇ Q2 ⁇ C1 (VC2-VC1) Is clamped to the voltage of (-Vb2 + Vb1-VC2) in the path of BA1 ⁇ Q1 ⁇ C2
  • Q7 is clamped to the voltage of VC2 in the path of Q8 ⁇ C2
  • QR1 is b1 ⁇ Q1 ⁇ C2 ⁇ Clamped to the voltage of (Vb1-VC2) in the path of Q8.
  • Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • Voltage of AC output point U is + 3E
  • clamp voltage of SW1, Q4, Q5, Q6, Q7 is 1E, 1E, 1E, 4E, 2E respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit
  • the magnitudes of Vb1 and Vb2 are + 4E and -4E
  • VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If it holds 1E and 2E, the voltage of AC output point U becomes + 4E, and clamp voltage of SW1, Q4, Q5, Q6 and Q7 becomes 2E, 1E, 1E, 6E and 2E respectively. Become.
  • the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1. If the magnitudes of 1E and 2E are held, the voltage at the AC output point U is + 2E, and the clamp voltages of SW1, Q3, Q5, Q6 and Q7 are 1E, 1E, 1E, 4E and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are maintained, the voltage at the AC output point U is + 3E, and the clamp voltages of SW1, Q3, Q5, Q6 and Q7 are 2E, 1E, 1E, 6E and 2E, respectively.
  • switching pattern P4 when SW1, Q2, Q3, Q8 are turned on and Q1, Q4, Q5, Q6, Q7 are turned off, the output current flows in the path of SW1 ⁇ Q8 ⁇ C2 ⁇ Q2 ⁇ Q3 ⁇ U. Through the four semiconductor switches SW1, Q8, Q2 and Q3, and the voltage (VC2) is output to the AC output point U.
  • the circuit of FIG. 1 is operated as a 7 level conversion circuit, the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • Vb1-VC2 When Q1, Q4, Q5 are turned on and Q2, Q3, Q6, Q7, QR1 are turned off as in the switching pattern P5, the output current flows in the path of b1 ⁇ Q1 ⁇ C2 ⁇ Q5 ⁇ Q4 ⁇ U, and the semiconductor After passing through the three switches Q1, Q5 and Q4, the voltage (Vb1-VC2) is output to the AC output point U.
  • the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • the voltage at the AC output point U is + 1E, and the clamp voltages of SW1, Q2, Q3, Q6 and Q7 are 1E, 1E, 1E, 4E and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1.
  • the voltage at the AC output point U is + 2E
  • the clamp voltages of SW1, Q2, Q3, Q6 and Q7 are 2E, 1E, 1E, 4E and 2E, respectively.
  • switching pattern P6 when SW1, Q2, Q4, Q8 are turned on and Q1, Q3, Q5, Q6, Q7 are turned off, the output current is a path of SW1 ⁇ Q8 ⁇ C2 ⁇ Q2 ⁇ C1 ⁇ Q4 ⁇ U , And passes through the four semiconductor switches SW1, Q8, Q2, and Q4, and the voltage (VC2-VC1) is output to the AC output point U.
  • the circuit of FIG. 1 is operated as a 7 level conversion circuit, the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • switching pattern P7 when SW1, Q3, Q5, Q8 are turned on and Q1, Q2, Q4, Q6, Q7 are turned off, the output current flows in the path of SW1 ⁇ Q8 ⁇ Q5 ⁇ C1 ⁇ Q3 ⁇ U. Through the four semiconductor switches SW1, Q8, Q5, and Q3, and the voltage (VC1) is output to the AC output point U.
  • the circuit of FIG. 1 is operated as a 7 level conversion circuit, the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • the voltage of the AC output point U is + 1E
  • the clamp voltages of Q1, Q2, Q4, Q6 and Q7 are 1E, 1E, 1E, 3E and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit
  • the magnitudes of Vb1 and Vb2 are + 4E and -4E
  • VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If it is held at 1E and 2E, the voltage at the AC output point U is + 1E, and the clamp voltages of Q1, Q2, Q4, Q6 and Q7 are 2E, 1E, 1E, 4E and 2E, respectively.
  • switching pattern P10 when SW1, Q2, Q4 and Q7 are turned on and Q1, Q3, Q5, Q6 and Q8 are turned off, the output current flows in the path of SW1 ⁇ Q7 ⁇ Q2 ⁇ C1 ⁇ Q4 ⁇ U. Through the four semiconductor switches SW1, Q7, Q2, and Q4, and the voltage (VC1) is output to the AC output point U.
  • the circuit of FIG. 1 is operated as a 7 level conversion circuit, the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • the potential of the AC output point U is -1E, and the clamp voltages of Q1, Q3, Q5, Q6, and Q8 are 3E, 1E, 1E, 1E, and 2E, respectively.
  • the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are held, the voltage at the AC output point U is -1E, and the clamp voltages of Q1, Q3, Q5, Q6 and Q8 are 4E, 1E, 1E, 2E and 2E, respectively.
  • switching pattern P11 when SW1, Q3, Q5, Q7 are turned on and Q1, Q2, Q4, Q6, Q8 are turned off, the output current is a path of SW1 ⁇ Q7 ⁇ C2 ⁇ Q5 ⁇ C1 ⁇ Q3 ⁇ U , And passes through the four semiconductor switches SW1, Q7, Q5 and Q3, and the voltage (-VC2 + VC1) is directly output to the AC output point U.
  • the circuit of FIG. 1 is operated as a 7 level conversion circuit, the magnitudes of Vb1 and Vb2 are set to + 3E and -3E, and VC1 and VC2 are equivalent to (1/3) and (2/3) of Vb1.
  • the potential of the AC output point U is -1E, and the clamp voltages of Q1, Q2, Q4, Q6 and Q8 are 3E, 1E, 1E, 1E and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are held, the voltage at the AC output point U is -1E, and the clamp voltages of Q1, Q2, Q4, Q6 and Q8 are 4E, 1E, 1E, 2E and 2E, respectively.
  • the potential of the AC output point U is -1E, and the clamp voltages of SW1, Q1, Q4, Q5 and Q8 are 1E, 4E, 1E, 1E and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If 1E and 2E are held, the voltage at the AC output point U is -2E, and the clamp voltages of SW1, Q1, Q4, Q5 and Q8 are 2E, 6E, 1E, 1E and 2E, respectively.
  • the potential of the AC output point U is -2E, and the clamp voltages of Q1, Q2, Q3, Q6, and Q8 are 3E, 1E, 1E, 1E, and 2E, respectively.
  • the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the voltage is maintained at 1E and 2E, the voltage at the AC output point U becomes -2E, and the clamp voltages of SW1, Q1, Q2, Q3, Q6 and Q8 are 4E, 1E, 1E, 2E and 2E, respectively. Become.
  • the potential of the AC output point U is ⁇ 2E, and the clamp voltages of SW1, Q1, Q3, Q5, and Q8 are 1E, 4E, 1E, 1E, and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are maintained, the voltage of the AC output point U is -3E, and the clamp voltages of SW1, Q1, Q3, Q5 and Q8 are 2E, 6E, 1E, 1E and 2E, respectively.
  • the potential of the AC output point U is ⁇ 2E, and the clamp voltages of SW1, Q1, Q2, Q4, and Q8 are 1E, 4E, 1E, 1E, and 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are held, the voltage of the AC output point U is -3E, and the clamp voltages of SW1, Q1, Q2, Q4 and Q8 are 2E, 6E, 1E, 1E and 2E, respectively.
  • the potential of the AC output point U is -3E, and the clamp voltages of SW1, Q1, Q2, Q3, Q8 are 1E, 4E, 1E, 1E, 2E, respectively.
  • the circuit of FIG. 1 is operated as a 9-level conversion circuit, the magnitudes of Vb1 and Vb2 are + 4E and -4E, and VC1 and VC2 correspond to (1/4) and (2/4) of Vb1. If the magnitudes of 1E and 2E are held, the voltage at the AC output point U is -4E, and the clamp voltages of SW1, Q1, Q2, Q3 and Q8 are 2E, 6E, 1E, 1E and 2E, respectively.
  • Vb1 and Vb2 in FIG. 1 are both + 3E as a seven-level conversion circuit, seven levels of + 3E, + 2E, + 1E, 0, -1E, -2E, -3E are given to the AC output point U according to the switching patterns P1 to P16.
  • Vb1 and Vb2 in FIG. 1 are both + 4E as a seven-level conversion circuit, + 4E, + 3E, + 2E, + 1E, 0 at the AC output point U according to the switching patterns P1 to P16.
  • -1E, -2E, -3E, -4E voltage output is possible.
  • VC1 and VC2 can be adjusted independently by selecting the switching patterns P5 to P7 appropriately to output the voltages of the switching patterns P2 to P4 and + 1E to output the voltage of + 2E to the AC output point U And each can always be controlled to +1 E, + 2 E. From the symmetry of the circuit, the same relationship holds for the switching patterns P10 and P15. Further, in the case of the switching patterns P1, P8, P9 and P16, no current flows in the capacitors C1 and C2, so that no change occurs in VC1 and VC2.
  • FIGS. 2 and 3 show output waveforms when the circuit of FIG. 1 is operated as a seven-level conversion circuit, and examples of switching patterns P1 to P16.
  • FIGS. 4 and 5 show output waveforms when the circuit of FIG. 1 is operated as a nine-level conversion circuit, and examples of switching patterns P1 to P16.
  • FIG. 6 is a circuit diagram showing a first modification of FIG. The difference from FIG. 1 is that an AC switch SW2 is added between the neutral terminal of the arm pair QA4 and the neutral terminal of the arm pair QA2.
  • this circuit is operated as a seven-level conversion circuit, the operation of the semiconductor switches Q1 to Q8 and SW1 is the same as that of FIG. 1 in all modes other than the switching patterns P8 and P9.
  • QR3 and QR4 of the added AC switch SW2 QR3 is off in switching patterns P1 to P7, QR4 is on, and QR3 is on in switching patterns P10 to P16, and QR4 is off.
  • FIG. 7 shows an example of a switching pattern in the case where the circuit of FIG. 6 is operated as a seven level conversion circuit.
  • FIG. 8 is a circuit diagram showing a second modification of FIG. The difference from FIG. 1 is that the arm pair QA5 is additionally connected in parallel with QA2, and the AC switch SW2 is additionally connected between the midpoint terminal of the arm pair QA4 and the midpoint terminal of QA5.
  • the operation of the semiconductor switches Q1 to Q8 and SW1 when operated as a seven level conversion circuit, the operation of the semiconductor switches Q1 to Q8 and SW1 is the same as that of FIG. 1 in all modes other than the switching patterns P7 to P10.
  • the operations of QR3, QR4 of added SW2 and Q9, Q10 of QA5 turn off QR3 for switching patterns P1 to P6, QR4 is on, Q9 is off, and Q10 is on.
  • SW1, SW2, Q3 and Q9 are turned on, and the output current flows in the path of SW1 ⁇ SW2 ⁇ Q9 ⁇ Q3 and passes through four semiconductor switches, and the AC output point U has the zero pole of BA1. Potential 0 is directly output.
  • SW1, SW2, Q4 and Q9 are turned on, and the output current flows through the path of SW1 ⁇ SW2 ⁇ Q9 ⁇ C1 ⁇ Q4, passes through four semiconductor switches, and VC1 is output directly.
  • the output current passes through the four semiconductor switches in any case, and is equivalent to the circuit of FIG. 1 in number.
  • the circuit of FIG. 1 it is necessary to pass the arm pair QA4 (Q7, Q8) without fail.
  • This QA4 is required to have a withstand voltage characteristic that can withstand the voltage 2E in operation.
  • the semiconductor switches to be passed are SW1, SW2, QA5, and QA2, and the withstand voltage required for operation is 1E. From this, the circuit of FIG. 8 can be expected to have a further higher efficiency than that of FIG.
  • FIG. 9 shows an example of the operation pattern in FIG.
  • FIG. 10 shows a third modification of FIG. 1 in which a part of FIG. 8 is modified.
  • the difference from FIG. 8 is that an AC switch SW3 is added between the neutral terminal of the arm pair QA5 and the neutral terminal of QA2.
  • the operations of the semiconductor switches Q1 to Q10 and SW1 and SW2 are exactly the same as in the case of FIG.
  • the operations of QR5 and QR6 of the added SW3 are off: QR5 is off and QR6 is on; in switching patterns P10 to P16, QR5 is on and QR6 is off; I am in a relationship.
  • FIG. 11 shows an operation pattern in FIG.
  • FIG. 12 shows another embodiment of the present invention.
  • DC power supplies b1 and b2 having voltages of 3E are connected in series, and a DC group power supply BA1 having three terminals of positive, zero and negative electrodes is connected as a DC side power supply.
  • a series circuit of an arm pair QA1 consisting of semiconductor switches Q1 and Q2 and an arm pair QA2 consisting of semiconductor switches Q3 and Q4 is connected between the positive electrode and the negative electrode of the DC group power supply BA1.
  • the outer terminal of the arm pair QA3 consisting of the semiconductor switches Q5 and Q6 is connected between the midpoint terminal of the arm pair QA1 and the midpoint terminal of the arm pair QA2, and the midpoint terminal of this QA3 and the DC group power supply
  • An AC switch SW1 formed of an antiparallel circuit of semiconductor switches QR1 and QR2 having reverse breakdown voltage characteristics is connected between the zero electrodes of BA1.
  • capacitor series circuit CA1 in which capacitors C3 and C4 are connected in series is connected in parallel with arm pair QA3, and has a reverse breakdown voltage characteristic between the midpoint terminal of CA1 and the midpoint terminal of arm pair QA3.
  • An AC switch SW2 formed of an anti-parallel circuit of semiconductor switches QR3 and QR4 is connected, and a semiconductor switch having reverse breakdown voltage characteristics between the middle point terminal of capacitor series circuit CA1 and the connection point of arm pair QA1 and arm pair QA2.
  • An AC switch SW3 formed of an anti-parallel circuit of QR5 and QR6 is connected, and a connection point of these QA1, QA2 and SW3 is an AC output point U.
  • SW3 is clamped to the voltage VC3 of C3 in the path of C3 and Q2
  • SW2 is clamped to the voltage VC4 of C4 in the path of Q6 and C4
  • SW1 is in the path of b1, Q1, C3, C4 and Q6 ( Clamped to the voltage of Vb1-VC3-VC4).
  • Q3 is clamped at a voltage of (VC3 + VC4) in the C4, C3 and Q2 paths
  • Q4 is clamped at a voltage of (-Vb2 + Vb1-VC3-VC4) in the b2, b1, C3 and C4 paths
  • Q5 is It is clamped to the voltage of (VC3 + VC4) in the path of Q6, C4 and C3.
  • Vb1 and Vb2 are controlled to be the magnitude of 1E corresponding to (1/3) of Vb1 using DC power supply BA1 of + 3E and -3E, respectively.
  • Q3 , Q4, Q5, SW1, SW2, and SW3 have clamp voltages of 2E, 4E, 2E, 1E, 1E, and 1E, respectively.
  • the semiconductor switch When the semiconductor switches Q1, Q6, SW3 are turned on and Q2, Q3, Q4, Q5, QR1, QR3 are turned off as in the switching pattern P2 ', the output current is b1 ⁇ Q1 ⁇ C3 ⁇ SW3 ⁇ U
  • the semiconductor switch passes through two of Q1 and SW3, and the voltage (Vb1-VC3) is output to the AC output point U.
  • Q2 is clamped to VC3, Q3 to VC4, Q4 to (Vb1-VC3-VC4), Q5 to (VC3 + VC4), SW1 to (Vb1-VC3-VC4), and SW2 to VC4 voltage VC3.
  • Vb1 and Vb2 are + 3E and -3E, respectively, and VC3 and VC4 are both controlled to a magnitude of 1E corresponding to (1/3) of Vb1, the potential of the AC output point U is
  • the clamp voltages of SW1, SW2, Q2, Q3, Q4, and Q5 are 1E, 1E, 1E, 1E, 4E, and 2E, respectively.
  • the output current is SW1 ⁇ Q6 ⁇ C4 ⁇ C3 ⁇ C3 ⁇ Q2 ⁇
  • the semiconductor switch flows through three paths of SW1, Q6 and Q2, and the voltage of (VC3 + VC4) is outputted to the AC output point U.
  • Vb1 and Vb2 are respectively + 3E and -3E and VC1 and VC2 are both controlled to the magnitude of 1E corresponding to (1/3) of Vb1
  • the potential of the AC output point U is
  • the clamp voltages of SW1, SW2, Q1, Q3, Q4, and Q5 are 1E, 1E, 1E, 2E, 3E, and 2E, respectively.
  • the output current is b1 ⁇ Q1 ⁇ C3 ⁇ C4 ⁇ Q3 ⁇ U
  • the semiconductor switch flows through three paths Q1 and Q3 and a voltage of (Vb1-VC3-VC4) is output to the AC output point U.
  • Vb1 and Vb2 are + 3E and -3E, respectively, and VC1 and VC2 are both controlled to the magnitude of 1E corresponding to (1/3) of Vb1, the potential of the AC output point U Is +1 E, and clamp voltages of SW1, SW2, SW3, Q2, Q4 and Q5 are 1E, 1E, 1E, 2E, 4E and 2E, respectively.
  • switching pattern P5 when SW1, SW2 and Q2 are turned on and Q1, Q3, Q4, Q5, Q6 and QR5 are turned off, the output current flows in the path of SW1 ⁇ SW2 ⁇ C3 ⁇ Q2 ⁇ U, The semiconductor switch passes through three of SW1, SW2 and Q2, and the voltage of (VC3) is outputted to the AC output point U.
  • Vb1 and Vb2 are + 3E and -3E, respectively, and VC1 and VC2 are both controlled to the magnitude of 1E corresponding to (1/3) of Vb1, the potential of the AC output point U Becomes +1 E, and clamp voltages of SW3, Q1, Q3, Q4, Q5 and Q6 become 1E, 2E, 2E, 2E, 1E and 1E, respectively.
  • the clamp voltages of Q1, Q2, Q3, Q4, Q5 and Q6 are 2E, 1E, 1E, 2E, 1E and 1E, respectively.
  • the operations of the switching pattern P7 ′ to the switching pattern P13 ′ are the same as those of the switching pattern P1 ′ to the switching pattern P6 ′ because of the symmetry of the circuit, and thus the description thereof is omitted.
  • the switching pattern P1 ′ to the switching pattern P13 ′ seven levels of voltage output of 3E, 2E, 1E, 0, ⁇ 1E, ⁇ 2E, and ⁇ 3E can be output to the AC output point U.
  • the capacitor C3 is charged with the current i in P2 '.
  • the capacitors C3 and C4 both discharge at the current i.
  • the capacitors C3 and C4 discharge with the AC output current i at P4 ', the capacitor C3 discharges at P5', and the capacitor C4 discharges at P6 ' .
  • FIG. 1 The 4th modification of FIG. 1 is shown in FIG. The difference from FIG. 1 is that the semiconductor switches Q1, Q6, Q7 and Q8 are changed to diodes D1, D6, D7 and D8, respectively.
  • the circuit of FIG. 1 both an inverter operation for converting direct current to alternating current and a rectifier operation for converting alternating current to direct current are possible, but the circuit of FIG. 14 can be applied if limited to the rectifier operation only.
  • inexpensive diodes are used in place of controllable semiconductor switches such as Q1, Q6, Q7 and Q8, the cost can be reduced.
  • FIG. 14 is operated as a 7 level converter
  • the AC voltage is + 3E
  • the current path is U ⁇ Q3 ⁇ Q2 ⁇ D1 ⁇ b1.
  • the AC voltage is + 2E
  • the current path is U ⁇ Q4 ⁇ C1 ⁇ Q2 ⁇ D1 ⁇ b1.
  • the AC voltage is + 2E
  • the current path is U ⁇ Q3 ⁇ C1 ⁇ Q5 ⁇ C2 ⁇ D1 ⁇ b1.
  • FIG. 15 shows a fifth modification of FIG. This is the extent to which the AC switch SW2 is added to FIG.
  • FIG. 16 shows a sixth modification of FIG. 1 and is also a modification of FIG.
  • the difference from FIG. 8 is that the semiconductor switches Q1, Q6, Q7, Q8, Q9 and Q10 are changed to diodes D1, D6, D7, D8, D9 and D10, respectively.
  • both an inverter operation for converting direct current to alternating current and a rectifier operation for converting alternating current to direct current are possible, but the circuit of FIG. 16 can be applied if limited to the rectifier operation.
  • inexpensive diodes are used in place of the controllable semiconductor switches such as Q1, Q6, Q7 and Q8, the cost can be reduced.
  • FIG. 16 is the same as that of FIG. 14 in the switching patterns P1 to P6, so the description will be omitted.
  • the switching pattern P7 the AC voltage is + 1E, and the current path is U ⁇ Q3 ⁇ C1 ⁇ D10 ⁇ SW2 ⁇ SW1.
  • the switching pattern P8 the AC voltage is 0, and the current path is U ⁇ Q4 ⁇ D10 ⁇ SW2 ⁇ SW1.
  • the switching pattern P9 the AC voltage is 0, and the current path is SW1 ⁇ SW2 ⁇ D9 ⁇ Q3 ⁇ U.
  • FIG. 17 is also a seventh modification of FIG.
  • the switching patterns P1 to P16 used in FIGS. 14, 15, 16 and 17 are the same as the switching patterns P1 to P16 shown in FIGS. 3, 7, 9 and 11, respectively.
  • FIG. 18 is a first modification of FIG. The difference from FIG. 12 is the semiconductor switches Q1, Q4, Q It is a point which changed 5 and Q6 into diode D1, D4, D5, D6, respectively.
  • the circuit of FIG. 12 both of the inverter operation for converting direct current to alternating current and the rectifier operation for converting alternating current to direct current are possible, but the circuit of FIG. 18 can be applied if limited to the rectifier operation only.
  • inexpensive diodes are used in place of controllable semiconductor switches such as Q1, Q4, Q5, and Q6, the cost can be reduced.
  • switching patterns P1 ′ to P13 ′ similar to those in FIG. 13 are used.
  • the AC voltage is + 3E
  • the current path is U ⁇ Q2 ⁇ D1 ⁇ b1.
  • the AC voltage is + 2E
  • the current path is U ⁇ SW3 ⁇ C3 ⁇ D1 ⁇ b1.
  • the AC voltage is + 2E
  • the current path is U ⁇ Q2 ⁇ C3 ⁇ C4 ⁇ D6 ⁇ SW1.
  • the AC voltage is + 1E, and the current path is U ⁇ Q3 ⁇ C4 ⁇ C3 ⁇ D1 ⁇ b1.
  • the AC voltage is + 1E, and the current path is U ⁇ Q2 ⁇ C3 ⁇ SW2 ⁇ SW1.
  • the switching pattern P6 ′ the AC voltage is + 1E, and the current path is U ⁇ SW3 ⁇ C4 ⁇ D6 ⁇ SW1.
  • the switching pattern P7 ′ the AC voltage is 0, and the current path is U ⁇ SW3 ⁇ SW2 ⁇ SW2 ⁇ SW1.
  • FIG. 19 is an eighth modification of FIG. The difference from FIG. 1 is that the semiconductor switch Q1 is a series circuit of Q1a and Q1b, and the semiconductor switch Q6 is a series circuit of Q6a and Q6b.
  • Q1a and Q1b are both on and Q6a and Q6b are both off when the switching patterns P1 to P3 and P5 in seven-level operation are used.
  • the switching patterns P4 and P6 to P8 only one of Q1a and Q1b is on, and both Q6a and Q6b are off.
  • the switching patterns P9 to P11 and P13 both Q1a and Q1b are off, and only one of Q6a and Q6b is on.
  • both Q1a and Q1b are off, and both Q6a and Q6b are on.
  • FIG. 21 shows a second modification of FIG. Similar to FIG. 19, the difference from FIG. 12 is that the semiconductor switch Q1 is a series circuit of Q1a and Q1b, and the semiconductor switch Q4 is a series circuit of Q4a and Q4b.
  • the semiconductor switch when switching patterns P1 ′ to P2 ′ and P4 ′ in seven-level operation, both Q1a and Q1b are on and both Q4a and Q4b are off.
  • the switching patterns P5 'to P9' only one of Q1a and Q1b and Q4a and Q4b are turned on.
  • both Q1a and Q1b are off, and both Q4a and Q4b are on. Then, in the switching patterns P3 'and P11', Q1a and Q1b, and Q4a and Q4b are all turned off.
  • I to VII in FIG. 22 indicate operation modes
  • I indicates a switching pattern P1 ′
  • I Ia indicates a switching pattern P2 ′
  • IIb indicates a case where the switching patterns P3 ′.
  • Q1a and Q1b and Q4a and Q4b are respectively replaced with semiconductor switch series connection circuit of about half of the fundamental minimum withstand voltage 4E required for Q1 and Q4 in FIG. It becomes possible to contribute to low loss by the application of the low-voltage element having excellent characteristics.
  • QA1 to QA5 arm pair, QR1 to QR6, reverse blocking IGBT, SW1 to SW3, AC switch, D1 to D14, diode, DA1 to DA7, diode arm pair.

Abstract

【課題】　入力となる直流電源側から交流出力の間で、出力電流が通過する半導体スイッチの数を少なくして損失の低減を図り、装置の高効率化・低価格化・小形化を可能にする。 【解決手段】　単電源ｂ１とｂ２の直列接続回路からなり、零を含む互いに異なる３つの電圧レベルＶｂ１，０，Ｖｂ２を持つ直流電源ＢＡ１に対し、半導体スイッチＱ１～Ｑ８からなるアームを２つ直列に接続して構成される第１，第２，第３および第４のアーム対ＱＡ１～ＱＡ４と、半導体スイッチを組み合わせて構成される交流スイッチＳＷ１等を設け、これらスイッチ素子のオン，オフ制御により複数の電圧レベルを選択して出力できるようにする。

Description

マルチレベル変換回路
　この発明は、複数レベルの電圧を出力することができる、いわゆるマルチレベル変換回路に関する。
　図２３は例えば特許文献１に開示されたもので、７レベル変換回路の１相分を示す。
　同図において、直流単電源ｂ１１～ｂ２３が直列接続された直流組電源ＢＡ２の正極と負極との間には、半導体スイッチＱ１～Ｑ１２の直列回路が接続され、その中の半導体スイッチＱ６とＱ７の接続点が交流出力点Ｕになっている。また、半導体スイッチＱ１とＱ２の接続点およびＱ７とＱ８の接続点との間にはダイオードＤ１とＤ２によるダイオード対ＤＡ１の外側端子が接続され、そのＤＡ１の中点端子は直流単電源ｂ１１とｂ１２の接続点に接続されている。
　同様に、半導体スイッチＱ２とＱ３の接続点およびＱ８とＱ９の接続点との間には、ダイオードＤ３とＤ４によるダイオード対ＤＡ２の外側端子が接続され、そのＤＡ２の中点端子は直流単電源ｂ１２とｂ１３の接続点に接続され、半導体スイッチＱ３とＱ４の接続点およびＱ９とＱ１０の接続点との間には、ダイオードＤ５とＤ６によるダイオード対ＤＡ３の外側端子が接続され、そのＤＡ３の中点端子は直流単電源ｂ１３とｂ２１の接続点に接続される。同じく、半導体スイッチＱ４とＱ５の接続点およびＱ１０とＱ１１の接続点との間には、ダイオードＤ７とＤ８によるダイオード対ＤＡ４の外側端子が接続され、そのＤＡ４の中点端子は直流単電源ｂ２１とｂ２２の接続点に接続され、半導体スイッチＱ５とＱ６の接続点およびＱ１１とＱ１２の接続点との間には、ダイオードＤ９とＤ１０によるダイオード対ＤＡ５の外側端子が接続され、そのＤＡ５の中点端子は直流単電源ｂ２２とｂ２３の接続点に接続されている。
　このような構成において、半導体スイッチＱ１～Ｑ６をオンさせ、Ｑ７～Ｑ１２をオフすると、交流出力端子Ｕには＋３Ｅの電圧が出力され、
　半導体スイッチＱ２～Ｑ７がオンで、Ｑ８～Ｑ１２およびＱ１をオフにすると、交流出力端子Ｕには＋２Ｅの電圧が出力され、
　半導体スイッチＱ３～Ｑ８がオンで、Ｑ９～Ｑ１２およびＱ１，Ｑ２をオフにすると、交流出力端子Ｕには＋１Ｅの電圧が出力され、
　半導体スイッチＱ４～Ｑ９がオンで、Ｑ１～Ｑ３およびＱ１０～Ｑ１２をオフにすると、交流出力端子Ｕには零電圧が出力され、
　半導体スイッチＱ５～Ｑ１０がオンで、Ｑ１１，Ｑ１２およびＱ１～Ｑ４をオフにすると、交流出力端子Ｕには－１Ｅの電圧が出力され、
　半導体スイッチＱ６～Ｑ１１がオンで、Ｑ１２およびＱ１～Ｑ５をオフにすると、交流出力端子Ｕには－２Ｅの電圧が出力され、
　半導体スイッチＱ７～Ｑ１２がオンで、Ｑ１～Ｑ６をオフにすると、交流出力端子Ｕには－３Ｅの電圧が出力される。
　以上のように、各半導体スイッチＱ１～Ｑ１２のオン，オフを調節することにより、交流出力端子Ｕには互いに異なる７レベルの電圧出力が可能となる。
　図２４に９レベル変換回路の１相分を示す。
　図２３の７レベルを９レベルに拡張したものであり、回路構成や動作は基本的に図２３に示すものと同様なので、説明は省略する。つまり、直流電源の３つの端子の電圧レベルを４Ｅ，０，－４Ｅとし、各半導体スイッチＱ１～Ｑ１６のオン，オフを調節することにより、交流出力端子Ｕに互いに異なる９レベルの電圧出力を可能とするものである。
　図２３や図２４の回路では、各直流組電源ＢＡ２から交流出力点Ｕの間で、出力電流が通過する半導体スイッチの数が最大６直列または最大８直列となる。そのため、半導体スイッチにおける定常オン損失が大きくなり、装置全体の効率低下を招き小形・低価格化が困難となる。
　また、図２３や図２４のような一般的なマルチレベル変換回路では、交流出力点Ｕから出力される電圧・電流が正負対称な交流波形の場合でも、直流単電源ｂ１１～ｂ１４およびｂ２１～ｂ２４で分担する電力は原理的に同じとならないため、各々独立した直流単電源を必要とする。そのため、入力となる直流組電源ＢＡ２には、独立に電力を供給できる６つまたは８つの単電源を必要とするため、装置を製作する上で大きな制約となってしまう。なお、この直流電源のアンバランス問題については、例えばＩＥＥＥ－ＰＥＳＣ‘９５のカンファレンスレコードｐｐ１１４４～１１５０の「Ａ　ｍｕｌｔｉ－ｌｅｖｅｌ　ｖｏｌｔａｇｅ－ｓｏｕｒｃｅ　ｃｏｎｖｅｒｔｅｒ　ｓｙｓｔｅｍ　ｗｉｔｈ　ｂａｌａｎｃｅｄ　ＤＣｖｏｌｔａｇｅ」に紹介されている。
特開平１１－１６４５６７号公報
　したがって、この発明の課題は、出力電流が通過する半導体スイッチの数を減らして損失の低減を図るとともに、直流入力電源として２つの単電源により動作可能とすることで運用上の制約を無くすことにある。
　このような課題を解決するため、請求項１の発明では、２つに分割された３つの端子を備え、零を含む互いに異なる３つの電圧レベルを持つ直流電源から複数の電圧レベルを生成し、その複数の電圧レベルを選択して出力するマルチレベル変換回路であって、
　半導体スイッチからなるアームを２つ直列に接続して構成される第１，第２，第３および第４のアーム対と、半導体スイッチを組み合わせて構成される第１の交流スイッチとを備え、前記直流電源の電位が最も高い第１直流端子と電位が最も低い第３直流端子との間には、前記第１直流端子から順番に前記第１アーム対，第２アーム対，第３アーム対の各外側端子を直列に接続し、
　前記第１アーム対の中点端子と前記第３アーム対の中点端子との間には第４アーム対の外側端子を接続し、
　前記第４アーム対の中点端子と前記直流電源の中間電位となる第２直流端子との間には前記第１の交流スイッチの両端を接続し、
　前記第２アーム対と前記第４アーム対の各両端にはそれぞれ並列に第１コンデンサと第２コンデンサの両端を接続し、
　前記第２アーム対の中点端子を交流端子とすることを特徴とする。
　請求項１の発明においては、前記第４アーム対の中点端子と前記第２アーム対の中点端子との間に、第２の交流スイッチの両端を接続することができ（請求項２の発明）、または前記第２アームの外側端子間に第５アーム対を接続し、この第５アーム対の中点端子と前記第４アーム対の中点端子との間に前記第２の交流スイッチの両端を接続することができる（請求項３の発明）。この請求項３の発明においては、前記第５アーム対の中点端子と前記第２アーム対の中点端子との間に、第３の交流スイッチの両端を接続することができる（請求項４の発明）。
　請求項５の発明では、２つに分割された３つの端子を備え、零を含む互いに異なる３つの電圧レベルを持つ直流電源から複数の電圧レベルを生成し、その複数の電圧レベルを選択して出力するマルチレベル変換回路であって、
　半導体スイッチからなるアームを２つ直列に接続して構成される第１，第２および第３のアーム対と、半導体スイッチを組み合わせて構成される第１，第２および第３の交流スイッチとを備え、前記直流電源の電位が最も高い第１直流端子と電位が最も低い第３直流端子との間には、前記第１直流端子から順番に前記第１アーム対，第２アーム対の各外側端子を直列に接続し、
　前記第１アーム対の中点端子と前記第２アーム対の中点端子との間には前記第３アーム対の外側端子を接続し、
　前記第３アーム対の中点端子と前記直流電源の中間電位となる第２直流端子との間には、前記第１交流スイッチの両端を接続し、
　前記第３アーム対の外側端子には並列に２つのコンデンサを直列接続した接続回路の外側端子を接続し、
　前記コンデンサの直列接続回路の中点端子と前記第３アーム対の中点端子間には前記第２の交流スイッチの両端を接続し、
　前記コンデンサの直列接続回路の中点端子と前記第１アーム対と前記第２アーム対との
接続点間には前記第３の交流スイッチの両端を接続し、
　前記第１アーム対と前記第２アーム対と前記第３の交流スイッチとの接続点を交流端子とすることを特徴とする。
　上記請求項１または２の発明においては、前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームおよび前記第４アーム対を構成する２つのアーム全てを、ダイオードで構成することができ（請求項６の発明）、請求項３または４の発明においては、前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームおよび前記第４アーム対を構成する２つのアーム、および前記第２アーム対または前記第５アーム対のいずれか一方のアーム対を構成する２つのアーム全てをダイオードで構成することができる（請求項７の発明）。また、請求項５の発明においては、前記第１アーム対を構成する高電位側アーム、前記第２アーム対を構成する低電位側アームおよび前記第３アーム対を構成する２つのアーム全てをダイオードで構成することができる（請求項８の発明）。
　上記請求項１～８の発明においては、前記交流スイッチは、逆耐圧特性を持つ半導体スイッチを逆並列接続して構成されることができ（請求項９の発明）、上記請求項１～４の発明においては、前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームの各々が同一機能を有する複数の半導体スイッチの直列接続回路から構成され、その各アームを構成する半導体スイッチの各々が個別の制御信号により制御されることができ（請求項１０の発明）、上記請求項５の発明においては、前記第１アーム対を構成する高電位側アーム、前記第２アーム対を構成する低電位側アームの各々が同一機能を有する複数の半導体スイッチの直列接続回路から構成され、その各アームを構成する半導体スイッチの各々が個別の制御信号により制御されることができる（請求項１１の発明）。
　上記請求項１～４，６，７または１０の発明においては、前記直流電源の３つの端子の電圧レベルを各々＋３Ｅ，０，－３Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
　前記直流電源，前記第１コンデンサ，前記第２コンデンサの各電圧を用いて＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅなる計７レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にすることができる（請求項１２の発明）。
　また、上記請求項１～４，６，７または１０の発明においては、前記直流電源の３つの端子の電圧レベルを各々＋４Ｅ，０，－４Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
　前記直流電源，前記第１コンデンサ，前記第２コンデンサの各電圧を用いて＋４Ｅ，＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅ，－４Ｅなる計９レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にすることができ（請求項１３の発明）、また、請求項５，８または１１の発明においては、前記直流電源の３つの端子の電圧レベルを各々＋３Ｅ，０，－３Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
　前記直流電源，前記第３コンデンサ，前記第４コンデンサの各電圧を用いて＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅなる計７レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にすることができる（請求項１４の発明）。
　この発明によれば、入力となる直流電源側から交流出力の間で、出力電流が通過する半導体スイッチの数が最大で４個となり、損失の低減が実現できる。その結果、装置の高効率化・低価格化・小形化が可能となる。さらに、直流入力電源を単電源２つの組合せとすることができるため、従来と比べて運用上の制約が少なくなり、実際の装置製作が容易となる。
この発明の実施の形態を示す回路図 図１を７レベル変換回路として動作させた場合の出力電圧例を示す波形図 図１を７レベル変換回路として動作させる場合のスイッチング動作パターンを示す説明図 図１を９レベル変換回路として動作させた場合の出力電圧例を示す波形図 図１を９レベル変換回路として動作させる場合のスイッチング動作パターンを示す説明図 図１の第１の変形例を示す回路図 図６のスイッチング動作パターン例を示す説明図 図１の第２の変形例を示す回路図 図８のスイッチング動作パターン例を示す説明図 図１の第３の変形例を示す回路図 図１０のスイッチング動作パターン例を示す説明図 この発明の別の実施の形態を示す回路図 図１２のスイッチング動作パターン例を示す説明図 図１の第４の変形例を示す回路図 図１の第５の変形例を示す回路図 図１の第６の変形例を示す回路図 図１の第７の変形例を示す回路図 図１２の第１の変形例を示す回路図 図１の第８の変形例を示す回路図 図１９のスイッチング動作パターン例を示す説明図 図１２の第２変形例を示す回路図 図２１のスイッチング動作パターン例を示す説明図 特許文献１に記載の７レベル変換回路を示す回路図 ９レベル変換回路の従来例を示す回路図
　図１はこの発明の実施の形態を示す回路図、図２は図１における７レベルの出力波形例図、図３は図１におけるスイッチングパターン説明図である。
　直流組電源（単に直流電源ともいう）ＢＡ１は、ここでは直流単電源ｂ１とｂ２が直列に接続され正極Ｐ，負極Ｎおよび零極（接地極）Ｍの３つの端子を持つものとして示されている。この直流電源ＢＡ１には、半導体スイッチＱ１，Ｑ２からなるアーム対ＱＡ１、半導体スイッチＱ３，Ｑ４からなるアーム対ＱＡ２、さらには半導体スイッチＱ５，Ｑ６からなるアーム対ＱＡ３が直列に接続される。また、アーム対ＱＡ１の中点端子と、アーム対ＱＡ３の中点端子との間には、半導体スイッチＱ７，Ｑ８からなるアーム対ＱＡ４の外側端子が接続され、ＱＡ４の中点端子と直流電源ＢＡ１の零極（接地極）Ｍとの間には、逆耐圧特性を持つ半導体スイッチＱＲ１，ＱＲ２の逆並列接続回路からなる交流スイッチＳＷ１が接続されている。さらに、アーム対ＱＡ４と並列にコンデンサＣ２、アーム対ＱＡ２と並列にコンデンサＣ１が接続され、アーム対ＱＡ２の中点端子が交流出力点Ｕとなっている。
　図１のような構成において、図３に示すスイッチングパターンＰ１～Ｐ１６で動作させる場合について、以下に説明する。
　まず、スイッチングパターンＰ１のように、半導体スイッチＱ１，Ｑ２，Ｑ３をオンさせ、Ｑ４とＳＷ１のＱＲ１をオフさせると、交流出力点Ｕには直流電源ＢＡ１の正極端子の電圧Ｖｂ１が直接出力される。出力電流はｂ１→Ｑ１→Ｑ２→Ｑ３→Ｕの経路で流れ、半導体スイッチＱ１，Ｑ２，Ｑ３の３つを通過する。ここで、Ｑ５，Ｑ６，Ｑ７をオフしておくことで、Ｑ４はＣ１→Ｑ３の経路でＣ１の電圧ＶＣ１にクランプされ、以下同様にＱ５はＣ２→Ｑ２→Ｃ１の経路で（ＶＣ２－ＶＣ１）の電圧にクランプされ、Ｑ６はＢＡ１→Ｑ１→Ｃ２の経路で（－Ｖｂ２＋Ｖｂ１－ＶＣ２）の電圧にクランプされ、Ｑ７はＱ８→Ｃ２の経路でＶＣ２の電圧にクランプされ、ＱＲ1はｂ１→Ｑ１→Ｃ２→Ｑ８の経路で（Ｖｂ１－ＶＣ２）の電圧に、それぞれクランプされる。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋３Ｅとなり、ＳＷ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅの大き
さになる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋４Ｅとなり、ＳＷ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，６Ｅ，２Ｅの大きさになる。
　スイッチングパターンＰ２のように、半導体スイッチＱ１，Ｑ２，Ｑ４をオンさせ、Ｑ３，Ｑ５，Ｑ６，Ｑ７，ＱＲ１をオフさせると、出力電流はｂ１→Ｑ１→Ｑ２→Ｃ１→Ｑ４→Ｕの経路で流れ、半導体スイッチＱ１，Ｑ２，Ｑ４の３つを通過し、交流出力点Ｕには（Ｖｂ１－ＶＣ１）の電圧が出力される。このとき、Ｑ３はＶＣ１、Ｑ５は（ＶＣ２－ＶＣ１）、Ｑ６は（－Ｖｂ２＋Ｖｂ１－ＶＣ２）、Ｑ７はＶＣ２、ＱＲ1は（Ｖｂ１－ＶＣ２）の電圧に、それぞれクランプされる。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋２Ｅとなり、ＳＷ１，Ｑ３，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋３Ｅとなり、ＳＷ１，Ｑ３，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，６Ｅ，２Ｅとなる。
　スイッチングパターンＰ３のように、半導体スイッチＱ１，Ｑ３，Ｑ５をオンさせ、Ｑ２，Ｑ４，Ｑ６，Ｑ７，ＱＲ１をオフさせると、出力電流はｂ１→Ｑ１→Ｃ２→Ｑ５→Ｃ１→Ｑ３→Ｕの経路で流れ、半導体スイッチＱ１，Ｑ３，Ｑ５の３つを通過し、交流出力点Ｕには（Ｖｂ１－ＶＣ２＋ＶＣ１）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋２Ｅとなり、ＳＷ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋３Ｅとなり、ＳＷ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，６Ｅ，２Ｅとなる。
　スイッチングパターンＰ４のように、ＳＷ１，Ｑ２，Ｑ３，Ｑ８をオンさせ、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７をオフさせると、出力電流はＳＷ１→Ｑ８→Ｃ２→Ｑ２→Ｑ３→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ８，Ｑ２，Ｑ３の４つを通過し、交流出力点Ｕには（ＶＣ２）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋２Ｅとなり、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，３Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋２Ｅとなり、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ５のように、Ｑ１，Ｑ４，Ｑ５をオンさせ、Ｑ２，Ｑ３，Ｑ６，Ｑ７，ＱＲ１をオフさせると、出力電流はｂ１→Ｑ１→Ｃ２→Ｑ５→Ｑ４→Ｕの経路で流れ、半導体スイッチＱ１，Ｑ５，Ｑ４の３つを通過し、交流出力点Ｕには（Ｖｂ１－ＶＣ２）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋１Ｅとなり、ＳＷ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋２Ｅとなり、ＳＷ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ６のように、ＳＷ１，Ｑ２，Ｑ４，Ｑ８をオンさせ、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ７をオフさせると、出力電流はＳＷ１→Ｑ８→Ｃ２→Ｑ２→Ｃ１→Ｑ４→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ８，Ｑ２，Ｑ４の４つを通過し、交流出力点Ｕには（ＶＣ２－ＶＣ１）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋１Ｅとなり、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，３Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋１Ｅとなり、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ７のように、ＳＷ１，Ｑ３，Ｑ５，Ｑ８をオンさせ、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７をオフさせると、出力電流はＳＷ１→Ｑ８→Ｑ５→Ｃ１→Ｑ３→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ８，Ｑ５，Ｑ３の４つを通過し、交流出力点Ｕには（ＶＣ１）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋１Ｅとなり、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，３Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は＋１Ｅとなり、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ８のように、ＳＷ１，Ｑ４，Ｑ５，Ｑ８をオンさせ、Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７をオフさせると、出力電流はＳＷ１→Ｑ８→Ｑ５→Ｑ４→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ８，Ｑ５，Ｑ４の４つを通過し、交流出力点Ｕには零極Ｍの電位が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は０となり、Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７のクランプ電圧はそれぞれ１Ｅ，１Ｅ，１Ｅ，３Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大き
さを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は０となり、Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７のクランプ電圧はそれぞれ２Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ９のように、ＳＷ１，Ｑ２，Ｑ３，Ｑ７をオンさせ、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ８をオフさせると、出力電流はＳＷ１→Ｑ７→Ｑ２→Ｑ３→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ７，Ｑ２，Ｑ３の４つを通過し、交流出力点Ｕには零極電位が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は０となり、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ８のクランプ電圧はそれぞれ３Ｅ，１Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大き
さを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は０となり、Ｑ１，Ｑ４，Ｑ５，Ｑ６，Ｑ８のクランプ電圧はそれぞれ４Ｅ，１Ｅ，１Ｅ，２Ｅ，２Ｅとなる。
　スイッチングパターンＰ１０のように、ＳＷ１，Ｑ２，Ｑ４，Ｑ７をオンさせ、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ８をオフさせると、出力電流はＳＷ１→Ｑ７→Ｑ２→Ｃ１→Ｑ４→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ７，Ｑ２，Ｑ４の４つを通過し、交流出力点Ｕには（ＶＣ１）の電圧が出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－１Ｅとなり、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ８のクランプ電圧はそれぞれ３Ｅ，１Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－１Ｅとなり、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ８のクランプ電圧はそれぞれ４Ｅ，１Ｅ，１Ｅ，２Ｅ，２Ｅとなる。
　スイッチングパターンＰ１１のように、ＳＷ１，Ｑ３，Ｑ５，Ｑ７をオンさせ、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ８をオフさせると、出力電流はＳＷ１→Ｑ７→Ｃ２→Ｑ５→Ｃ１→Ｑ３→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ７，Ｑ５，Ｑ３の４つを通過し、交流出力点Ｕには（－ＶＣ２＋ＶＣ１）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－１Ｅとなり、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ８のクランプ電圧はそれぞれ３Ｅ，１Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－１Ｅとなり、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ８のクランプ電圧はそれぞれ４Ｅ，１Ｅ，１Ｅ，２Ｅ，２Ｅとなる。
　スイッチングパターンＰ１２のように、Ｑ２，Ｑ３，Ｑ６をオンさせ、Ｑ１，Ｑ４，Ｑ５，Ｑ８，ＱＲ２をオフさせると、出力電流はｂ２→Ｑ６→Ｃ２→Ｑ２→Ｑ３→Ｕの経路で流れ、半導体スイッチＱ６，Ｑ２，Ｑ３の３つを通過し、交流出力点Ｕには（Ｖｂ２＋ＶＣ２）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－１Ｅとなり、ＳＷ１，Ｑ１，Ｑ４，Ｑ５，Ｑ８のクランプ電圧はそれぞれ１Ｅ，４Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－２Ｅとなり、ＳＷ１，Ｑ１，Ｑ４，Ｑ５，Ｑ８のクランプ電圧はそれぞれ２Ｅ，６Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　スイッチングパターンＰ１３のように、ＳＷ１，Ｑ４，Ｑ５，Ｑ７をオンさせ、Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ８をオフさせると、出力電流はＳＷ１→Ｑ７→Ｃ２→Ｑ５→Ｑ４→Ｕの経路で流れ、半導体スイッチＳＷ１，Ｑ７，Ｑ５，Ｑ４の４つを通過し、交流出力点Ｕには（－ＶＣ２）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－２Ｅとなり、Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ８のクランプ電圧はそれぞれ３Ｅ，１Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－２Ｅとなり、ＳＷ１，Ｑ１，Ｑ２，Ｑ３，Ｑ６，Ｑ８のクランプ電圧はそれぞれ４Ｅ，１Ｅ，１Ｅ，２Ｅ，２Ｅとなる。
　スイッチングパターンＰ１４のように、Ｑ２，Ｑ４，Ｑ６をオンさせ、Ｑ１，Ｑ３，Ｑ５，Ｑ８，ＱＲ２をオフさせると、出力電流はｂ２→Ｑ６→Ｃ２→Ｑ２→Ｃ１→Ｑ４→Ｕの経路で流れ、半導体スイッチＱ６，Ｑ２，Ｑ４の３つを通過し、交流出力点Ｕには（Ｖｂ２＋ＶＣ２－ＶＣ１）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－２Ｅとなり、ＳＷ１，Ｑ１，Ｑ３，Ｑ５，Ｑ８のクランプ電圧はそれぞれ１Ｅ，４Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－３Ｅとなり、ＳＷ１，Ｑ１，Ｑ３，Ｑ５，Ｑ８のクランプ電圧はそれぞれ２Ｅ，６Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　スイッチングパターンＰ１５のように、Ｑ３，Ｑ５，Ｑ６をオンさせ、Ｑ１，Ｑ２，Ｑ４，Ｑ８，ＱＲ２をオフさせると、出力電流はｂ２→Ｑ６→Ｑ５→Ｃ１→Ｑ３→Ｕの経路で流れ、半導体スイッチＱ６，Ｑ５，Ｑ３の３つを通過し、交流出力点Ｕには（Ｖｂ２＋ＶＣ１）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－２Ｅとなり、ＳＷ１，Ｑ１，Ｑ２，Ｑ４，Ｑ８のクランプ電圧はそれぞれ１Ｅ，４Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－３Ｅとなり、ＳＷ１，Ｑ１，Ｑ２，Ｑ４，Ｑ８のクランプ電圧はそれぞれ２Ｅ，６Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　スイッチングパターンＰ１６のように、Ｑ４，Ｑ５，Ｑ６をオンさせ、Ｑ１，Ｑ２，Ｑ３，Ｑ８，ＱＲ２をオフさせると、出力電流はｂ２→Ｑ６→Ｑ５→Ｑ４→Ｕの経路で流れ、半導体スイッチＱ６，Ｑ５，Ｑ４の３つを通過し、交流出力点Ｕには（Ｖｂ２）の電圧が直接出力される。
　ここで、図１の回路を７レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋３Ｅ，－３Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／３），（２／３）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電位は－３Ｅとなり、ＳＷ１，Ｑ１，Ｑ２，Ｑ３，Ｑ８のクランプ電圧はそれぞれ１Ｅ，４Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　一方、図１の回路を９レベル変換回路として作動させる場合は、Ｖｂ１，Ｖｂ２の大きさを＋４Ｅ，－４Ｅとし、ＶＣ１，ＶＣ２をＶｂ１の（１／４），（２／４）に相当する１Ｅ，２Ｅの大きさに保持していれば、交流出力点Ｕの電圧は－４Ｅとなり、ＳＷ１，Ｑ１，Ｑ２，Ｑ３，Ｑ８のクランプ電圧はそれぞれ２Ｅ，６Ｅ，１Ｅ，１Ｅ，２Ｅとなる。
　７レベル変換回路として図１のＶｂ１，Ｖｂ２がともに＋３Ｅのとき、上記スイッチングパターンＰ１～Ｐ１６により、交流出力点Ｕには＋３Ｅ，＋２Ｅ，＋１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅの７レベルの電圧出力が可能であり、同様に７レベル変換回路として図１のＶｂ１，Ｖｂ２がともに＋４Ｅのとき、上記スイッチングパターンＰ１～Ｐ１６により、交流出力点Ｕには＋４Ｅ，＋３Ｅ，＋２Ｅ，＋１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅ，－４Ｅの９レベルの電圧出力が可能になる。
　また、７レベル変換回路として動作する場合、スイッチングパターンＰ２～Ｐ４では同じ出力＋２Ｅとなるが、交流出力点Ｕからの交流出力電流ｉの向きが正のとき、スイッチングパターンＰ２ではコンデンサＣ１が充電される。これに対し、スイッチングパターンＰ３ではコンデンサＣ１は放電で、コンデンサＣ２は充電され、スイッチングパターンＰ４ではコンデンサＣ２は放電される。交流出力点Ｕの出力電圧が＋１Ｅ時のスイッチングパターンＰ５～Ｐ７についても、交流出力電流ｉの向きによりスイッチングパターンＰ５ではＣ２が充電、スイッチングパターンＰ６ではＣ１が充電でＣ２が放電、スイッチングパターンＰ７ではＣ１が放電となる。
　すなわち、交流出力点Ｕに＋２Ｅの電圧を出力するにはスイッチングパターンＰ２～Ｐ４、＋１Ｅの電圧を出力するにはスイッチングパターンＰ５～Ｐ７を適宜選択することにより、ＶＣ１とＶＣ２を各々独立に調整可能であり、各々を常に＋１Ｅ，＋２Ｅに制御することができる。
　回路の対称性から、スイッチングパターンＰ１０とＰ１５についても、同じ関係が成立する。また、スイッチングパターンＰ１，Ｐ８，Ｐ９，Ｐ１６のときはコンデンサＣ１，Ｃ２には電流は流れないため、ＶＣ１とＶＣ２に変化は生じない。図２，図３に図１の回路を７レベル変換回路として作動させた場合の出力波形図と、スイッチングパターンＰ１～Ｐ１６の例を示す。
　次に、図１の回路を９レベル変換回路として作動させる場合、スイッチングパターンＰ２とＰ３では、交流出力点Ｕにともに＋３Ｅの電圧が出力されるが、スイッチングパターンＰ４とＰ５では＋２Ｅ、また、スイッチングパターンＰ６とＰ７では＋１Ｅとなる。
　ここで、交流出力点Ｕからの交流出力電流ｉの向きが正のときを考えると、＋３Ｅ出力時のスイッチングパターンＰ２では上記交流出力電流ｉによってコンデンサＣ1が充電され、スイッチングパターンＰ３ではコンデンサＣ1が放電でコンデンサＣ２が充電される。
また、＋２Ｅ出力時のスイッチングパターンＰ４ではＣ２は放電され、スイッチングパターンＰ５ではＣ２は充電される。また、＋１Ｅ出力時のスイッチングパターンＰ６では、Ｃ１は充電でＣ２が放電、スイッチングパターンＰ７ではＣ１が放電となる。
　すなわち、交流出力点Ｕに＋３Ｅの電圧を出力するときには、スイッチングパターンＰ２またはＰ３を、＋２Ｅの電圧を出力するときには、スイッチングパターンＰ４またはＰ５を、＋１Ｅの電圧を出力するときには、スイッチングパターンＰ６またはＰ７を、適宜選択することにより、ＶＣ１とＶＣ２を各々独立に調整可能にあり、各々を常に＋１Ｅ，＋２Ｅに制御することができる。
　回路の対称性からスイッチングパターンＰ１０とＰ１５についても、同じ関係が成立する。また、スイッチングパターンＰ１，Ｐ８，Ｐ９，Ｐ１６のときはコンデンサＣ１，Ｃ２には電流は流れないため、ＶＣ１とＶＣ２に変化は生じない。図４，図５に図１の回路を９レベル変換回路として作動させた場合の出力波形図と、スイッチングパターンＰ１～Ｐ１６の例を示す。
　図６は図１の第１の変形例を示す回路図である。図１との相違点は、アーム対ＱＡ４の中性端子とアーム対ＱＡ２中性端子との間に、交流スイッチＳＷ２を付加した点にある。
　この回路で、７レベル変換回路として作動させる場合、スイッチングパターンＰ８とＰ９以外の全モードにおいて、半導体スイッチＱ１～Ｑ８およびＳＷ１の動作は図１の場合と全く同じである。追加した交流スイッチＳＷ２のＱＲ３およびＱＲ４の動作は、スイッチングパターンＰ１～Ｐ７においてはＱＲ３はオフで、ＱＲ４はオンとし、スイッチングパターンＰ１０～Ｐ１６においては逆にＱＲ３はオンで、ＱＲ４はオフとしている。
上記いずれのスイッチングパターンにおいても交流スイッチＳＷ２には電流を流さず、ＶＣ１またはＶＣ２の電圧にクランプされ、待機状態を維持するため回路全体の動作には何ら影響を与えない。唯一、スイッチングパターンＰ８，Ｐ９の０出力時のみ、ＱＲ３およびＱＲ４をともにオンとし、出力電流がＳＷ２に流れるようにする。つまり、電流はＢＡ１の零極ＭからＳＷ１→ＳＷ２→Ｕの経路で流れ、半導体スイッチＳＷ１，ＳＷ２の２個しか通過しないため、図１の回路に比べて半導体導通損失が低減でき、さらなる高効率化が期待できる。
図７に図６の回路を７レベル変換回路として作動させる場合の、スイッチングパターン例を示す。
　図８は図１の第２の変形例を示す回路図である。図１との相違点は、アーム対ＱＡ５がＱＡ２と並列に追加接続され、交流スイッチＳＷ２がアーム対ＱＡ４の中点端子とＱＡ５の中点端子との間に追加接続されている点である。　図８の回路で、７レベル変換回路として作動させる場合、スイッチングパターンＰ７～Ｐ１０以外の全モードにおいて、半導体スイッチＱ１～Ｑ８およびＳＷ１の動作は図１の場合と全く同じである。追加されたＳＷ２のＱＲ３，ＱＲ４およびＱＡ５のＱ９，Ｑ１０の動作は、スイッチングパターンＰ１～Ｐ６についてはＱＲ３をオフ、ＱＲ４はオンで、Ｑ９はオフ、Ｑ１０はオンとしている。また、スイッチングパターンＰ１１～Ｐ１６でＱＲ３はオン、ＱＲ４はオフで、Ｑ９はオン、Ｑ１０はオフとしている。いずれのモードにおいても追加したＳＷ２とＱＡ５には電流を流さず、ＳＷ２とＱＡ５は各々ＶＣ１と（ＶＣ２－ＶＣ１）の電圧にクランプされるため、待機状態に維持され回路全体の動作に何ら影響を与えない。
　図８の回路で、スイッチングパターンＰ７の場合は、ＳＷ１，ＳＷ２，Ｑ３，Ｑ１０がオンとなり、出力電流はＳＷ１→ＳＷ２→Ｑ１０→Ｃ１→Ｑ３の経路で流れ、半導体スイッチ４つを通過し、交流出力点ＵにはＶＣ１が直接出力される。スイッチングパターンＰ８では、ＳＷ１，ＳＷ２，Ｑ４，Ｑ１０がオンとなり、出力電流はＳＷ１→ＳＷ２→Ｑ１０→Ｑ４の経路で流れ、半導体スイッチ４つを通過し、交流出力点ＵにはＢＡ１の零極の電位０が直接出力される。スイッチングパターンＰ９では、ＳＷ１，ＳＷ２，Ｑ３，Ｑ９がオンとなり、出力電流はＳＷ１→ＳＷ２→Ｑ９→Ｑ３の経路で流れ、半導体スイッチ４つを通過し、交流出力点ＵにはＢＡ１の零極の電位０が直接出力される。また、スイッチングパターンＰ１０では、ＳＷ１，ＳＷ２，Ｑ４，Ｑ９がオンとなり、出力電流はＳＷ１→ＳＷ２→Ｑ９→Ｃ１→Ｑ４の経路で流れ、半導体スイッチ４つを通過し、交流出力点Ｕには－ＶＣ１が直接出力される。
　以上、スイッチングパターンＰ７～Ｐ１０においては、いずれの場合も出力電流は４つの半導体スイッチを通過し、数の上では図１の回路と等価である。図１の回路ではアーム対ＱＡ４（Ｑ７，Ｑ８）を必ず通過する必要があり、このＱＡ４は動作上電圧２Ｅに耐えられる耐圧特性が要求される。これに対し、図８では、通過する半導体スイッチはＳＷ１，ＳＷ２，ＱＡ５，ＱＡ２であり、いずれも動作上要求される耐電圧は１Ｅである。このことから、図８の回路は図１に比べてさらなる高効率化が期待できる。なお、図９に図８における動作パターン例を示す。
　図１０は図１の第３変形例で、図８の一部を変更したものである。図８との相違は、アーム対ＱＡ５の中性端子とＱＡ２の中性端子との間に、交流スイッチＳＷ３を付加した点にある。
　図１０の動作について、スイッチングパターンＰ８～とＰ９以外の全モードにおいて、半導体スイッチＱ１～Ｑ１０およびＳＷ１，ＳＷ２の動作は図８の場合と全く同じである。追加されたＳＷ３のＱＲ５とＱＲ６の動作は、スイッチングパターンＰ１～Ｐ７においては、ＱＲ５はオフでＱＲ６はオン、スイッチングパターンＰ１０～Ｐ１６においては、ＱＲ５がオンでＱＲ６はオフとし、上記とは逆の関係にしている。
　上記いずれのモードにおいても追加したＳＷ３には電流を流さず、ＶＣ１または０電圧にクランプされるため、待機状態に維持され回路全体の動作に何ら影響を与えない。唯一、０電圧出力となるスイッチングパターンＰ８とＰ９においてのみ、ＱＲ５とＱＲ６はともにオンとなり、ＳＷ３に電流が流れる。このとき、出力電流はＢＡ１の零極ＭからＳＷ１→ＳＷ２→ＳＷ３→Ｕの経路で流れ、半導体スイッチはＳＷ１，ＳＷ２，ＳＷ３の３つしか通過しないため、図１や図８や回路と比べて半導体導通損失が低減され、さらなる高効率化が期待できる。なお、図１１に図１０における動作パターンを示す。
　図１２にこの発明の別の実施の形態を示す。
　ここでは、各３Ｅの電圧を持つ直流電源ｂ１とｂ２が直列に接続され、正極，零極および負極の３つの端子を持つ直流組電源ＢＡ１が、直流側電源として接続されている。このマルチレベル変換回路では、半導体スイッチＱ１，Ｑ２からなるアーム対ＱＡ１と、半導体スイッチＱ３，Ｑ４からなるアーム対ＱＡ２との直列回路が、直流組電源ＢＡ１の正極と負極間に接続されている。また、アーム対ＱＡ１の中点端子とアーム対ＱＡ２の中点端子との間には、半導体スイッチＱ５，Ｑ６からなるアーム対ＱＡ３の外側端子が接続され、このＱＡ３の中点端子と直流組電源ＢＡ１の零極間には、逆耐圧特性を持つ半導体スイッチＱＲ１，ＱＲ２の逆並列回路からなる交流スイッチＳＷ１が接続されている。
　また、アーム対ＱＡ３と並列にコンデンサＣ３，Ｃ４が直列接続されたコンデンサ直列回路ＣＡ１が接続され、このＣＡ１の中点端子とアーム対ＱＡ３の中点端子との間には、逆耐圧特性を持つ半導体スイッチＱＲ３，ＱＲ４の逆並列回路からなる交流スイッチＳＷ２が接続され、コンデンサ直列回路ＣＡ１の中点端子とアーム対ＱＡ１とアーム対ＱＡ２の接続点との間には、逆耐圧特性を持つ半導体スイッチＱＲ５，ＱＲ６の逆並列回路からなる交流スイッチＳＷ３が接続されており、これらＱＡ１，ＱＡ２，ＳＷ３の接続点が交流出力点Ｕになっている。
　図１２の回路は、図１３のようなスイッチングパターンＰ１’～Ｐ１３’により、以下のように動作する。
　まず、スイッチングパターンＰ１’のように、半導体スイッチＱ１，Ｑ２，Ｑ６をオンさせ、Ｑ３，Ｑ４，Ｑ５，ＱＲ１，ＱＲ３，ＱＲ５をオフさせると、交流出力点Ｕには直流組電源ＢＡ１の正極端子の電圧Ｖｂ１が直接出力される。出力電流はｂ１→Ｑ１→Ｑ２→Ｕの経路で流れ、半導体スイッチはＱ１，Ｑ２の２つを通過する。このとき、ＳＷ３はＣ３，Ｑ２の経路でＣ３の電圧ＶＣ３にクランプされ、ＳＷ２はＱ６，Ｃ４の経路でＣ４の電圧ＶＣ４にクランプされ、ＳＷ１はｂ１，Ｑ１，Ｃ３，Ｃ４，Ｑ６の経路で（Ｖｂ１－ＶＣ３－ＶＣ４）の電圧にクランプされる。
　同様に、Ｑ３はＣ４，Ｃ３，Ｑ２の経路で（ＶＣ３＋ＶＣ４）の電圧にクランプされ、Ｑ４はｂ２，ｂ１，Ｃ３，Ｃ４の経路で（－Ｖｂ２＋Ｖｂ１－ＶＣ３－ＶＣ４）の電圧にクランプされ、Ｑ５はＱ６，Ｃ４，Ｃ３の経路で（ＶＣ３＋ＶＣ４）の電圧にクランプされる。
　ここで、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３Ｅの直流電源ＢＡ１を用い、ＶＣ３とＶＣ４がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、Ｑ３，Ｑ４，Ｑ５，ＳＷ１，ＳＷ２，ＳＷ３のクランプ電圧は各々２Ｅ，４Ｅ，２Ｅ，１Ｅ，１Ｅ，１Ｅの大きさとなる。
スイッチングパターンＰ２’のように、半導体スイッチＱ１，Ｑ６，ＳＷ３をオンさせ、Ｑ２，Ｑ３，Ｑ４，Ｑ５，ＱＲ１，ＱＲ３をオフさせると、出力電流はｂ１→Ｑ１→Ｃ３→ＳＷ３→Ｕの経路で流れ、半導体スイッチはＱ１，ＳＷ３の２つを通過し、交流出力点Ｕには（Ｖｂ１－ＶＣ３）の電圧が出力される。このとき、Ｑ２はＶＣ３、Ｑ３はＶＣ４、Ｑ４は（Ｖｂ１－ＶＣ３－ＶＣ４）、Ｑ５は（ＶＣ３＋ＶＣ４）、ＳＷ１は（Ｖｂ１－ＶＣ３－ＶＣ４）、ＳＷ２はＶＣ４の電圧ＶＣ３に各々クランプされる。
　また、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３Ｅで、ＶＣ３とＶＣ４がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋２Ｅとなり、ＳＷ１，ＳＷ２，Ｑ２，Ｑ３，Ｑ４，Ｑ５のクランプ電圧は各々１Ｅ，１Ｅ，１Ｅ，１Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ３’のように、半導体スイッチＱ２，Ｑ６，ＱＲ１，ＱＲ２をオンさせ、Ｑ１，Ｑ３，Ｑ４，Ｑ５，ＱＲ３，ＱＲ５をオフさせると、出力電流はＳＷ１→Ｑ６→Ｃ４→Ｃ３→Ｑ２→Ｕの経路で流れ、半導体スイッチはＳＷ１，Ｑ６，Ｑ２の３つを通過し、交流出力点Ｕには（ＶＣ３＋ＶＣ４）の電圧が出力される。
　このとき、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３ＥでＶＣ１とＶＣ２がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋２Ｅとなり、ＳＷ１，ＳＷ２，Ｑ１，Ｑ３，Ｑ４，Ｑ５のクランプ電圧は各々１Ｅ，１Ｅ，１Ｅ，２Ｅ，３Ｅ，２Ｅとなる。
　スイッチングパターンＰ４’のように、半導体スイッチＱ１，Ｑ３，Ｑ６をオンさせ、Ｑ２，Ｑ４，Ｑ５，ＱＲ１，ＱＲ３，ＱＲ６をオフさせると、出力電流はｂ１→Ｑ１→Ｃ３→Ｃ４→Ｑ３→Ｕの経路で流れ、半導体スイッチはＱ１，Ｑ３の３つを通過し、交流出力点Ｕには（Ｖｂ１－ＶＣ３－ＶＣ４）の電圧が出力される。
　このとき、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３Ｅで、ＶＣ１とＶＣ２がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋１Ｅとなり、ＳＷ１，ＳＷ２，ＳＷ３，Ｑ２，Ｑ４，Ｑ５のクランプ電圧は各々１Ｅ，１Ｅ，１Ｅ，２Ｅ，４Ｅ，２Ｅとなる。
　スイッチングパターンＰ５’のように、ＳＷ１，ＳＷ２，Ｑ２をオンさせ、Ｑ１，Ｑ３，Ｑ４，Ｑ５，Ｑ６，ＱＲ５をオフさせると、出力電流はＳＷ１→ＳＷ２→Ｃ３→Ｑ２→Ｕの経路で流れ、半導体スイッチはＳＷ１，ＳＷ２，Ｑ２の３つを通過し、交流出力点Ｕには（ＶＣ３）の電圧が出力される。
　このとき、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３Ｅで、ＶＣ１とＶＣ２がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋１Ｅとなり、ＳＷ３，Ｑ１，Ｑ３，Ｑ４，Ｑ５，Ｑ６のクランプ電圧は各々１Ｅ，２Ｅ，２Ｅ，２Ｅ，１Ｅ，１Ｅとなる。
　スイッチングパターンＰ６’のように、ＳＷ１，ＳＷ３，Ｑ６をオンさせ、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，ＱＲ３をオフさせると、出力電流はＳＷ１→Ｑ６→Ｃ４→ＳＷ３→Ｕの経路で流れ、半導体スイッチはＳＷ１，Ｑ６，ＳＷ３，Ｑ２の３つを通過し、交流出力点Ｕには（ＶＣ４）の電圧が出力される。
　このとき、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３ＥＶＣ１とＶＣ２がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋１Ｅとなり、ＳＷ２，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５のクランプ電圧は各々１Ｅ，１Ｅ，１Ｅ，１Ｅ，３Ｅ，２Ｅとなる。
　スイッチングパターンＰ７’のように、ＳＷ１，ＳＷ２，ＳＷ３をオンさせ、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６をオフさせると、出力電流はＳＷ１→ＳＷ２→ＳＷ３→Ｕの経路で流れ、半導体スイッチはＳＷ１，ＳＷ２，ＳＷ３の３つを通過し、交流出力点Ｕには零極Ｍの０電位が出力される。
　このとき、Ｖｂ１とＶｂ２の大きさがそれぞれ＋３Ｅと－３ＥＶＣ１とＶＣ２がいずれもＶｂ１の（１／３）に相当する１Ｅの大きさに制御されていれば、交流出力点Ｕの電位は＋１Ｅとなり、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のクランプ電圧は各々２Ｅ，１Ｅ，１Ｅ，２Ｅ，１Ｅ，１Ｅとなる。
　スイッチングパターンＰ７’からスイッチングパターンＰ１３’の各動作は、回路の対称性からスイッチングパターンＰ１’からスイッチングパターンＰ６’までと同じとなるので、説明は省略する。
　上記のスイッチングパターンＰ１’からスイッチングパターンＰ１３’により、交流出
力点Ｕには３Ｅ，２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅの７レベルの電圧出力が可能
となる。ここで、スイッチングパターンＰ２’とＰ３’では同じ出力＋２Ｅであるが、交
流出力点Ｕからの交流出力電流ｉの向きが同じ有効電力出力時を考えると、Ｐ２’では電流ｉでコンデンサＣ３は充電され、Ｐ２’では電流ｉでコンデンサＣ３，Ｃ４はともに放
電となる。
　また、交流出力点Ｕが＋１Ｅ出力時のＰ４’～Ｐ６’について、Ｐ４’では交流出力電
流ｉでコンデンサＣ３，Ｃ４ともに放電、Ｐ５’ではコンデンサＣ３が放電、Ｐ６’では
コンデンサＣ４が放電となる。
　同様に、交流出力点Ｕが－１Ｅ出力時のＰ８’～Ｐ１０’について、Ｐ８’では交流出力電流ｉでコンデンサＣ３が放電、Ｐ９’ではコンデンサＣ４が放電、Ｐ１０’ではコンデンサＣ３，Ｃ４ともに充電となる。
　交流出力点Ｕが－１Ｅ出力時のＰ１１’～Ｐ１２’について、Ｐ１１’ではコンデンサＣ３，Ｃ４ともに放電、Ｐ１２’ではコンデンサＣ４が充電となる。
　以上のことから、交流出力点Ｕに＋２Ｅの電圧を出力するときはＰ２’，Ｐ３’、＋１Ｅの電圧を出力するときはＰ４’～Ｐ６’、－１Ｅの電圧を出力するときはＰ８’～Ｐ１０’、－２Ｅの電圧を出力するときはＰ１１’，Ｐ１２’の各スイッチングパターンを適宜選択することにより、ＶＣ３とＶＣ４の調整が可能となり、各々を常に１Ｅに保持することが可能となる。また、Ｐ１’，Ｐ７’およびＰ１３’の各スイッチングパターンでは、コンデンサＣ３，Ｃ４には電流が流れないため、ＶＣ３とＶＣ４に変化は生じない。図１３に図１２の回路による各動作パターンを示す。
　図１４に図１の第４変形例を示す。図１との相違は、半導体スイッチＱ１，Ｑ６，Ｑ７，Ｑ８をそれぞれダイオードＤ１，Ｄ６，Ｄ７，Ｄ８に変更した点にある。
　図１の回路では直流を交流に変換するインバータ動作、および交流を直流に変換する整流器動作のいずれも可能であるが、整流器動作のみに限定すれば図１４の回路を適用することができる。図１４の回路ではＱ１，Ｑ６，Ｑ７，Ｑ８のような可制御半導体スイッチに代えて、安価なダイオードを用いているので、低価格化が可能となる。
　図１４を７レベル変換器として動作させる場合について、以下に説明する。
　「スイッチングパターンＰ１の場合」
　この場合、交流電圧は＋３Ｅで、電流の経路はＵ→Ｑ３→Ｑ２→Ｄ１→ｂ１となる。
　「スイッチングパターンＰ２の場合」
　この場合、交流電圧は＋２Ｅで、電流の経路はＵ→Ｑ４→Ｃ１→Ｑ２→Ｄ１→ｂ１となる。
　「スイッチングパターンＰ３の場合」
　この場合、交流電圧は＋２Ｅで、電流の経路はＵ→Ｑ３→Ｃ１→Ｑ５→Ｃ２→Ｄ１→ｂ１となる。
　「スイッチングパターンＰ４の場合」
　この場合、交流電圧は＋２Ｅで、電流の経路はＵ→Ｑ３→Ｑ２→Ｃ２→Ｄ８→ＳＷ１となる。
　「スイッチングパターンＰ５の場合」
　この場合、交流電圧は＋１Ｅで、電流の経路はＵ→Ｑ４→Ｑ５→Ｃ２→Ｄ１→ｂ１となる。
　「スイッチングパターンＰ６の場合」
　この場合、交流電圧は＋１Ｅで、電流の経路はＵ→Ｑ４→Ｃ１→Ｑ２→Ｃ２→Ｄ８→ＳＷ１となる。
　「スイッチングパターンＰ７の場合」
　この場合、交流電圧は＋１Ｅで、電流の経路はＵ→Ｑ３→Ｃ１→Ｑ５→Ｄ８→ＳＷ１となる。
　「スイッチングパターンＰ８の場合」
　この場合、交流電圧は０で、電流の経路はＵ→Ｑ４→Ｑ５→Ｄ８→ＳＷ１となる。
　「スイッチングパターンＰ９の場合」
　この場合、交流電圧は０で、電流の経路はＳＷ１→Ｄ７→Ｑ２→Ｑ３→Ｕとなる。
　以下、スイッチングパターンＰ１０～Ｐ１６についても、回路の対称性により上記と同様になるので説明は省略する。
　図１５に図１の第５変形例を示す。これは、図１４に対し交流スイッチＳＷ２が追加された程度なので、説明は省略する。
　図１６は図１の第６変形例で、図８の変形例でもある。図８との相違は、半導体スイッチＱ１，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０をそれぞれダイオードＤ１，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０に変更した点である。
　図８の回路では直流を交流に変換するインバータ動作、および交流を直流に変換する整流器動作のいずれも可能であるが、整流器動作のみに限定すれば図１６の回路を適用することができる。図１６の回路ではＱ１，Ｑ６，Ｑ７，Ｑ８のような可制御半導体スイッチに代えて、安価なダイオードを用いているので、低価格化が可能となる。　
　図１６の動作について、スイッチングパターンＰ１～Ｐ６では図１４と同様なので、説明は省略する。
　スイッチングパターンＰ７では、交流電圧は＋１Ｅで、電流経路はＵ→Ｑ３→Ｃ１→Ｄ１０→ＳＷ２→ＳＷ１となる。
　スイッチングパターンＰ８では、交流電圧は０で、電流経路はＵ→Ｑ４→Ｄ１０→ＳＷ２→ＳＷ１となる。
　スイッチングパターンＰ９では、交流電圧は０で、電流経路はＳＷ１→ＳＷ２→Ｄ９→Ｑ３→Ｕとなる。
　以下、スイッチングパターンＰ１０～Ｐ１６についても、回路の対称性により上記と同様になるので説明は省略する。
　図１７は図１の第７変形例、図１６の変形例でもある。つまり、図１６に対し交流スイッチＳＷ３が追加された程度なので、説明は省略する。なお、上記図１４，１5，１6および１7で用いる各スイッチングパターンＰ１～Ｐ１６は、それぞれ図３，７，９および１１に示すスイッチングパターンＰ１～Ｐ１６と同じである。
　図１８は図１２の第１変形例である。図１２との相違は半導体スイッチＱ１，Ｑ４，Ｑ
５，Ｑ６をそれぞれダイオードＤ１，Ｄ４，Ｄ５，Ｄ６に変更した点である。
　図１２の回路では直流を交流に変換するインバータ動作、および交流を直流に変換する整流器動作のいずれも可能であるが、整流器動作のみに限定すれば図１８の回路を適用することができる。図１８の回路ではＱ１，Ｑ４，Ｑ５，Ｑ６のような可制御半導体スイッチに代えて、安価なダイオードを用いているので、低価格化が可能となる。　
　ここで、その動作について説明する。なお、ここでは図１３と同様のスイッチングパターンＰ１’～Ｐ１３’を用いるものとする。
　スイッチングパターンＰ１’では、交流電圧は＋３Ｅで、電流経路はＵ→Ｑ２→Ｄ１→ｂ１となる。
　スイッチングパターンＰ２’では、交流電圧は＋２Ｅで、電流経路はＵ→ＳＷ３→Ｃ３→Ｄ１→ｂ１となる。
　スイッチングパターンＰ３’では、交流電圧は＋２Ｅで、電流経路はＵ→Ｑ２→Ｃ３→Ｃ４→Ｄ６→ＳＷ１となる。
　スイッチングパターンＰ４’では、交流電圧は＋１Ｅで、電流経路はＵ→Ｑ３→Ｃ４→Ｃ３→Ｄ１→ｂ１となる。
　スイッチングパターンＰ５’では、交流電圧は＋１Ｅで、電流経路はＵ→Ｑ２→Ｃ３→ＳＷ２→ＳＷ１となる。
　スイッチングパターンＰ６’では、交流電圧は＋１Ｅで、電流経路はＵ→ＳＷ３→Ｃ４→Ｄ６→ＳＷ１となる。
　スイッチングパターンＰ７’では、交流電圧は０で、電流経路はＵ→ＳＷ３→ＳＷ２→ＳＷ２→ＳＷ１となる。
　以下、スイッチングパターンＰ８’～Ｐ１３’についても、回路の対称性により上記と同様になるので説明は省略する。
　図１９は図１の第８変形例である。図１との相違は、半導体スイッチＱ１がＱ１ａとＱ１ｂとの直列回路になり、同じく半導体スイッチＱ６がＱ６ａとＱ６ｂとの直列回路になっている点にある。
ここで、置き換えた各半導体スイッチは、７レベル動作のスイッチングパターンＰ１～Ｐ３，Ｐ５のとき、Ｑ１ａとＱ１ｂは両方オンでＱ６ａとＱ６ｂは両方オフとする。また、スイッチングパターンＰ４とＰ６～Ｐ８のときは、Ｑ１ａとＱ１ｂの一方だけオンで、Ｑ６ａとＱ６ｂは両方オフさせる。スイッチングパターンＰ９～Ｐ１１とＰ１３のときは、Ｑ１ａとＱ１ｂは両方オフで、Ｑ６ａとＱ６ｂは一方だけオンとする。そして、スイッチングパターンＰ１２とＰ１４～ｐ１６のときは、Ｑ１ａとＱ１ｂは両方オフで、Ｑ６ａとＱ６ｂは両方オンさせる。
　図１９でのオン，オフパターンを図２０に示す。
　このように動作させることにより、Ｑ１ａとＱ１ｂ，Ｑ６ａとＱ６ｂはそれぞれ、図１においてＱ１とＱ６に必要とされる原理的な最低耐圧４Ｅに対し、その半分程度の半導体スイッチ直列接続回路に置き換えることが可能となる。その場合、モード間の遷移において低い耐圧の半導体素子による個別のスイッチングとなることから、スイッチング損失を低減でき、低損失化が可能となる。例えば、スイッチング素子として数ｋＶ以上の高耐圧ＩＧＢＴを用いる場合、或る耐圧以上のＩＧＢＴになるとスイッチング特性や定常損失特性が極端に悪化する場合があるが、このような場合に上記のような対策を施すことで、特性の優れた低耐圧素子が適用可能となり、低損失化に寄与することができる。
　図２１に図１２の第２の変形例を示す。図１２との相違は図１９と同様、半導体スイッチＱ１がＱ１ａとＱ１ｂとの直列回路になり、同じく半導体スイッチＱ４がＱ４ａとＱ４ｂとの直列回路になっている点にある
　ここで、置き換えた各半導体スイッチは、７レベル動作のスイッチングパターンＰ１’～Ｐ２’，Ｐ４’のとき、Ｑ１ａとＱ１ｂは両方オンでＱ４ａとＱ４ｂは両方オフとする。また、スイッチングパターンＰ５’～Ｐ９’のときは、Ｑ１ａとＱ１ｂおよびＱ４ａとＱ４ｂはともに一方だけオンさせる。スイッチングパターンＰ１０’，Ｐ１２’，Ｐ１３’のときは、Ｑ１ａとＱ１ｂは両方オフで、Ｑ４ａとＱ４ｂは両方オンとする。そして、スイッチングパターンＰ３’とＰ１１’のときは、Ｑ１ａとＱ１ｂおよびＱ４ａとＱ４ｂは全てオフさせる。
　図２１でのオン，オフパターンを図２２に示す。なお、図２２のI～VIIは動作モードを示し、IはスイッチングパターンＰ１’、I IaはスイッチングパターンＰ２’、IIbはスイッチングパターンＰ３’…VIIはスイッチングパターンＰ１３’でそれぞれ動作させる場合を示している。
　このように動作させることにより、Ｑ１ａとＱ１ｂおよびＱ４ａとＱ４ｂはそれぞれ、図１２においてＱ１とＱ４に必要とされる原理的な最低耐圧４Ｅに対し、その半分程度の半導体スイッチ直列接続回路に置き換えることが可能となり、特性の優れた低耐圧素子の適用により、低損失化に寄与することが可能となる。
　ｂ１，ｂ２，ｂ１１，ｂ１２，ｂ１３，ｂ２１，ｂ２２，ｂ２３…直流単電源、ＢＡ１，ＢＡ２…直流組電源、Ｑ１～Ｑ１６，Ｑ１ａ，Ｑ１ｂ，Ｑ４ａ，Ｑ４ｂ，Ｑ４ａ，Ｑ４ｂ…半導体スイッチ素子、ＱＡ１～ＱＡ５…アーム対、ＱＲ１～ＱＲ６…逆阻止ＩＧＢＴ、ＳＷ１～ＳＷ３…交流スイッチ、Ｄ１～Ｄ１４…ダイオード、ＤＡ１～ＤＡ７…ダイオードアーム対。

Claims (14)

  1. 　２つに分割された３つの端子を備え、零を含む互いに異なる３つの電圧レベルを持つ直流電源から複数の電圧レベルを生成し、その複数の電圧レベルを選択して出力するマルチレベル変換回路であって、
    　半導体スイッチからなるアームを２つ直列に接続して構成される第１，第２，第３および第４のアーム対と、半導体スイッチを組み合わせて構成される第１の交流スイッチとを備え、前記直流電源の電位が最も高い第１直流端子と電位が最も低い第３直流端子との間には、前記第１直流端子から順番に前記第１アーム対，第２アーム対，第３アーム対の各外側端子を直列に接続し、
    　前記第１アーム対の中点端子と前記第３アーム対の中点端子との間には第４アーム対の外側端子を接続し、
    　前記第４アーム対の中点端子と前記直流電源の中間電位となる第２直流端子との間には前記第１の交流スイッチの両端を接続し、
    　前記第２アーム対と前記第４アーム対の各両端にはそれぞれ並列に第１コンデンサと第２コンデンサの両端を接続し、
    　前記第２アーム対の中点端子を交流端子とすることを特徴とするマルチレベル変換回路。
  2. 　前記第４アーム対の中点端子と前記第２アーム対の中点端子との間に、第２の交流スイッチの両端を接続したことを特徴とする請求項１に記載のマルチレベル変換回路。
  3. 　前記第２アームの外側端子間に第５アーム対を接続し、この第５アーム対の中点端子と前記第４アーム対の中点端子との間に前記第２の交流スイッチの両端を接続したことを特徴とする請求項１に記載のマルチレベル変換回路。
  4. 　前記第５アーム対の中点端子と前記第２アーム対の中点端子との間に、第３の交流スイッチの両端を接続したことを特徴とする請求項３に記載のマルチレベル変換回路。
  5. 　２つに分割された３つの端子を備え、零を含む互いに異なる３つの電圧レベルを持つ直流電源から複数の電圧レベルを生成し、その複数の電圧レベルを選択して出力するマルチレベル変換回路であって、
    　半導体スイッチからなるアームを２つ直列に接続して構成される第１，第２および第３のアーム対と、半導体スイッチを組み合わせて構成される第１，第２および第３の交流スイッチとを備え、前記直流電源の電位が最も高い第１直流端子と電位が最も低い第３直流端子との間には、前記第１直流端子から順番に前記第１アーム対，第２アーム対の各外側端子を直列に接続し、
    　前記第１アーム対の中点端子と前記第２アーム対の中点端子との間には前記第３アーム対の外側端子を接続し、
    　前記第３アーム対の中点端子と前記直流電源の中間電位となる第２直流端子との間には、
    前記第１交流スイッチの両端を接続し、
    　前記第３アーム対の外側端子には並列に２つのコンデンサを直列接続した接続回路の外側端子を接続し、
    　前記コンデンサの直列接続回路の中点端子と前記第３アーム対の中点端子間には前記第２の交流スイッチの両端を接続し、
    　前記コンデンサの直列接続回路の中点端子と前記第１アーム対と前記第２アーム対との接続点間には前記第３の交流スイッチの両端を接続し、
    　前記第１アーム対と前記第２アーム対と前記第３の交流スイッチとの接続点を交流端子とすることを特徴とするマルチレベル変換回路。
  6. 　前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームおよび前記第４アーム対を構成する２つのアーム全てを、ダイオードで構成すること
    を特徴とする請求項１または２に記載のマルチレベル変換回路。
  7. 　前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームおよび前記第４アーム対を構成する２つのアーム、および前記第２アーム対または前記第５アーム対のいずれか一方のアーム対を構成する２つのアーム全てをダイオードで構成することを特徴とする請求項３または４に記載のマルチレベル変換回路。
  8. 　前記第１アーム対を構成する高電位側アーム、前記第２アーム対を構成する低電位側アームおよび前記第３アーム対を構成する２つのアーム全てをダイオードで構成することを特徴とする請求項５に記載のマルチレベル変換回路。
  9. 　前記交流スイッチは、逆耐圧特性を持つ半導体スイッチを逆並列接続して構成されることを特徴とする請求項１～８のいずれか１つに記載のマルチレベル変換回路。
  10. 　前記第１アーム対を構成する高電位側アーム、前記第３アーム対を構成する低電位側アームの各々が同一機能を有する複数の半導体スイッチの直列接続回路から構成され、その各アームを構成する半導体スイッチの各々が個別の制御信号により制御されることを特徴とする請求項１～４のいずれか１つに記載のマルチレベル変換回路。
  11. 　前記第１アーム対を構成する高電位側アーム、前記第２アーム対を構成する低電位側アームの各々が同一機能を有する複数の半導体スイッチの直列接続回路から構成され、その各アームを構成する半導体スイッチの各々が個別の制御信号により制御されることを特徴とする請求項５に記載のマルチレベル変換回路。
  12. 　前記直流電源の３つの端子の電圧レベルを各々＋３Ｅ，０，－３Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
    　前記直流電源，前記第１コンデンサ，前記第２コンデンサの各電圧を用いて＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅなる計７レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にしたことを特徴とする請求項１～４，６，７または１０のいずれか１つに記載のマルチレベル変換回路。
  13. 　前記直流電源の３つの端子の電圧レベルを各々＋４Ｅ，０，－４Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
    　前記直流電源，前記第１コンデンサ，前記第２コンデンサの各電圧を用いて＋４Ｅ，＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅ，－４Ｅなる計９レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にしたことを特徴とする請求項１～４，６，７または１０のいずれか１つに記載のマルチレベル変換回路。
  14. 　前記直流電源の３つの端子の電圧レベルを各々＋３Ｅ，０，－３Ｅとし、前記第１コンデンサ，前記第２コンデンサの電圧の大きさを各々１Ｅ，２Ｅに保持し、
    　前記直流電源，前記第３コンデンサ，前記第４コンデンサの各電圧を用いて＋３Ｅ，＋２Ｅ，１Ｅ，０，－１Ｅ，－２Ｅ，－３Ｅなる計７レベルの電圧を生成し、任意にその電圧レベルを選択して出力可能にしたことを特徴とする請求項５，８または１１のいずれか１つに記載のマルチレベル変換回路。
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