JPWO2014199732A1 - マルチレベルインバータ - Google Patents

Abstract

遮断回路の大規模化、配線数の増加を招くことなく、遮断指令発生時に安全に主回路からの電圧出力を遮断することができるマルチレベルインバータを提供する。遮断回路（３１０）は、第１の遮断信号が与えられたとき、主回路における出力回路部（１１０）の正電圧端子（Ｎ１）に直接接続されたスイッチング素子（Ｑ１ａ）と中性点（Ｎ３）にコレクタが接続された逆阻止型スイッチング素子（ＱＲ２）の組をＯＦＦとする。また、遮断回路（３２０）は、第２の遮断信号が与えられたとき、主回路における出力回路部（１１０）の負電圧端子（Ｎ２）に直接接続されたスイッチング素子（Ｑ６ａ）と中性点（Ｎ３）にエミッタが接続された逆阻止型スイッチング素子（ＱＲ１）の組をＯＦＦとする。

Description

この発明は、直流電力を交流電力に変換するマルチレベルインバータに関する。

直流電力を交流電力に変換するインバータとして、直流電圧が印加された正電圧端子、負電圧端子および中間端子との接続をスイッチング素子（半導体スイッチ）によって切り換えるマルチレベルインバータが提供されている。この種のマルチレベルインバータにおいて、中間端子に接続されたスイッチング素子では、正電圧端子や負電圧端子に接続されたスイッチング素子に比べてスイッチングする電圧が小さいため、耐圧が低く、電気特性が比較的よいものを採用することができる。

しかし、インバータに接続された電動機の緊急停止を試みた時、すべてのスイッチング素子を同時にＯＦＦにすると、耐圧の低い中間端子に接続されたスイッチング素子に正電圧端子と負電圧端子との電位差が加わり破損するおそれがある。そこで、電動機の緊急停止時に、正電圧端子および負電圧端子に接続されたスイッチング素子を先にＯＦＦし、中間端子に接続されたスイッチング素子を少し遅らせてＯＦＦにする構成が提案されている（例えば、特許文献１）。

ところで、近年、電気機器などについて、故障による人的被害を伴う事故を回避するため、リスクを許容範囲に収めるように定めた種々の国際規格が策定されている。例えば、ＩＥＣ６１８００−５−２では、電動機の緊急停止時、電動機を確実に停止するＳＴＯ（安全トルクＯＦＦ）機能の搭載が要求される。

２レベルインバータに関し、ＩＥＣ６１８００−５−２に適合する構成としては、正端子に接続されたスイッチング素子を無効化する回路と、負端子に接続されたスイッチング素子を無効化する回路を個別に設けるものが提案されている（例えば、特許文献２）。２レベルインバータでは、正端子と負端子のいずれか一方のスイッチング素子が無効化されれば電動機への出力が遮断されるため、上記のいずれか一方の回路が故障していたとしても、他方の回路が正常に機能すれば、電動機が停止されることとなる。

特開２００２−０７８３５１号公報 特開２０１０−２８４０５１号公報

以上のように、これまで緊急時にインバータから負荷への出力電圧の供給を遮断するための遮断回路の回路構成が各種提案されてきたが、マルチレベルインバータでは、主回路を構成するスイッチング素子数が多くなるため、負荷への電力供給を確実に遮断しようとすると、遮断回路とスイッチング素子との間の配線数が増え、遮断回路が大規模化するという問題があった。

この発明は以上のような事情に鑑みてなされたものであり、遮断回路の大規模化、配線数の増加を招くことなく、遮断指令発生時に安全に主回路からの電圧出力を遮断することができるマルチレベルインバータを提供することを目的としている。

この発明は、直流入力電圧が与えられる正電圧端子および負電圧端子間に直列に介挿された複数のスイッチング素子からなり、各スイッチング素子間の各ノードの中の１つのノードを交流出力端子とする出力回路部と、前記正電圧端子および負電圧端子の各電圧の中間の電圧を発生する中性点にエミッタが接続された第１の逆阻止型スイッチング素子と、前記中性点にコレクタが接続され、前記第１の逆阻止型スイッチング素子のコレクタにエミッタが接続された第２の逆阻止型スイッチング素子とを含み、前記中性点と前記出力回路部の各スイッチング素子間のいずれかのノードとの間に前記第１の逆阻止型スイッチング素子および前記第２の逆阻止型スイッチング素子を含む電流経路を形成するブリッジ部と、前記出力回路部および前記ブリッジ部の各スイッチング素子のＯＮ／ＯＦＦを切り換える制御信号を生成する制御信号発生手段と、前記交流出力端子の出力電圧を遮断するための遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第２の逆阻止型スイッチング素子の組、または前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第１の逆阻止型スイッチング素子の組を遮断する遮断手段とを具備することを特徴とするマルチレベルインバータを提供する。

この発明によれば、正電圧端子に直接接続されたスイッチング素子を遮断すると、正電圧端子から交流出力端子への電流の経路が遮断される。また、第２の逆阻止型スイッチを遮断すると、中性点から交流出力端子への電流の経路が遮断される。従って、正電圧端子に直接接続されたスイッチング素子および第２の逆阻止型スイッチの組を遮断することにより交流出力端子からの電圧出力を遮断することができる。また、負電圧端子に直接接続されたスイッチング素子を遮断すると、交流出力端子から負電圧端子への電流の経路が遮断される。また、第１の逆阻止型スイッチを遮断すると、交流出力端子から中性点への電流の経路が遮断される。従って、負電圧端子に直接接続されたスイッチング素子および第１の逆阻止型スイッチの組を遮断することにより交流出力端子からの電圧出力を遮断することができる。

この発明によるマルチレベルインバータの第１実施形態である７レベルインバータの構成を示す回路図である。 同実施形態における主回路の各スイッチング素子のＯＮ／ＯＦＦ切り換えの態様を例示する図である。 この発明によるマルチレベルインバータの第２実施形態である５レベルインバータの構成を示す回路図である。 この発明によるマルチレベルインバータの第３実施形態である３レベルインバータの構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１は、この発明によるマルチレベルインバータの第１実施形態である７レベルインバータの構成を示す回路図である。図１に示すように、７レベルインバータは、主回路１００Ｕ、１００Ｖおよび１００Ｗと、制御信号発生装置２００と、複数のフォトカプラＰＣと、安全装置３００とを有する。

図１において、正電圧端子Ｎ１および負電圧端子Ｎ２間には、図示しない直流電源からの直流入力電圧が与えられる。中性点Ｎ３は、正電圧端子Ｎ１および負電圧端子Ｎ２の各電圧の中間の電圧（図示の例では接地）に固定される。正電圧端子Ｎ１と中性点Ｎ３との間にはキャパシタＣ１が介挿されている。また、負電圧端子Ｎ２と中性点Ｎ３との間にはキャパシタＣ２が介挿されている。

主回路１００Ｕ、１００Ｖおよび１００Ｗは、正電圧端子Ｎ１および負電圧端子Ｎ２間の直流入力電圧のスイッチングを行って、Ｕ相、Ｖ相およびＷ相の交流電圧を発生し、負荷であるモータ（図示略）に供給する回路である。図１には、主回路１００Ｕ、１００Ｖおよび１００Ｗのうち主回路１００Ｕの構成が図示されている。図１に示すように、主回路１００Ｕは、出力回路部１１０と、ブリッジ部１２０とを有する。

出力回路部１１０は、正電圧端子Ｎ１および負電圧端子Ｎ２間に直列に介挿されたスイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄ、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ｄ、Ｑ６ｃ、Ｑ６ｂ、Ｑ６ａにより構成されている。この出力回路部１１０の各スイッチング素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）とフライングダイオードとから構成されている。そして、図示の例では、スイッチング素子Ｑ３およびＱ４間のノードがＵ相の交流出力端子Ｏｕとなっている。

ブリッジ部１２０は、スイッチング素子およびフライングキャパシタを含む電流経路を中性点Ｎ３と出力回路部１１０の各スイッチング素子間のいずれかのノードとの間に形成する回路である。

ブリッジ部１２０において、第１の逆阻止型スイッチング素子ＱＲ１および第２の逆阻止型スイッチング素子ＱＲ２は、各々ＩＧＢＴである。この第１の逆阻止型スイッチング素子ＱＲ１のエミッタおよび第２の逆阻止型スイッチング素子ＱＲ２のコレクタは、中性点Ｎ３に共通接続されている。また、第１の逆阻止型スイッチング素子ＱＲ１のコレクタおよび第２の逆阻止型スイッチング素子ＱＲ２のエミッタはノードＮ４において互いに接続されている。

スイッチング素子Ｑ７ａ、Ｑ７ｂ、Ｑ８ａ、Ｑ８ｂは、各々ＩＧＢＴとフライングダイオードとからなるスイッチング素子である。ここで、スイッチング素子Ｑ７ａ、Ｑ７ｂは、出力回路部１１０のスイッチング素子Ｑ１ｄおよびＱ２間のノードＮ５とノードＮ４との間に直列に介挿されている。また、スイッチング素子Ｑ８ａ、Ｑ８ｂは、ノードＮ４と出力回路部１１０のスイッチング素子Ｑ５およびＱ６ｄ間のノードＮ６との間に直列に介挿されている。また、フライングキャパシタＣｆ１は、出力回路部１１０のスイッチング素子Ｑ１ｄおよびＱ２間のノードＮ５とスイッチング素子Ｑ５およびＱ６ｄ間のノードＮ６との間に介挿されている。また、フライングキャパシタＣｆ２は、出力回路部１１０のスイッチング素子Ｑ２およびＱ３間のノードＮ７とスイッチング素子Ｑ４およびＱ５間のノードＮ８との間に介挿されている。また、フライングキャパシタＣｆ３は、スイッチング素子Ｑ７ａおよびＱ７ｂ間のノードＮ９とスイッチング素子Ｑ８ａおよびＱ８ｂ間のノードＮ１０との間に介挿されている。
以上がブリッジ部１２０の構成である。

主回路１００Ｕ、１００Ｖ、１００Ｗにおいて、４個のスイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄの組、４個のスイッチング素子Ｑ６ａ、Ｑ６ｂ、Ｑ６ｃ、Ｑ６ｄの組、２個のスイッチング素子Ｑ７ａ、Ｑ７ｂの組、２個のスイッチング素子Ｑ８ａ、Ｑ８ｂの組は、通常動作時において各々まとめてＯＮ／ＯＦＦ切り換えが行われる。これらの各組が複数のスイッチング素子を直列接続したものにより構成されているのは、各組の耐圧を高めるとともに、主回路の動作時に各スイッチング素子が負担する電圧を最適化するためである。

制御信号発生装置２００は、主回路１００Ｕ、１００Ｖおよび１００Ｗを構成する各スイッチング素子のＯＮ／ＯＦＦ切り換えを行うための制御信号として、制御指令に従ってパルス幅変調されたパルス信号を各々発生する装置である。この制御信号発生装置２００が発生する各制御信号は、複数のフォトカプラＰＣを介して主回路１００Ｕ、１００Ｖおよび１００Ｗ内の各スイッチング素子に伝達される。

図２は、通常動作時における主回路１００Ｕの各スイッチング素子のＯＮ／ＯＦＦ切り換えの態様を例示する図である。なお、図２において、Ｑ１はスイッチング素子Ｑ１ａ〜Ｑ１ｄを、Ｑ６はスイッチング素子Ｑ６ａ〜Ｑ６ｄを、Ｑ７はスイッチング素子Ｑ７ａ、Ｑ７ｂを、Ｑ８はスイッチング素子Ｑ８ａ、Ｑ８ｂを示している。

本実施形態では、正電圧端子Ｎ１および中性点Ｎ３間に直流電圧＋３Ｅが印加され、中性点Ｎ３および負電圧端子Ｎ２間に直流電圧＋３Ｅが印加された状態において、制御信号発生装置２００は、主回路１００Ｕの各スイッチング素子のＯＮ／ＯＦＦを切り換えることにより、図２に示すように、＋３Ｅ、＋２Ｅ、＋１Ｅ、０Ｖ、−１Ｅ、−２Ｅ、−３Ｅの７種類の電圧を主回路１００Ｕから交流出力端子Ｏｕに出力させる。

通常動作における主回路１００Ｕの各スイッチング素子のＯＮ／ＯＦＦ状態には、図２に示すモード１〜１２がある。

モード１では、Ｑ１〜Ｑ３、Ｑ８、ＱＲ２＝ＯＮ、Ｑ４〜Ｑ７、ＱＲ１＝ＯＦＦとし、出力端子Ｏｕから電圧＋３Ｅを出力させる。この場合、ＯＦＦである６個のスイッチング素子Ｑ４、Ｑ５、Ｑ６ｄ、Ｑ６ｃ、Ｑ６ｂ、Ｑ６ａに直流電圧＋６Ｅが印加される。この例では、これらの６個のスイッチング素子に各々等しい電圧＋１Ｅが印加されるようになっている。従って、フライングキャパシタＣｆ１、Ｃｆ２には各々電圧＋２Ｅ、＋１Ｅが充電される。また、フライングキャパシタＣｆ１の充電電圧＋２Ｅは、ＯＦＦである２個のスイッチング素子Ｑ７ａ、Ｑ７ｂに印加される。この例では、これらの２個のスイッチング素子に各々等しい電圧＋１Ｅが印加されるようになっている。従って、フライングキャパシタＣｆ３には電圧＋１Ｅが充電される。

モード１２では、Ｑ１〜Ｑ３、Ｑ８、ＱＲ２＝ＯＦＦ、Ｑ４〜Ｑ７、ＱＲ１＝ＯＮとし、出力端子Ｏｕから電圧−３Ｅを出力させる。この場合、ＯＦＦである６個のスイッチング素子Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄ、Ｑ２、Ｑ３に直流電圧＋６Ｅが印加される。この例では、これらの６個のスイッチング素子に各々等しい電圧＋１Ｅが印加されるようになっている。従って、フライングキャパシタＣｆ１、Ｃｆ２には各々電圧＋２Ｅ、＋１Ｅが充電される。また、フライングキャパシタＣｆ１の充電電圧＋２Ｅは、ＯＦＦである２個のスイッチング素子Ｑ８ａ、Ｑ８ｂに印加される。この例では、これらの２個のスイッチング素子に各々等しい電圧＋１Ｅが印加されるようになっている。従って、フライングキャパシタＣｆ３には電圧＋１Ｅが充電される。

このように本実施形態では、モード１および１２のいずれにおいても、フライングキャパシタＣｆ１、Ｃｆ２、Ｃｆ３に各々電圧＋２Ｅ、＋１Ｅ、＋１Ｅが充電される。そして、制御信号発生装置２００は、モード２〜１１では、中性点Ｎ３と出力回路部１１０の各スイッチング素子間のいずれかのノードとの間にフライングキャパシタとスイッチング素子とを含む各種の電流経路を形成することにより、各種の電圧を交流出力端子Ｏｕから出力させる。

例えばモード２では、Ｑ１、Ｑ２、Ｑ４、Ｑ８、ＱＲ２＝ＯＮ、Ｑ３、Ｑ５〜Ｑ７、ＱＲ１＝ＯＦＦとする。この場合、正電圧端子Ｎ１の電圧＋３ＥからフライングキャパシタＣｆ２の充電電圧＋１Ｅだけ低下した電圧＋２Ｅがスイッチング素子Ｑ４を介して出力端子Ｏｕから出力される。

また、モード３では、Ｑ２、Ｑ３、Ｑ８、ＱＲ１、ＱＲ２＝ＯＮ、Ｑ１、Ｑ４〜Ｑ７＝ＯＦＦとする。この場合、中性点Ｎ３の電圧０Ｖに対し、フライングキャパシタＣｆ１の充電電圧＋２Ｅを加算した電圧＋２Ｅがスイッチング素子Ｑ２、Ｑ３を介して出力端子Ｏｕから出力される。

他のモード４〜１１も同様であり、制御信号発生装置２００は、制御指令に応じて各種の制御信号を発生し、中性点Ｎ３と出力回路部１１０の各スイッチング素子間のいずれかのノードとの間にフライングキャパシタとスイッチング素子とを含む各種の電流経路を形成することにより、各種の電圧を交流出力端子Ｏｕから出力させることができる。

以上、主回路１００Ｕを例に説明したが、制御信号発生装置２００は、主回路１００Ｖおよび１００Ｗについても、各々の内部のスイッチング素子のＯＮ／ＯＦＦを切り換え、各種の電圧を出力させることが可能である。

安全装置３００は、遮断指令発生時に、制御信号発生装置２００が発生する各制御信号に拘わらず、主回路１００Ｕ、１００Ｖおよび１００Ｗ内の一部のスイッチング素子を強制的にＯＦＦさせ、主回路１００Ｕ、１００Ｖおよび１００Ｗから負荷への交流電圧の供給を遮断する装置である。

本実施形態における安全装置３００は、２つの遮断回路３１０および３２０を含む。本実施形態の特徴はこれらの遮断回路にある。

これまで提供されてきたマルチレベルインバータの安全装置としては、出力電圧の遮断指令が与えられた場合に、主回路１００Ｕ、１００Ｖ、１００Ｗの出力回路部１１０の全てのスイッチング素子をＯＦＦにするものが一般的であった。

しかしながら、本実施形態のような７レベルインバータの場合、１相分の出力回路部１１０は、図１において高電位側から順に１２個のスイッチング素子Ｑ１ａ〜Ｑ６ａを含む。従って、遮断指令発生時に、３相分の出力電圧の遮断を行うためには、3相合計で３６本の配線を使用して、３６個のスイッチング素子を遮断させる信号を伝送する必要がある。

しかし、スイッチング素子を遮断するための配線が３６本必要になるということは、マルチレベルインバータの配線パターンが増加し、回路規模が大きくなる。また、装置全体のコストが増大するだけではなく，配線が多くなることによりノイズ等に弱くなり信頼性が低下する恐れもある。

本実施形態における２つの遮断回路３１０および３２０は、この問題を解決するものである。

図１において、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄ、Ｑ２〜Ｑ５、Ｑ６ｄ、Ｑ６ｃ、Ｑ６ｂ、Ｑ７ａ、Ｑ７ｂ、Ｑ８ａ、Ｑ８ｂに制御信号を伝達する各フォトカプラＰＣには電源Ｐ５から駆動電流が直接供給される。

これに対し、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ１ａと逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３１１を介して電源Ｐ５ｓから駆動電流が供給される。また、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ６ａと逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３２１を介して電源Ｐ５ｓから駆動電流が供給される。そして、遮断回路３１０の出力端子は遅延回路３１２を介してＮＰＮトランジスタ３１１のベースに接続され、遮断回路３２０の出力端子は遅延回路３２２を介してＮＰＮトランジスタ３２１のベースに接続されている。

遮断回路３１０および３２０は、７レベルインバータの通常動作時は遅延回路３１２および３２２を各々介してＮＰＮトランジスタ３１１および３１２のベースに信号“１”を各々供給している。この状態では、ＮＰＮトランジスタ３１１および３１２はＯＮとなり、このＮＰＮトランジスタ３１１および３１２を介して、スイッチング素子Ｑ１ａおよび逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣと、スイッチング素子Ｑ６ａおよび逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣに駆動電流が供給される。

しかしながら、何らかの異常検知により第１の遮断指令が遮断回路３１０に与えられると、遮断回路３１０は出力信号を“０”にする。この信号“０”が遅延回路３１２を介してＮＰＮトランジスタ３１１に与えられる結果、ＮＰＮトランジスタ３１１がＯＦＦとなり、スイッチング素子Ｑ１ａおよび逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣに対する駆動電流の供給が断たれる。この結果、制御信号発生装置２００が出力する制御信号の内容に拘わらず、Ｕ、Ｖ、Ｗの各相の主回路のスイッチング素子Ｑ１ａおよび逆阻止型スイッチング素子ＱＲ２が遮断される。これにより主回路の出力端子Ｏｕ、Ｏｖ、Ｏｗからの電圧出力が遮断される。

また、何らかの異常検知により第２の遮断指令が遮断回路３２０に与えられると、遮断回路３２０は出力信号を“０”にする。この信号“０”が遅延回路３２２を介してＮＰＮトランジスタ３２１に与えられる結果、ＮＰＮトランジスタ３２１がＯＦＦとなり、スイッチング素子Ｑ６ａおよび逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣに対する駆動電流の供給が断たれる。この結果、制御信号発生装置２００が出力する制御信号の内容に拘わらず、Ｕ、Ｖ、Ｗの各相の主回路のスイッチング素子Ｑ６ａおよび逆阻止型スイッチング素子ＱＲ１が遮断される。これにより主回路の出力端子Ｏｕ、Ｏｖ、Ｏｗからの電圧出力が遮断される。

第１の遮断指令および第２の遮断指令は、別個の理由に基づいて独立に発生するものであってもよいし、共通の理由に基づいて両方同時に発生するものであってもよい。

ここで、スイッチング素子Ｑ１ａおよびＱＲ２の組またはスイッチング素子Ｑ６ａおよびＱＲ１の組を遮断すると、交流出力端子からの出力を遮断することができる理由を説明する。図１に示すように、Ｕ、Ｖ、Ｗ各相の正電圧端子Ｎ１に直接接続されたスイッチング素子Ｑ１ａをＯＦＦすると、たとえスイッチング素子Ｑ１ｂ〜Ｑ３の全てがＯＮしていても、正電圧端子Ｎ１から出力端子Ｏｕ、Ｏｖ、Ｏｗへ電流は流れない。さらにスイッチング素子ＱＲ２をＯＦＦすると、スイッチング素子Ｑ７ａ、Ｑ７ｂ、Ｑ８ａ、Ｑ８ｂの状態に拘わらず、中性点Ｎ３から出力端子Ｏｕ、Ｏｖ、Ｏｗへ向けて電流が流れることはない。従って、出力３相全てについてのスイッチング素子Ｑ１ａおよびＱＲ２、すなわち、合計６個のスイッチング素子をＯＦＦすると正電圧端子Ｎ１側および中性点Ｎ３側から電力を供給することができないため、出力線間電圧が零となり、７レベルインバータからの電力供給は停止する。

同様に各相の負電圧端子Ｎ２側に接続されるスイッチング素子Ｑ６ａをＯＦＦすると、交流出力端子Ｏｕ、Ｏｖ、Ｏｗから負電圧端子Ｎ２側へ電流が流れない。さらにスイッチング素子ＱＲ１をＯＦＦすると、交流出力端子Ｏｕ、Ｏｖ、Ｏｗから中性点Ｎ３へ電流が流れない。従って、出力３相全てについてのスイッチング素子Ｑ６ａおよびＱＲ１、すなわち、合計６個のスイッチング素子をＯＦＦすると，出力端子Ｏｕ、Ｏｖ、Ｏｗ端から負電圧端子Ｎ２側へ返るルートが遮断されるため，出力線間電圧が零となり、７レベルインバータからの電力供給は停止する。

遮断回路３１０と遮断回路３２０はそれぞれ一方だけが動作しても７レベルインバータからの電力供給を遮断することができる。この意味において、遮断回路３１０および３２０は、冗長化を満足している。

遮断回路３１０および３２０と制御信号発生装置２００との関係について説明する。本実施形態における制御信号発生装置２００は、外部からの遮断指令に応じて、遮断回路３１０および３２０とは別に、主回路１００Ｕ、１００Ｖ、１００Ｗのスイッチング素子を保護するために、停止シーケンスに従って各スイッチング素子をＯＦＦしていく。実際の実現方法としては、遮断指令が与えられる直前の主回路の出力電圧の位相や出力電流の向きなどを考慮して外側のスイッチング素子（正電圧端子Ｎ１側および負電圧端子Ｎ２側に近いスイッチング素子）から順番に停止させ、最後に中性点に接続されるスイッチング素子ＱＲ１およびＱＲ２をＯＦＦする。一方、機能安全を重視する場合、安全装置３００は、スイッチング素子が故障しても７レベルインバータから負荷への電力供給が遮断できれば良いので、遮断回路３１０および３２０のみがあれば足りる。しかしながら、主回路のスイッチング素子を故障から保護することも重要である。そこで、負荷への電力供給の遮断という目的と、主回路のスイッチング素子の保護という目的の両方を達成するため、本実施形態では次のようにしている。

（１）遮断回路３１０または３２０は、遮断指令が外部から入力されると、制御信号発生装置２００にも遮断指令を与え、制御信号発生装置２００に通常の停止シーケンスをスタートさせる。

（２）遮断回路３１０または３２０は、遮断指令が与えられることにより出力信号を“０”にするが、遅延回路３１２または３２２は、この信号“０”を制御信号発生装置２００の停止シーケンスの所要時間程度の遅れ時間だけ遅らせてＮＰＮトランジスタ３１１または３２１に供給する。従って、遮断指令が与えられてから制御信号発生装置２００の停止シーケンスの所要時間程度の時間が経過した後、スイッチング素子Ｑ１ａおよびＱＲ２の組またはスイッチング素子Ｑ６ａおよびＱＲ１の組が遮断される。

（３）安全装置３００に関しては、遮断指令が入力されてから電力遮断が完了するまでの時間は、遅延回路３１２および３２２の遅延時間を含んだ実行時間として使用者に明示する。

（４）２つの遮断回路３１０および３２０には、７レベルインバータが停止している際に遮断回路３１０および３２０が正常に動作しているかを診断する診断回路を含め、遮断指令と監視信号を診断し、遮断回路３１０または３２０が異常となった場合には、遮断指令の状態に関わらず、電力を遮断し、その状態を保持する。
以上が本実施形態の詳細である。

本実施形態によれば、遮断指令の発生時、主回路において正電圧端子に直接接続されたスイッチング素子および中性点にコレクタが接続された逆阻止型スイッチング素子の組または主回路において負電圧端子に直接接続されたスイッチング素子および中性点にエミッタが接続された逆阻止型スイッチング素子の組を遮断するように構成したので、遮断回路とスイッチング素子との間の配線数を増加させず、遮断回路を大規模化せず、マルチレベルインバータから負荷への電力供給を遮断することができる、という効果が得られる。

また、本実施形態では、遮断指令に応じて、正電圧端子に直接接続されたスイッチング素子および中性点にコレクタが接続された逆阻止型スイッチング素子の組を遮断する遮断回路と、遮断指令に応じて、負電圧端子に直接接続されたスイッチング素子および中性点にエミッタが接続された逆阻止型スイッチング素子の組を遮断する遮断回路が設けられている。従って、例えば一方の遮断回路が動作しない場合でも、もう一方の遮断回路が動作するため、７レベルインバータから負荷への電力供給を遮断することについての信頼性を高めることができる。

また、本実施形態によれば、制御信号発生装置２００による停止シーケンスと、遮断回路３１０および３２０による特定のスイッチング素子の遮断動作とを併存させているため、主回路のスイッチング素子の保護という目的と、７レベルインバータから負荷への電力供給の遮断という目的の両方を達成することができる。

＜第２実施形態＞
図３は、この発明によるマルチレベルインバータの第２実施形態である５レベルインバータの構成を示すブロック図である。本実施形態では、主回路１００Ｕａ、１００Ｖａ、１００Ｗａの構成が上記第１実施形態と異なる。主回路１００Ｕａは、出力回路部１１０ａおよびブリッジ部１２０ａとを有する。出力回路部１１０ａは、正電圧端子Ｎ１および負電圧端子Ｎ２間に直列に介挿されたスイッチング素子Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４を有する。ブリッジ部１２０ａにおいて、逆阻止型スイッチング素子ＱＲ１およびＱＲ２は上記第１実施形態のものと同様である。スイッチング素子Ｑ１５は、逆阻止型スイッチング素子ＱＲ１のコレクタおよび逆阻止型スイッチング素子ＱＲ２のエミッタの共通接続点と、スイッチング素子Ｑ１１およびＱ１２間のノードとの間に介挿されている。スイッチング素子Ｑ１６は、逆阻止型スイッチング素子ＱＲ１のコレクタおよび逆阻止型スイッチング素子ＱＲ２のエミッタの共通接続点と、スイッチング素子Ｑ１３およびＱ１４間のノードとの間に介挿されている。フライングキャパシタＣｆ１０は、スイッチング素子Ｑ１１およびＱ１２間のノードと、スイッチング素子Ｑ１３およびＱ１４間のノードとの間に介挿されている。この主回路１００Ｕａは、正電圧端子Ｎ１に電圧＋２Ｅ、負電圧端子Ｎ２に電圧−２Ｅが与えられている状態において、スイッチング素子Ｑ１１〜Ｑ１４、ＱＲ１、ＱＲ２のＯＮ／ＯＦＦ切り換えが行われることにより、＋２Ｅ、＋Ｅ、０Ｖ、−Ｅ、−２Ｅの各電圧を出力端子Ｏｕから出力することができる。以上が主回路１００Ｕａの構成である。主回路１００Ｖａ、１００Ｗａも主回路１００Ｕａと同様である。

制御信号発生装置２００の構成は、上記第１実施形態と同様である。この制御信号発生装置２００が出力する制御信号は複数のフォトカプラＰＣを介して主回路内の各スイッチング素子に供給される。また、安全装置３００の構成も上記第１実施形態と同様である。

図３において、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ１２、Ｑ１３、Ｑ１５、Ｑ１６に制御信号を伝達する各フォトカプラＰＣには電源Ｐ５から駆動電流が直接供給される。

これに対し、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ１１と逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３１１を介して電源Ｐ５ｓから駆動電流が供給される。また、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ１４と逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３２１を介して電源Ｐ５ｓから駆動電流が供給される。そして、遮断回路３１０の出力端子は遅延回路３１２を介してＮＰＮトランジスタ３１１のベースに接続され、遮断回路３２０の出力端子は遅延回路３２２を介してＮＰＮトランジスタ３２１のベースに接続されている。

本実施形態においても、上記第１実施形態と同様、遮断指令発生時には、遮断回路３１０により、正電圧端子Ｎ１に接続されたスイッチング素子Ｑ１１と中性点Ｎ３にコレクタが接続された逆阻止型スイッチング素子ＱＲ２の組が遮断され、遮断回路３２０により、負電圧端子Ｎ２に接続されたスイッチング素子Ｑ１４と中性点Ｎ３にエミッタが接続された逆阻止型スイッチング素子ＱＲ１の組が遮断される。従って、上記第１実施形態と同様な効果が得られる。遮断回路３１０および３２０と制御信号発生装置２００との関係は上記第１実施形態と同様である。

＜第３実施形態＞
図４は、この発明によるマルチレベルインバータの第３実施形態である３レベルインバータの構成を示すブロック図である。本実施形態では、主回路１００Ｕｂ、１００Ｖｂ、１００Ｗｂの構成が上記第１実施形態と異なる。主回路１００Ｕｂは、出力回路部１１０ｂおよびブリッジ部１２０ｂとを有する。出力回路部１１０ｂは、正電圧端子Ｎ１および負電圧端子Ｎ２間に直列に介挿されたスイッチング素子Ｑ２１、Ｑ２２を有する。ブリッジ部１２０ｂにおいて、逆阻止型スイッチング素子ＱＲ１およびＱＲ２は上記第１実施形態のものと同様である。逆阻止型スイッチング素子ＱＲ１のコレクタおよび逆阻止型スイッチング素子ＱＲ２のエミッタの共通接続点は、スイッチング素子Ｑ２１およびＱ２２間のノードに接続されている。この主回路１００Ｕｂは、正電圧端子Ｎ１に電圧＋Ｅ、負電圧端子Ｎ２に電圧−Ｅが与えられている状態において、スイッチング素子Ｑ２１、Ｑ２２、ＱＲ１、ＱＲ２のＯＮ／ＯＦＦ切り換えが行われることにより、＋Ｅ、０Ｖ、−Ｅの各電圧を出力端子Ｏｕから出力することができる。以上が主回路１００Ｕｂの構成である。主回路１００Ｖｂ、１００Ｗｂも主回路１００Ｕｂと同様である。

制御信号発生装置２００の構成は、上記第１実施形態と基本的に同様である。この制御信号発生装置２００が出力する制御信号は複数のフォトカプラＰＣを介して主回路内の各スイッチング素子に供給される。また、安全装置３００の構成も上記第１実施形態と同様である。

図４において、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ２１と逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３１１を介して電源Ｐ５ｓから駆動電流が供給される。また、Ｕ、Ｖ、Ｗの各相のスイッチング素子Ｑ２２と逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣにはＮＰＮトランジスタ３２１を介して電源Ｐ５ｓから駆動電流が供給される。そして、上記第１実施形態と同様、遮断回路３１０の出力端子は遅延回路３１２を介してＮＰＮトランジスタ３１１のベースに接続され、遮断回路３２０の出力端子は遅延回路３２２を介してＮＰＮトランジスタ３２１のベースに接続されている。

本実施形態においても、上記第１実施形態と同様、遮断指令発生時には、遮断回路３１０により、正電圧端子Ｎ１に接続されたスイッチング素子Ｑ２１と中性点Ｎ３にコレクタが接続された逆阻止型スイッチング素子ＱＲ２の組が遮断され、遮断回路３２０により、負電圧端子Ｎ２に接続されたスイッチング素子Ｑ２２と中性点Ｎ３にエミッタが接続された逆阻止型スイッチング素子ＱＲ１の組が遮断される。遮断回路３１０および３２０と制御信号発生装置２００との関係は上記第１実施形態と同様である。

なお、マルチレベルインバータを構成する各スイッチング素子はＳｉ系の半導体だけでなく、例えば、ＳｉＣ、ＧａＮ又はダイヤモンド等のワイドバンドギャップ半導体によって構成されるものとしてもよく、またマルチレベルインバータを構成するスイッチング素子の一部のみをワイドバンドギャップ半導体によって構成してもよい。

１００Ｕ，１００Ｖ，１００Ｗ，１００Ｕａ，１００Ｖａ，１００Ｗａ，１００Ｕｂ，１００Ｖｂ，１００Ｗｂ……主回路、Ｎ１……正電圧端子、Ｎ２……負電圧端子、Ｎ３……中性点、Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄ，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６ａ，Ｑ６ｂ，Ｑ６ｃ，Ｑ６ｄ，Ｑ７ａ，Ｑ７ｂ，Ｑ８ａ，Ｑ８ｂ，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ２１，Ｑ２２……スイッチング素子、ＱＲ１，ＱＲ２……逆阻止型スイッチング素子、１１０，１１０ａ，１１０ｂ……出力回路部、１２０，１２０ａ，１２０ｂ……ブリッジ部、ＰＣ……フォトカプラ、２００……制御信号発生装置、３００……安全装置、３１０，３２０……遮断回路、３１１，３２１……ＮＰＮトランジスタ、３１２，３２２……遅延回路。

本実施形態では、正電圧端子Ｎ１および中性点Ｎ３間に直流電圧＋３Ｅが印加され、中性点Ｎ３および負電圧端子Ｎ２間に直流電圧−３Ｅが印加された状態において、制御信号発生装置２００は、主回路１００Ｕの各スイッチング素子のＯＮ／ＯＦＦを切り換えることにより、図２に示すように、＋３Ｅ、＋２Ｅ、＋１Ｅ、０Ｖ、−１Ｅ、−２Ｅ、−３Ｅの７種類の電圧を主回路１００Ｕから交流出力端子Ｏｕに出力させる。

しかし、スイッチング素子を遮断するための配線が３６本必要になるということは、マルチレベルインバータの配線パターンが増加し、回路規模が大きくなる。また、装置全体のコストが増大するだけではなく、配線が多くなることによりノイズ等に弱くなり信頼性が低下する恐れもある。

遮断回路３１０および３２０は、７レベルインバータの通常動作時は遅延回路３１２および３２２を各々介してＮＰＮトランジスタ３１１および３２１のベースに信号“１”を各々供給している。この状態では、ＮＰＮトランジスタ３１１および３２１はＯＮとなり、このＮＰＮトランジスタ３１１および３２１を介して、スイッチング素子Ｑ１ａおよび逆阻止型スイッチング素子ＱＲ２の組に制御信号を伝達するフォトカプラＰＣと、スイッチング素子Ｑ６ａおよび逆阻止型スイッチング素子ＱＲ１の組に制御信号を伝達するフォトカプラＰＣに駆動電流が供給される。

同様に各相の負電圧端子Ｎ２側に接続されるスイッチング素子Ｑ６ａをＯＦＦすると、交流出力端子Ｏｕ、Ｏｖ、Ｏｗから負電圧端子Ｎ２側へ電流が流れない。さらにスイッチング素子ＱＲ１をＯＦＦすると、交流出力端子Ｏｕ、Ｏｖ、Ｏｗから中性点Ｎ３へ電流が流れない。従って、出力３相全てについてのスイッチング素子Ｑ６ａおよびＱＲ１、すなわち、合計６個のスイッチング素子をＯＦＦすると、出力端子Ｏｕ、Ｏｖ、Ｏｗから負電圧端子Ｎ２側へ返るルートが遮断されるため、出力線間電圧が零となり、７レベルインバータからの電力供給は停止する。

Claims (4)

1. 直流入力電圧が与えられる正電圧端子および負電圧端子間に直列に介挿された複数のスイッチング素子からなり、各スイッチング素子間の各ノードの中の１つのノードを交流出力端子とする出力回路部と、
   前記正電圧端子および負電圧端子の各電圧の中間の電圧を発生する中性点にエミッタが接続された第１の逆阻止型スイッチング素子と、前記中性点にコレクタが接続され、前記第１の逆阻止型スイッチング素子のコレクタにエミッタが接続された第２の逆阻止型スイッチング素子とを含み、前記中性点と前記出力回路部の各スイッチング素子間のいずれかのノードとの間に前記第１の逆阻止型スイッチング素子および前記第２の逆阻止型スイッチング素子を含む電流経路を形成するブリッジ部と、
   前記出力回路部および前記ブリッジ部の各スイッチング素子のＯＮ／ＯＦＦを切り換える制御信号を生成する制御信号発生手段と、
   前記交流出力端子の出力電圧を遮断するための遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第２の逆阻止型スイッチング素子の組、または前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第１の逆阻止型スイッチング素子の組を遮断する遮断手段と
   を具備することを特徴とするマルチレベルインバータ。
2. 前記遮断手段は、遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第２の逆阻止型スイッチング素子の組、および前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第１の逆阻止型スイッチング素子の組の両方を遮断することを特徴とする請求項１に記載のマルチレベルインバータ。
3. 前記遮断手段は、遮断指令が入力された場合に、前記遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第２の逆阻止型スイッチング素子の組、または前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第１の逆阻止型スイッチング素子の組を遮断し、
   前記遮断指令の与えられた制御信号発生手段は、所定の停止シーケンスに従い、前記出力回路部および前記ブリッジ部の各スイッチング素子を順次遮断することを特徴とする請求項１に記載のマルチレベルインバータ。
4. 前記遮断手段は、遮断指令が入力された場合に、前記遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第２の逆阻止型スイッチング素子の組、または前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第１の逆阻止型スイッチング素子の組を遮断し、
   前記遮断指令の与えられた制御信号発生手段は、所定の停止シーケンスに従い、前記出力回路部および前記ブリッジ部の各スイッチング素子を順次遮断することを特徴とする請求項２に記載のマルチレベルインバータ。

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