WO2012174696A1 - 半导体器件及其制造方法 - Google Patents

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semiconductor device
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active region
insulating
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王桂磊
李春龙
赵超
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Institute of Microelectronics of CAS
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Institute of Microelectronics of CAS
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a semiconductor device in which a Ge film surrounded by an STI is used as a channel and a method of fabricating the same. Background technique
  • Ge also has a lattice constant similar to Si material, so Ge can be easily integrated on the Si substrate commonly used in semiconductor processes, so that manufacturing performance can be improved without greatly improving the process. Better semiconductor devices that improve performance while It also reduces costs.
  • shallow trench isolation In semiconductor devices and their integrated circuit designs, shallow trench isolation (STI) is often used for insulating isolation between multiple devices fabricated in a substrate.
  • a known method of preparing an STI includes first etching a trench in a substrate, and then depositing an insulating film such as an oxide into the formed trench by chemical vapor deposition (CVD) or the like. As the device size shrinks, the aspect ratio of the corresponding STI becomes larger and larger, and the step coverage of the oxide insulating film becomes worse and worse, that is, the oxide insulating film may be bonded earlier on the narrower trench edge.
  • the trench below it is not completely filled, which causes holes or voids in the STI, which results in lower insulation performance and lower reliability.
  • the Si-channel semiconductor devices surrounded by current STIs have lower performance and lower reliability, and it is necessary to further improve channel carrier mobility and eliminate STI holes to improve the electrical performance and reliability of semiconductor devices. Summary of the invention
  • the present invention provides a semiconductor device comprising: a substrate, an insulating isolation layer formed on the substrate, and an active region layer formed in the insulating isolation layer, wherein the active region layer is loaded
  • the carrier mobility is higher than the carrier mobility of the substrate.
  • the substrate is silicon
  • the active region layer is epitaxially grown germanium
  • the insulating isolation layer is silicon oxide.
  • a gate stack formed by a gate insulating layer and a gate material layer is formed on the active region layer, and active drain regions are formed in active layer layers on both sides of the climbing pole stack, and the source and drain regions are formed. An active drain contact is formed on it.
  • the gate material layer is polysilicon, metal, metal nitride and a combination thereof.
  • the gate insulating layer is a high-k material, and the gate insulating layer does not contain an oxide of the substrate and/or the active region layer.
  • a liner layer is further disposed between the substrate and the insulating isolation layer.
  • the substrate layer is silicon nitride or silicon oxide.
  • the present invention also provides a method of fabricating a semiconductor device, comprising: forming an insulating isolation layer on a substrate; forming an insulating isolation layer trench in the insulating isolation layer; forming an active in the insulating isolation layer trench a semiconductor device structure in and on the active region layer; wherein the active region layer has a carrier mobility higher than a carrier mobility of the substrate.
  • the substrate is silicon
  • the active region layer is germanium.
  • after forming the insulating isolation layer further comprising forming a liner layer on the substrate.
  • the substrate layer is silicon nitride or silicon oxide.
  • silicon oxide is deposited on the substrate by HDP, LPCVD or SACVD methods to form the insulating isolation layer.
  • a mask pattern is formed on the insulating isolation layer, and the insulating isolation layer is etched by using the mask pattern as a mask to form the insulating isolation layer trench until the substrate is exposed.
  • the insulating isolation layer is overetched until the upper surface of the substrate is etched.
  • the mask pattern is composed of a photoresist or a hard mask layer.
  • the RPCVD, UHVCVD or MBE method epitaxially deposits germanium in the trenches of the insulating spacer.
  • the temperature of the epitaxial deposition ranges from 250 ° C to 60 (TC)
  • the semiconductor device structure comprises: a gate stack formed by depositing a gate insulating layer and a gate material layer on the active region layer An active region layer on both sides of the gate stack. Internal ion implantation forms an active drain region, and an active drain contact is deposited on the source and drain regions.
  • the gate material layer is polysilicon, metal, metal nitrogen. And a combination thereof, wherein the gate insulating layer is a high-k material, and the gate insulating layer and the active region layer do not contain the substrate and/or the active region layer Oxide.
  • an active region different from the substrate material is used, the carrier mobility of the channel region is improved, the response speed of the device is greatly improved, and the performance of the device is enhanced.
  • the present invention first forms an active region after forming an STI, thereby avoiding the problem of holes in the STI and improving the reliability of the device.
  • 1A, 2A, 3A, 4A, and 5A are schematic cross-sectional views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention
  • FIGS. 1B, 2B, 3B, 4B, and 5B are top plan views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention.
  • FIG. 1B, 2B, 3B, 4B, and 5B are top plan views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention.
  • FIG. 1B, 2B, 3B, 4B, and 5B are top plan views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention.
  • the substrate 10 may be a conventional semiconductor silicon-based substrate such as bulk Si or Si (SOI) on the insulating layer, or a body Ge, Ge (IGeO) on the insulator, or a compound semiconductor substrate such as SiGe, GaAs or GaN. It may be an insulating substrate such as sapphire, SiC, A1N, etc. The choice of substrate is set according to the electrical performance requirements of the particular semiconductor device to be fabricated thereon.
  • the semiconductor device exemplified in the embodiment is, for example, a field effect transistor (MOSFET), and therefore bulk silicon or SOI is preferable as the material of the substrate 10 from the viewpoint of compatibility with other processes and cost control.
  • a liner layer 20 is formed on the substrate 10 by a conventional process such as CVD, and the material thereof may be an oxide, a nitride or an oxynitride, specifically, for example, silicon nitride (Si 3 N 4 or SiNx, where X is 1 to 2). Or silicon oxide (SiO or Si0 2 ).
  • the liner layer 20 is used for a later etched stop layer to protect the substrate 10, the thickness of which is set according to the needs of the etching process.
  • an insulating isolation layer 30 is formed on the liner layer 20, and the material thereof is, for example, silicon oxide, especially silicon dioxide, and the deposition method may be low pressure chemical vapor deposition (LPCVD), sub-atmospheric pressure chemical vapor deposition (SACVD), high. Density plasma chemical vapor deposition (HDP), etc., select the appropriate pressure and temperature to control uniformity, step coverage and deposition rate.
  • the insulating spacer layer 30 serves as an insulating isolation between a plurality of semiconductor devices on the substrate 10, that is, a filler of a conventional STI, the thickness of which is set in accordance with the needs of the insulating isolation. It should be noted that although the cross-sectional view of FIG. 1A and the top view of FIG. 1B, the substrate 10, the liner layer 20, and the insulating isolation layer 30 have the same area, in actual manufacturing, only the layout design may be used. In the active area or wafer
  • a mask pattern is formed on the insulating spacer.
  • a mask layer is formed on the insulating isolation layer 30 and patterned to form a mask pattern 40.
  • the mask layer may be a photoresist applied to the insulating spacer 30 by, for example, spin coating, and then a mask pattern 40 of the photoresist is formed by a photolithography step such as exposure, development, or the like.
  • the mask layer may also be a hard mask layer such as silicon nitride, after forming a photoresist soft mask thereon, etching to form a hard mask Figure 40. As shown in FIG.
  • the mask pattern 40 is complementary to the active region to be formed, that is, the mask pattern surrounds the active region leaving a mask pattern opening 41 exposing the insulating spacer layer 30, under the mask pattern 40. Portions of insulating isolation layer 30 will be used to form the STI later, so the width of mask pattern 40 is set as required by the STI width.
  • the insulating spacer trench is formed by etching using the mask pattern as a mask.
  • the mask pattern 40 and its mask pattern opening 41 are formed, a portion of the insulating spacer layer 30 and the pad layer 20 exposed in the mask pattern opening 41 are etched to form an insulating spacer trench 42.
  • the remainder left by the insulating spacer acts as an insulating isolation structure for the device, which is equivalent to the prior art STI.
  • the insulating isolation layer 30 is silicon oxide
  • wet etching may be performed by using dilute hydrofluoric acid, or plasma such as fluorocarbon, SF 6 or NF 3 may be used (0 2 , HBr, Cl 2 may be doped, etc.) ) Dry etching. Etching until the substrate 10 is exposed. It is also possible to slightly etch over, for example, to overetch the substrate 10 to a depth of ⁇ ⁇ Onm to roughen the upper surface of the substrate 10, which is advantageous for the formation of a later Ge film.
  • an active region layer is formed in the trench of the insulating spacer.
  • the mask pattern 40 is removed, and the exposed surface of the substrate 10 is wet-cleaned to prevent impurities from affecting later epitaxial growth.
  • the photoresist mask pattern 40 may be removed by using an acetone and an aromatic organic solvent or an inorganic solvent of sulfuric acid and hydrogen peroxide, or may be removed by an oxygen plasma dry etching.
  • the mask pattern 40 is silicon nitride, it can be removed by hot phosphoric acid.
  • the cleaning agent may include ammonia water, hydrogen peroxide, deionized water, dilute hydrochloric acid, dilute acid, dilute hydrofluoric acid, dilute nitric acid, choline, carrous acid, ozonized water, etc. And so on.
  • the active region layer 50 is epitaxially deposited in the insulating isolation layer trench 42 , the material of which is different from the substrate 10 , and the carrier mobility is higher than the substrate 10 .
  • the material of the active region layer 50 is Ge, preferably a pure Ge film, and further, in accordance with Table 1, GaAs, InAs, InSb, SiGe, and the like may be selected.
  • Epitaxial deposition may employ reduced pressure chemical vapor deposition (RPCVD), ultra high vacuum chemical vapor deposition (UHVCVD), molecular beam epitaxy (MBE), and the like.
  • the deposition is preferably a low temperature deposition with a temperature in the range of 250 ° C until the active layer is deposited only in the insulating isolation trenches 42 without being deposited on the insulating isolation layer 30.
  • CMP chemical mechanical polishing
  • wet cleaning is used to remove excess active layer material to control the morphology of the active region layer 50, that is, to remove the insulating spacer layer.
  • CMP chemical mechanical polishing
  • wet cleaning is used to remove excess active layer material to control the morphology of the active region layer 50, that is, to remove the insulating spacer layer.
  • a MOSFET is taken as an example, and a gate insulating layer 61, a gate material layer 62, a cap layer such as silicon nitride (not shown) may be sequentially deposited on the active region layer 50; / etching to form a gate stack structure, using the cap layer at the top of the gate stack structure as a mask for the first ion implantation, forming a low doped source and drain region in the active region 50, the doping type is PMOS/NMOS The type is different; the gate isolation spacer 63 is deposited and etched on both sides of the gate; the second ion implantation is performed by using the gate isolation sidewall 63 as a mask, and the heavily doped region is formed in the active region 50.
  • the source and drain regions, the source/drain region 64 is finally formed as a heavily doped region having a lightly doped source-drain structure (LDD), and the source-drain region 64 is a channel region of the device; source-drain contacts are formed on the source and drain regions 64. 65.
  • LDD lightly doped source-drain structure
  • the resulting device structure is as shown in FIG. 5A, having an insulating isolation layer 30 on the substrate 10, and an insulating spacer layer 30 having an active region layer 50 therein, wherein the active region layer 50 has a higher carrier mobility than the substrate.
  • the carrier mobility of 10 in the active region layer 50 and on the semiconductor device structure includes: a source and drain region 64 having a device in the active region layer 50, and a gate electrode on the active region layer 50.
  • the insulating layer 61, the gate material layer 62, the gate isolation spacer 63, and the source and drain regions 64 have source and drain contacts 65 thereon.
  • the material of the gate insulating layer 61 is preferably a high dielectric constant material (high-k material, for example, a dielectric constant k greater than 3.9), such as a nitride such as SiN, AlN, AlHfN, such as A1 2 0 3 , Ta 2 0 5 , Metal oxides such as Ti0 2 , ZnO, Zr0 2 , Hf0 2 , Ce0 2 , and Y 2 0 3 , such as PZT ( PbZr x Ti ] - x 0 3 ) and BST ( Ba x Sr 1 -x Ti0 3 )
  • the titanium ore phase oxide may also be a combination of all of these materials, such as lamination or mixing.
  • the gate insulating layer 61 and the Ge of the active region do not contain the oxide of the substrate 10 and/or the active region layer 50, that is, no silicon oxide and/or germanium oxide, ie, a zero interface.
  • the Zero Interface is used to improve the performance of high-k materials.
  • the material of the gate material layer 62 is, for example, polysilicon, and may be a metal such as Al, Au, W, Ta, Ti, or a nitride of these metals, or a combination of polysilicon, metal, or metal nitride, such as cascading or hybrid. .
  • a metal material that is doped with polysilicon or a suitable work function can be selected to control the threshold voltage of the device.
  • the material of the source/drain contact 65 may be a metal such as Al, Au, W, Ta, Ti, and/or a metal nitride, or may be a metal silicide such as NiSi or WSi to further reduce contact resistance and source-drain series resistance.
  • the semiconductor device structure in the embodiment of the present invention is a MOSFET having a germanium film as an active region and a channel region on a silicon substrate
  • the present invention is also applicable to a double with other materials as an active region or a substrate.
  • Other semiconductor devices such as a transistor, a MESFET, a HEMT, a diode, and the like, as long as the device structure and the manufacturing method thereof include the active region having a carrier mobility higher than that of the substrate and the insulating spacer surrounding the active region.
  • the invention only exemplifies the Ge material for the PMOS active region, but for other devices such as NMOS, a ⁇ -V group compound may be employed as an active region such as GaAs, GaN or the like.
  • the semiconductor device and the method of fabricating the same according to the present invention use an active region different from the substrate material, which improves the carrier mobility of the channel region, thereby greatly increasing the response speed of the device and enhancing the performance of the device.
  • the present invention first forms an active region after forming an STI, thereby avoiding the problem of holes in the STI and improving the reliability of the device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体器件及其制造方法，包括：在衬底（10）上形成有绝缘隔离层（30）；在绝缘隔离层（30）中形成有绝缘隔离层沟槽（42）；在绝缘隔离层沟槽（42）中形成有有源区层（50）；在有源区层（50）中和其上形成半导体器件结构；其特征在于：有源区层（50）的载流子迁移率高于衬底（10）的载流子迁移率。该半导体器件由于使用了不同于衬底材料的有源区，提高了沟道区载流子迁移率，从而大幅提高了器件的响应速度，增强了器件的性能。此外，不同于已有的STI制造工序，该半导体器件的制造方法先形成STI后填充形成有源区，避免了STI中出现孔洞的问题，提高了器件的可靠性。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 201 1年 6月 20日提交的、申请号为 201 1 10165241.8、 发明名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种被 STI 包围的 Ge膜作为沟道的半导体器件及其制造方法。 背景技术
随着半导体器件尺寸持续缩小， 增强沟道载流子的迁移率成为非 常重要的技术。 在衬底应力层的设计中不同的材针的特性不同， 例如 晶格常数、 介电常数、 禁带宽度、 特别是载流子迁移率等等， 如下表 1 所示。
表 1
Figure imgf000003_0001
由表 1可见， 在上述这些可能的衬底材料中， Ge具有最高的空穴 迁移率以及较高的电子迁移率，使用 Ge作为半导体器件的衬底将大大 增强载流子迁移率， 因而能制造更快的大规模集成电路 （LSIC )。
此外， 由表 】 可见， Ge还具有与 Si 材料相近的晶格常数， 因此 Ge能较容易地集成在半导体工艺中常用的 Si衬底上，使得无需对于工 艺做出很大改进就能制造性能更佳的半导体器件， 提升了性能的同时 还降低了成本。
半导体器件及其集成电路设计中， 对于制作在衬底中的多个器件 之间的绝缘隔离， 往往采用浅沟槽隔离 （STI )。 已知的 STI 的制备方 法包括先在衬底中蚀刻出沟槽， 然后采用化学气相沉积 （CVD ) 等方 法向形成的沟槽中沉积例如为氧化物的绝缘膜。 随着器件尺寸缩小， 相应的 STI 的深宽比也越来越大， 氧化物绝缘膜的台阶覆盖性越来越 差， 也即在较窄的沟槽上边缘氧化物绝缘膜可能较早接合而其下方的 沟槽尚未完全填充， 这使得 STI 中存在孔洞或空隙， 使得器件绝缘性 能降低， 可靠性变差。
总而言之， 当前的 STI 包围的 Si沟道的半导体器件性能较低可靠 性较差， 需要进一步提高沟道区载流子迁移率以及消除 STI 孔洞， 以 提高半导体器件电学性能和可靠性。 发明内容
因此， 本发明的目的在于进一步提高沟道区载流子迁移率以及消 除 STI孔洞， 以提高半导体器件电学性能和可靠性。
本发明提供了一种半导体器件， 包括： 衬底、 形成在衬底上的绝 缘隔离层、 形成在所述绝缘隔离层中的有源区层， 其特征在于， 所述 有源区层的载流子迁移率高于所述衬底的载流子迁移率。
其中， 所述衬底为硅， 所述有源区层为外延生长的锗， 所述绝缘 隔离层为氧化硅。 其中， 所述有源区层上形成有栅极绝缘层和栅极材 料层构成的栅极堆叠， 所述攀极堆叠两侧的有源区层内形成有源漏区， 所述源漏区上形成有源漏接触。 其中， 所述栅极材料层为多晶硅、 金 属、 金属氮化物及其组合。 其中， 所述栅极绝缘层为高 k材料， 且所述 栅极绝缘层不含所述衬底和 /或所述有源区层的氧化物。 其中， 所述衬 底和所述绝缘隔离层之间还具有衬垫层。 其中， 所述衬底层为氮化硅 或氧化硅。
本发明还提供了一种半导体器件的制造方法， 包括： 在衬底上形 成绝缘隔离层； 在所述绝缘隔离层中形成绝缘隔离层沟槽； 在所述绝 缘隔离层沟槽中形成有源区层； 在所述有源区层中和其上形成半导体 器件结构； 其特征在于， 所述有源区层的载流子迁移率高于所述衬底 的载流子迁移率。 其中， 所述衬底为硅， 所述有源区层为锗。 其中， 在形成绝缘隔 离层之后还包括在衬底上形成衬垫层。 其中， 所述衬底层为氮化硅或 氧化硅。 其中， 通过 HDP、 LPCVD或 SACVD方法在所述衬底上沉积氧 化硅以形成所述绝缘隔离层。 其中， 在所述绝缘隔离层上形成掩模图 形， 以该掩模图形为掩模蚀刻所述绝缘隔离层以形成所述绝缘隔离层 沟槽， 直至露出衬底。 其中， 过蚀刻所述绝缘隔离层直至蚀刻衬底的 上表面。 其中， 所述掩模图形由光刻胶或硬掩模层构成。 其中， 通过
RPCVD, UHVCVD或 MBE方法在所述绝缘隔离层沟槽中外延沉积锗。 其中， 所述外延沉积的温度范围为 250 °C至 60(TC。 其中， 所述半导体 器件结构包括： 所迷有源区层上沉积有栅极绝缘层和栅极材料层构成 的栅极堆叠， 所述栅极堆叠两侧的有源区层.内离子注入形成有源漏区， 所述源漏区上沉积有源漏接触。 其中， 所述柵极材料层为多晶硅、 金 属、 金属氮化物及其组合。 其中， 所述栅极绝缘层为高 k材料， 且所述 栅极绝缘层与所述有源区层之间不含所述衬底和 /或所述有源区层的氧 化物。
依照本发明的半导体器件及其制造方法， 使用了不同于衬底材料 的有源区， 提高了沟道区载流子迁移率， 从而大幅提高了器件的响应 速度， 增强了器件的性能。 此外， 不同于已有的 STI制造工序， 本发明 先形成 STI后填充形成有源区， 避免了 STI中出现孔洞的问题， 提高了 器件的可靠性。 '
本发明所述目的， 以及在此未列出的其他目的， 在本申请独立权 利要求的范围内得以满足。 本发明的实施例限定在独立权利要求中， 具体特征限定在其从属权利要求中。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1 A、 2A、 3A、 4A、 5A分别显示了依照本发明的半导体器件制 作方法各步骤的剖面示意图； 以及
图 1 B、 2B、 3B、 4B、 5B分别显示了依照本发明的半导体器件制作 方法各步骤的顶面示意图。 具体实施方式 以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了 STI包围 Ge沟道的半导体器件及其制造方 法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用 的术语 "第一" 、 "第二" 、 "上" 、 "下" 等等可用于修饰各种器 件结构或工艺步骤。 这些修饰除非特别说明并非暗示所修饰器件结构 或工艺步骤的空间、 次序或层级关系。
首先， 参照图 1A及图 1 B , 在衬底上形成衬垫层和绝缘隔离层。 衬 底 10可以是体 Si、 绝缘层上 Si ( SOI ) 等常用的半导体硅基衬底， 或者 体 Ge、 绝缘体上 Ge ( GeOI ) , 也可以是 SiGe、 GaAs、 GaN等化合物半 导体衬底， 还可以是蓝宝石、 SiC、 A1N等绝缘衬底， 衬底的选择依据 其上要制作的具体半导体器件的电学性能需要而设定。 在本发明中， 实施例所举的半导体器件例如为场效应晶体管（MOSFET ) , 因此从与 其他工艺兼容以及成本控制的角度考虑， 优选体硅或 SOI作为衬底 10的 材料。 在衬底 10上通过 CVD等常规工艺沉积形成衬垫层 20 , 其材质可 以是氧化物、 氮化物或氮氧化物， 具体例如氮化硅 （ Si3N4或 SiNx, 其 中 X为 1 ~ 2 ) 或氧化硅 （SiO或 Si02 ) 。 衬垫层 20用于稍后刻蚀的停止 层， 以保护衬底 10 , 其厚度依照刻蚀工艺需要而设定。 随后在衬垫层 20上沉积形成绝缘隔离层 30 , 其材质例如为氧化硅、 特别是二氧化硅， 沉积方式可以是低压化学气相沉积 （LPCVD ) 、 次常压化学气相沉积 ( SACVD ) 、 高密度等离子化学气相沉积 （HDP ) 等等， 选择合适的 压力及温度以控制均勾性、 台阶覆盖性和沉积速度。 绝缘隔离层 30用 作衬底 10上多个半导体器件之间的绝缘隔离， 也即传统的 STI的填充 物， 其厚度依照绝缘隔离需要而设定。 值得注意的是， 虽然附图 1 A的 剖面图以及附图 1 B的顶视图中， 衬底 10、 衬垫层 20以及绝缘隔离层 30 面积相等， 但是实际制造中也可以依照版图设计而仅在有源区或晶片
( wafer ) 的中心区附近形成上述基础结构， 以下各步骤均相似， 不再 赘述。
其次， 参照图 2A及图 2B , 在绝缘隔离层上形成掩模图形。 在绝缘 隔离层 30上形成掩模层并图案化该掩模层以形成掩模图形 40。 掩模层 可以是光刻胶， 通过例如旋涂等方式涂敷至绝缘隔离层 30上， 然后通 过曝光、 显影等光刻步骤形成光刻胶的掩模图形 40。 掩模层也可以是 例如氮化硅的硬掩模层， 在其上形成光刻胶软掩模后刻蚀形成硬掩模 图形 40。 如附图 2B所示， 掩模图形 40与将要形成的有源区互补， 也即 掩模图形围绕有源区而留有暴露绝缘隔离层 30的掩模图形开口 41 , 掩 模图形 40下方的绝缘隔离层 30的部分将用于稍后形成 STI , 因此掩模图 形 40的宽度依照 STI宽度需要而设定。
再次， 参照附图 3A及 3B , '以掩模图形为掩模刻蚀形成绝缘隔离层 沟槽。 形成掩模图形 40及其掩模图形开口 41之后， 对暴露在掩模图形 开口 41内的部分绝缘隔离层 30以及衬垫层 20进行蚀刻， 形成绝缘隔离 层沟槽 42。 绝缘隔离层留下的其余部分用作器件的绝缘隔离结构， 也 即相当于现有技术的 STI。 绝缘隔离层 30为氧化硅时， 可以采用稀的氢 氟酸来湿法蚀刻， 也可以采用例如碳氟基、 SF6或 NF3的等离子体 （还 可掺有 02、 HBr、 Cl2等） 干法蚀刻。 蚀刻直至露出衬底 10为止。 也可 以稍微过蚀刻， 例如对衬底 10过蚀刻深度为〗 ~〗 Onm , 以便粗化衬底 10 的上表面， 有利于稍后 Ge膜的形成。
随后， 参照附图 4A及 4B , 在绝缘隔离层沟槽中形成有源区层。 形 成绝缘隔离层沟槽 42之后， 去除掩模图形 40 , 并湿法清洁暴露出的衬 底 10的表面以避免杂质影响稍后的外延生长。 掩模图形 40为光刻胶时， 可采用丙酮和芳香族的有机溶剂或者硫酸和双氧水的无机溶剂来去除 光刻胶掩模图形 40 , 也可以采用氧等离子体干法刻蚀去除。 掩模图形 40为氮化硅时， 可以采用热磷酸去除。 对于衬底 10 , 可以采用湿法清 洁， 清洁剂可包括氨水、 双氧水、 去离子水、 稀盐酸、 稀充酸、 稀氢 氟酸、 稀硝酸、 胆碱、 卡若斯酸、 臭氧化水等等及其组合。 随后， 再 通过高温烘烤去除表面水汽以及 C杂质后， 在绝缘隔离层沟槽 42中外延 沉积有源区层 50 , 其材质不同于衬底 10 , 载流子迁移率高于衬底 10。 在本发明的实施例中有源区层 50的材料为 Ge , 优选为纯 Ge膜， 此外依 照表 1还可以选择 GaAs、 InAs、 InSb以及 SiGe等等。 外延沉积可采用减 压化学气相沉积 （RPCVD ) 、 超高真空化学气相沉积 （UHVCVD ) 、 分子束外延（ MBE )等等。 沉积优选为低温沉积， 温度范围为 250°C至 得有源区层仅在绝缘隔离沟槽 42内沉积而不在绝缘隔离层 30上沉积。 外延沉积形成有源区层 50之后， 采用化学机械研磨 （CMP ) 和 /或湿法 清洁来去除多余的有源区层材料以控制有源区层 50的形态， 也即去除 高于绝缘隔离层 30的那一部分。 最后， 参照附图 5A及 5B , 在有源区内形成器件结构。 本发明实施 例以 MOSFET为例 , 可以在有源区层 50上先依次沉积形成栅极绝缘层 61、 栅极材料层 62、 例如为氮化硅的盖层 （未示出） ； 然后光刻 /刻蚀 形成栅极堆叠结构， 以栅极堆叠结构顶端的盖层为掩模进行第一次离 子注入， 在有源区 50内形成低掺杂的源漏区， 掺杂类型视 PMOS/NMOS 类型而不同； 接着在栅极两侧沉积、 刻蚀形成栅极隔离侧墙 63 ; 以栅 极隔离侧墙 63为掩模进行第二次离子注入， 在有源区 50内形成重掺杂 的源漏区， 最终形成源漏区 64为具有轻掺杂源漏结构 （LDD ) 的重掺 杂区， 源漏区 64之间为器件的沟道区； 在源漏区 64上形成源漏接触 65。
最终形成的器件结构如图 5A所示，在衬底 10上具有绝缘隔离层 30, 绝缘隔离层 30中具有有源区层 50 , 其中有源区层 50的载流子迁移率高 于衬底 10的载流子迁移率， 在有源区层 50中以及在其上形成有半导体 器件结构， 包括： 有源区层 50中具有器件的源漏区 64 , 有源区层 50上 具有栅极绝缘层 61、 栅极材料层 62、 栅极隔离侧墙 63 , 源漏区 64上具 有源漏接触 65。 其中， 栅极绝缘层 61材质优选为高介电常数材料（高 K 材料， 例如介电常数 k大于 3.9 ) , 例如 SiN、 A1N、 AlHfN等氮化物， 例 如 A1203、 Ta205、 Ti02、 ZnO、 Zr02、 Hf02、 Ce02、 Y203等金属氧化 物， 又例如 PZT ( PbZrxTi] -x03 ) 、 BST ( BaxSr1 -xTi03 ) 等钙钛矿相氧 化物， 也可以以上所有这些材料的组合， 例如层叠或混合。 值得注意 的是， 栅极绝缘层 61与有源区的 Ge之间不含衬底 10和 /或有源区层 50的 氧化物， 也即不含氧化硅和 /或氧化锗， 即零界面层 （Zero Interface ) 用来提升高 k材料的性能。 栅极材料层 62的材质例如是多晶硅， 也可以 是 Al、 Au、 W、 Ta、 Ti等金属和 /或这些金属的氮化物， 还可以多晶硅、 金属、 金属氮化物的组合， 例如层叠或混杂。 其中可对多晶硅掺杂或 者选择合适功函数的金属材料， 以控制器件的阈值电压。 源漏接触 65 的材质可以是 Al、 Au、 W、 Ta、 Ti等金属和 /或金属氮化物， 还可以是 NiSi、 WSi等金属硅化物以进一步降低接触电阻、 源漏串联电阻。
虽然本发明实施例中所举的半导体器件結构为硅衬底上以锗膜作 为有源区、 沟道区的 MOSFET ,但是本发明也可以适用于以其他材料为 有源区或衬底的双极晶体管、 MESFET、 HEMT、 二极管等等其他半导 体器件， 只要其器件结构以及制造方法中包含本发明的载流子迁移率 高于衬底的有源区以及环绕有源区的绝缘隔离层。 此外， 虽然本发明 实施例仅举出了 PMOS有源区用 Ge材料，但是对于例如 NMOS等其他器 件， 也可以采取 ΙΠ-V族化合物作为有源区， 例如 GaAs、 GaN等等。
'依照本发明的半导体器件及其制造方法， 使用了不同于衬底材料 的有源区， 提高了沟道区载流子迁移率， 从而大幅提高了器件的响应 速度， 增强了器件的性能。 此外， 不同于已有的 STI制造工序， 本发明 先形成 STI后填充形成有源区， 避免了 STI中出现孔洞的问题， 提高了 器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件， 包括： 衬底、 形成在衬底上的绝缘隔离层、 形成在所述绝缘隔离层中的有源区层， 其特征在于， 所述有源区层的
5 载流子迁移率高于所述衬底的载流子迁移率。
2. 如权利要求 1所述的半导体器件， 其中， 所述衬底为硅， 所述 有源区层为外延生长的锗、 GaAs、 InAs、 InSb或 SiGe， 所述绝缘隔离 层为氧化硅。
3. 如权利要求 1所述的半导体器件， 其中， 所述有源区层上形成 ] 0 有栅极绝缘层和栅极材料层构成的栅极堆叠， 所述栅极堆叠两侧的有 源区层内形成有源漏区， 所述源漏区上形成有源漏接触。
4. 如权利要求 3所述的半导体器件， 其中， 所述栅极材料层为多 晶硅、 金属、 金属氮化物及其组合。
5. 如权利要求 3所述的半导体器件， 其中， 所述栅极绝缘层为高 k 1 5 材料， 且所述栅极绝缘层不含所述衬底和 /或所述有源区层的氧化物。
6. 如权利要求 1所述的半导体器件， 其中， 所述衬底和所述绝缘 隔离层之间还具有衬垫层。
7. 如权利要求 6所述的半导体器件， 其中， 所述衬底层为氮化硅 或氧化硅。
0 8. 一种半导体器件的制造方法， 包括：
在衬底上形成绝缘隔离层；
在所述绝缘隔离层中形成绝缘隔离层沟槽；
在所述绝缘隔离层沟槽中形成有源区层；
在所述有源区层中和其上形成半导体器件结构；
5 其特征在于， 所述有源区层的载流子迁移率高于所述衬底的载流 子迁移率。
9. 如权利要求 8所述的半导体器件， 其中， 所述衬底为硅， 所述 有源区层为锗。
10. 如权利要求 8所述的半导体器件的制造方法， 其中， 在形成绝 0 缘隔离层之后还包括在衬底上形成衬垫层。
1 1. 如权利要求 9所述的半导体器件的制造方法， 其中， 所述衬底 层为氮化硅或氧化硅。
12. 如权利要求 8所述的半导体器件的制造方法， 其中， 通过 HDP、 LPCVD或 SACVD方法在所述衬底上沉积氧化硅以形成所述绝缘隔离 层。
13. 如权利要求 8所述的半导体器件的制造方法， 其中， 在所述绝 缘隔离层上形成掩模图形， 以该掩模图形为掩模蚀刻所述绝缘隔离层 以形成所述绝缘隔离层沟槽， 直至露出衬底。
14. 如权利要求 13所述的半导体器件的制造方法， 其中， 过蚀刻 所述绝缘隔离层直至蚀刻衬底的上表面。
15. 如权利要求 13所述的半导体器件的制造方法， 其中， 所述掩 模图形由光刻胶或硬掩模层构成。
16. 如权利要求 8所述的半导体器件的制造方法， 其中， 通过 RPCV'D、 UHVCVD或 MBE方法在所述绝缘隔离层沟槽中外延沉积锗。
17. 如权利要求 16所述的半导体器件的制造方法，. 其中， 所述外 延沉积的温度范围为 250 °C至 600 °C。 .
18. 如权利要求 8所述的半导体器件的制造方法， 其中， 所述半导 体器件结构包括： 所述有源区层上沉积有栅极绝缘层和栅极材料层构 成的栅极堆叠， 所述栅极堆叠两侧的有源区层内离子注入形成有源漏 区， 所述源漏区上沉积有源漏接触。.
19. 如权利要求 1 8所述的半导体器件的制造方法， 其中， 所述栅 极材料层为多晶硅、 金属、 金属氮化物及其组合。
20. 如权利要求】 8所述的半导体器件的制造方法， 其中， 所述栅 极绝缘层为高 k材料， 且所述栅极绝缘层与所述有源区层之间不含所述 衬底和 /或所述有源区层的氧化物。 .
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