WO2012172985A1 - アクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機 - Google Patents

アクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機 Download PDF

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Definitions

  • the present invention relates to a method for manufacturing an active matrix substrate used in a liquid crystal display device, an organic EL (Electro Luminescence) display device, and the like, an active matrix substrate, a display device, and a television receiver including the display device.
  • an organic EL Electro Luminescence
  • Active matrix liquid crystal display devices and organic EL display devices are not only thin and have low power consumption, but also have characteristics such as a high contrast ratio and excellent response characteristics. For this reason, these display devices have come to be used as displays for televisions, notebook personal computers, portable terminals, and the like, and in recent years the market scale has been rapidly expanding.
  • a plurality of scanning signal lines and a plurality of data signal lines intersecting with these scanning signal lines are formed via an insulating film.
  • a pixel provided near the intersection of the scanning signal line and the data signal line is provided with a bottom gate type TFT (Thin Film Transistor) functioning as a switching element.
  • TFT Thin Film Transistor
  • Patent Document 1 discloses a manufacturing method of a bottom-gate TFT having a channel stop structure formed on an active matrix substrate. Specifically, after a gate electrode is formed by photolithography, a gate insulating film, a first semiconductor film, a second semiconductor film, and a second insulating film are formed in this order. A thick resist pattern and a thin resist pattern are formed on the second insulating film using a halftone mask. Using these resist patterns as a mask, the second insulating film, the second semiconductor film, and the first semiconductor film are etched in this order. Next, the thin resist pattern is removed by half etching. The second insulating film is further etched using the remaining thick resist pattern as a mask. Thereby, the first and second semiconductor layers and the channel protective layer are formed.
  • a metal film for forming source / drain electrodes is formed, and the metal film is etched using a resist pattern newly formed on the metal film as a mask. Thereby, a source / drain electrode is formed. Further, using the same resist pattern as a mask, the channel protective layer and the second semiconductor layer are etched in this order. As a result, a contact layer is formed for ohmic connection between the source / drain electrode and the first semiconductor layer.
  • the step of forming the gate electrode the step of forming the first and second semiconductor layers and the channel protective layer, and the step of forming the source / drain electrodes.
  • a bottom gate TFT having stable electrical characteristics can be manufactured by forming resist patterns once, for a total of three times.
  • Patent Document 1 discloses a method for manufacturing a TFT in which the manufacturing process is shortened by using a halftone mask.
  • a method for manufacturing an active matrix substrate including not only TFTs but also terminals and wirings for supplying various control signals and image signals to the TFTs.
  • the TFT manufacturing process can be shortened by using a halftone mask, if a new photolithography process is required to form terminals and wiring, the manufacturing cost of the active matrix substrate is reduced. Get higher.
  • Patent Document 1 after the TFT is formed, a pixel contact is opened in the passivation film by a fourth photolithography process, and connected to the drain electrode through the pixel contact by a fifth photolithography process.
  • the photolithography process requires a lot of manufacturing equipment in the manufacturing process. For this reason, if the number of times increases, the photolithography process becomes a bottleneck, and the productivity of the active matrix substrate decreases. If a manufacturing facility is added in order to improve productivity in the photolithography process, the cost for that will be needed, and the problem that the manufacturing cost of an active matrix substrate becomes high will arise.
  • a scanning signal line, a data signal line intersecting with the scanning signal line, a pixel electrode, a gate electrode in the scanning signal line, a source electrode in the data signal line, and the pixel A first thin film transistor having a drain electrode electrically connected to the electrode, a gate lead line electrically connected to the scanning signal line, a source lead line electrically connected to the data signal line, A method of manufacturing an active matrix substrate comprising a drain lead line electrically connected to the pixel electrode on an insulating substrate, A first step of forming the scanning signal line, the gate electrode, and a first processed layer to be the pixel electrode; A second step of forming a first insulating film on the insulating substrate including the scanning signal line, the gate electrode, and the first processed layer; The pixel electrode is formed by etching the first processed layer using the first resist pattern formed at the same time and the second resist pattern having a film thickness thicker than the first resist pattern as a mask. And a third step of forming a semiconductor
  • a gate terminal for applying an electrical signal to the scanning signal line from the outside via the gate lead line, and a source lead line from the outside.
  • a source terminal for applying an electrical signal to the data signal line The first step further includes a step of forming a second processing layer to be a gate terminal electrode of the gate terminal and a third processing layer to be a source terminal electrode of the source terminal, The third step includes a step of etching the second and third processed layers to form the gate terminal electrode and the source terminal electrode, respectively.
  • the first thin film transistor is a top contact thin film transistor
  • the second step includes Forming a semiconductor film on the first insulating film; Forming a second insulating film on the semiconductor film,
  • the third step includes Forming the pixel electrode and the gate lead line by sequentially etching the second insulating film and the semiconductor film using the first and second resist patterns as a mask; Removing the first resist pattern;
  • the method further includes forming the first protective layer and the semiconductor layer by sequentially etching the second insulating film and the semiconductor film using the second resist pattern as a mask. To do.
  • the fourth step includes Forming a source metal film so as to cover the first insulating film including the first protective layer and the semiconductor layer; Forming a third resist pattern on the source metal film; Etching the source metal film using the third resist pattern as a mask to form the source electrode, the drain electrode, the data signal line, the source lead line, and the drain lead line. It is characterized by including.
  • a storage capacitor forming portion including an electrode layer and a storage capacitor wiring disposed on the insulating substrate with the first insulating film interposed therebetween, and a predetermined voltage from the outside via a storage capacitor wiring terminal.
  • a storage capacitor wiring trunk for supplying to the storage capacitor, and a first contact portion for electrically connecting the storage capacitor wiring and the storage capacitor wiring trunk,
  • the third step further includes a step of forming the first contact portion having a contact hole opened on the storage capacitor wiring trunk
  • the fourth step further includes a step of forming the storage capacitor wiring electrically connected to the storage capacitor wiring trunk in the first contact portion by etching the source metal film.
  • a sixth aspect of the present invention is the fourth aspect of the present invention, A light emitting layer; a second thin film transistor electrically connected to the light emitting layer; a supply line for applying a predetermined voltage to the second thin film transistor; and a predetermined voltage from the outside via a supply line terminal. And a second contact portion for electrically connecting the supply line and the supply line trunk,
  • the third step further includes a step of forming the second contact portion having a contact hole opened on the supply line trunk using the first and second resist patterns as a mask,
  • the fourth step includes a step of forming the supply line electrically connected to the supply line trunk in the second contact portion by etching the source metal film.
  • the source metal film is a laminated metal film in which a plurality of metal films are laminated, and the metal film on the surface of the laminated metal film is a titanium film or a metal film containing titanium as a main component.
  • the fourth step further includes a step of forming a second protective layer on each of the source electrode, the drain electrode, the data signal line, the source lead line, and the drain lead line.
  • the fourth step further includes a step of covering the first thin film transistor, the gate lead line, and the source lead line and forming an interlayer insulating layer having an opening on the pixel electrode. To do.
  • the first thin film transistor is a bottom contact type thin film transistor
  • the second step further includes a step of forming a source metal film so as to cover the first insulating film
  • the third step includes Etching the source metal film using the first and second resist patterns as a mask to form the pixel electrode; Removing the first resist pattern; Etching the source metal film using the second resist pattern as a mask to form the source electrode, the drain electrode, the data signal line, the source lead line, and the drain lead line. Is further included.
  • a twelfth aspect of the present invention is the eleventh aspect of the present invention, After the third step, further comprising a fourth step,
  • the fourth step includes Forming a semiconductor film on the first insulating film sandwiched between the source electrode and the drain electrode; Forming a second insulating film on the semiconductor film; Forming a third resist pattern on the second insulating film; Forming the first protective layer and the semiconductor layer by sequentially etching the second insulating film and the semiconductor film using the third resist pattern as a mask. To do.
  • a thirteenth aspect of the present invention is the twelfth aspect of the present invention, A first connection electrode that electrically connects the drain lead line and the pixel electrode; and a second connection electrode that electrically connects the source lead line and the source terminal;
  • the first connection electrode and the second connection electrode are formed by sequentially etching the second insulating film and the semiconductor film using the third resist pattern as a mask.
  • the method further includes the step of:
  • a fourteenth aspect of the present invention is the twelfth aspect of the present invention,
  • the fourth step further includes a step of forming a second protective layer on the surfaces of the first and second connection electrodes.
  • the semiconductor layer is made of an oxide semiconductor.
  • a scanning signal line intersecting the scanning signal line, a pixel electrode, a gate electrode in the scanning signal line, a source electrode in the data signal line, and the pixel.
  • a first thin film transistor having a drain electrode electrically connected to the electrode, a gate lead line electrically connected to the scanning signal line, a gate terminal electrically connected to the gate lead line, A source lead line electrically connected to the data signal line, a source terminal electrically connected to the source lead line, and a drain lead line electrically connected to the pixel electrode are provided on an insulating substrate.
  • the gate terminal electrode of the gate terminal, the source terminal electrode of the source terminal, and the pixel electrode are made of the same metal film,
  • the data signal line, the source lead line, and the drain lead line are made of the same metal film as the source electrode and the drain electrode.
  • a seventeenth aspect of the present invention is the sixteenth aspect of the present invention,
  • the gate terminal electrode and the source terminal electrode are surrounded by a first conductive layer having a higher conductivity than the metal film constituting them.
  • a second electrode made of the same metal film as the first conductive layer is electrically connected to the first conductive layer on the surface of the gate terminal electrode and the source terminal electrode surrounded by the first conductive layer.
  • a conductive layer is further formed.
  • the nineteenth aspect of the present invention is the eighteenth aspect of the present invention,
  • the second conductive layer is formed in a lattice shape on the gate terminal electrode and the source terminal electrode, respectively.
  • the first thin film transistor includes a semiconductor layer having a lower surface electrically connected to an upper surface of the source electrode and the drain electrode,
  • the drain lead line is electrically connected to the pixel electrode by a first connection electrode made of the same semiconductor film as the semiconductor layer,
  • the source lead line is electrically connected to the source terminal electrode by a second connection electrode made of the semiconductor film.
  • the 21st aspect of the present invention is the 16th aspect of the present invention, A light emitting layer; a second thin film transistor electrically connected to the light emitting layer; a supply line for applying a predetermined voltage to the second thin film transistor; and a predetermined voltage from the outside via a supply line terminal. And a contact portion for electrically connecting the supply line and the supply line trunk to each other.
  • a twenty-second aspect of the present invention is a display device including the active matrix substrate according to any of the sixteenth to seventeenth aspects of the present invention.
  • a twenty-third aspect of the present invention is a television receiver including the display device according to the twenty-second aspect of the present invention and a tuner unit that receives a television broadcast.
  • the first resist pattern formed at the same time and the second resist pattern having a film thickness thicker than the first resist pattern are used as a mask.
  • the semiconductor layer and the first protective layer of the first thin film transistor, or the source electrode and the drain electrode can be formed, and the pixel electrode can also be formed.
  • the manufacturing process of the active matrix substrate can be shortened accordingly. Thereby, the manufacturing cost of the active matrix substrate can be reduced.
  • the gate terminal electrode and the source terminal electrode can be formed simultaneously with the pixel electrode.
  • the manufacturing process of the active matrix substrate can be further shortened, and the manufacturing cost can be further reduced.
  • the top gate type first thin film transistor forms the pixel electrode and the gate lead line by etching using the first resist pattern and the second resist pattern as a mask. .
  • the first resist pattern is removed, and etching is performed using the remaining second resist pattern as a mask, whereby the first protective layer and the semiconductor layer of the first thin film transistor are formed.
  • the manufacturing cost of the active matrix substrate including the top contact type first thin film transistor can be further reduced.
  • etching is performed using the third resist pattern as a mask, so that the source electrode, the drain electrode, the data signal, A line, a drain lead line, and a source lead line are formed simultaneously.
  • the active matrix substrate includes the storage capacitor forming portion
  • the first contact portion together with the source electrode and the like.
  • a storage capacitor wiring electrically connected to the storage capacitor wiring trunk is formed.
  • the source electrode and the like are supplied at the second contact portion.
  • a supply line electrically connected to the trunk is formed.
  • the source metal film is composed of a laminated metal film, titanium or a metal film mainly composed of titanium is formed on the surface of the laminated metal film,
  • the corrosion resistance of the laminated metal film can be increased. For this reason, the reliability of the active matrix substrate can be increased.
  • the corrosion resistance can be increased by forming the second protective layer on the surface of the source electrode, the drain electrode and the like. For this reason, the reliability of the active matrix substrate can be increased.
  • the ninth aspect of the present invention by covering the first thin film transistor, the gate lead line, and the source lead line with the interlayer insulating layer, it is possible to increase their reliability.
  • the second protective layer is unnecessary by covering with the interlayer insulating layer, the manufacturing cost of the active matrix substrate can be reduced.
  • etching is performed using the second resist pattern as a mask so that the peripheral portion of the semiconductor layer protrudes from the edge of the first protective layer. Accordingly, a step that increases the reliability of electrical connection between the source and drain electrodes and the semiconductor layer can be formed without adding a new photolithography process. For this reason, the manufacturing cost of the active matrix substrate can be reduced.
  • the pixel electrode is formed by etching using the first resist pattern and the second resist pattern as a mask.
  • the first resist pattern is removed, and etching is performed using the remaining second resist pattern as a mask, thereby forming a source electrode, a drain electrode, and the like of the first thin film transistor.
  • the source electrode, the drain electrode, and the like can be formed in one photolithography process, but also the pixel electrode can be formed. Thereby, the manufacturing cost of the active matrix substrate including the bottom contact type first thin film transistor can be further reduced.
  • the first protective layer and the semiconductor layer of the first thin film transistor are simultaneously formed by etching using the third resist pattern as a mask.
  • the first connection electrode and the second connection electrode are formed by etching using the third resist pattern as a mask.
  • the manufacturing cost of the active matrix substrate can be reduced. Even in such a shortened manufacturing process, the drain lead line and the pixel electrode, and the source lead line and the source terminal can be reliably connected.
  • the corrosion resistance can be increased by forming the second protective layer on the surfaces of the first connection electrode and the second connection electrode. For this reason, the reliability of the active matrix substrate can be increased.
  • the manufacturing cost of the active matrix substrate including the first thin film transistor whose semiconductor layer is made of an oxide semiconductor can be reduced.
  • the gate terminal electrode, the source terminal electrode, and the pixel electrode are made of the same metal film, and the data signal line, the source lead line, and the drain lead line are connected to the source electrode and the drain electrode, respectively. It consists of the same metal film.
  • the constituent elements made of the same metal film are formed by etching using the resist pattern formed in the same photolithography process as a mask, the manufacturing process of the active matrix substrate can be shortened. Thereby, the manufacturing cost of the active matrix substrate can be reduced.
  • the gate terminal electrode of the gate terminal and the source terminal electrode of the source terminal are surrounded by the first conductive layer made of the metal film having higher conductivity than the metal film constituting the gate terminal electrode. Is surrounded.
  • the waveform deterioration of the electric signal input from the outside through the conductive particles contained in the anisotropic conductive film is suppressed.
  • the second conductive layer made of the same metal film as the first conductive layer is further formed on the surfaces of the gate terminal electrode and the source terminal electrode.
  • the second conductive layer is formed in a lattice pattern on the surfaces of the gate terminal electrode and the source terminal electrode.
  • the first and second connection electrodes are made of a semiconductor film, they can be formed simultaneously with the formation of the semiconductor layer of the first thin film transistor.
  • the first and second connection electrodes can be formed without adding a new manufacturing process, the manufacturing cost of the active matrix substrate can be reduced.
  • the manufacturing process of the active matrix substrate used in the organic EL display device can be shortened. Thereby, the manufacturing cost of the active matrix substrate used for the organic EL display device can be reduced.
  • the manufacturing cost of the display device can be reduced.
  • the manufacturing cost of the television receiver can be reduced.
  • FIG. 2 is a plan view showing a configuration of an active matrix substrate included in the liquid crystal display device shown in FIG. 1.
  • (A) is an enlarged plan view showing a configuration of a pixel formed on the active matrix substrate shown in FIG. 2, and
  • (b) is a cross-sectional view of the pixel along the line BB shown in (a).
  • FIG. 3A is a plan view showing a configuration of a gate terminal formed on the active matrix substrate shown in FIG. 2, and FIG.
  • FIG. 3B is a cross-sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 3A is a plan view showing a configuration of a source terminal formed on the active matrix substrate shown in FIG. 2
  • FIG. 3B is a cross-sectional view of the source terminal along the line DD shown in FIG.
  • (A) is a plan view showing a configuration of a contact portion formed on the active matrix substrate shown in FIG. 2
  • (b) is a cross-sectional view of the contact portion along the line EE shown in (a).
  • 3 is a flowchart showing manufacturing steps of the active matrix substrate shown in FIG. 8 is a flowchart showing a detailed manufacturing process of a gate insulating layer / semiconductor layer process among the manufacturing processes of the active matrix substrate shown in FIG. 7.
  • FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIG. FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG. FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIG. FIG. 4A is a process sectional view of the pixel along the line BB shown in FIG. 3A
  • FIG. 4B is a process sectional view of the gate terminal along the line CC shown in FIG.
  • FIG. 5C is a process cross-sectional view of the source terminal along the line DD shown in FIG. 5A
  • FIG. 6D is a contact portion along the line EE shown in FIG.
  • FIGS. 13A to 13E are process cross-sectional views showing changes in shape when the channel protective layer and the semiconductor layer of the TFT shown in FIG. 12 are formed by a dry etching method.
  • (A) is an enlarged plan view showing a configuration of a pixel formed on an active matrix substrate included in a modification of the liquid crystal display device according to the first embodiment
  • (b) is an FF shown in (a). It is sectional drawing of the pixel along a line.
  • (A) is a top view which shows the structure of the gate terminal formed in the active matrix substrate contained in the modification of the liquid crystal display device which concerns on 1st Embodiment, (b) is GG shown to (a). It is sectional drawing of the gate terminal along a line.
  • (A) is a top view which shows the structure of the source terminal formed in the active matrix substrate included in the modification of the liquid crystal display device which concerns on 1st Embodiment, (b) is HH shown to (a). It is sectional drawing of the source terminal along a line.
  • (A) is a top view which shows the structure of the contact part formed in the active matrix substrate contained in the modification of the liquid crystal display device which concerns on 1st Embodiment, (b) is II shown to (a).
  • (A) is a plan view showing a configuration of a modified example of the gate terminal shown in FIG. 4, and (b) is a cross-sectional view of the gate terminal along the line JJ shown in (a).
  • (A) is a plan view showing a configuration of a modified example of the source terminal shown in FIG. 5, and (b) is a cross-sectional view of the source terminal along the line KK shown in (a).
  • (A) is a figure which shows the path
  • (b) is a figure which shows the path
  • FIG. (A) is an enlarged plan view showing a configuration of a pixel formed on an active matrix substrate included in a liquid crystal display device according to a second embodiment of the present invention, and (b) is an LL shown in (a). It is sectional drawing of the pixel along a line.
  • (A) is a top view which shows the structure of the gate terminal formed in the active matrix substrate contained in the liquid crystal display device concerning 2nd Embodiment, (b) is along the MM line
  • (A) is a top view which shows the structure of the source terminal formed in the active-matrix substrate included in the liquid crystal display device concerning 2nd Embodiment, (b) is along the NN line
  • (A) is a top view which shows the structure of the contact part formed in the active matrix substrate contained in the liquid crystal display device which concerns on 2nd Embodiment, (b) is along the PP line shown to (a). It is sectional drawing of the contact part. It is a flowchart which shows the manufacturing process of the active matrix substrate contained in the liquid crystal display device which concerns on the 2nd Embodiment of this invention.
  • FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG.
  • C) is a process sectional view of the source terminal along the line NN shown in FIG. 26 (a)
  • (d) is a contact portion along the line PP shown in FIG. 27 (a).
  • FIG. FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG.
  • FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG.
  • C) is a process sectional view of the source terminal along the line NN shown in FIG. 26 (a)
  • (d) is a contact portion along the line PP shown in FIG. 27 (a).
  • FIG. FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG.
  • FIG. (C) is a process sectional view of the source terminal along the line NN shown in FIG. 26 (a)
  • (d) is a contact portion along the line PP shown in FIG. 27 (a).
  • FIG. FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG. (C) is a process sectional view of the source terminal along the line NN shown in FIG. 26 (a), and (d) is a contact portion along the line PP shown in FIG. 27 (a).
  • FIG. FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG. (C) is a process sectional view of the source terminal along the line NN shown in FIG. 26 (a), and (d) is a contact portion along the line PP shown in FIG. 27 (a).
  • FIG. 24A is a process sectional view of the pixel along the line LL shown in FIG. 24A
  • FIG. 25B is a process sectional view of the gate terminal along the line MM shown in FIG. (C) is a process sectional view of the source terminal along the line NN shown in FIG
  • (A) is an enlarged plan view showing a configuration of a pixel formed on an active matrix substrate included in a liquid crystal display device according to a third embodiment of the present invention, and (b) is a QQ shown in (a). It is sectional drawing of the pixel along a line.
  • (A) is a top view which shows the structure of the gate terminal formed in the active matrix substrate contained in the liquid crystal display device concerning 3rd Embodiment, (b) is along the RR line
  • (A) is a top view which shows the structure of the source terminal formed in the active-matrix board
  • (A) is a top view which shows the structure of the contact part formed in the active matrix substrate contained in the liquid crystal display device concerning 3rd Embodiment, (b) is TT line
  • FIG. 41 is a plan view showing a configuration of an active matrix substrate included in the organic EL display device shown in FIG. 40.
  • (A) is an enlarged plan view showing a configuration of a pixel formed on the active matrix substrate shown in FIG. 41, and (b) is a cross-sectional view of the active matrix substrate along the line VV shown in (a).
  • (C) is a sectional view of the active matrix substrate along the line WW shown in (a). It is an equivalent circuit of the pixel shown in FIG.
  • FIG. 42A is a plan view showing a configuration of a contact portion formed on the active matrix substrate shown in FIG. 41
  • FIG. 42B is a cross-sectional view of the contact portion along the line ZZ shown in FIG. 42 is a flowchart showing manufacturing steps of the active matrix substrate shown in FIG. 41. It is a block diagram which shows the structure of a television receiver.
  • FIG. 49 is a block diagram showing a configuration of a display device included in the television receiver shown in FIG. 48.
  • FIG. 1A is a plan view showing the configuration of the liquid crystal display device 10 according to the first embodiment of the present invention
  • FIG. 1B is along the line AA shown in FIG. 2 is a cross-sectional view of the liquid crystal display device 10.
  • the liquid crystal display device 10 includes an active matrix substrate 100, a counter substrate 11, connection films 3 and 5, a plurality of gate drivers 7, and a plurality of gate drivers 7.
  • a source driver 8 and an external substrate 9 electrically connected to the connection film 5 are provided.
  • the active matrix substrate 100 and the counter substrate 11 are bonded together using a sealing material 12 to form a liquid crystal panel 15.
  • the gate driver 7 is disposed on the connection film 3, and the source driver 8 is disposed on the connection film 5.
  • the gate driver 7 and the source driver 8 are based on signals received from the external substrate 9 connected to the connection film 5 and image signals necessary for driving the TFTs formed in each pixel of the active matrix substrate 100.
  • a control signal is generated and applied to the TFT via the gate terminal in the gate terminal portion 4 and the source terminal in the source terminal portion 6 provided on the active matrix substrate 100.
  • a liquid crystal material is sandwiched between the active matrix substrate 100 and the counter substrate 11.
  • a color filter layer, a black matrix layer, and a common electrode are provided on the surface of the counter substrate 11 on the side facing the active matrix substrate 100.
  • the liquid crystal display device 10 further includes an optical film such as a polarizing film, a backlight unit, other optical components, circuit components, a bezel for fixing these components at predetermined positions, and the like. ) And FIG. 1B omit these descriptions.
  • the plurality of gate drivers 7 are arranged in a line at both end portions (the left end portion and the right end portion in FIG. 1A) of the active matrix substrate 100.
  • the gate driver 7 may be disposed only at one end of the active matrix substrate 100 (one of the left end and the right end in FIG. 1A).
  • the plurality of source drivers 8 are arranged in a row at one end of the active matrix substrate 100 (upper end in FIG. 1A).
  • the source driver 8 may be disposed at both ends of the active matrix substrate 100 (upper end and lower end in FIG. 1A).
  • m is a natural number
  • n is a natural number
  • Storage capacitor lines CSL1 to CSLn and m ⁇ n pixels 20 are arranged.
  • Each pixel 20 is arranged near each intersection of the scanning signal line GLi and the data signal line SLj.
  • the pixel 20 includes an i (natural number 1 ⁇ i ⁇ m) th scanning signal line GLi, a j (natural number 1 ⁇ j ⁇ n) th data signal line SLj, and a jth storage capacitor line CSLj. Is a pixel corresponding to.
  • the scanning signal lines GL1 to GLm are respectively connected to a plurality of gate terminals 25A made of a transparent metal film via gate lead lines 26 made of the same metal film.
  • the data signal lines SL1 to SLn are respectively connected to a plurality of source terminals 65A made of a transparent metal film through source lead lines 66 made of the same metal film.
  • the storage capacitor lines CSL1 to CSLn are connected to a storage capacitor line trunk 52 made of the same metal film as the scanning signal lines GL1 to GLm via a contact portion 54A (first contact portion).
  • the storage capacitor line trunk 52 is connected to the storage capacitor line trunk lead line 56 made of the same metal film as the scanning signal lines GL1 to GLm at both ends thereof, and the hold capacitor line trunk lead line 56 is a storage capacitor made of a transparent metal film. It is connected to the wiring terminal 55A. Note that the storage capacitor wiring terminal 55A is arranged only in the source terminal section 6 close to the storage capacitor wiring trunk lead line 56 among the plurality of source terminal sections 6 in which several hundred to several hundreds of source terminals 65A are arranged together. Has been.
  • FIG. 3A is an enlarged plan view showing the configuration of the pixel 20 formed on the active matrix substrate 100
  • FIG. 3B shows the pixel 20 along the line BB shown in FIG. FIG.
  • the pixel 20 includes a TFT 110 (first thin film transistor) that functions as a switching element, a pixel electrode 123, and a storage capacitor forming unit 50.
  • the pixel 20 transmits backlight light corresponding to an image signal by changing the transmittance of the backlight light with a liquid crystal material.
  • the pixel 20 is provided near the intersection of the i-th scanning signal line 21 (GLi) and the j-th data signal line 61 (SLj).
  • the j-th storage capacitor line 51 (CSLj) is disposed so as to run vertically near the center of the pixel 20.
  • the TFT 110 includes a gate electrode 121, a gate insulating layer 131, a semiconductor layer 141, a channel protective layer 151 (first protective layer), a source electrode 161, and a drain electrode 162.
  • the gate electrode 121 is branched from the scanning signal line 21 (GLi), and the source electrode 161 is branched from the data signal line 61 (SLj).
  • the upper surface of the semiconductor layer 141 is covered with a channel protective layer 151.
  • the source electrode 161 is electrically connected to the left upper surface and side surfaces of the semiconductor layer 141
  • the drain electrode 162 is electrically connected to the right upper surface and side surfaces of the semiconductor layer 141.
  • the drain electrode 162 is connected to the pixel electrode 123 via the drain lead line 163. Openings 185a and 185b are provided in the gate insulating layer 131 on both sides of the storage capacitor forming portion 50 so that the surface of the pixel electrode 123 is exposed.
  • the storage capacitor forming unit 50 includes a storage capacitor line 51 (CSLj) disposed so as to face the gate insulating layer 131 and a portion of the electrode 124 that faces the storage capacitor line 51. It has a function of stabilizing the potential of the pixel electrode 123 that is electrically connected.
  • CSLj storage capacitor line 51
  • the scanning signal line 21 and the gate electrode 121 have a two-layer structure including upper layers 21b and 121b and lower layers 21a and 121a, respectively.
  • the lower layers 21a and 121a are formed of the same transparent metal film as the pixel electrode 123, and the upper layers 21b and 121b are formed of the same metal film as the electrode 124.
  • the data signal line 61, the source electrode 161, the drain electrode 162, the drain lead line 163, and the storage capacitor line 51 are made of the same metal film.
  • a protective layer 171 (second protective layer) made of an insulating film is formed on the upper surface thereof.
  • a channel protective layer 151 made of an insulating film is formed on the upper surface of the semiconductor layer 141.
  • a TFT in which the source electrode 161 and the drain electrode 162 are formed so as to cover part of the upper surface of the semiconductor layer 141 like the TFT 110 may be referred to as a top contact type TFT.
  • FIG. 4A is a plan view showing the configuration of the gate terminal 25A
  • FIG. 4B is a cross-sectional view of the gate terminal 25A along the line CC shown in FIG. 4A.
  • the gate terminal electrode 27 is electrically connected to the scanning signal line 21 via the gate lead line 26.
  • the gate lead line 26 has a two-layer structure including a lower layer 26a and an upper layer 26b.
  • the lower layer 26a and the upper layer 26b are made of the same metal film as the lower layer 121a and the upper layer 121b of the gate electrode 121, respectively.
  • the gate terminal electrode 27 has a single layer structure and is made of the same transparent metal film as the lower layer 121 a of the gate electrode 121.
  • the gate lead line 26 is covered with the gate insulating layer 131, but the gate terminal electrode 27 is not covered.
  • FIG. 5A is a plan view showing the configuration of the source terminal 65A
  • FIG. 5B is a cross-sectional view of the source terminal 65A along the line DD shown in FIG. 5A.
  • the source terminal electrode 67 is electrically connected to the source lead line 66 through the connection layer 168 that forms the contact hole 68.
  • the source lead line 66 is connected to the data signal line 61.
  • the source lead line 66 is made of the same metal film as the source electrode 161.
  • the connection layer 168 has a two-layer structure including an upper layer 168b and a lower layer 168a, and is formed of the same metal film as the upper layer 121b and the lower layer 121a of the gate electrode 121, respectively.
  • the source terminal electrode 67 has a single layer structure and is made of the same transparent metal film as the lower layer 121 a of the gate electrode 121.
  • the source lead line 66 and the connection layer 168 are covered with the gate insulating layer 131 except for the contact hole 68, but the source terminal electrode 67 is not covered.
  • FIG. 6A is a plan view showing the configuration of the contact portion 54A
  • FIG. 6B is a cross-sectional view of the contact portion 54A along the line EE shown in FIG. 6A.
  • the storage capacitor wiring 51 is electrically connected to the storage capacitor wiring trunk 52 through a connection layer 153 that forms a contact hole 53 provided in the gate insulating layer 131.
  • the storage capacitor wiring trunk 52 has a two-layer structure including an upper layer 52b and a lower layer 52a, and is formed of the same metal film as the upper layer 121b and the lower layer 121a of the gate electrode 121, respectively.
  • the storage capacitor wiring terminal 55A replaces the gate lead line 26 with the storage capacitor line trunk lead line 56 in the gate terminal 25A shown in FIGS. 4A and 4B, and replaces the gate terminal electrode 27 with the storage capacitor terminal. Since only the electrode needs to be replaced, a diagram illustrating the configuration of the storage capacitor wiring terminal 55A and the description thereof are omitted.
  • the semiconductor layer 141 serving as the channel of the TFT 110 formed on the active matrix substrate 100 is made of an oxide semiconductor film such as indium, gallium, zinc oxide (IGZO), for example.
  • the scanning signal line 21 and the gate electrode 121 include, for example, an indium / tin oxide (ITO) film formed on the glass substrate 101, a titanium (Ti) film, an aluminum (Al) film on the surface of the ITO film, It consists of Ti / Al / Ti laminated film laminated
  • the data signal line 61, the source electrode 161, the drain electrode 162, and the storage capacitor wiring 51 are made of, for example, an Al / Ti laminated film in which a Ti film and an Al film are laminated in this order from the glass substrate 101 side.
  • FIG. 7 is a flowchart showing a manufacturing process of the active matrix substrate 100.
  • the manufacturing process of the active matrix substrate 100 includes three processes of a pixel electrode layer / gate layer process S100, a gate insulating layer / semiconductor layer process S110, and a source layer process S120. As will be described later, since each process includes a photolithography process once, a total of three photomasks are used to manufacture the active matrix substrate 100.
  • FIG. 8 is a flowchart showing detailed manufacturing steps of the gate insulating layer / semiconductor layer step S110 in the manufacturing steps of the active matrix substrate 100 shown in FIG.
  • FIG. 9 to 14 are process cross-sectional views showing the manufacturing process of the active matrix substrate 100.
  • FIG. Each of FIG. 9 to FIG. 14A is a process sectional view of the pixel 20 along the line BB shown in FIG. 3A, and each of FIG. 9 to FIG. 14B corresponds to FIG.
  • FIG. 15C is a process cross-sectional view of the gate terminal 25A along the line CC shown in FIG. 9, and each of FIGS. FIG. 9D to FIG. 14D are process cross-sectional views of the contact portion 54A along the line EE shown in FIG. 6A.
  • an ITO film (not shown) that becomes the lower layer 121a of the gate electrode 121 is formed on the glass substrate 101 by a sputtering method using argon (Ar) gas, and then Ti / B that becomes the upper layer 121b of the gate electrode 121 is formed.
  • An Al / Ti laminated film (not shown) is continuously formed.
  • the thickness of the ITO film is, for example, 100 nm.
  • the film thickness of each of the Ti / Al / Ti laminated films is 30 nm, 200 nm, and 150 nm in order from the glass substrate 101 side.
  • the temperature of the glass substrate 101 at the time of forming these films is set to 100 to 200 ° C., for example.
  • the ITO film and the Ti / Al / Ti laminated film may be collectively referred to as a gate metal film.
  • each of the scanning signal line 21, the gate electrode 121, and the processed layers 41 to 44 has a two-layer structure, and each of the lower layers 21a, 121a, 41a to 44a is made of an ITO film, and the upper layers 21b, 121b, 41b. ⁇ 44b is made of a Ti / Al / Ti laminated film.
  • the processed layer 41 may be referred to as a first processed layer
  • the processed layer 42 may be referred to as a second processed layer
  • the processed layer 43 may be referred to as a third processed layer.
  • etching the Ti / Al / Ti laminated film for example, a dry etching method in which gases such as chlorine (Cl 2) gas, boron trichloride (BCl 3) gas, and argon gas are appropriately combined is used.
  • gases such as chlorine (Cl 2) gas, boron trichloride (BCl 3) gas, and argon gas are appropriately combined
  • a wet etching method using an aqueous ferric chloride (FeCl 3 ) solution or an oxalic acid (HOOC-COOH) solution is used.
  • the temperature of the etchant used for etching the ITO film is set to 20 to 40 ° C., for example.
  • the Ti / Al / Ti laminated film may be etched using an etchant containing hydrofluoric acid (HF) and nitric acid (HNO 3 ), and the Ti / Al / Ti laminated film is used using the same etchant.
  • the ITO film may be continuously etched. The process up to here may be referred to as a first process.
  • the gate insulating layer / semiconductor layer step S110 includes a film formation / resist pattern formation step S111, a first etching step S112, an ashing / second etching step S113, and a peeling step S114.
  • a silicon nitride (SiNx) film (not shown) and a silicon oxide (SiOx) film (not shown) are successively formed by plasma CVD (Chemical Vapor Deposition).
  • Silane (SiH 4), ammonia (NH 3), hydrogen (H 2), nitrogen (N 2) gas, or the like is used for the formation of the silicon nitride film, and silane and dinitrogen monoxide ( N2O) gas or the like is used.
  • an insulating film 136 (first insulating film) made of a SiOx / SiNx laminated film is formed.
  • An amorphous oxide semiconductor film 146 is formed over the insulating film 136 by a sputtering method using an argon gas.
  • the thickness of the oxide semiconductor film 146 is, for example, 50 nm.
  • a sintered body of a mixture of indium oxide (In2O3), gallium oxide (Ga2O3), and zinc oxide (ZnO) is used as a sputtering target.
  • the composition ratio (atomic ratio) of indium, gallium, and zinc contained in the IGZO film is adjusted so as to be the same ratio as shown in the following formula (1).
  • Indium: gallium: zinc 1: 1: 1 (1)
  • the temperature of the glass substrate 101 during the formation of the IGZO film is set to 100 to 200 ° C., for example.
  • the film thickness and composition ratio of the IGZO film are not limited to the range shown in Formula (1), and the composition ratios (atom ratio) of indium, gallium, and zinc may be different from each other.
  • An insulating film 156 (second insulating film) made of a silicon oxide film is formed over the oxide semiconductor film 146 by a plasma CVD method using a gas such as silane and dinitrogen monoxide.
  • the film thickness of the insulating film 156 is, for example, 150 nm.
  • the temperature of the glass substrate 101 when forming the insulating film 156 is set to 200 to 300 ° C., for example. The process up to here may be referred to as a second process.
  • a resist pattern 181 is formed on the insulating film 156 by using a photolithography method.
  • the resist pattern 181 is formed by exposing a resist film using a gray tone mask or a half tone mask in which a transmission pattern, a semi-transmission pattern, and a non-transmission pattern are formed on a single quartz substrate.
  • a thick resist pattern 181a (second resist pattern) formed by blocking exposure light on the insulating film 156 by the non-transmissive pattern and a thin resist formed by exposure light transmitted through the semi-transmissive pattern.
  • a resist pattern 181 including the pattern 181b (first resist pattern) is formed.
  • the resist pattern 181 including the thick resist pattern 181a and the thin resist pattern 181b can be formed by one photolithography process. Manufacturing cost can be reduced.
  • the thick resist pattern 181a is formed in a region where a channel protection layer 151 of the TFT 110 described later is to be formed.
  • the thin resist pattern 181b is a region where a gate insulating layer 131 described later is to be left, such as a region where a portion protruding from the channel protective layer 151 in a semiconductor layer 141 described later is to be formed, a region where a storage capacitor forming portion 50 is to be formed, and the like. Formed.
  • the first etching step S112 will be described with reference to FIGS. 11 (a) to 11 (d).
  • the insulating film 156, the oxide semiconductor film 146, and the insulating film 136 are sequentially etched using the thick resist pattern 181a and the thin resist pattern 181b as a mask.
  • a dry etching method in which gases such as carbon tetrachloride (CF 4) gas and oxygen (O 2) gas are appropriately combined is used.
  • a wet etching method using an etchant containing oxalic acid or an etchant containing phosphoric acid, acetic acid, nitric acid, or the like is used.
  • the oxide semiconductor film 146 may be etched by a dry etching method in which gases such as carbon tetrachloride gas, oxygen gas, and argon gas are appropriately combined instead of the wet etching method.
  • the gate insulating layer 131 is formed from the insulating film 136 and the surface of the pixel electrode 123 is exposed.
  • the gate lead line 26 is formed from the lower layer 42a and the upper layer 42b of the processed layer 42
  • the gate terminal electrode 27 is formed from the lower layer 42a.
  • a contact hole 68 reaching the surface of the lower layer 43a of the processed layer 43 is opened.
  • a lower layer 168a and an upper layer 168b constituting the connection layer 168 are formed from the lower layer 43a and the upper layer 43b, respectively, and a source terminal electrode 67 is formed from the lower layer 43a.
  • a contact hole 53 reaching the surface of the lower layer 153a of the connection layer 153 connected to the storage capacitor wiring trunk 52 is opened, and the lower layer constituting the connection layer 153 from the lower layer 44a and the upper layer 44b of the processed layer 44 153a and upper layer 153b are formed.
  • the ashing / second etching step S113 will be described with reference to FIGS. 12 (a) to 12 (d).
  • the resist pattern 181 is half-ashed to remove the thin resist pattern 181b and leave the thick resist pattern 181a.
  • Half ashing is performed using a combination of carbon tetrachloride gas and oxygen gas.
  • the insulating film 156 and the oxide semiconductor film 146 are etched by a dry etching method using the remaining thick resist pattern 181a as a mask. Thereby, the channel protective layer 151 and the semiconductor layer 141 are formed.
  • the insulating film 156 and the oxide semiconductor film 146 are removed, and the surface of the gate insulating layer 131 is exposed.
  • the thick resist pattern 181a is stripped using a stripping solution containing organic alkali.
  • the process up to here may be referred to as a third process.
  • the source layer step S120 will be described with reference to FIGS. 14 (a) to 14 (d).
  • a source metal film 166 made of a Ti / Al laminated film is formed so as to cover the entire glass substrate 101 by a sputtering method using argon gas.
  • the film thickness of the titanium film constituting the source metal film 166 is 200 nm, and the film thickness of the aluminum film is 30 nm.
  • the temperature of the glass substrate 101 during the formation of the source metal film 166 is set to 100 to 200 ° C., for example.
  • a protective film 176 is formed on the source metal film 166 by plasma CVD.
  • a resist pattern 183 (third resist pattern) is formed over the protective film 176 by photolithography.
  • the data signal line 61, the source electrode 161, the drain electrode 162, the drain lead line 163, and the storage capacitor line 51 are to be formed, and the source lead line 66 of the source terminal 65A is to be formed. Formed on the region.
  • the protective film 176 and the source metal film 166 are etched in this order. Thereby, as shown in FIG. 3B, a protective layer 171 is formed from the protective film 176, and the data signal line 61, the source electrode 161, the drain electrode 162, the drain lead line 163, and the storage capacitor line are formed from the source metal film 166. 51, source lead lines 66, and storage capacitor lines 51 are formed. Further, the surfaces of the pixel electrode 123, the gate terminal electrode 27, and the source terminal electrode 67 are exposed.
  • a dry etching method in which gases such as carbon tetrafluoride gas and oxygen gas are appropriately combined is used.
  • etching of the source metal film 166 for example, a dry etching method in which gases such as chlorine gas, boron trichloride gas, and argon gas are appropriately combined is used. Further, the resist pattern 183 is stripped using a stripping solution containing an organic alkali. The process up to here may be referred to as a fourth process. In this way, the active matrix substrate 100 shown in FIGS. 3 to 6 is manufactured.
  • FIGS. 15A to 15E are process cross-sectional views showing changes in shape when the channel protective layer 151 and the semiconductor layer 141 shown in FIG. 12 are formed by a dry etching method.
  • a thin resist pattern (not shown) is removed by half ashing.
  • the remaining thick resist pattern 181a is reduced in thickness by half ashing.
  • the insulating film 156 and the oxide semiconductor film 146 are etched in this order by a dry etching method using the thick resist pattern 181a as a mask to form a channel protective layer 151 and a semiconductor layer 141.
  • the thick resist pattern 181 a becomes a resist pattern 182 with a reduced thickness and a reduced shape, and the surface of the channel protective layer 151 is exposed around the resist pattern 182.
  • the channel protective layer 151 is further etched using the resist pattern 182 as a mask. As a result, the channel protective layer 151 becomes the channel protective layer 152 having the same size as the reduced resist pattern 182. As a result, the peripheral portion of the semiconductor layer 141 protrudes from the edge of the channel protective layer 152, so that a step is formed between the semiconductor layer 141 and the channel protective layer 152, and they are stacked stepwise.
  • the resist pattern 182 is removed. Then, a source electrode 161 extending from the left upper surface of the channel protective layer 152 to the left side and a drain electrode 162 extending from the right upper surface of the channel protective layer 152 to the right side are formed.
  • the source electrode 161 is electrically connected to the left side surface and the upper left surface of the semiconductor layer 141
  • the drain electrode 162 is electrically connected to the right side surface and the upper right surface of the semiconductor layer 141. Connected. Accordingly, the reliability of electrical connection between the source electrode 161 and the drain electrode 162 and the semiconductor layer 141 can be increased.
  • the manufacturing cost of the active matrix substrate 100 can be reduced.
  • the etching rates of the thick resist pattern 181a, the insulating film 156, and the oxide semiconductor film 146 are substantially the same.
  • FIG. 15B if the etching is performed in such a condition that the etching rate is reduced in the order of the thick resist pattern 181a, the insulating film 156, and the oxide semiconductor film 146, FIG.
  • the step (d) can be omitted.
  • the step between the semiconductor layer 141 and the channel protective layer 151 can be more simply formed, so that the manufacturing cost of the active matrix substrate 100 can be further reduced.
  • the channel protective layer becomes smaller than the semiconductor layer, so that the source electrode and the drain electrode are not only the side surfaces of the semiconductor layer but also the upper surface thereof. Electrically connected.
  • the channel protective layer is described as having the same size as the semiconductor layer.
  • etching is performed using the thick resist pattern 181a and the thin resist pattern 181b as a mask, and the gate terminal electrode 27, the source terminal electrode 67, the pixel electrode 123, and the contact hole of the storage capacitor wiring trunk 52 are formed. 53 is formed.
  • etching is performed using the remaining thick resist pattern 181a as a mask to form the semiconductor layer 141 of the TFT 110 and the channel protective layer 151 on the upper surface of the semiconductor layer 141.
  • etching is performed using the resist pattern 183 as a mask, which is held by the source electrode 161, the drain electrode 162, the drain lead line 163, the source lead line 66, the data signal line 61, and the contact hole 53.
  • a storage capacitor line 51 connected to the capacitor line trunk 52 is formed. In this manner, necessary components including the pixel electrode 123 can be formed even if the resist pattern is formed once in each step. As a result, the number of photolithography processes that require a large number of manufacturing facilities in the manufacturing process can be reduced, and the manufacturing cost of the active matrix substrate 100 can be reduced.
  • FIG. 16A is an enlarged plan view showing the configuration of the pixel 20 formed on the active matrix substrate 200, and FIG. 16B shows the pixel 20 along the line FF shown in FIG.
  • FIG. 17A is a plan view showing a configuration of a gate terminal 25B which is a modified example of the gate terminal 25A shown in FIG. 4, and FIG. 17B is along the line GG shown in FIG. It is sectional drawing of the gate terminal 25B.
  • FIG. 18A is a plan view showing a configuration of a source terminal 65B which is a modification of the source terminal 65A shown in FIG. 5, and FIG. 18B is along the line HH shown in FIG.
  • FIG. 19A is a plan view showing a configuration of a contact portion 54B (first contact portion) which is a modification of the contact portion 54A shown in FIG. 6, and FIG. 19B is a plan view of FIG. 19A. It is sectional drawing of the contact part 54B along the II line shown.
  • the protective layer 171 is not provided on the surface of the source electrode 161, the drain electrode 162, and the like. Therefore, the configuration of the active matrix substrate 200 in which the protective layer 171 is not provided will be described.
  • the same components as those shown in FIGS. 3 to 6 are designated by the same reference numerals and description thereof is omitted.
  • the protective layer 171 is not provided on the surface of the active matrix substrate 200, the data signal line 61, the drain lead line 163, the storage capacitor line 51, the source lead line 66, and the source electrode 161 of the TFT 210 (first thin film transistor) The surface of the drain electrode 162 is exposed. Therefore, in order to ensure the corrosion resistance of these wirings, it is preferable to arrange a titanium layer having a relatively high corrosion resistance or a metal layer mainly composed of titanium in the uppermost layer of these wirings. Specifically, these wirings are preferably formed using any one of a Ti / Al / Ti laminated film, a Ti / Al laminated film, a Ti / Cu / Ti laminated film, and a Ti / Al laminated film. Thereby, the reliability of the active matrix substrate 200 can be increased. In addition, since it is not necessary to form the protective layer 171 for preventing corrosion, the manufacturing cost of the active matrix substrate 200 can be reduced.
  • FIG. 20A is a plan view showing a configuration of a gate terminal 25C, which is a modification of the gate terminal 25A shown in FIG. 4, and FIG. 20B shows a line JJ shown in FIG. 20A. It is sectional drawing of the gate terminal 25C along.
  • FIG. 21A is a plan view showing a configuration of a source terminal 65C, which is a modification of the source terminal 65A shown in FIG. 5, and FIG. 21B is a cross-sectional view taken along line KK shown in FIG. It is sectional drawing of the source terminal 65C along.
  • the gate terminal electrode 27 is formed only of a transparent metal film such as ITO, the electric resistance tends to be high. For this reason, when the active matrix substrate 100 shown in FIG. 3 is used for a large display device such as a liquid crystal television, the display quality may be lowered. Therefore, in the gate terminal 25C, the periphery of the gate terminal electrode 27 made of a transparent metal film is surrounded by the conductive layer 28 (first conductive layer). Since the conductive layer 28 is made of a Ti / Al / Ti film like the upper layer 121b of the gate electrode 121, the conductivity is high. By providing such a conductive layer 28, the electrical resistance of the gate terminal 25C can be reduced auxiliary.
  • the gate terminal 25C the waveform deterioration of the electric signal input from the external substrate 9 through the anisotropic conductive film (ACF) or the like is suppressed. If an active matrix substrate having such a gate terminal 25C is used in a large display device such as a liquid crystal television, the display quality can be prevented from deteriorating.
  • ACF anisotropic conductive film
  • the source terminal 65 ⁇ / b> C surrounds the source terminal electrode 67 made of only ITO with a conductive layer 69.
  • the conductive layer 69 (first conductive layer) is made of a Ti / Al / Ti film like the conductive layer 28, the conductivity is high. Thereby, similarly to the case of the gate terminal 25C, the waveform deterioration of the electric signal inputted from the external substrate 9 inputted through the ACF or the like can be suppressed also at the source terminal 65C, and display quality can be obtained if it is used for a large display device. Can be prevented.
  • the conductive layer 28 formed around the gate terminal electrode 27 and the conductive layer 69 formed around the source terminal electrode 67 are covered with a gate insulating layer 131. For this reason, the reliability of the conductive layer 28 and the conductive layer 69 is ensured.
  • FIG. 22A is a diagram showing a path through which a current flows through the gate terminal 25A in which the conductive layer 28 is not formed around the gate terminal electrode 27.
  • FIG. 22B is a diagram around the gate terminal electrode 27. It is a figure which shows the path
  • connection point P between the conductive particles contained in the ACF and the gate terminal electrode 27 is used.
  • the current supplied from the external substrate 9 flows in the direction of the arrow toward the gate lead line 26.
  • the gate terminal electrode 27 consists only of a transparent metal film, its resistance value is very high. For this reason, the waveform of an electric signal deteriorates.
  • a conductive layer 28 is formed around the gate terminal electrode 27.
  • the position of the connection point P between the conductive particles contained in the ACF and the gate terminal electrode 27 is assumed to be the same as that shown in FIG.
  • the path having the lowest resistance value is a path indicated by an arrow line. That is, this is a path connecting the connection point P and the position Q of the conductive layer 28 closest to the connection point P by a straight line, and further from the position Q to the gate lead line 26 along the conductive layer 28. Therefore, if the current supplied from the external substrate 9 flows through such a path having the lowest resistance value, the waveform deterioration of the electric signal can be prevented.
  • the conductivity of the conductive layer 28 is 1/10 to 1/100 of the conductivity of the transparent metal film, a path away from the gate lead line 26 such as a path from the position P to the position Q is included. Even in this case, the substantial resistance value is almost the same. Further, although the gate terminal 25C has been described here, the same applies to the source terminal 65C.
  • FIG. 23 is a diagram illustrating a gate terminal 25D which is another modification of the gate terminal 25A.
  • the gate terminal 25D not only the conductive layer 28 is formed around the gate terminal electrode 27, but also a lattice-like conductive material electrically connected to the surrounding conductive layer 28 inside thereof.
  • Layer 29 (second conductive layer) is formed.
  • the gate terminal 25D has been described as an example, but the same applies to the source terminal.
  • the configuration of the active matrix substrate 300 included in the liquid crystal display device according to the present embodiment is substantially the same as that of the active matrix substrate 100 shown in FIG.
  • FIG. 24A is an enlarged plan view showing the configuration of the pixel 20 formed on the active matrix substrate 300
  • FIG. 24B shows the pixel 20 along the line LL shown in FIG. FIG.
  • the components of the active matrix substrate 300 shown in FIG. 24A the same components as those of the active matrix substrate 100 shown in FIG. Explained.
  • the semiconductor layer 341 of the TFT 310 (first thin film transistor) is formed on the gate insulating layer 131 sandwiched between the source electrode 361 and the drain electrode 362.
  • the lower surface is electrically connected to the upper surfaces of the source electrode 361 and the drain electrode 362.
  • the upper surface of the semiconductor layer 341 is covered with a protective layer 351 (third protective layer).
  • a TFT in which the semiconductor layer 341 is provided on the top surfaces of the source electrode 361 and the drain electrode 362 like the TFT 310 may be referred to as a bottom contact type TFT.
  • the pixel electrode 123 is directly connected to the drain lead line 163.
  • the pixel electrode 323 is electrically connected to the drain lead line 363 via the connection electrode 343 (first connection electrode) made of the same layer as the semiconductor layer 341.
  • the connection electrode 343 is covered with a protective layer 351.
  • FIG. 25A is a plan view showing a configuration of a gate terminal 25E which is a modification of the gate terminal 25A shown in FIG. 4, and FIG. 25B is a cross-sectional view taken along line MM shown in FIG. It is sectional drawing of the gate terminal 25E along.
  • the gate terminal 25E has the same configuration as the gate terminal 25A shown in FIGS. 4 (a) and 4 (b). The description is omitted.
  • FIG. 26A is a plan view showing a configuration of a source terminal 65E which is a modification of the source terminal 65A shown in FIG. 5, and FIG. 26B shows a line NN shown in FIG. It is sectional drawing of the source terminal 65E along.
  • the source terminal electrode 67 is electrically connected to the source lead line 66 through the connection layer 168 having the contact hole 68.
  • the source lead line 66 is electrically connected to the connection electrode 344 (second connection electrode) and connected.
  • the electrode 344 is electrically connected to the connection layer 168.
  • the source lead line 66 is electrically connected to the source terminal electrode 67.
  • the source lead line 66 is formed in the same process as the source electrode 361 and is made of a source metal film.
  • the connection electrode 344 is formed in the same step as the semiconductor layer 341 and is formed using an oxide semiconductor film. Further, the connection electrode 344 is covered with the protective layer 351, but the source terminal electrode 67 is not covered.
  • FIG. 27A is a plan view showing a configuration of a contact portion 54E which is a modification of the contact portion 54A shown in FIG. 6, and FIG. 27B is a cross-sectional view taken along the line PP shown in FIG. It is sectional drawing of the contact part 54E along.
  • the storage capacitor line 51 is electrically connected to the storage capacitor line trunk 52 through the connection layer 153 having the contact hole 53.
  • the storage capacitor wiring 51 is electrically connected to the connection electrode 345 and connected.
  • the electrode 345 is electrically connected to the connection layer 153.
  • the storage capacitor line 51 is electrically connected to the storage capacitor line trunk 52.
  • the storage capacitor line 51 is formed in the same process as the source electrode 361 and is made of a source metal film.
  • the connection electrode 345 is formed in the same process as the semiconductor layer 341 and is formed using an oxide semiconductor film.
  • the connection electrode 345 is covered with a protective layer 351.
  • the storage capacitor wiring terminal replaces the gate lead line 26 of the gate terminal 25E shown in FIGS. 25A and 25B with a storage capacitor wiring main lead line 56, and replaces the gate terminal electrode 27 with the storage capacitor wiring terminal electrode. Therefore, the illustration of the configuration of the storage capacitor wiring terminal and the description thereof are omitted.
  • FIG. 28 is a flowchart showing manufacturing steps of the active matrix substrate 300
  • FIG. 29 is a flowchart showing detailed manufacturing steps of the gate insulating layer / source layer step S310 in the manufacturing steps shown in FIG.
  • the manufacturing process of the active matrix substrate 300 includes three processes of a pixel electrode layer / gate layer process S100, a gate insulating layer / source layer process S310, and a semiconductor layer process S320.
  • each process includes a photolithography process once, so that a total of three photomasks are used to manufacture the active matrix substrate 300.
  • a gate insulating layer / source layer step S310 is provided instead of the gate insulating layer / semiconductor layer step S110 shown in FIG. 7, and a semiconductor layer step S320 is provided instead of the source layer step S120. . Therefore, in the following description, the pixel electrode layer / gate layer step S100 will be briefly described, and the gate insulating layer / source layer step S310 and the semiconductor layer step S320 will be described.
  • FIGS. 30 to 34 are process cross-sectional views showing the manufacturing process of the active matrix substrate 300.
  • FIG. Each of FIGS. 30 to 34 is a process sectional view of the pixel 20 along the line LL shown in FIG. 24A, and each of FIGS. 30 to 34 is shown in FIG.
  • FIG. 30C is a process cross-sectional view of the gate terminal 25E along the line MM shown in FIG. 30, and each of FIGS. 30 to 34C is a process cross-section of the source terminal 65E along the line NN shown in FIG.
  • FIGS. 30 to 34D are process sectional views of the contact portion 54E along the line PP shown in FIG. 27A.
  • the scanning signal line 21, the gate electrode 121, and the processed layers 41 to 44 are formed on the glass substrate 101 in the same manner as in the first embodiment.
  • each of the scanning signal line 21, the gate electrode 121, and the processed layers 41 to 44 has a two-layer structure, and each of the lower layers 21a, 121a, 41a to 44a is made of an ITO film, and the upper layers 21b, 121b, 41b to 44b are made of a Ti / Al / Ti laminated film.
  • the process up to here may be referred to as a first process.
  • a silicon nitride film and a silicon oxide film are successively formed so as to cover the scanning signal line 21, the gate electrode 121, and the like, and an insulating film 136 is formed.
  • the source gas, the film thickness, and the temperature of the glass substrate 101 at the time of forming the silicon nitride film and the silicon oxide film are the same as those in the first embodiment, and thus description thereof is omitted.
  • the gate insulating layer / source layer step S310 includes a film forming / resist pattern film forming step S311, a first etching step S312, an ashing / second etching step S313, and a peeling step S314.
  • a source metal film 366 is formed on the insulating film 136 as shown in FIGS. 30 (a) to 30 (d).
  • the source metal film 366 is made of an Al / Ti laminated film. Note that the method for forming the source metal film 366, the film thickness, and the temperature of the glass substrate 101 are the same as those in the first embodiment, and a description thereof will be omitted. The process up to here may be referred to as a second process.
  • a resist pattern 381 is formed on the source metal film 366 using photolithography.
  • the resist pattern 381 is formed by exposing using a gray-tone mask or a half-tone mask.
  • a resist pattern 381 including a thick resist pattern 381a (second resist pattern) and a thin resist pattern 381b (first resist pattern) is formed on the source metal film 366.
  • the resist pattern 381 including the thick resist pattern 381a and the thin resist pattern 381b can be formed in one photolithography process. Manufacturing cost can be reduced.
  • the thick resist pattern 381a is formed in a region where a source electrode 361, a drain electrode 362, a drain lead line 363, a data signal line 61, a storage capacitor line 51, and a source lead line 66 of the TFT 310 to be described later are to be formed.
  • the thin resist pattern 381b includes a gate insulating layer described later such as a region to be sandwiched between the source electrode 361 and the drain electrode 362 of the TFT 310, a region above the scanning signal line 21, and a region adjacent to the region where the storage capacitor wiring 51 is to be formed. 131 is formed in the region to be left.
  • the source metal film 366, the insulating film 136, The upper layers 41b, 42b, 43b and 44b of the processed layers 41 to 44 are etched in order.
  • a dry etching method in which gases such as carbon tetrachloride gas and oxygen gas are appropriately combined is used.
  • etching the source metal film 366 and the upper layers 41b, 42b, 43b, and 44b of the processed layers 41 to 44 for example, a dry etching method in which gases such as chlorine gas, boron trichloride gas, and argon gas are appropriately combined is used. .
  • gases such as chlorine gas, boron trichloride gas, and argon gas are appropriately combined.
  • the pixel electrode 123 is formed from the lower layer 41a of the processed layer 41, and the electrode 124 is formed from the upper layer 41b. Further, the gate lead line 26, the connection layer 168, and the lower layers 26a, 168a, and 153a of the connection layer 153 are formed from the lower layers 42a to 44a of the processed layers 42 to 44, respectively, and the gate lead line 26 and the connection layer 168 are formed from the upper layers 42b to 44b. The upper layers 26b, 168b, 153b of the connection layer 153 are formed.
  • the resist pattern 381 is half-ashed to remove the thin resist pattern 381b, and the thick resist pattern 381a is removed. leave.
  • the remaining thick resist pattern 381a is reduced in thickness by half ashing.
  • the source metal layer 367 is etched by dry etching using the remaining thick resist pattern 381a as a mask. Thereby, the data signal line 61, the source electrode 361, the drain electrode 362, the drain lead line 363, the storage capacitor line 51, and the source lead line 66 are formed.
  • the half ashing of the resist pattern 381 is the same as that in the first embodiment, and the description thereof is omitted.
  • the source metal layer 367 is etched by using a dry etching method in which gases such as chlorine gas, boron trichloride gas, and argon gas are appropriately combined, similarly to the etching of the source metal film 366 in the first etching step S312. Do it.
  • the thick resist pattern 381a is stripped using a stripping solution containing an organic alkali.
  • the process up to here may be referred to as a third process.
  • an oxide semiconductor film 346 made of an IGZO film is formed on the gate insulating layer 131 as shown in FIGS.
  • the oxide semiconductor film 346 is formed by sputtering as in the case of the first embodiment. Since the deposition method and composition ratio of the oxide semiconductor film 346 are the same as those in the first embodiment, description thereof is omitted. Further, since the thickness of the oxide semiconductor film 346 and the temperature of the glass substrate 101 at the time of film formation are the same as those in the first embodiment, description thereof is omitted.
  • a protective film 356 (second insulating film) made of a silicon oxide film is formed over the oxide semiconductor film 346 by a plasma CVD method using a gas such as silane and dinitrogen monoxide.
  • the thickness of the protective film 356 is, for example, 150 nm.
  • the temperature of the glass substrate 101 when forming the protective film 356 is set to 200 to 300 ° C., for example.
  • a resist pattern 383 (third resist pattern) is formed on the protective film 356 by using a photolithography method.
  • the protective film 356 and the oxide semiconductor film 346 are etched in this order using the resist pattern 383 as a mask. Thereby, as shown in FIGS. 24B, 26B, and 27B, the protective layer 351, the semiconductor layer 341, and the connection electrodes 343 to 345 are formed. Note that the etching of the protective film 356 and the oxide semiconductor film 346 is the same as that in the first embodiment, and a description thereof will be omitted.
  • the resist pattern 383 is stripped using a stripping solution containing an organic alkali.
  • the process up to here may be referred to as a fourth process. In this way, the active matrix substrate 300 shown in FIGS. 24 to 27 is manufactured.
  • the IGZO film is susceptible to substrate heat treatment.
  • the characteristics of the TFT 310 may be affected by the temperature (for example, 100 ° C. to 200 ° C.) applied to the active matrix substrate 300.
  • the IGZO film is not affected by the temperature at which the source metal film 366 is formed. Therefore, the characteristics of the TFT 310 are more stable than those of the top contact type TFT 110.
  • Such a TFT 310 further has the following effects.
  • etching is performed using the thick resist pattern 381a and the thin resist pattern 381b as masks, and the contact holes of the gate terminal electrode 27, the source terminal electrode 67, the pixel electrode 123, and the storage capacitor wiring trunk 52 are formed. 53 is formed.
  • the remaining thick resist pattern 381a is etched as a mask, and the source electrode 161, the drain electrode 162, the drain lead line 163, the source lead line 66, and the data signal line are etched. 61 and the storage capacitor wiring 51 connected to the storage capacitor wiring trunk 52 through the contact hole 53 are formed.
  • the protective film 356 and the oxide semiconductor film 346 are sequentially etched using the resist pattern 383 as a mask to form the semiconductor layer 341, the connection electrodes 343 to 345, and the protective layer 351 covering them. .
  • necessary components including the pixel electrode 123 can be formed even if the resist pattern is formed once in each step.
  • the number of photolithography processes requiring a large number of manufacturing facilities in the manufacturing process can be reduced, and the manufacturing cost of the active matrix substrate 300 can be reduced.
  • the drain lead line 363 and the pixel electrode 123, the source lead line 66 and the source terminal electrode 67 of the source terminal 65E, and the storage capacitor line 51 and the storage capacitor line trunk 52 cannot be directly connected. Therefore, the oxide semiconductor film 346 is etched using the third resist pattern 383 as a mask, so that the connection electrode 343 connecting the drain lead line 363 and the pixel electrode 123, and the source lead line 66 and the source terminal electrode 67 are connected. And the connection electrode 345 for connecting the storage capacitor wiring 51 and the storage capacitor wiring trunk 52 are formed.
  • the drain lead line 363 and the pixel electrode 123, the source lead line 66 and the source terminal electrode 67, and the storage capacitor line 51 and the storage capacitor line trunk 52 are connected without adding a new manufacturing process. Therefore, the manufacturing cost of the active matrix substrate 300 can be reduced.
  • the configuration of the active matrix substrate 400 included in the liquid crystal display device according to the present embodiment is substantially the same as the configuration of the active matrix substrate 100 shown in FIG.
  • FIG. 35A is an enlarged plan view showing the configuration of the pixel 20 formed on the active matrix substrate 400
  • FIG. 35B shows the pixel 20 along the line QQ shown in FIG. FIG.
  • the configuration of the TFT 410 first thin film transistor
  • the data signal line 61 the data signal line 61
  • the scanning signal line 21 the storage capacitor forming portion 50
  • the pixel electrode 123 is the first. This is the same as the case of the embodiment. Therefore, among the components of the active matrix substrate 400, the same components as those of the active matrix substrate 100 shown in FIGS. 3A and 3B are denoted by the same reference numerals, and different components are designated. The explanation is centered.
  • the active matrix substrate 400 is different from the active matrix substrate 100 in that the protective layer 171 is not formed on the upper surfaces of the source electrode 161, the drain electrode 162, and the like, and instead, an interlayer is formed so as to cover the surface of the active matrix substrate 400.
  • An insulating layer 491 is formed. Note that openings 186a and 186 of the interlayer insulating layer 491 are provided over the pixel electrodes 123 inside the openings 185a and 185b provided in the gate insulating layer 131, respectively. Thereby, the surface of the pixel electrode 123 is exposed in the openings 186a and 186b.
  • FIG. 36 (a) is a plan view showing a configuration of a gate terminal 25F which is a modification of the gate terminal 25A shown in FIG. 4, and FIG. 36 (b) is an RR line shown in FIG. 36 (a). It is sectional drawing of the gate terminal 25F along.
  • FIG. 37A is a plan view showing a configuration of a source terminal 65F which is a modified example of the source terminal 65A shown in FIG. 5, and FIG. 37B is an SS line shown in FIG. It is sectional drawing of the source terminal 65F along.
  • 38A is a plan view showing a configuration of a contact portion 54F which is a modification of the contact portion 54A shown in FIG. 6, and FIG. 38B is a cross-sectional view taken along the line TT shown in FIG.
  • the interlayer insulating layer 491 covers the gate lead line 26 at the gate terminal 25F, covers the source lead line 66 at the source terminal 65F, and covers the storage capacitor line 51, the storage capacitor line trunk 52, and the contact hole 53 at the contact part 54F. Yes. However, the gate terminal electrode 27 and the source terminal electrode 67 are not covered.
  • FIG. 39 is a flowchart showing manufacturing steps of the active matrix substrate 400.
  • the manufacturing process of the active matrix substrate 400 includes four steps of a pixel electrode layer / gate layer step S100, a gate insulating layer / semiconductor layer step S110, a source layer step S420, and an interlayer insulating layer step S430. including.
  • the pixel electrode layer / gate layer step S100 and the gate insulating layer / semiconductor layer step S110 are the same as those in the first embodiment.
  • the source layer step S420 is the same as the source layer step S120 of the first embodiment except that the protective layer 171 is not formed.
  • each process from the pixel electrode layer / gate layer process S100 to the source layer process S420 includes a photolithography process once, so three photomasks are used until the source layer process S420.
  • a resist pattern is formed over the interlayer insulating film, and etching is performed using the resist pattern as a mask, thereby forming an interlayer insulating layer 491 having openings 186a and 186b. For this reason, one more photomask is required. Thus, a total of four photomasks are used to manufacture the active matrix substrate 400.
  • Interlayer insulation layer process S430 will be described.
  • a photoresist pattern containing an acrylic resin is applied, exposed, and developed to form a resist pattern. Further, the resist pattern is heat-treated at 200 ° C. to 220 ° C., for example. As a result, the resist pattern is cured to become the interlayer insulating layer 491. In this manner, the formation process of the interlayer insulating layer 491 can be shortened by forming the interlayer insulating layer 491 with a photoresist containing an acrylic resin or the like.
  • a resist pattern may be formed using a photoresist containing an epoxy resin instead of forming a resist pattern using a photoresist containing an acrylic resin.
  • the interlayer insulating layer 491 may be formed using a material that remains on the glass substrate 101 as a permanent resist.
  • the active matrix substrate 400 has the same effect as that of the active matrix substrate 100 of the first embodiment.
  • the organic EL display device includes a light emitting layer made of an organic material and has excellent characteristics such as low voltage driving, all solid-state type, high-speed response, and self-luminous property.
  • a driving method for such an organic EL display device there are a passive matrix method and an active matrix method.
  • the passive matrix organic EL display device Since the passive matrix organic EL display device is line-sequentially driven, the light emitting layer provided in each pixel emits light only during a selected period of one frame period. Therefore, in order to display a high brightness image, it is necessary to increase the instantaneous brightness by applying a large instantaneous power to the light emitting layer of each pixel. For this reason, in the passive matrix organic EL display device, there is a problem that the light emitting layer is greatly deteriorated and the product life of the organic EL display device is short.
  • an active matrix organic EL display device includes a TFT functioning as a switching element and a storage capacitor for each pixel. Accordingly, the light emitting layer provided in each pixel is driven so as to continue to emit light even during a period other than a period in which the pixel is selected (a period in which the potential of the corresponding scanning signal line is high). In this case, in the active matrix organic EL display device, the instantaneous luminance can be lowered as compared with the passive matrix organic EL element, so that the product life is extended. Therefore, in the following description, an active matrix organic EL display device and an active matrix substrate included therein will be described.
  • FIG. 40A is a plan view showing a configuration of an active matrix organic EL display device 30 according to the fourth embodiment of the present invention
  • FIG. 40B is a diagram illustrating the U shown in FIG. FIG. 6 is a cross-sectional view of the organic EL display device 30 taken along the line U.
  • the organic EL display device 30 is active using an active matrix substrate 500, which is an organic EL substrate on which a light emitting layer (not shown) is formed, and a sealing material 12.
  • This is a bottom emission type display device that includes an organic EL panel 18 including a sealing substrate 17 bonded to a matrix substrate 500 and emits light from a light emitting layer to the back side of the organic EL panel 18.
  • the organic EL display device 30 further includes connection films 3 and 5, a plurality of gate drivers 7, a plurality of source drivers 8, and an external substrate 9.
  • the organic EL display device 30 includes an optical component, a circuit component, a bezel for holding these components in a predetermined position, etc., but these descriptions are omitted in FIGS. 40 (a) and 40 (b). To do.
  • the arrangement of the gate driver 7 and the source driver 8 is the same as that of the liquid crystal display device 10 shown in FIG. Therefore, among the components shown in FIGS. 40A and 40B, the same components as those shown in FIG. 1A and FIG. Description is omitted.
  • ⁇ 4.2 Configuration of active matrix substrate> 41 is a plan view showing a configuration of an active matrix substrate 500 included in the organic EL display device 30 shown in FIG. As shown in FIG. 41, the active matrix substrate 500 includes a display region 513 provided with a plurality of pixels 520 and a peripheral region 514 surrounding the periphery thereof. In the peripheral region 514 of the active matrix substrate 500, the sealing material 12 is disposed so as to surround the display region 513.
  • n supply lines Vdd1 to Vddn are formed on the active matrix substrate 500 in place of the n storage capacitor lines CSL1 to CSLn.
  • the supply lines Vdd1 to Vddn are connected to a supply line trunk 552 made of the same metal film as the scanning signal lines GL1 to GLm through a contact portion 554 (second contact portion).
  • the supply line trunk 552 is connected to the supply line terminal 555 at both ends via supply line trunk lead lines 556 made of the same metal film as the scanning signal lines GL1 to GLm.
  • the supply line terminal 555 is arranged in the source terminal portions 6 provided at both ends of the active matrix substrate 500, similarly to the storage capacitor wiring terminal 55A shown in FIG.
  • the common electrode 591 is formed so as to cover almost the entire display region 513, and is electrically connected to a predetermined circuit formed on the external substrate 9 by the common electrode lead lines 596 provided at the upper ends on both sides of the common electrode 591. It is connected to the.
  • FIG. 42A is an enlarged plan view showing the configuration of the pixel 520
  • FIG. 42B is a cross-sectional view of the active matrix substrate 500 along the line VV shown in FIG. 42A
  • FIG. 42C is a sectional view of the active matrix substrate 500 along the line WW shown in FIG.
  • FIG. 43 is an equivalent circuit of the pixel 520.
  • the pixel 520 includes a TFT 510 (first thin film transistor) functioning as a switching element, a TFT 515 (second thin film transistor) for driving the light emitting layer 595, a capacitor Cst, a pixel electrode 523, A common electrode 591 and a light emitting layer 595 are included.
  • the TFT 510 and the TFT 515 are both top contact type TFTs.
  • the TFT 510 includes a gate electrode 121, a gate insulating layer 131, a semiconductor layer 141, a source electrode 161, and a drain electrode 162.
  • the gate electrode 121 branches from the i-th scanning signal line 21 (GLi), and the source electrode 161 branches from the j-th data signal line 61 (SLj).
  • the upper surface of the semiconductor layer 141 is covered with a channel protective layer 151.
  • the source electrode 161 and the drain electrode 162 are electrically connected to the semiconductor layer 141.
  • the drain electrode 162 is connected to the gate electrode 521 of the TFT 515 through the drain lead line 163 and the contact hole 565.
  • the scanning signal line 21, the gate electrode 121, and the gate electrode 521 have a two-layer structure including upper layers 21b, 121b, and 521b and lower layers 21a, 121a, and 521a, respectively.
  • the lower layers 21a, 121a and 521a and the pixel electrode 523 are made of a transparent metal film such as an ITO film, and the upper layers 21b, 121b and 521b are made of a Ti / Al / Ti laminated film.
  • the data signal line 61, the supply line 71, the source electrodes 161 and 561, the drain electrodes 162 and 562, the drain lead lines 163 and 563, and the capacitor electrode 564 are made of a source metal film.
  • the capacitor Cst is composed of a capacitor electrode 564 disposed so as to face each other with the gate insulating layer 131 interposed therebetween, and an upper layer 521b of the gate electrode 521 of the TFT 515.
  • the upper layer 521b is connected to the drain electrode 162 of the TFT 510 via the lower layer 521a and the drain lead line 163.
  • the gate terminal 25G and the source terminal 65G shown in FIG. 44 and FIG. 45 are the same as the gate terminal 25F and the source terminal 65F shown in FIG. 36 and FIG. 46 has a supply line 71 formed in place of the storage capacitor line 51 of the contact unit 54F shown in FIG. 38, and a supply line trunk 552 formed in place of the storage capacitor line trunk 52. And in the contact hole 553, the supply line 71 and the supply line trunk 552 are electrically connected via the connection layer 653 in which the lower layer 653a and the upper layer 653b are stacked, This is the same as the contact portion 54F shown in FIG. Therefore, the description thereof is omitted.
  • FIG. 47 is a flowchart showing manufacturing steps of the active matrix substrate 500.
  • the manufacturing process of the active matrix substrate 500 includes the pixel electrode layer / gate layer process S100, the gate insulating layer / semiconductor layer process S110, the source layer process S420, the interlayer insulating layer process S430, and the light emitting layer / It includes five steps of common electrode formation step S540.
  • the pixel electrode layer / gate layer step S100 and the gate insulating layer / semiconductor layer step S110 are the same as those in the first embodiment, and the source layer step S420 and the interlayer insulating layer step S430 are the source layers of the third embodiment. Same as step S420.
  • each process from the pixel electrode layer / gate layer process S100 to the source layer process S420 includes a photolithography process once, three photomasks are used until the source layer process S420. Further, one more photomask is required in the interlayer insulating layer step S430.
  • a light emitting layer / common electrode forming step S540 is further added to the manufacturing process of the active matrix substrate 400 shown in FIG. Therefore, description of each process from the pixel electrode layer / gate layer step S100 to the interlayer insulating layer step S430 is omitted, and the light emitting layer / common electrode formation step S540 will be described briefly.
  • the light emitting layer 595 is formed on the pixel electrode 523 by an evaporation method, an ink jet method, or the like.
  • a metal film is formed by sputtering in a state where the peripheral region 514 of the active matrix substrate 500 is covered.
  • the metal mask is removed to form a common electrode 591 that covers the entire display region 513.
  • the pixel electrode 523 and the common electrode 591 are made of aluminum, silver, magnesium (Mg) / aluminum alloy, or the like.
  • the light emitting layer 595 is made of a high molecular or low molecular material generally used in the organic EL display device 30.
  • the metal oxide semiconductor film constituting the semiconductor layers 141, 341, and 541 is an IGZO film.
  • the main component is zinc (Zn), indium (In), gallium (Ga), titanium (Ti), etc., for example, a Zn—O-based semiconductor film (ZnO film), In—Zn—
  • the semiconductor layers 141, 341, and 541 may be formed of an O-based semiconductor film (IZO film), a Zn—Ti—O based semiconductor film (ZTO film), a Ti—O based semiconductor film (TiO 2 film), or the like.
  • the semiconductor layers 141, 341, and 541 may be formed using a microcrystalline oxide semiconductor film including microcrystalline grains in the film instead of using an amorphous oxide semiconductor film.
  • the on / off ratio increases. Therefore, if the active matrix substrate 500 having such TFTs is used for a large display device such as a liquid crystal television, the display quality of the display device can be improved.
  • the lower layer 121a of the gate electrode 121, the pixel electrode 123, and the like are configured by an ITO film.
  • a transparent metal film mainly composed of indium, tin (Sn), zinc, gallium, or the like may be used instead of the ITO film.
  • an In—Zn—O-based film (IZO film), an In—Ga—O-based film (IGO film), a Zn—O-based film (ZnO film), or the like may be used.
  • the upper layer 121b of the gate electrode 121, the upper layers 41b to 44b of the processed layers 41 to 44, and the source metal films 166 and 366 are made of aluminum, titanium, molybdenum (Mo), tungsten (W), copper ( It may be a single-layer metal film made of any one of Cu), silver (Ag), or the like, or a multilayer metal film obtained by laminating some of them. Further, these metals may further contain oxygen, nitrogen, or other metal elements.
  • the upper layer 121b of the gate electrode 121, the upper layers 41b to 44b of the processed layers 41 to 44, and the source metal films 166 and 366 are, for example, a Ti / Al / Ti laminated film containing aluminum and titanium, or an Al / Ti laminated film.
  • Ti / Al laminated film, Mo / Al / Mo laminated film containing aluminum and molybdenum, Al / Mo, Mo / Al laminated film, Ti / Cu / Ti laminated film containing copper and titanium, Cu / Ti Ti / Cu laminated film, Mo / Cu / Mo laminated film containing Cu and molybdenum, Cu / Mo, or Mo / Cu laminated film may be used.
  • the gate metal film and the source metal films 166 and 366 can be selected independently of each other. Note that in the case where the gate metal film or the source metal films 166 and 366 are changed to any of the stacked films, it is necessary to appropriately change the film formation conditions, the etching method, and the etching conditions.
  • the method for manufacturing the active matrix substrates 100 to 500 has been described. However, the above manufacturing method can be applied to other circuit board manufacturing methods. Further, the active matrix substrates 100 to 500 may be manufactured using a transparent insulating substrate such as a plastic substrate instead of the glass substrate 101.
  • FIG. 48 is a block diagram showing the configuration of the television receiver 700
  • FIG. 49 is a block diagram showing the configuration of the display device 730 included in the television receiver 700 shown in FIG.
  • the display device 730 is described as being the liquid crystal display device 10 shown in FIG.
  • the television receiver 700 includes a tuner unit 710 and a display device 730 connected to the tuner unit 710.
  • the tuner unit 710 selects a radio wave of a desired channel from a radio wave (high frequency signal) received by the antenna 720 and converts it to an intermediate frequency signal.
  • the composite color video signal Scv is extracted by detecting the converted intermediate frequency signal, and the extracted composite color video signal Scv is supplied to the display device 730.
  • the display device 730 includes a Y / C separation circuit 731, a video chroma circuit 732, an A / D converter 733, a liquid crystal controller 734, a microcomputer (microcomputer) 735, a gradation circuit 736, and a liquid crystal display unit 737.
  • a backlight drive circuit 738 and a backlight 739 are provided.
  • the liquid crystal display unit 737 includes the liquid crystal panel 15 shown in FIG. 1 and a gate driver 7 and a source driver 8 for driving the liquid crystal panel 15.
  • the composite color video signal Scv is given from the tuner unit 710 to the Y / C separation circuit 731, the composite color video signal Scv is separated into a luminance signal and a color signal by the Y / C separation circuit 731.
  • the separated luminance signal and color signal are converted by the video chroma circuit 732 into analog RGB signals corresponding to the three primary colors of light.
  • the analog RGB signal is converted into a digital RGB signal by the A / D converter 733 and given to the liquid crystal controller 734.
  • the Y / C separation circuit 731 also extracts horizontal and vertical synchronization signals from the composite color video signal Scv.
  • the horizontal and vertical synchronization signals extracted by the Y / C separation circuit 731 are given to the liquid crystal controller 734 via the microcomputer 735.
  • the liquid crystal display unit 737 receives a digital RGB signal from the liquid crystal controller 734 at a predetermined timing together with a timing signal based on the horizontal and vertical synchronization signals.
  • the gradation circuit 736 generates a gradation potential for each of R, G, and B, and applies the generated gradation potential to the liquid crystal display unit 737.
  • the gate driver and the source driver of the liquid crystal display unit 737 generate drive signals such as data signals and control signals based on the RGB signals, timing signals, and gradation potentials, and color signals are supplied to the liquid crystal panel based on the drive signals.
  • An image is displayed.
  • the backlight 739 is driven by the backlight driving circuit 738 in order to display an image on the liquid crystal display unit 737. Thereby, light is irradiated to the back surface of the liquid crystal panel.
  • Each block of the display device 730 is controlled by the microcomputer 735.
  • the composite color video signal Scv includes not only a television broadcast video signal but also a video signal captured by a camera, a video signal supplied via an Internet line, and the like.
  • the television receiver 700 can display video based on these video signals.
  • the manufacturing cost of the television receiver 700 can be reduced.
  • the display device 730 included in the television receiver 700 is the liquid crystal display device 10 according to the first embodiment.
  • the liquid crystal display device according to the second and third embodiments may be used, or the organic EL display device 30 according to the fourth embodiment may be used.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and combinations thereof are also included in the embodiments of the present invention.
  • the present invention is suitable for an active matrix substrate used in a display device such as an active matrix liquid crystal display device, and is particularly suitable for an active matrix substrate capable of reducing manufacturing costs.

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Abstract

　同時に形成された膜厚が薄いレジストパターンと、厚いレジストパターンとをマスクとしてエッチングすることにより、画素電極（１２３）を形成する。次に、薄いレジストパターンのみを除去し、残された厚いレジストパターンをマスクとしてエッチングすることにより、薄膜トランジスタ（１１０）のチャネル保護層（１５１）と半導体層（１４１）とを形成する。このように、１回のフォトリソグラフィ工程だけで、薄膜トランジスタ（１１０）の半導体層（１４１）だけでなく、画素電極１２３も形成することができる。これにより、アクティブマトリクス基板（１００）の製造工程を短縮することができ、その製造コストを低減することができる。

Description

アクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機
　本発明は、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に用いられるアクティブマトリクス基板の製造方法、アクティブマトリクス基板、表示装置、および、表示装置を備えたテレビジョン受像機に関する。
　アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置は、薄型で低消費電力であるだけでなく、高いコントラスト比および優れた応答特性等の特徴を有している。このため、これらの表示装置は、テレビ、ノートパソコン、携帯用端末等のディスプレイとして用いられるようになり、近年その市場規模が急速に拡大している。
　例えば、液晶表示装置に用いられるアクティブマトリクス基板上には、複数の走査信号線と、絶縁膜を介してこれらの走査信号線と交差する複数のデータ信号線とが形成されている。走査信号線とデータ信号線との交差部近傍に設けられた画素には、スイッチング素子として機能するボトムゲート型ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が設けられている。
　特許文献１には、アクティブマトリクス基板に形成されたチャネルストップ構造のボトムゲート型ＴＦＴの製造方法が開示されている。具体的には、フォトリソグラフィ法を用いてゲート電極を形成した後に、ゲート絶縁膜、第１の半導体膜、第２の半導体膜、第２の絶縁膜の順に成膜する。第２の絶縁膜上に、ハーフトーンマスクを使用して、厚いレジストパターンと薄いレジストパターンとを形成する。これらのレジストパターンをマスクとして、第２の絶縁膜、第２の半導体膜、第１の半導体膜の順にエッチングする。次に、薄いレジストパターンをハーフエッチングにより除去する。残された厚いレジストパターンをマスクとして、さらに第２の絶縁膜をエッチングする。これにより、第１及び第２の半導体層とチャネル保護層とが形成される。次に、ソース／ドレイン電極を形成するための金属膜を成膜し、金属膜上に新たに形成したレジストパターンをマスクとして、金属膜をエッチングする。これにより、ソース／ドレイン電極が形成される。さらに、同じレジストパターンをマスクにして、チャネル保護層、第２の半導体層の順にエッチングする。これにより、ソース／ドレイン電極と第１の半導体層とをそれぞれオーミック接続するコンタクト層が形成される。このように、特許文献１に記載の製造方法によれば、ゲート電極を形成する工程、第１および第２の半導体層とチャネル保護層を形成する工程、およびソース／ドレイン電極を形成する工程でそれぞれレジストパターンを１回ずつ、合計３回形成するだけで、電気的特性が安定したボトムゲート型ＴＦＴを製造することができる。
日本の特開２００７－２２１０２２号公報
　特許文献１は、ハーフトーンマスクを使用することにより、製造工程を短縮したＴＦＴの製造方法を開示している。しかし、ＴＦＴだけでなく、ＴＦＴに各種の制御信号および画像信号を与えるための端子や配線を含むアクティブマトリクス基板の製造方法は開示されていない。この場合、ハーフトーンマスクを使用することによりＴＦＴの製造工程を短縮することはできても、端子や配線を形成するために新たなフォトリソグラフィ工程が必要になれば、アクティブマトリクス基板の製造コストは高くなる。また、特許文献１には、ＴＦＴの形成後に、４回目のフォトリソグラフィ工程によって、パッシベーション膜に画素コンタクトを開孔し、５回目のフォトリソグラフィ工程によって、画素コンタクトを介してドレイン電極に接続された画素電極を形成することが記載されている。このように、特許文献１のアクティブマトリクス基板の製造方法によれば、画素電極を形成するために、ＴＦＴの形成後、さらに２回のフォトリソグラフィ工程が必要になる。このため、アクティブマトリクス基板の製造方法が複雑になり、製造コストがより高くなる。
　フォトリソグラフィ工程は、製造工程の中でも特に多くの製造設備を必要とする。このため、その回数が多くなれば、フォトリソグラフィ工程がネックになり、アクティブマトリクス基板の生産性が低下する。フォトリソグラフィ工程における生産性を向上させるために製造設備を増設すれば、そのための費用が必要になり、ひいてはアクティブマトリクス基板の製造コストが高くなるという問題が生じる。
　そこで、本発明の目的は、製造コストを低減することができるアクティブマトリクス基板の製造方法を提供することである。また、本発明の他の目的は、そのような製造方法で製造した安価なアクティブマトリクス基板を提供することである。
　本発明の第１の局面は、走査信号線と、前記走査信号線と交差するデータ信号線と、画素電極と、前記走査信号線にゲート電極が、前記データ信号線にソース電極が、前記画素電極にドレイン電極がそれぞれ電気的に接続された第１の薄膜トランジスタと、前記走査信号線に電気的に接続されたゲート引出線と、前記データ信号線に電気的に接続されたソース引出線と、前記画素電極に電気的に接続されたドレイン引出線とを絶縁基板上に備えたアクティブマトリクス基板の製造方法であって、
　前記走査信号線と、前記ゲート電極と、前記画素電極になるべき第１の加工層とを形成する第１の工程と、
　前記走査信号線と、前記ゲート電極と、前記第１の加工層とを含む前記絶縁基板上に第１の絶縁膜を成膜する第２の工程と、
　同時に形成された第１のレジストパターンと、前記第１のレジストパターンよりも厚い膜厚を有する第２のレジストパターンとをマスクとして前記第１の加工層をエッチングすることにより、前記画素電極を形成するとともに、前記第１の薄膜トランジスタの半導体層と前記半導体層の表面に形成された第１の保護層、または、前記ソース電極と前記ドレイン電極を形成する第３の工程を備えることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、外部から前記ゲート引出線を介して前記走査信号線に電気信号を与えるためのゲート端子と、外部から前記ソース引出線を介して前記データ信号線に電気信号を与えるためのソース端子とをさらに備え、
　前記第１の工程は、前記ゲート端子のゲート端子電極となるべき第２の加工層と、前記ソース端子のソース端子電極となるべき第３の加工層とを形成する工程をさらに含み、
　前記第３の工程は、前記第２および第３の加工層をエッチングして、前記ゲート端子電極および前記ソース端子電極をそれぞれ形成する工程を含むことを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１の薄膜トランジスタはトップコンタクト型の薄膜トランジスタであり、
　前記第２の工程は、
　　前記第１の絶縁膜上に半導体膜を成膜する工程と、
　　前記半導体膜上に第２の絶縁膜を成膜する工程とをさらに含み、
　前記第３の工程は、
　　前記第１および第２のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記画素電極と前記ゲート引出線とを形成する工程と、
　　前記第１のレジストパターンを除去する工程と、
　　前記第２のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜を順にエッチングすることにより、前記第１の保護層と前記半導体層とを形成する工程とをさらに含むことを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第３の工程の後に、第４の工程をさらに備え、
　前記第４の工程は、
　　前記第１の保護層と前記半導体層とを含む前記第１の絶縁膜を覆うようにソース金属膜を成膜する工程と、
　　前記ソース金属膜上に第３のレジストパターンを形成する工程と、
　　前記第３のレジストパターンをマスクとして前記ソース金属膜をエッチングすることにより、前記ソース電極と、前記ドレイン電極と、前記データ信号線と、前記ソース引出線と、前記ドレイン引出線とを形成する工程とを含むことを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記絶縁基板上に、前記第１の絶縁膜を挟んで配置された電極層と保持容量配線とを含む保持容量形成部と、外部から保持容量配線端子を介して所定の電圧を前記保持容量配線に与えるための保持容量配線幹と、前記保持容量配線と前記保持容量配線幹とを電気的に接続するための第１のコンタクト部とをさらに備え、
　前記第３の工程は、前記保持容量配線幹上に開孔されたコンタクトホールを有する前記第１のコンタクト部を形成する工程をさらに含み、
　前記第４の工程は、前記ソース金属膜をエッチングすることにより、前記第１のコンタクト部において前記保持容量配線幹と電気的に接続された前記保持容量配線を形成する工程をさらに含むことを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　発光層と、前記発光層と電気的に接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタに所定の電圧を与える供給線と、外部から供給線端子を介して所定の電圧を前記供給線に与えるための供給線幹と、前記供給線と前記供給線幹とを電気的に接続するための第２のコンタクト部とをさらに備え、
　前記第３の工程は、前記第１および第２のレジストパターンをマスクとして、前記供給線幹上に開口されたコンタクトホールを有する前記第２のコンタクト部を形成する工程をさらに含み、
　前記第４の工程は、前記ソース金属膜をエッチングすることにより、前記第２のコンタクト部において前記供給線幹と電気的に接続された前記供給線を形成する工程を含むことを特徴とする。
　本発明の第７の局面は、本発明の第４の局面において、
　前記ソース金属膜は複数の金属膜を積層した積層金属膜からなり、前記積層金属膜の表面の金属膜はチタン膜またはチタンを主成分とする金属膜であることを特徴とする。
　本発明の第８の局面は、本発明の第４の局面において、
　前記第４の工程は、前記ソース電極、前記ドレイン電極、前記データ信号線、前記ソース引出線、および前記ドレイン引出線上にそれぞれ第２の保護層を形成する工程をさらに含むことを特徴とする。
　本発明の第９の局面は、本発明の第４または第８の局面において、
　前記第４の工程は、前記第１の薄膜トランジスタ、前記ゲート引出線、および前記ソース引出線を覆うとともに、前記画素電極上に開口部を有する層間絶縁層を形成する工程をさらに含むことを特徴とする。
　本発明の第１０の局面は、本発明の第３の局面において、
　前記第３の工程は、前記第２のレジストパターンをマスクとして、前記半導体層の周辺部が前記第１の保護層のエッジからはみ出し、前記半導体層と前記保護層とが階段状に積層されるようにエッチングする工程をさらに含むことを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　前記第１の薄膜トランジスタはボトムコンタクト型の薄膜トランジスタであり、
　前記第２の工程は、前記第１の絶縁膜を覆うようにソース金属膜を成膜する工程をさらに含み、
　前記第３の工程は、
　　前記第１および第２のレジストパターンをマスクとして、前記ソース金属膜をエッチングして前記画素電極を形成する工程と、
　　前記第１のレジストパターンを除去する工程と、
　　前記第２のレジストパターンをマスクとして前記ソース金属膜をエッチングすることにより、前記ソース電極と、前記ドレイン電極と、前記データ信号線と、前記ソース引出線と、前記ドレイン引出線とを形成する工程をさらに含むことを特徴とする。
　本発明の第１２の局面は、本発明の第１１の局面において、
　前記第３の工程の後に、第４の工程をさらに備え、
　　前記第４の工程は、
　　　前記ソース電極と前記ドレイン電極とによって挟まれた前記第１の絶縁膜上に半導体膜を成膜する工程と、
　　　前記半導体膜上に第２の絶縁膜を成膜する工程と、
　　　前記第２の絶縁膜上に第３のレジストパターンを形成する工程と、
　　　前記第３のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記第１の保護層と前記半導体層とを形成する工程とを含むことを特徴とする。
　本発明の第１３の局面は、本発明の第１２の局面において、
　前記ドレイン引出線と前記画素電極とを電気的に接続する第１の接続電極と、前記ソース引出線とソース端子とを電気的に接続する第２の接続電極とをさらに備え、
　前記第４の工程は、前記第３のレジストパターンをマスクとして前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記第１の接続電極と前記第２の接続電極とを形成する工程をさらに含むことを特徴とする。
　本発明の第１４の局面は、本発明の第１２の局面において、
　第４の工程は、前記第１および第２の接続電極の表面に第２の保護層を形成する工程をさらに含むことを特徴とする。
　本発明の第１５の局面は、本発明の第１の局面において、
　前記半導体層は、酸化物半導体からなることを特徴とする。
　本発明の第１６の局面は、走査信号線と、前記走査信号線と交差するデータ信号線と、画素電極と、前記走査信号線にゲート電極が、前記データ信号線にソース電極が、前記画素電極にドレイン電極がそれぞれ電気的に接続された第１の薄膜トランジスタと、前記走査信号線に電気的に接続されたゲート引出線と、前記ゲート引出線に電気的に接続されたゲート端子と、前記データ信号線に電気的に接続されたソース引出線と、前記ソース引出線に電気的に接続されたソース端子と、前記画素電極に電気的に接続されたドレイン引出線とを絶縁基板上に備えたアクティブマトリクス基板であって、
　前記ゲート端子のゲート端子電極、前記ソース端子のソース端子電極、および前記画素電極は同じ金属膜からなり、
　前記データ信号線、前記ソース引出線、および前記ドレイン引出線は、前記ソース電極および前記ドレイン電極と同じ金属膜からなることを特徴とする。
　本発明の第１７の局面は、本発明の第１６の局面において、
　前記ゲート端子電極および前記ソース端子電極は、それらを構成する金属膜よりも導電率が高い第１の導電層によって周囲を囲まれていることを特徴とする。
　本発明の第１８の局面は、本発明の第１７の局面において、
　前記第１の導電層によって囲まれた前記ゲート端子電極および前記ソース端子電極の表面に、前記第１の導電層と電気的に接続され、第１の導電層と同じ金属膜からなる第２の導電層がさらに形成されていることを特徴とする。
　本発明の第１９の局面は、本発明の第１８の局面において、
　前記第２の導電層は、前記ゲート端子電極および前記ソース端子電極上にそれぞれ格子状に形成されていることを特徴とする。
　本発明の第２０の局面は、本発明の第１６の局面において、
　前記第１の薄膜トランジスタは、下面がソース電極および前記ドレイン電極の上面と電気的に接続された半導体層を含み、
　前記ドレイン引出線は、前記半導体層と同じ半導体膜からなる第１の接続電極によって前記画素電極と電気的に接続され、
　前記ソース引出線は、前記半導体膜からなる第２の接続電極によって前記ソース端子電極と電気的に接続されていることを特徴とする。
　本発明の第２１の局面は、本発明の第１６の局面において、
　発光層と、前記発光層と電気的に接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタに所定の電圧を与える供給線と、外部から供給線端子を介して所定の電圧を前記供給線に与えるための供給線幹と、前記供給線と前記供給線幹とを電気的に接続するためのコンタクト部とをさらに備えることを特徴とする。
　本発明の第２２の局面は、本発明の第１６から第１７のいずれかの局面に係るアクティブマトリクス基板を備えた表示装置である。
　本発明の第２３の局面は、本発明の第２２の局面に係る表示装置と、テレビジョン放送を受信するチューナ部とを備えたテレビジョン受像機である。
　上記本発明の第１の局面によれば、第３の工程では、同時に形成された第１のレジストパターンと、第１のレジストパターンよりも厚い膜厚を有する第２のレジストパターンとをマスクとしてエッチングすることにより、第１の薄膜トランジスタの半導体層と第１の保護層、または、ソース電極とドレイン電極を形成するとともに、画素電極も形成することができる。このように、画素電極を形成するために、新たなフォトリソグラフィ工程を追加する必要がないので、それだけアクティブマトリクス基板の製造工程を短縮することができる。これにより、アクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第２の局面によれば、さらにゲート端子電極とソース端子電極も、画素電極と同時に形成することができる。これにより、アクティブマトリクス基板の製造工程をより短縮することができるので、その製造コストをより低減することができる。
　上記本発明の第３の局面によれば、トップゲート型の第１の薄膜トランジスタでは、第１のレジストパターンと第２のレジストパターンをマスクとしてエッチングすることにより、画素電極とゲート引出線を形成する。次に、第１のレジストパターンを除去し、残された第２のレジストパターンをマスクとしてエッチングすることにより、第１の薄膜トランジスタの第１の保護層と半導体層を形成する。このように、１回のフォトリソグラフィ工程で、第１の保護層と半導体層を形成するだけでなく、画素電極も形成することができる。これにより、トップコンタクト型の第１の薄膜トランジスタを含むアクティブマトリクス基板の製造コストをより一層低減することができる。
　上記本発明の第４の局面によれば、第３の工程の後に設けられた第４の工程において、第３のレジストパターンをマスクとしてエッチングすることにより、ソース電極と、ドレイン電極と、データ信号線と、ドレイン引出線と、ソース引出線とを同時に形成する。これにより、アクティブマトリクス基板の製造工程をより一層短縮することができるので、その製造コストをより一層低減することができる。
　上記本発明の第５の局面によれば、アクティブマトリクス基板が保持容量形成部を備えている場合には、第３の工程および第４の工程において、ソース電極等とともに、第１のコンタクト部で保持容量配線幹と電気的に接続された保持容量配線を形成する。これにより、アクティブマトリクス基板の製造工程をより一層短縮することができるので、その製造コストをより一層低減することができる。
　上記本発明の第６の局面によれば、アクティブマトリクス基板が発光層等を備えている場合には、第３の工程および第４の工程において、ソース電極等とともに、第２のコンタクト部で供給線幹と電気的に接続された供給線を形成する。これにより、アクティブマトリクス基板の製造工程をより一層短縮することができるので、その製造コストをより一層低減することができる。
　上記本発明の第７の局面によれば、ソース金属膜が積層金属膜によって構成されている場合に、積層金属膜の表面に、チタンまたはチタンを主成分とする金属膜を形成することにより、積層金属膜の腐食耐性を高くすることができる。このため、アクティブマトリクス基板の信頼性を高くすることができる。
　上記本発明の第８の局面によれば、ソース電極、ドレイン電極等の表面に第２の保護層を形成することにより、これらの腐食耐性を高くすることができる。このため、アクティブマトリクス基板の信頼性を高くすることができる。
　上記本発明の第９の局面によれば、第１の薄膜トランジスタ、ゲート引出線、ソース引出線を層間絶縁層で覆うことにより、これらの信頼性を高くすることができる。また、層間絶縁層で覆うことにより、第２の保護層が不要になるので、アクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第１０の局面によれば、第２のレジストパターンをマスクとして、半導体層の周辺部が第１の保護層のエッジからはみ出すようにエッチングする。これにより、ソース電極およびドレイン電極と半導体層との電気的接続の信頼性を高める段差を、新たなフォトリソグラフィ工程を追加することなく形成することができる。このため、アクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第１１の局面によれば、ボトムゲート型の第１の薄膜トランジスタでは、第１のレジストパターンと第２のレジストパターンをマスクとしてエッチングすることにより、画素電極を形成する。次に、第１のレジストパターンを除去し、残された第２のレジストパターンをマスクとしてエッチングすることにより、第１の薄膜トランジスタのソース電極、ドレイン電極等を形成する。このように、１回のフォトリソグラフィ工程で、ソース電極、ドレイン電極等を形成するだけでなく、画素電極も形成することができる。これにより、ボトムコンタクト型の第１の薄膜トランジスタを含むアクティブマトリクス基板の製造コストをより一層低減することができる。
　上記本発明の第１２の局面によれば、第３のレジストパターンをマスクとしてエッチングすることにより、第１の薄膜トランジスタの第１の保護層と半導体層とを同時に形成する。これにより、アクティブマトリクス基板の製造工程をより一層短縮することができるので、その製造コストを低減することができる。
　上記本発明の第１３の局面によれば、第３のレジストパターンをマスクとしてエッチングすることにより、第１の接続電極と第２の接続電極とを形成する。このように、１回のフォトリソグラフィ工程で第１の接続電極と第２の接続電極を形成することができるので、アクティブマトリクス基板の製造コストを低減することができる。また、このように短縮された製造工程でも、ドレイン引出線と画素電極、および、ソース引出線とソース端子をそれぞれ確実に接続することができる。
　上記本発明の第１４の局面によれば、第１の接続電極と第２の接続電極の表面に第２の保護層を形成することにより、これらの腐食耐性を高くすることができる。このため、アクティブマトリクス基板の信頼性を高くすることができる。
　上記本発明の第１５の局面によれば、半導体層が酸化物半導体からなる第１の薄膜トランジスタを含むアクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第１６の局面によれば、ゲート端子電極、ソース端子電極、および画素電極は同じ金属膜からなり、データ信号線、ソース引出線、およびドレイン引出線は、ソース電極およびドレイン電極と同じ金属膜からなる。この場合、同じ金属膜からなる構成要素は、同じフォトリソグラフィ工程で形成されたレジストパターンをマスクとしてエッチングすることにより形成されるので、アクティブマトリクス基板の製造工程を短縮することができる。これにより、アクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第１７の局面によれば、ゲート端子のゲート端子電極およびソース端子のソース端子電極は、それを構成する金属膜よりも導電率が高い金属膜からなる第１の導電層によって周囲を囲まれている。これにより、ゲート端子およびソース端子では、異方性導電フィルムに含まれる導電粒子を介して外部から入力される電気信号の波形劣化が抑えられる。このようなゲート端子およびソース端子を有するアクティブマトリクス基板を液晶テレビのような大型の表示装置に用いれば、表示品位の低下を防止することができる。
　上記本発明の第１８の局面によれば、さらにゲート端子電極及びソース端子電極の表面に、第１の導電層と同じ金属膜からなる第２の導電層が形成されている。これにより、ゲート端子およびソース端子では、異方性導電フィルムに含まれる導電粒子を介して外部から入力される電気信号の波形劣化がより一層抑えられる。このようなゲート端子およびソース端子を有するアクティブマトリクス基板を液晶テレビのような大型の表示装置に用いれば、表示品位の低下をより一層防止することができる。
　上記本発明の第１９の局面によれば、ゲート端子電極及びソース端子電極の表面に、第２の導電層が格子状に形成されている。これにより、外部から入力される電気信号がゲート端子及びソース端子において波形劣化することを効果的に抑えることができる。
　上記本発明の第２０の局面によれば、第１および第２の接続電極は、半導体膜からなるので、第１の薄膜トランジスタの半導体層を形成するときに同時に形成することができる。このように、製造工程を新たに追加することなく、第１および第２の接続電極を形成することができるので、アクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第２１の局面によれば、有機ＥＬ表示装置に使用されるアクティブマトリクス基板の製造工程を短縮することができる。これにより、有機ＥＬ表示装置に使用されるアクティブマトリクス基板の製造コストを低減することができる。
　上記本発明の第２２の局面によれば、本発明の第１６から第２１の局面に係るアクティブマトリクス基板を用いて表示装置を製造するので、表示装置の製造コストを低減することができる。
　上記本発明の第２３の局面によれば、本発明の第２２の局面に係る表示装置を用いてテレビジョン受像機を製造するので、テレビジョン受像機の製造コストを低減することができる。
（ａ）は本発明の第１の実施形態に係る液晶表示装置の構成を示す平面図であり、（ｂ）は（ａ）に示すＡ－Ａ線に沿った液晶表示装置の断面図である。 図１に示す液晶表示装置に含まれるアクティブマトリクス基板の構成を示す平面図である。 （ａ）は図２に示すアクティブマトリクス基板に形成された画素の構成を示す拡大平面図であり、（ｂ）は（ａ）に示すＢ－Ｂ線に沿った画素の断面図である。 （ａ）は図２に示すアクティブマトリクス基板に形成されたゲート端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＣ－Ｃ線に沿ったゲート端子の断面図である。 （ａ）は図２に示すアクティブマトリクス基板に形成されたソース端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＤ－Ｄ線に沿ったソース端子の断面図である。 （ａ）は図２に示すアクティブマトリクス基板に形成されたコンタクト部の構成を示す平面図であり、（ｂ）は（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の断面図である。 図２に示すアクティブマトリクス基板の製造工程を示すフローチャートである。 図７に示すアクティブマトリクス基板の製造工程のうち、ゲート絶縁層・半導体層工程の詳細な製造工程を示すフローチャートである。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素の工程断面図であり、（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子の工程断面図であり、（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子の工程断面図であり、（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部の工程断面図である。 （ａ）～（ｅ）は、図１２に示すＴＦＴのチャネル保護層および半導体層をドライエッチング法によって形成するときの形状の変化を示す工程断面図である。 （ａ）は第１の実施形態に係る液晶表示装置の変形例に含まれるアクティブマトリクス基板に形成された画素の構成を示す拡大平面図であり、（ｂ）は（ａ）に示すＦ－Ｆ線に沿った画素の断面図である。 （ａ）は第１の実施形態に係る液晶表示装置の変形例に含まれるアクティブマトリクス基板に形成されたゲート端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＧ－Ｇ線に沿ったゲート端子の断面図である。 （ａ）は第１の実施形態に係る液晶表示装置の変形例に含まれるアクティブマトリクス基板に形成されたソース端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＨ－Ｈ線に沿ったソース端子の断面図である。 （ａ）は第１の実施形態に係る液晶表示装置の変形例に含まれるアクティブマトリクス基板に形成されたコンタクト部の構成を示す平面図であり、（ｂ）は（ａ）に示すＩ－Ｉ線に沿ったコンタクト部の断面図である。 （ａ）は、図４に示すゲート端子の変形例の構成を示す平面図であり、（ｂ）は（ａ）に示すＪ－Ｊ線に沿ったゲート端子の断面図である。 （ａ）は、図５に示すソース端子の変形例の構成を示す平面図であり、図（ｂ）は、（ａ）に示すＫ－Ｋ線に沿ったソース端子の断面図である。 （ａ）は図４に示すゲート端子に電流が流れる経路を示す図であり、（ｂ）は図２０に示すゲート端子に電流が流れる経路を示す図である。 図４に示すゲート端子の他の変形例の構成を示す図である。 （ａ）は本発明の第２の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成された画素の構成を示す拡大平面図であり、（ｂ）は（ａ）に示すＬ－Ｌ線に沿った画素の断面図である。 （ａ）は第２の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたゲート端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＭ－Ｍ線に沿ったゲート端子の断面図である。 （ａ）は第２の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたソース端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＮ－Ｎ線に沿ったソース端子の断面図である。 （ａ）は第２の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたコンタクト部の構成を示す平面図であり、（ｂ）は（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の断面図である。 本発明の第２の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板の製造工程を示すフローチャートである。 図２８に示す製造工程のうち、ゲート絶縁層・ソース層工程の詳細な製造工程を示すフローチャートである。 （ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素の工程断面図であり、（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子の工程断面図であり、（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子の工程断面図であり、（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の工程断面図である。 （ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素の工程断面図であり、（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子の工程断面図であり、（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子の工程断面図であり、（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の工程断面図である。 （ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素の工程断面図であり、（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子の工程断面図であり、（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子の工程断面図であり、（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の工程断面図である。 （ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素の工程断面図であり、（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子の工程断面図であり、（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子の工程断面図であり、（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の工程断面図である。 （ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素の工程断面図であり、（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子の工程断面図であり、（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子の工程断面図であり、（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部の工程断面図である。 （ａ）は本発明の第３の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成された画素の構成を示す拡大平面図であり、（ｂ）は（ａ）に示すＱ－Ｑ線に沿った画素の断面図である。 （ａ）は第３の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたゲート端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＲ－Ｒ線に沿ったゲート端子の断面図である。 （ａ）は第３の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたソース端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＳ－Ｓ線に沿ったソース端子の断面図である。 （ａ）は、第３の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板に形成されたコンタクト部の構成を示す平面図であり、（ｂ）は（ａ）に示すＴ－Ｔ線に沿ったコンタクト部の断面図である。 本発明の第３の実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板の製造工程を示すフローチャートである。 （ａ）は本発明の第４の実施形態に係るアクティブマトリクス方式の有機ＥＬ表示装置の構成を示す平面図であり、（ｂ）は（ａ）に示すＵ－Ｕ線に沿った有機ＥＬ表示装置の断面図である。 図４０に示す有機ＥＬ表示装置に含まれるアクティブマトリクス基板の構成を示す平面図である。 （ａ）は図４１に示すアクティブマトリクス基板に形成された画素の構成を示す拡大平面図であり、（ｂ）は（ａ）に示すＶ－Ｖ線に沿ったアクティブマトリクス基板の断面図であり、（ｃ）は（ａ）に示すＷ－Ｗ線に沿ったアクティブマトリクス基板の断面図である。 図４２に示す画素の等価回路である。 （ａ）は図４１に示すアクティブマトリクス基板に形成されたゲート端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＸ－Ｘ線に沿ったゲート端子の断面図である。 （ａ）は図４１に示すアクティブマトリクス基板に形成されたソース端子の構成を示す平面図であり、（ｂ）は（ａ）に示すＹ－Ｙ線に沿ったソース端子の断面図である。 （ａ）は図４１に示すアクティブマトリクス基板に形成されたコンタクト部の構成を示す平面図であり、（ｂ）は（ａ）に示すＺ－Ｚ線に沿ったコンタクト部の断面図である。 図４１に示すアクティブマトリクス基板の製造工程を示すフローチャートである。 テレビジョン受像機の構成を示すブロック図である。 図４８に示すテレビジョン受像機に含まれる表示装置の構成を示すブロック図である。
＜１．第１の実施形態＞
＜１．１　液晶表示装置の構成＞
　図１（ａ）は、本発明の第１の実施形態に係る液晶表示装置１０の構成を示す平面図であり、図１（ｂ）は、図１（ａ）に示すＡ－Ａ線に沿った液晶表示装置１０の断面図である。図１（ａ）および図１（ｂ）に示すように、液晶表示装置１０は、アクティブマトリクス基板１００と、対向基板１１と、接続用フィルム３、５と、複数のゲートドライバ７と、複数のソースドライバ８と、接続用フィルム５と電気的に接続された外部基板９とを備えている。アクティブマトリクス基板１００と対向基板１１とはシール材１２を用いて貼り合わされ、液晶パネル１５を構成する。
　ゲートドライバ７は接続用フィルム３上に配置され、ソースドライバ８は接続用フィルム５上に配置されている。ゲートドライバ７およびソースドライバ８は、接続用フィルム５に接続された外部基板９から受け取った信号に基づいて、アクティブマトリクス基板１００の各画素に形成されたＴＦＴを駆動するために必要な画像信号および制御信号を生成し、アクティブマトリクス基板１００に設けられたゲート端子部４内のゲート端子およびソース端子部６内のソース端子を介してＴＦＴに与える。
　なお、図１（ａ）および図１（ｂ）では記載を省略したが、アクティブマトリクス基板１００と対向基板１１との間には、液晶材料が挟持されている。また、対向基板１１のアクティブマトリクス基板１００と対向する側の面には、カラーフィルタ層、ブラックマトリクス層および共通電極が設けられている。液晶表示装置１０は、さらに偏光フィルム等の光学フィルム、バックライトユニット、その他の光学部品、回路部品、これらの部品を所定の位置に固定するためのベゼル等を備えているが、図１（ａ）および図１（ｂ）ではこれらの記載を省略する。
　液晶表示装置１０では、複数のゲートドライバ７は、アクティブマトリクス基板１００の両端部（図１（ａ）の左端部と右端部）に一列に配置されている。しかし、ゲートドライバ７は、アクティブマトリクス基板１００の一端部（図１（ａ）の左端部および右端部のいずれか一方）だけに配置されていてもよい。また、複数のソースドライバ８は、アクティブマトリクス基板１００の一端部（図１（ａ）の上端部）に一列に配置されている。しかし、ソースドライバ８は、アクティブマトリクス基板１００の両端部（図１（ａ）の上端部と下端部）に配置されていてもよい。
＜１．２　アクティブマトリクス基板の構成＞
　図２は、本実施形態の液晶表示装置１０に含まれるアクティブマトリクス基板１００の構成を示す平面図である。図２に示すように、アクティブマトリクス基板１００は、複数の画素２０が形成された表示領域１３と、表示領域１３の周囲を囲む周辺領域１４とを含む。なお、周辺領域１４には、表示領域１３を囲むようにシール材１２が配設されている。
　アクティブマトリクス基板１００のガラス基板（絶縁基板）１０１上には、ｍ（ｍは自然数）本の走査信号線ＧＬ１～ＧＬｍと、ｎ（ｎは自然数）本のデータ信号線ＳＬ１～ＳＬｎと、ｎ本の保持容量配線ＣＳＬ１～ＣＳＬｎと、ｍ×ｎ個の画素２０が配置されている。各画素２０は、走査信号線ＧＬｉとデータ信号線ＳＬｊとの各交差点の近くにそれぞれ配置されている。例えば、画素２０は、ｉ（１≦ｉ≦ｍの自然数）番目の走査信号線ＧＬｉと、ｊ（１≦ｊ≦ｎの自然数）番目のデータ信号線ＳＬｊと、ｊ番目の保持容量配線ＣＳＬｊとに対応する画素である。
　走査信号線ＧＬ１～ＧＬｍは、それらと同じ金属膜からなるゲート引出線２６を介して、透明金属膜からなる複数のゲート端子２５Ａとそれぞれ接続されている。データ信号線ＳＬ１～ＳＬｎは、それらと同じ金属膜からなるソース引出線６６を介して、透明金属膜からなる複数のソース端子６５Ａとそれぞれ接続されている。保持容量配線ＣＳＬ１～ＣＳＬｎは、コンタクト部５４Ａ（第１のコンタクト部）を介して、走査信号線ＧＬ１～ＧＬｍと同じ金属膜からなる保持容量配線幹５２に接続されている。保持容量配線幹５２は、その両端で、走査信号線ＧＬ１～ＧＬｍと同じ金属膜からなる保持容量配線幹引出線５６に接続され、保持容量配線幹引出線５６は、透明金属膜からなる保持容量配線端子５５Ａに接続されている。なお、保持容量配線端子５５Ａは、ソース端子６５Ａを数百～千数百本ずつまとめて配置した複数のソース端子部６のうち、保持容量配線幹引出線５６に近いソース端子部６だけに配置されている。
　次に、アクティブマトリクス基板１００に形成された画素２０の構成を詳細に説明する。図３（ａ）は、アクティブマトリクス基板１００に形成された画素２０の構成を示す拡大平面図であり、図３（ｂ）は、図３（ａ）に示すＢ－Ｂ線に沿った画素２０の断面図である。図３（ａ）および図３（ｂ）に示すように、画素２０は、スイッチング素子として機能するＴＦＴ１１０（第１の薄膜トランジスタ）と、画素電極１２３と、保持容量形成部５０とを含む。画素２０は、液晶材料によってバックライト光の透過率を変化させることにより、画像信号に応じたバックライト光を透過させる。なお、画素２０は、ｉ番目の走査信号線２１（ＧＬｉ）と、ｊ番目のデータ信号線６１（ＳＬｊ）とに対応して、それらの交点付近に設けられている。ｊ番目の保持容量配線５１（ＣＳＬｊ）は画素２０の中央付近を縦断するように配置されている。
　ＴＦＴ１１０は、ゲート電極１２１と、ゲート絶縁層１３１と、半導体層１４１と、チャネル保護層１５１（第１の保護層）と、ソース電極１６１と、ドレイン電極１６２とを含む。ゲート電極１２１は走査信号線２１（ＧＬｉ）から分岐して形成され、ソース電極１６１はデータ信号線６１（ＳＬｊ）から分岐して形成されている。半導体層１４１の上面はチャネル保護層１５１で覆われている。ソース電極１６１は、後述するように、半導体層１４１の左側の上面および側面と電気的に接続され、ドレイン電極１６２は、半導体層１４１の右側の上面および側面と電気的に接続されている。ドレイン電極１６２は、ドレイン引出線１６３を介して画素電極１２３と接続されている。画素電極１２３の表面が露出されるように、保持容量形成部５０を挟んでその両側のゲート絶縁層１３１に開口部１８５ａ、１８５ｂがそれぞれ設けられている。
　保持容量形成部５０は、ゲート絶縁層１３１を介して対向するように配置された保持容量配線５１（ＣＳＬｊ）と、電極１２４のうち保持容量配線５１と対向する部分とによって構成され、電極１２４と電気的に接続された画素電極１２３の電位を安定させる機能を有する。
　図３（ｂ）に示すように、走査信号線２１およびゲート電極１２１は、それぞれ上層２１ｂ、１２１ｂおよび下層２１ａ、１２１ａからなる２層構造である。下層２１ａ、１２１ａは、画素電極１２３と同じ透明金属膜により形成され、上層２１ｂ、１２１ｂは、電極１２４と同じ金属膜により形成されている。また、データ信号線６１、ソース電極１６１、ドレイン電極１６２、ドレイン引出線１６３、および保持容量配線５１は、同じ金属膜からなる。さらに、それらの上面には絶縁膜からなる保護層１７１（第２の保護層）が形成されている。これにより、ソース電極１６１、ドレイン電極１６２等の腐食耐性を高くすることができるので、アクティブマトリクス基板１００の信頼性を高くすることができる。
　また、半導体層１４１の上面には絶縁膜からなるチャネル保護層１５１が形成されている。なお、ＴＦＴ１１０のように、半導体層１４１の上面の一部を覆うようにソース電極１６１およびドレイン電極１６２が形成されているＴＦＴをトップコンタクト型のＴＦＴということがある。
　次に、アクティブマトリクス基板１００上に形成されたゲート端子２５Ａ、ソース端子６５Ａ、および、保持容量配線５１と保持容量配線幹５２とを電気的に接続するためのコンタクト部５４Ａの各構成について説明する。図４（ａ）はゲート端子２５Ａの構成を示す平面図であり、図４（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子２５Ａの断面図である。図４（ａ）および図４（ｂ）に示すように、ゲート端子２５Ａでは、ゲート端子電極２７はゲート引出線２６を介して走査信号線２１に電気的に接続されている。ゲート引出線２６は、走査信号線２１と同様に、下層２６ａおよび上層２６ｂからなる２層構造である。下層２６ａおよび上層２６ｂは、それぞれゲート電極１２１の下層１２１ａおよび上層１２１ｂと同じ金属膜からなる。ゲート端子電極２７は１層構造であり、ゲート電極１２１の下層１２１ａと同じ透明金属膜からなる。なお、ゲート引出線２６は、ゲート絶縁層１３１で覆われているが、ゲート端子電極２７は覆われていない。
　図５（ａ）はソース端子６５Ａの構成を示す平面図であり、図５（ｂ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子６５Ａの断面図である。図５（ａ）および図５（ｂ）に示すように、ソース端子６５Ａでは、ソース端子電極６７は、コンタクトホール６８を形成する接続層１６８を介してソース引出線６６と電気的に接続され、ソース引出線６６はデータ信号線６１に接続されている。ソース引出線６６はソース電極１６１と同じ金属膜からなる。接続層１６８は、上層１６８ｂおよび下層１６８ａからなる２層構造であり、それぞれゲート電極１２１の上層１２１ｂおよび下層１２１ａと同じ金属膜からなる。ソース端子電極６７は１層構造であり、ゲート電極１２１の下層１２１ａと同じ透明金属膜からなる。ソース引出線６６および接続層１６８は、コンタクトホール６８を除き、ゲート絶縁層１３１で覆われているが、ソース端子電極６７は覆われていない。
　図６（ａ）はコンタクト部５４Ａの構成を示す平面図であり、図６（ｂ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部５４Ａの断面図である。図６（ａ）および図６（ｂ）に示すように、保持容量配線５１は、ゲート絶縁層１３１に設けられたコンタクトホール５３を形成する接続層１５３を介して、保持容量配線幹５２と電気的に接続されている。保持容量配線幹５２は、上層５２ｂおよび下層５２ａからなる２層構造であり、それぞれゲート電極１２１の上層１２１ｂおよび下層１２１ａと同じ金属膜からなる。なお、保持容量配線端子５５Ａは、図４（ａ）および図４（ｂ）に示すゲート端子２５Ａにおいて、ゲート引出線２６を保持容量配線幹引出線５６に置き換え、ゲート端子電極２７を保持容量端子電極に置き換えるだけでよいので、保持容量配線端子５５Ａの構成を示す図およびその説明を省略する。
＜１．３　アクティブマトリクス基板の製造方法＞
　アクティブマトリクス基板１００の製造方法について説明する。アクティブマトリクス基板１００に形成されたＴＦＴ１１０のチャネルとなる半導体層１４１は、例えば、インジウム・ガリウム・亜鉛酸化物（ＩＧＺＯ）等の酸化物半導体膜からなる。走査信号線２１およびゲート電極１２１は、例えば、ガラス基板１０１上に成膜されたインジウム・錫酸化物（ＩＴＯ）膜と、ＩＴＯ膜の表面に、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜、チタン膜の順に積層されたＴｉ／Ａｌ／Ｔｉ積層膜とからなる。データ信号線６１、ソース電極１６１、ドレイン電極１６２、および保持容量配線５１は、例えば、ガラス基板１０１側からＴｉ膜、Ａｌ膜の順に積層されたＡｌ／Ｔｉ積層膜からなる。
　図７は、アクティブマトリクス基板１００の製造工程を示すフローチャートである。図７に示すように、アクティブマトリクス基板１００の製造工程は、画素電極層・ゲート層工程Ｓ１００、ゲート絶縁層・半導体層工程Ｓ１１０、およびソース層工程Ｓ１２０の３つの工程を含む。後述するように、各工程には、フォトリソグラフィ工程が１回ずつ含まれるので、アクティブマトリクス基板１００を製造するために、合計３枚のフォトマスクが使用される。図８は、図７に示すアクティブマトリクス基板１００の製造工程のうち、ゲート絶縁層・半導体層工程Ｓ１１０の詳細な製造工程を示すフローチャートである。
　図９～図１４は、アクティブマトリクス基板１００の製造工程を示す工程断面図である。図９～図１４の各（ａ）は図３（ａ）に示すＢ－Ｂ線に沿った画素２０の工程断面図であり、図９～図１４の各（ｂ）は図４（ａ）に示すＣ－Ｃ線に沿ったゲート端子２５Ａの工程断面図であり、図９～図１４の各（ｃ）は図５（ａ）に示すＤ－Ｄ線に沿ったソース端子６５Ａの工程断面図であり、図９～図１４の各（ｄ）は図６（ａ）に示すＥ－Ｅ線に沿ったコンタクト部５４Ａの工程断面図である。
　まず、図７に示す画素電極層・ゲート層工程Ｓ１００について、図９（ａ）～図９（ｄ）を参照して説明する。ガラス基板１０１上に、アルゴン（Ａｒ）ガスを用いたスパッタリング法により、例えばゲート電極１２１の下層１２１ａになるＩＴＯ膜（図示しない）を成膜し、次にゲート電極１２１の上層１２１ｂになるＴｉ／Ａｌ／Ｔｉ積層膜（図示しない）を連続して成膜する。ＩＴＯ膜の膜厚は例えば１００ｎｍとする。Ｔｉ／Ａｌ／Ｔｉ積層膜の各膜の膜厚は、ガラス基板１０１側から順に、３０ｎｍ、２００ｎｍ、１５０ｎｍとする。また、これらの膜の成膜時のガラス基板１０１の温度は例えば１００～２００℃とする。なお、ＩＴＯ膜とＴｉ／Ａｌ／Ｔｉ積層膜とを合わせて、ゲート金属膜ということがある。
　次に、フォトリソグラフィ法を用いて、Ｔｉ／Ａｌ／Ｔｉ積層膜上にレジストパターン（図示しない）を形成し、レジストパターンをマスクとしてＴｉ／Ａｌ／Ｔｉ積層膜、透明金属膜の順にエッチングする。これにより、走査信号線２１、ゲート電極１２１、加工層４１～４４を形成する。ここで、走査信号線２１、ゲート電極１２１、および加工層４１～４４はいずれも２層構造であって、それぞれの下層２１ａ、１２１ａ、４１ａ～４４ａはＩＴＯ膜からなり、上層２１ｂ、１２１ｂ、４１ｂ～４４ｂはＴｉ／Ａｌ／Ｔｉ積層膜からなる。なお、加工層４１を第１の加工層、加工層４２を第２の加工層、加工層４３を第３の加工層ということがある。
　Ｔｉ／Ａｌ／Ｔｉ積層膜のエッチングには、例えば、塩素（Ｃｌ２）ガス、三塩化ホウ素（ＢＣｌ３）ガス、アルゴンガス等のガスを適宜組み合わせたドライエッチング法を使用する。ＩＴＯ膜のエッチングには、塩化第二鉄（ＦｅＣｌ3）水溶液またはシュウ酸（ＨＯＯＣ－ＣＯＯＨ）水溶液をエッチャントとするウエットエッチング法を使用する。なお、ＩＴＯ膜をエッチングするために使用されるエッチャントの液温は例えば２０～４０℃とする。また、Ｔｉ／Ａｌ／Ｔｉ積層膜を、フッ化水素酸（ＨＦ）と硝酸（ＨＮＯ3）とを含むエッチャントを用いてエッチングしてもよく、また同じエッチャントを用いてＴｉ／Ａｌ／Ｔｉ積層膜とＩＴＯ膜を連続してエッチングしてもよい。ここまでの工程を第１の工程ということがある。
　次に、ゲート絶縁層・半導体層工程Ｓ１１０について説明する。ゲート絶縁層・半導体層工程Ｓ１１０は、図８に示すように、成膜・レジストパターン形成工程Ｓ１１１、第１のエッチング工程Ｓ１１２、アッシング・第２のエッチング工程Ｓ１１３、および剥離工程Ｓ１１４を含む。
　まず、成膜・レジストパターン形成工程Ｓ１１１について、図１０（ａ）～図１０（ｄ）を参照して説明する。プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン（ＳｉＮｘ）膜（図示しない）と酸化シリコン（ＳｉＯｘ）膜（図示しない）を連続して成膜する。窒化シリコン膜の成膜には、シラン（ＳｉＨ４）、アンモニア（ＮＨ３）、水素（Ｈ２）および窒素（Ｎ２）ガス等が使用され、酸化シリコン膜の成膜には、シランおよび一酸化二窒素（Ｎ２Ｏ）ガス等が使用される。これにより、ＳｉＯｘ／ＳｉＮｘ積層膜からなる絶縁膜１３６（第１の絶縁膜）を成膜する。なお、窒化シリコン膜の膜厚を例えば３２５ｎｍ、酸化シリコン膜の膜厚を５０ｎｍとする。また、これらの膜の成膜時のガラス基板１０１の温度は例えば２００～３００℃とする。
　絶縁膜１３６上に、アルゴンガスを用いたスパッタリング法を用いて非晶質の酸化物半導体膜１４６を成膜する。酸化物半導体膜１４６の膜厚を例えば５０ｎｍとする。酸化物半導体膜１４６としてＩＧＺＯ膜を成膜する場合、スパッタリング用ターゲットには、インジウム酸化物（Ｉｎ２Ｏ３）、ガリウム酸化物（Ｇａ２Ｏ３）、亜鉛酸化物（ＺｎＯ）からなる混合物の焼結体が使用される。ＩＧＺＯ膜に含まれるインジウム、ガリウム、亜鉛の組成比（原子数比）は、次式（１）に示すように同じ比率になるように調整する。
　　　　インジウム：ガリウム：亜鉛＝１：１：１…（１）
ＩＧＺＯ膜の成膜時のガラス基板１０１の温度は例えば１００～２００℃とする。なお、ＩＧＺＯ膜の膜厚および組成比は、式（１）に示す範囲に限定されず、インジウム、ガリウム、亜鉛の組成比（原子数比）は互いに異なる比率であってもよい。
　酸化物半導体膜１４６上に、シランおよび一酸化二窒素等のガスを用いたプラズマＣＶＤ法により、酸化シリコン膜からなる絶縁膜１５６（第２の絶縁膜）を成膜する。絶縁膜１５６の膜厚は例えば１５０ｎｍとする。絶縁膜１５６を成膜するときのガラス基板１０１の温度は例えば２００～３００℃とする。ここまでの工程を第２の工程ということがある。
　フォトリソグラフィ法を用いて、絶縁膜１５６上にレジストパターン１８１を形成する。レジストパターン１８１は、１枚の石英基板上に透過パターン、半透過パターンおよび非透過パターンが形成されたグレートーンマスクまたはハーフトーンマスクを用いてレジスト膜を露光することにより形成される。これにより、絶縁膜１５６上に、非透過パターンによって露光光が遮られることにより形成された厚いレジストパターン１８１ａ（第２のレジストパターン）と、半透過パターンを透過した露光光によって形成された薄いレジストパターン１８１ｂ（第１のレジストパターン）とを含むレジストパターン１８１が形成される。このように、グレートーンマスクまたはハーフトーンマスクを用いれば、厚いレジストパターン１８１ａと薄いレジストパターン１８１ｂとを含むレジストパターン１８１を１回のフォトリソグラフィ工程で形成することができるので、アクティブマトリクス基板１００の製造コストを低減することができる。
　厚いレジストパターン１８１ａは、後述するＴＦＴ１１０のチャネル保護層１５１が形成されるべき領域に形成される。薄いレジストパターン１８１ｂは後述する半導体層１４１のうちチャネル保護層１５１からはみ出す部分が形成されるべき領域、保持容量形成部５０が形成されるべき領域等、後述するゲート絶縁層１３１が残されるべき領域に形成される。
　次に、第１のエッチング工程Ｓ１１２について、図１１（ａ）～図１１（ｄ）を参照して説明する。第１のエッチング工程Ｓ１１２では、厚いレジストパターン１８１ａおよび薄いレジストパターン１８１ｂをマスクとして、絶縁膜１５６、酸化物半導体膜１４６、絶縁膜１３６を順にエッチングする。絶縁膜１５６および絶縁膜１３６のエッチングには、例えば四塩化炭素（ＣＦ４）ガス、酸素（Ｏ２）ガス等のガスを適宜組み合わせたドライエッチング法を使用する。酸化物半導体膜１４６のエッチングには、シュウ酸を含むエッチャント、または、リン酸、酢酸、硝酸等を含むエッチャントを用いたウエットエッチング法を使用する。なお、酸化物半導体膜１４６のエッチングには、ウエットエッチング法の代わりに、例えば四塩化炭素ガス、酸素ガス、アルゴンガス等のガスを適宜組み合わせたドライエッチング法を使用してもよい。
　これらのエッチングにより、絶縁膜１３６からゲート絶縁層１３１が形成されるとともに、画素電極１２３の表面が露出される。ゲート端子２５Ａでは、加工層４２の下層４２ａおよび上層４２ｂからゲート引出線２６が形成され、下層４２ａからゲート端子電極２７が形成される。ソース端子６５Ａでは、加工層４３の下層４３ａの表面に到達するコンタクトホール６８が開孔される。また、下層４３ａおよび上層４３ｂから接続層１６８を構成する下層１６８ａおよび上層１６８ｂがそれぞれ形成され、下層４３ａからソース端子電極６７が形成される。コンタクト部５４Ａでは、保持容量配線幹５２と接続された接続層１５３の下層１５３ａの表面に到達するコンタクトホール５３が開孔され、加工層４４の下層４４ａおよび上層４４ｂから接続層１５３を構成する下層１５３ａおよび上層１５３ｂがそれぞれ形成される。
　次に、アッシング・第２のエッチング工程Ｓ１１３について、図１２（ａ）～図１２（ｄ）を参照して説明する。アッシング・第２のエッチング工程Ｓ１１３では、レジストパターン１８１のハーフアッシングを行うことによって、薄いレジストパターン１８１ｂを除去し、厚いレジストパターン１８１ａを残す。ハーフアッシングは、四塩化炭素ガスと酸素ガスを組み合わせたガスを用いて行う。
　次に、残された厚いレジストパターン１８１ａをマスクとして、ドライエッチング法により絶縁膜１５６および酸化物半導体膜１４６をエッチングする。これにより、チャネル保護層１５１および半導体層１４１が形成される。また、ゲート端子２５Ａ、ソース端子６５Ａおよびコンタクト部５４Ａでは、絶縁膜１５６および酸化物半導体膜１４６が除去され、ゲート絶縁層１３１の表面が露出される。
　なお、エッチングによって形成されたチャネル保護層１５１の形状は、半導体層１４１の形状よりも小さくなる。このため、半導体層１４１の周辺部がチャネル保護層１５１の周囲にはみ出す。半導体層１４１の周辺部がはみ出すようにする製造方法の詳細については後述する。
　剥離工程Ｓ１１４では、図１３（ａ）～図１３（ｄ）に示すように、有機アルカリを含む剥離液を用いて厚いレジストパターン１８１ａを剥離する。ここまでの工程を第３の工程ということがある。
　ソース層工程Ｓ１２０について、図１４（ａ）～図１４（ｄ）を参照して説明する。まずアルゴンガスを用いたスパッタリング法により、ガラス基板１０１の全体を覆うように、Ｔｉ／Ａｌ積層膜からなるソース金属膜１６６を成膜する。ソース金属膜１６６を構成するチタン膜の膜厚は２００ｎｍであり、アルミニウム膜の膜厚は３０ｎｍである。なお、ソース金属膜１６６の成膜時のガラス基板１０１の温度は例えば１００～２００℃とする。次に、ソース金属膜１６６上に、プラズマＣＶＤ法を用いて保護膜１７６を成膜する。次に、保護膜１７６上に、フォトリソグラフィ法を用いてレジストパターン１８３（第３のレジストパターン）を形成する。レジストパターン１８３は、データ信号線６１、ソース電極１６１、ドレイン電極１６２、ドレイン引出線１６３、保持容量配線５１が形成されるべき領域上、および、ソース端子６５Ａのソース引出線６６が形成されるべき領域上に形成される。
　レジストパターン１８３をマスクとして、保護膜１７６、ソース金属膜１６６の順にエッチングする。これにより、図３（ｂ）に示すように、保護膜１７６から保護層１７１が形成され、ソース金属膜１６６からデータ信号線６１、ソース電極１６１、ドレイン電極１６２、ドレイン引出線１６３、保持容量配線５１、ソース引出線６６、保持容量配線５１が形成される。また、画素電極１２３、ゲート端子電極２７およびソース端子電極６７の表面が露出される。なお、保護膜１７６のエッチングには、例えば、四フッ化炭素ガス、酸素ガス等のガスを適宜組み合わせたドライエッチング法を使用する。ソース金属膜１６６のエッチングには、例えば、塩素ガス、三塩化ホウ素ガス、アルゴンガス等のガスを適宜組み合わせたドライエッチング法を使用する。さらに、有機アルカリを含む剥離液を用いてレジストパターン１８３を剥離する。ここまでの工程を第４の工程ということがある。このようにして、図３～図６に示すアクティブマトリクス基板１００が製造される。
　次に、アッシング・第２のエッチング工程Ｓ１１３の第２のエッチングによって、半導体層１４１の周辺部がチャネル保護層１５１のエッジからはみ出す理由を説明する。図１５（ａ）～図１５（ｅ）は、図１２に示すチャネル保護層１５１および半導体層１４１をドライエッチング法によって形成するときの形状の変化を示す工程断面図である。図１５（ａ）に示すように、ゲート絶縁層１３１上に積層された酸化物半導体膜１４６および絶縁膜１５６をエッチングするために、薄いレジストパターン（図示しない）をハーフアッシングによって除去する。これにより、絶縁膜１５６上に厚いレジストパターン１８１ａだけが残る。残された厚いレジストパターン１８１ａは、ハーフアッシングによって膜厚が減少している。
　図１５（ｂ）に示すように、厚いレジストパターン１８１ａをマスクとして、ドライエッチング法により、絶縁膜１５６、酸化物半導体膜１４６の順にエッチングし、チャネル保護層１５１および半導体層１４１を形成する。
　図１５（ｃ）に示すように、厚いレジストパターン１８１ａの表面をわずかに除去するためのアッシングを行う。これにより、厚いレジストパターン１８１ａは、膜厚が薄くなるとともに、形状が小さくなったレジストパターン１８２になり、レジストパターン１８２の周囲にはチャネル保護層１５１の表面が露出する。
　図１５（ｄ）に示すように、レジストパターン１８２をマスクにして、さらにチャネル保護層１５１をエッチングする。これにより、チャネル保護層１５１は、小さくなったレジストパターン１８２と同じ大きさのチャネル保護層１５２になる。この結果、半導体層１４１の周辺部がチャネル保護層１５２エッジからはみ出すので、半導体層１４１とチャネル保護層１５２との間に段差が形成され、それらは階段状に積層される。
　図１５（ｅ）に示すように、レジストパターン１８２を剥離する。そして、チャネル保護層１５２の左上面から左側に延びるソース電極１６１と、チャネル保護層１５２の右上面から右側に延びるドレイン電極１６２を形成する。この場合、図１５（ｅ）の太線で示すように、ソース電極１６１は半導体層１４１の左側面および左上面と電気的に接続され、ドレイン電極１６２は半導体層１４１の右側面および右上面と電気的に接続される。これにより、ソース電極１６１およびドレイン電極１６２と半導体層１４１との電気的接続の信頼性を高くすることができる。また、段差を形成するためのフォトリソグラフィ工程を新たに追加する必要がないので、アクティブマトリクス基板１００の製造コストを低減することができる。
　また、図１５（ｂ）に示すエッチングでは、厚いレジストパターン１８１ａと、絶縁膜１５６と、酸化物半導体膜１４６のエッチング速度はほぼ同じであるとした。しかし、図１５（ｂ）に示すエッチングにおいて、厚いレジストパターン１８１ａ、絶縁膜１５６、酸化物半導体膜１４６の順にエッチング速度が遅くなるような条件でエッチングを行えば、図１５（ｃ）および図１５（ｄ）の工程を省略できる。これにより、半導体層１４１とチャネル保護層１５１との間の段差をより簡略に形成することができるので、アクティブマトリクス基板１００の製造コストをより一層低減することができる。
　なお、以下に説明する各実施形態でも、本実施形態の場合と同様に、チャネル保護層が半導体層よりも小さくなることによって、ソース電極およびドレイン電極は半導体層の側面だけではなく、その上面とも電気的に接続されている。しかし、以下では、簡略化のために、チャネル保護層は半導体層と同じ大きさであるとして説明する。
＜１．４　効果＞
　ゲート絶縁層・半導体層工程Ｓ１１０では、厚いレジストパターン１８１ａと薄いレジストパターン１８１ｂをマスクとしてエッチングし、ゲート端子電極２７と、ソース端子電極６７と、画素電極１２３と、保持容量配線幹５２のコンタクトホール５３を形成する。次に、薄いレジストパターン１８１ｂを除去した後に、残された厚いレジストパターン１８１ａをマスクとしてエッチングし、ＴＦＴ１１０の半導体層１４１と、半導体層１４１の上面にチャネル保護層１５１を形成する。さらに、ソース層工程Ｓ１２０では、レジストパターン１８３をマスクとしてエッチングし、ソース電極１６１と、ドレイン電極１６２と、ドレイン引出線１６３と、ソース引出線６６と、データ信号線６１と、コンタクトホール５３で保持容量配線幹５２と接続された保持容量配線５１を形成する。このように、各工程におけるレジストパターンの形成回数をそれぞれ１回ずつにしても、画素電極１２３を含む必要な構成要素を形成することができる。これにより、製造工程の中でも特に多くの製造設備を必要とするフォトリソグラフィ工程の回数を少なくすることができるので、アクティブマトリクス基板１００の製造コストを低減することができる。
＜１．５　変形例＞
　上記アクティブマトリクス基板１００の変形例であるアクティブマトリクス基板２００について説明する。図１６（ａ）は、アクティブマトリクス基板２００に形成された画素２０の構成を示す拡大平面図であり、図１６（ｂ）は、図１６（ａ）に示すＦ－Ｆ線に沿った画素２０の断面図である。図１７（ａ）は、図４に示すゲート端子２５Ａの変形例であるゲート端子２５Ｂの構成を示す平面図であり、図１７（ｂ）は図１７（ａ）に示すＧ－Ｇ線に沿ったゲート端子２５Ｂの断面図である。図１８（ａ）は、図５に示すソース端子６５Ａの変形例であるソース端子６５Ｂの構成を示す平面図であり、図１８（ｂ）は図１８（ａ）に示すＨ－Ｈ線に沿ったソース端子６５Ｂの断面図である。図１９（ａ）は、図６に示すコンタクト部５４Ａの変形例であるコンタクト部５４Ｂ（第１のコンタクト部）の構成を示す平面図であり、図１９（ｂ）は図１９（ａ）に示すＩ－Ｉ線に沿ったコンタクト部５４Ｂの断面図である。図１６～１９に示すように、アクティブマトリクス基板２００では、アクティブマトリクス基板１００と異なり、ソース電極１６１、ドレイン電極１６２等の表面に保護層１７１が設けられていない。そこで、保護層１７１が設けられていないアクティブマトリクス基板２００の構成を説明する。なお、図１６～図１９に示す構成要素のうち、図３～図６に示す構成要素と同じ構成要素については同じ参照符号を付して、その説明を省略する。
　アクティブマトリクス基板２００の表面に保護層１７１が設けられていないので、データ信号線６１、ドレイン引出線１６３、保持容量配線５１、ソース引出線６６、およびＴＦＴ２１０（第１の薄膜トランジスタ）のソース電極１６１とドレイン電極１６２の表面は露出している。そこで、これらの配線の腐食耐性を確保するために、これら配線の最上層に腐食耐性が比較的高いチタン層またはチタンを主成分とする金属層を配置することが好ましい。具体的には、これらの配線を、Ｔｉ／Ａｌ／Ｔｉ積層膜、Ｔｉ／Ａｌ積層膜、Ｔｉ／Ｃｕ／Ｔｉ積層膜、Ｔｉ／Ａｌ積層膜のいずれかを用いて形成することが好ましい。これにより、アクティブマトリクス基板２００の信頼性を高くすることができる。また、腐食を防止するための保護層１７１を形成する必要がないので、アクティブマトリクス基板２００の製造コストを低減することができる。
　また、他の変形例として、図４に示すゲート端子２５Ａおよび図５に示すソース端子６５Ａの代わりに、次に説明するゲート端子およびソース端子を用いてもよい。図２０（ａ）は、図４に示すゲート端子２５Ａの変形例であるゲート端子２５Ｃの構成を示す平面図であり、図２０（ｂ）は、図２０（ａ）に示すＪ－Ｊ線に沿ったゲート端子２５Ｃの断面図である。図２１（ａ）は、図５に示すソース端子６５Ａの変形例であるソース端子６５Ｃの構成を示す平面図であり、図２１（ｂ）は、図２１（ａ）に示すＫ－Ｋ線に沿ったソース端子６５Ｃの断面図である。
　図４に示すゲート端子２５Ａでは、ゲート端子電極２７はＩＴＯ等の透明金属膜のみによって形成されているので、電気抵抗が高くなりやすい。このため、図３に示すアクティブマトリクス基板１００を液晶テレビのような大型の表示装置に用いた場合に表示品位が低下する可能性がある。そこで、ゲート端子２５Ｃでは、透明金属膜からなるゲート端子電極２７の周囲を導電層２８（第１の導電層）で囲む。導電層２８は、ゲート電極１２１の上層１２１ｂと同様に、Ｔｉ／Ａｌ／Ｔｉ膜からなるので導電率が高い。このような導電層２８を設けることにより、ゲート端子２５Ｃの電気抵抗を補助的に下げることができる。これにより、ゲート端子２５Ｃでは、異方性導電フィルム（ＡＣＦ）等を介して外部基板９から入力される電気信号の波形劣化が抑えられる。このようなゲート端子２５Ｃを有するアクティブマトリクス基板を液晶テレビのような大型の表示装置に用いれば、表示品位の低下を防止することができる。
　ソース端子６５Ｃでも同様に、ＩＴＯのみからなるソース端子電極６７の周囲を導電層６９で囲む。導電層６９（第１の導電層）は、導電層２８と同様にＴｉ／Ａｌ／Ｔｉ膜からなるので導電率が高い。これにより、ゲート端子２５Ｃの場合と同様に、ソース端子６５Ｃでも、ＡＣＦ等を介して入力される外部基板９から入力される電気信号の波形劣化が抑えられ、大型の表示装置に用いれば表示品位の低下を防止することができる。なお、ゲート端子電極２７の周囲に形成された導電層２８、ソース端子電極６７の周囲に形成された導電層６９はゲート絶縁層１３１で覆われている。このため、導電層２８、および導電層６９の信頼性が確保されている。
　次に、ゲート端子２５Ｃのゲート端子電極２７の周囲に導電層２８を形成することにより、ＡＣＦ等を介して外部基板９から入力される電気信号の波形劣化が抑えられる理由を説明する。図２２（ａ）は、ゲート端子電極２７の周囲に導電層２８を形成しなかったゲート端子２５Ａに電流が流れる経路を示す図であり、図２２（ｂ）は、ゲート端子電極２７の周囲に導電層２８を形成したゲート端子２５Ｃに電流が流れる経路を示す図である。
　図２２（ａ）に示すように、ＡＣＦに含まれる導電粒子とゲート端子電極２７との接続点Ｐとする。この場合、外部基板９から与えられる電流は、ゲート引出線２６に向かって矢印の方向に流れる。しかし、ゲート端子電極２７は透明金属膜のみからなるので、その抵抗値は非常に高い。このため、電気信号の波形が劣化する。
　次に、図２２（ｂ）に示すように、ゲート端子電極２７の周囲に導電層２８を形成する。ＡＣＦに含まれる導電粒子とゲート端子電極２７との接続点Ｐの位置は、図２２（ａ）に示す場合と同じであるとする。この場合、抵抗値が最も低い経路は、矢線で示す経路である。すなわち、接続点Ｐと、接続点Ｐから最も近い導電層２８の位置Ｑとを直線で結び、さらに位置Ｑから導電層２８に沿ってゲート引出線２６に至る経路である。そこで、外部基板９から与えられる電流が、このような抵抗値が最も低い経路を通って流れれば、電気信号の波形劣化を防止することができる。なお、導電層２８の導電率は透明金属膜の導電率の１／１０～１／１００であるので、位置Ｐから位置Ｑに至る経路のようにゲート引出線２６から遠ざかるような経路が含まれていても、実質的な抵抗値はほぼ同じである。また、ここではゲート端子２５Ｃについて説明したが、ソース端子６５Ｃの場合も同様である。
　また、ゲート端子２５Ａの他の変形例を説明する。図２３は、ゲート端子２５Ａの他の変形例であるゲート端子２５Ｄを示す図である。図２３に示すように、ゲート端子２５Ｄでは、ゲート端子電極２７の周囲に導電層２８を形成するだけでなく、さらにその内部に、周囲の導電層２８と電気的に接続された格子状の導電層２９（第２の導電層）を形成する。これにより、ＡＣＦに含まれる導電粒子とゲート端子電極２７との接続点Ｐから導電層２９までの距離をより短くすることができるので、電流が流れる経路の抵抗値をより低くすることができる。導電層２９の形状を格子状にすることにより、電流がより一層流れやすくなり、外部基板９から入力される電気信号の波形劣化がより一層抑えられる。なお、ここではゲート端子２５Ｄを例に挙げて説明したが、ソース端子の場合も同様である。
＜２．第２の実施形態＞
　本発明の第２の実施形態に係る液晶表示装置の構成は、図１（ａ）および図１（ｂ）に示す液晶表示装置１０の構成と同じであるため、図およびその説明を省略する。
＜２．１　アクティブマトリクス基板の構成＞
　本実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板３００の構成は、図２に示すアクティブマトリクス基板１００と実質的に同じであるため、図およびその説明を省略する。
　アクティブマトリクス基板３００に形成された画素２０の構成を詳細に説明する。図２４（ａ）は、アクティブマトリクス基板３００に形成された画素２０の構成を示す拡大平面図であり、図２４（ｂ）は、図２４（ａ）に示すＬ－Ｌ線に沿った画素２０の断面図である。図２４（ａ）に示すアクティブマトリクス基板３００の構成要素のうち、図３（ａ）に示すアクティブマトリクス基板１００の構成要素と同じ構成要素については、同じ参照符号を付し、異なる構成要素を中心に説明する。
　アクティブマトリクス基板３００では、アクティブマトリクス基板１００と異なり、ＴＦＴ３１０（第１の薄膜トランジスタ）の半導体層３４１はソース電極３６１とドレイン電極３６２とに挟まれたゲート絶縁層１３１上に形成され、半導体層３４１の下面は、ソース電極３６１およびドレイン電極３６２の上面と電気的に接続されている。半導体層３４１の上面は保護層３５１（第３の保護層）で覆われている。なお、ＴＦＴ３１０のように、ソース電極３６１およびドレイン電極３６２の上面に半導体層３４１を設けたＴＦＴをボトムコンタクト型のＴＦＴということがある。
　アクティブマトリクス基板１００では、画素電極１２３はドレイン引出線１６３と直接接続されていた。しかし、本実施形態では、画素電極３２３は、半導体層３４１と同じ層からなる接続電極３４３（第１の接続電極）を介してドレイン引出線３６３と電気的に接続されている。接続電極３４３は保護層３５１で覆われている。
　図２５（ａ）は、図４に示すゲート端子２５Ａの変形例であるゲート端子２５Ｅの構成を示す平面図であり、図２５（ｂ）は、図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子２５Ｅの断面図である。図２５（ａ）および図２５（ｂ）に示すように、ゲート端子２５Ｅは、図４（ａ）および図４（ｂ）に示すゲート端子２５Ａと同じ構成であるので、同じ参照符号を付してその説明を省略する。
　図２６（ａ）は、図５に示すソース端子６５Ａの変形例であるソース端子６５Ｅの構成を示す平面図であり、図２６（ｂ）は、図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子６５Ｅの断面図である。図５（ａ）および図５（ｂ）に示すソース端子６５Ａでは、ソース端子電極６７は、コンタクトホール６８を有する接続層１６８を介してソース引出線６６と電気的に接続されていた。しかし、本実施形態のソース端子６５Ｅでは、図２６（ａ）および図２６（ｂ）に示すように、ソース引出線６６は接続電極３４４（第２の接続電極）と電気的に接続され、接続電極３４４は接続層１６８と電気的に接続されている。これにより、ソース引出線６６は、ソース端子電極６７と電気的に接続される。なお、ソース引出線６６はソース電極３６１と同じ工程で形成され、ソース金属膜からなる。接続電極３４４は半導体層３４１と同じ工程で形成され、酸化物半導体膜からなる。また、接続電極３４４は保護層３５１により覆われているが、ソース端子電極６７は覆われていない。
　図２７（ａ）は、図６に示すコンタクト部５４Ａの変形例であるコンタクト部５４Ｅの構成を示す平面図であり、図２７（ｂ）は、図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部５４Ｅの断面図である。図６（ａ）および図６（ｂ）に示すコンタクト部５４Ａでは、保持容量配線５１は、コンタクトホール５３を有する接続層１５３を介して保持容量配線幹５２と電気的に接続されていた。しかし、本実施形態のコンタクト部５４Ｅ（第１のコンタクト部）では、図２７（ａ）および図２７（ｂ）に示すように、保持容量配線５１は接続電極３４５と電気的に接続され、接続電極３４５は接続層１５３と電気的に接続されている。これにより、保持容量配線５１は保持容量配線幹５２と電気的に接続される。保持容量配線５１はソース電極３６１と同じ工程で形成され、ソース金属膜からなる。接続電極３４５は半導体層３４１と同じ工程で形成され、酸化物半導体膜からなる。また、接続電極３４５は保護層３５１で覆われている。なお、保持容量配線端子は、図２５（ａ）および図２５（ｂ）に示すゲート端子２５Ｅのゲート引出線２６を保持容量配線幹引出線５６に置き換え、ゲート端子電極２７を保持容量配線端子電極に置き換えるだけでよいので、保持容量配線端子の構成を示す図およびその説明を省略する。
＜２．２　アクティブマトリクス基板の製造方法＞
　アクティブマトリクス基板３００の製造方法について説明する。図２８は、アクティブマトリクス基板３００の製造工程を示すフローチャートであり、図２９は、図２８に示す製造工程のうち、ゲート絶縁層・ソース層工程Ｓ３１０の詳細な製造工程を示すフローチャートである。図２８に示すように、アクティブマトリクス基板３００の製造工程は、画素電極層・ゲート層工程Ｓ１００、ゲート絶縁層・ソース層工程Ｓ３１０、および、半導体層工程Ｓ３２０の３つの工程を含む。各工程には、第１の実施形態の場合と同様に、フォトリソグラフィ工程が１回ずつ含まれるので、アクティブマトリクス基板３００を製造するために、合計３枚のフォトマスクが使用される。なお、図２８では、図７に示すゲート絶縁層・半導体層工程Ｓ１１０の代わりにゲート絶縁層・ソース層工程Ｓ３１０が設けられ、またソース層工程Ｓ１２０の代わりに半導体層工程Ｓ３２０が設けられている。そこで、以下の説明では、画素電極層・ゲート層工程Ｓ１００については簡単に説明し、ゲート絶縁層・ソース層工程Ｓ３１０、および、半導体層工程Ｓ３２０について説明する。
　図３０～図３４は、アクティブマトリクス基板３００の製造工程を示す工程断面図である。図３０～図３４の各（ａ）は図２４（ａ）に示すＬ－Ｌ線に沿った画素２０の工程断面図であり、図３０～図３４の各（ｂ）は図２５（ａ）に示すＭ－Ｍ線に沿ったゲート端子２５Ｅの工程断面図であり、図３０～図３４の各（ｃ）は図２６（ａ）に示すＮ－Ｎ線に沿ったソース端子６５Ｅの工程断面図であり、図３０～図３４の各（ｄ）は図２７（ａ）に示すＰ－Ｐ線に沿ったコンタクト部５４Ｅの工程断面図である。
　画素電極層・ゲート層工程Ｓ１００では、第１の実施形態の場合と同様にして、ガラス基板１０１上に走査信号線２１、ゲート電極１２１、加工層４１～４４を形成する。ここで、走査信号線２１、ゲート電極１２１、および、加工層４１～４４はいずれも２層構造であって、それぞれの下層２１ａ、１２１ａ、４１ａ～４４ａはＩＴＯ膜からなり、上層２１ｂ、１２１ｂ、４１ｂ～４４ｂはＴｉ／Ａｌ／Ｔｉ積層膜からなる。ここまでの工程を第１の工程ということがある。
　次に、走査信号線２１、ゲート電極１２１等を覆うように、窒化シリコン膜と酸化シリコン膜とを連続して成膜し、絶縁膜１３６を形成する。なお、窒化シリコン膜および酸化シリコン膜の成膜時の原料ガス、膜厚およびガラス基板１０１の温度は、第１の実施形態の場合と同じであるので、それらの説明を省略する。
　次に、ゲート絶縁層・ソース層工程Ｓ３１０について説明する。ゲート絶縁層・ソース層工程Ｓ３１０は、図２９に示すように、成膜・レジストパターン膜形成工程Ｓ３１１、第１のエッチング工程Ｓ３１２、アッシング・第２のエッチング工程Ｓ３１３、および剥離工程Ｓ３１４を含む。
　成膜・レジストパターン膜形成工程Ｓ３１１では、図３０（ａ）～図３０（ｄ）に示すように、絶縁膜１３６上にソース金属膜３６６を形成する。ソース金属膜３６６は、Ａｌ／Ｔｉ積層膜からなる。なお、ソース金属膜３６６の成膜方法、膜厚およびガラス基板１０１の温度は、第１の実施形態の場合と同じであるため、それらの説明を省略する。ここまでの工程を第２の工程ということがある。
　フォトリソグラフィ法を用いてソース金属膜３６６上にレジストパターン３８１を形成する。レジストパターン３８１は、第１の実施形態の場合と同様に、グレートーンマスクまたはハーフトーンマスクを用いて露光することにより形成される。これにより、ソース金属膜３６６上に、厚いレジストパターン３８１ａ（第２のレジストパターン）と薄いレジストパターン３８１ｂ（第１のレジストパターン）とを含むレジストパターン３８１が形成される。このように、グレートーンマスクまたはハーフトーンマスクを用いれば、厚いレジストパターン３８１ａと薄いレジストパターン３８１ｂとを含むレジストパターン３８１を１回のフォトリソグラフィ工程で形成することができるので、アクティブマトリクス基板３００の製造コストを低減することができる。
　厚いレジストパターン３８１ａは、後述するＴＦＴ３１０のソース電極３６１、ドレイン電極３６２、ドレイン引出線３６３、データ信号線６１、保持容量配線５１、および、ソース引出線６６が形成されるべき領域に形成される。薄いレジストパターン３８１ｂは、ＴＦＴ３１０のソース電極３６１とドレイン電極３６２とによって挟まれるべき領域、走査信号線２１の上方、保持容量配線５１が形成されるべき領域に隣接する領域等、後述するゲート絶縁層１３１が残されるべき領域に形成される。
　第１のエッチング工程Ｓ３１２では、図３１（ａ）～図３１（ｄ）に示すように、厚いレジストパターン３８１ａ、および、薄いレジストパターン３８１ｂをマスクとして用いて、ソース金属膜３６６、絶縁膜１３６、加工層４１～４４の各上層４１ｂ、４２ｂ、４３ｂ、４４ｂを順にエッチングする。絶縁膜１３６のエッチングには、例えば四塩化炭素ガス、酸素ガス等のガスを適宜組み合わせたドライエッチング法を使用する。ソース金属膜３６６および加工層４１～４４の各上層４１ｂ、４２ｂ、４３ｂ、４４ｂのエッチングには、例えば、塩素ガス、三塩化ホウ素ガス、アルゴンガス等のガスを適宜組み合わせたドライエッチング法を使用する。これらのエッチングにより、ソース金属層３６７およびゲート絶縁層１３１が形成され、加工層４１～４４ではそれぞれの下層４１ａ～４４ａの表面が露出される。
　加工層４１の下層４１ａから画素電極１２３が形成され、上層４１ｂから電極１２４が形成される。また、加工層４２～４４の下層４２ａ～４４ａからゲート引出線２６、接続層１６８、接続層１５３の下層２６ａ、１６８ａ、１５３ａがそれぞれ形成され、上層４２ｂ～４４ｂからゲート引出線２６、接続層１６８、接続層１５３の上層２６ｂ、１６８ｂ、１５３ｂがそれぞれ形成される。
　アッシング・第２のエッチング工程Ｓ３１３では、図３２（ａ）～図３２（ｄ）に示すように、レジストパターン３８１のハーフアッシングを行うことによって、薄いレジストパターン３８１ｂを除去し、厚いレジストパターン３８１ａを残す。残された厚いレジストパターン３８１ａは、ハーフアッシングによって膜厚が減少している。次に、残された厚いレジストパターン３８１ａをマスクとして、ドライエッチング法により、ソース金属層３６７をエッチングする。これにより、データ信号線６１、ソース電極３６１、ドレイン電極３６２、ドレイン引出線３６３、保持容量配線５１、ソース引出線６６を形成する。なお、レジストパターン３８１のハーフアッシングは、第１の実施形態の場合と同じであるので、その説明を省略する。また、ソース金属層３６７のエッチングは、第１のエッチング工程Ｓ３１２におけるソース金属膜３６６のエッチングと同様に、例えば塩素ガス、三塩化ホウ素ガス、アルゴンガス等のガスを適宜組み合わせたドライエッチング法を用いて行う。
　剥離工程Ｓ３１４では、図３３（ａ）～図３３（ｄ）に示すように、有機アルカリを含む剥離液を用いて厚いレジストパターン３８１ａを剥離する。ここまでの工程を第３の工程ということがある。
　半導体層工程Ｓ３２０では、まず、図３４（ａ）～図３４（ｄ）に示すように、ゲート絶縁層１３１上に、ＩＧＺＯ膜からなる酸化物半導体膜３４６を成膜する。酸化物半導体膜３４６は、第１の実施形態の場合と同様に、スパッタリング法によって成膜される。酸化物半導体膜３４６の成膜方法および組成比は、第１の実施形態の場合と同じであるので、その説明を省略する。また、酸化物半導体膜３４６の膜厚および成膜時のガラス基板１０１の温度も、第１の実施形態の場合と同じであるため、それらの説明を省略する。
　酸化物半導体膜３４６上に、シランおよび一酸化二窒素等のガスを用いたプラズマＣＶＤ法により、酸化シリコン膜からなる保護膜３５６（第２の絶縁膜）を成膜する。保護膜３５６の膜厚は例えば１５０ｎｍとする。保護膜３５６を成膜するときのガラス基板１０１の温度は例えば２００～３００℃とする。
　フォトリソグラフィ法を用いて、保護膜３５６上にレジストパターン３８３（第３のレジストパターン）を形成する。レジストパターン３８３をマスクとして、保護膜３５６、酸化物半導体膜３４６の順にエッチングする。これにより、図２４（ｂ）、図２６（ｂ）および図２７（ｂ）に示すように、保護層３５１、半導体層３４１、接続電極３４３～３４５が形成される。なお、保護膜３５６および酸化物半導体膜３４６のエッチングは、第１の実施形態の場合と同じであるので、それらの説明を省略する。その後、有機アルカリを含む剥離液を用いてレジストパターン３８３を剥離する。ここまでの工程を第４の工程ということがある。このようにして、図２４～図２７に示すアクティブマトリクス基板３００が製造される。
＜２．３　効果＞
　ＩＧＺＯ膜は基板加熱処理の影響を受けやすい。例えばソース金属膜３６６をスパッタリング法によって成膜する際に、アクティブマトリクス基板３００に加わる温度（例えば１００℃～２００℃）によって、ＴＦＴ３１０の特性が影響を受けることがある。しかし、ソース金属膜３６６を成膜した後に半導体層３４１になるＩＧＺＯ膜を成膜するボトムコンタクト型のＴＦＴ３１０では、ＩＧＺＯ膜はソース金属膜３６６の成膜時の温度の影響を受けない。そこで、ＴＦＴ３１０では、トップコンタクト型のＴＦＴ１１０に比べて、その特性が安定する。このようなＴＦＴ３１０は、さらに以下のような効果を有する。
　ゲート絶縁層・ソース層工程Ｓ３１０では、厚いレジストパターン３８１ａと薄いレジストパターン３８１ｂをマスクとしてエッチングし、ゲート端子電極２７と、ソース端子電極６７と、画素電極１２３と、保持容量配線幹５２のコンタクトホール５３を形成する。次に、薄いレジストパターン３８１ｂを除去した後に、残された厚いレジストパターン３８１ａをマスクとしてエッチングし、ソース電極１６１と、ドレイン電極１６２と、ドレイン引出線１６３と、ソース引出線６６と、データ信号線６１と、コンタクトホール５３で保持容量配線幹５２と接続される保持容量配線５１を形成する。さらに、半導体層工程Ｓ３２０では、レジストパターン３８３をマスクとして保護膜３５６と酸化物半導体膜３４６を順にエッチングし、半導体層３４１と、接続電極３４３～３４５と、それらを覆う保護層３５１とを形成する。このように、各工程におけるレジストパターンの形成回数をそれぞれ１回ずつにしても、画素電極１２３を含む必要な構成要素を形成することができる。これにより、製造工程の中でも特に多くの製造設備を必要とするフォトリソグラフィ工程の回数を少なくすることができるので、アクティブマトリクス基板３００の製造コストを低減することができる。
　また、ドレイン引出線３６３と画素電極１２３、ソース引出線６６とソース端子６５Ｅのソース端子電極６７、および、保持容量配線５１と保持容量配線幹５２とを直接接続することができない。そこで、第３のレジストパターン３８３をマスクとして酸化物半導体膜３４６をエッチングすることにより、ドレイン引出線３６３と画素電極１２３とを接続する接続電極３４３、ソース引出線６６とソース端子電極６７とを接続する接続電極３４４、および、保持容量配線５１と保持容量配線幹５２とを接続する接続電極３４５を形成する。このように、製造工程を新たに追加することなく、ドレイン引出線３６３と画素電極１２３、ソース引出線６６とソース端子電極６７、および、保持容量配線５１と保持容量配線幹５２とを接続することができるので、アクティブマトリクス基板３００の製造コストを低減することができる。
＜３．第３の実施形態＞
　本発明の第３の実施形態に係る液晶表示装置の構成は、図１（ａ）および図１（ｂ）に示す液晶表示装置１０の構成と同じであるため、図およびその説明を省略する。
＜３．１　アクティブマトリクス基板の構成＞
　本実施形態に係る液晶表示装置に含まれるアクティブマトリクス基板４００の構成は、図２に示すアクティブマトリクス基板１００の構成と実質的に同じであるため、図およびその説明を省略する。
　アクティブマトリクス基板４００に形成された画素２０の構成を詳細に説明する。図３５（ａ）は、アクティブマトリクス基板４００に形成された画素２０の構成を示す拡大平面図であり、図３５（ｂ）は、図３５（ａ）に示すＱ－Ｑ線に沿った画素２０の断面図である。図３５（ａ）および図３５（ｂ）に示すように、ＴＦＴ４１０（第１の薄膜トランジスタ）、データ信号線６１、走査信号線２１、保持容量形成部５０、および画素電極１２３の構成は、第１の実施形態の場合と同様である。そこで、アクティブマトリクス基板４００の構成要素のうち、図３（ａ）および図３（ｂ）に示すアクティブマトリクス基板１００の構成要素と同じ構成要素については、同じ参照符号を付し、異なる構成要素を中心に説明する。
　アクティブマトリクス基板４００が、アクティブマトリクス基板１００と異なるのは、ソース電極１６１、ドレイン電極１６２等の上面に保護層１７１が形成されておらず、その代わりにアクティブマトリクス基板４００の表面を覆うように層間絶縁層４９１が形成されていることである。なお、ゲート絶縁層１３１に設けられた開口部１８５ａ、１８５ｂの内側の画素電極１２３上に、層間絶縁層４９１の開口部１８６ａ、１８６がそれぞれ設けられている。これにより、開口部１８６ａ、１８６ｂでは、画素電極１２３の表面が露出している。
　図３６（ａ）は、図４に示すゲート端子２５Ａの変形例であるゲート端子２５Ｆの構成を示す平面図であり、図３６（ｂ）は、図３６（ａ）に示すＲ－Ｒ線に沿ったゲート端子２５Ｆの断面図である。図３７（ａ）は、図５に示すソース端子６５Ａの変形例であるソース端子６５Ｆの構成を示す平面図であり、図３７（ｂ）は、図３７（ａ）に示すＳ－Ｓ線に沿ったソース端子６５Ｆの断面図である。図３８（ａ）は、図６に示すコンタクト部５４Ａの変形例であるコンタクト部５４Ｆの構成を示す平面図であり、図３８（ｂ）は、図３８（ａ）に示すＴ－Ｔ線に沿ったコンタクト部５４Ｆの断面図である。図３６～図３８に示すように、ゲート端子２５Ｆ、ソース端子６５Ｆ、およびコンタクト部５４Ｆ（第１のコンタクト部）は、層間絶縁層４９１が形成されていること、および、ソース引出線６６と保持容量配線５１とコンタクトホール５３上に保護層１７１が形成されていないことを除いて、図４～図６に示すゲート端子２５Ａ、ソース端子６５Ａ、およびコンタクト部５４Ａとそれぞれ同じである。そこで、対応する構成要素にそれぞれ同じ参照符号を付して、それらの説明を省略する。
　層間絶縁層４９１は、ゲート端子２５Ｆではゲート引出線２６を覆い、ソース端子６５Ｆではソース引出線６６を覆い、コンタクト部５４Ｆでは、保持容量配線５１、保持容量配線幹５２およびコンタクトホール５３を覆っている。しかし、ゲート端子電極２７およびソース端子電極６７は覆われていない。
　なお、アクティブマトリクス基板４００でも、アクティブマトリクス基板１００と同様に、データ信号線６１、ソース電極１６１、ドレイン電極１６２、ドレイン引出線１６３、ソース引出線６６、保持容量配線５１、保持容量配線幹５２、およびコンタクトホール５３上に保護層１７１を形成し、さらに保護層１７１を覆うように層間絶縁層４９１を形成してもよい。
＜３．２　アクティブマトリクス基板の製造方法＞
　アクティブマトリクス基板４００の製造方法について説明する。図３９は、アクティブマトリクス基板４００の製造工程を示すフローチャートである。図３９に示すように、アクティブマトリクス基板４００の製造工程は、画素電極層・ゲート層工程Ｓ１００、ゲート絶縁層・半導体層工程Ｓ１１０、ソース層工程Ｓ４２０、および、層間絶縁層工程Ｓ４３０の４つの工程を含む。画素電極層・ゲート層工程Ｓ１００およびゲート絶縁層・半導体層工程Ｓ１１０は第１の実施形態の場合と同じである。ソース層工程Ｓ４２０は、保護層１７１を形成しないことを除いて、第１の実施形態のソース層工程Ｓ１２０と同じである。この場合、画素電極層・ゲート層工程Ｓ１００からソース層工程Ｓ４２０までの各工程には、フォトリソグラフィ工程が１回ずつ含まれているので、ソース層工程Ｓ４２０までに３枚のフォトマスクが使用される。さらに、層間絶縁膜上にレジストパターンを形成し、レジストパターンをマスクにしてエッチングすることにより、開口部１８６ａ、１８６ｂを有する層間絶縁層４９１を形成する。このため、フォトマスクがさらに１枚必要になる。このように、アクティブマトリクス基板４００を製造するために、合計４枚のフォトマスクが使用される。
　層間絶縁層工程Ｓ４３０について説明する。層間絶縁層工程Ｓ４３０では、アクリル樹脂を含有するフォトレジストを塗布し、露光、現像することによってレジストパターンを形成する。さらに、レジストパターンを、例えば２００℃～２２０℃で加熱処理する。これにより、レジストパターンは硬化して層間絶縁層４９１になる。このように、アクリル樹脂等を含有するフォトレジストによって層間絶縁層４９１を形成することにより、層間絶縁層４９１の形成工程を短縮することができる。なお、層間絶縁層工程Ｓ４３０では、アクリル樹脂を含有するフォトレジストを用いてレジストパターンを形成する代わりに、エポキシ樹脂を含有するフォトレジストを用いてレジストパターンを形成してもよい。また、永久レジストとしてガラス基板１０１上に残る材料によって層間絶縁層４９１を形成してもよい。
　このようにして形成される層間絶縁層４９１は、アクティブマトリクス基板４００上のデータ信号線６１、ドレイン引出線１６３、ソース引出線６６等のソース金属膜からなる配線の端面、および、半導体層１４１の端面を保護している。
＜３．３　効果＞
　アクティブマトリクス基板４００は、第１の実施形態のアクティブマトリクス基板１００の場合と同様の効果を奏する。
　また、ＴＦＴ４１０等を層間絶縁層４９１で覆うことにより、ＴＦＴ４１０のソース電極１６１およびドレイン電極１６２、ドレイン引出線１６３、ソース引出線６６を、保護層１７１で覆わなくても、アクティブマトリクス基板４００の信頼性を確保することができる。このように、保護層１７１を形成しなくてもよいので、アクティブマトリクス基板４００の製造コストを低減することができる。
＜４．　第４の実施形態＞
＜４．１　有機ＥＬ表示装置の構成＞
　有機ＥＬ表示装置は、有機材料からなる発光層を備え、低電圧駆動、全固体型、高速応答性、自発光性という優れた特徴を有する。このような有機ＥＬ表示装置の駆動方式には、パッシブマトリクス方式と、アクティブマトリクス方式とがある。
　パッシブマトリクス方式の有機ＥＬ表示装置は線順次駆動であるので、各画素に設けられた発光層は、１フレーム期間のうちの選択されている期間だけ発光する。従って、高輝度画像を表示するためには、各画素の発光層に大きな瞬間電力を印加して瞬間輝度を高くしなければならない。このため、パッシブマトリクス方式の有機ＥＬ表示装置では、発光層の劣化が激しく、有機ＥＬ表示装置の製品寿命が短いという問題がある。
　一方、アクティブマトリクス方式の有機ＥＬ表示装置では、画素ごとにスイッチング素子として機能するＴＦＴと蓄積容量を備えている。これにより、画素が選択されている期間（対応する走査信号線の電位が高電位である期間）以外でも、各画素に設けられる発光層は発光し続けるように駆動される。この場合、アクティブマトリクス方式の有機ＥＬ表示装置では、パッシブマトリクス方式の有機ＥＬ素子と比べて瞬間輝度を低くすることができるので、製品寿命が長くなる。そこで、以下の説明では、アクティブマトリクス方式の有機ＥＬ表示装置、および、それに含まれるアクティブマトリクス基板について説明する。
　図４０（ａ）は、本発明の第４の実施形態に係るアクティブマトリクス方式の有機ＥＬ表示装置３０の構成を示す平面図であり、図４０（ｂ）は、図４０（ａ）に示すＵ－Ｕ線に沿った有機ＥＬ表示装置３０の断面図である。図４０（ａ）および図４０（ｂ）に示すように、有機ＥＬ表示装置３０は、発光層（図示しない）を形成した有機ＥＬ基板であるアクティブマトリクス基板５００と、シール材１２を用いてアクティブマトリクス基板５００と貼り合わされた封止基板１７とからなる有機ＥＬパネル１８を含み、発光層からの光を有機ＥＬパネル１８の裏面側に発するボトム・エミッション型の表示装置である。有機ＥＬ表示装置３０は、さらに接続用フィルム３、５、複数のゲートドライバ７、複数のソースドライバ８、および外部基板９を備える。
　図４０（ｂ）に示すように、アクティブマトリクス基板５００と封止基板１７とによって挟まれ、シール材１２によって封止された空間には、発光層の劣化を防ぐために、窒素ガスやゲッタ剤（図示せず）等が封入されている。なお、有機ＥＬ表示装置３０は、光学部品、回路部品、これらの部品を所定の位置に保持するためのベゼル等を備えるが、図４０（ａ）および図４０（ｂ）ではこれらの記載を省略する。
　また、ゲートドライバ７及びソースドライバ８の配置は、図１に示す液晶表示装置１０の場合と同様である。そこで、図４０（ａ）および図４０（ｂ）に示す構成要素のうち、図１（ａ）および図１（ｂ）に示す構成要素と同じ構成要素については同じ参照符号を付して、その説明を省略する。
＜４．２　アクティブマトリクス基板の構成＞
　図４１は、図４０に示す有機ＥＬ表示装置３０に含まれるアクティブマトリクス基板５００の構成を示す平面図である。図４１に示すように、アクティブマトリクス基板５００は、複数の画素５２０が設けられた表示領域５１３と、その周囲を囲む周辺領域５１４とを含む。アクティブマトリクス基板５００の周辺領域５１４には、シール材１２が表示領域５１３を囲むように配設されている。
　アクティブマトリクス基板５００のガラス基板１０１上には、図２に示すアクティブマトリクス基板１００のガラス基板１０１上と同様に、ｍ本の走査信号線ＧＬ１～ＧＬｍと、ｎ本のデータ信号線ＳＬ１～ＳＬｎと、ｍ×ｎ個の画素５２０が形成されている。そこで、これらについての説明は省略する。
　しかし、アクティブマトリクス基板１００と異なり、アクティブマトリクス基板５００には、ｎ本の保持容量配線ＣＳＬ１～ＣＳＬｎの代わりに、ｎ本の供給線Ｖｄｄ１～Ｖｄｄｎが形成されている。供給線Ｖｄｄ１～Ｖｄｄｎは、コンタクト部５５４（第２のコンタクト部）を介して、走査信号線ＧＬ１～ＧＬｍと同じ金属膜からなる供給線幹５５２に接続されている。供給線幹５５２は、その両端において、走査信号線ＧＬ１～ＧＬｍと同じ金属膜からなる供給線幹引出線５５６を介して供給線端子５５５に接続されている。供給線端子５５５は、図２に示す保持容量配線端子５５Ａと同様に、アクティブマトリクス基板５００の両端にそれぞれ設けられたソース端子部６に配置されている。また、共通電極５９１は、表示領域５１３のほぼ全体を覆うように形成され、共通電極５９１の両側の上端に設けられた共通電極引出線５９６によって外部基板９に形成された所定の回路と電気的に接続されている。
　次に、アクティブマトリクス基板５００に形成された画素５２０の構成を詳細に説明する。図４２（ａ）は画素５２０の構成を示す拡大平面図であり、図４２（ｂ）は図４２（ａ）に示すＶ－Ｖ線に沿ったアクティブマトリクス基板５００の断面図であり、図４２（ｃ）は図４２（ａ）に示すＷ－Ｗ線に沿ったアクティブマトリクス基板５００の断面図である。また、図４３は、画素５２０の等価回路である。
　図４２および図４３に示すように、画素５２０は、スイッチング素子として機能するＴＦＴ５１０（第１の薄膜トランジスタ）、発光層５９５を駆動するためのＴＦＴ５１５（第２の薄膜トランジスタ）、容量Ｃｓｔ、画素電極５２３、共通電極５９１、および発光層５９５を含む。ＴＦＴ５１０およびＴＦＴ５１５はいずれもトップコンタクト型のＴＦＴである。
　ＴＦＴ５１０は、ゲート電極１２１、ゲート絶縁層１３１、半導体層１４１、ソース電極１６１、およびドレイン電極１６２を含む。ゲート電極１２１は、ｉ番目の走査信号線２１（ＧＬｉ）から分岐し、ソース電極１６１はｊ番目のデータ信号線６１（ＳＬｊ）から分岐している。半導体層１４１の上面はチャネル保護層１５１で覆われている。ソース電極１６１およびドレイン電極１６２は半導体層１４１と電気的に接続されている。ドレイン電極１６２はドレイン引出線１６３およびコンタクトホール５６５を介して、ＴＦＴ５１５のゲート電極５２１に接続されている。
　ＴＦＴ５１５は、ゲート電極５２１、ゲート絶縁層１３１、半導体層５４１、ソース電極５６１、およびドレイン電極５６２を含む。ゲート電極５２１は、ゲート電極１２１とは異なり、走査信号線２１から分岐しておらず、またデータ信号線６１、供給線７１等とも接続されていない。ソース電極５６１はｊ番目の供給線７１（Ｖｄｄｊ）から分岐している。半導体層５４１の上面はチャネル保護層５５１（第１の保護層）で覆われている。ソース電極５６１およびドレイン電極５６２は、半導体層５４１と電気的に接続されている。ドレイン電極５６２は、さらにドレイン引出線５６３を介して画素電極５２３に接続されている。
　走査信号線２１、ゲート電極１２１およびゲート電極５２１は、それぞれ上層２１ｂ、１２１ｂ、５２１ｂと、下層２１ａ、１２１ａ、５２１ａとからなる２層構造である。下層２１ａ、１２１ａ、５２１ａ、および画素電極５２３はＩＴＯ膜等の透明金属膜からなり、上層２１ｂ、１２１ｂ、５２１ｂはＴｉ／Ａｌ／Ｔｉ積層膜からなる。また、データ信号線６１、供給線７１、ソース電極１６１、５６１、ドレイン電極１６２、５６２、ドレイン引出線１６３、５６３、容量電極５６４は、ソース金属膜からなる。
　容量Ｃｓｔは、ゲート絶縁層１３１を介して対向するように配置された容量電極５６４と、ＴＦＴ５１５のゲート電極５２１の上層５２１ｂとによって構成されている。上層５２１ｂは、下層５２１ａおよびドレイン引出線１６３を介して、ＴＦＴ５１０のドレイン電極１６２に接続されている。容量Ｃｓｔを設けることによって、１フレーム期間におけるＴＦＴ５１５のゲート電極５２１の電位を安定させることができる。これにより、ＴＦＴ５１５を流れる電流が安定するので、発光層５９５の発光強度が安定する。
　図４４（ａ）は、図４に示すゲート端子２５Ａの変形例であるゲート端子２５Ｇの構成を示す平面図であり、図４４（ｂ）は、図４４（ａ）に示すＸ－Ｘ線に沿ったゲート端子２５Ｇの断面図である。図４５（ａ）は、図５に示すソース端子６５Ａの変形例であるソース端子６５Ｇの構成を示す平面図であり、図４５（ｂ）は、図４５（ａ）に示すＹ－Ｙ線に沿ったソース端子６５Ｇの断面図である。図４６（ａ）は、コンタクト部５５４の構成を示す平面図であり、図４６（ｂ）は、図４６（ａ）に示すＺ－Ｚ線に沿ったコンタクト部５５４の断面図である。図４４および図４５にそれぞれ示すゲート端子２５Ｇおよびソース端子６５Ｇは、図３６および図３７にそれぞれ示すゲート端子２５Ｆおよびソース端子６５Ｆと同じであるため、同じ参照符号を付して説明を省略する。また、図４６に示すコンタクト部５５４は、図３８に示すコンタクト部５４Ｆの保持容量配線５１の代わりに供給線７１が形成されていること、保持容量配線幹５２の代わりに供給線幹５５２が形成されていること、および、コンタクトホール５５３において、供給線７１と供給線幹５５２とが、下層６５３ａと上層６５３ｂとを積層した接続層６５３を介して電気的に接続されていることを除いて、図３８に示すコンタクト部５４Ｆとそれぞれ同じである。そこで、それらの説明を省略する。
＜４．３　アクティブマトリクス基板の製造方法＞
　図４７は、アクティブマトリクス基板５００の製造工程を示すフローチャートである。図４７に示すように、アクティブマトリクス基板５００の製造工程は、画素電極層・ゲート層工程Ｓ１００、ゲート絶縁層・半導体層工程Ｓ１１０、ソース層工程Ｓ４２０、層間絶縁層工程Ｓ４３０、および、発光層・共通電極形成工程Ｓ５４０の５つの工程を含む。画素電極層・ゲート層工程Ｓ１００およびゲート絶縁層・半導体層工程Ｓ１１０は第１の実施形態の場合と同じであり、ソース層工程Ｓ４２０および層間絶縁層工程Ｓ４３０は、第３の実施形態のソース層工程Ｓ４２０と同じである。画素電極層・ゲート層工程Ｓ１００からソース層工程Ｓ４２０までの各工程には、フォトリソグラフィ工程が１回ずつ含まれているので、ソース層工程Ｓ４２０までに３枚のフォトマスクが使用される。さらに、層間絶縁層工程Ｓ４３０でもフォトマスクがさらに１枚必要になる。
　図４７に示すフローチャートでは、図３９に示すアクティブマトリクス基板４００の製造工程に、さらに発光層・共通電極形成工程Ｓ５４０が追加されている。そこで、画素電極層・ゲート層工程Ｓ１００から層間絶縁層工程Ｓ４３０までの各工程の説明を省略し、発光層・共通電極形成工程Ｓ５４０について簡単に説明する。
　発光層・共通電極形成工程Ｓ５４０では、画素電極５２３上に、蒸着法、またはインクジェット法等によって発光層５９５を形成する。次に、アクティブマトリクス基板５００の周辺領域５１４を覆った状態で、スパッタリング法を用いてメタル膜を成膜する。メタル膜の成膜後、メタルマスクを取り除くことにより、表示領域５１３の全体を覆う共通電極５９１が形成される。なお、画素電極５２３および共通電極５９１は、アルミニウム、銀、マグネシウム（Ｍｇ）・アルミニウム合金等からなる。また、発光層５９５は、有機ＥＬ表示装置３０において一般的に用いられる高分子系または低分子系の材料からなる。
＜４．４　効果＞
　アクティブマトリクス基板４００には、図３に示すアクティブマトリクス基板１００の保持容量配線５１の代わりに、供給線７１が形成されているが、アクティブマトリクス基板１００と同様にして製造することができる。このため、アクティブマトリクス基板１００の場合と同様の効果を奏する。
　また、有機ＥＬ表示装置３０に用いられるアクティブマトリクス基板では、通常発光層を分離する隔壁が必要となる。しかし、アクティブマトリクス基板５００では、層間絶縁層４９１が隔壁を兼ねるので、新たに隔壁を設ける必要がない。これにより、アクティブマトリクス基板５００の製造工程を短縮することができる。
＜５．変形例＞
　上記各実施形態では、半導体層１４１、３４１、５４１を構成する金属酸化物半導体膜はＩＧＺＯ膜であるとした。しかし、ＩＧＺＯ膜の代わりに、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、チタン（Ｔｉ）等を主成分とする、例えばＺｎ－Ｏ系半導体膜（ＺｎＯ膜）、Ｉｎ－Ｚｎ－Ｏ系半導体膜（ＩＺＯ膜）、Ｚｎ－Ｔｉ－Ｏ系半導体膜（ＺＴＯ膜）、Ｔｉ－Ｏ系半導体膜（ＴｉＯ2膜）等によって半導体層１４１、３４１、５４１を構成してもよい。また、半導体層１４１、３４１、５４１を、非晶質酸化物半導体膜によって構成する代わりに、膜中に微結晶粒を含む微結晶酸化物半導体膜によって構成してもよい。
　なお、半導体層１４１、３４１、５４１を非晶質のＩＧＺＯ膜またはＺＴＯ膜によって構成したＴＦＴでは、オン・オフ比が大きくなる。そこで、このようなＴＦＴが形成されたアクティブマトリクス基板５００を液晶テレビのような大型の表示装置に用いれば、表示装置の表示品位を向上させることができる。
　上記各実施形態では、ゲート電極１２１の下層１２１ａ、画素電極１２３等はＩＴＯ膜によって構成されるとした。しかし、ＩＴＯ膜の代わりに、インジウム、スズ（Ｓｎ）、亜鉛、ガリウム等を主成分とする透明金属膜によって構成してもよい。具体的には、Ｉｎ－Ｚｎ－Ｏ系膜（ＩＺＯ膜）、Ｉｎ－Ｇａ－Ｏ系膜（ＩＧＯ膜）、Ｚｎ－Ｏ系膜（ＺｎＯ膜）等によって構成してもよい。
　上記各実施形態では、ゲート電極１２１の上層１２１ｂ、加工層４１～４４の各上層４１ｂ～４４ｂ、およびソース金属膜１６６、３６６は、アルミニウム、チタン、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）等のいずれかからなる単層金属膜またはそれらのうちのいくつかを積層した積層金属膜であってもよい。また、これらの金属は、さらに酸素、窒素、または他の金属元素等を含んでいてもよい。
　また、ゲート電極１２１の上層１２１ｂ、加工層４１～４４の各上層４１ｂ～４４ｂ、およびソース金属膜１６６、３６６は、例えば、アルミニウムとチタンを含むＴｉ／Ａｌ／Ｔｉ積層膜、Ａｌ／Ｔｉ積層膜、Ｔｉ／Ａｌ積層膜でもよく、アルミニウムとモリブデンを含むＭｏ／Ａｌ／Ｍｏ積層膜、Ａｌ／Ｍｏ、Ｍｏ／Ａｌ積層膜でもよく、銅とチタンを含むＴｉ／Ｃｕ／Ｔｉ積層膜、Ｃｕ／Ｔｉ、Ｔｉ／Ｃｕ積層膜でもよく、銅とモリブデンを含むＭｏ／Ｃｕ／Ｍｏ積層膜、Ｃｕ／Ｍｏ、Ｍｏ／Ｃｕ積層膜でもよい。また、ゲート金属膜とソース金属膜１６６、３６６は互いに独立に選ぶことができる。なお、ゲート金属膜またはソース金属膜１６６、３６６を上記積層膜のいずれかに変更した場合には、成膜条件、エッチング方式、エッチング条件を適宜変更する必要がある。
　上記各実施形態では、アクティブマトリクス基板１００～５００の製造方法を説明した。しかし、上記製造方法は他の回路基板の製造方法にも適用することができる。また、ガラス基板１０１の代わりに、プラスチック基板等の透明絶縁基板を用いてアクティブマトリクス基板１００～５００を製造してもよい。
＜６．第５の実施形態＞
　第１の実施形態に係る液晶表示装置１０を備えたテレビジョン受像機について説明する。図４８はテレビジョン受像機７００の構成を示すブロック図であり、図４９は図４８に示すテレビジョン受像機７００に含まれる表示装置７３０の構成を示すブロック図である。なお、以下の説明では、表示装置７３０は、図１に示す液晶表示装置１０であるとして説明する。
　図４８に示すように、テレビジョン受像機７００はチューナ部７１０と、チューナ部７１０に接続された表示装置７３０とを備える。テレビジョン受像機７００に、所望のチャネルの映像を表示する場合、チューナ部７１０は、アンテナ７２０で受信した電波（高周波信号）から所望のチャネルの電波を選局し、中間周波数信号に変換する。次に、変換した中間周波数信号を検波することによって、複合カラー映像信号Ｓｃｖを取り出し、取り出した複合カラー映像信号Ｓｃｖを表示装置７３０に与える。
　表示装置７３０は、Ｙ／Ｃ分離回路７３１と、ビデオクロマ回路７３２と、Ａ／Ｄコンバータ７３３と、液晶コントローラ７３４と、マイコン（マイクロコンピュータ）７３５と、階調回路７３６と、液晶表示ユニット７３７と、バックライト駆動回路７３８と、バックライト７３９とを備えている。なお、液晶表示ユニット７３７は、図１に示す液晶パネル１５と、これを駆動するためのゲートドライバ７およびソースドライバ８とを含む。
　複合カラー映像信号Ｓｃｖがチューナ部７１０からＹ／Ｃ分離回路７３１に与えられれば、複合カラー映像信号Ｓｃｖは、Ｙ／Ｃ分離回路７３１によって、輝度信号と色信号に分離される。分離された輝度信号と色信号は、ビデオクロマ回路７３２によって、光の３原色に対応するアナログＲＧＢ信号に変換される。さらに、アナログＲＧＢ信号は、Ａ／Ｄコンバータ７３３によって、デジタルＲＧＢ信号に変換され、液晶コントローラ７３４に与えられる。また、Ｙ／Ｃ分離回路７３１は、複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出す。Ｙ／Ｃ分離回路７３１によって取り出された水平および垂直同期信号は、マイコン７３５を介して液晶コントローラ７３４に与えられる。
　液晶表示ユニット７３７は、水平および垂直同期信号に基づくタイミング信号とともに、デジタルＲＧＢ信号を所定のタイミングで液晶コントローラ７３４から与えられる。階調回路７３６は、Ｒ、Ｇ、Ｂごとに階調電位を生成し、生成した階調電位を液晶表示ユニット７３７に与える。液晶表示ユニット７３７のゲートドライバおよびソースドライバにより、ＲＧＢ信号、タイミング信号および階調電位に基づいて、データ信号および制御信号等の駆動用信号が生成され、駆動用信号に基づいて、液晶パネルにカラー映像が表示される。なお、液晶表示ユニット７３７に映像を表示するために、バックライト駆動回路７３８によってバックライト７３９を駆動する。これにより、液晶パネルの裏面に光が照射される。なお、表示装置７３０の各ブロックはマイコン７３５によって制御されている。
　複合カラー映像信号Ｓｃｖには、テレビジョン放送の映像信号のみならず、カメラによって撮像された映像信号や、インターネット回線を介して供給される映像信号等も含まれる。テレビジョン受像機７００は、これらの映像信号に基づいた映像を表示することができる。このように、製造コストを低減した液晶表示装置１０を用いてテレビジョン受像機７００を製造するので、テレビジョン受像機７００の製造コストを低減することができる。
　また、テレビジョン受像機７００に含まれる表示装置７３０は、第１の実施形態に係る液晶表示装置１０であるとした。しかし、第２および第３の実施形態に係る液晶表示装置であってもよく、また第４の実施形態に係る有機ＥＬ表示装置３０であってもよい。
　本発明は上記の各実施形態に限定されるものではなく、上記各実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。
　本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられるアクティブマトリクス基板に適しており、特に、製造コストの低減が可能なアクティブマトリクス基板に適している。
　１０…液晶表示装置
　２０、５２０…画素
　２１（ＧＬｉ）…走査信号線
　２５Ａ～２５Ｇ…ゲート端子
　２６…ゲート引出線
　２７…ゲート端子電極
　２８、２９、６９…導電層
　３０…有機ＥＬ表示装置
　４１～４４…加工層
　５０…保持容量形成部
　５１（ＣＳＬｊ）…保持容量配線
　５２…保持容量配線幹
　５４Ａ～５４Ｆ、５５４…コンタクト部
　６１（ＳＬｊ）…データ信号線
　６５Ａ～６５Ｇ…ソース端子
　６６…ソース引出線
　６７…ソース端子電極
　７１（Ｖｄｄｊ）…供給線
　１００～５００…アクティブマトリクス基板
　１０１…ガラス基板
　１１０～５１０…（スイッチング用の）薄膜トランジスタ
　１２１…ゲート電極
　１２３…画素電極
　１２４…電極
　１３１…ゲート絶縁層
　１３６…絶縁膜
　１４１、３４１、５４１…半導体層
　１４６、３４６…酸化物半導体膜
　１５１、３５１、５５１…チャネル保護層
　１５６、３５６…絶縁膜
　１６１、３６１、５６１…ソース電極
　１６２、３６２、５６２…ドレイン電極
　１６３、３６３、５６３…ドレイン引出線
　１６６、３６６…ソース金属膜
　１７１…保護層
　１８１ａ、３８１ａ…厚いレジスト膜
　１８１ｂ、３８１ｂ…薄いレジスト膜
　３４３～３４５…接続電極
　４９１…層間絶縁膜
　５１５…（発光層駆動用の）薄膜トランジスタ
　５５２…供給線幹
　５９５…発光層
　７００…テレビジョン受像機
　７１０…チューナ部

Claims (23)

  1. 　走査信号線と、前記走査信号線と交差するデータ信号線と、画素電極と、前記走査信号線にゲート電極が、前記データ信号線にソース電極が、前記画素電極にドレイン電極がそれぞれ電気的に接続された第１の薄膜トランジスタと、前記走査信号線に電気的に接続されたゲート引出線と、前記データ信号線に電気的に接続されたソース引出線と、前記画素電極に電気的に接続されたドレイン引出線とを絶縁基板上に備えたアクティブマトリクス基板の製造方法であって、
    　前記走査信号線と、前記ゲート電極と、前記画素電極になるべき第１の加工層とを形成する第１の工程と、
    　前記走査信号線と、前記ゲート電極と、前記第１の加工層とを含む前記絶縁基板上に第１の絶縁膜を成膜する第２の工程と、
    　同時に形成された第１のレジストパターンと、前記第１のレジストパターンよりも厚い膜厚を有する第２のレジストパターンとをマスクとして前記第１の加工層をエッチングすることにより、前記画素電極を形成するとともに、前記第１の薄膜トランジスタの半導体層と前記半導体層の表面に形成された第１の保護層、または、前記ソース電極と前記ドレイン電極を形成する第３の工程を備えることを特徴とする、アクティブマトリクス基板の製造方法。
  2. 　外部から前記ゲート引出線を介して前記走査信号線に電気信号を与えるためのゲート端子と、外部から前記ソース引出線を介して前記データ信号線に電気信号を与えるためのソース端子とをさらに備え、
    　前記第１の工程は、前記ゲート端子のゲート端子電極となるべき第２の加工層と、前記ソース端子のソース端子電極となるべき第３の加工層とを形成する工程をさらに含み、
    　前記第３の工程は、前記第２および第３の加工層をエッチングして、前記ゲート端子電極および前記ソース端子電極をそれぞれ形成する工程を含むことを特徴とする、請求項１に記載のアクティブマトリクス基板の製造方法。
  3. 　前記第１の薄膜トランジスタはトップコンタクト型の薄膜トランジスタであり、
    　前記第２の工程は、
    　　前記第１の絶縁膜上に半導体膜を成膜する工程と、
    　　前記半導体膜上に第２の絶縁膜を成膜する工程とをさらに含み、
    　前記第３の工程は、
    　　前記第１および第２のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記画素電極と前記ゲート引出線とを形成する工程と、
    　　前記第１のレジストパターンを除去する工程と、
    　　前記第２のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜を順にエッチングすることにより、前記第１の保護層と前記半導体層とを形成する工程とをさらに含むことを特徴とする、請求項１に記載のアクティブマトリクス基板の製造方法。
  4. 　前記第３の工程の後に、第４の工程をさらに備え、
    　前記第４の工程は、
    　　前記第１の保護層と前記半導体層とを含む前記第１の絶縁膜を覆うようにソース金属膜を成膜する工程と、
    　　前記ソース金属膜上に第３のレジストパターンを形成する工程と、
    　　前記第３のレジストパターンをマスクとして前記ソース金属膜をエッチングすることにより、前記ソース電極と、前記ドレイン電極と、前記データ信号線と、前記ソース引出線と、前記ドレイン引出線とを形成する工程とを含むことを特徴とする、請求項３に記載のアクティブマトリクス基板の製造方法。
  5. 　前記絶縁基板上に、前記第１の絶縁膜を挟んで配置された電極層と保持容量配線とを含む保持容量形成部と、外部から保持容量配線端子を介して所定の電圧を前記保持容量配線に与えるための保持容量配線幹と、前記保持容量配線と前記保持容量配線幹とを電気的に接続するための第１のコンタクト部とをさらに備え、
    　前記第３の工程は、前記保持容量配線幹上に開孔されたコンタクトホールを有する前記第１のコンタクト部を形成する工程をさらに含み、
    　前記第４の工程は、前記ソース金属膜をエッチングすることにより、前記第１のコンタクト部において前記保持容量配線幹と電気的に接続された前記保持容量配線を形成する工程をさらに含むことを特徴とする、請求項４に記載のアクティブマトリクス基板の製造方法。
  6. 　発光層と、前記発光層と電気的に接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタに所定の電圧を与える供給線と、外部から供給線端子を介して所定の電圧を前記供給線に与えるための供給線幹と、前記供給線と前記供給線幹とを電気的に接続するための第２のコンタクト部とをさらに備え、
    　前記第３の工程は、前記第１および第２のレジストパターンをマスクとして、前記供給線幹上に開口されたコンタクトホールを有する前記第２のコンタクト部を形成する工程をさらに含み、
    　前記第４の工程は、前記ソース金属膜をエッチングすることにより、前記第２のコンタクト部において前記供給線幹と電気的に接続された前記供給線を形成する工程を含むことを特徴とする、請求項４に記載のアクティブマトリクス基板の製造方法。
  7. 　前記ソース金属膜は複数の金属膜を積層した積層金属膜からなり、前記積層金属膜の表面の金属膜はチタン膜またはチタンを主成分とする金属膜であることを特徴とする、請求項４に記載のアクティブマトリクス基板の製造方法。
  8. 　前記第４の工程は、前記ソース電極、前記ドレイン電極、前記データ信号線、前記ソース引出線、および前記ドレイン引出線上にそれぞれ第２の保護層を形成する工程をさらに含むことを特徴とする、請求項４に記載のアクティブマトリクス基板の製造方法。
  9. 　前記第４の工程は、前記第１の薄膜トランジスタ、前記ゲート引出線、および前記ソース引出線を覆うとともに、前記画素電極上に開口部を有する層間絶縁層を形成する工程をさらに含むことを特徴とする、請求項４または８に記載のアクティブマトリクス基板の製造方法。
  10. 　前記第３の工程は、前記第２のレジストパターンをマスクとして、前記半導体層の周辺部が前記第１の保護層のエッジからはみ出し、前記半導体層と前記保護層とが階段状に積層されるようにエッチングする工程をさらに含むことを特徴とする、請求項３に記載のアクティブマトリクス基板の製造方法。
  11. 　前記第１の薄膜トランジスタはボトムコンタクト型の薄膜トランジスタであり、
    　前記第２の工程は、前記第１の絶縁膜を覆うようにソース金属膜を成膜する工程をさらに含み、
    　前記第３の工程は、
    　　前記第１および第２のレジストパターンをマスクとして、前記ソース金属膜をエッチングして前記画素電極を形成する工程と、
    　　前記第１のレジストパターンを除去する工程と、
    　　前記第２のレジストパターンをマスクとして前記ソース金属膜をエッチングすることにより、前記ソース電極と、前記ドレイン電極と、前記データ信号線と、前記ソース引出線と、前記ドレイン引出線とを形成する工程をさらに含むことを特徴とする、請求項１に記載のアクティブマトリクス基板の製造方法。
  12. 　前記第３の工程の後に、第４の工程をさらに備え、
    　　前記第４の工程は、
    　　　前記ソース電極と前記ドレイン電極とによって挟まれた前記第１の絶縁膜上に半導体膜を成膜する工程と、
    　　　前記半導体膜上に第２の絶縁膜を成膜する工程と、
    　　　前記第２の絶縁膜上に第３のレジストパターンを形成する工程と、
    　　　前記第３のレジストパターンをマスクとして、前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記第１の保護層と前記半導体層とを形成する工程とを含むことを特徴とする、請求項１１に記載のアクティブマトリクス基板の製造方法。
  13. 　前記ドレイン引出線と前記画素電極とを電気的に接続する第１の接続電極と、前記ソース引出線とソース端子とを電気的に接続する第２の接続電極とをさらに備え、
    　前記第４の工程は、前記第３のレジストパターンをマスクとして前記第２の絶縁膜と前記半導体膜とを順にエッチングすることにより、前記第１の接続電極と前記第２の接続電極とを形成する工程をさらに含むことを特徴とする、請求項１２に記載のアクティブマトリクス基板の製造方法。
  14. 　第４の工程は、前記第１および第２の接続電極の表面に第２の保護層を形成する工程をさらに含むことを特徴とする、請求項１２に記載のアクティブマトリクス基板の製造方法。
  15. 　前記半導体層は、酸化物半導体からなることを特徴とする、請求項１に記載のアクティブマトリクス基板の製造方法。
  16. 　走査信号線と、前記走査信号線と交差するデータ信号線と、画素電極と、前記走査信号線にゲート電極が、前記データ信号線にソース電極が、前記画素電極にドレイン電極がそれぞれ電気的に接続された第１の薄膜トランジスタと、前記走査信号線に電気的に接続されたゲート引出線と、前記ゲート引出線に電気的に接続されたゲート端子と、前記データ信号線に電気的に接続されたソース引出線と、前記ソース引出線に電気的に接続されたソース端子と、前記画素電極に電気的に接続されたドレイン引出線とを絶縁基板上に備えたアクティブマトリクス基板であって、
    　前記ゲート端子のゲート端子電極、前記ソース端子のソース端子電極、および前記画素電極は同じ金属膜からなり、
    　前記データ信号線、前記ソース引出線、および前記ドレイン引出線は、前記ソース電極および前記ドレイン電極と同じ金属膜からなることを特徴とする、アクティブマトリクス基板。
  17. 　前記ゲート端子電極および前記ソース端子電極は、それらを構成する金属膜よりも導電率が高い第１の導電層によって周囲を囲まれていることを特徴とする、請求項１６に記載のアクティブマトリクス基板。
  18. 　前記第１の導電層によって囲まれた前記ゲート端子電極および前記ソース端子電極の表面に、前記第１の導電層と電気的に接続され、第１の導電層と同じ金属膜からなる第２の導電層がさらに形成されていることを特徴とする、請求項１７に記載のアクティブマトリクス基板。
  19. 　前記第２の導電層は、前記ゲート端子電極および前記ソース端子電極上にそれぞれ格子状に形成されていることを特徴とする、請求項１８に記載のアクティブマトリクス基板。
  20. 　前記第１の薄膜トランジスタは、下面が前記ソース電極および前記ドレイン電極の上面と電気的に接続された半導体層を含み、
    　前記ドレイン引出線は、前記半導体層と同じ半導体膜からなる第１の接続電極によって前記画素電極と電気的に接続され、
    　前記ソース引出線は、前記半導体膜からなる第２の接続電極によって前記ソース端子電極と電気的に接続されていることを特徴とする、請求項１６に記載のアクティブマトリクス基板。
  21. 　発光層と、前記発光層と電気的に接続された第２の薄膜トランジスタと、前記第２の薄膜トランジスタに所定の電圧を与える供給線と、外部から供給線端子を介して所定の電圧を前記供給線に与えるための供給線幹と、前記供給線と前記供給線幹とを電気的に接続するためのコンタクト部とをさらに備えることを特徴とする、請求項１６に記載のアクティブマトリクス基板。
  22. 　請求項１６から２１のいずれか１項に記載のアクティブマトリクス基板を備えた、表示装置。
  23. 　請求項２２に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えた、テレビジョン受像機。
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