WO2012167508A1 - 一种半导体结构及其制造方法 - Google Patents

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dielectric layer
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cmp stop
source
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尹海洲
朱慧珑
骆志炯
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Beijing NMC Co Ltd
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Institute of Microelectronics of CAS
Beijing NMC Co Ltd
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • the height of the gate stack affects the parasitic capacitance between the gate and source/drain (S/D) contact structures and their electrical spreads, such as extended doping that overlaps the gate and metallization contacts.
  • S/D source/drain
  • the gate-to-source/drain expansion has a large impact on the overall speed of the integrated circuit in logic applications. Therefore, it is desirable to reduce the height of the gate.
  • CMOS processes limit the amount by which the gate height can be reduced. Due to the reduced gate height, doping of the source/drain regions with sufficient energy to implant dopants may cause dopants to penetrate into the channel through the gate stack and gate dielectric. Therefore, as the gate height is reduced, the risk of gate impurities contaminating the underlying gate oxide is also increased. To avoid this risk, some conventional processes reduce the overall overall thermal budget of the manufacturing process. However, reducing the thermal budget can result in insufficient dopant activation in other electrodes and potentially limit the drive current.
  • the implant energy of the self-aligned source/drain/gate and syncope can be significantly reduced to mitigate dopant penetration; however, the lower injection of self-aligned source/drain and syncope
  • the energy causes higher source/drain parasitic resistance and makes the halo doping in the channel insufficient, reduces the drive current, and reduces the short channel roll off characteristics.
  • RSD boost source/drain
  • TED transient accelerated diffusion
  • impurities such as boron may be due to syncope injection to N-type field effect transistors (NFETs) and diffusion implantation and source/drain implantation of P-type field effect transistors (PFETs). Diffusion into the channel.
  • NFETs N-type field effect transistors
  • PFETs P-type field effect transistors
  • Diffusion into the channel Specifically, a silicon selective epitaxial treatment of an extended thermal cycle of more than several minutes is typically performed at a temperature of about 700 ° C to 900 ° C to construct an RSD on a thin SOI (silicon on insulator) structure. It is generally known that such thermal conditions can cause the most significant TED of the main dopant (especially boron), which can have detrimental effects on short channel devices, such as increasing the roll-off of the threshold voltage.
  • a method of fabricating a semiconductor structure comprising the steps of:
  • a semiconductor structure including a substrate, a gate stack, a first interlayer dielectric layer, and source/drain regions, wherein: the source/drain The area is embedded in the bottom of the village, the gate stack is formed on the bottom of the village, and the first interlayer dielectric layer covers the source/drain area.
  • the gate stack sequentially includes: a gate dielectric layer in contact with the substrate, a metal gate, and a CMP stop layer.
  • the semiconductor structure and the manufacturing method thereof provided by the present invention have the following advantages: [0018]
  • a CMP stop layer is added, so when performing the planarization process, The polysilicon layer is removed and stops at the CMP stop layer.
  • the present invention creatively adds a CMP stop layer having a higher hardness than the polysilicon layer, so that the polysilicon layer can be removed during the planarization process, effectively The gate height is reduced.
  • the reason why the gate stack cannot be made thin is that the gate electrode is easily broken down when the source and drain electrodes are ion-implanted when the gate is thin.
  • the gate stack has a certain height during ion implantation, which can effectively prevent damage of the gate stack by ion implantation.
  • the planarization is performed until the polysilicon layer is removed, and the CMP stop layer added by the present invention is exposed, thereby effectively reducing the gate height.
  • the capacitance of the gate and contact regions decreases.
  • the etching distance is reduced when etching the contact hole, so the etching height and precision are more than the conventional contact hole etching process. Easy to control, optimized contact hole etching process.
  • FIG. 1 is a flow diagram of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIGS. 2 to 12 are structural schematic views of a semiconductor structure in accordance with the present invention at various stages of fabrication.
  • first and second features are formed in direct contact
  • additional features formed between the first and second features.
  • first and second features may not be in direct contact.
  • FIG. 5 is a cross-sectional structural view of a semiconductor structure provided by the present invention.
  • the semiconductor structure includes a substrate 100, a gate stack, a first interlayer dielectric layer 115, and source/drain regions 101, wherein: the source/drain regions 101 are embedded in the substrate 100, and the gate stack is formed.
  • the first interlayer dielectric layer 115 covers the source/drain regions 101
  • the gate stack includes: a gate dielectric layer 111 in contact with the substrate 100, and a metal gate. 112 and CMP stop layer 113.
  • the top of the gate stack is flush with the upper plane of the first interlayer dielectric layer 115 (herein, the term “flush” means that the height difference between the two is within the range allowed by the process error. ).
  • the sum of the thicknesses of the metal gate 112 and the CMP stop layer 113 was 20 nm.
  • the metal gate 112 is 5 nm and the CMP stop layer 113 is 15 nm. And its possible variations are further elaborated.
  • FIG. 1 is a specific implementation of a method of fabricating a semiconductor structure in accordance with the present invention. Flow chart of the method, the method includes:
  • Step S101 providing a semiconductor substrate 100, sequentially forming a gate dielectric layer 111, a metal gate 112, a CMP stop layer 113, and a polysilicon layer 114 on the substrate 100;
  • Step S102 etching the gate dielectric layer 111, the metal gate 112, the CMP stop layer 113, and the polysilicon layer 114 to form a gate stack;
  • Step S103 forming a first interlayer dielectric layer 115 on the semiconductor substrate 100 to cover the gate stack on the semiconductor substrate 100 and the two side portions thereof;
  • Step S104 performing a planarization process to expose the CMP stop layer 113 and being flush with the upper surface of the first interlayer dielectric layer 115 (herein, the term “flush” means the height between the two The difference is within the allowable range of process error).
  • Steps S101 to S104 are described below in conjunction with FIGS. 2 through 12, which are various semiconductor structures in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 in accordance with various embodiments of the present invention.
  • FIGS. 2 through 12 are various semiconductor structures in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 in accordance with various embodiments of the present invention.
  • the drawings of the various embodiments of the present invention are intended to be illustrative only and are not necessarily to scale.
  • Step S101 providing a semiconductor substrate 100.
  • the village bottom 100 includes a silicon substrate (e.g., a silicon wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art (e.g., P-type substrate or N-type substrate).
  • the substrate 100 may also include other basic semiconductors such as germanium.
  • the substrate 100 may comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the substrate 100 can have, but is not limited to, a thickness of about a few hundred micrometers, for example, in the range of from 400 ⁇ m to 800 ⁇ m.
  • a gate dielectric layer 111 is deposited on the semiconductor substrate 100.
  • the gate dielectric layer 111 is located on the semiconductor substrate 100, which may be a thermal oxide layer, including silicon oxide, silicon oxynitride, or a high germanium medium, such as HfA10N, HfSiA10N, HfTaAlON, HfTiA10N, HfON, HfSiON, HfTaON, HfTiON.
  • the thickness of the gate dielectric layer 111 may be 2 nm to 1 Onm, such as 2 nm, 5 nm or 8 nm.
  • a metal gate 112 is deposited on the gate dielectric layer 111, for example by depositing TaN, TaC, TiN, TaAlN, TiAIN, MoAIN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x One or a combination thereof is formed.
  • a CMP stop layer 113 is formed on the metal gate 112.
  • CMP stop layer ( 113 ) can be taken It is formed of a high hardness metal material or composition having a hardness coefficient greater than that of the polysilicon layer (114).
  • Materials such as CMP stop layer (113) include, but are not limited to, one of nickel, titanium, chromium, platinum, TiN, or any combination thereof.
  • the polysilicon has a Mohs hardness of 4.5 to 6.5, and thus the CMP stop layer (113) is, for example, a high hardness metal having a Mohs hardness of more than 6.5, that is, a hardness greater than that of the polysilicon material.
  • the thickness sum of the above metal gate 112 and CMP stop layer 113 is 20 nm.
  • the metal gate has a thickness of 5 nm and the CMP stop layer 113 has a thickness of 15 nm.
  • a polysilicon layer 114 is formed on the CMP stop layer 113.
  • the formation of the polysilicon layer 114 may refer to the following steps: First, an amorphous silicon layer is formed on the CMP stop layer 113; secondly, the amorphous silicon layer is irradiated with an excimer laser, and the amorphous silicon is in a molten state; After recrystallization, the amorphous silicon becomes polycrystalline silicon, that is, the polysilicon layer 114 is formed. It is to be noted that there are many methods for forming the polysilicon layer 114, and are well known to those skilled in the art, and thus the above-described methods are merely examples and are not to be construed as limiting the invention.
  • Step S102 forming a gate stack and source/drain regions 101, as shown in FIG.
  • the multilayer structure formed in step S101 is covered with a photoresist, patterned, and the gate dielectric layer 111, the metal gate 112, the CMP stop layer 113, and the polysilicon layer 114 are etched and stopped at the semiconductor substrate 100 to form a gate stack. .
  • sidewall spacers 116 are formed on sidewalls of the gate stack for spacing the gate stacks apart.
  • the sidewall spacers 116 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side wall 116 may have a multi-layered structure.
  • the sidewall 116 is formed by a process including a deposition etch which may range from lOnm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • source/drain regions 101 are formed on both sides of the gate stack.
  • the source/drain regions 101 can be formed by implanting P-type or N-type dopants or impurities into the substrate 100.
  • source/drain regions 101 can be P-type doped SiGe; for NMOS, source/drain regions 101 can be N-type doped Si.
  • Source/drain regions 101 may be formed by methods including photolithography, ion implantation, diffusion, epitaxial growth, and/or other suitable processes, and may be formed prior to gate dielectric layer 111. In the present embodiment, the source/drain regions 101 are inside the substrate 100.
  • the source/drain regions 101 may be elevated source and drain structures formed by selective epitaxial growth, and the extension portions thereof The top is higher than the bottom of the gate stack (the bottom of the gate stack referred to in this specification means the boundary between the gate stack and the semiconductor substrate 100).
  • Step S103 forming a first interlayer dielectric layer 115 on the semiconductor substrate 100 to cover the source/ The drain region 101 and the gate stack on the semiconductor substrate 100. As shown in FIG. 4, the gate stacks are also filled by the first interlayer dielectric layer 115.
  • the first interlayer dielectric layer 115 may be formed on the substrate 100 by chemical vapor deposition (CVD), high density plasma CVD, spin coating or other suitable methods.
  • the material of the first interlayer dielectric layer 115 may be made of SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, low k material, or a combination thereof.
  • the thickness of the first interlayer dielectric layer 115 may range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm.
  • Step S104 performing a planarization process to expose the CMP stop layer 113 and being flush with the upper surface of the first interlayer dielectric layer 115.
  • the first interlayer dielectric layer 115 and the gate stack on the semiconductor device are subjected to a planarization process of chemical-mechanical polishing (CMP), as shown in FIG.
  • CMP chemical-mechanical polishing
  • the upper surface of the CMP stop layer 113 in the gate stack is flush with the upper surface of the first interlayer dielectric layer 115, and exposes the top of the CMP stop layer 113 and the sidewall spacers 116.
  • the present invention creatively increases the CMP stop layer 113. Since the CMP stop layer 113 is formed of a metal having a large hardness coefficient, it can replace the polysilicon layer in the conventional process as a stop layer for the planarization process, that is, the planarization process is performed. The polysilicon layer 114 above the layer is removed, thereby effectively reducing the gate height.
  • a contact plug 121 can also be formed. Refer to Figure 6 to Figure 12.
  • the first interlayer dielectric layer 115 is etched to form contact holes 120 for at least partially exposing the source/drain regions 101 above the substrate.
  • the first interlayer dielectric layer 115 may be etched using dry etching, wet etching, or other suitable etching to form the contact holes 120.
  • the source/drain regions 101 in the substrate 100 are exposed. Since the gate stack is protected by the sidewall spacers 116, even etching over the formation of the contact holes 120 does not cause shorting of the gate and source/drain.
  • the source/drain region 101 is a lifted source/drain structure formed by selective epitaxial growth, the top of the epitaxial portion is higher than the bottom of the gate stack, the contact hole 120 may be formed inside the source/drain region 101 and the gate The bottom portion of the stack is flushed so that when the contact metal 120 is filled in the contact hole 120 to form the contact plug 121, the contact metal can be in contact with the source/drain region 101 through a portion of the side wall and the bottom of the contact hole 120, thereby further increasing Contact area and reduce contact resistance.
  • the lower portion of the contact hole 120 is an exposed source/drain region 101 in which the source/drain region 101 is exposed.
  • a metal is deposited thereon and annealed to form a metal silicide 122.
  • the exposed source/drain regions 101 are pre-amorphized by ion implantation, deposition of amorphization or selective growth through the contact holes 120 to form a local amorphous silicon region;
  • a metallization layer is formed on the source/drain region 101 by sputtering or chemical vapor deposition.
  • the metal may be nickel.
  • the metal may also be other feasible metals such as Ti, Co or Cu. Such as rapid thermal annealing, spike annealing and so on.
  • the device is typically annealed using a transient annealing process, such as microsecond laser annealing at a temperature above about 1000 ° C to cause the deposited metal to form a non-deposit in the source/drain region 101.
  • the reaction of the crystallized product to form the metal silicide may be one of amorphous silicon, amorphous silicon germanium or amorphized silicon carbon.
  • the advantage of forming the metal silicide 122 is that the resistivity between the contact metal in the contact plug 122 and the source/drain region 101 can be reduced, further reducing the contact resistance.
  • the step of forming the metal silicide 122 shown in FIG. 7 is a preferred step, that is, the metal silicide 122 may not be formed, and the contact metal may be directly filled in the contact hole 120 to form the contact plug 121.
  • the contact plug 121 is formed by filling a contact metal in the contact hole 120 by a deposition method.
  • the contact metal has a lower portion electrically connected to the exposed source/drain regions 101 in the substrate 100 (the "electrical connection" means that the lower portion of the contact metal may directly contact the source exposed in the substrate 100 /
  • the drain region 101 is in contact with the metal silicide 122 formed on the source/drain region 101 exposed in the substrate 100 and is substantially in electrical communication with the source/drain region 101 exposed in the substrate 100.
  • the contact hole 120 penetrates the first interlayer dielectric layer 115 and exposes the top thereof.
  • the material contacting the metal is I.
  • the material contacting the metal includes, but is not limited to, any one of or a combination of ⁇ , Al, TiAl alloy.
  • a village layer (not shown) may be formed on the inner wall and the bottom of the contact hole 120, and the village layer may be deposited on the contact hole 120 by a deposition process such as ALD, CVD, PVD, or the like.
  • the inner wall and the bottom portion may be made of Ti, TiN, Ta, TaN, Ru or a combination thereof, and the thickness of the village layer may be 5 nm to 20 nm, such as 10 nm or 15 nm.
  • FIG. 9 to 12 are structural schematic views of another stage of manufacturing a contact plug in combination with the present invention.
  • a second interlayer dielectric layer 117 covering the gate stack and the first interlayer dielectric layer 115 is formed.
  • the second interlayer dielectric layer 117 may be formed by chemical vapor deposition (CVD), high density plasma CVD, spin coating, or other suitable methods.
  • the material of the second interlayer dielectric layer 117 may be SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, low k material, or a combination thereof.
  • the second interlayer dielectric layer 117 is made of the same material as the first interlayer dielectric layer 115 in order to sinter the etching process when the contact holes 120 are formed.
  • the second interlayer dielectric layer 117 and the first interlayer dielectric layer 115 are etched to form at least the source/drain regions 101 and the gate stack over the substrate 100.
  • Partially exposed contact hole 120 the first interlayer dielectric layer 115 and the second interlayer dielectric layer 117 may be etched using dry etching, wet etching, or other suitable etching to form the contact holes 120.
  • the contact holes 120 are formed, the source/drain regions 101 in the substrate 100 are exposed, and the upper surface portion of the gate stack is partially exposed.
  • the source/drain region 101 is a lifted source/drain structure formed by selective epitaxial growth, the top of the epitaxial portion is higher than the bottom of the gate stack, the contact hole 120 may be formed inside the source/drain region 101 and the gate The bottom portion of the stack is flushed so that when the contact metal 120 is filled in the contact hole 120 to form the contact plug 121, the contact metal can be in contact with the source/drain region 101 through a portion of the side wall and the bottom of the contact hole 120, thereby further increasing Contact area and reduce contact resistance.
  • the exposed source/drain regions 101 are pre-amorphized by ion implantation, deposition of amorphization or selective growth through the contact holes 120 to form a local amorphous silicon region;
  • a uniform metal layer is formed on the source/drain region 101 by a sputtering method or a chemical vapor deposition method.
  • the metal may be nickel.
  • the metal may also be other feasible metals such as Ti, Co or Cu.
  • the semiconductor structure is subsequently annealed, and other annealing processes, such as rapid thermal annealing, spike annealing, etc., may be employed in other embodiments.
  • the device is typically annealed using a transient annealing process, such as microsecond laser annealing at a temperature above about 1000 ° C to cause the deposited metal to form a non-deposit in the source/drain region 101.
  • the reaction of the crystallized product to form the metal silicide may be one of amorphous silicon, amorphous silicon germanium or amorphized silicon carbon.
  • the advantage of forming the metal silicide 122 is that the resistivity between the contact metal in the contact plug 122 and the source/drain region 101 can be reduced. Further reduce the contact resistance.
  • the step of forming the metal silicide 122 shown in FIG. 11 is a preferred step, that is, the metal silicide 122 may not be formed, and the contact metal is directly filled in the contact hole 120 to form the contact plug 121.
  • the contact plug 121 is formed by filling the contact metal in the contact hole 120 by a deposition method.
  • the contact metal penetrates the second interlayer dielectric layer 117 and the first interlayer dielectric layer 115 through the contact hole 120, and exposes the top of the second interlayer dielectric layer 117.
  • the material contacting the metal is I.
  • the material contacting the metal includes, but is not limited to, any one of or a combination of ⁇ , Al, TiAl alloy.
  • the etching distance is reduced when the contact hole is etched, and thus the etching is performed in comparison with the conventional contact hole etching process.
  • the height and accuracy are easier to control, and the contact hole etching process is optimized.
  • the method for fabricating a semiconductor structure provided by the present invention can effectively reduce the gate height and reduce the gate height without affecting the performance of the semiconductor device.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种半导体结构及其制造方法。该方法包括以下步骤：提供一半导体衬底，在所述半导体衬底上依次形成栅极介质层、金属栅极、CMP停止层、多晶硅层（S101）；刻蚀所述栅极介质层、所述金属栅极、所述CMP停止层、所述多晶硅层形成栅极堆叠（S102）；在半导体衬底上形成第一层间介质层，以覆盖所述半导体衬底上的栅极堆叠及其两侧部分（S103）；执行平坦化处理，使所述CMP停止层暴露出来，并与第一层间介质层的上表面齐平（S104）。通过增加CMP停止层，有效降低了金属栅的高度，因此有效减少了金属栅与接触区的电容，并优化了后续的接触孔刻蚀工艺。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2011月 6月 9日提交的、 申请号为 201110154452.1、 发 明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优选权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体制造领域， 具体地说涉及一种半导体结构及其制造 方法。 背景技术
[0003]随着半导体行业的发展， 具有更高性能和更强功能的集成电路要求更 大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空 间也需要进一步缩小 （目前已经可以达到 45 纳米以下）， 因此半导体器件制 造过程中对工艺控制的要求较高。
[0004]栅极堆叠的高度影响栅极与源 /漏（ S/D )接触结构及其电扩展 (诸如与 栅极和金属化接点相重叠的扩展掺杂）之间的寄生电容。 栅极到源 /漏扩展之 间的电容除了对电流驱动能力和功率具有影响之外， 还对集成电路在逻辑应 用上的整体速度具有大的影响。 因此， 希望减小栅极的高度。
[0005]传统 CMOS工艺限制了栅极高度能够减小的量。由于减小了栅极高度， 以充足能量注入掺杂剂对源 /漏区进行掺杂时可能会使得掺杂剂通过栅极堆叠 和栅极电介质渗入沟道中。 因此， 随着栅极高度的减小， 栅极杂质污染下层 栅极氧化物的风险也增大了。 为了避免这种风险， 一些传统的工艺减小了制 造过程的总的整个热预算。 但是， 减小热预算会导致其他电极中的掺杂剂活 化不充分， 并有可能因此而限制驱动电流。 作为替代， 可以显著减小自对准 源极 /漏极 /栅极和晕圏的注入能量以减轻掺杂剂的渗透； 然而， 自对准源极 / 漏极和晕圏的较低的注入能量会引起较高的源 /漏寄生电阻并使得沟道中的晕 圏掺杂不充分， 减小驱动电流并使短沟道滚降（roll off )特性下降。 [0006]相反， 如果采用 RSD (提升源极 /漏极）传统 MOS工艺来降低栅极的 相对高度， 则会受到不必要的暂态加速扩散（TED ) 的影响。 即， 在 RSD处 理期间， 诸如硼之类的杂质有可能由于对 N型场效应晶体管（NFET )的晕圏 注入以及对 P型场效应晶体管（PFET )的扩散注入和源极 /漏极注入而扩散到 沟道中。具体而言，通常在大约 700°C ~900°C的温度下执行超过几分钟的延长 热循环的硅选择性外延处理以在薄 SOI (绝缘体上硅）结构上构造 RSD。 通 常已知这种热条件会引起最显著的主掺杂剂 （特别是硼） 的 TED, 对短沟道 器件造成有害影响， 诸如增大门限电压的滚降。
[0007] 因此， 目前需要一种能够有效减小栅极高度， 且在减小栅极高度的同 时， 不影响半导体器件的性能的半导体制造方法和结构。 发明内容
[0008]本发明的目的在于提供一种半导体结构及其制造方法， 利于有效减小 栅极高度， 进而减少金属栅极和接触区的电容、 降低刻蚀接触孔的工艺精度 要求和难度。
[0009]根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方法包 括以下步骤：
[0010] ( a )提供一半导体村底， 在所述半导体村底上依次形成栅极介质层、 金属栅极、 CMP停止层、 多晶硅层；
[0011] ( b )刻蚀所述栅极介质层、 所述金属栅极、 所述 CMP停止层、 所述 多晶硅层形成栅极堆叠；
[0012] ( c )在半导体村底上形成第一层间介质层， 以覆盖所述半导体村底上 的栅极堆叠及其两侧部分；
[0013] U )执行平坦化处理， 使所述 CMP停止层暴露出来， 并与第一层间 介质层的上表面齐平。
[0014]相应地， 根据本发明的另一个方面， 提供一种半导体结构， 该半导体 结构包括村底、 栅极堆叠、 第一层间介质层、 源 /漏区， 其中： 所述源 /漏区嵌 于所述村底中， 所述栅极堆叠形成在所述村底之上， 所述第一层间介质层覆 盖所述源 /漏区， [0015]其特征在于，
[0016]所述栅极堆叠依次包括： 与村底接触的栅极介质层、 金属栅极和 CMP 停止层。
[0017]与现有技术相比， 本发明提供的半导体结构及其制造方法有以下优点： [0018]在形成栅极堆叠的过程中， 加入 CMP停止层， 因此在进行平坦化处理 时， 可以去除多晶硅层， 而停止于 CMP停止层。 通常情况下， 在做平坦化处 理时， 都停止于多晶硅层， 而本发明创造性地加入了一层比多晶硅层硬度更 高的 CMP停止层， 使得平坦化处理时可以将多晶硅层去掉， 有效地减小了栅 极高度。 常规工艺中， 之所以不能将栅极堆叠做的很薄， 其中一个很重要的 原因就是当栅极很薄时， 在形成源漏极进行离子注入时， 很容易将栅极击穿。 而本发明的其中一个优点在于， 在离子注入时， 栅极堆叠具有一定高度， 可 以有效防止离子注入对栅极堆叠的损伤。 而当源漏极形成后， 进行平坦化时， 直至去除多晶硅层， 使本发明添加的 CMP停止层暴露出来， 有效减小了栅极 高度。 同时， 随着栅极高度的降低， 栅极与接触区的电容会减小。 另外， 由 于栅极与源 /漏的高度差小了， 在刻蚀接触孔时， 刻蚀的距离减小了， 因此与 传统的接触孔刻蚀工艺相比， 刻蚀的高度、 精度都更容易控制， 优化了接触 孔刻蚀工艺。 附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0020]图 1 是根据本发明的半导体结构的制造方法的一个具体实施方式的流 程图；
[0021]图 2~图 12为根据本发明的半导体结构在各个制造阶段的结构示意图。
[0022]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0023]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。 [0024]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能 的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。
[0025]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当 然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不 同例子中重复参考数字和 /或字母。 这种重复是为了筒化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供了的各 种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征 之 "上" 的结构可以包括第一和第二特征形成为直接接触的实施例， 也可以 包括另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征 可能不是直接接触。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发 明。
[0026]下面对本发明提供的半导体结构进行概述。
[0027]参考图 5, 图 5是本发明提供的一种半导体结构的剖视结构示意图。 该 半导体结构包括村底 100、 栅极堆叠、 第一层间介质层 115、 源 /漏区 101 , 其 中：所述源 /漏区 101嵌于所述村底 100中，所述栅极堆叠形成在所述村底 100 之上， 所述第一层间介质层 115覆盖所述源 /漏区 101 , 所述栅极堆叠依次包 括： 与村底 100接触的栅极介质层 111、 金属栅极 112和 CMP停止层 113。
[0028]优选地， 所述栅极堆叠的顶部与第一层间介质层 115 上平面齐平 （本 文内， 术语 "齐平" 意指两者之间的高度差在工艺误差允许的范围内）。
[0029]金属栅极 112和 CMP停止层 113的厚度之和为 20nm。 优选的， 金属 栅极 112为 5nm, CMP停止层 113为 15nm。 及其可能的变形进行进一步的阐述。
[0031]参考图 1 ,图 1是根据本发明的半导体结构的制造方法的一个具体实施 方式的流程图， 该方法包括：
[0032]步骤 S101 , 提供一半导体村底 100, 在村底 100上依次形成栅极介质 层 111、 金属栅极 112、 CMP停止层 113、 多晶硅层 114;
[0033]步骤 S102, 刻蚀栅极介质层 111、 金属栅极 112、 CMP停止层 113、 多 晶硅层 114形成栅极堆叠；
[0034]步骤 S103, 在半导体村底 100上形成第一层间介质层 115 , 以覆盖半 导体村底 100上的栅极堆叠及其两侧部分；
[0035]步骤 S104, 执行平坦化处理， 使 CMP停止层 113暴露出来， 并与第一 层间介质层 115 的上表面齐平 （本文内， 术语 "齐平" 意指两者之间的高度 差在工艺误差允许的范围内）。
[0036]下面结合图 2至图 12对步骤 S101至步骤 S104进行说明，图 2至图 12 是根据本发明的多个具体实施方式按照图 1 示出的流程制造半导体结构过程 中该半导体结构各个制造阶段各面的结构的剖面示意图。 需要说明的是， 本 发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0037]步骤 S101 ,提供一半导体村底 100。参考图 2,村底 100包括硅村底（例 如硅晶片）。 根据现有技术公知的设计要求（例如 P型村底或者 N型村底）， 村底 100可以包括各种掺杂配置。 其他实施例中村底 100还可以包括其他基 本半导体， 例如锗。 或者， 村底 100可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 村底 100可以具有但不限于约几百微 米的厚度， 例如可以在 400μιη-800μιη的厚度范围内。
[0038]在半导体村底 100上沉积栅极介质层 111。栅极介质层 111位于半导体 村底 100上， 其可以是热氧化层， 包括氧化硅、 氮氧化硅， 也可为高 Κ介质， 例如 HfA10N、 HfSiA10N、 HfTaAlON, HfTiA10N、 HfON、 HfSiON、 HfTaON、 HfTiON中的一种或其任意组合， 栅极介质层 111的厚度可以为 2nm~ 1 Onm , 如 2nm、 5nm或 8nm。
[0039]在栅极介质层 111上沉积金属栅极 112,例如通过沉积 TaN、 TaC、 TiN、 TaAlN、 TiAIN 、 MoAIN 、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合来形成。
[0040]在金属栅极 112上形成 CMP停止层 113。 CMP停止层（ 113 )可以采 用高硬度金属材料或组合物形成， 其硬度系数大于多晶硅层（114 ) 的硬度系 数。 例如 CMP停止层（113 )的材料包括但不限于镍、 钛、 铬、 铂、 TiN中的 一种或其任意组合。通常，多晶硅的莫氏硬度为 4.5-6.5,因此 CMP停止层（ 113 ) 例如采用莫氏硬度大于 6.5的高硬度金属， 即， 其硬度大于多晶硅材料。
[0041]上述金属栅极 112和 CMP停止层 113的厚度和为 20nm。 优选的， 金 属栅极的厚度为 5nm, CMP停止层 113的厚度为 15nm。
[0042]在 CMP停止层 113上形成多晶硅层 114。 所述多晶硅层 114的形成可 以参考以下步骤： 首先， 在 CMP停止层 113上形成非晶硅层； 其次， 用准分 子激光照射于非晶硅层， 是非晶硅呈现熔化状态； 最后进行冷却并重新结晶 后， 非晶硅变成多晶硅， 即形成所述多晶硅层 114。 值得注意的是， 形成多晶 硅层 114 的方法有多种， 且为本领域技术人员所熟知， 因此在此再赘述， 上 述方法仅作为举例， 并不能理解为对本发明的限制。
[0043]步骤 S102, 形成栅极堆叠以及源 /漏区 101 , 如图 3所示。 对步骤 S101 所形成的多层结构覆盖光刻胶，进行构图，刻蚀栅极介质层 111、金属栅极 112、 CMP停止层 113和多晶硅层 114并停止于半导体村底 100, 形成栅极堆叠。
[0044]可选的，在所述栅极堆叠的侧壁上形成侧墙 116,用于将栅极堆叠隔开。 侧墙 116可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其他合 适的材料形成。 侧墙 116可以具有多层结构。 侧墙 116以通过包括沉积刻蚀 工艺形成， 其厚度范围可以是 lOnm -lOOnm, 如 30nm、 50nm或 80nm。
[0045]可选的， 在栅极堆叠两侧形成源 /漏区 101。 源 /漏区 101可以通过向村 底 100中注入 P型或 N型掺杂物或杂质而形成。 例如， 对于 PMOS来说， 源 /漏区 101可以是 P型掺杂的 SiGe; 对于 NMOS来说， 源 /漏区 101可以是 N 型掺杂的 Si。 源 /漏区 101 可以由包括光刻、 离子注入、 扩散、 外延生长和 / 或其他合适工艺的方法形成， 且可以先于栅极介质层 111 形成。 在本实施例 中， 源 /漏区 101在村底 100内部， 在其他一些实施例中， 源 /漏区 101可以是 通过选择性外延生长所形成的提升的源漏极结构， 其外延部分的顶部高于栅 极堆叠底部（本说明书中所指的栅极堆叠底部意指栅极堆叠与半导体村底 100 的交界线）。
[0046]步骤 S103, 在半导体村底 100上形成第一层间介质层 115, 以覆盖源 / 漏区 101以及位于半导体村底 100上的栅极堆叠。 如图 4所示， 栅极堆叠之 间也被第一层间介质层 115填充。
[0047]第一层间介质层 115 可以通过化学气相沉积 （ Chemical vapor deposition , CVD )、 高密度等离子体 CVD、 旋涂或其他合适的方法形成在村 底 100上。第一层间介质层 115的材料可以采用包括 Si02、碳掺杂 Si02、BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 第一层间介质层 115的厚度范围 可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。
[0048]步骤 S104, 执行平坦化处理， 使 CMP停止层 113暴露出来， 并与第一 层间介质层 115的上表面齐平。
[0049]在本实施例中， 对该半导体器件上的第一层间介质层 115 和栅极堆叠 进行化学机械抛光（Chemical-Mechanical Polish, CMP )的平坦化处理， 如图 5所示，使得该栅极堆叠中的 CMP停止层 113的上表面与第一层间介质层 115 的上表面齐平， 并露出所述 CMP停止层 113的顶部和侧墙 116。 本发明创造 性地增加了 CMP停止层 113,由于该 CMP停止层 113由硬度系数较大的金属 形成， 其可以取代传统工艺中的多晶硅层作为平坦化处理的停止层， 即在执 行平坦化处理的时候将在该层上方的多晶硅层 114去掉， 由此有效地减小了 栅极高度。
[0050]可选的， 还可以形成接触塞 121。 参考图 6~图 12。
[0051]如图 6所示， 刻蚀第一层间介质层 115形成使村底之上的源 /漏区 101 至少部分暴露的接触孔 120。 具体地， 可以使用干法刻蚀、 湿法刻蚀或其他合 适的刻蚀方式刻蚀第一层间介质层 115以形成接触孔 120。接触孔 120形成后， 使村底 100中的源 /漏区 101暴露。 由于栅极堆叠被侧墙 116所保护， 因此即 使在形成接触孔 120时进行过刻蚀也不会导致栅极与源 /漏极的短路。 如果源 / 漏区 101 是通过选择性外延生长所形成的提升的源漏极结构， 其外延部分的 顶部高于栅极堆叠底部， 则接触孔 120可以形成到源 /漏区 101内部与栅极堆 叠底部齐平的位置为止， 这样当在接触孔 120 内填充接触金属以形成接触塞 121时， 该接触金属可以通过接触孔 120的部分侧壁和底部与源 /漏区 101接 触， 从而进一步增加接触面积并降低接触电阻。
[0052]如图 7所示，接触孔 120的下部是暴露的源 /漏区 101 ,在该源 /漏区 101 上沉积金属， 进行退火处理后形成金属硅化物 122。 具体地， 首先， 通过接触 孔 120, 采用离子注入、 沉积非晶化物或者选择性生长的方式， 对暴露的源 / 漏区 101 进行预非晶化处理， 形成局部非晶硅区域； 然后利用金属溅镀方式 或化学气相沉积法， 在该源 /漏区 101上形成均勾的金属层， 优选地， 该金属 可以是镍。 当然该金属也可以是其他可行的金属， 例如 Ti、 Co或 Cu等。 随 如快速热退火、 尖峰退火等。 根据本发明的实施例， 通常采用瞬间退火工艺 对器件进行退火， 例如在大约 1000°C以上的温度进行微秒级激光退火， 使所 述沉积的金属与该源 /漏区 101 内形成的非晶化物发生反应形成金属硅化物 化物可以是非晶硅、 非晶化硅锗或者非晶化硅碳中的一种。 形成金属硅化物 122的好处是可以减小接触塞 122中的接触金属与源 /漏区 101之间的电阻率， 进一步降低接触电阻。
[0053]值得注意的是， 图 7所示形成金属硅化物 122的步骤是优选步骤， 即 也可以不形成金属硅化物 122, 直接在接触孔 120中填充接触金属， 形成接触 塞 121。
[0054]如图 8所示， 在接触孔 120内通过沉积的方法填充接触金属形成接触 塞 121。 该接触金属具有与所述村底 100中暴露的源 /漏区 101进行电连接的 下部分（所述 "电连接" 指的是接触金属的下部分可能直接与村底 100 中暴 露的源 /漏区 101接触， 也可能通过村底 100中暴露的源 /漏区 101上形成的金 属硅化物 122与村底 100中暴露的源 /漏区 101形成实质上的电连通），该接触 金属经过接触孔 120贯穿所述第一层间介质层 115并露出其顶部。
[0055]优选地， 接触金属的材料为 I 当然根据半导体的制造需要， 接触金 属的材料包括但不限于\¥、 Al、 TiAl合金中任一种或其组合。 可选地， 在填 充接触金属之前， 可以选择在接触孔 120 的内壁以及底部形成村层（未在图 中示出）， 该村层可以通过 ALD、 CVD、 PVD等沉积工艺沉积在接触孔 120 的内壁以及底部， 该村层的材料可以是 Ti、 TiN、 Ta、 TaN、 Ru或其组合， 该 村层的厚度可以是 5nm -20nm, 如 10nm或 15nm。
[0056]图 9~图 12为另一种结合本发明制造接触塞的各个阶段的结构示意图。 [0057]参考图 9,形成覆盖所述栅极堆叠和所述第一层间介质层 115的第二层 间介质层 117。 第二层间介质层 117可以通过化学气相沉积（Chemical vapor deposition , CVD )、 高密度等离子体 CVD、 旋涂或其他合适的方法形成。 第 二层间介质层 117的材料可以采用包括 Si02、碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 优选的， 第二层间介质层 117采用与第一层 间介质层 115相同的材料， 以便筒化形成接触孔 120时的刻蚀工艺。
[0058]如图 10所示， 刻蚀所述第二层间介质层 117和第一层间介质层 115形 成至少使所述村底 100之上的源 /漏区 101和所述栅极堆叠部分暴露的接触孔 120。 具体地， 可以使用干法刻蚀、 湿法刻蚀或其他合适的刻蚀方式刻蚀第一 层间介质层 115和第二层间介质层 117以形成接触孔 120。接触孔 120形成后， 使村底 100中的源 /漏区 101暴露， 以及栅极堆叠的上表面部分暴露。 如果源 / 漏区 101 是通过选择性外延生长所形成的提升的源漏极结构， 其外延部分的 顶部高于栅极堆叠底部， 则接触孔 120可以形成到源 /漏区 101内部与栅极堆 叠底部齐平的位置为止， 这样当在接触孔 120 内填充接触金属以形成接触塞 121时， 该接触金属可以通过接触孔 120的部分侧壁和底部与源 /漏区 101接 触， 从而进一步增加接触面积并降低接触电阻。
[0059]如图 11所示， 接触孔 120的下部是暴露的源 /漏区 101时， 在该源 /漏 区 101上沉积金属， 进行退火处理后形成金属硅化物 122。 具体地， 首先， 通 过接触孔 120, 采用离子注入、 沉积非晶化物或者选择性生长的方式， 对暴露 的源 /漏区 101进行预非晶化处理， 形成局部非晶硅区域； 然后利用金属溅镀 方式或化学气相沉积法， 在该源 /漏区 101上形成均匀的金属层。 优选地， 该 金属可以是镍。 当然该金属也可以是其他可行的金属， 例如 Ti、 Co或 Cu等。 随后对该半导体结构进行退火， 在其他的实施例中可以采用其他的退火工艺， 如快速热退火、 尖峰退火等。 根据本发明的实施例， 通常采用瞬间退火工艺 对器件进行退火， 例如在大约 1000°C以上的温度进行微秒级激光退火， 使所 述沉积的金属与该源 /漏区 101 内形成的非晶化物发生反应形成金属硅化物 化物可以是非晶硅、 非晶化硅锗或者非晶化硅碳中的一种。 形成金属硅化物 122的好处是可以减小接触塞 122中的接触金属与源 /漏区 101之间的电阻率， 进一步降低接触电阻。
[0060]值得注意的是， 图 11所示形成金属硅化物 122的步骤是优选步骤， 即 也可以不形成金属硅化物 122, 直接在接触孔 120中填充接触金属， 形成接触 塞 121。
[0061]如图 12所示， 在接触孔 120内通过沉积的方法填充接触金属形成接触 塞 121。该接触金属经过接触孔 120贯穿所述第二层间介质层 117和第一层间 介质层 115, 并露出第二层间介质层 117的顶部。
[0062]优选地， 接触金属的材料为 I 当然根据半导体的制造需要， 接触金 属的材料包括但不限于\¥、 Al、 TiAl合金中任一种或其组合。
[0063]如上所述， 由于栅极与源 /漏的高度差小了， 在刻蚀接触孔时， 刻蚀的 距离减小了， 因此与传统的接触孔刻蚀工艺相比， 刻蚀的高度、 精度都更容 易控制， 优化了接触孔刻蚀工艺。
[0064]实施本发明提供的半导体结构的制造方法， 能够有效减小栅极高度， 且在减小栅极高度的同时， 不影响半导体器件的性能。
[0065]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0066]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。
10

Claims

权 利 要 求
1. 一种半导体结构的制造方法， 该方法包括以下步骤：
(a)提供一半导体村底（100), 在所述半导体村底（100)上依次形成 栅极介质层（ 111 )、 金属栅极 ( 112 )、 CMP停止层（ 113 )、 多晶硅层（ 114 );
(b)刻蚀所述栅极介质层（ 111 )、 所述金属栅极 ( 112)、 所述 CMP停 止层（ 113 )、 所述多晶硅层（ 114 )形成栅极堆叠；
( c )在半导体村底（ 100 )上形成第一层间介质层（ 115 ), 以覆盖所述半 导体村底（100)上的栅极堆叠；
(d)执行平坦化处理， 使所述 CMP停止层（ 113)暴露出来， 并与第一 层间介质层（115) 的上表面齐平。
2. 根据权利要求 1所述的方法， 其中， 所述 CMP停止层（113)的硬度系 数大于所述多晶硅层（114) 的硬度系数。
3. 根据权利要求 1所述的方法， 其中， 所述 CMP停止层（113)的材料包 括镍、 钛、 铬、 铂、 ΉΝ中的一种或其任意组合。
4. 根据权利要求 1所述的方法， 其中， 所述金属栅极（112)与所述 CMP 停止层（113) 的厚度之和为 20nm。
5. 根据权利要求 1所述的方法，其中，所述金属栅极（ 112)的厚度为 5nm, 所述 CMP停止层（113) 的厚度为 15nm。
6. 根据权利要求 1所述的方法， 其中， 在所述步骤（b)之后还包括以下 步骤： 在所述栅极堆叠的两侧形成源 /漏区 （101)。
7. 根据权利要求 6所述的方法， 其中， 在所述步骤（d)之后还包括以下 步骤： 形成接触塞（121)。
8. 根据权利要求 7所述的方法， 其中， 形成所述接触塞（ 121 ), 还包括 以下步骤：
(f)在所述第一介质层（ 115) 中形成至少使所述村底（ 100)之上的源 / 漏区 （ 101 )部分暴露的接触孔（ 120);
11 ( g )在所述村底（ 100 )的暴露的源 /漏区（ 101 )上形成金属硅化物（ 122 )。
(h)在所述接触孔（120) 中填充接触金属。
9. 根据权利要求 7所述的方法， 其中， 形成所述接触塞（ 121 ), 还包括 以下步骤：
( i )形成覆盖所述栅极堆叠和所述第一介质层（ 115 )的第二介质层（ 117 ); (j)刻蚀所述第二介质层（117)和第一介质层（115)形成至少使所述 村底（ 100 )之上的源 /漏区（ 101 )和所述栅极堆叠部分暴露的接触孔（ 120 );
(k)在所述接触孔（120) 中填充接触金属。
10.—种半导体结构， 该半导体结构包括村底（100)、 栅极堆叠、 第一层 间介质层（115)、 源 /漏区 （101), 其中：
所述源 /漏区 （101)嵌于所述村底（100) 中， 所述栅极堆叠形成在所述 村底（100)之上， 所述第一层间介质层（115)覆盖所述源 /漏区 （101), 其特征在于，
所述栅极堆叠依次包括： 与村底（100)接触的栅极介质层（111)、 金属 栅极 ( 112 )和 CMP停止层（ 113 )。
11.根据权利要求 8所述的半导体结构， 其中， 所述 CMP停止层（113)的 硬度系数大于多晶硅的硬度系数。
12.根据权利要求 8所述的半导体结构， 其中， 所述金属栅极 (112)与所 述 CMP停止层（113) 的厚度之和为 20nm。
13.根据权利要求 8所述的半导体结构， 其中， 所述金属栅极（112)的厚 度为 5nm, 所述 CMP停止层（113) 的厚度为 15nm。
14.根据权利要求 8所述的半导体结构， 其中， 所述 CMP停止层（113)的 材料包括镍、 钛、 铬、 铂、 TiN中的一种或者其任意组合。
15.根据权利要求 8所述的半导体结构， 其中， 所述半导体结构还包括接 触塞（121)。
12
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