WO2012161031A1 - 受信装置、及び、受信方法 - Google Patents

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WO2012161031A1
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unit
equalization
signal
time domain
frequency domain
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PCT/JP2012/062412
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勝美 高岡
直樹 吉持
豪紀 川内
長谷川　亮
浩史 丸山
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ソニー株式会社
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    • H04L25/03006—Arrangements for removing intersymbol interference
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    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
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    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods
    • H04L2025/03726—Switching between algorithms

Definitions

  • the present technology relates to a receiving apparatus and a receiving method, and particularly to a receiving apparatus and a receiving method that can improve equalization performance.
  • DTMB Digital Terrestrial Multimedia Broadcast
  • one of a modulation method using a single carrier and a modulation method using a multicarrier can be selected as a data modulation method.
  • single carrier transmission appropriately transmitting data by a modulation scheme using a single carrier
  • multicarrier transmission transmitting data by a modulation scheme using a multicarrier
  • Data transmission according to the DTMB standard is performed by periodically transmitting a PN signal and a data signal during single carrier transmission.
  • a PN signal In multi-carrier transmission, data obtained by performing IFFT (Inverse Fast Fourier Transform) operation on the PN signal and the data signal is periodically transmitted.
  • the PN signal is a known signal composed of a predetermined data series, and is inserted as a guard interval for preventing interference between data signals.
  • the receiving device corresponding to the DTMB standard is provided with an equalizer for receiving data transmitted by single carrier transmission and an equalizer for receiving data transmitted by multicarrier transmission.
  • FIG. 1 is a diagram showing a configuration of a single carrier equalizer that receives data transmitted by single carrier transmission.
  • the received signal is frequency-converted, and the obtained IF signal is subjected to processing such as A / D conversion and orthogonal demodulation.
  • the input signal ID (t) obtained by performing each processing is input to the FFE 21.
  • equalization is performed on a signal in the time domain using an FFE (Feed Forward Equalizer) 21 and an FBE (Feed Back Equalizer) 23.
  • the FFE 21 includes a variable coefficient filter and a coefficient updating unit, and performs a convolution operation between the input signal ID (t) and the coefficient using the coefficient obtained by the coefficient updating unit.
  • the FFE 21 outputs a signal OD0 (t) representing the result of the convolution operation to the adder 22.
  • the equalized signal OD (t) output from the adder 22 is output to the outside of the single carrier equalizer and also supplied to the hard decision unit 24 and the subtractor 25.
  • the hard decision unit 24 performs a hard decision on the equalized signal OD (t) supplied from the adder 22 and outputs a signal OD ′ (t) representing the hard decision result.
  • the signal OD ′ (t) is supplied to the FBE 23 and the subtracter 25.
  • the FBE 23 also includes a variable coefficient filter and a coefficient updating unit, and performs a convolution operation between the signal OD ′ (t) supplied from the hard decision unit 24 and the coefficient using the coefficient obtained by the coefficient updating unit.
  • the FBE 23 outputs a signal OD1 (t) representing the result of the convolution operation.
  • the output signal OD1 (t) is supplied to the adder 22 and used for addition with the output signal OD0 (t).
  • the subtracter 25 subtracts the signal OD ′ (t) representing the hard decision result supplied from the hard decision unit 24 from the equalized signal OD (t) supplied from the adder 22 to obtain the error signal ED (t).
  • ED (t) OD (t)-OD '(t)) is output.
  • the error signal ED (t) output from the subtracter 25 is supplied to the FFE 21 and FBE 23.
  • the coefficient update unit of the FFE 21 performs LMS calculation based on the input signal ID (t) and the error signal ED (t) supplied from the subtractor 25, and updates the coefficient of the FFE 21.
  • the coefficient updating unit of the FBE 23 performs LMS calculation based on the signal OD ′ (t) representing the hard decision result supplied from the hard decision unit 24 and the error signal ED (t) supplied from the subtractor 25, and the FBE 23 Update the coefficient.
  • the hard decision calculation which is the calculation for equalizing the input signal ID (t), the calculation of the error signal, and the coefficient update of the variable coefficient filters (FFE21, FBE23) are performed.
  • the calculation is performed using a time domain signal. “(T)” represents that the signal is a signal in the time domain.
  • FIG. 2 is a diagram showing a configuration of a multicarrier equalizer that receives data transmitted by multicarrier transmission.
  • the input signal ID (t) is input to the subtractor 11.
  • the subtractor 11 removes the PN signal by subtracting the estimated value PN ′ (t) of the PN signal supplied from the channel estimation unit 15 from the input signal ID (t), and the data signal (ID (t) t ⁇ PN ′ (t)) is output to the FFT operation unit 12.
  • the FFT operation unit 12 performs an FFT operation on the data signal supplied from the subtractor 11 and outputs the data signal D (f) to the distortion compensation unit 13. Since a data signal transmitted by multicarrier transmission is subjected to IFFT calculation in the transmission side device, the multicarrier equalizer performs FFT calculation on the data signal.
  • the data signal D (f) is a frequency domain signal.
  • the PN reproduction unit 14 reproduces the PN signal PN (t) and outputs it to the channel estimation unit 15.
  • the channel estimation unit 15 includes a variable coefficient filter and a coefficient update unit, and performs a convolution operation between the PN signal PN (t) reproduced by the PN reproduction unit 14 and the coefficient using the coefficient obtained by the coefficient update unit. .
  • the channel estimation unit 15 outputs the estimated value PN ′ (t) of the PN signal obtained by the convolution operation to the subtractor 11.
  • the coefficient update unit of the channel estimation unit 15 performs an LMS operation based on the PN signal PN (t) supplied from the PN regeneration unit 14 and the error signal EP (t) supplied from the subtractor 11, and the channel estimation unit 15 Update the coefficient.
  • the control unit 16 supplies the coefficient obtained by the coefficient updating unit of the channel estimation unit 15, that is, the estimated impulse response h (t), to the FFT calculation unit 17.
  • the FFT operation unit 17 performs an FFT operation on the impulse response signal supplied from the control unit 16 and outputs an impulse response H (f) to the distortion compensation unit 13.
  • the distortion compensation unit 13 performs distortion compensation on the data signal D (f) supplied from the FFT calculation unit 12 by using the impulse response H (f) supplied from the FFT calculation unit 17, thereby performing post-equalization Generate and output signal OD (f).
  • the equalized signal OD (f) output from the distortion compensation unit 13 is output to the outside.
  • the distortion compensation calculation which is the calculation for equalizing the input signal ID (t)
  • the distortion compensation calculation is performed using the data after the PN removal and the coefficient of the channel estimation unit 15 as the frequency. This is performed using the converted signal in the frequency domain.
  • “(F)” represents that the signal is a signal in the frequency domain.
  • the single carrier equalization is described in, for example, Non-Patent Document 1
  • the multicarrier equalization is described in, for example, Non-Patent Documents 2 and 3, respectively.
  • a receiver that supports the DTMB standard has been transmitted by multicarrier transmission and a circuit that performs equalization using a time domain signal (time domain).
  • time domain In order to receive data, it is composed of a circuit that performs equalization using a signal in the frequency domain (frequency domain).
  • time domain equalization is effective, but in transmission paths where a large amount of pre-echo exists in environments such as SFN (Single Frequency Network), frequency domain equalization Is effective.
  • This technology is for solving the above-mentioned problems, and is intended to improve the equalization performance in various broadcasting and transmission path environments.
  • a receiving apparatus is provided with a time domain equalization unit that equalizes a reception signal in a time domain and a frequency domain that is provided in parallel with the time domain equalization unit and equalizes the reception signal in a frequency domain.
  • the receiving apparatus includes an equalization unit, and an equalization method control unit that performs switching control of the time domain equalization unit and the frequency domain equalization unit.
  • a reception method includes a time domain equalization unit that equalizes a reception signal in a time domain, and a frequency domain that is provided in parallel with the time domain equalization unit and equalizes the reception signal in a frequency domain. It is a receiving method including the step which performs switching control with an equalization part.
  • a time domain equalization unit that equalizes a reception signal in the time domain and a time domain equalization unit are provided in parallel to equalize the reception signal in the frequency domain. Switching control with the frequency domain equalization unit is performed.
  • the receiving device may be an independent device, or may be an internal block constituting one device.
  • equalization performance can be improved in various broadcasting and transmission path environments.
  • FIG. 10 is a diagram illustrating a second detailed configuration example of the equalization processing unit.
  • FIG. 10 is a diagram illustrating a third detailed configuration example of the equalization processing unit. It is an example of a channel impulse response.
  • FIG. 10 is a diagram illustrating a fourth configuration example of the equalization processing unit.
  • FIG. 10 is a diagram illustrating a fifth detailed configuration example of the equalization processing unit.
  • FIG. 10 is a diagram illustrating a sixth detailed configuration example of the equalization processing unit. It is a flowchart explaining an equalization system control part. It is a figure which shows the structural example of FFE, FBE and a channel estimation part.
  • FIG. 18 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 3 is a diagram illustrating a configuration example of a receiving apparatus according to an embodiment of the present invention.
  • the receiving device 51 includes an antenna 52, a tuner 53, an A / D conversion unit 54, an orthogonal demodulation unit 55, a synchronization unit 56, an equalization processing unit 57, and an error correction unit 58.
  • the receiving device 51 is, for example, a receiving device that supports the DTMB standard, which is a standard for terrestrial digital broadcasting.
  • the receiving device 51 which is a receiving device corresponding to the DTMB standard, receives a function for receiving data transmitted by a modulation method using a single carrier and data transmitted by a modulation method using a multicarrier. It has a function to do.
  • the tuner 53 receives the RF signal and outputs the IF signal obtained by performing the frequency conversion to the A / D converter 54.
  • the A / D converter 54 performs A / D conversion on the signal supplied from the tuner 53 and outputs the obtained data.
  • the quadrature demodulator 55 performs quadrature demodulation on the data supplied from the A / D converter 54, and obtains a real axis component (I (In phase) component) and an imaginary axis component (Q (Quadrature phase)).
  • a baseband signal of a complex signal (hereinafter also referred to as an IQ signal) represented by a complex number consisting of components) is output.
  • IQ signal a complex signal represented by a complex number consisting of components
  • the synchronization unit 56 supplies the IQ signal from the orthogonal demodulation unit 55 to the equalization processing unit 57 and establishes synchronization using the correlation between PN sequences, which are frame headers included in the IQ signal. Perform synchronous processing.
  • the equalization processing unit 57 equalizes the signal supplied from the synchronization unit 56.
  • the equalization processing unit 57 equalizes both the signal representing the data transmitted by the single carrier transmission and the signal representing the data transmitted by the multicarrier transmission.
  • the equalization processing unit 57 outputs a signal after the equalization processing.
  • the error correction unit 58 performs error correction processing on the equalized signal supplied from the equalization processing unit 57.
  • FIG. 4 is a diagram illustrating a configuration example of a frame as a baseband signal of a single carrier signal.
  • a frame as a baseband of a single carrier signal is composed of 420 symbols (sym) of a PN sequence as a frame header (Frame Header) and a frame body (Frame Body) of 3744 + 36 symbols.
  • the frame body is composed of 36 symbols of system information (SI (System Information)) and 3744 symbols of actual data (Data).
  • FIG. 5 is a diagram illustrating a configuration example of a frame as a baseband signal of a multicarrier signal.
  • a frame as a baseband of a multicarrier signal is composed of a frame body which is an OFDM signal of 420 symbols (sym) of a PN sequence as a frame header (Frame header) and 3780 symbols of actual data and system information.
  • FIG. 6 is a diagram showing the PN length.
  • PN420 has a PN sequence with a Frame Header length of 420 symbols
  • PN595 has a PN sequence with a Frame Header length of 595 symbols
  • PN945 has a PN sequence with a Frame Header length of 945 symbols.
  • Frame length is the same in all cases and is 3780 symbols. Therefore, the frame length is 4200 symbols for PN420, 4375 symbols for PN595, and 4725 symbols for PN945.
  • FIG. 7 is a diagram showing a configuration of the equalization processing unit 57.
  • the equalization processing unit 57 mainly includes a frequency domain equalization unit 61, a time domain equalization unit 65, a frequency deinterleave unit 62, a selector 63, and It consists of a selector 64.
  • the time domain signal output from the synchronization unit 56 is input to the frequency domain equalization unit 61 and the time domain equalization unit 65.
  • the frequency domain equalization unit 61 mainly has two functions. The first is to perform an equalization process in the frequency domain and generate and output equalized data as described with reference to FIG. 1 for an input signal representing data transmitted by multicarrier transmission. It is a thing.
  • the equalized data output from the frequency domain equalization unit 61 is supplied to the frequency deinterleave unit 62.
  • the other is to perform equalization processing in the frequency domain for an input signal representing data transmitted by single carrier transmission, and generate and output data after equalization.
  • the equalized data output from the frequency domain equalization unit 61 is supplied to the selector 64. Frequency band processing in single carrier transmission will be described later.
  • the frequency deinterleaving unit 62 targets the equalized data obtained by equalizing the signal transmitted by the multicarrier transmission by the frequency domain equalizing unit 61, and the symbols rearranged by the frequency interleaving performed on the transmission side. Frequency deinterleaving for returning the arrangement is performed, and the result is output to the selector 63.
  • the time domain equalization unit 65 performs an equalization process on the input signal representing data transmitted by single carrier transmission, and performs the equalized data processing. Generate and output. The equalized data output from the time domain equalization unit 65 is supplied to the selector 64.
  • the selector 64 performs post-equalization data obtained by performing frequency domain equalization by the frequency domain equalization unit 61 on a signal transmitted by single carrier transmission, or by performing time domain equalization by the time domain equalization unit 65, etc. One of the converted data is selected and output to the selector 63 at the subsequent stage.
  • the selector 63 selects and outputs the output of the frequency deinterleave unit 62 or the output of the selector 64 according to the carrier mode. That is, the output of the frequency deinterleave unit 62 is output during multicarrier transmission, and the output of the selector 64 is output during single carrier transmission.
  • the signal transmitted by the multicarrier transmission is equalized in the frequency domain by the frequency domain equalization unit 61 and then frequency deinterleaved by the frequency deinterleaving unit 62. Processing is performed and output via the selector 63.
  • the signal transmitted by the single carrier transmission is a signal that has been equalized in the frequency domain by the frequency domain equalizer 61 or a signal that has been equalized in the time domain by the time domain equalizer 65. Is selected by the selector 64 and is output via the selector 63.
  • FIG. 8 is a diagram illustrating a detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 8, the same configurations as those shown in FIG.
  • the frequency domain etc. unit 61 includes a PN reproduction unit 71, a channel estimation unit 72, a subtractor 66, an FFT calculation unit 67, a coefficient control unit 73, an FFT calculation unit 74, a distortion compensation unit 68, a residual intersymbol interference removal unit 69, and
  • the time domain equalizing unit 65 includes an FFE 75, an adder 76, an FBE 77, a hard decision unit 78, and a subtractor 79.
  • the time domain signal ID (t) output from the synchronization unit 56 is input to the subtractor 66 of the frequency domain equalization unit 61 and the FFE 75 of the time domain equalization unit 65.
  • the PN reproduction unit 71 of the frequency domain equalization unit 61, the channel estimation unit 72, the subtractor 66, the FFT operation unit 67, the coefficient control unit 73, the FFT operation unit 74, the distortion Processing is performed by the compensator 68 and the frequency deinterleaver 62.
  • a signal transmitted by multicarrier transmission is an IQ signal to be equalized, and a signal ID (t) input to the equalization processing unit 57 is a time domain signal of an OFDM signal, and is a known PN sequence ( Symbol). (Fig. 5)
  • the PN reproduction unit 71 reproduces a PN sequence that is exactly the same as the sequence generated and transmitted on the transmission side, that is, a PN sequence as a frame header, and supplies the PN sequence to the channel estimation unit 72.
  • the channel estimator 72 estimates the channel characteristics of the transmission channel on which the multicarrier signal has been transmitted from the multicarrier signal, which is the IQ signal to be subjected to multicarrier equalization processing, and estimates the channel characteristics (the estimated value thereof) ) Is supplied to the coefficient control unit 73, and the PN sequence affected by the transmission path, that is, the estimated PN sequence (PN ′ (t)) is obtained using the impulse response. Supply. Further, the impulse response is sequentially updated using the error signal ep (t) supplied from the subtractor 66.
  • the subtractor 66 is supplied from the time-domain (time domain) multi-carrier signal (hereinafter also referred to as multi-carrier time domain signal) as a multi-carrier signal that is an IQ signal to be subjected to multi-carrier equalization processing.
  • time domain time domain multi-carrier signal
  • the PN sequence as a frame header included in the multicarrier time domain signal is removed, and the PN sequence is removed from the multicarrier time domain signal.
  • the signal after PN removal is supplied to the FFT operation unit 67.
  • the FFT operation unit 67 performs an FFT operation on the PN-removed signal supplied from the subtractor 66 to obtain a multicarrier frequency domain signal that is a multicarrier signal in the frequency domain (frequency domain). Output.
  • the coefficient control unit 73 supplies the impulse response estimated by the channel estimation unit 72 to the FFT calculation unit 74.
  • the channel estimator 72 an impulse response is generated by an adaptive filter, and the coefficients of each tap of the adaptive filter correspond to the impulse response. It supplies to the calculating part 74.
  • the FFT calculation unit 74 performs an FFT calculation on the impulse response supplied from the coefficient control unit 73 to obtain a transfer function as the transmission path characteristic, and supplies the transfer function to the distortion compensation unit 68.
  • the distortion compensator 68 compensates the multicarrier frequency domain signal from the FFT calculator 67 with the transfer function as the transmission path characteristic from the FFT calculator 74, so that the multicarrier frequency domain signal is received on the transmission path.
  • the distortion is corrected, and the corrected multicarrier frequency domain signal OD (f) is supplied to the frequency deinterleave unit 62 as a result of the multicarrier equalization processing of the multicarrier signal.
  • the distortion compensation will be described.
  • Several compensation methods are known, and distortion compensation by ZF (Zero Forcing) equalization or MMSE (Minimum Mean Square Error) equalization is generally used.
  • ZF equalization when ZF equalization is performed as an example, it can be realized by dividing the multicarrier frequency domain signal from the FFT operation unit 67 by the transfer function as the transmission path characteristic from the FFT operation unit 74.
  • the frequency deinterleaving unit 62 is rearranged by the frequency interleaving performed on the transmission side with respect to the multicarrier frequency domain signal OD (f) supplied from the distortion compensating unit 68 as described with reference to FIG. Frequency deinterleaving is performed to restore the symbol arrangement, and the result is output to the selector 63.
  • the selector 63 is controlled according to the carrier mode, and supplies the output of the frequency deinterleave unit 62 to the error correction unit 58 at the subsequent stage as the equalized output result OD (k) of the equalization processing unit 57 during multicarrier transmission.
  • the channel response estimation unit 72 in the frequency domain equalization unit 61 estimates the impulse response as the transmission path characteristic, and the transmission path An estimated PN sequence affected by the characteristics is obtained.
  • the subtractor 66 subtracts the estimated PN sequence affected by the transmission path from the multicarrier time domain signal as the multicarrier signal, thereby obtaining the PN sequence as the frame header included in the multicarrier time domain signal. A signal after removing the removed PN is obtained.
  • the distortion compensator 68 converts the multi-carrier frequency domain signal obtained by converting the PN-removed signal into the frequency domain signal, and converts the impulse response of the transmission path characteristics obtained through the coefficient controller 73 into the frequency domain signal.
  • the multicarrier frequency domain signal is equalized by performing distortion compensation processing with the transfer function.
  • the equalized signal is subjected to frequency deinterleaving and supplied to the error correction unit 58.
  • the above processing is performed as multicarrier equalization processing.
  • FIG. 9 is a block diagram illustrating a configuration example of the channel estimation unit 72 of FIG.
  • the channel estimation unit 72 includes a variable coefficient filter 234 and a coefficient update unit 235.
  • the variable coefficient filter 234 is a digital filter whose tap coefficient is variable, and performs a product-sum operation on the input data PN (t) input thereto and the tap coefficient, and the product-sum operation result PN ′ (t) is obtained. , Output as input data filtering result.
  • variable coefficient filter 234 is a K-tap filter (FIR filter), which includes K latch circuits 231 1 , 231 2 ,..., 231 k , and K multipliers 232 1 , 232 2 ,. ., 232 k and an adder 233.
  • FIR filter FIR filter
  • the latch circuit 231 k latches the input data latched by the preceding latch circuit 231 k ⁇ 1 and supplies it to the succeeding latch circuit 231 k + 1 and the multiplier 231 k .
  • the first latch circuit 231 1 constituting the variable coefficient filter 234, the PN sequence from the PN playback unit 71 in FIG. 8 is supplied.
  • the multiplier 232 k is supplied with a tap coefficient corresponding to the impulse response of the transmission path characteristic from the coefficient updating unit 235.
  • the multiplier 232 k multiplies the input data from the latch circuit 231 k and the tap coefficient h (k) by using the kth value of the impulse response of the transmission path characteristic as the tap coefficient h (k) from the coefficient updating unit 235.
  • the multiplication value (multiplication result) obtained as a result is supplied to the adder 233.
  • the adder 233 adds the multiplication results supplied from each of the K multipliers 232 1 to 232 k, and outputs an addition value PN ′ (t) obtained as a result.
  • the coefficient update unit 235 is supplied from the ep sequence that is the output result of the subtractor 66 in FIG. 8, that is, the PN sequence included in the multicarrier signal that is the IQ signal to be subjected to multicarrier equalization processing, and the channel estimation unit 72. Using the result obtained by subtracting the estimated PN sequence as an error, the tap coefficients h (1) to h (K) of the variable coefficient filter 234 are updated and supplied to the variable coefficient filter 234 so as to reduce the error. .
  • the channel estimation unit 72 obtains the difference between the PN sequence included in the multicarrier signal that is the IQ signal to be equalized and the estimated PN sequence from the subtractor 66 in the coefficient updating unit 235, and based on the value.
  • the variable coefficient filter 234 updates the coefficient so as to reduce the error by an algorithm such as LMS, and the PN sequence supplied from the PN reproduction unit 71 and the tap coefficient supplied from the coefficient update unit 235, that is, transmission.
  • the product-sum operation with the impulse response of the path characteristic, that is, convolution is performed, and the result of filtering the PN sequence with the transmission path characteristic is supplied to the subtractor 66 as the estimated PN sequence.
  • PN reproduction unit 71 channel estimation unit 72, subtractor 66, FFT calculation unit 67, coefficient control unit 73, FFT calculation unit 74, distortion compensation unit 68, residual intersymbol interference removal unit 69, and frequency domain equalization unit 61
  • the processing is performed by each unit of the IFFT calculation unit 70, but the operations in the PN reproduction unit 71, the channel estimation unit 72, the subtractor 66, the FFT calculation unit 67, the coefficient control unit 73, the FFT calculation unit 74, and the distortion compensation unit 68 are as follows. This is almost the same as the above-described equalization processing for multicarrier signals during multicarrier transmission.
  • the sequence is applied as Frame Header, and the frequency band unit 61 that performs equalization processing on the multicarrier signal during the above-described multicarrier transmission uses a single carrier to perform equalization processing using this PN sequence. This is because the operation is almost the same in transmission. In other words, the configuration necessary for multi-carrier equalization can be used for equalization in the frequency domain with respect to a single carrier signal transmitted by single carrier transmission without significant impact on the circuit scale.
  • the signal transmitted by the single carrier transmission is an IQ signal to be equalized, and the signal ID (t) input to the equalization processing unit 57 is a single carrier time domain signal, which is a known PN sequence ( Symbol). (Fig. 4)
  • the PN reproduction unit 73 reproduces a PN sequence that is exactly the same as the sequence generated and transmitted on the transmission side, that is, a PN sequence as a frame header, and supplies the PN sequence to the channel estimation unit 72.
  • the channel estimation unit 72 estimates a channel characteristic of a transmission channel on which the single carrier signal is transmitted from a single carrier signal that is an IQ signal to be subjected to single carrier equalization processing, and estimates the channel characteristic (estimated value). ) Is supplied to the coefficient control unit 73, and the PN sequence affected by the transmission path, that is, the estimated PN sequence (PN ′ (t)) is obtained using the impulse response. Supply. Further, the impulse response is sequentially updated using the error signal ep (t) supplied from the subtractor 66.
  • the channel estimation unit 72 is exactly the same as the operation described with reference to FIG. 9 described above, that is, in the single carrier equalization process, the same process as the multicarrier equalization process is performed.
  • the subtractor 66 subtracts the estimated PN sequence supplied from the channel estimator 72 from the time domain signal as a single carrier signal that is an IQ signal to be subjected to single carrier equalization processing supplied thereto.
  • a PN sequence as a frame header included in the carrier time domain signal is removed, and a signal after PN removal, which is a signal from which the PN sequence is removed, is supplied to the FFT operation unit 67.
  • the FFT operation unit 67 performs an FFT operation on the signal after PN removal supplied from the subtractor 67, obtains a single carrier frequency domain signal in the frequency domain, and outputs it to the distortion compensation unit 68.
  • the FFT operation unit 67 performs the FFT operation on 3780 symbols corresponding to the Frame Body length obtained by removing the PN sequence from one frame, similarly to the equalization for the multicarrier signal of multicarrier transmission.
  • the coefficient control unit 73 supplies the impulse response estimated by the channel estimation unit 72 to the FFT calculation unit 74.
  • the channel estimator 72 an impulse response is generated by the variable coefficient filter 234 and the coefficient updater 235 of FIG. 9 which are adaptive filters, and the coefficients of each tap of the adaptive filter correspond to the impulse response.
  • a plurality of coefficients are rearranged serially and supplied to the FFT operation unit 74.
  • the FFT calculation unit 74 performs an FFT calculation on the impulse response supplied from the coefficient control unit 73 to obtain a transfer function as the transmission path characteristic, and supplies the transfer function to the distortion compensation unit 68.
  • the distortion compensation unit 68 compensates the single carrier frequency domain signal from the FFT computation unit 67 with the transfer function as the transmission path characteristic from the FFT computation unit 74, so that the single carrier frequency domain signal is received on the transmission line.
  • the distortion is corrected, and the single carrier frequency domain signal OD (f) after the distortion correction is supplied to the residual intersymbol interference removing unit 69.
  • the distortion compensation method includes distortion compensation by ZF (Zero Forcing) equalization and MMSE (Minimum Mean Square Error) equalization as well as multi-carrier equalization.
  • the residual inter-symbol interference removing unit 69 removes residual inter-symbol interference (RISI) from the equalized signal supplied from the distortion compensating unit 68 and supplies the signal to the IFFT computing unit 70.
  • RISI residual inter-symbol interference
  • the distortion compensator 68 performs equalization processing using ZF equalization or MMSE equalization.
  • the MMSE equalization Z m, n is expressed by Expression (1).
  • Equation (1) X m, n is a signal obtained by converting the transmission signal into the frequency domain, H m, n is a signal (transfer function) obtained by converting the impulse response of the transmission path characteristic into the frequency domain, and ⁇ 2 is Noise power, N m, n is a noise signal at each frequency position, m is a frame number, and n is a carrier number (frequency position).
  • Equation (1) -( ⁇ 2 ⁇ X m, n ) / (
  • the residual intersymbol interference can be removed by removing-( ⁇ 2 ⁇ X m, n ) / (
  • the IFFT operation unit 70 performs IFFT operation on the signal after the residual intersymbol interference removal supplied from the residual intersymbol interference removal unit 69, and the resulting single carrier signal in the time domain is sent to the subtractor 66.
  • the result of equalization in the frequency domain of the input single carrier signal is supplied to the selector 64 as ODF (t).
  • the time domain equalization unit 65 shown in FIG. 8 includes an FFE 75, an adder 76, an FBE 77, a hard decision unit 78, and a subtractor 79.
  • the time domain signal ID (t) output from the synchronization unit 56 is This is input to the FFE 75 of the time equalization unit 65.
  • FFE75 is a Feed Forward Equalizer and consists of an adaptive equalization filter. Although details will be described later, it is composed of a variable coefficient filter and a coefficient updating unit.
  • the product-sum operation of the input data ID (t) input to the FFE 75 and the tap coefficient is performed, and the product-sum operation result is output as the filtering result OD0 (t) of the input data.
  • the coefficient update unit sequentially updates the coefficients.
  • FBE77 is a Feed Back Equalizer, which is composed of an adaptive equalization filter, as in FFE75, and is composed of a variable coefficient filter and a coefficient update unit, details of which will be described later.
  • the FBE 77 is supplied with the hard decision result OD ′ (t) output from the hard decision unit 78, and receives the signal as an input, performs a product-sum operation with the tap coefficient, and calculates the product-sum operation result as the input data. Output as filtering result OD1 (t).
  • the coefficient update unit sequentially updates the coefficients.
  • the adder 76 adds the filtering result OD0 (t) by the FFE 75 and the filtering result OD1 (t) by the FBE 77, and equalizes the resulting addition value in the time domain of the single carrier signal input to the FFE 75. Is output to the selector 64 as ODT (t).
  • the adder 76 supplies the addition result to the hard decision unit 78 and the subtracter 79.
  • the hard decision unit 78 performs a hard decision on the added value supplied from the adder 76 and supplies the hard decision result OD ′ (t) to the subtractor 79 and also to the FBE 77.
  • the subtracter 79 subtracts the hard decision result OD ′ (t) supplied from the hard decision unit 78 from the equalized signal ODT (t) supplied from the adder 76 to obtain an error signal ed (t). .
  • the error signal ed (t) is supplied to the FFE 75 and FBE 77 and used for coefficient update.
  • the selector 64 is controlled by the control signal supplied from the equalization method control unit 80, and the equalization result ODF (t) in the frequency domain equalized by the frequency domain equalization unit 61 with respect to the single carrier signal, or One of the equalization results ODT (t) in the time domain equalized by the time domain equalization unit 65 is supplied to the selector 63 as the equalization result ODS (t) of the single carrier signal.
  • the equalization method control unit 80 has a signal quality of the equalization result ODF (t) in the frequency domain by the frequency domain equalization unit 61 and the equalization result ODT (t) in the time domain by the time domain equalization unit 65. The better one is selected, and a control signal is output to the selector 64 so that the equalization method result is supplied to the selector 63 at the subsequent stage.
  • the selector 63 is controlled according to the carrier mode, and at the time of single carrier transmission, the output of the selector 64 is supplied to the subsequent error correction unit 58 as the equalization output result OD (k) of the equalization processing unit 57.
  • the equalization processing unit 57 that performs equalization processing on single carrier transmission performs frequency domain equalization by the frequency domain equalization unit 61 and time domain equalization by the time domain equalization unit 65.
  • the frequency domain equalization performed by the frequency domain equalization unit 61 is performed by the channel estimation unit 72 in the frequency domain equalization unit 61 in which an impulse response as a transmission channel characteristic is estimated, and an estimated PN sequence affected by the transmission channel characteristic ( PN ′ (t)) is obtained.
  • the subtractor 66 subtracts the estimated PN sequence affected by the transmission path from the time domain signal as a single carrier signal, thereby removing the PN sequence as the frame header included in the time domain signal. A post signal is required.
  • the distortion compensator 68 for the single carrier frequency domain signal obtained by converting the PN-removed signal into the frequency domain signal, the impulse response of the transmission path characteristic obtained through the coefficient controller 73 is converted into the frequency domain signal.
  • the single carrier frequency domain signal is equalized by performing distortion compensation processing with the transfer function converted into.
  • the single carrier time domain signal returned to the time domain signal by the IFFT computing unit 70 is output as a result of the frequency domain equalization.
  • the time domain equalization performed by the time domain equalization unit 65 equalizes the single carrier signal with the FFE 75 and the FBE 77 formed of adaptive filters.
  • FFE75 and FBE77 are composed of a variable coefficient filter and a coefficient update unit.
  • the FFE 75 outputs the result of multiply-accumulating the input data ID (t) by the variable coefficient filter, and the FBE 77 performs the hard decision result OD ′ (t where the hard decision unit 78 makes a hard decision on the equalization result ODT (t). )
  • the time domain equalization unit 65 outputs the result of adding the two product-sum operation results by the adder 76 as the result of the time domain equalization.
  • the coefficient update of the FFE 75 and the FBE 77 is performed sequentially so that the difference between the equalization result and the hard decision result obtained by hard decision on the equalization result is used as an error signal, and the error signal is reduced.
  • the above process obtains the result of equalization in the frequency domain and the result of equalization in the time domain, outputs either one, and supplies it to the error correction unit 58 in the subsequent stage.
  • processing in the frequency domain and time domain as described above is performed as single carrier equalization processing.
  • FIG. 10 is a block diagram showing a configuration example of the FFE 75 in FIG.
  • the FFE 75 includes a variable coefficient filter 214 and a coefficient update unit 215.
  • the variable coefficient filter 214 is a digital filter whose tap coefficient is variable, performs a sum-of-products operation between the input data ID (t) input thereto and the tap coefficient, and a product-sum operation result OD0 (t) Output as input data filtering result.
  • variable coefficient filter 214 is an N-tap filter (FIR filter), and includes N latch circuits 211 1 , 211 2 ,..., 211 N , N multipliers 212 1 , 212 2 ,. , 212 N and an adder 213.
  • N-tap filter FIR filter
  • the latch circuit 211 n latches the input data latched by the preceding latch circuit 211 n ⁇ 1 and supplies it to the succeeding latch circuit 211 n + 1 and the multiplier 212 n .
  • the multiplier 212 n is supplied with the input data from the latch circuit 211 n and the tap coefficient c0 (n) from the coefficient update unit 215.
  • the multiplier 212 n multiplies the input data from the latch circuit 211 n and the tap coefficient c0 (n) from the coefficient updating unit 215, and supplies the resultant multiplication value to the adder 213.
  • the adder 213 adds the multiplication results supplied from each of the N multipliers 212 1 to 212 N and outputs an addition value OD0 (t) obtained as a result.
  • the coefficient updating unit 215 outputs the hard signal supplied from the hard decision unit 78 from ed (t), which is the output result of the subtractor 79 in FIG. 8, that is, the equalized signal ODT (t) supplied from the adder 76.
  • the result of subtracting the determination result OD ′ (t) is used as an error signal ed (t), and the tap coefficients c0 (1) to c0 (N) of the variable coefficient filter 214 are updated so as to reduce the error, and the variable coefficient Supply to filter 214.
  • the FFE 75 constitutes a Feed Forward Equalizer, and the added value output from the adder 213 is supplied to the adder 76 in FIG.
  • FIG. 11 is a block diagram showing a configuration example of the FBE 77 in FIG.
  • the FBE 77 includes a variable coefficient filter 224 and a coefficient update unit 225.
  • variable coefficient filter 224 is a digital filter with variable tap coefficients, and performs a product-sum operation on the hard decision result OD ′ (t) input thereto and the tap coefficient, and the product-sum operation result OD1 (t). Are output as the filtering result of the input data.
  • variable coefficient filter 224 is an M tap filter (FIR filter), and includes M latch circuits 221 1 , 221 2 ,..., 221 M , and M multipliers 222 1 , 222 2 ,. .., 222 M and an adder 223.
  • M tap filter FIR filter
  • the M latch circuits 221 1 to 221 M are connected in series.
  • the latch circuit 221 m latches the input data latched by the preceding latch circuit 221 m ⁇ 1 and supplies the input data to the succeeding latch circuit 221 m + 1 and the multiplier 222 m .
  • the multiplier 222 m is supplied with the tap coefficient c1 (m) from the coefficient update unit 225.
  • the multiplier 222 m multiplies the input data from the latch circuit 221 m by the tap coefficient c1 (m) from the coefficient update unit 225, and supplies the multiplication value obtained as a result to the adder 223.
  • the adder 223 adds the multiplication results supplied from the M multipliers 222 1 222 M, respectively, and outputs the resulting addition value OD1 a (t).
  • the coefficient updating unit 225 uses the ed (t) that is the output result of the subtractor 79 in FIG. 8, that is, the equalized signal ODT (t) supplied from the adder 76, and supplies the hard decision unit 78 with the hard decision unit 78.
  • the result of subtracting the determination result OD ′ (t) is used as an error signal ed (t), and the tap coefficients c1 (1) to c1 (M) of the variable coefficient filter 224 are updated so as to reduce the error. Supply to filter 224.
  • the FBE 77 constitutes a Feed Back Equalizer, and the added value output from the adder 223 is supplied as an output of the FBE 77 to the adder 76 in FIG.
  • a single carrier signal is equalized in FeedFeForward Equalizer composed of FFE75, and the equalization result is FBE77, adder 76, and hard decision.
  • a process of equalization in a DFE (Decision Feedback Equalizer) configured by the unit 78 is performed as a single carrier equalization process in the time domain.
  • FIG. 12 is a diagram illustrating a second detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 12, the same configurations as those shown in FIG. The overlapping description will be omitted as appropriate.
  • the configuration of the equalization processing unit 57 shown in FIG. 12 is different from that of FIG. 8 in that a delay unit 81 is additionally provided.
  • the equalized multicarrier signal output from the distortion compensation unit 68 in the frequency domain equalization unit 61 is supplied to the frequency deinterleaving unit 62, and based on the arrangement of symbols.
  • the frequency deinterleaving is performed and supplied to the error correction unit 58 at the subsequent stage by the selector 63.
  • the delay unit 81 added in FIG. 12 does not affect the operation at the time of multicarrier equalization.
  • the equalization processing unit 57 when equalization processing is performed for single carrier transmission, the equalization processing unit 57 includes an ODF (t) that is a result of frequency domain equalization by the frequency domain equalization unit 61, and a time domain equalization unit 65. ODT (t), which is the result of time domain equalization by the above, is supplied to the selector 64.
  • both the frequency domain equalization unit 61 and the time domain equalization unit 65 perform equalization processing on the single carrier signal input ID (t).
  • the frequency domain equalization unit 61 includes an FFT calculation unit 67.
  • IFFT calculation unit 70 which perform FFT calculation and IFFT calculation, respectively.
  • the block for performing FFT calculation and IFFT calculation is configured to have an input buffer and a work buffer, the ODF (t) that is the frequency domain equalization result by the frequency domain equalization unit 61, the time domain, etc.
  • the ODF (t), which is the time domain equalization result by the equalization unit 65 has a shift in output timing in units of frames, that is, the frequency domain equalization result compared to the ODT (t), which is the time domain equalization result.
  • Some ODF (t) is output with a delay of several frames.
  • the delay unit 81 performs a process of delaying the time domain equalization result output from the time domain equalization unit 65 by the amount delayed by the frequency domain equalization unit 61 in order to eliminate the timing deviation as described above. , Supplied to the selector 64.
  • the purpose is to match the timing of ODF (t), which is the result of frequency domain equalization by the frequency domain equalization unit 61, and ODT (t), which is the result of time domain equalization by the time domain equalization unit 65.
  • the delay unit 81 is not added as a memory, but the ODF (t) as the time domain equalization result is not directly supplied to the selector 64, but the existing FFT calculation unit 74 and IFFT calculation unit 70 are resource shared.
  • the output timing may be adjusted by using the time domain equalization result.
  • the processing of the distorting compensation unit 68 and the residual intersymbol interference removing unit 69 is skipped.
  • the selector 64 can switch the equalization method.
  • FIG. 13 is a diagram illustrating a third detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 13, the same configurations as those shown in FIG. The overlapping description will be omitted as appropriate.
  • the configuration of the equalization processing unit 57 shown in FIG. 13 is illustrated in that a channel state determination unit 92 is additionally provided and an equalization method control unit 93 operates based on the channel state determination unit 92. 12 and different.
  • the added channel state determination unit 92 and equalization method control unit 93 do not affect the operation at the time of multicarrier equalization.
  • the equalization processing unit 57 When equalization processing is performed for single carrier transmission, the equalization processing unit 57 includes an ODF (t) that is a frequency domain equalization result by the frequency domain equalization unit 61, a time domain by the time domain equalization unit 65, and the like.
  • the ODT (t) that is the conversion result is supplied to the selector 64.
  • FIG. 13 is a diagram showing an example of the configuration relating to the control method of this equalization method.
  • the channel state determination unit 92 receives the impulse response as the channel characteristic (estimated value) output from the coefficient control unit 73 in the frequency domain equalization unit 61 as input, and determines the channel state based on the impulse response. Then, the determination result is supplied to the equalization method control unit 93.
  • the equalization method control unit 93 controls the selector 64 based on the determination result supplied from the channel state determination unit 92, and is an ODF that is a frequency domain equalization result by the frequency domain equalization unit 61 supplied to the selector 64. Either (t) or ODF (t), which is a time domain equalization result by the time domain equalization unit 65, is supplied to the selector 63 as an equalization result ODS (t) in single carrier transmission.
  • the channel state determination unit 92 determines the channel state
  • the equalization method control unit 93 selects a frequency domain equalization result or a time domain equalization result that is considered to be a better equalization result. Works as a purpose.
  • FIG. 14 is a diagram illustrating an example of a channel impulse response.
  • FIG. 3 is a diagram showing a channel impulse response in a multipath environment composed of three waves of pre-echo, main echo, and post-echo.
  • the pre-echo channel generally has better frequency domain equalization than time domain equalization. Therefore, as an example of the determination condition of the channel state determination unit 92, the presence of the pre-echo as shown in FIG. 14 is determined from the impulse response of the channel characteristic output from the coefficient control unit 73, and it is determined that there is the pre-echo. In this case, the determination information is supplied to the equalization method control unit 93, and the equalization method control unit 93 performs control so as to select the ODF (t) that is the frequency region equalization result by the frequency region equalization unit 61.
  • FIG. 15 is a diagram showing a fourth detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 15, the same configurations as those shown in FIG. The overlapping description will be omitted as appropriate.
  • the configuration of the equalization processing unit 57 shown in FIG. 15 includes the frequency domain equalization unit 61, the hard decision unit 105, the subtractor 106, the MSE calculation unit 107, the time domain equalization unit 65, the MSE calculation unit 108, 12 is different from FIG. 12 in that an equalization error determination unit 102 is added and the equalization method control unit 103 operates based on the equalization error determination unit 102.
  • the added equalization error determination unit 102 and equalization method control unit 103 do not affect the operation at the time of multicarrier equalization.
  • the equalization processing unit 57 When equalization processing is performed for single carrier transmission, the equalization processing unit 57 includes an ODF (t) that is a frequency domain equalization result by the frequency domain equalization unit 61, a time domain by the time domain equalization unit 65, and the like.
  • the ODT (t) that is the conversion result is supplied to the selector 64.
  • FIG. 15 is a diagram showing an example of a configuration related to the control method of this equalization method.
  • the hard decision unit 105 performs a hard decision on the equalized time domain single carrier signal output from the IFFT calculation unit 70 and supplies the hard decision result to the subtractor 106.
  • the subtractor 106 performs subtraction between the equalized time-domain single carrier signal output from the IFFT calculation unit 70 and the hard decision result supplied from the hard decision unit 105, and the subtraction result is used as the MSE calculation unit. It supplies to 107.
  • the MSE calculation unit 107 calculates the subtraction result supplied from the subtractor 106, that is, the square sum of equalization errors (MSE: Mean Square Error), and supplies it to the equalization error determination unit 102.
  • MSE Mean Square Error
  • the MSE calculation unit 108 calculates the subtraction result supplied from the subtractor 79, that is, the square sum of the equalization error (MSE: Mean Square Error), and supplies it to the equalization error determination unit 102.
  • MSE Mean Square Error
  • the equalization error determination unit 102 compares the square sums of the respective equalization errors supplied from the MSE calculation unit 107 and the MSE calculation unit 108, and displays the equalization method information with the smaller error as an equalization method control unit. 103.
  • the equalization method control unit 103 controls the selector 64 based on the determination result supplied from the equalization error determination unit 102 and is a frequency domain equalization result by the frequency domain equalization unit 61 supplied to the selector 64.
  • One of ODF (t) and ODT (t) which is a time domain equalization result by the time domain equalization unit 65, has a smaller equalization error as an equalization result ODS (t) in single carrier transmission. , Supplied to the selector 63.
  • FIG. 16 is a diagram illustrating a fifth detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 16, the same configurations as those shown in FIG. The overlapping description will be omitted as appropriate.
  • the configuration of the equalization processing unit 57 shown in FIG. 16 is that the reset signal is supplied to the frequency domain equalization unit 61 and the time domain equalization unit 65 under the control of the equalization error determination unit 122. And different.
  • the equalization processing unit 57 When equalization processing is performed for single carrier transmission, the equalization processing unit 57 includes an ODF (t) that is a frequency domain equalization result by the frequency domain equalization unit 61, a time domain by the time domain equalization unit 65, and the like.
  • the ODT (t) that is the conversion result is supplied to the selector 64.
  • FIG. 16 is a diagram showing an example of the configuration relating to the control method of this equalization method.
  • the equalization error determination unit 122 compares the square sum of the equalization errors supplied from the MSE calculation unit 107 and the MSE calculation unit 108, and information on the equalization method with the smaller error is obtained.
  • the reset signal is supplied to the equalization method control unit 123 and to the one having the larger error, that is, one of the frequency domain equalization unit 61 or the time domain equalization unit 65.
  • the frequency domain equalization unit 61 or the time domain equalization unit 65 to which the reset signal is supplied executes the equalization process again.
  • the equalization method control unit 123 controls the selector 64 based on the determination result supplied from the equalization error determination unit 122 and is the frequency domain equalization result by the frequency domain equalization unit 61 supplied to the selector 64.
  • ODF (t) and ODF (t) which is the time domain equalization result by the time domain equalization unit 65, the one with the smaller equalization error is defined as the equalization result ODS (t) in single carrier transmission. , Supplied to the selector 63.
  • the equalization error determination unit 122 that applies a reset based on the equalization error requests resetting of the equalization process by applying a reset when the equalization error is very large and the equalization coefficient has not normally converged.
  • the equalization error that is, the equalization result of the frequency domain equalization unit 61 or the time domain equalization unit 65 is supplied from the selector 64 as the single carrier equalization result.
  • the equalization result with the larger error can be executed in parallel while always outputting the better equalization result without affecting the subsequent processing.
  • the equalizer frequency domain equalization unit 61 or time domain equalization unit 65
  • the equalizer there is no need to reset the entire reception system (reception device 51), and the synchronization unit 56 No reset occurs, and only the reset of one of the frequency domain equalization unit 61 or the time domain equalization unit 65 in the equalization processing unit 57 is output, and the equalization result by the equalization method of not applying the reset is output Therefore, the image being received is never interrupted by the resynchronization process.
  • FIG. 17 is a diagram illustrating a sixth detailed configuration example of the equalization processing unit 57. Of the configurations shown in FIG. 17, the same configurations as those shown in FIG. The overlapping description will be omitted as appropriate.
  • the configuration of the equalization processing unit 57 shown in FIG. 17 is different from that shown in FIG. 12 in that a lock determination unit 132 is additionally provided and an equalization method control unit 133 operates based on the lock determination unit 132. Different.
  • the error correction unit 134 is also different from the error correction unit 58 of FIG. 3 in that information required by the lock determination unit 132 is output.
  • the added lock determination unit 132 and equalization method control unit 133 do not affect the operation at the time of multicarrier equalization.
  • the equalization processing unit 57 When equalization processing is performed for single carrier transmission, the equalization processing unit 57 includes the ODF (t) that is the result of frequency domain equalization by the frequency domain equalization unit 61, the time domain by the time domain equalization unit 65, The ODT (t) that is the conversion result is supplied to the selector 64.
  • FIG. 17 is a diagram showing an example of the configuration relating to the control method of this equalization method.
  • the error determination unit 134 performs error correction and supplies a correction error to the lock determination unit 132 as a result.
  • the lock determination unit 132 determines whether the demodulation is locked based on the error information supplied from the error correction unit 134 and supplies the result to the equalization method control unit 133.
  • the equalization method control unit 133 controls the selector 64 based on the determination result supplied from the lock determination unit 132, and is supplied to the selector 64 as the frequency domain equalization result by the frequency domain equalization unit 61.
  • t) or ODT (t) which is the time domain equalization result by the time domain equalization unit 65, is supplied to the selector 63 as the equalization result ODS (t) in the single carrier transmission.
  • the lock determination unit 132 performs lock determination.
  • the lock determination unit 132 When it is determined by the lock determination unit 132 that the lock is not locked, the currently selected equalization method, that is, either the frequency domain equalization unit 61 or the time domain equalization unit 65 is reset, etc.
  • the equalization method control unit 133 is controlled to select the equalization method that has not been selected.
  • step S11 the equalization method control unit 133 selects the equalization method at the start time, and the selector 64 supplies the result of the selected equalization method to the subsequent stage.
  • step S12 if the equalization method control unit 133 determines the current equalization method and the time domain equalization by the time domain equalization unit 65 is selected by the selector 64, the process proceeds to S13. Otherwise, if frequency domain equalization by the frequency equalization unit 61 is selected, the process proceeds to S17.
  • step S13 the time domain equalization unit 65 performs equalization processing, and the equalization result is supplied to the error correction unit 134 via the selector 64 and the selector 63.
  • step S14 it waits in this state until the lock can be determined.
  • the error correction unit 134 calculates an error and supplies it to the lock determination unit 132.
  • the lock determination unit 132 determines whether the demodulation is normally performed, that is, whether it is locked or not, based on the amount of the error.
  • the error may be an error due to BCH decoding, an error converted into packet units, or the like.
  • step S15 if the result of the determination by the lock determination unit 132 is that it is locked, the equalization method selected by the selector 64 is continuously selected, and the process returns to step S14 to repeatedly determine the lock.
  • step S15 if it is determined that the lock is not locked as a result of the determination by the lock determination unit 132, the process proceeds from step S15 to step S16, and the selector 64 sets the equalization method to the frequency by the frequency domain equalization unit 61. Switching to the domain equalization, the time domain equalization unit 65 is reset. Then, the process returns to step S12.
  • step 12 since the frequency domain equalization by the frequency equalizing unit 61 is selected, the process proceeds to step S17.
  • step S17 the frequency domain equalization unit 61 performs equalization processing, and the equalization result is supplied to the error correction unit 134 via the selector 64 and the selector 63.
  • step S18 it waits in this state until it becomes possible to judge the lock.
  • the error correction unit 134 calculates an error and supplies it to the lock determination unit 132.
  • the lock determination unit 132 determines whether the demodulation is performed normally, that is, whether the lock is performed or not, based on the amount of the error.
  • the error may be an error due to BCH decoding, an error converted into packet units, or the like.
  • step S19 if the result of the determination by the lock determination unit 132 is that it is locked, the equalization method selected by the selector 64 is continuously selected, and the process returns to step S18 to repeatedly determine the lock.
  • step S19 the process proceeds from step S19 to step S20, and the selector 64 changes the equalization method to the time domain equalization unit 61. Switching to the band equalization, the frequency band equalization unit 61 is reset. Then, the process returns to step S12.
  • the lock state is always monitored, and when the lock is released, the reset is performed and the equalization process is performed by switching to the other equalization method without affecting the subsequent process. While always outputting the better equalization result, it is possible to execute the equalization processing of the unlocked one again in parallel.
  • the equalizer when the equalizer is not operating normally, it is not necessary to reset the entire receiving system, the reset of the synchronization unit 56 does not occur, and the frequency domain equalization unit 61 in the equalization processing unit 57 or Since only one reset of the time domain equalization unit 65 is performed and the equalization result by the non-reset equalization method is continuously output, the image being received is not temporarily interrupted by the resynchronization process. .
  • FIG. 19 is a diagram illustrating a configuration example of the FFE, FBE, and the channel estimation unit.
  • FIG. 19 is a diagram showing a configuration example in the case where these three adaptive filters are implemented by sharing resources.
  • the DTMB standard defines three types of PNs, that is, PN420, PN595, and PN945, and the symbol lengths are 420 symbols, 595 symbols, and 945 symbols, respectively.
  • the channel estimation unit 251 includes a variable coefficient filter 252 and a coefficient update unit 253.
  • the variable coefficient filter 252 is a 420 tap filter, 420 latch circuits 254 1 , 254 2 ,..., 254 420 , 420 multipliers 255 1 , 255 2 ,..., 255 420 , and , And an adder 256.
  • the operation of the channel estimator 251 is the same as that of the channel estimator 72 shown in FIG. 9, and the variable coefficient filter 252 is supplied from the PN sequence supplied from the PN regenerator 71 shown in FIG.
  • the product of the tap coefficient, that is, the impulse response of the transmission path characteristic, that is, convolution is performed, and the result of filtering the PN sequence by the transmission path characteristic is supplied to the selector 303 and the adder 301 as the estimated PN sequence.
  • the coefficient updating unit 253 performs coefficient updating based on the result ep (t) of the subtractor 66 in FIG.
  • the adaptive filter 261 includes a variable coefficient filter 262 and a coefficient update unit 263.
  • the variable coefficient filter 262 is a 175 tap filter, and includes 175 latch circuits 264 1 , 264 2 ,..., 264 175 , 175 multipliers 265 1 , 265 2 ,..., 265 175 , and , And an adder 266.
  • the operation of the adaptive filter 261 is the same as that of the FFE 75 shown in FIG. 10.
  • a signal output from the latch circuit 254 420 of the channel estimation unit 251 input via the selector 267, or A product-sum operation is performed on the ID (t) supplied to the equalization processing unit 57 in FIG. 8 and the tap coefficient supplied from the coefficient updating unit 263, and the product-sum operation result is used as a filtering result of the input data. This is supplied to the adder 301 and the adder 304.
  • the adder 301 supplies a result obtained by adding the product-sum operation result of the channel estimation unit 251 and the product-sum operation result of the adaptive filter 261 to the selector 303.
  • the adder 304 supplies the result of adding the product-sum operation result of the adaptive filter 261 and the result of the adder 305 to the selector 306.
  • the coefficient updating unit 263 performs coefficient updating based on the result ep (t) of the subtracter 66 or the result ed (t) of the subtracter 79 input through the selector 268.
  • the adaptive filter 271 includes a variable coefficient filter 272 and a coefficient update unit 273.
  • the variable coefficient filter 272 is a 350 tap filter, 350 latch circuits 274 1 , 274 2 ,..., 274 350 , 350 multipliers 275 1 , 275 2 ,..., 275 350 , and , And an adder 276.
  • the operation of the adaptive filter 271 is the same as that of the FFE 75 shown in FIG. 10.
  • the signal output from the latch circuit 264 175 of the adaptive filter 261 input via the selector 277, or 8 performs a product-sum operation on the ID (t) supplied to the equalization processing unit 57 and the tap coefficient supplied from the coefficient update unit 273, and adds the product-sum operation result as a filtering result of the input data.
  • an adder 302 and an adder 305 To an adder 302 and an adder 305.
  • the adder 302 supplies the result obtained by adding the result of the adder 301 and the product-sum operation result of the adaptive filter 271 to the selector 303.
  • the adder 305 supplies the result obtained by adding the result of the adaptive filter 271 and the result of the adder 307 to the selector 306.
  • the coefficient updating unit 273 performs coefficient updating based on the result ep (t) of the subtractor 66 or the result ed (t) of the subtractor 79 input through the selector 278.
  • the FFE 281 includes a variable coefficient filter 282 and a coefficient update unit 283.
  • Variable coefficient filter 282 is a filter L taps, L-number of latch circuits 284 1, 284 2, ⁇ , 284 L, L multipliers 285 1, 285 2, ⁇ , 285 L, and , And an adder 286.
  • the operation of the FFE 281 is the same as that of the FFE 75 shown in FIG. 10.
  • the signal output from the latch circuit 274 350 of the adaptive filter 271 input via the selector 287, or the signal shown in FIG. The product-sum operation is performed on the ID (t) supplied to the equalization processing unit 57 and the tap coefficient supplied from the coefficient updating unit 283, and the product-sum operation result is used as the filtering result OD0 (t) of the input data. , And supplied to the adder 307.
  • the coefficient updating unit 283 performs coefficient updating based on the result ed (t) of the subtracter 79 in FIG.
  • the FBE 291 includes a variable coefficient filter 292 and a coefficient update unit 293.
  • Variable coefficient filter 292 is a filter Q taps, Q-number of latch circuits 294 1, 294 2, ⁇ , 294 Q, Q multipliers 295 1, 295 2, ⁇ , 295 Q, and , And an adder 296.
  • the operation of the FBE 291 is the same as that of the FBE 77 shown in FIG. 11.
  • the hard decision result OD ′ (t) input from the hard decision unit 78 of FIG. 8 and the coefficient update unit 293 are supplied.
  • the product-sum operation with the tap coefficient is supplied, and the product-sum operation result is supplied to the adder 307 as the filtering result OD1 (t) of the input data.
  • the coefficient updating unit 293 performs coefficient updating based on the result ed (t) of the subtracter 79 in FIG.
  • the adder 307 adds the product-sum operation result of the FFE 281 and the product-sum operation result of the FBE 291 and supplies the result to the adder 305 and the selector 306.
  • Numerals on the selector in the figure represent each PN. That is, the signal connected to “420” is selected at PN420, the signal connected to “595” is selected at PN595, and the signal connected to “945” is selected at PN945.
  • the selector 303 selects the filtering result of the channel estimation unit 251 and supplies it to the subtracter 66 in FIG.
  • the adaptive filter 261 performs a product-sum operation on the input data ID (t) to the equalization processing unit 57 in FIG. 8 via the selector 267 and also outputs the result ed (t) from the subtracter 79 in FIG. Based on the coefficient update.
  • the adaptive filter 271 receives the output of the latch circuit 264 175 of the adaptive filter 261 via the selector 277, performs a product-sum operation, and updates the coefficient based on the result ed (t) of the subtracter 79 in FIG. Do.
  • the FFE 281 receives the output of the latch circuit 274 350 of the adaptive filter 271 via the selector 287, performs a product-sum operation, and updates the coefficient based on the result ed (t) of the subtracter 79 in FIG.
  • the selector 306 supplies the result of adding the filtering results of the adaptive filter 261, the adaptive filter 271, the FFE 281, and the FBE 291 to the selector 64 as the equalization result ODT (T) of the time domain equalization unit 65 in FIG.
  • the channel estimation unit 252 is used as the channel estimation unit 72 of the frequency domain equalization unit 61 of FIG. 8, and the adaptive filter 261, the adaptive filter 271, and the FFE 75 of the time domain equalization unit 65 are used. And FFE281 is connected and used.
  • the adaptive filter 261 receives the output of the latch circuit 254 420 of the channel estimator 251 via the selector 267, performs a product-sum operation, and updates the coefficient based on the result ep (t) of the subtractor 66 in FIG. I do.
  • the selector 303 supplies the result obtained by adding the filtering results of the channel estimation unit 251 and the adaptive filter 261 to the subtracter 66 in FIG.
  • the adaptive filter 271 performs a product-sum operation on the input data ID (t) to the equalization processing unit 57 in FIG. 8 via the selector 277 and also applies the result ed (t) of the subtracter 79 in FIG. Based on the coefficient update.
  • the FFE 281 receives the output of the latch circuit 274 350 of the adaptive filter 271 via the selector 287, performs a product-sum operation, and updates the coefficient based on the result ed (t) of the subtracter 79 in FIG.
  • the selector 306 supplies the result obtained by adding the filtering results of the adaptive filter 271, the FFE 281 and the FBE 291 to the selector 64 as the equalization result ODT (T) of the time domain equalization unit 65 in FIG.
  • the channel estimation unit 251 and the adaptive filter 261 are connected and used as the channel estimation unit 72 of the frequency domain equalization unit 61 in FIG. 8, and the FFE 75 of the time domain equalization unit 65 is used.
  • the adaptive filter 271 and the FFE 281 are connected and used.
  • the adaptive filter 261 receives the output of the latch circuit 254 420 of the channel estimator 251 via the selector 267, performs a product-sum operation, and updates the coefficient based on the result ep (t) of the subtractor 66 in FIG. I do.
  • the adaptive filter 271 receives the output of the latch circuit 264 175 of the adaptive filter 261 via the selector 277, performs a product-sum operation, and updates the coefficient based on the result ep (t) of the subtractor 66 in FIG. Do.
  • the selector 303 supplies the result obtained by adding the filtering results of the channel estimation unit 251, the adaptive filter 261, and the adaptive filter 271 to the subtracter 66 in FIG.
  • the FFE 281 performs a product-sum operation on the input data ID (t) to the equalization processing unit 57 of FIG. 8 via the selector 287 and based on the result ed (t) of the subtractor 79 of FIG. Update the coefficient.
  • the selector 306 supplies the result of adding the filtering results of the FFE 281 and the FBE 291 to the selector 64 as the equalization result ODT (T) of the time domain equalization unit 65 in FIG.
  • the channel estimation unit 251, the adaptive filter 261, and the adaptive filter 271 are connected and used as the channel estimation unit 72 of the frequency domain equalization unit 61 of FIG.
  • FFE75 only FFE281 is used.
  • the circuit scale can be suppressed by dividing and mounting the adaptive filters and using them by resource sharing.
  • the product-sum calculation processing part of the channel estimation unit 251 (multipliers 255 1 to 251 1 to 251 1) is configured by reducing the bit width of the latch circuits 254 1 to 254 420. 255 420 , the adder 256), and the circuit scale of the coefficient update part (coefficient update unit 253) can be suppressed.
  • FIG. 20 shows a configuration example of an embodiment of a computer in which a program for executing the series of processes described above is installed.
  • the program can be recorded in advance on a hard disk 1105 or a ROM 1103 as a recording medium built in the computer.
  • the program can be stored (recorded) in a removable recording medium 1111.
  • a removable recording medium 1111 can be provided as so-called package software.
  • examples of the removable recording medium 1111 include a flexible disk, a CD-ROM (Compact Disc Read Only Memory), a MO (Magneto Optical) disc, a DVD (Digital Versatile Disc), a magnetic disc, and a semiconductor memory.
  • the program can be installed in the computer from the removable recording medium 1111 as described above, or downloaded to the computer via the communication network or the broadcast network and installed in the built-in hard disk 1105. That is, the program is transferred from a download site to a computer wirelessly via a digital satellite broadcasting artificial satellite, or wired to a computer via a network such as a LAN (Local Area Network) or the Internet. be able to.
  • a network such as a LAN (Local Area Network) or the Internet.
  • the computer includes a CPU (Central Processing Unit) 1102, and an input / output interface 1110 is connected to the CPU 1102 via a bus 1101.
  • CPU Central Processing Unit
  • input / output interface 1110 is connected to the CPU 1102 via a bus 1101.
  • the CPU 1102 executes a program stored in a ROM (Read Only Memory) 1103 accordingly. .
  • the CPU 1102 loads a program stored in the hard disk 1105 into a RAM (Random Access Memory) 1104 and executes it.
  • the CPU 1102 performs processing according to the flowchart described above or processing performed by the configuration of the block diagram described above. Then, the CPU 1102 causes the processing result to be output from the output unit 1106 or transmitted from the communication unit 1108 via, for example, the input / output interface 1110, and recorded on the hard disk 1105 as necessary.
  • the input unit 1107 includes a keyboard, a mouse, a microphone, and the like.
  • the output unit 1106 includes an LCD (Liquid Crystal Display), a speaker, and the like.
  • the processing performed by the computer according to the program does not necessarily have to be performed in chronological order in the order described as the flowchart. That is, the processing performed by the computer according to the program includes processing executed in parallel or individually (for example, parallel processing or object processing).
  • the program may be processed by one computer (processor), or may be distributedly processed by a plurality of computers. Furthermore, the program may be transferred to a remote computer and executed.

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Abstract

　本技術は、等化性能を向上させることができる受信装置、及び、受信方法に関する。等化処理部は、受信信号を時間域において等化する時間域等化部と、時間域等化部と並列に設けられ、受信信号を周波数域において等化する周波数域等化部とを有し、時間域等化部と周波数域等化部の切替制御を行う。本技術は、例えば、シングルキャリア伝送によって伝送されてきたデータやマルチキャリア伝送によって伝送されてきたデータの信号の等化を行う場合に適用できる。

Description

受信装置、及び、受信方法
　本技術は、受信装置、及び、受信方法に関し、特に、等化性能を向上させることができるようにする受信装置、及び、受信方法に関する。
　地上デジタル放送の規格にDTMB(Digital Terrestrial Multimedia Broadcast)規格がある。DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。
　以下、適宜、シングルキャリアを使った変調方式でデータを伝送することをシングルキャリア伝送といい、マルチキャリアを使った変調方式でデータを伝送することをマルチキャリア伝送という。
　DTMB規格によるデータ伝送は、シングルキャリア伝送時には、PN信号とデータ信号を周期的に送信するようにして行われる。また、マルチキャリア伝送時には、PN信号と、データ信号に対してIFFT(Inverse Fast Fourier Transform)演算を施して得られたデータを周期的に送信するようにして行われる。PN信号は所定のデータ系列からなる既知信号であり、データ信号間の干渉を防ぐためのガードインターバルとして挿入される。
　DTMB規格に対応した受信装置には、シングルキャリア伝送によって伝送されてきたデータを受信するための等化器と、マルチキャリア伝送によって伝送されてきたデータを受信するための等化器が設けられる。
　［シングルキャリア等化器の構成］
　図１は、シングルキャリア伝送によって伝送されてきたデータを受信するシングルキャリア等化器の構成を示す図である。
　シングルキャリア等化器の前段の回路においては、受信信号の周波数変換が行われ、得られたIF信号に対してA/D変換、直交復調などの処理が施される。各処理が施されることによって得られた入力信号ID(t)は、FFE２１に入力される。シングルキャリア等化器においては、FFE(Feed Forward Equalizer)２１、FBE(Feed Back Equalizer)２３を用いて、時間域の信号を対象として等化が行われる。
　FFE２１は可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、入力信号ID(t)と係数との畳み込み演算を行う。FFE２１は、畳み込み演算の結果を表す信号OD0(t)を加算器２２に出力する。
　加算器２２は、FFE２１の出力信号OD0(t)とFBE２３の出力信号OD1(t)とを加算することによって等化後信号OD(t)（OD(t) = OD0(t) + OD1(t)）を生成し、出力する。加算器２２から出力された等化後信号OD(t)は、シングルキャリア等化器の外部に出力されるとともに、硬判定部２４と減算器２５に供給される。
　硬判定部２４は、加算器２２から供給された等化後信号OD(t)の硬判定を行い、硬判定結果を表す信号OD'(t)を出力する。信号OD'(t)は、FBE２３、減算器２５に供給される。
　FBE２３も可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、硬判定部２４から供給された信号OD'(t)と係数との畳み込み演算を行う。FBE２３は、畳み込み演算の結果を表す信号OD1(t)を出力する。出力信号OD1(t)は加算器２２に供給され、出力信号OD0(t)との加算に用いられる。
　減算器２５は、加算器２２から供給された等化後信号OD(t)から、硬判定部２４から供給された硬判定結果を表す信号OD'(t)を引き、誤差信号ED(t)（ED(t) = OD(t) - OD' (t)）を出力する。減算器２５から出力された誤差信号ED(t)はFFE２１とFBE２３に供給される。
　FFE２１の係数更新部は、入力信号ID(t)と、減算器２５から供給された誤差信号ED(t)に基づいてLMS演算を行い、FFE２１の係数を更新する。
　FBE２３の係数更新部は、硬判定部２４から供給された硬判定結果を表す信号OD'(t)と、減算器２５から供給された誤差信号ED(t)に基づいてLMS演算を行い、FBE２３の係数を更新する。
　このように、シングルキャリア等化器においては、入力信号ID(t)の等化のための演算である硬判定演算、誤差信号の演算、および、可変係数フィルタ（FFE２１、FBE２３）の係数更新の演算が、時間域の信号を用いて行われる。「(t)」はその信号が時間域の信号であることを表す。
　［マルチキャリア等化器の構成］
　図２は、マルチキャリア伝送によって伝送されてきたデータを受信するマルチキャリア等化器の構成を示す図である。入力信号ID(t)は減算器１１に入力される。
　減算器１１は、チャネル推定部１５から供給されたPN信号の推定値PN'(t)を入力信号ID(t)から引くことによってPN信号を除去し、データ信号（ID(t) - PN'(t)）をFFT演算部１２に出力する。
　FFT演算部１２は、減算器１１から供給されたデータ信号に対してFFT演算を施し、データ信号D(f)を歪み補償部１３に出力する。マルチキャリア伝送によって伝送されてくるデータ信号に対しては送信側の装置においてIFFT演算が施されているから、マルチキャリア等化器においては、データ信号に対してFFT演算が施される。データ信号D(f)は周波数域の信号である。
　PN再生部１４は、PN信号PN(t)を再生し、チャネル推定部１５に出力する。
　チャネル推定部１５は可変係数フィルタと係数更新部よりなり、係数更新部により求められた係数を用いて、PN再生部１４により再生されたPN信号PN(t)と、係数との畳み込み演算を行う。チャネル推定部１５は、畳み込み演算によって求めたPN信号の推定値PN'(t)を減算器１１に出力する。
　チャネル推定部１５の係数更新部は、PN再生部１４により供給されたPN信号PN(t)、減算器１１から供給された誤差信号EP(t)に基づいてLMS演算を行い、チャネル推定部１５の係数を更新する。
　制御部１６は、チャネル推定部１５の係数更新部で求められた係数、すなわち、推定されるインパルス応答h(t)を、FFT演算部１７に供給する。
　FFT演算部１７は、制御部１６から供給されたインパルス応答信号に対してFFT演算を施し、インパルス応答H(f)を歪み補償部１３に出力する。
　歪み補償部１３は、FFT演算部１２から供給されたデータ信号D(f)に対し、FFT演算部１７から供給されたインパルス応答H(f)を用いて歪み補償を行うことにより、等化後信号OD(f)を生成し、出力する。
　歪み補償部１３から出力された等化後信号OD(f)は外部に出力される。
　このように、マルチキャリア等化器においては、入力信号ID(t)の等化のための演算である歪み補償の演算が、PN除去後のデータ、および、チャネル推定部１５の係数を周波数に変換した、周波数域の信号を用いて行われる。「(f)」はその信号が周波数域の信号であることを表す。
　ここで、シングルキャリアの等化については、例えば、非特許文献１に、マルチキャリアの等化については、例えば、非特許文献２や３に、それぞれ記載されている。
Dazhi He, Weiqiang Liang, Wenjun Zhang, Ge Huang, Yunfeng Guan, Feng Ju, "Error rotated decision feedback equalizer for Chinese DTTB Receiver", Broadband Multimedia Systems and Broadcasting, 2008 IEEE International Symposium on Liu, M., Crussiere, M., Helard, J.-F., "A Combined Time and Frequency Algorithm for Improved Channel Estimation in TDS-OFDM", Communications (ICC), 2010 IEEE International Conference on Zi-Wei Zheng, Zhi-Xing Yang, Chang-Yong Pan, and Yi-Sheng Zhu, Senior Member, IEEE, "Novel Synchronization for TDS-OFDM-Based Digital Television Terrestrial Broadcast Systems", IEEE TRANSACTIONS ON BROADCASTING, VOL. 50, NO. 2, JUNE 2004
　DTMB規格に対応した受信装置は、シングルキャリア伝送によって伝送されてきたデータを受信するために、時間域（時間領域）の信号を用いて等化を行う回路と、マルチキャリア伝送によって伝送されてきたデータを受信するために、周波数域（周波数領域）の信号を用いて等化を行う回路とで構成されている。
　遅延量が大きなマルチパスの環境においては、時間域による等化が有効であるが、SFN（Single Frequency Network）といった環境において遅延量が大きなプリエコーが存在するような伝送路においては、周波数域等化が有効である。
　このように、伝送路によっては、時間域等化と周波数域等化、それぞれ、得意、不得意といった状況がありえる為、あらゆる放送および伝送路の環境において、最適な等化性能を実現するのが難しい。
　本技術は、上記の問題を解決するためのものであり、様々な放送および伝送路の環境において、等化性能を向上させることができるようにするものである。
　本技術の一側面の受信装置は、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部と、前記時間域等化部と前記周波数域等化部の切替制御を行う等化方式制御部とを備える受信装置である。
　本技術の一側面の受信方法は、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部との切替制御を行うステップを含む受信方法である。
　以上のような本技術の一側面においては、受信信号を時間域において等化する時間域等化部と、前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部との切替制御が行われる。
　なお、受信装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、様々な放送および伝送路の環境において、等化性能を向上させることができる。
シングルキャリア等化器の構成を示す図である。 マルチキャリア等化器の構成を示す図である。 本発明の一実施形態に係る受信装置の構成例を示す図である。 シングルキャリア信号のベースバンド信号としてフレームの構成例を示す図である。 マルチキャリア信号のベースバンド信号としてフレームの構成例を示す図である。 PN長を示す図である。 等化処理部の構成例を示す図である。 等化処理部の詳細な構成例を示す図である。 チャネル推定部の構成例を示す図である。 FFEの構成例を示す図である。 FBEの構成例を示す図である。 等化処理部の第2の詳細な構成例を示す図である。 等化処理部の第3の詳細な構成例を示す図である。 チャネルインパルス応答の一例を示すである。 等化処理部の第4の構成例を示す図である。 等化処理部の第5の詳細な構成例を示す図である。 等化処理部の第6の詳細な構成例を示す図である。 等化方式制御部を説明するフローチャートである。 FFE,FBE及びチャネル推定部の構成例を示す図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　以下、本技術を実施するための形態について説明する。
　［受信装置の構成例］
　図３は、本発明の一実施形態に係る受信装置の構成例を示す図である。
　受信装置５１は、アンテナ５２、チューナ５３、A/D変換部５４、直交復調部５５、同期部５６、等化処理部５７、及び誤り訂正部５８から構成される。受信装置５１は、例えば、地上デジタル放送の規格であるDTMB規格に対応した受信装置である。
　上述したように、DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。DTMB規格に対応した受信装置である受信装置５１は、シングルキャリアを使った変調方式で伝送されてきたデータを受信するための機能と、マルチキャリアを使った変調方式で伝送されてきたデータを受信するための機能を有している。
　チューナ５３は、RF信号を受信し、周波数変換を行って得られたIF信号をA/D変換部５４に出力する。
　A/D変換部５４は、チューナ５３から供給された信号に対してA/D変換を施し、得られたデータを出力する。
　直交復調部５５は、A/D変換部５４から供給されたデータに対して直交復調を施し、その結果得られる実軸成分(I(In Phase)成分)と虚軸成分(Q(Quadrature Phase)成分)からなる複素数で表される複素信号（以下、IQ信号ともいう）のべースバンド信号を出力する。直交復調部５５からは、シングルキャリア伝送によって伝送されてきたデータを表す時間域の信号、または、マルチキャリア伝送によって伝送されてきたデータを表す時間域の信号が出力される。
　同期部５６は、直交復調部５５からのIQ信号を、等化処理部５７に供給するとともに、そのIQ信号に含まれるフレームヘッダであるPN系列どうしの相関等を利用して同期を確立する為の同期処理を行う。
　等化処理部５７は、同期部５６から供給された信号の等化を行う。等化処理部５７においては、シングルキャリア伝送によって伝送されてきたデータを表す信号と、マルチキャリア伝送によって伝送されてきたデータを表す信号の双方の信号の等化が行われる。等化処理部５７は、等化処理を行った信号を出力する。
　誤り訂正部５８は、等化処理部５７から供給された等化後の信号に対して、誤り訂正処理を行う。
　図４は、シングルキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。
　シングルキャリア信号のベースバンドとしてのフレームは、フレームヘッダ（Frame Header）としてのPN系列の４２０シンボル(sym)と、３７４４＋３６シンボルのフレームボディ（Frame Body）で構成される。そして、フレームボディは、システム情報（SI（System Information））の３６シンボルと、実データ（Data）の３７４４シンボルで構成される。
　図５は、マルチキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。
　マルチキャリア信号のベースバンドとしてのフレームは、フレームヘッダ（Frame Header）としてのPN系列の４２０シンボル(sym)と、実データ及びシステム情報の３７８０シンボルのOFDM信号であるフレームボディで構成される。
　次に、時間域における等化と周波数域における等化を利用した等化処理部５７について、説明を行う。
　図６は、PN長を示す図である。
　DTMBの規格において、図４、図５で示した、４２０シンボルのFrame Headerを含めて3種類の異なるPN長が定義されている。PN420は、Frame Header長が４２０シンボルのPN系列、PN595は、Frame Header長が５９５シンボルのPN系列、PN945は、Frame Header長が９４５シンボルのPN系列を有している。
　Frame Body長はいずれもの場合も同じで３７８０シンボルであり、その為、フレーム長は、PN420では、４２００シンボル、PN595では、４３７５シンボル、PN945では、４７２５シンボルとなる。
　［等化処理部５７の構成例］
　図７は、等化処理部５７の構成を示す図である。
　詳細な構成については後述するが、図７に示すように、等化処理部５７は、主に、周波数域等化部６１、時間域等化部６５、周波数デインターリーブ部６２、セレクタ６３、及びセレクタ６４から構成される。同期部５６から出力された時間域の信号は、周波数域等化部６１、時間域等化部６５に入力される。
　周波数域等化部６１は、主に２つの機能を有している。１つは、マルチキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、図１を用いて説明したように、周波数域での等化処理を行い、等化後データを生成し出力する事である。周波数域等化部６１から出力された等化後データは、周波数デインターリーブ部６２に供給される。もう１つは、シングルキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、周波数域での等化処理を行い、等化後データを生成し出力する事である。周波数域等化部６１から出力された等化後データは、セレクタ６４に供給される。シングルキャリア伝送における周波数域処理については後述する。
　周波数デインターリーブ部６２は、マルチキャリア伝送によって伝送された信号を周波数域等化部６１によって等化処理した等化後データを対象として、送信側において施された周波数インターリーブにより並び替えられたシンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ６３に出力する。
　時間域等化部６５は、シングルキャリア伝送によって伝送されてきたデータを表す入力信号を対象として、図２を用いて説明したように、時間域での等化処理を行い、等化後データを生成し出力する。時間域等化部６５から出力された等化後データは、セレクタ６４に供給される。
　セレクタ６４は、シングルキャリア伝送によって伝送された信号に対し、周波数域等化部６１により周波数域等化を行った等化後データ、もしくは時間域等化部６５により時間域等化を行った等化後データのうち、いずれかを選択して、後段のセレクタ６３へ出力する。
　セレクタ６３は、キャリアモードに従って、周波数デインターリーブ部６２の出力、または、セレクタ６４の出力を選択して出力する。すなわち、マルチキャリア伝送時は、周波数デインターリーブ部６２の出力、シングルキャリア伝送時は、セレクタ６４の出力を出力する。
　このように、等化処理部５７においては、マルチキャリア伝送によって伝送された信号は、周波数域等化部６１により周波数域での等化が行われた後、周波数デインターリーブ部６２により周波数デインターリーブ処理が行われ、セレクタ６３を介して、出力される。シングルキャリア伝送によって伝送された信号は、周波数域等化部６１により周波数域での等化行が行われた信号、もしくは、時間域等化部６５により時間域での等化が行われた信号のうち、いずれかがセレクタ６４により選択され、セレクタ６３を介して、出力される。
　［マルチキャリア周波数域等化処理の例］
　図８は、等化処理部５７の詳細な構成例を示す図である。図８に示す構成のうち、図７に示す構成と同じ構成には同じ符号を付してある。
　周波数域等部６１は、PN再生部７１、チャネル推定部７２、減算器６６、FFT演算部６７、係数制御部７３、FFT演算部７４、歪み補償部６８、残留シンボル間干渉除去部６９、およびIFFT演算部７０から構成され、時間域等化部６５は、FFE７５、加算器７６、FBE７７、硬判定部７８、および減算器７９から構成される。同期部５６から出力された時間域の信号ID(t)は、周波数域等化部６１の減算器６６、および時間域等化部６５のFFE７５に入力される。
　まず、マルチキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成について説明する。マルチキャリア伝送によって伝送されてきたデータの受信時、周波数域等化部６１のPN再生部７１、チャネル推定部７２、減算器６６、FFT演算部６７、係数制御部７３、FFT演算部７４、歪み補償部６８、及び周波数デインターリーブ部６２の各部により処理が行われる。
　マルチキャリア伝送により伝送された信号を等化対象のIQ信号とし、等化処理部５７に入力される信号ID(t)は、OFDM信号の時間域信号であり、フレームヘッダとして既知のPN系列（のシンボル）が含まれることとする。（図５）
　PN再生部７１は、送信側で生成され送信される系列と全く同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、チャネル推定部７２に供給する。
　チャネル推定部７２は、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号から、そのマルチキャリア信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性（の推定値）としてのインパルス応答を、係数制御部７３へ供給するとともに、インパルス応答を利用して伝送路の影響を受けたPN系列、すなわち推定PN系列（PN’(t)）を求め、減算器６６に供給する。また、減算器６６より供給される誤差信号ep(t)を用い、インパルス応答を逐次更新する。
　減算器６６は、そこに供給される、マルチキャリア等化処理対象のIQ信号であるマルチキャリア信号としての時間領域（時間域）のマルチキャリア信号（以下、マルチキャリア時間領域信号ともいう）から、チャネル推定部７２から供給される推定PN系列を減算することにより、マルチキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去し、そのPN系列が除去されたマルチキャリア時間領域信号である、PN除去後信号を、FFT演算部６７に供給する。
　FFT演算部６７は、減算器６６から供給されるPN除去後信号に対しFFT演算を行い、周波数領域（周波数域）のマルチキャリア信号であるマルチキャリア周波数領域信号を得て、歪み補償部６８に出力する。
　係数制御部７３は、チャネル推定部７２で推定されるインパルス応答を、FFT演算部７４に供給する。後述するが、チャネル推定部７２では、適応フィルタによってインパルス応答が生成され、その適応フィルタの各タップの係数がインパルス応答に対応する為、各タップより読み出した複数の係数をシリアルに並べ替えてFFT演算部７４に供給する。
　FFT演算部７４は、係数制御部７３から供給されるインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、歪み補償部６８に供給する。
　歪み補償部６８は、FFT演算部６７からのマルチキャリア周波数領域信号を、FFT演算部７４からの伝送路特性としての伝達関数で歪み補償することにより、マルチキャリア周波数領域信号が伝送路で受けた歪みの補正を行い、その歪み補正後のマルチキャリア周波数領域信号OD(f)を、マルチキャリア信号のマルチキャリア等化処理の結果として、周波数デインターリーブ部６２に供給する。
　ここで、歪み補償について説明する。補償方法にはいくつか知られており、ZF(Zero Forcing)等化やMMSE(Minimum Mean Square Error)等化による歪み補償が一般的に用いられる。例えば一例としてZF等化を行う場合、FFT演算部６７からのマルチキャリア周波数領域信号を、FFT演算部７４からの伝送路特性としての伝達関数で除算することにより実現できる。
　周波数デインターリーブ部６２は、歪み補償部６８から供給されたマルチキャリア周波数領域信号OD(f)に対し、図７を用いて説明したように、送信側において施された周波数インターリーブにより並び替えられたシンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ６３に出力する。
　セレクタ６３は、キャリアモードに従って制御され、マルチキャリア伝送時は、周波数デインターリーブ部６２の出力を等化処理部５７の等化出力結果OD(k)として後段の誤り訂正部５８に供給する。
　以上のように、マルチキャリア伝送時に対して等化処理を行う等化処理部５７では、周波数域等化部６１内のチャネル推定部７２において、伝送路特性としてのインパルス応答が推定され、伝送路特性の影響を受けた推定PN系列が求められる。
　さらに、減算器６６において、マルチキャリア信号としてのマルチキャリア時間領域信号から、伝送路の影響を受けた推定PN系列を減算する事により、マルチキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去したPN除去後信号が求められる。
　そして、歪み補償部６８において、PN除去後信号を周波数領域の信号に変換したマルチキャリア周波数領域信号を、係数制御部７３を介して得られた伝送路特性のインパルス応答を周波数領域の信号に変換した伝達関数で歪み補償処理を行うことにより、マルチキャリア周波数領域信号が等化される。
　その等化信号に対し、周波数デインターリーブ処理を施し、誤り訂正部５８へ供給される。
　マルチキャリア伝送においては、以上のような処理が、マルチキャリア等化処理として行われる。
　［チャネル推定部７２の構成］
　図９は、図８のチャネル推定部７２の構成例を示すブロック図である。
　チャネル推定部７２は、可変係数フィルタ２３４と、係数更新部２３５で構成される。
　可変係数フィルタ２３４は、タップ係数が可変のデジタルフィルタであり、そこに入力される入力データPN(t)と、タップ係数との積和演算を行い、その積和演算結果PN’(t)を、入力データのフィルタリング結果として出力する。
　すなわち、可変係数フィルタ２３４は、Kタップのフィルタ（FIRフィルタ）であり、K個のラッチ回路　２３１１, ２３１２, ・・・, ２３１ｋ、K個の乗算器２３２１, ２３２２, ・・・, ２３２ｋ、及び、加算器２３３から構成される。
　K個のラッチ回路　２３１１から２３１ｋは、シリーズに接続されており、ラッチ回路２３１ｋには、(k=1, 2, ・・・, K)、前段のラッチ回路２３１ｋ－１がラッチしている入力データが供給される。
　すなわち、ラッチ回路２３１ｋは、前段のラッチ回路２３１ｋ―１がラッチしている入力データをラッチし、後段のラッチ回路２３１ｋ＋１、及び、乗算器２３１ｋに供給する。
　なお、可変係数フィルタ２３４を構成する最初のラッチ回路２３１１には、図８のPN再生部７１からのPN系列が供給される。
　乗算器２３２ｋには、ラッチ回路２３１ｋから入力データが供給される他、係数更新部２３５から伝送路特性のインパルス応答に相当するタップ係数が供給される。
　乗算器２３２ｋは、係数更新部２３５から伝送路特性のインパルス応答のｋ番目の値をタップ係数ｈ（ｋ）として、ラッチ回路２３１ｋからの入力データと、タップ係数ｈ（ｋ）とを乗算し、その結果得られる乗算値（乗算結果）を、加算器２３３に供給する。
　加算器２３３は、K個の乗算器２３２１から２３２ｋそれぞれから供給される乗算結果を加算し、その結果得られる加算値PN'(t)を出力する。
　係数更新部２３５は、図８の減算器６６の出力結果であるep(t)、すなわち、マルチキャリア等化処理対象のIQ信号であるマルチキャリア信号に含まれるPN系列とチャネル推定部７２から供給される推定PN系列を減算した結果を誤差として用いて、その誤差を小さくするように、可変係数フィルタ２３４のタップ係数h(1)からh(K)を更新し、可変係数フィルタ２３４へ供給する。
　ここで係数更新部２３５において、可変係数フィルタ２３４のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。
　したがって、チャネル推定部７２は、係数更新部２３５において、等化対象のIQ信号であるマルチキャリア信号に含まれるPN系列と、推定PN系列との差分を減算器６６より得て、その値に基づいて、LMSといったアルゴリズムにより、誤差が小さくなるように係数更新を行いつつ、可変係数フィルタ２３４では、PN再生部７１から供給されるPN系列と、係数更新部２３５から供給されるタップ係数、すなわち伝送路特性のインパルス応答との積和演算、つまり、畳み込みを行い、PN系列を、伝送路特性でフィルタリングした結果を推定PN系列として減算器６６に供給する。
　［シングルキャリア周波数域等化処理の例］
　次に、図８を用いて、シングルキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成について説明する。シングルキャリア伝送によって伝送されてきたデータの受信時、大きく2つの等化方式、すなわち、周波数域等化部６１による周波数領域における等化、および、時間域等化部６５による時間領域における等化の2方式を用いて、等化処理を行う。
　まず、周波数域等化部６１による周波数領域における等化方法について説明する。
　周波数域等化部６１のPN再生部７１、チャネル推定部７２、減算器６６、FFT演算部６７、係数制御部７３、FFT演算部７４、歪み補償部６８、残留シンボル間干渉除去部６９、およびIFFT演算部７０の各部により処理が行われるが、PN再生部７１、チャネル推定部７２、減算器６６、FFT演算部６７、係数制御部７３、FFT演算部７４、歪み補償部６８における動作は、前述のマルチキャリア伝送時のマルチキャリア信号に対する等化処理とほぼ同じである。
　これは、図４のシングルキャリア信号のフレームの構成及び、図５のマルチキャリア信号のフレームの構成の図から分かるように、いずれの伝送方式であっても、同じように、時間域において、PN系列がFrame Headerとして印加されており、前述のマルチキャリア伝送時にマルチキャリア信号に対しての等化処理を行う周波数域部６１は、このPN系列を利用して等化処理を行う為、シングルキャリア伝送においても動作はほぼ同じであるからである。言い換えると、マルチキャリア等化に必要となる構成は、回路規模的に大きなインパクト無く、シングルキャリア伝送によって伝送されてきたシングルキャリア信号に対する、周波数領域における等化に利用できる。
　シングルキャリア伝送により伝送された信号を等化対象のIQ信号とし、等化処理部５７に入力される信号ID(t)は、シングルキャリアの時間域信号であり、フレームヘッダとして既知のPN系列（のシンボル）が含まれることとする。（図４）
　PN再生部７３は、送信側で生成され送信される系列と全く同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、チャネル推定部７２に供給する。
　チャネル推定部７２は、シングルキャリア等化処理の対象のIQ信号であるシングルキャリア信号から、そのシングルキャリア信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性（の推定値）としてのインパルス応答を、係数制御部７３へ供給するとともに、インパルス応答を利用して伝送路の影響を受けたPN系列、すなわち推定PN系列（PN’(t)）を求め、減算器６６に供給する。また、減算器６６より供給される誤差信号ep(t)を用い、インパルス応答を逐次更新する。
　また、チャネル推定部７２は、前述の図９を用いて説明した動作と全く同様、すなわち、シングルキャリア等化処理においても、マルチキャリア等化処理と同様の処理を行う。
　減算器６６は、そこに供給される、シングルキャリア等化処理対象のIQ信号であるシングルキャリア信号としての時間領域信号から、チャネル推定部７２から供給される推定PN系列を減算することにより、シングルキャリア時間領域信号に含まれるフレームヘッダとしてのPN系列を除去し、そのPN系列が除去された信号である、PN除去後信号を、FFT演算部６７に供給する。
　FFT演算部６７は、減算器６７から供給されるPN除去後信号に対しFFT演算を行い、周波数領域のシングルキャリア周波数領域信号を得て、歪み補償部６８に出力する。
　ここで、FFT演算部６７は、マルチキャリア伝送のマルチキャリア信号に対する等化と同様に、１フレームから、PN系列を除去したFrame Body長に相当する３７８０シンボルに対してFFT演算を行う。
　係数制御部７３は、チャネル推定部７２で推定されるインパルス応答を、FFT演算部７４に供給する。チャネル推定部７２では、適応フィルタである図９の可変係数フィルタ２３４及び係数更新部２３５によってインパルス応答が生成され、その適応フィルタの各タップの係数がインパルス応答に対応する為、各タップより読み出した複数の係数をシリアルに並べ替えてFFT演算部７４に供給する。
　FFT演算部７４は、係数制御部７３から供給されるインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、歪み補償部６８に供給する。
　歪み補償部６８は、FFT演算部６７からのシングルキャリア周波数領域信号を、FFT演算部７４からの伝送路特性としての伝達関数で歪み補償することにより、シングルキャリア周波数領域信号が伝送路で受けた歪みの補正を行い、その歪み補正後のシングルキャリア周波数領域信号OD(f)を、残留シンボル間干渉除去部６９に供給する。
　歪み補償方法は、マルチキャリア等化と同様に、ZF(Zero Forcing)等化やMMSE(Minimum Mean Square Error)等化による歪み補償がある。
　残留シンボル間干渉除去部６９は、歪み補償部６８より供給される等化後の信号に対し、残留シンボル間干渉（RISI: Residual Inter Symbol Interference）を除去し、IFFT演算部７０に供給する。
　ここで残留シンボル間干渉除去部について説明する。歪み補償部６８は、ZF等化やMMSE等化を用いて等化処理を行うが、例えばMMSE等化を用いる場合、MMSE等化Zm,nは式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　ここで、式（１）において、Xm,nは送信信号を周波数領域に変換した信号、Hm,nは伝送路特性のインパルス応答を周波数領域に変換した信号（伝達関数）、σ2はノイズパワー、Nm,nは各周波数位置におけるノイズ信号、mはフレーム番号、nはキャリア番号（周波数位置）を表す。
　式(1)の右辺の第2項の、-(σ2・Xm,n)/(|Hm,n|2+σ2)が、残留シンボル間干渉に相当する成分であり、残留シンボル間干渉除去部６９により、等化後の信号から、-(σ2・Xm,n)/(|Hm,n|2+σ2)を除去することにより、残留シンボル間干渉を除去できる。
　IFFT演算部７０は、残留シンボル間干渉除去部６９より供給される残留シンボル間干渉除去後の信号に対し、IFFT演算を行い、その結果得られる、時間領域のシングルキャリア信号を、減算器６６に入力されたシングルキャリア信号の周波数域における等化の結果ODF(t)としてセレクタ６４へ供給する。
　［シングルキャリア時間域等化処理の例］
　次に、図８を用いてシングルキャリア伝送によって伝送されてきたデータの受信時に処理を行う構成において、時間域等化部６５による時間領域における等化方法について説明する。
　図８に示す時間域等化部６５は、FFE７５、加算器７６、FBE７７、硬判定部７８、および減算器７９から構成され、同期部５６から出力された時間域の信号ID(t)は、時間等化部６５のFFE７５に入力される。
　FFE７５は、Feed Forward Equalizerであり、適応等化フィルタによりなる。詳細は後述するが、可変係数フィルタと、係数更新部で構成される。
　FFE７５に入力される入力データID(t)と、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD0(t)として出力する。
　また、減算器７９より出力される誤差信号ed(t)に基づいて、係数更新部において逐次係数更新を行う。
　FBE７７は、Feed Back Equalizerであり、FFE７５同様、適応等化フィルタによりなり、詳細は後述するが、可変係数フィルタと、係数更新部で構成される。
　FBE７７には、硬判定部７８により出力される硬判定結果OD’(t)が供給され、その信号を入力として、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD1(t)として出力する。
　また、減算器７９より出力される誤差信号ed(t)に基づいて、係数更新部において逐次係数更新を行う。
　加算器７６は、FFE７５によるフィルタリング結果OD0(t)と、FBE７７によるフィルタリング結果OD1(t)とを加算し、その結果得られる加算値を、FFE７５に入力されたシングルキャリア信号の時間域における等化の結果ODT(t)としてセレクタ６４に出力する。
　さらに、加算器７６は、加算した結果を硬判定部７８、および、減算器７９に供給する。
　硬判定部７８は、加算器７６から供給された加算値の硬判定を行い、その硬判定結果OD’(t)を減算器７９に供給するとともに、FBE７７へも供給する。
　減算器７９は、加算器７６から供給された等化後信号ODT(t)から、硬判定部７８から供給された硬判定結果OD’(t)を減算し、誤差信号ed(t)を得る。誤差信号ed(t)は、FFE７５およびFBE７７に供給され、係数更新に利用される。
　セレクタ６４は、等化方式制御部８０から供給される制御信号により制御され、シングルキャリア信号に対して、周波数域等化部６１により等化された周波数域における等化結果ODF(t)、もしくは、時間域等化部６５により等化された時間域における等化結果ODT(t)のうち、どちらか一方を、シングルキャリア信号の等化結果ODS(t)として、セレクタ６３へ供給する。
　等化方式制御部８０は、周波数域等化部６１による周波数域における等化結果ODF(t)、時間域等化部６５による時間域における等化結果ODT(t)のうち、より信号品質の良い方を選択し、その等化方式結果が後段のセレクタ６３へ供給されるように制御信号をセレクタ６４へ出力する。
　なお、選択方法については、この後、別の等化処理部５７の構成例を用いて説明する。
　セレクタ６３は、キャリアモードに従って制御され、シングルキャリア伝送時は、セレクタ６４の出力を等化処理部５７の等化出力結果OD(k)として後段の誤り訂正部５８に供給する。
　以上のように、シングルキャリア伝送に対して等化処理を行う等化処理部５７は、周波数域等化部６１による周波数域等化、および時間域等化部６５による時間域等化を行う。
　周波数域等化部６１による周波数域等化は、周波数域等化部６１内のチャネル推定部７２において、伝送路特性としてのインパルス応答が推定され、伝送路特性の影響を受けた推定PN系列(PN’(t))が求められる。
　さらに、減算器６６において、シングルキャリア信号としての時間領域信号から、伝送路の影響を受けた推定PN系列を減算する事により、時間領域信号に含まれるフレームヘッダとしてのPN系列を除去したPN除去後信号が求められる。
　そして、歪み補償部６８において、PN除去後信号を周波数領域の信号に変換したシングルキャリア周波数領域信号を対象として、係数制御部７３を介して得られた伝送路特性のインパルス応答を周波数領域の信号に変換した伝達関数で歪み補償処理を行うことにより、シングルキャリア周波数領域信号が等化される。
　その後、残留シンボル間干渉除去部６９により、残留シンボル間干渉成分を除去した後、IFFT演算部７０により時間域信号に戻したシングルキャリア時間域信号を周波数域等化の結果として出力する。
　時間域等化部６５による時間域等化は、シングルキャリア信号を、適応フィルタからなるFFE７５及びFBE７７により等化する。
　ここで、FFE７５及びFBE７７は可変係数フィルタと係数更新部で構成される。FFE７５は、入力データID(t)を可変係数フィルタで積和演算を行った結果を出力し、FBE７７は等化結果ODT(t)を硬判定部７８で硬判定した硬判定結果OD’(t)を入力として可変係数フィルタで積和演算を行った結果を出力する。時間域等化部６５は、その2つの積和演算結果を加算器７６で加算した結果を時間域等化の結果として出力する。
　また、FFE７５およびFBE７７の係数更新は、等化結果と等化結果を硬判定した硬判定結果の差を誤差信号として用い、その誤差信号を小さくするように、逐次行われる。
　シングルキャリア伝送に対し、上記処理により、周波数域で等化された結果および、時間域で等化された結果を得て、どちらか一方を出力し、後段の誤り訂正部５８へ供給される。
　シングルキャリア伝送においては、以上のような周波数域および時間域による処理が、シングルキャリア等化処理として行われる。
　［FFE７５の構成］
　図１０は、図８のFFE７５の構成例を示すブロック図である。
　FFE７５は、可変係数フィルタ２１４と、係数更新部２１５で構成される。
　可変係数フィルタ２１４は、タップ係数が可変のデジタルフィルタであり、そこに入力される入力データID(t)と、タップ係数との積和演算を行い、その積和演算結果OD0(t)を、入力データのフィルタリング結果として出力する。
　すなわち、可変係数フィルタ２１４は、Nタップのフィルタ（FIRフィルタ）であり、N個のラッチ回路　２１１１, ２１１２, ・・・, ２１１N、N個の乗算器２１２１, ２１２２, ・・・, ２１２N、及び、加算器２１３から構成される。
　N個のラッチ回路　２１１１から２１１Nは、シリーズに接続されており、ラッチ回路２１１ｎには、(ｎ=1, 2, ・・・, Ｎ)、前段のラッチ回路２１１ｎ－１がラッチしている入力データが供給される。
　すなわち、ラッチ回路２１１ｎは、前段のラッチ回路２１１ｎ―１がラッチしている入力データをラッチし、後段のラッチ回路２１１ｎ＋１、及び、乗算器２１２ｎに供給する。
　なお、可変係数フィルタ２１４を構成する最初のラッチ回路２１１１には、図８の等化処理部５７の入力データID(t)が供給される。
　乗算器２１２ｎには、ラッチ回路２１１ｎから入力データが供給される他、係数更新部２１５からタップ係数c0(n)が供給される。
　乗算器２１２ｎは、ラッチ回路２１１ｎからの入力データと、係数更新部２１５からのタップ係数c0(n)を乗算し、その結果得られる乗算値を、加算器２１３に供給する。
　加算器２１３は、Ｎ個の乗算器２１２１から２１２Nそれぞれから供給される乗算結果を加算し、その結果得られる加算値OD0(t)を出力する。
　係数更新部２１５は、図８の減算器７９の出力結果であるed(t)、すなわち、加算器７６から供給された等化後信号ODT(t)から、硬判定部７８から供給された硬判定結果OD’(t)を減算した結果を誤差信号ed(t)として、その誤差を小さくするように、可変係数フィルタ２１４のタップ係数c0(1)からc0(N)を更新し、可変係数フィルタ２１４へ供給する。
　係数更新部２１５において、可変係数フィルタ２１４のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。
　ここで、FFE７５は、Feed Forward Equalizerを構成しており、加算器２１３が出力する加算値は、FFE７５の出力として、図８の加算器７６に供給される。
　［FBE７７の構成］
　図１１は、図８のFBE７７の構成例を示すブロック図である。
　FBE７７は、可変係数フィルタ２２４と、係数更新部２２５で構成される。
　可変係数フィルタ２２４は、タップ係数が可変のデジタルフィルタであり、そこに入力される硬判定結果OD’(t)と、タップ係数との積和演算を行い、その積和演算結果OD1(t)を、入力データのフィルタリング結果として出力する。
　すなわち、可変係数フィルタ２２４は、Mタップのフィルタ（FIRフィルタ）であり、M個のラッチ回路　２２１１, ２２１２, ・・・, ２２１M、M個の乗算器２２２１, ２２２２, ・・・, ２２２M、及び、加算器２２３から構成される。
　M個のラッチ回路　２２１１から２２１Mは、シリーズに接続されており、ラッチ回路２２１ｍには、(ｍ=1, 2, ・・・, M)、前段のラッチ回路２２１ｍ－１がラッチしている入力データが供給される。
　すなわち、ラッチ回路２２１ｍは、前段のラッチ回路２２１ｍ―１がラッチしている入力データをラッチし、後段のラッチ回路２２１ｍ＋１、及び、乗算器２２２ｍに供給する。
　なお、可変係数フィルタ２２４を構成する最初のラッチ回路２２１１には、図８の等化処理部５７の硬判定結果OD’(t)が供給される。
　乗算器２２２ｍには、ラッチ回路２２１ｍから入力データが供給される他、係数更新部２２５からタップ係数c1(m)が供給される。
　乗算器２２２ｍは、ラッチ回路２２１ｍからの入力データと、係数更新部２２５からのタップ係数c1(m)を乗算し、その結果得られる乗算値を、加算器２２３に供給する。
　加算器２２３は、M個の乗算器２２２１から２２２Mそれぞれから供給される乗算結果を加算し、その結果得られる加算値OD1(t)を出力する。
　係数更新部２２５は、図８の減算器７９の出力結果であるed(t)、すなわち、加算器７６から供給された等化後信号ODT(t)から、硬判定部７８から供給された硬判定結果OD’(t)を減算した結果を誤差信号ed(t)として、その誤差を小さくするように、可変係数フィルタ２２４のタップ係数c1(1)からc1(M)を更新し、可変係数フィルタ２２４へ供給する。
　係数更新部２２５において、可変係数フィルタ２２４のタップ係数を更新する方法としては、たとえば、LMSアルゴリズムがある。
　ここで、FBE７７は、Feed Back Equalizerを構成しており、加算器２２３が出力する加算値は、FBE７７の出力として、図８の加算器７６に供給される。
　以上のようにFFE７５とFBE７７により構成されるシングルキャリア等化では、シングルキャリア信号を、FFE７５で構成されるFeed Forward Equalizerにおいて等化し、その等化結果が、FBE７７、加算器７６、および、硬判定部７８で構成されるDFE(Decision Feedback Equalizer)において等化する処理が、時間域のシングルキャリア等化処理として行われる。
　［等化処理部５７の第2の構成例］
　図１２は、等化処理部５７の第2の詳細な構成例を示す図である。図１２に示す構成のうち、図８に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１２に示す等化処理部５７の構成は、遅延部８１が追加して設けられている点で図８と異なる。
　マルチキャリア伝送に対する等化処理では、周波数域等化部６１内の歪み補償部６８より出力される、等化されたマルチキャリア信号を、周波数デインターリーブ部６２に供給し、シンボルの並びを元に戻す周波数デインターリーブを行い、セレクタ６３により後段の誤り訂正部５８に供給される。
　その為、図１２において追加された遅延部８１は、何らマルチキャリア等化時の動作に影響を与えない。
　図８では、シングルキャリア伝送に対して等化処理を行う場合、等化処理部５７は、周波数域等化部６１による周波数域等化結果であるODF(t)、および時間域等化部６５による時間域等化結果であるODT(ｔ)をセレクタ６４に供給する。
　その際、周波数域等化部６１および時間域等化部６５のいずれも、シングルキャリア信号入力ID(t)に対し、等化処理を行うが、周波数域等化部６１は、FFT演算部６７およびIFFT演算部７０を有し、それぞれFFT演算、IFFT演算がなされる。
　一般に、FFT演算、IFFT演算の処理を行うブロックは、入力バッファやワークバッファを持って構成される為、周波数域等化部６１による周波数域等化結果であるODF(t)と、時間域等化部６５による時間域等化結果であるODF(ｔ)には、フレーム単位で出力タイミングのずれが発生、すなわち、時間域等化結果であるODT(ｔ)に比べ、周波数域等化結果であるODF(t)は、数フレーム遅れて出力される。
　遅延部８１は、上記のようなタイミングのずれを無くす為に、時間域等化部６５から出力される時間域等化結果に対し、周波数域等化部６１で遅れる分を遅延させる処理を行い、セレクタ６４へ供給する。
　目的としては、周波数域等化部６１による周波数域等化結果であるODF(t)と、時間域等化部６５による時間域等化結果であるODT(ｔ)のタイミングを合わせることであるため、遅延部８１を、メモリとして追加するのではなく、時間域等化結果であるODF(ｔ)を直接セレクタ６４に供給するのではなく、既存のFFT演算部７４とIFFT演算部７０をリソースシェアして時間域等化結果についても使用する事で、出力タイミングを合わせても良い。もちろんその場合、歪む補償部６８や残留シンボル間干渉除去部６９の処理はスキップするようにする。
　上記のように周波数域等化部６１による周波数域等化結果であるODF(t)と、時間域等化部６５による時間域等化結果であるODT(ｔ)の出力タイミングを合わせることにより、シングルキャリア信号を復調中であっても、セレクタ６４による等化方式の切り替えが可能となる。
　［等化処理部５７の第3の構成例］
　図１３は、等化処理部５７の第3の詳細な構成例を示す図である。図１３に示す構成のうち、図１２に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１３に示す等化処理部５７の構成は、チャネル状態判定部９２が追加して設けられている点、および、チャネル状態判定部９２に基づいて等化方式制御部９３が動作する点で図１２と異なる。
　マルチキャリア伝送に対する等化処理の動作について、追加されたチャネル状態判定部９２、および、等化方式制御部９３は、何らマルチキャリア等化時の動作に影響を与えない。
　シングルキャリア伝送に対して等化処理を行う場合、等化処理部５７は、周波数域等化部６１による周波数域等化結果であるODF(t)、および時間域等化部６５による時間域等化結果であるODT(ｔ)をセレクタ６４に供給する。
　セレクタ６４は、等化方式制御部９３により制御され、どちらか一方の等化結果を後段に供給する。図１３はこの等化方式の制御方法に関する一構成例を示した図である。
　チャネル状態判定部９２は、周波数域等化部６１内の係数制御部７３より出力される伝送路特性（の推定値）としてのインパルス応答を入力として、そのインパル応答に基づいて、チャネル状況を判定し、その判定結果を、等化方式制御部９３へ供給する。
　等化方式制御部９３は、チャネル状態判定部９２より供給される判定結果に基づき、セレクタ６４を制御し、セレクタ６４に供給される、周波数域等化部６１による周波数域等化結果であるODF(t)、もしくは時間域等化部６５による時間域等化結果であるODF(ｔ)のいずれかを、シングルキャリア伝送における等化結果ODS(t)として、セレクタ６３へ供給する。
　上記は、チャネル状態判定部９２により、チャネル状況を判断して、等化方式制御部９３により、より良い等化結果と考えられる、周波数域等化結果もしくは時間域等化結果を選択することを目的として動作する。
　図１４は、チャネルインパルス応答の一例を示す図である。
　プリエコー、メインエコー、ポストエコーの3波のマルチパスからなるマルチパス環境におけるチャネルインパルス応答を示した図である。
　プリエコーチャネルは、一般的に時間域等化に比べ周波数域等化が優れる。そこで、チャネル状態判定部９２の判定条件の一例として、図１４に示すようなプリエコーが存在する事を、係数制御部７３より出力される伝送路特性のインパルス応答より判断し、プリエコーありと判定した場合、その判定情報を等化方式制御部９３へ供給し、等化方式制御部９３が、周波数域等化部６１による周波数域等化結果であるODF(t)を選択するように制御する。
　［等化処理部５７の第4の構成例］
　図１５は、等化処理部５７の第4の詳細な構成例を示す図である。図１５に示す構成のうち、図１２に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１５に示す等化処理部５７の構成は、周波数域等化部６１内に、硬判定部１０５、減算器１０６、MSE算出部１０７、時間域等化部６５内に、MSE算出部１０８、および、等化誤差判定部１０２が追加されて設けられている点、そして等化誤差判定部１０２に基づいて等化方式制御部１０３が動作する点で図１２と異なる。
　マルチキャリア伝送に対する等化処理の動作について、追加された等化誤差判定部１０２、および、等化方式制御部１０３は、何らマルチキャリア等化時の動作に影響を与えない。
　シングルキャリア伝送に対して等化処理を行う場合、等化処理部５７は、周波数域等化部６１による周波数域等化結果であるODF(t)、および時間域等化部６５による時間域等化結果であるODT(ｔ)をセレクタ６４に供給する。
　セレクタ６４は、等化方式制御部１０３により制御され、どちらか一方の等化結果を後段に供給する。図１５はこの等化方式の制御方法に関する一構成例を示した図である。
　硬判定部１０５は、IFFT演算部７０から出力される等化後の時間領域のシングルキャリア信号に対し硬判定を行い、その硬判定結果を減算器１０６に供給する。
　減算器１０６は、IFFT演算部７０から出力される等化後の時間領域のシングルキャリア信号と、硬判定部１０５から供給される硬判定結果との減算を行い、その減算結果を、MSE算出部１０７へ供給する。
　MSE算出部１０７は、減算器１０６から供給される減算結果、すなわち等化誤差の二乗和（MSE: Mean Square Error）を算出し、等化誤差判定部１０２へ供給する。
　MSE算出部１０８は、減算器７９から供給される減算結果、すなわち等化誤差の二乗和（MSE: Mean Square Error）を算出し、等化誤差判定部１０２へ供給する。
　等化誤差判定部１０２は、MSE算出部１０７、MSE算出部１０８から供給されるそれぞれの等化誤差の二乗和を比較し、誤差が少ない方の等化方式の情報を、等化方式制御部１０３に供給する。
　等化方式制御部１０３は、等化誤差判定部１０２より供給される判定結果に基づき、セレクタ６４を制御し、セレクタ６４に供給される、周波数域等化部６１による周波数域等化結果であるODF(t)、もしくは時間域等化部６５による時間域等化結果であるODT(ｔ)のいずれかのうち、等化誤差が少ない方を、シングルキャリア伝送における等化結果ODS(t)として、セレクタ６３へ供給する。
　もちろん、等化誤差の二乗和だけでなく、それ以外の指標、例えば、誤り訂正部５８で算出されるエラー等を用いて、周波数域等化部６１による周波数域等化結果、もしくは時間域等化部６５による時間域等化結果のうち、より良い等化方式を選択してもよい。
　［等化処理部５７の第5の構成例］
　図１６は、等化処理部５７の第5の詳細な構成例を示す図である。図１６に示す構成のうち、図１５に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１６に示す等化処理部５７の構成は、等化誤差判定部１２２の制御により、周波数域等化部６１、および、時間域等化部６５に対しリセット信号が供給される点で図１５と異なる。
　シングルキャリア伝送に対して等化処理を行う場合、等化処理部５７は、周波数域等化部６１による周波数域等化結果であるODF(t)、および時間域等化部６５による時間域等化結果であるODT(ｔ)をセレクタ６４に供給する。
　セレクタ６４は、等化方式制御部１２３により制御され、どちらか一方の等化結果を後段に供給する。図１６はこの等化方式の制御方法に関する一構成例を示した図である。
　等化誤差判定部１２２は、前述のように、MSE算出部１０７、MSE算出部１０８から供給されるそれぞれの等化誤差の二乗和を比較し、誤差が少ない方の等化方式の情報を、等化方式制御部１２３に供給すると共に、誤差が大きい方、すなわち、周波数域等化部６１もしくは時間域等化部６５の一方にリセット信号を供給する。
　リセット信号が供給された、周波数域等化部６１もしくは時間域等化部６５は、等化処理のやり直しを実行する。
　等化方式制御部１２３は、等化誤差判定部１２２より供給される判定結果に基づき、セレクタ６４を制御し、セレクタ６４に供給される、周波数域等化部６１による周波数域等化結果であるODF(t)、もしくは時間域等化部６５による時間域等化結果であるODF(ｔ)のいずれかのうち、等化誤差が少ない方を、シングルキャリア伝送における等化結果ODS(t)として、セレクタ６３へ供給する。
　等化誤差に基づいてリセットを掛ける等化誤差判定部１２２は、等化誤差が非常に大きく、正常に等化係数が収束していない場合に、リセットを掛け等化処理のやり直しを要求する。その際、等化誤差の小さい方、すなわち、周波数域等化部６１もしくは時間域等化部６５の等化結果をシングルキャリアの等化結果としてセレクタ６４より供給する。
　上記動作により、後段の処理に影響を与える事無く、常に良い方の等化結果を出力しつつ、誤差が大きい方の等化処理のやり直しを平行して実行する事が出来る。
　また、等化器（周波数域等化部６１又は時間域等化部６５）が正常に動作していない時、受信システム（受信装置５１）全体に対しリセットを掛ける必要がなく、同期部５６のリセットも発生せず、等化処理部５７内の周波数域等化部６１もしくは時間域等化部６５の一方のリセットのみであり、かつリセットを掛けない方の等化方式による等化結果を出力し続ける為、再同期処理により、放送受信中の画が一旦途切れる事も無い。
　［等化処理部５７の第6の構成例］
　図１７は、等化処理部５７の第6の詳細な構成例を示す図である。図１７に示す構成のうち、図１２に示す構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
　図１７に示す等化処理部５７の構成は、ロック判定部１３２が追加して設けられている点、および、ロック判定部１３２に基づいて等化方式制御部１３３が動作する点で図１２と異なる。また、誤り訂正部１３４についても、ロック判定部１３２が必要とする情報を出力する点で図３の誤り訂正部５８と異なる。
　マルチキャリア伝送に対する等化処理の動作について、追加されたロック判定部１３２、および、等化方式制御部１３３は、何らマルチキャリア等化時の動作に影響を与えない。
　シングルキャリア伝送に対して等化処理を行う場合、等化処理部５７は、周波数域等化部６１による周波数域等化結果であるODF(t)、および時間域等化部６５による時間域等化結果であるODT(ｔ)をセレクタ６４に供給する。
　セレクタ６４は、等化方式制御部１３３により制御され、どちらか一方の等化結果を後段に供給する。図１７はこの等化方式の制御方法に関する一構成例を示した図である。
　誤り判定部１３４は、誤り訂正を行い、その結果訂正エラーをロック判定部１３２に供給する。
　ロック判定部１３２は、誤り訂正部１３４より供給されるエラー情報を基に、復調ロックしているかどうかを判断し、その結果を等化方式制御部１３３へ供給する。
　等化方式制御部１３３は、ロック判定部１３２より供給される判定結果に基づき、セレクタ６４を制御し、セレクタ６４に供給される、周波数域等化部６１による周波数域等化結果であるODF(t)、もしくは時間域等化部６５による時間域等化結果であるODT(ｔ)のいずれかを、シングルキャリア伝送における等化結果ODS(t)として、セレクタ６３へ供給する。
　ここで、ロック判定部１３２と等化方式制御部１３３の動作について説明する。セレクタ６４により選択されている、周波数域等化もしくは時間域等化のいずれかの等化方式を用いた復調において、ロック判定部１３２によりロック判定を行う。
　ロック判定部１３２により、ロックしていないと判定された場合、現在選択されている等化方式、すなわち、周波数域等化部６１または時間域等化部６５のいずれかにリセットを掛けるとともに、等化方式制御部１３３において、選択されていなかった方の等化方式を選択するように制御される。
　ここで、図１８のフローチャートを参照して、図１７の等化処理部５７で行われる等化処理の流れについて説明する。入力信号ID(t)が等化処理部５７に入力されたときに開始される。
　ステップS11において、等化方式制御部１３３により開始時点の等化方式が選択され、セレクタ６４において、選択された等化方式の結果が後段へ供給される。
　ステップS12において、等化方式制御部１３３が現在の等化方式を判定し、セレクタ６４により時間域等化部６５による時間域等化が選択されているならば、S13に進む。そうでなく、周波数等化部６１による周波数域等化が選択されているならば、S17へ進む。
　ステップS13において、時間域等化部６５により等化処理を行い、等化結果はセレクタ６４、および、セレクタ６３を介し、誤り訂正部１３４へ供給される。
　ステップS14において、ロック判断可能となるまでこのステートで待機する。回路の動作として、誤り訂正部１３４においてエラーを算出し、ロック判定部１３２へ供給する。ステップS15において、ロック判定部１３２では、そのエラーの発生量に基づいて、正常に復調が行われているか、すなわち、ロックしているか、そうでないかの判定を行う。ここでエラーとは、BCHデコードによるエラーや、パケット単位に変換したエラー等で構わない。
　ステップS15において、ロック判定部１３２による判定の結果、ロックしているならば、セレクタ６４により選択されている等化方式を継続して選択し、ステップS14に戻って、繰り返しロック判定を行う。
　逆に、ロック判定部１３２による判定の結果、ロックしていないと判定されたならば、処理は、ステップS15からステップS16に進み、セレクタ６４において、等化方式を周波数域等化部61による周波数域等化に切り替えて、時間域等化部６５に対し、リセットを行う。そして、処理はステップS12に戻る。
　ステップ12では、周波数等化部６１による周波数域等化が選択されている為、処理はステップS17へ進む。
　ステップS17において、周波数域等化部６１により等化処理を行い、等化結果はセレクタ６４、および、セレクタ６３を介し、誤り訂正部１３４へ供給される。
　ステップS18において、ロック判断可能となるまでこのステートで待機する。回路の動作として、誤り訂正部１３４においてエラーを算出し、ロック判定部１３２へ供給する。ステップS19において、ロック判定部１３２では、そのエラーの発生量に基づいて、正常に復調が行われているか、そなわち、ロックしているか、そうでないかの判定を行う。ここでエラーとは、BCHデコードによるエラーや、パケット単位に変換したエラー等で構わない。
　ステップS19において、ロック判定部１３２による判定の結果、ロックしているならば、セレクタ６４により選択されている等化方式を継続して選択し、ステップS18に戻って、繰り返しロック判定を行う。
　逆に、ロック判定部１３２による判定の結果、ロックしていないと判定されたならば、処理は、ステップS19からステップS20に進み、セレクタ６４において、等化方式を時間域等化部61による時間域等化に切り替えて、周波数域等化部６１に対し、リセットを行う。そして、処理はステップS12に戻る。
　以上のように、ロック状態を常に監視し、ロックが外れた場合は、リセットを掛けるとともに、他方の等化方式に切り替えて等化処理を行う事により、後段の処理に影響を与える事無く、常に良い方の等化結果を出力しつつ、ロックが外れた方の等化処理のやり直しを平行して実行する事が出来る。
　また、等化器が正常に動作していない時、受信システム全体に対しリセットを掛ける必要がなく、同期部５６のリセットも発生せず、等化処理部５７内の周波数域等化部６１もしくは時間域等化部６５の一方のリセットのみであり、かつリセットを掛けない方の等化方式による等化結果を出力し続ける為、再同期処理により、放送受信中の画が一旦途切れる事も無い。
　［適応フィルタの構成例］
　図１９は、FFE,FBE及びチャネル推定部の構成例を示す図である。
　前述の通り、図８の周波数域等化部６１のチャネル推定部７２、時間域等化部６５のFFE７５、および、FBE７７は、適応フィルタで構成される。図１９は、それら3つの適応フィルタをリソースシェアして実装する場合の一構成例を示した図である。
　DTMB規格は、図６に示すように、3種類のPN、すなわち、PN420、PN595、および、PN945が定義されており、シンボル長は、それぞれ、420シンボル、595シンボル、および、945シンボルである。
　まず、各回路の構成と基本動作を説明した後、PN毎の動作について説明する。
　チャネル推定部２５１は、可変係数フィルタ２５２と、係数更新部２５３で構成される。
　可変係数フィルタ２５２は、４２０タップのフィルタであり、４２０個のラッチ回路　２５４１, ２５４２, ・・・, ２５４４２０、４２０個の乗算器２５５１, ２５５２, ・・・, ２５５４２０、及び、加算器２５６から構成される。
　チャネル推定部２５１の動作は、図９で示したチャネル推定部７２と同じであり、可変係数フィルタ２５２では、図８のPN再生部７１から供給されるPN系列と、係数更新部２５３から供給されるタップ係数、すなわち伝送路特性のインパルス応答との積和演算、つまり、畳み込みを行い、PN系列を、伝送路特性でフィルタリングした結果を推定PN系列としてセレクタ３０３および加算器３０１に供給する。
　係数更新部２５３は、図８の減算器６６の結果ep(t)に基づいて係数更新を行う。
　適応フィルタ２６１は、可変係数フィルタ２６２と、係数更新部２６３で構成される。
　可変係数フィルタ２６２は、１７５タップのフィルタであり、１７５個のラッチ回路　２６４１, ２６４２, ・・・, ２６４１７５、１７５個の乗算器２６５１, ２６５２, ・・・, ２６５１７５、及び、加算器２６６から構成される。
　適応フィルタ２６１の動作は、図１０で示したFFE７５と同じであり、可変係数フィルタ２６２では、セレクタ２６７を介して入力される、チャネル推定部２５１のラッチ回路２５４４２０から出力される信号、もしくは、図８の等化処理部５７に供給されるID(ｔ)と、係数更新部２６３から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として、加算器３０１および加算器３０４に供給する。
　加算器３０１は、チャネル推定部２５１の積和演算結果と、適応フィルタ２６１の積和演算結果を加算した結果を、セレクタ３０３に供給する。
　加算器３０４は、適応フィルタ２６１の積和演算結果と、加算器３０５の結果を加算した結果を、セレクタ３０６に供給する。
　係数更新部２６３は、セレクタ２６８を介して入力される、図８の減算器６６の結果ep(t)もしくは、減算器７９の結果ed(t)に基づいて係数更新を行う。
　適応フィルタ２７１は、可変係数フィルタ２７２と、係数更新部２７３で構成される。
　可変係数フィルタ２７２は、３５０タップのフィルタであり、３５０個のラッチ回路　２７４１, ２７４２, ・・・, ２７４３５０、３５０個の乗算器２７５１, ２７５２, ・・・, ２７５３５０、及び、加算器２７６から構成される。
　適応フィルタ２７１の動作は、図１０で示したFFE７５と同じであり、可変係数フィルタ２７２では、セレクタ２７７を介して入力される、適応フィルタ２６１のラッチ回路２６４１７５から出力される信号、もしくは、図８の等化処理部５７に供給されるID(ｔ)と、係数更新部２７３から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として、加算器３０２および加算器３０５に供給する。
　加算器３０２は、加算器３０１の結果と、適応フィルタ２７１の積和演算結果を加算した結果を、セレクタ３０３に供給する。
　加算器３０５は、適応フィルタ２７１の結果と、加算器３０７の結果を加算した結果を、セレクタ３０６に供給する。
　係数更新部２７３は、セレクタ２７８を介して入力される、図８の減算器６６の結果ep(t)もしくは、減算器７９の結果ed(t)に基づいて係数更新を行う。
　FFE２８１は、可変係数フィルタ２８２と、係数更新部２８３で構成される。
　可変係数フィルタ２８２は、Lタップのフィルタであり、L個のラッチ回路　２８４１, ２８４２, ・・・, ２８４L、L個の乗算器２８５１, ２８５２, ・・・, ２８５L、及び、加算器２８６から構成される。
　FFE２８１の動作は、図１０で示したFFE７５と同じであり、可変係数フィルタ２８２では、セレクタ２８７を介して入力される、適応フィルタ２７１のラッチ回路２７４３５０から出力される信号、もしくは、図８の等化処理部５７に供給されるID(ｔ)と、係数更新部２８３から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD0(t)として、加算器３０７に供給する。
　係数更新部２８３は、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　FBE２９１は、可変係数フィルタ２９２と、係数更新部２９３で構成される。
　可変係数フィルタ２９２は、Qタップのフィルタであり、Q個のラッチ回路　２９４1, ２９４2, ・・・, ２９４Q、Q個の乗算器２９５1, ２９５2, ・・・, ２９５Q、及び、加算器２９６から構成される。
　FBE２９１の動作は、図１１で示したFBE７７と同じであり、可変係数フィルタ２９２では、図８の硬判定部７８から入力される硬判定結果OD’(t)と、係数更新部２９３から供給されるタップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果OD1(t)として、加算器３０７に供給する。
　係数更新部２９３は、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　加算器３０７は、FFE２８１の積和演算結果と、FBE２９１の積和演算結果を加算して、加算器３０５およびセレクタ３０６に供給する。
　以上のように、構成され動作する適応フィルタ、および、各セレクタの動作について、PN毎に説明する。
　図中のセレクタに記載の数字は各PNを表す。つまり、PN420時は”420”に接続された信号を選択し、PN595時は”595”に接続された信号を選択し、PN945時は”945”に接続された信号を選択する。
　まず、PN420を受信し、等化処理部５７で等化処理する際の動作について説明する。
　セレクタ３０３は、チャネル推定部２５１のフィルタリング結果を選択し、図８の減算器６６に供給する。
　適応フィルタ２６１は、セレクタ２６７を介して、図８の等化処理部５７への入力データID(t)に対し、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　適応フィルタ２７１は、セレクタ２７７を介して、適応フィルタ２６１のラッチ回路２６４１７５の出力を入力として、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　FFE２８１は、セレクタ２８７を介して、適応フィルタ２７１のラッチ回路２７４３５０の出力を入力として、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　セレクタ３０６は、適応フィルタ２６１、適応フィルタ２７１、FFE２８１、および、FBE２９１のフィルタリング結果を加算した結果を、図８の時間域等化部６５の等化結果ODT(T)としてセレクタ６４へ供給する。
　すなわち、PN420受信時において、図８の周波数域等化部６１のチャネル推定部７２として、チャネル推定部２５２のみを使用し、時間域等化部６５のFFE７５として、適応フィルタ２６１、適応フィルタ２７１、および、FFE２８１をつなぎ合わせて使用する。
　次に、PN595を受信し、等化処理部５７で等化処理する際の動作について説明する。
　適応フィルタ２６１は、セレクタ２６７を介して、チャネル推定部２５１のラッチ回路２５４４２０の出力を入力として、積和演算を行うとともに、図８の減算器６６の結果ep(t)に基づいて係数更新を行う。
　セレクタ３０３は、チャネル推定部２５１、適応フィルタ２６１のフィルタリング結果を加算した結果を、図８の減算器６６に供給する。
　適応フィルタ２７１は、セレクタ２７７を介して、図８の等化処理部５７への入力データID(t)に対し、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　FFE２８１は、セレクタ２８７を介して、適応フィルタ２７１のラッチ回路２７４３５０の出力を入力として、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　セレクタ３０６は、適応フィルタ２７１、FFE２８１、および、FBE２９１のフィルタリング結果を加算した結果を、図８の時間域等化部６５の等化結果ODT(T)としてセレクタ６４へ供給する。
　すなわち、PN595受信時において、図８の周波数域等化部６１のチャネル推定部７２として、チャネル推定部２５１、および、適応フィルタ２６１をつなぎ合わせて使用し、時間域等化部６５のFFE７５として、適応フィルタ２７１、および、FFE２８１をつなぎ合わせて使用する。
　次に、PN4945を受信し、等化処理部５７で等化処理する際の動作について説明する。
　適応フィルタ２６１は、セレクタ２６７を介して、チャネル推定部２５１のラッチ回路２５４４２０の出力を入力として、積和演算を行うとともに、図８の減算器６６の結果ep(t)に基づいて係数更新を行う。
　適応フィルタ２７１は、セレクタ２７７を介して、適応フィルタ２６１のラッチ回路２６４１７５の出力を入力として、積和演算を行うとともに、図８の減算器６６の結果ep(t)に基づいて係数更新を行う。
　セレクタ３０３は、チャネル推定部２５１、適応フィルタ２６１、および、適応フィルタ２７１のフィルタリング結果を加算した結果を、図８の減算器６６に供給する。
　FFE２８１は、セレクタ２８７を介して、図８の等化処理部５７への入力データID(t)に対し、積和演算を行うとともに、図８の減算器７９の結果ed(t)に基づいて係数更新を行う。
　セレクタ３０６は、FFE２８１、および、FBE２９１のフィルタリング結果を加算した結果を、図８の時間域等化部６５の等化結果ODT(T)としてセレクタ６４へ供給する。
　すなわち、PN945受信時において、図８の周波数域等化部６１のチャネル推定部７２として、チャネル推定部２５１、適応フィルタ２６１、および、適応フィルタ２７１をつなぎ合わせて使用し、時間域等化部６５のFFE７５として、FFE２８１のみを使用する。
　以上のように、図８における、チャネル推定部７２、FFE７５、FBE７７の3つの適応フィルタについて、適応フィルタを分割実装し、リソーシェアして使用する事により、回路規模を抑えることが出来る。
　また、チャネル推定部２５１の入力は、PN系列である為、ラッチ回路２５４１ないし２５４４２０のビット幅を少なく構成する事で、チャネル推定部２５１の積和演算処理部分、（乗算器２５５１ないし２５５４２０、加算器２５６）および、係数更新部分（係数更新部２５３）の回路規模を抑えることができる。
　以上の説明は、シングルキャリア信号受信時にフォーカスして説明したが、マルチキャリア受信時には、セレクタ３０３の出力PN’(ｔ)を用いて周波数域等化を行えば、同様の構成で、マルチキャリア受信時の等化処理を行うことができる。
　［本技術を適用したコンピュータの説明］
　次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
　そこで、図２０は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
　プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク１１０５やROM１１０３に予め記録しておくことができる。
　あるいはまた、プログラムは、リムーバブル記録媒体１１１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体１１１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体１１１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
　なお、プログラムは、上述したようなリムーバブル記録媒体１１１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク１１０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
　コンピュータは、CPU(Central Processing Unit)１１０２を内蔵しており、CPU１１０２には、バス１１０１を介して、入出力インタフェース１１１０が接続されている。
　CPU１１０２は、入出力インタフェース１１１０を介して、ユーザによって、入力部１１０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)１１０３に格納されているプログラムを実行する。あるいは、CPU１１０２は、ハードディスク１１０５に格納されたプログラムを、RAM(Random Access Memory)１１０４にロードして実行する。
　これにより、CPU１１０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU１１０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース１１１０を介して、出力部１１０６から出力、あるいは、通信部１１０８から送信、さらには、ハードディスク１１０５に記録等させる。
　なお、入力部１１０７は、キーボードや、マウス、マイク等で構成される。また、出力部１１０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
　ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
　また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　減算器，　１２　FFT演算部，　１３　歪み補償部，　１４　PN再生部，　１５　チャネル推定部，　１６　制御部，　１７　FFT演算部，　２１　FFE，　２２　加算器，　２３　FBE，　２４　硬判定部，　２５　減算器，　５１　受信装置，　５２　アンテナ，　５３　チューナ，　５４　A/D変換部，　５５　直交復調部，　５６　同期部，　５７　等化処理部，　５８　誤り訂正部，　６１　周波数域等化部，　６２　周波数デインターリーブ部，　６３，６４　セレクタ，　　６５　時間域等化部，　６６　減算器，　６７　FFT演算部，　６８　歪み補償部，　６９　残留シンボル間干渉除去部，　７０　IFFT演算部，　７１　PN再生部，　７２　チャネル推定部，　７３　係数制御部，　７４　FFT演算部，　７５　FFE，　７６　加算器，　７７　FBE，　７８　硬判定部，　７９　減算器，　８０　等化方式制御部，　８１　遅延部，　９２　チャネル状態判定部，　９３　等化方式制御部，　１０２　等化誤差判定部，　１０３　等化方式制御部，　１０５　硬判定部，　１０６　減算器，　１０７，１０８　MSE算出部，　１２２　等化誤差判定部，　１２３　等化方式制御部，　１３２　ロック判定部，　１３３　等化方式制御部，　２１１1ないし２１１N　ラッチ回路，　２１２1ないし２１２N　乗算器，　２１３　加算器，　２１４　可変係数フィルタ，　２１５　係数更新部，　２２１1ないし２２１M　ラッチ回路，　２２２1ないし２２２M　乗算器，　２２３　加算器，　２２４　可変係数フィルタ，　２２５　係数更新部，　２３１1ないし２３１K　ラッチ回路，　２３２1ないし２３２K　乗算器，　２３３　加算器，　２３４　可変係数フィルタ，　２３５　係数更新部，　２５１　チャネル推定部，　２５２　可変係数フィルタ，　２５３　係数更新部，　２５４1ないし２５４420　ラッチ回路，　２５５1ないし２５５420　乗算器，　２５６　加算器，　２６１　適応フィルタ，　２６２　可変係数フィルタ，　２６３　係数更新部，　２６４1ないし２６４175　ラッチ回路，　２６５1ないし２６５175　乗算器，　２６６　加算器，　２６７，２６８　セレクタ，　２７１　適応フィルタ，　２７２　可変係数フィルタ，　２７３　係数更新部，　２７４1ないし２７４350　ラッチ回路，　２７５1ないし２７５350　乗算器，　２７６　加算器，　２７７，２７８　セレクタ，　２８１　FFE，　２８２　可変係数フィルタ，　２８３　係数更新部，　２８４1ないし２８４L　ラッチ回路，　２８５1ないし２８５L　乗算器，　２８６　加算器，　２８７　セレクタ，　２９１　FBE，　２９２　可変係数フィルタ，　２９３　係数更新部，　２９４1ないし２９４Q　ラッチ回路，　２９５1ないし２９５Q　乗算器，　２９６　加算器，　３０１，３０２　加算器，　３０３　セレクタ，　３０４，３０５　加算器，　３０６　セレクタ，　３０７　加算器，　１１０１　バス，　１１０２　CPU，　１１０３　ROM，　１１０４　RAM，　１１０５　ハードディスク，　１１０６　出力部，　１１０７　入力部，　１１０８　通信部，　１１０９　ドライブ，　１１１０　入出力インタフェース，　１１１１　リムーバブル記録媒体

Claims (12)

  1. 　受信信号を時間域において等化する時間域等化部と、
    　前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部と、
    　前記時間域等化部と前記周波数域等化部の切替制御を行う等化方式制御部と
    　を備える受信装置。
  2. 　前記受信信号は、GB20600-2006規格に規定された信号であり、前記GB20600-2006規格に規定されたC3780信号を受信する際には、前記周波数等化部によって受信信号の等化を行い、前記GB20600-2006規格に規定されたC1信号を受信する際には、前記等化方式制御部によって、前記時間域等化部と前記周波数域等化部を切り替えて受信信号の等化を行う
    　請求項１に記載の受信装置。
  3. 　前記周波数域等化部は、
    　　前記受信信号を周波数域信号に変換するFFT演算部と、
    　　前記FFT演算部から出力される前記周波数域信号に対し等化係数を用いて歪み補償を行う歪み補償部と
    　を備える
    　請求項１または請求項２に記載の受信装置。
  4. 　前記周波数域等化部は、前記受信信号に基づいてチャネル推定を行うチャネル推定部を備え、前記チャネル推定部によるチャネル推定の結果に基づいて前記受信信号の等化を行う
    　請求項１から請求項３のいずれかに記載の受信装置。
  5. 　前記時間域等化部および前記チャネル推定部は、共有化された適応フィルタを有する
    　請求項４に記載の受信装置。
  6. 　前記周波数域等化部は、残留シンボル間干渉を除去する残留シンボル間干渉除去部を有する
    　請求項１から請求項５のいずれかに記載の受信装置。
  7. 　前記時間域等化部は、時間域等化後信号に対し出力タイミングを遅らせる為の遅延部を有する
    　請求項１から請求項６のいずれかに記載の受信装置。
  8. 　前記等化方式制御部は、チャネル状態に応じて切替制御を行う
    　請求項１から請求項７のいずれかに記載の受信装置。
  9. 　前記等化方式制御部は、前記周波数域等化および前記時間域等化の等化誤差に応じて切替制御を行う
    　請求項１から請求項８のいずれかに記載の受信装置。
  10. 　前記等化方式制御部は、ロック状態に応じて切替制御を行う
    　請求項１から請求項９のいずれかに記載の受信装置。
  11. 　前記時間域等化部と前記周波数域等化部にそれぞれリセット機構を有する
    　請求項８から請求項１０のいずれかに記載の受信装置。
  12. 　受信信号を時間域において等化する時間域等化部と、
    　前記時間域等化部と並列に設けられ、前記受信信号を周波数域において等化する周波数域等化部と
    　の切替制御を行う
    　ステップを含む受信方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2503072B (en) * 2013-03-27 2014-06-18 Imagination Tech Ltd Efficient calculation of initial equaliser coefficients
GB2514174B (en) * 2013-05-17 2015-12-02 Cambium Networks Ltd Improvements to adaptive modulation
US9438283B2 (en) * 2014-05-23 2016-09-06 Intel Corporation Baseband time domain cancellation of data bus interference
JP6490370B2 (ja) * 2014-09-11 2019-03-27 株式会社東芝 歪み補償装置及び送信装置
TWI565270B (zh) * 2015-09-02 2017-01-01 晨星半導體股份有限公司 序列估測裝置及序列估測方法
US9565037B1 (en) * 2015-12-21 2017-02-07 Intel Corporation Adaptive serdes receiver
CN110830400B (zh) * 2018-08-13 2022-08-02 上海澜至半导体有限公司 判决反馈均衡处理装置和方法
CN111245499B (zh) * 2020-01-08 2021-07-27 西安电子科技大学 基于预整形的时域并行分数间隔均衡器及均衡方法
US11456898B2 (en) * 2020-01-21 2022-09-27 Maxim Integrated Products, Inc. Low-power complex analog LMS adaptation systems and methods
US10880130B1 (en) * 2020-03-30 2020-12-29 Credo Technology Group Limited SerDes equalization for short, reflective channels
CN112637095B (zh) * 2020-12-16 2022-11-11 上海微波技术研究所（中国电子科技集团公司第五十研究所） 一种5g联合信道估计方法及系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03244220A (ja) * 1990-02-22 1991-10-31 Toshiba Corp 自動等化器
JPH04259111A (ja) * 1991-02-13 1992-09-14 Oki Electric Ind Co Ltd 適応等化器
JPH0786995A (ja) * 1993-09-10 1995-03-31 Mitsubishi Electric Corp 適応等化器および適応ダイバーシチ等化器
JPH10163934A (ja) * 1996-12-03 1998-06-19 Matsushita Electric Ind Co Ltd 受信装置
WO1998029979A1 (en) * 1997-01-03 1998-07-09 Ericsson Inc. Transmitter method and transmission system using adaptive coding based on channel characteristics
US20090135935A1 (en) * 2007-11-28 2009-05-28 Legend Silicon Corp Digital tv receiver having built-in diversity structure
US20090244399A1 (en) * 2008-03-26 2009-10-01 Zoran Corporation Unified single and multiple carrier receiver architecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693958B1 (en) * 1998-12-22 2004-02-17 Thomson Licensing S.A. Adaptive channel equalizer having a training mode
JP3538187B2 (ja) * 2002-03-26 2004-06-14 株式会社東芝 Ｏｆｄｍ受信装置およびｏｆｄｍ受信装置におけるデータ復調方法
DE602004018035D1 (de) * 2004-02-20 2009-01-08 Nokia Corp Kanalentzerrung
KR100849799B1 (ko) * 2006-11-28 2008-07-31 삼성전기주식회사 시간 영역 및 주파수 영역 등화방식을 공용하는 직교주파수 분할 다중 수신기 및 시간 영역 등화기
KR101300659B1 (ko) * 2007-01-19 2013-08-30 삼성전자주식회사 등화기를 갖는 수신기 및 그것의 등화방법
JP5344121B2 (ja) * 2008-06-30 2013-11-20 日本電気株式会社 シングルキャリア伝送方式における無線通信方法および装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03244220A (ja) * 1990-02-22 1991-10-31 Toshiba Corp 自動等化器
JPH04259111A (ja) * 1991-02-13 1992-09-14 Oki Electric Ind Co Ltd 適応等化器
JPH0786995A (ja) * 1993-09-10 1995-03-31 Mitsubishi Electric Corp 適応等化器および適応ダイバーシチ等化器
JPH10163934A (ja) * 1996-12-03 1998-06-19 Matsushita Electric Ind Co Ltd 受信装置
WO1998029979A1 (en) * 1997-01-03 1998-07-09 Ericsson Inc. Transmitter method and transmission system using adaptive coding based on channel characteristics
US20090135935A1 (en) * 2007-11-28 2009-05-28 Legend Silicon Corp Digital tv receiver having built-in diversity structure
US20090244399A1 (en) * 2008-03-26 2009-10-01 Zoran Corporation Unified single and multiple carrier receiver architecture

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
MING LIU ET AL.: "A Conbined Time and Frequency Algorithm for Improved Channel Estimation in TDS-OFDM", IEEE INTERNATIONAL CONFERENCE ON COMMUNICATIONS, 27 May 2010 (2010-05-27) *
MING LIU ET AL.: "Analysis and Performance Comparison of DVB-T and DTMB Systems for Terrestrial Digital TV", IEEE SINGAPORE INTERNATIONAL CONFERENCE ON COMMUNICATION SYSTEMS (ICCS), 21 November 2008 (2008-11-21), pages 1399 - 1404 *
SUGURU OKUYAMA ET AL.: "Frequency-domain Iterative Successive MUI cancellation and Antenna Diversity for SC-FDMA using frequency-domain filtering", IEICE TECHNICAL REPORT, vol. 109, no. 440, 24 February 2010 (2010-02-24), pages 449 - 454 *

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