JP5712559B2

JP5712559B2 - 信号処理装置、信号処理方法、及び、プログラム

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Inventors: 豪紀川内; 直樹吉持; 和邦鷹觜
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Description

本発明は、信号処理装置、信号処理方法、及び、プログラムに関し、特に、例えば、シングルキャリアの信号と、マルチキャリアの信号との両方を受信する受信装置を、小型に構成することができるようにする信号処理装置、信号処理方法、及び、プログラムに関する。

近年、ISDB(Integrated Services Digital Broadcasting)や、DVB(Digital Video Broadcasting)、ATSC(Advanced Television Systems Committee)等の各種の規格のディジタル放送が開始されている。

ところで、ディジタル放送は、送信する信号のキャリアによって、大きく、シングルキャリアの信号（シングルキャリア信号）を送信する方式と、マルチキャリアの信号（マルチキャリア信号）を送信する方式とに分類することができる。

DTMB(Digital Terrestrial Multimedia Broadcast)では、シングルキャリア信号、及び、マルチキャリア信号の両方が採用されており、したがって、DTMBの規格に準拠したディジタル放送を受信する受信装置では、シングルキャリア信号、及び、マルチキャリア信号の両方が受信可能であること、つまり、シングルキャリア信号、及び、マルチキャリア信号の両方の信号処理を行うことが必要である。

ディジタル放送を受信する受信装置では、受信信号の信号処理として、例えば、受信信号から、マルチパス等の伝送路の影響を除去（低減）するために、受信信号を等化する等化処理が行われる。

シングルキャリア信号の等化処理と、マルチキャリア信号の等化処理とは、処理内容が異なるため、シングルキャリア信号、及び、マルチキャリア信号の両方が受信可能な受信装置には、シングルキャリア信号の等化処理を行う回路と、マルチキャリア信号の等化処理を行う回路とを設ける必要がある。

ここで、シングルキャリア信号の等化処理については、例えば、非特許文献１に、マルチキャリア信号の等化処理については、例えば、非特許文献２や３に、それぞれ記載されている。

Dazhi He, Weiqiang Liang, Wenjun Zhang, Ge Huang, Yunfeng Guan, Feng Ju, "Error rotated decision feedback equalizer for Chinese DTTB Receiver", Broadband Multimedia Systems and Broadcasting, 2008 IEEE International Symposium on Liu, M., Crussiere, M., Helard, J.-F., "A Combined Time and Frequency Algorithm for Improved Channel Estimation in TDS-OFDM", Communications (ICC), 2010 IEEE International Conference on Zi-Wei Zheng, Zhi-Xing Yang, Chang-Yong Pan, and Yi-Sheng Zhu, Senior Member, IEEE, "Novel Synchronization for TDS-OFDM-Based Digital Television Terrestrial Broadcast Systems", IEEE TRANSACTIONS ON BROADCASTING, VOL. 50, NO. 2, JUNE 2004

しかしながら、受信装置において、シングルキャリア信号の等化処理を行う回路と、マルチキャリア信号の等化処理を行う回路とを、別個に設けるのでは、受信装置が大型化する。

本発明は、このような状況に鑑みてなされたものであり、シングルキャリア信号と、マルチキャリア信号との両方を受信する受信装置を、小型に構成することができるようにするものである。

本発明の一側面の信号処理装置、又は、プログラムは、シングルキャリアの信号、及び、マルチキャリアの信号の信号処理を、複数のフィルタを共有して行う信号処理手段を備え、前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、前記シングルキャリアの信号の信号処理では、前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、前記マルチキャリアの信号の信号処理では、前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する信号処理装置、又は、信号処理装置として、コンピュータを機能させるためのプログラムである。

本発明の一側面の信号処理方法は、シングルキャリアの信号、及び、マルチキャリアの信号の信号処理を行う信号処理手段が、複数のフィルタを共有して、前記信号処理を行い、前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、前記シングルキャリアの信号の信号処理では、前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、前記マルチキャリアの信号の信号処理では、前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する信号処理方法である。

以上のような一側面においては、シングルキャリアの信号、及び、マルチキャリアの信号の信号処理が、複数のフィルタを共有して行われる。具体的には、前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、前記シングルキャリアの信号の信号処理では、前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、前記マルチキャリアの信号の信号処理では、前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する。

なお、信号処理装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

また、プログラムは、伝送媒体を介して伝送することにより、又は、記録媒体に記録して、提供することができる。

本発明の一側面によれば、シングルキャリアの信号と、マルチキャリアの信号との両方を受信する受信装置を、小型に構成することができる。

本発明を適用した伝送システムの一実施の形態の構成例を示すブロック図である。送信装置１１の構成例を示すブロック図である。シングルキャリア信号を送信する送信装置１１の処理を説明する図である。シングルキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。マルチキャリア信号を送信する送信装置１１の処理を説明する図である。マルチキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。 SRRCフィルタ４５の周波数特性の例を示す図である。受信装置１２の構成例を示すブロック図である。シングルキャリア等化処理を単独で行う等化器であるシングルキャリア等化器の構成例を示すブロック図である。マルチキャリア等化処理を単独で行う等化器であるマルチキャリア等化器の構成例を示すブロック図である。畳み込み部１５３の構成例を示すブロック図である。減算器１５４の処理を説明する図である。 OFDM整形部１５５の処理を説明する図である。等化部７７の構成例を示す図である。シングルキャリア等化処理を行う等化部７７の、実質的な構成を示すブロック図である。マルチキャリア等化処理を行う等化部７７の、実質的な構成を示すブロック図である。等化部７７の処理を説明するフローチャートである。本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。

［本発明を適用した伝送システムの一実施の形態］

図１は、本発明を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示すブロック図である。

図１において、伝送システムは、送信装置１１と受信装置１２とから構成される。

送信装置１１は、例えば、DTMBの規格に準拠したディジタル放送としての、番組の送信（伝送）を行う。

すなわち、送信装置１１は、例えば、番組としての画像データや音声データ等の、いわゆる実データを、ディジタル変調によって、シングルキャリア信号、又は、マルチキャリア信号に変換し、アンテナ１１Ａから、無線によって送信する。

なお、図１では、説明を簡単にするために、ディジタル放送を行う送信装置として、１つの送信装置１１だけを図示してあるが、ディジタル放送を行う送信装置としては、複数の送信装置が存在することがある。

送信装置１１を含め、各送信装置が、シングルキャリア信号、及び、マルチキャリア信号のうちのいずれを送信するかは、各送信装置において番組を放送する放送会社等によって決定される。

受信装置１２は、送信装置１１等から送信されてくるシングルキャリア信号、又は、マルチキャリア信号を、アンテナ１２Ａを介して受信し、実データにディジタル復調する。

ここで、受信装置１２は、シングルキャリア信号、及び、マルチキャリア信号の両方に対応しており、シングルキャリア信号、及び、マルチキャリア信号のいずれをも受信（処理）することができる。

また、図１では、説明を簡単にするために、ディジタル放送を受信する受信装置として、１つの受信装置１２だけを図示してあるが、ディジタル放送を受信する受信装置としては、複数の受信装置が存在することがある。

［送信装置１１の構成例］

図２は、図１の送信装置１１の構成例を示すブロック図である。

図２において、送信装置１１は、スクランブラ２１、FEC(Forward Error Correction)部２２、マッピング／インターリーブ部２３、システム情報出力部２４、多重化部２５、フレームボディ処理部２６、フレームヘッダ出力部２７、結合部２８、ベースバンド処理部２９、及び、アップコンバータ３０を有する。

スクランブラ２１には、番組としての画像データや音声データ等の実データとして、例えば、トランスポートストリーム(MPEG2 TS(Moving Picture Experts Group 2 Transport Stream))パケットが供給される。

スクランブラ２１は、そこに供給される実データに、エネルギ拡散処理等のスクランブル処理を施し、FEC部２２に供給する。

FEC部２２は、スクランブラ２１から供給される実データを誤り訂正符号に符号化する誤り訂正符号化を行い、その結果得られる誤り訂正符号を、マッピング／インターリーブ部２３に供給する。

マッピング部／インターリーブ部２３は、FEC部２２からの誤り訂正符号を、１ビット以上の所定ビット数であるシンボル単位で、所定のディジタル変調の変調方式（例えば、4QAM(Quadrature Amplitude Modulation)や、16QAM，32QAM，64QAM等）で定める、IQコンスタレーション上の信号点にマッピングする。

さらに、マッピング部／インターリーブ部２３は、マッピング後のシンボルを、時間方向にインターリーブする時間インターリーブを行い、その時間インターリーブにより時間方向の並びが並び替えられたシンボル（列）を、多重化部２５に供給する。

システム情報出力部２４は、ディジタル変調の変調方式や、アップコンバータ３０から出力されるRF(Radio Frequency)信号が、シングルキャリア信号、又は、マルチキャリア信号であることを表すキャリアモード等の伝送パラメータ等のシステム情報のシンボル（列）を、多重化部２５に供給する。

多重化部２５は、マッピング部／インターリーブ部２３からのシンボル（実データのシンボル）と、システム情報出力部２４からのシステム情報のシンボルとを多重化することにより、所定のシンボル数のシンボルの集まりであるフレームボディを構成し、フレームボディ処理部２６に供給する。

フレームボディ処理部２６は、多重化部２５からのフレームボディに、必要なフレームボディ処理を施し、結合部２８に供給する。

フレームヘッダ出力部２７は、あらかじめ決められたPN系列を発生し、そのPN系列のシンボル（列）を、フレームヘッダとして、結合部２８に供給する。

結合部２８は、フレームヘッダ出力部２７からのフレームヘッダと、フレームボディ処理部２６からのフレームボディとを結合することで、例えば、DTMBの規格のフレームを構成し、ベースバンド処理部２９に供給する。

ベースバンド処理部２９は、結合部２８からのフレームを、ベースバンドの信号（ベースバンド信号）として、そのベースバンド信号に、必要なベースバンド処理を施し、アップコンバータ３０に供給する。

アップコンバータ３０は、ベースバンド処理部２９からのベースバンド信号としてのフレームを、RF信号に周波数変換し、アンテナ１１Ａから、無線で出力する。

［シングルキャリア信号を送信する送信装置１１の構成例］

図３は、図２の送信装置１１がシングルキャリア信号を送信する場合の、その送信装置１１の処理を説明する図である。

すなわち、図３は、図２の送信装置１１がシングルキャリア信号を送信する場合の、その送信装置１１の機能的な構成例を示している。

なお、図３において、図２の場合と対応する部分には、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図３において、FEC部２２は、BCH(Bose-Chaudhuri-Hocquenghem)エンコーダ４１、及び、LDPC(Low Density Parity Check)エンコーダ４２を有する。

さらに、図３において、マッピング／インターリーブ部２３は、マッピング部４３、及び、時間インターリーブ部４４を有する。

また、図３において、ベースバンド処理部２９は、SRRC(Square Root Raised Cosine)フィルタ４５を有する。

なお、図３では、図２のフレームボディ処理部２６が設けられていないが、これは、シングルキャリア信号を送信する場合には、フレームボディ処理部２６が機能しないこと、つまり、多重化部２５で得られるフレームボディが、フレームボディ処理部２６をバイパスして、結合部２８に供給されることを表す。

図３において、スクランブラ２１は、そこに供給される実データに、エネルギ拡散処理等のスクランブル処理を施し、FEC部２２のBCHエンコーダ４１に供給する。

BCHエンコーダ４１は、スクランブラ２１からの実データを、BCH符号に符号化し、LDPCエンコーダ４２に供給する。

LDPCエンコーダ４２は、BCHエンコーダ４１からのBCH符号を、LDPC符号に符号化し、マッピング／インターリーブ部２３を構成するマッピング部４３に供給する。

マッピング部４３は、LDPCエンコーダ４２からのLDPC符号を、シンボル単位で、IQコンスタレーション上の信号点にマッピングし、時間インターリーブ部４４に供給する。

時間インターリーブ部４４は、マッピング部４３からのマッピング後のシンボルの時間インターリーブを行い、その時間インターリーブにより時間方向の並びが並び替えられたシンボルを、多重化部２５に供給する。

多重化部２５は、マッピング部／インターリーブ部２３の時間インターリーブ部４４からのシンボル（実データのシンボル）と、システム情報出力部２４からのシステム情報のシンボルとを多重化することにより、フレームボディを構成し、結合部２８に供給する。

すなわち、システム情報出力部２４は、1フレームに多重化するシステム情報のシンボルとして、例えば、36シンボル(sym)を、多重化部２５に供給する。

多重化部２５は、時間インターリーブ部４４からの実データの、例えば、3744シンボルと、システム情報出力部２４からのシステム情報の36シンボルとを多重化することにより、3744+36シンボルのフレームボディを構成し、結合部２８に供給する。

結合部２８は、フレームヘッダ出力部２７からのフレームヘッダと、多重化部２５からの3744+36シンボルのフレームボディとを結合することで、フレームを構成し、ベースバンド処理部２９に供給する。

すなわち、フレームヘッダ出力部２７は、あらかじめ決められたPN系列の、例えば、420シンボルを、フレームヘッダとして、結合部２８に供給する。

結合部２８は、フレームヘッダ出力部２７からの420シンボルのフレームヘッダと、多重化部２５からの3744+36シンボルのフレームボディとを結合することで、フレームを構成し、ベースバンド処理部２９のSRRCフィルタ４５に供給する。

SRRCフィルタ４５は、ベースバンド信号としての、結合部２８からのフレームをフィルタリングするベースバンド処理を行うことにより、そのフレーム（の信号）の波形整形を行い、アップコンバータ３０に供給する。

アップコンバータ３０は、ベースバンド処理部２９からのベースバンド信号としてのフレームを、シングルキャリア信号としてのRF信号に周波数変換し、アンテナ１１Ａから、無線で出力する。

図４は、シングルキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。

シングルキャリア信号のベースバンド信号としてのフレームは、フレームヘッダ(Frame Header)としてのPN系列の420シンボル(sym)と、3744+36シンボルのフレームボディ(Frame Body)とから構成される。

そして、フレームボディは、システム情報(SI(System Information))の36シンボルと、実データ(Data)の3744シンボルとから構成される。

［マルチキャリア信号を送信する送信装置１１の構成例］

図５は、図２の送信装置１１がマルチキャリア信号を送信する場合の、その送信装置１１の処理を説明する図である。

すなわち、図５は、図２の送信装置１１がマルチキャリア信号を送信する場合の、その送信装置１１の機能的な構成例を示している。

なお、図５において、図２及び図３の場合と対応する部分には、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図５では、図３の場合と同様に、FEC部２２が、BCHエンコーダ４１、及び、LDPCエンコーダ４２を、マッピング／インターリーブ部２３が、マッピング部４３、及び、時間インターリーブ部４４を、ベースバンド処理部２９が、SRRCフィルタ４５を、それぞれ有する。

但し、図５では、図３の場合と異なり、フレームボディ処理部２６が機能し、フレームボディ処理部２６は、周波数インターリーブ部５１、及び、IFFT(Inverse FFT(Fast Fourier Transform))部５２を有する。

そして、図５の送信装置１１では、マルチキャリア信号として、例えば、OFDM(Orthogonal Frequency Division Multiplexing)信号が送信される。

すなわち、図５において、スクランブラ２１ないし多重化部２５は、図３の場合と同様の処理を行い、これにより、多重化部２５から、フレームボディ処理部２６の周波数インターリーブ部５１には、システム情報の36シンボルと、実データの3744シンボルとからなる、3780シンボル（＝3744+36シンボル）のフレームボディが供給される。

周波数インターリーブ部５１は、フレームボディを構成するシンボルを、周波数方向（OFDM信号のサブキャリアの方向）にインターリーブする周波数インターリーブを行い、その周波数インターリーブによりシンボルの周波数方向の並びが並び替えられた後の3780シンボルのフレームボディを、IFFT部５２に供給する。

IFFT部５２は、周波数インターリーブ部５１からの3780シンボルのフレームボディを対象として、3780点(pt)のIFFT演算を行い、その結果得られるフレームボディを、結合部２８に供給する。

すなわち、IFFT部５２は、周波数インターリーブ部５１からの3780シンボルのフレームボディを周波数領域の信号とみなして、IFFT演算を行い、その結果得られる時間領域のOFDM信号であるフレームボディを、結合部２８に供給する。

結合部２８は、フレームヘッダ出力部２７からの420シンボルのフレームヘッダと、フレームボディ処理部２６のIFFT部５２からの3780シンボルのIFFT演算の結果であるフレームボディとを結合することで、フレームを構成し、ベースバンド処理部２９のSRRCフィルタ４５に供給する。

アップコンバータ３０は、ベースバンド処理部２９からのベースバンド信号としてのフレームを、マルチキャリア信号としてのRF信号に周波数変換し、アンテナ１１Ａから、無線で出力する。

図６は、マルチキャリア信号のベースバンド信号としてのフレームの構成例を示す図である。

マルチキャリア信号のベースバンド信号としてのフレームは、フレームヘッダとしてのPN系列の420シンボル(sym)と、実データ及びシステム情報の3780シンボルのIFFT演算の結果であるフレームボディとから構成される。

［SRRCフィルタ４５の周波数特性］

図７は、図３及び図５のSRRCフィルタ４５の周波数特性の例を示す図である。

SRRCフィルタ４５の周波数特性H(f)は、例えば、式（１）で表される。

・・・（１）

ここで、式（１）において、fは、周波数を表し、f_N及びαは、あらかじめ設定される定数である。

図７は、f_N＝7.56/2MHzで、α＝0.05の場合の周波数特性を示している。

［受信装置１２の構成例］

図８は、図１の受信装置１２の構成例を示すブロック図である。

図８において、受信装置１２は、周波数変換部７１、BPF(Band Pass Filter)７２、ADC(Analog Digital Converter)７３、直交復調部７４、同期部７５、SRRCフィルタ７６、等化部７７、周波数デインターリーブ部７８、選択部７９、データ抽出部８０、デマッピング部８１、時間デインターリーブ部８２、LDPCデコーダ８３、BCHデコーダ８４、デスクランブラ８５、及び、制御部８６を有する。

周波数変換部７１には、送信装置１１から送信され、アンテナ１２Ａで受信されたRF信号が供給される。

周波数変換部７１は、RF信号を、IF(Intermediate Frequency)信号に周波数変換し、BPF７２に供給する。

BPF７２は、周波数変換部７１からのIF信号をフィルタリングすることにより、所望の周波数帯域（チャンネル）のIF信号を抽出し、ADC７３に供給する。

ADC７３は、BPF７２からのIF信号をA/D(Analog Digital)変換し、その結果得られるディジタル信号のIF信号を、直交復調部７４に供給する。

直交復調部７４は、ADC７３からのIF信号を直交復調し、その結果得られる、実軸成分（I(In Phase)成分）と虚軸成分（Q(Quadrature Phase)成分）とを含む、複素数で表される複素信号（以下、IQ信号ともいう）を、同期部７５に供給する。

同期部７５は、直交復調部７４からのIQ信号を、SRRCフィルタ７６に供給するとともに、そのIQ信号に含まれるフレームのフレームヘッダであるPN系列どうしの相関等を利用して同期を確立するための同期処理を行う。

ここで、同期処理としては、ADC７３で行われるA/D変換としての、IF信号のサンプリングのタイミングの調整（サンプルタイミング同期）や、直交復調部７４で直交復調に用いられるキャリアの周波数の調整（キャリア同期）等が行われる。

SRRCフィルタ７６は、図３及び図５のSRRCフィルタ４５と同一の周波数特性のフィルタであり、同期部７５からのIQ信号をフィルタリングすることにより、そのIQ信号の波形整形を行って、等化部７７に供給する。

等化部７７は、制御部８６から供給されるキャリアモードに従って、SRRCフィルタ７６からのIQ信号を等化する等化処理を行うことにより、そのIQ信号から、マルチパス等の伝送路の影響を除去（低減）する。

すなわち、等化部７７には、制御部８６から、IQ信号が、シングルキャリア信号、又は、マルチキャリア信号であることを表すキャリアモードが供給される。

ここで、IQ信号が、シングルキャリア信号である場合のキャリアモードを、シングルモードともいい、IQ信号が、マルチキャリア信号である場合のキャリアモードを、マルチモードともいう。

等化部７７は、制御部８６からのキャリアモードがシングルモードを表している場合、SRRCフィルタ７６からのIQ信号であるシングルキャリア信号に、シングルキャリア信号用の等化処理（以下、シングルキャリア等化処理ともいう）としての信号処理を施し、等化処理後のIQ信号を、選択部７９に供給（出力）する。

また、等化部７７は、制御部８６からのキャリアモードがマルチモードを表している場合、SRRCフィルタ７６からのIQ信号であるマルチキャリア信号に、マルチキャリア信号用の等化処理（以下、マルチキャリア等化処理ともいう）としての信号処理を施し、等化処理後のIQ信号を、周波数デインターリーブ部７８に供給（出力）する。

なお、詳細は後述するが、等化部７７は、複数のフィルタとしての、例えば、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタを有しており、シングルキャリア等化処理、及び、マルチキャリア等化処理を、その複数のフィルタとしての、２つの可変係数フィルタを共有して行う。

周波数デインターリーブ部７８は、等化部７７からのIQ信号であるマルチキャリア信号を対象として、図５の周波数インターリーブ部５１で施された周波数インターリーブにより並び替えられたシンボルの並びを元に戻す周波数デインターリーブを行い、選択部７９に供給（出力）する。

選択部７９は、制御部８６からのキャリアモードに従って、等化部７７の出力、又は、周波数デインターリーブ部７８の出力を選択し、データ抽出部８０に供給する。

すなわち、キャリアモードがシングルモードを表している場合、上述したように、等化部７７が、等化処理後のシングルキャリア信号を出力するので、選択部７９は、等化部７７が出力するシングルキャリア信号を選択し、データ抽出部８０に供給する。

また、キャリアモードがマルチモードを表している場合、上述したように、周波数デインターリーブ部７８が、周波数デインターリーブ後のマルチキャリア信号を出力するので、選択部７９は、周波数デインターリーブ部７８が出力するマルチキャリア信号を選択し、データ抽出部８０に供給する。

データ抽出部８０は、選択部７９からのシングルキャリア信号、又は、マルチキャリア信号のフレームのフレームボディから、実データのシンボルと、システム情報のシンボルとを抽出（分離）する。

そして、データ抽出部８０は、実データのシンボルを、デマッピング部８１に供給するとともに、システム情報のシンボルを、制御部８６に供給する。

デマッピング部８１は、データ抽出部８０から供給される実データのシンボルのデマッピングを行い、時間デインターリーブ部８２に供給する。

時間デインターリーブ部８２は、デマッピング部８１からのシンボルを対象として、図３又は図５の時間インターリーブ部４４で施された時間インターリーブにより並び替えられたシンボルの並びを元に戻す時間デインターリーブを行い、LDPCデコーダ８３に供給する。

LDPCデコーダ８３は、時間デインターリーブ部８２からのシンボルを構成するビットからなるLDPC符号を復号し、その結果得られるBCH符号を、BCHデコーダ８４に供給する。

BCHデコーダ８４は、LDPCデコーダ８３からのBCH符号を復号し、その結果得られる実データを、デスクランブラ８５に供給する。

デスクランブラ８５は、BCHデコーダ８４からの実データに、エネルギ逆拡散処理等のデスクランブル処理を施し、図示せぬMPEGデコーダ等に供給する。

制御部８６は、データ抽出部８０からのシステム情報（のシンボル）等に従い、受信装置１２を構成する各ブロックを制御する。

すなわち、例えば、制御部８６は、データ抽出部８０からのシステム情報から、SRRCフィルタ７６から等化部７７に供給されるIQ信号のキャリアモードを認識し、そのキャリアモードを、等化部７７、及び、選択部７９に供給することで、等化部７７、及び、選択部７９を制御する。

なお、制御部８６において、SRRCフィルタ７６から等化部７７に供給されるIQ信号のキャリアモードは、システム情報以外から認識することが可能である。

すなわち、例えば、等化部７７において、SRRCフィルタ７６からのIQ信号について、シングルキャリア等化処理、及び、マルチキャリア等化処理の両方を行い、それぞれの結果得られるIQ信号について、LDPCデコーダ８３及びBCHデコーダ８４の復号結果を確認し、シングルキャリア等化処理、及び、マルチキャリア等化処理のうちの、LDPCデコーダ８３及びBCHデコーダ８４の復号結果が正常であった方（LDPC符号及びBCH符号による誤り訂正を行うことができた方）の等化処理に対応するキャリアモードを、SRRCフィルタ７６から等化部７７に供給されるIQ信号のキャリアモードとして認識することができる。

次に、等化部７７が、２つの可変係数フィルタを共有して行うシングルキャリア等化処理、及び、マルチキャリア等化処理について説明するが、その前に、シングルキャリア等化処理を単独で行う等化器、及び、マルチキャリア等化処理を単独で行う等化器について説明する。

［シングルキャリア等化処理を単独で行う等化器］

図９は、シングルキャリア等化処理を単独で行う等化器であるシングルキャリア等化器の構成例を示すブロック図である。

図９において、シングルキャリア等化器は、可変係数フィルタ１１０及び１２０、加算器１３１、判定器１３２、及び、係数更新部１４０を有する。

可変係数フィルタ１１０及び１２０は、フィルタの係数であるタップ係数が可変のディジタルフィルタであり、そこに入力される入力データと、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として出力する。

すなわち、可変係数フィルタ１１０は、複数であるＮタップのフィルタ（FIR(Finite Impulse Response)フィルタ）であり、Ｎ個のラッチ回路（例えば、フリップフロップ）１１１_１，１１１_２，・・・，１１１_Ｎ、Ｎ個の乗算器１１２_１，１１２_２，・・・，１１２_Ｎ、及び、加算器１１３から構成される。

Ｎ個のラッチ回路１１１_１ないし１１１_Ｎは、シリーズに接続されており、ラッチ回路１１１_ｎには（ｎ＝１，２，・・・，Ｎ）、前段のラッチ回路１１１_ｎ−１がラッチしている入力データが供給される。

すなわち、ラッチ回路１１１_ｎは、前段のラッチ回路１１１_ｎ−１がラッチしている入力データをラッチし、後段のラッチ回路１１１_ｎ＋１、及び、乗算器１１２_ｎに供給する。

なお、可変係数フィルタ１１０を構成する最初のラッチ回路１１１_１には、シングルキャリア等化処理の対象のIQ信号であるシングルキャリア信号が供給される。

乗算器１１２_ｎには、ラッチ回路１１１_ｎから入力データが供給される他、係数更新部１４０からタップ係数c_nが供給される。

乗算器１１２_ｎは、ラッチ回路１１１_ｎからの入力データと、係数更新部１４０からのタップ係数c_nとを乗算し、その結果得られる乗算値を、加算器１１３に供給する。

加算器１１３は、Ｎ個の乗算器１１２_１ないし１１２_Ｎそれぞれから供給される乗算値を加算し、その結果得られる加算値を出力する。

ここで、図９において、可変係数フィルタ１１０は、FFE(Feed Forward Equalizer)を構成しており、加算器１１３が出力する加算値は、FFEの出力として、加算器１３１に供給される。

可変係数フィルタ１２０は、複数であるＭタップのフィルタ（FIRフィルタ）であり、Ｍ個のラッチ回路１２１_１，１２１_２，・・・，１２１_Ｍ、Ｍ個の乗算器１２２_１，１２２_２，・・・，１２２_Ｍ、及び、加算器１２３から構成される。

Ｍ個のラッチ回路１２１_１ないし１２１_Ｍは、シリーズに接続されており、ラッチ回路１２１_ｍには（ｍ＝１，２，・・・，Ｍ）、前段のラッチ回路１２１_ｍ−１がラッチしている入力データが供給される。

すなわち、ラッチ回路１２１_ｍは、前段のラッチ回路１２１_ｍ−１がラッチしている入力データをラッチし、後段のラッチ回路１２１_ｍ＋１、及び、乗算器１２２_ｍに供給する。

なお、可変係数フィルタ１２０を構成する最初のラッチ回路１２１_１には、判定器１３２が出力する硬判定結果が供給される。

乗算器１２２_ｍには、ラッチ回路１２１_ｍから入力データが供給される他、係数更新部１４０からタップ係数c_m'が供給される。

乗算器１２２_ｍは、ラッチ回路１２１_ｍからの入力データと、係数更新部１４０からのタップ係数c_m'とを乗算し、その結果得られる乗算値を、加算器１２３に供給する。

加算器１２３は、Ｍ個の乗算器１２２_１ないし１２２_Ｍそれぞれから供給される乗算値を加算し、その結果得られる加算値を出力する。

加算器１２３が出力する加算値は、加算器１３１に供給される。

加算器１３１は、FFEを構成する可変係数フィルタ１１０の加算器１１３が出力する加算値と、可変係数フィルタ１２０の加算器１２３が出力する加算値とを加算し、その結果得られる加算値を、可変係数フィルタ１１０に供給されたシングルキャリア信号の等化の結果として出力する。

さらに、加算器１３１は、加算器１１３が出力する加算値と、加算器１２３が出力する加算値とを加算した加算値を、判定器１３２、及び、係数更新部１４０に供給する。

判定器１３２は、加算器１３１からの加算値の硬判定を行い、その硬判定の結果（硬判定結果）を、可変係数フィルタ１２０（の最初のラッチ回路１２１_１）、及び、係数更新部１４０に供給する。

すなわち、可変係数フィルタ１１０に供給されたシングルキャリア信号が、例えば、16QAMでディジタル変調された変調信号である場合、つまり、送信装置１１において、シングルキャリア信号のシンボルが、16QAMで定める、IQコンスタレーション上の１６個の信号点のいずれかにマッピングされたシンボルである場合、判定器１３２は、IQコンスタレーション上の１６個の信号点のうちの、加算器１３１からの加算値が表すIQコンスタレーション上の点から最も近い信号点を検出し、その信号点を表す値を、加算器１３１からの加算値の硬判定結果として、可変係数フィルタ１２０、及び、係数更新部１４０に供給する。

ここで、以上の可変係数フィルタ１２０、加算器１３１、及び、判定器１３２が、DFE(Decision Feedback Equalizer)を構成している。

したがって、加算器１３１が出力する、シングルキャリア信号の等化の結果としての加算値は、DFEの出力でもある。

係数更新部１４０は、加算器１３１からの加算値と、判定器１３２からの、その加算値の硬判定結果とに基づいて、加算器１３１からの加算値の、その硬判定結果に対する誤差を小さくするように、可変係数フィルタ１１０のタップ係数c₁,c₂,・・・,c_N、及び、可変係数フィルタ１２０のタップ係数c₁',c₂',・・・,c_M'を更新する。

そして、係数更新部１４０は、更新後のタップ係数c₁ないしc_Nを、可変係数フィルタ１１０に供給するとともに、更新後のタップ係数c₁'ないしc_M'を、可変係数フィルタ１２０に供給する。

ここで、係数更新部１４０において、加算器１３１からの加算値と、判定器１３２からの、その加算値の硬判定結果とに基づいて、タップ係数c₁ないしc_N、及び、c₁'ないしc_M'を更新する方法としては、例えば、LMS(Least Mean Square)アルゴリズムがある。

以上のように構成されるシングルキャリア等化器では、シングルキャリア信号を、可変係数フィルタ１１０で構成されるFFEにおいて等化し、その等化結果が、可変係数フィルタ１２０、加算器１３１、及び、判定器１３２で構成されるDFEにおいて等化する処理が、シングルキャリア等化処理として行われる。

［マルチキャリア等化処理を単独で行う等化器］

図１０は、マルチキャリア等化処理を単独で行う等化器であるマルチキャリア等化器の構成例を示すブロック図である。

図１０において、マルチキャリア等化器は、CIR(Channel Impulse Response)推定部１５１、PN再生部１５２、畳み込み部１５３、減算器１５４、OFDM整形部１５５、FFT部１５６及び１５７、並びに、除算器１５８を有する。

マルチキャリア等化器には、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号が供給され、そのマルチキャリア信号は、CIR推定部１５１、及び、減算器１５４に供給される。

CIR推定部１５１は、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号から、そのマルチキャリア信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性（の推定値）としてのインパルス応答を、畳み込み部１５３、及び、FFT部１５７に供給する。

ここで、マルチキャリア等化器に供給される、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号が、図８のSRRCフィルタ７６が出力するIQ信号であるマルチキャリア信号であり、したがって、図５で説明したように、OFDM信号であるとすると、そのマルチキャリア信号は、時間領域のOFDM信号であり、フレームヘッダとしての既知のPN系列（のシンボル）が含まれる（図６）。

PN再生部１５２は、送信装置１１のフレームヘッダ出力部２７（図２、図５）が発生するのと同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、畳み込み部１５３に供給する。

畳み込み部１５３は、PN再生部１５２からのPN系列を、CIR推定部１５１で推定された伝送路特性（と同一の周波数特性）でフィルタリングすることにより、伝送路の影響を受けたPN系列を求め、減算器１５４に供給する。

ここで、PN系列の、伝送路特性（と同一の周波数特性）でのフィルタリングは、周波数領域では、PN系列（の周波数成分）と、伝送路特性（の伝達関数）との乗算になるが、時間領域では、PN系列と、伝送路特性のインパルス応答との畳み込みになる。

畳み込み部１５３は、PN再生部１５２からのPN系列を、CIR推定部１５１からの伝送路特性のインパルス応答と畳み込むことで、PN系列を、伝送路特性でフィルタリングし、その結果得られる、伝送路の影響を受けたPN系列を、減算器１５４に供給する。

減算器１５４は、そこに供給される、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号としての時間領域のOFDM信号（以下、OFDM時間領域信号ともいう）から、畳み込み部１５３から供給されるPN系列を減算することにより、OFDM時間領域信号に含まれるフレームヘッダとしてのPN系列を除去し、そのPN系列が除去されたOFDM時間領域信号であるPN除去後信号を、OFDM整形部１５５に供給（出力）する。

OFDM整形部１５５は、減算器１５４からのPN除去後信号の整形を行い、FFT部１５６に供給する。

FFT部１５６は、OFDM整形部１５５からのPN除去後信号を対象として、FFT演算を行うことにより、周波数領域のOFDM信号であるOFDM周波数領域信号を得て、除算器１５８に供給する。

FFT部１５７は、CIR推定部１５１からの伝送路特性としてのインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、除算器１５８に供給する。

除算器１５８は、FFT部１５６からのOFDM周波数領域信号を、FFT部１５７からの伝送路特性としての伝達関数で除算することにより、OFDM周波数領域信号が伝送路で受けた歪みを補正する歪み補正を行い、その歪み補正後のOFDM周波数領域信号を、マルチキャリア等化器に供給されたマルチキャリア信号のマルチキャリア等化処理の結果として出力する。

以上のように構成されるマルチキャリア等化器では、CIR推定部１５１において、伝送路特性としてのインパルス応答が推定され、畳み込み部１５３において、PN系列を、伝送路特性のインパルス応答と畳み込むこと、つまり、PN系列を、伝送路特性でフィルタリングすることで、伝送路の影響を受けたPN系列が求められる。

さらに、減算器１５４において、マルチキャリア信号としてのOFDM時間領域信号から、伝送路の影響を受けたPN系列を減算することにより、OFDM時間領域信号に含まれるフレームヘッダとしてのPN系列を除去したPN除去後信号が求められ、OFDM整形部１５５において、PN除去後信号の整形が行われる。

そして、除算器１５８において、整形後のPN除去後信号を周波数領域の信号に変換したOFDM周波数領域信号を、伝送路特性のインパルス応答を周波数領域の信号に変換した伝達関数で除算することにより、OFDM周波数領域信号が等化される。

マルチキャリア等化器では、以上のような処理が、マルチキャリア等化処理として行われる。

図１１は、図１０の畳み込み部１５３の構成例を示すブロック図である。

畳み込み部１５３は、可変係数フィルタ１６０で構成される。

可変係数フィルタ１６０は、タップ係数が可変のディジタルフィルタであり、そこに入力される入力データと、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として出力する。

すなわち、可変係数フィルタ１６０は、複数であるＱタップのフィルタ（FIRフィルタ）であり、Ｑ個のラッチ回路１６１_１，１６１_２，・・・，１６１_Ｑ、Ｑ個の乗算器１６２_１，１６２_２，・・・，１６２_Ｑ、及び、加算器１６３から構成される。

Ｑ個のラッチ回路１６１_１ないし１６１_Ｑは、シリーズに接続されており、ラッチ回路１６１_ｑには（ｑ＝１，２，・・・，Ｑ）、前段のラッチ回路１６１_ｑ−１がラッチしている入力データが供給される。

すなわち、ラッチ回路１６１_ｑは、前段のラッチ回路１６１_ｑ−１がラッチしている入力データをラッチし、後段のラッチ回路１６１_ｑ＋１、及び、乗算器１６２_ｑに供給する。

なお、可変係数フィルタ１６０を構成する最初のラッチ回路１６１_１には、図１０のPN再生部１５２からのPN系列が供給される。

乗算器１６２_ｑには、ラッチ回路１６１_ｑから入力データが供給される他、図１０のCIR推定部１５１から伝送路特性のインパルス応答が供給される。

乗算器１６２_ｑは、CIR推定部１５１から伝送路特性のインパルス応答のｑ番目の値（サンプル値）を、タップ係数h_qとして、ラッチ回路１６１_ｑからの入力データと、タップ係数h_qとを乗算し、その結果得られる乗算値を、加算器１６３に供給する。

加算器１６３は、Ｑ個の乗算器１６２_１ないし１６２_Ｑそれぞれから供給される乗算値を加算し、その結果得られる加算値を出力する。

したがって、可変係数フィルタ１６０は、PN再生部１５２から供給されるPN系列と、CIR推定部１５１から供給される伝送路特性のインパルス応答との積和演算、つまり、畳み込みを行うFIRフィルタであり、PN系列を、伝送路特性でフィルタリングする。

図１２は、図１０の減算器１５４の処理を説明する図である。

図１０で説明したように、減算器１５４には、マルチキャリア等化処理の対象のIQ信号であるマルチキャリア信号としてのOFDM時間領域信号が供給されるとともに、畳み込み部１５３から、伝送路の影響を受けたPN系列が供給される。

図１２Ａは、減算器１５４に供給されるOFDM時間領域信号を示している。

図１２ＡのOFDM時間領域信号は、２つのパスP1及びP2を含むマルチパスになっている。

また、パスP2が、パスP1に対して遅延波になっており、パスP1及びP2それぞれに含まれるフレームヘッダとしてのPN系列は、伝送路の影響を受けている。

減算器１５４は、図１２ＡのOFDM時間領域信号から、畳み込み部１５３から供給される、伝送路の影響を受けたPN系列を減算することにより、OFDM時間領域信号に含まれるフレームヘッダとしての、伝送路の影響を受けたPN系列を除去し、そのPN系列が除去されたOFDM時間領域信号であるPN除去後信号を出力する。

図１２Ｂは、図１２ＡのOFDM時間領域信号から、伝送路の影響を受けたPN系列を除去することにより得られるPN除去後信号を示している。

減算器１５４からは、図１２ＢのPN除去後信号が出力され、OFDM整形部１５５（図１０）に供給される。

図１３は、図１０のOFDM整形部１５５の処理を説明する図である。

すなわち、図１３Ａは、図１０の減算器１５４からOFDM整形部１５５に供給されるPN除去後信号を示しており、図１２Ｂと同一の図である。

パスP2が、パスP1に対して遅延波になっている、２つのパスP1及びP2を含むマルチパスであるPN除去後信号では、あるフレームボディに注目すると、パスP2の注目フレームボディは、パスP1の注目フレームボディに対して遅延している。

OFDM整形部１５５は、PN除去後信号を一時記憶することにより遅延することで、そのPN除去後信号において、最先に到着するパスP1の注目フレームボディの最後の位置から、遅延波であるパスP2の注目フレームボディの最後の位置までの範囲の、パスP2の注目フレームボディの後半の一部を、パスP1の注目フレームボディの先頭の位置から、パスP2の注目フレームボディの先頭の位置までの範囲にコピー（加算）することを、PN除去後信号の整形として行う。

ここで、OFDM信号については、送信側で、IFFT演算が行われるシンボルの単位である有効シンボルの後半の一部を、有効シンボルの先頭にコピーすることで、マルチパスに対する耐性の向上を図ることがあるが、本実施の形態では、OFDM整形部１５５において、そのようなコピーが、PN除去後信号の整形として行われる。

また、OFDM整形部１５５での整形後のPN除去後信号は、FFT部１５６に供給され、FFT演算の対象となるが、FFT演算は、パスP1の注目フレームボディの先頭の位置から最後の位置までの範囲を、１回のFFT演算の対象となるFFT区間として、そのFFT区間のPN除去後信号のFFT演算が行われる。

図８の受信装置１２を、シングルキャリア信号とマルチキャリア信号との両方が受信可能な受信装置とするためには、等化部７７（図８）に、図９のシングルキャリア等化器と、図１０のマルチキャリア等化器との両方を、別個に設ける方法があるが、それでは、受信装置１２が大型化する。

そこで、図８の等化部７７は、シングルキャリア等化処理、及び、マルチキャリア等化処理を、２つの可変係数フィルタを共有して行うように構成されている。

［等化部７７の構成例］

図１４は、図８の等化部７７の構成例を示す図である。

図１４において、等化部７７は、２つの可変係数フィルタ２０３及び２０６を有している。

すなわち、等化部７７は、PN再生部２０１、セレクタ２０２、可変係数フィルタ２０３、セレクタ２０４及び２０５、可変係数フィルタ２０６、加算器２０７、判定器２０８、係数更新部２０９、CIR推定部２１０、セレクタ２１１、P/S(Parallel/Serial)部２１２、FFT部２１３、減算器２１４、OFDM整形部２１５、FFT部２１６、並びに、除算器２１７から構成されている。

SRRCフィルタ７６（図８）から等化部７７に供給されるIQ信号は、セレクタ２０２、CIR推定部２１０、及び、減算器２１４に供給され、制御部８６（図８）から等化部７７に供給されるキャリアモードは、セレクタ２０２，２０４，２０５、及び、２１１に供給される。

なお、図１４では、図が煩雑になるのを避けるため、制御部８６からのキャリアモードを、セレクタ２０２，２０４，２０５、及び、２１１に供給する接続線の図示を、省略してある。

PN再生部２０１は、送信装置１１のフレームヘッダ出力部２７（図２、図５）が発生するのと同一のPN系列、すなわち、フレームヘッダとしてのPN系列を再生し、セレクタ２０２に供給する。

セレクタ２０２は、制御部８６からのキャリアモードに従って、SRRCフィルタ７６からのIQ信号、又は、PN再生部２０１からのPN系列を選択し、可変係数フィルタ２０３に供給する。

すなわち、キャリアモードがシングルモードを表している場合、セレクタ２０２は、SRRCフィルタ７６からのIQ信号であるシングルキャリア信号を選択し、可変係数フィルタ２０３に供給する。

また、キャリアモードがマルチモードを表している場合、セレクタ２０２は、PN再生部２０１からのPN系列を選択し、可変係数フィルタ２０３に供給する。

可変係数フィルタ２０３は、タップ係数が可変のディジタルフィルタであり、そこに入力される入力データと、タップ係数との積和演算を行い、その積和演算結果を、入力データのフィルタリング結果として出力する。

すなわち、可変係数フィルタ２０３は、複数であるＮタップのフィルタであり、Ｎ個のラッチ回路２３１_１，２３１_２，・・・，２３１_Ｎ、Ｎ個の乗算器２３２_１，２３２_２，・・・，２３２_Ｎ、及び、加算器２３３から構成される。

Ｎ個のラッチ回路２３１_１ないし２３１_Ｎは、シリーズに接続されており、ラッチ回路２３１_ｎには（ｎ＝１，２，・・・，Ｎ）、前段のラッチ回路２３１_ｎ−１がラッチしている入力データが供給される。

すなわち、ラッチ回路２３１_ｎは、前段のラッチ回路２３１_ｎ−１がラッチしている入力データをラッチし、後段のラッチ回路２３１_ｎ＋１、及び、乗算器２３２_ｎに供給する。

なお、可変係数フィルタ２０３を構成する最初のラッチ回路２３１_１には、セレクタ２０２からのIQ信号が供給される。

乗算器２３２_ｎには、ラッチ回路２３１_ｎから入力データが供給される他、セレクタ２１１からタップ係数が供給される。

乗算器２３２_ｎは、ラッチ回路２３１_ｎからの入力データと、セレクタ２１１からのタップ係数とを乗算し、その結果得られる乗算値を、加算器２３３に供給する。

加算器２３３は、Ｎ個の乗算器２３２_１ないし２３２_Ｎそれぞれから供給される乗算値を加算し、その結果得られる加算値を出力する。

加算器２３３が出力する加算値、すなわち、入力データとタップ係数との積和演算結果は、セレクタ２０５、及び、加算器２０７に供給される。

なお、可変係数フィルタ２０３を構成する最後のラッチ回路２３１_Ｎでラッチされた入力データは、乗算器２３２_Ｎと、セレクタ２０４に供給される。

セレクタ２０４には、可変係数フィルタ２０３を構成する最後のラッチ回路２３１_Ｎでラッチされた入力データの他、判定器２０８が出力する硬判定結果が供給される。

セレクタ２０４は、制御部８６からのキャリアモードに従い、キャリアモードがシングルモードを表している場合には、判定器２０８からの硬判定結果を選択して、可変係数フィルタ２０６に供給し、キャリアモードがマルチモードを表している場合には、ラッチ回路２３１_Ｎでラッチされた入力データを選択して、可変係数フィルタ２０６に供給する。

セレクタ２０５には、可変係数フィルタ２０３の加算器２３３からの加算値（可変係数フィルタ２０３による積和演算結果）の他、値0が供給される。

セレクタ２０５は、制御部８６からのキャリアモードに従い、キャリアモードがシングルモードを表している場合には、値0を選択して、可変係数フィルタ２０６に供給し、キャリアモードがマルチモードを表している場合には、加算器２３３からの加算値を選択して、可変係数フィルタ２０６に供給する。

可変係数フィルタ２０６は、複数であるＭタップのフィルタであり、Ｍ個のラッチ回路２４１_１，２４１_２，・・・，２４１_Ｍ、Ｍ個の乗算器２４２_１，２４２_２，・・・，２４２_Ｍ、及び、加算器２４３から構成される。

Ｍ個のラッチ回路２４１_１ないし２４１_Ｍは、シリーズに接続されており、ラッチ回路２４１_ｍには（ｍ＝１，２，・・・，Ｍ）、前段のラッチ回路２４１_ｍ−１がラッチしている入力データが供給される。

すなわち、ラッチ回路２４１_ｍは、前段のラッチ回路２４１_ｍ−１がラッチしている入力データをラッチし、後段のラッチ回路２４１_ｍ＋１、及び、乗算器２４２_ｍに供給する。

なお、可変係数フィルタ２０６を構成する最初のラッチ回路２４１_１には、セレクタ２０４の出力、つまり、可変係数フィルタ２０３の最後のラッチ回路２３１_Ｎでラッチされた入力データ、又は、判定器２０８が出力する硬判定結果が供給される。

乗算器２４２_ｍには、ラッチ回路２４１_ｍから入力データが供給される他、セレクタ２１１からタップ係数が供給される。

乗算器２４２_ｍは、ラッチ回路２４１_ｍからの入力データと、セレクタ２１１からのタップ係数とを乗算し、その結果得られる乗算値を、加算器２４３に供給する。

加算器２４３は、セレクタ２０５の出力、つまり、値0、又は、可変係数フィルタ２０３の加算器２３３が出力する加算値（可変係数フィルタ２０３による積和演算結果）、及び、Ｍ個の乗算器２４２_１ないし２４２_Ｍそれぞれから供給される乗算値を加算し、その結果得られる加算値を出力する。

加算器２４３が出力する加算値は、加算器２０７、及び、減算器２１４に供給される。

加算器２０７は、可変係数フィルタ２０３の加算器２３３が出力する加算値と、可変係数フィルタ２０６の加算器２４３が出力する加算値とを加算し、その結果得られる加算値を、SRRCフィルタ７６から等化部７７に供給されたIQ信号であるシングルキャリア信号の等化の結果として、選択部７９（図８）に出力する。

さらに、加算器２０７は、加算器２３３が出力する加算値と、加算器２４３が出力する加算値とを加算した加算値を、判定器２０８、及び、係数更新部２０９に供給する。

判定器２０８は、加算器２０７からの加算値の硬判定を行い、その硬判定の結果（硬判定結果）を、セレクタ２０４、及び、係数更新部２０９に供給する。

係数更新部２０９は、加算器２０７からの加算値と、判定器２０８からの、その加算値の硬判定結果とに基づいて、加算器２０７からの加算値の、その硬判定結果に対する誤差を小さくするように、可変係数フィルタ２０３のタップ係数、及び、可変係数フィルタ２０６のタップ係数を更新し、更新後のタップ係数を、セレクタ２１１に供給する。

ここで、係数更新部２０９において、加算器２０７からの加算値と、判定器２０８からの、その加算値の硬判定結果とに基づいて、可変係数フィルタ２０３のタップ係数、及び、可変係数フィルタ２０６のタップ係数を更新する方法としては、例えば、LMSアルゴリズムがある。

CIR推定部２１０は、SRRCフィルタ７６からのIQ信号から、そのIQ信号が送信されてきた伝送路の伝送路特性を推定し、その伝送路特性（の推定値）としてのインパルス応答である時系列のサンプル値を、パラレルに、セレクタ２１１、及び、P/S部２１２に供給する。

セレクタ２１１は、制御部８６からのキャリアモードに従い、係数更新部２０９からのタップ係数、又は、CIR推定部２１０からの伝送路のインパルス応答を選択し、可変係数フィルタ２０３及び２０６に供給する。

すなわち、制御部８６からのキャリアモードがシングルモードを表している場合には、セレクタ２１１は、係数更新部２０９からのタップ係数を選択し、可変係数フィルタ２０３及び２０６に供給する。

また、制御部８６からのキャリアモードがマルチモードを表している場合には、セレクタ２１１は、CIR推定部２１０からの伝送路のインパルス応答である時系列のサンプル値を選択し、タップ係数として、可変係数フィルタ２０３及び２０６に供給する。

P/S部２１２は、CIR推定部２１０からパラレルに供給される、伝送路特性としてのインパルス応答である時系列のサンプル値を、シリアルデータに変換し、FFT部２１３に供給する。

FFT部２１３は、P/S部２１２からの伝送路特性としてのインパルス応答を対象として、FFT演算を行うことにより、その伝送路特性としての伝達関数を求め、除算器２１７に供給する。

減算器２１４は、SRRCフィルタ７６からのIQ信号から、可変係数フィルタ２０６の加算器２４３からの加算値を減算することにより、図１２で説明したPN除去後信号を求め、OFDM整形部２１５に供給（出力）する。

OFDM整形部２１５は、図１３で説明したように、減算器２１４からのPN除去後信号の整形を行い、FFT部２１６に供給する。

FFT部２１６は、OFDM整形部２１５からのPN除去後信号を対象として、FFT演算を行うことにより、周波数領域のOFDM信号であるOFDM周波数領域信号を得て、除算器２１７に供給する。

除算器２１７は、FFT部２１６からのOFDM周波数領域信号を、FFT部２１３からの伝送路特性としての伝達関数で除算することにより、OFDM周波数領域信号が伝送路で受けた歪みを補正する歪み補正を行い、その歪み補正後のOFDM周波数領域信号を、SRRCフィルタ７６から等化部７７に供給されたIQ信号であるマルチキャリア信号のマルチキャリア等化処理の結果として、周波数デインターリーブ部７８（図８）に出力する。

以上のように構成される等化部７７では、SRRCフィルタ７６から等化部７７に供給されたIQ信号が、シングルキャリア信号である場合、つまり、制御部８６から等化部７７に供給されるキャリアモードが、シングルモードを表す場合には、シングルキャリア信号の等化処理（シングルキャリア等化処理）が行われる。

等化部７７において、シングルキャリア等化処理が行われる場合には、セレクタ２０２，２０４，２０５、及び、２１１が、上述した選択を行うことにより、２つの可変係数フィルタ２０３及び２０６のうちの一方である可変係数フィルタ２０３は、シングルキャリア信号を対象として処理を行うFFEを構成し、他方である可変係数フィルタ２０６は、FFEの出力を対象として処理を行うDFEを構成する。

また、SRRCフィルタ７６から等化部７７に供給されたIQ信号が、マルチキャリア信号である場合、つまり、制御部８６から等化部７７に供給されるキャリアモードが、マルチモードを表す場合には、等化部７７では、マルチキャリア信号の等化処理（マルチキャリア等化処理）が行われる。

等化部７７において、マルチキャリア等化処理が行われる場合には、セレクタ２０２，２０４，２０５、及び、２１１が、上述した選択を行うことにより、２つの可変係数フィルタ２０３及び２０６は、全体で、送信時に、マルチキャリア信号としてのOFDM信号に挿入されるPN系列を、そのマルチキャリア信号としてのOFDM信号が送信されてくる伝送路の伝送路特性でフィルタリングする１つのFIRフィルタを構成する。

なお、等化部７７が、マルチキャリア等化処理を行う場合、FFT部２１３及び２１６、並びに、除算器２１７は、マルチキャリア信号としてのOFDM信号が伝送路で受けた歪みを、周波数領域において補正する歪み補正部を構成する。

図１５は、シングルキャリア等化処理を行う等化部７７（図１４）の、実質的な構成を示すブロック図である。

上述したように、制御部８６から等化部７７に供給されるキャリアモードが、シングルモードを表す場合、等化部７７は、シングルキャリア等化処理を行う。

すなわち、キャリアモードがシングルモードを表す場合、つまり、SRRCフィルタ７６から等化部７７に供給されるIQ信号が、シングルキャリア信号である場合、図１４の等化部７７において、セレクタ２０２は、SRRCフィルタ７６からのIQ信号であるシングルキャリア信号を選択して、可変係数フィルタ２０３の最初のラッチ回路２３１_１に供給する。

さらに、セレクタ２０４は、判定器２０８からの硬判定結果を選択して、可変係数フィルタ２０６の最初のラッチ回路２４１_１に供給し、セレクタ２０５は、値0を選択して、可変係数フィルタ２０６の加算器２４３に供給する。

そして、セレクタ２１１は、係数更新部２０９からのタップ係数を選択し、可変係数フィルタ２０３の乗算器２３２_ｎ、及び、可変係数フィルタ２０６の乗算器２４２_ｍに供給する。

その結果、等化部７７は、図１５に示すように、実質的に、図９のシングルキャリア等化器と同様の構成となって、シングルキャリア等化処理を行う。

すなわち、図１５において、可変係数フィルタ２０３及び２０６、加算器２０７、判定器２０８、係数更新部２０９は、図９の可変係数フィルタ１１０及び１２０、加算器１３１、判定器１３２、及び、係数更新部１４０に、それぞれ対応する。

したがって、図１５の等化部７７では、可変係数フィルタ２０３が、FFEを構成し、可変係数フィルタ２０６、加算器２０７、及び、判定器２０８が、DFEを構成することとなって、図９のシングルキャリア等化器と同様のシングルキャリア等化処理が行われる。

すなわち、等化部７７では、FFEとしての可変係数フィルタ２０３において、シングルキャリア信号が処理（等化）され、加算器２０７に供給される。

さらに、等化部７７では、加算器２０７が、FFEとしての可変係数フィルタ２０３の出力と、可変係数フィルタ２０６の出力とを加算して、その結果得られる加算値を、シングルキャリア信号の等化の結果として出力し、判定器２０８が、シングルキャリア信号の等化の結果である加算値（加算器２０７の出力）の硬判定を行う。

また、可変係数フィルタ２０６が、シングルキャリア信号の等化の結果である加算値（加算器２０７の出力）の硬判定の結果をフィルタリング（等化）し、そのフィルタリング結果を、加算器２０７に出力する。

なお、等化部７７において、係数更新部２０９は、加算器２０７からの加算値と、判定器２０８からの、その加算値の硬判定結果とに基づき、例えば、LMSアルゴリズムに従って、可変係数フィルタ２０３のタップ係数、及び、可変係数フィルタ２０６のタップ係数を更新し、（セレクタ２１１を介して、）可変係数フィルタ２０３、及び、可変係数フィルタ２０６に供給する。

図１６は、マルチキャリア等化処理を行う等化部７７（図１４）の、実質的な構成を示すブロック図である。

上述したように、制御部８６から等化部７７に供給されるキャリアモードが、マルチモードを表す場合、等化部７７は、マルチキャリア等化処理を行う。

すなわち、キャリアモードがマルチモードを表す場合、つまり、SRRCフィルタ７６から等化部７７に供給されるIQ信号が、マルチキャリア信号としてのOFDM信号（OFDM時間領域信号）である場合、図１４の等化部７７において、セレクタ２０２は、PN再生部２０１からのPN系列を選択して、可変係数フィルタ２０３の最初のラッチ回路２３１_１に供給する。

さらに、セレクタ２０４は、可変係数フィルタ２０３の最後のラッチ回路２３１_Ｎでラッチされた入力データを選択して、可変係数フィルタ２０６の最初のラッチ回路２４１_１に供給し、セレクタ２０５は、可変係数フィルタ２０３の加算器２３３からの加算値を選択して、可変係数フィルタ２０６の加算器２４３に供給する。以上のようなセレクタ２０４及び２０５の選択により、可変係数フィルタ２０３及び２０６は、いわば、直列に接続され、１つのFIRフィルタとして機能する。

そして、セレクタ２１１は、CIR推定部２１０からの伝送路のインパルス応答である時系列のサンプル値を選択し、タップ係数として、可変係数フィルタ２０３の乗算器２３２_１ないし２３２_Ｎ、及び可変係数フィルタ２０６の乗算器２４２_１ないし２４２_Ｍに供給する。

その結果、等化部７７は、図１６に示すように、実質的に、図１０のマルチキャリア等化器と同様の構成となって、マルチキャリア等化処理を行う。

すなわち、図１６において、PN再生部２０１は、図１０のPN再生部１５２に、CIR推定部２１０は、図１０のCIR推定部１５１に、可変係数フィルタ２０３及び２０６は、図１０の畳み込み部１５３に、FFT部２１３は、図１０のFFT部１５７に、減算器２１４は、図１０の減算器１５４に、OFDM整形部２１５は、図１０のOFDM整形部１５５に、FFT部２１６は、図１０のFFT部１５６に、除算器２１７は、図１０の除算器１５８に、それぞれ対応する。

ここで、図１０の畳み込み演算部１５３は、図１１に示したように、ＱタップのFIRフィルタである可変係数フィルタ１６０で構成される。

一方、図１６では、可変係数フィルタ２０３の最後のラッチ回路２３１_Ｎでラッチされた入力データが、可変係数フィルタ２０６の最初のラッチ回路２４１_１に（セレクタ２０４を介して）供給されるとともに、可変係数フィルタ２０３の加算器２３３が出力する加算値が、可変係数フィルタ２０６の加算器２４３に（セレクタ２０５を介して）供給されるようになっている。

したがって、ＮタップのFIRフィルタである可変係数フィルタ２０３と、ＭタップのFIRフィルタである可変係数フィルタ２０６は、全体としてみれば、１つのＮ＋ＭタップのFIRフィルタになっている。

図９のシングルキャリア等化器のFFEを構成する可変係数フィルタ１１０であるFIRフィルタのタップ数Ｎと、DFEを構成する可変係数フィルタ１２０であるFIRフィルタのタップ数Ｍとの和Ｎ＋Ｍは、図１０のマルチキャリア等化器の畳み込み演算部１５３を構成する可変係数フィルタ１６０（図１１）のタップ数Ｑ以上にすることができ、そのように、タップ数ＮとＭとの和Ｎ＋Ｍを、タップ数Ｑ以上の値とすることにより、ＮタップのFIRフィルタである可変係数フィルタ２０３と、ＭタップのFIRフィルタである可変係数フィルタ２０６とで構成される、Ｎ＋ＭタップのFIRフィルタによれば、畳み込み演算部１５３の機能を実現することができる。

以上のように、図１６の等化部７７では、２つの可変係数フィルタ２０３及び２０６が、FIRフィルタである畳み込み演算部１５３として機能する。

そして、等化部７７では、CIR推定部２１０が、マルチキャリア信号としてのOFDM時間領域信号から、伝送路特性を推定する。

さらに、２つの可変係数フィルタ２０３及び２０６で構成されるFIRフィルタが、伝送路特性のインパルス応答をタップ係数として、PN再生部２０１が再生するPN系列をフィルタリングする信号処理を行い、減算器２１４が、マルチキャリア信号としてのOFDM時間領域信号から、可変係数フィルタ２０３及び２０６で構成されるFIRフィルタの出力であるPN系列のフィルタリング結果を減算し、その結果得られるPN除去後信号を出力する。

そして、OFDM整形部２１５が、PN除去後信号の整形を行い、FFT部２１６が、整形後のPN除去後信号のFFT演算を行うことで、その整形後のPN除去後信号であるOFDM時間領域信号を、OFDM周波数領域信号に変換する。

さらに、P/S部２１２が、パラレルデータになっている伝送路特性のインパルス応答を、シリアルデータに変換し、FFT部２１３が、シリアルデータに変換された伝送路特性のインパルス応答のFFT演算を行うことで、伝送路特性を、インパルス応答から伝達関数に変換する。

そして、除算器２１７が、FFT部２１６で得られたOFDM周波数領域信号を、FFT部２１３で得られた伝送路特性としての伝達関数で除算することにより、OFDM周波数領域信号が伝送路で受けた歪みを補正する歪み補正を行い、その歪み補正後のOFDM周波数領域信号を、マルチキャリア信号のマルチキャリア等化処理の結果として出力する。

以上のように、等化部７７では、シングルキャリア信号、及び、マルチキャリア信号の等化処理が、２つの可変係数フィルタ２０３及び２０６を共有して行われるので、シングルキャリア等化処理に必要なFFEを構成する可変係数フィルタ、及び、DFEを構成する可変係数フィルタと、マルチキャリア等化処理に必要な畳み込みを行うFIRフィルタとしての可変係数フィルタとを、別個に設けずに済み、その結果、等化部７７、ひいては、シングルキャリア信号と、マルチキャリア信号との両方を受信する受信装置１２を、小型に構成することができる。

［等化部７７の処理］

図１７は、図１４の等化部７７が、制御部８６（図８）からのキャリアモードに従って行う処理を説明するフローチャートである。

ステップＳ１１において、等化部７７は、制御部８６からのキャリアモードが、シングルモード、及び、マルチモードのうちのいずれを表すかを判定する。

ステップＳ１１において、キャリアモードが、シングルモードを表すと判定された場合、処理は、ステップＳ１２に進み、等化部７７は、可変係数フィルタ２０３が、FFEを構成し、可変係数フィルタ２０６、加算器２０７、及び、判定器２０８が、DFEを構成するように、セレクタ２０２，２０４，２０５、及び、２１１を制御する。

これにより、図１５で説明したように、等化部７７は、図９のシングルキャリア等化器と同様の構成となって、シングルキャリア等化処理を行う回路として機能する。

一方、ステップＳ１１において、キャリアモードが、マルチモードを表すと判定された場合、処理は、ステップＳ１３に進み、等化部７７は、２つの可変係数フィルタ２０３及び２０６が、１つのFIRフィルタを構成するように、セレクタ２０２，２０４，２０５、及び、２１１を制御する。

これにより、図１６で説明したように、等化部７７は、図１０のマルチキャリア等化器と同様の構成となって、マルチキャリア等化処理を行う回路として機能する。

［本発明を適用したコンピュータの説明］

次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。

そこで、図１８は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。

プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク３０５やROM３０３に予め記録しておくことができる。

あるいはまた、プログラムは、リムーバブル記録媒体３１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体３１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体３１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。

なお、プログラムは、上述したようなリムーバブル記録媒体３１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク３０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。

コンピュータは、CPU(Central Processing Unit)３０２を内蔵しており、CPU３０２には、バス３０１を介して、入出力インタフェース３１０が接続されている。

CPU３０２は、入出力インタフェース３１０を介して、ユーザによって、入力部３０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)３０３に格納されているプログラムを実行する。あるいは、CPU３０２は、ハードディスク３０５に格納されたプログラムを、RAM(Random Access Memory)３０４にロードして実行する。

これにより、CPU３０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU３０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース３１０を介して、出力部３０６から出力、あるいは、通信部３０８から送信、さらには、ハードディスク３０５に記録等させる。

なお、入力部３０７は、キーボードや、マウス、マイク等で構成される。また、出力部３０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。

ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。

また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

すなわち、本実施の形態では、シングルキャリア等化処理、及び、マルチキャリア等化処理を、２つのフィルタである可変係数フィルタ２０３及び２０６を共有して行うこととしたが、シングルキャリア等化処理、及び、マルチキャリア等化処理は、３つ以上のフィルタを共有して行うことが可能である。

シングルキャリア等化処理、及び、マルチキャリア等化処理を、３つ以上のフィルタを共有して行う場合、２つのフィルタである可変係数フィルタ２０３及び２０６を共有して行う場合と同様に、シングルキャリア等化処理では、複数のフィルタによって、等化器が構成され、３つ以上のフィルタのうちの一部のフィルタは、等化器の入力信号を等化し、３つ以上のフィルタのうちの残りのフィルタは、等化器の出力信号を等化する。また、マルチキャリア等化処理では、複数のフィルタが、直列に接続され、その直列に接続されたフィルタによって所定の信号処理としてのPN系列の畳み込み（PN系列のフィルタリング）が行われる。

１１送信装置，１１Ａアンテナ，１２受信装置，１２Ａアンテナ，２１スクランブラ，２２ FEC部，２３マッピング／インターリーブ部，２４システム情報出力部，２５多重化部，２６フレームボディ処理部，２７フレームヘッダ出力部，２８結合部，２９ベースバンド処理部，３０アップコンバータ，４１ BCHエンコーダ，４２ LDPCデコーダ，４３マッピング部，４４時間インターリーブ部，４５ SRRCフィルタ，５１周波数インターリーブ部，５２ IFFT部，７１周波数変換部，７２ BPF，７３ ADC，７４直交復調部，７５同期部，７６ SRRCフィルタ，７７等化部，７８周波数デインターリーブ部，７９選択部，８０データ抽出部，８１デマッピング部，８２時間デインターリーブ部，８３ LDPCデコーダ，８４ BCHデコーダ，８５デスクランブラ，８６制御部，１１０可変係数フィルタ，１１１_１ないし１１１_Ｎラッチ回路，１１２_１ないし１１２_Ｎ乗算器，１１３加算器，１２０可変係数フィルタ，１２１_１ないし１２１_Ｍラッチ回路，１２２_１ないし１２２_Ｍ乗算器，１２３，１３１加算器，１３２判定器，１４０係数更新部，１５１ CIR推定部，１５２ PN再生部，１５３畳み込み部，１５４減算器，１５５ OFDM整形部，１５６，１５７ FFT部，１５８除算器，１６０可変係数フィルタ，１６１_１ないし１６１_Ｑラッチ回路，１６２_１ないし１６２_Ｑ乗算器，１６３加算器，２０１ PN再生部，２０２セレクタ，２０３可変係数フィルタ，２０４，２０５セレクタ，２０６可変係数フィルタ，２０７加算器，２０８判定器，２０９係数更新部，２１０ CIR推定部，２１１セレクタ，２１２ P/S部，２１３ FFT部，２１４減算器，２１５ OFDM整形部，２１６ FFT部，２１７除算器，２３１_１ないし２３１_Ｎラッチ回路，２３２_１ないし２３２_Ｎ乗算器，２３３加算器，２４１_１ないし２４１_Ｍラッチ回路，２４２_１ないし２４２_Ｍ乗算器，２４３加算器，３０１バス，３０２ CPU，３０３ ROM，３０４ RAM，３０５ハードディスク，３０６出力部，３０７入力部，３０８通信部，３０９ドライブ，３１０入出力インタフェース，３１１リムーバブル記録媒体

Claims

シングルキャリアの信号、及び、マルチキャリアの信号の信号処理を、複数のフィルタを共有して行う信号処理手段を備え、
前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、
前記シングルキャリアの信号の信号処理では、
前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、
前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、
前記マルチキャリアの信号の信号処理では、
前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する
信号処理装置。
前記信号処理手段は、
前記２つの可変係数フィルタと、
前記FFEの出力と、前記DFEを構成する前記他方の可変係数フィルタの出力とを加算する加算器と、
前記加算器の出力の硬判定を行う判定器と、
前記加算器の出力と、前記加算器の出力の硬判定の結果とに基づいて、前記FFEを構成する前記一方の可変係数フィルタ、及び、前記DFEを構成する前記他方の可変係数フィルタのタップ係数を更新する係数更新部と、
前記PN系列を再生するPN再生部と、
前記伝送路特性を推定する推定部と、
OFDM(Orthogonal Frequency Division Multiplexing)信号である前記マルチキャリアの信号から、前記FIRフィルタの出力を減算し、PN系列が除去された前記マルチキャリアの信号であるPN除去後信号を出力する減算器と、
前記伝送路特性に基づいて、前記PN除去後信号の歪み補正を行う歪み補正部と
を有する
請求項１に記載の信号処理装置。
前記シングルキャリアの信号の信号処理では、
前記一方の可変係数フィルタは、前記FFEを構成し、
前記他方の可変係数フィルタ、前記加算器、及び、前記判定器は、前記DFEを構成し、
前記他方の可変係数フィルタが、前記加算器の出力の硬判定の結果をフィルタリングし、
前記加算器が、前記FFEの出力と、前記他方の可変係数フィルタの出力とを加算し、
前記判定器が、前記加算器の出力の硬判定を行い、
前記加算器の出力が、前記シングルキャリアの信号の等化の結果として出力される
請求項２に記載の信号処理装置。
前記マルチキャリアの信号の信号処理では、
前記２つの可変係数フィルタは、前記FIRフィルタを構成し、
前記推定部は、前記マルチキャリアの信号から、前記伝送路特性を推定し、
前記FIRフィルタは、前記伝送路特性のインパルス応答をタップ係数として、前記PN系列をフィルタリングし、
前記減算器は、前記マルチキャリアの信号から、前記FIRフィルタの出力を減算し、
前記PN除去後信号を出力し、
前記歪み補正部は、
前記PN除去後信号、及び、前記伝送路特性のFFT(Fast Fourier Transform)演算を行い、
FFT後の前記PN除去後信号を、FFT後の前記伝送路特性で除算する
ことにより、前記PN除去後信号の歪み補正を行う
請求項２に記載の信号処理装置。
前記一方の可変係数フィルタは、
複数であるＮ個のラッチ回路と、
前記ラッチ回路でラッチされているデータと、タップ係数とを乗算する前記Ｎ個の乗算器と、
前記Ｎ個の乗算器の出力を加算する加算回路と
を有するＮタップのフィルタであり、
前記他方の可変係数フィルタは、
複数であるＭ個のラッチ回路と、
前記ラッチ回路でラッチされているデータと、タップ係数とを乗算する前記Ｍ個の乗算器と、
前記Ｍ個の乗算器の出力を加算する加算回路と
を有するＭタップのフィルタであり、
前記マルチキャリアの信号の信号処理を行う場合に、前記２つの可変係数フィルタで構成されるFIRフィルタは、Ｎ＋Ｍタップのフィルタである
請求項２に記載の信号処理装置。
シングルキャリアの信号、及び、マルチキャリアの信号の信号処理を行う信号処理手段が、複数のフィルタを共有して、前記信号処理を行い、
前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、
前記シングルキャリアの信号の信号処理では、
前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、
前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、
前記マルチキャリアの信号の信号処理では、
前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する
信号処理方法。
シングルキャリアの信号、及び、マルチキャリアの信号の信号処理を、複数のフィルタを共有して行う信号処理手段を備え、
前記複数のフィルタは、フィルタの係数であるタップ係数が可変の２つの可変係数フィルタであり、
前記シングルキャリアの信号の信号処理では、
前記２つの可変係数フィルタのうちの一方の可変係数フィルタは、前記シングルキャリアの信号を対象として処理を行うFFE(Feed Forward Equalizer)を構成し、
前記２つの可変係数フィルタのうちの他方の可変係数フィルタは、前記FFEの出力を対象として処理を行うDFE(Decision Feedback Equalizer)を構成し、
前記マルチキャリアの信号の信号処理では、
前記２つの可変係数フィルタは、送信時に、前記マルチキャリアの信号に挿入されるPN(Pseudo Noise)系列を、前記マルチキャリアの信号が送信されてくる伝送路の伝送路特性でフィルタリングするFIR(Finite Impulse Response)フィルタを構成する
信号処理装置としてコンピュータを機能させるためのプログラム。