WO2012147704A1 - Ｔｆｔ基板およびｔｆｔ基板の配線欠陥修正方法 - Google Patents

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塩見　誠
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    • G02F1/136259—Repairing; Defects
    • G02F1/136263—Line defects

Definitions

  • the present invention relates to a TFT substrate and a wiring defect correcting method for the TFT substrate.
  • the defective wiring is cut, and the wiring is connected using a detour line provided outside the display area. It is recovering.
  • Patent Document 1 wiring connection is recovered by cutting the wiring before the defective portion with respect to wiring defects such as a short circuit or missing of the source line and connecting to a detour line installed outside the display area. A method for repairing a wiring defect on a TFT substrate is shown.
  • a plurality of repair lines (preliminary wirings) R 1 to R S are arranged around a matrix wiring, gate lines G 1 to G m and drains.
  • Each of the lead lines of the lines (source lines) D 1 to D n is repaired by wiring in a rectangular shape with insulation crossing at two locations, and by cutting one of the repair lines R 1 to R S
  • two repair lines R and a lead line of the gate line G or drain line D are provided at two positions. Insulation intersections are connected to each other, and a detour for the disconnection B is constructed and repaired.
  • the short-circuit intersection is cut and removed, and the same detour as described above with two repair lines
  • Japanese Patent Publication Japanese Patent Laid-Open No. 9-80470 (published on March 28, 1997)”
  • the wiring defect repairing method of the TFT substrate disclosed in Patent Document 1 has a problem that the wiring defect portion cannot be repaired in a large-capacity TFT matrix substrate that requires vertical division driving.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a TFT substrate and a wiring defect correction method for a TFT substrate that can easily correct a wiring defect location. is there.
  • the inventors of the present invention cannot repair a wiring defect location in a large-capacity TFT matrix substrate that requires vertical division driving, as disclosed in Patent Document 1.
  • the reason was examined.
  • the cut source line is detoured using a repair line.
  • the upper and lower divided drive panels have drivers on the upper and lower sides and the source lines are cut by the upper and lower panels, the connection of the source lines is not restored even if a bypass line is provided. Further, in the upper and lower divided drive panels, it is not possible to secure a line to be reconnected.
  • the present inventors examined a method of correcting a defective source line without providing a bypass line. As a result, even if one gate line in the vicinity of the wiring defect portion is cut by making the gate line ladder-like at the intersection (connection portion, intersection) of the source line and the gate line, the other gate It has been found that since the line remains, the overall wiring connection is not impaired. That is, the present inventors have uniquely found a configuration in which the gate line is branched. Furthermore, by arranging a spare line in the vicinity of the intersection between the source line and the gate line, it is possible to recover the function of the source line that was accidentally cut during the correction of the wiring defect portion. I found. That is, the present inventors have uniquely found a configuration in which a spare line is connected to the source line when it becomes necessary to arrange the spare line in advance and restore the function of the disconnected source line. The present invention has been completed on the basis of the inventors' unique knowledge.
  • the gate line is provided with a slit, the region where the gate line and the source line intersect (that is, the intersecting region) is divided, and the gate line is formed across the slit. If branched, even if a wiring defect occurs in one of the divided intersection regions, the electrical connection of the entire TFT substrate is impaired by cutting off at least one of the branched gate lines. It can be recovered without
  • the TFT substrate of the present invention includes a plurality of gate lines and a plurality of source lines arranged in a matrix, and an intersection region where the gate lines and the source lines intersect.
  • the TFT substrate of the present invention can easily correct a wiring defect portion.
  • a plurality of gate lines and a plurality of source lines are arranged in a matrix, and TFTs are provided in at least one of the intersecting regions where the gate lines and the source lines intersect.
  • at least one of the intersecting regions is divided in the longitudinal direction of the source line by a slit provided in the gate line.
  • the TFT substrate of the present invention has an effect that a wiring defect portion can be corrected in a large-capacity TFT matrix substrate that requires vertical division driving.
  • the present invention can also be applied to substrates other than the above-described large-capacity TFT matrix substrate, and has an effect that a wiring defect portion can be easily corrected in any TFT substrate.
  • the TFT substrate of this embodiment includes a plurality of gate lines and a plurality of source lines arranged in a matrix, and an intersection region where the gate lines and the source lines intersect.
  • the TFT substrate of this embodiment crosses the slit so that the spare line is connected to the cut source line to form the second source line when the source line crossing the slit is cut. It is preferable that they are arranged along the source line.
  • FIGS. 1 and 2 are plan views showing a schematic configuration of the TFT substrate 10 in the present embodiment
  • FIG. 3 is a plan view showing a main configuration of the TFT substrate 10 in the present embodiment.
  • the TFT substrate 10 in this embodiment has an intersection region where a plurality of gate lines 1 and a plurality of source lines 2 are arranged in a matrix and the gate lines 1 and the source lines 2 intersect.
  • the TFT 6 is disposed in at least one of the intersecting regions. At least one of the intersecting regions is divided in the longitudinal direction of the source line 2 by a slit 5 provided in the gate line 1.
  • FIG. 2 is a plan view showing another schematic configuration of the TFT substrate 10 in this embodiment (configuration in which the spare line 4 is arranged on the TFT substrate 10 shown in FIG. 1).
  • the spare line 4 is arranged along the source line 2 that crosses the slit 5, and when the source line 2 is cut, the cut source is cut.
  • the second source line is formed to be connected to the line.
  • the TFT (thin film transistor / thin film transistor) substrate 10 in the present embodiment may have a conventionally known configuration except that the gate line 1 is provided with the slit 5.
  • a thin film in a thin film transistor means that a semiconductor layer, a gate insulating film, an electrode, a protective insulating film, and the like constituting the transistor are formed into a thin film by vacuum deposition, sputtering, chemical vapor deposition (plasma CVD) using plasma, or the like. It means that
  • the structure of the TFT substrate 10 in the present embodiment is not particularly limited, and may be a top gate structure or a bottom gate structure.
  • As the gate line (gate bus line) 1 used in the present embodiment a conventionally known one can be used.
  • As the source line (source bus line) 2 used in the present embodiment a conventionally known one can be used.
  • the material of the gate line 1 and the source line 2 used in this embodiment is not particularly limited as long as it is a conductive material.
  • metals such as platinum, gold, silver, nickel, chromium, copper, iron, tin, aluminum, titanium, and magnesium; alloys containing these metals; conductive oxides such as tin oxide and indium oxide; silicon and germanium A semiconductor such as, etc. can be used.
  • the material of the gate line 1 and the source line 2 is a known conductive polymer whose conductivity is improved by doping or the like, for example, conductive polyaniline, conductive polypyrrole, conductive polythiophene, polyethylenedioxythiophene and polystyrenesulfonic acid. Complexes and the like can also be used.
  • these gate lines and source lines for example, a conductive thin film formed using the above-mentioned material as a raw material by a method such as vacuum deposition or sputtering, a known photolithography method, lift-off method, or the like. And a method of etching using a resist such as thermal transfer or ink jet on a metal foil such as aluminum or copper.
  • an aluminum or copper sputtered film by etching in consideration of conductivity and workability. Since these materials have little influence on the effects of the present invention, consideration is given to processability with a laser beam for correction, conductivity necessary to realize an increase in display capacity, and use on a production line. It is sufficient to select a suitable one.
  • the intersecting region refers to a region formed at the intersecting portion when the gate line and the source line intersect.
  • the TFT substrate 10 in the present embodiment can easily correct wiring defects (short circuit, leak, etc.) that occur in the intersection region.
  • the slit 5 crosses the intersecting region in the width direction of the source line 2.
  • the slits 5 are configured to have a length that exceeds the intersecting region.
  • the TFT substrate 10 has one intersection region in the length of the source line 2 by the slit 5 provided in the gate line 1. It may be divided into at least two in the direction, and as shown in FIGS. 3B and 3D, two or more intersecting regions may be divided into the source line 2 by the slit 5 provided in the gate line 1. It may be divided into at least two in the longitudinal direction.
  • the TFT substrate 10 in the present embodiment has at least one of the plurality of intersecting regions formed by the slit 5 provided in the gate line 1 in the length of the source line 2. It may be divided into two in the direction. As shown in FIGS. 3C and 3D, at least one of the plurality of intersecting regions is formed by the source line 2 by the slit 5 provided in the gate line 1. It may be divided into three or more in the longitudinal direction.
  • a slit means a notch, a gap, a narrow gap, a slot or the like provided in a gate line, and a through hole provided in the gate line toward the substrate surface is intended.
  • the slit size is defined by various panel conditions. In addition to the width of the source line and the gate line, the size of a foreign substance (for example, dust) that causes a wiring defect is also considered.
  • a foreign substance for example, dust
  • the width of the slit 5 in the longitudinal direction of the source line is preferably 1 ⁇ m or more and 3/4 or less of the width of the gate line, preferably 4 ⁇ m or more and 1/2 or less of the width of the gate line. It is more preferable.
  • a preferable lower limit of the width of the slit is defined by the size of a foreign substance (for example, dust) that causes a wiring defect.
  • the size of dust generated at large liquid crystal panel factories in recent years is about 0.2 ⁇ m on average, but in rare cases it is about 1 ⁇ m. If the width of the slit is not sufficiently larger than the size of dust, the defective area may not be separated due to the division of the gate line.
  • a preferable upper limit value of the slit width is theoretically less than the width of the gate line. Note that, by separating one of the gate lines sandwiching the slit, the width of the gate line in that portion becomes relatively narrow, and the resistance value in that portion increases. In addition, the presence of the slit increases the resistance value of the gate line. In order to avoid such an increase in resistance value, the narrower the slit, the better.
  • the present inventors have repeatedly studied from such a viewpoint, and unless the gate line width is 3/4 or less, the panel may not be sufficiently driven, and the gate line width is made 1/2 or less. In some cases, it was confirmed that the display problem due to this effect could not be visually recognized.
  • the longitudinal direction of the source line indicates the direction in which the signal voltage flows in the TFT substrate (lateral direction in FIGS. 1 to 3).
  • the width direction of the source line indicates a direction perpendicular to the longitudinal direction of the source line (the vertical direction in FIGS. 1 to 3).
  • the spare line 4 is arranged along the source line 2 that crosses the slit 5, and the source that is cut when the source line 2 is cut.
  • the second source line is formed to be connected to the line.
  • a spare line 4 not connected to another electrode line is disposed in the same layer as the source line 2 along the source line 2 at least in the intersection region.
  • the spare line 4 is connected to the cut source line via a lattice point (spare line connection point D) that can be melted by a laser or the like to form a second source line.
  • the second source line has the same configuration as that of the source line and exhibits the same function and effect.
  • the TFT substrate 10 in the present embodiment may include a member other than the gate line 1, the source line 2, and the TFT 6.
  • a method for correcting a wiring defect on a TFT substrate in this embodiment is a method in which a wiring defect occurs in one of the intersecting regions divided into at least two parts of the TFT substrate. In this case, the method includes a step of cutting out the gate line existing in the intersection region where the wiring defect has occurred.
  • the method when the source line is cut by cutting out the gate line existing in the intersection region where the wiring defect occurs, the spare line is used as the source line.
  • the method further includes a step of forming a second source line by connecting to the line.
  • a conventionally known method using a laser or the like as a method of cutting out a gate line or a source line existing in an intersection region where a wiring defect has occurred (a method of cutting the gate line or the source line) Is mentioned.
  • a conventionally known method using a laser or the like can be used as a method for connecting the spare line and the source line.
  • (III) Method for Manufacturing TFT Substrate in the Present Embodiment As a method for manufacturing the TFT substrate 10 in the present embodiment, a conventionally known method for manufacturing a TFT substrate can be used except that the slit 5 is provided. The step of providing the slit 5 may be before or after the step of arranging the gate line 1 or at the same time.
  • a known method can be used as long as it is a method capable of ensuring insulation of the gate line after correction.
  • the method of using a mask at the time of sputtering, as well as the etching using the mask, the method of lift-off to ensure more complete insulation, the step formation at the time of sputtering, and the material where the slit 5 is provided is a polymer, etc.
  • selective exposure processing, ion implantation, and the like can be mentioned.
  • TFT substrate manufacturing apparatus in the present embodiment can use a conventionally known TFT substrate manufacturing apparatus except that the slit 5 is provided.
  • the display device in the present embodiment may have a configuration of a conventionally known display device (liquid crystal display device or the like) except that the TFT substrate 10 is provided. .
  • the display device in this embodiment has a plurality of source drivers that supply data signals to the source lines, and the source lines are divided into a plurality of parts corresponding to the source drivers (in a double source structure). Preferably).
  • TFT substrates in this embodiment (Examples and Comparative Examples) Below, the specific example of the TFT substrate in this embodiment is demonstrated. However, the TFT substrate of the present invention is not limited to the following specific examples.
  • FIG. 5 schematically shows a conventional wiring defect correction method using spare wiring (spare line).
  • a wiring defect portion between the source lines 102 and 103 and the gate line (not shown) is E
  • all the vertical lines (source line 102) become bright lines as they are.
  • the upper and lower source lines of the defective pixel are cut, and the corresponding source line and the spare wiring 104 are connected at the upper and lower connection locations F of the panel.
  • the voltage is transmitted along the original path above the defect, while the voltage is transmitted from the lower side of the panel through the detour to the lower side of the defect.
  • the display above and below the defective pixel is restored normally.
  • the practitioner of this technique can deal with defects in the entire panel with the minimum number of spare wirings by providing the necessary spare wirings 104.
  • the present invention can be applied to such a liquid crystal display element having a particularly large display capacity.
  • the present invention has been made in view of these points, and is intended to minimize the influence on the aperture ratio while incorporating redundant wiring in the panel.
  • FIG. 1 shows a basic pixel structure used in this embodiment.
  • a source line 2 and a gate line 1 are connected to a circled pixel A.
  • the TFT substrate 10 of this embodiment has a double source structure, and the source line 2 is connected to the lower side of the pixel A.
  • the gate line 1 intersects the source line 2 and is divided into two forks by a slit 5.
  • the gate lines 1 above and below the short circuit are cut with a laser.
  • the source line 2 and the gate line 1 in the short-circuit portion are divided. Since the gate line 1 is divided in parallel by the slit 5 at this portion, even if one of them is cut, it is not divided as a whole.
  • FIG. 2 shows a basic pixel structure used in this embodiment.
  • a source line 2 and a gate line 1 are connected to a circled pixel A.
  • the spare line 4 is arranged between the two source lines 2 but is not connected to any electrode in the standard state.
  • the TFT substrate 10 of this embodiment has a double source structure, and the source line 2 is connected to the lower side of the pixel A.
  • the gate line 1 intersects the source line 2 and is divided into two forks by a slit 5.
  • the spare line 4 can also be used as a backup wiring when the source line 2 is also cut due to a trouble when the gate line 1 is cut, or when the source line 2 becomes thin.
  • the short circuit between the gate and the source is the most serious defect because it shines in a cross, but the configuration of the first to third embodiments eliminates the need for an aperture ratio without having redundant wiring outside the display area. Defects can be corrected without lowering.
  • the following forms of the TFT substrate, the wiring correction method, and the display device are also included in the technical scope of the present invention.
  • At least one of the intersecting regions is divided into three in the longitudinal direction of the source line by two slits provided in the gate line.
  • the spare line when the source line crossing the slit is cut, the spare line is connected to the cut source line to form a second source line. It is preferable to arrange along.
  • the source line connected to (intersects with) the gate line may be cut. Since the TFT substrate of the present invention has the above-described configuration, the source line can be easily repaired when the source line is cut by cutting off the intersection region where the wiring defect has occurred.
  • the wiring defect correcting method according to the present invention also provides a gate defect existing in a crossing region in which the wiring defect has occurred when a wiring defect occurs in any of the crossing regions divided into at least two parts of the TFT substrate. It includes the step of cutting the line.
  • the wiring defect correction method of this invention can correct a wiring defect easily, maintaining the electrical connection of the whole TFT substrate.
  • the wiring defect correcting method of the present invention provides a gate line that exists in an intersection region where the wiring defect has occurred when a wiring defect occurs in any of the intersection regions divided into at least two parts of the TFT substrate. And cutting off the source line by cutting off the gate line that exists in the intersection region where the wiring defect has occurred, the spare line is connected to the source line and the second source line is connected. It includes the process of forming.
  • the TFT substrate is provided with a slit in the gate line, it is possible to easily excise the gate line where the problem occurred, and even if the source line is cut when the gate line is excised,
  • the source line can be easily repaired by using the spare line arranged along the source line.
  • the wiring defect correction method of this invention can correct a wiring defect easily, repairing a source line.
  • the display device of the present invention is characterized by including the TFT substrate.
  • the display device of the present invention is characterized by including a TFT substrate modified by the above method.
  • the display device of the present invention can easily repair the function of the display device because the wiring defect portion on the TFT substrate can be easily corrected even when the TFT substrate has a wiring defect. It becomes possible, and it can suppress easily that a wiring defect generate
  • the present invention can be used in fields such as liquid crystal displays.

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Abstract

　配線欠陥箇所を容易に修正することができる、ＴＦＴ基板（１０）およびＴＦＴ基板（１０）の配線欠陥修正方法を提供する。複数のゲートライン（１）および複数のソースライン（２）がマトリックス状に配置され、ゲートライン（１）とソースライン（２）とが交差している交差領域の少なくとも１つにＴＦＴ（６）が配置されているＴＦＴ基板（１０）であって、交差領域の少なくとも１つが、ゲートライン（１）に設けられたスリット（５）によってソースライン（２）の長手方向に分割されている。

Description

ＴＦＴ基板およびＴＦＴ基板の配線欠陥修正方法
　本発明は、ＴＦＴ基板およびＴＦＴ基板の配線欠陥修正方法に関するものである。
　従来、ＴＦＴ基板におけるゲートライン、ソースライン等の配線の欠陥を修正するには、欠陥を生じた配線を切断し、表示エリアの外部に設けられた迂回ラインを利用して、当該配線の接続を回復している。
　例えば、特許文献１には、ソースラインの短絡、欠落等の配線欠陥に対して欠陥箇所の手前で配線を切断し、表示エリア外に設置した迂回ラインに接続することによって、配線の接続を回復する、ＴＦＴ基板の配線欠陥修復方法が示されている。
　具体的には、図４に示すように、特許文献１には、マトリックス配線の周囲に、複数本のリペア線（予備配線）Ｒ１～ＲＳを、各ゲート線Ｇ１～Ｇｍおよびドレイン線（ソース線）Ｄ１～Ｄｎの引出し線のそれぞれと、２箇所で絶縁交差して方形状に配線し、かつ各リペア線Ｒ１～ＲＳの１偶をカットして構成されたリペア線群を設け、任意のゲート線Ｇまたはドレイン線Ｄが任意の箇所で断線Ｂしているとき、いずれかのリペア線Ｒと、ゲート線Ｇまたはドレイン線Ｄの引出し線との、２箇所の絶縁交差点をそれぞれ接続して、断線Ｂに対する迂回路を構成して修復し、交点の短絡Ｓに対しては、短絡交点をカットして除去し、２本のリペア線で前記と同様の迂回路を構成して修復する、ＴＦＴ基板１００の配線欠陥修復方法が示されている。
日本国公開特許公報「特開平９－８０４７０号公報（１９９７年３月２８日公開）」
　しかしながら、特許文献１に示されている、ＴＦＴ基板の配線欠陥修復方法では、上下分割駆動が必要な大容量ＴＦＴマトリックス基板において、配線欠陥箇所を修復することができないという問題がある。
　本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、配線欠陥箇所を容易に修正することができる、ＴＦＴ基板およびＴＦＴ基板の配線欠陥修正方法を提供することにある。
　本発明者らは、上記課題に鑑み、特許文献１に示されている、ＴＦＴ基板の配線欠陥修復方法は、上下分割駆動が必要な大容量ＴＦＴマトリックス基板において配線欠陥箇所を修復することができない理由を検討した。特許文献１に示されている、ＴＦＴ基板の配線欠陥修復方法では、切断したソースラインを、リペアラインを用いて迂回させる。しかし、上下分割駆動パネルでは、上下にドライバーがあり、ソースラインが上下のパネルで切断されているため、迂回ラインを設けたとしてもソースラインの接続が回復しない。また、上下分割駆動パネルでは、再接続するラインを確保することができない。
　さらに、大容量パネルは一般に書き込み時間が不足しがちであるので、たとえ上下分割がされていない場合であっても、特許文献１に記載の方法を適用すると不具合が生じることを、当業者（本発明者らを含む。）は十分に認識している。すなわち、特許文献１に示されている、ＴＦＴ基板の配線欠陥修復方法では、（１）液晶表示装置の走査線の数でフレームを分割して駆動しなければならず、大容量パネルへの適用が難しい、（２）倍速でない場合、フリッカが発生し、倍速の場合、充電時間が不足する、（３）倍速フル書き込みが必要である、バックライトの組み合わせでクロストーク、（４）画像ぼけが生じる、対象以外のラインが制御できない、という問題がある。
　本発明者らは、迂回ラインを設けないで、欠陥したソースラインを修正する方法を検討した。その結果、ソースラインとゲートラインとの交差部（接続部、交点）にて、ゲートラインをはしご状にすることによって、配線欠陥箇所の近傍における一方のゲートラインを切断しても、他方のゲートラインが残るため、全体としての配線接続が損なわれないということを見出した。つまり、本発明者らは、ゲートラインを分岐させておくという構成を独自に見出した。さらに、ソースラインとゲートラインとの交差部の近傍に予備ラインを配置しておくことによって、配線欠陥箇所の修正中に誤って切断してしまったソースラインの機能を回復させることができるということを見出した。つまり、本発明者らは、予備ラインを予め配置し、切断されたソースラインの機能を回復させる必要性が生じたときに、予備ラインを該ソースラインと接続するという構成を独自に見出した。本発明は、上記発明者独自の知見に基づいて完成されたものである。
　以上のように、本発明では、ＴＦＴ基板において、ゲートラインにスリットを設けて、ゲートラインとソースラインとが交差している領域（すなわち交差領域）を分割して、スリットを挟んでゲートラインを分岐させておけば、分割された交差領域のうちの１つに配線欠陥が生じた場合であっても、分岐させたゲートラインの少なくとも１つを切除することによってＴＦＴ基板全体の電気接続を損なうことなく回復させ得る。
　すなわち、本発明のＴＦＴ基板は、上記の課題を解決するために、複数のゲートラインおよび複数のソースラインがマトリックス状に配置され、上記ゲートラインと上記ソースラインとが交差している交差領域の少なくとも１つにＴＦＴが配置されているＴＦＴ基板であって、上記交差領域の少なくとも１つが、上記ゲートラインに設けられたスリットによって上記ソースラインの長手方向に分割されていることを特徴としている。
　上記の構成によれば、上記交差領域の少なくとも１つが、上記ゲートラインに設けられたスリットによって上記ソースラインの長手方向に分割されているので、交差領域のいずれかにおいて配線欠陥が生じた場合に該配線欠陥を生じた交差領域に存在するゲートラインを切除することによって、ＴＦＴ基板全体の電気接続を保持することができる。その結果、本発明のＴＦＴ基板は、配線欠陥箇所を容易に修正することが可能となる。
　本発明のＴＦＴ基板は、以上のように、複数のゲートラインおよび複数のソースラインがマトリックス状に配置され、上記ゲートラインと上記ソースラインとが交差している交差領域の少なくとも１つにＴＦＴが配置されているＴＦＴ基板であって、上記交差領域の少なくとも１つが、上記ゲートラインに設けられたスリットによって上記ソースラインの長手方向に分割されているものである。
　それゆえ、本発明のＴＦＴ基板は、上下分割駆動が必要な大容量ＴＦＴマトリックス基板において配線欠陥箇所を修正することができるという効果を奏する。もちろん、本発明は、上記大容量ＴＦＴマトリックス基板以外の基板に対しても適用可能であり、どのようなＴＦＴ基板においても配線欠陥箇所を容易に修正することができるという効果を奏する。
本発明の一実施形態（実施例１）におけるＴＦＴ基板の概略構成を示す平面図である。 本発明の一実施形態（実施例２，３）におけるＴＦＴ基板の概略構成を示す平面図である。 本発明の一実施形態におけるＴＦＴ基板の要部構成を示す平面図である。（ａ）は、１つの交差領域がスリットによって２つに分割されている例を示し、（ｂ）は、３つの各交差領域がスリットによってそれぞれ２つに分割されている例を示し、（ｃ）は、１つの交差領域がスリットによって３つに分割されている例を示し、（ｄ）は、３つの各交差領域がスリットによってそれぞれ３つに分割されている例を示す。 従来のＴＦＴ基板の概略構成を示す平面図である。 従来のＴＦＴ基板の概略構成を示す説明図である。 従来のＴＦＴ基板の概略構成を示す説明図である。
　本発明の一実施形態について、以下に詳しく説明するが、本発明の範囲はこれらの説明に拘束されることはなく、以下の例示以外についても、本発明の趣旨を損なわない範囲で適宜変更して実施し得るものである。
　（Ｉ）本実施形態におけるＴＦＴ基板の構成
　本実施形態のＴＦＴ基板は、複数のゲートラインおよび複数のソースラインがマトリックス状に配置され、上記ゲートラインと上記ソースラインとが交差している交差領域の少なくとも１つにＴＦＴが配置されているＴＦＴ基板であって、上記交差領域の少なくとも１つが、上記ゲートラインに設けられたスリットによって上記ソースラインの長手方向に分割されているものである。
　また、本実施形態のＴＦＴ基板は、予備ラインが、上記スリットを横切るソースラインが切断された場合に、切断されたソースラインと接続されて第２ソースラインを形成するように、該スリットを横切るソースラインに沿って配置されていることが好ましい。
　具体的には、図１～図３を参照しながら説明する。図１および２は、本実施形態におけるＴＦＴ基板１０の概略構成を示す平面図であり、図３は、本実施形態におけるＴＦＴ基板１０の要部構成を示す平面図である。
　図１に示すように、本実施形態におけるＴＦＴ基板１０は、複数のゲートライン１および複数のソースライン２がマトリックス状に配置され、ゲートライン１とソースライン２とが交差している交差領域を有し、当該交差領域の少なくとも１つにＴＦＴ６が配置されている。そして、当該交差領域の少なくとも１つが、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に分割されている。
　図２は、本実施形態におけるＴＦＴ基板１０の他の概略構成（図１に示すＴＦＴ基板１０に予備ライン４を配置した構成）を示す平面図である。図２に示すように、本実施形態におけるＴＦＴ基板１０では、予備ライン４は、スリット５を横切るソースライン２に沿って配置されており、ソースライン２が切断された場合に、切断されたソースラインと接続されて第２ソースラインを形成するように構成されていることが好ましい。
　各部材等の詳細については、以下に説明する。
　＜ＴＦＴ基板＞
　本実施形態におけるＴＦＴ（thin film transistor／薄膜トランジスタ）基板１０は、ゲートライン１にスリット５を設けていること以外、従来公知の構成を備えていればよい。なお、薄膜トランジスタにおける薄膜とは、トランジスタを構成する半導体層、ゲート絶縁膜、電極、保護絶縁膜等が真空蒸着、スパッタリング、プラズマを用いた化学気相成長（プラズマＣＶＤ）等によって薄膜状に形成されていることをいう。
　また、本実施形態におけるＴＦＴ基板１０の構造も特に限定されず、トップゲート構造であっても、ボトムゲート構造であってもよい。
　＜ゲートライン、ソースライン＞
　本実施形態に用いられるゲートライン（ゲートバスライン）１としては、従来公知のものを用いることができる。また、本実施形態に用いられるソースライン（ソースバスライン）２としては、従来公知のものを用いることができる。
　本実施形態に用いられるゲートライン１およびソースライン２の材料は、導電性材料であれば、特に限定されない。例えば、白金、金、銀、ニッケル、クロム、銅、鉄、錫、アルミニウム、チタン、マグネシウム等の金属；これらの金属を含む合金；酸化スズ、酸化インジウム等の導電性の酸化物；シリコン、ゲルマニウム等の半導体；などを用いることができる。また、ゲートライン１およびソースライン２の材料は、ドーピング等で導電率を向上させた公知の導電性ポリマー、例えば導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体等も用いることができる。
　これらのゲートラインおよびソースライン（電極）の配置方法としては、上記材料を原料として、例えば、真空蒸着やスパッタリング等の方法を用いて形成した導電性薄膜を、公知のフォトリソグラフ法やリフトオフ法等を用いて配置する方法；アルミニウムや銅等の金属箔上に熱転写やインクジェット等によるレジストを用いてエッチングする方法；などがある。
　本発明では、導電性と加工性とを考慮して、アルミニウムまたは銅のスパッタ膜をエッチングして使用することが好ましい。これらの材料は本発明の効果へほとんど影響することが無いため、修正用のレーザー光による加工性、表示容量の増大を実現するために必要な導電性、製造ラインでの使用可能性等を考慮して適したものを選択すればよい。
　＜交差領域＞
　本実施形態におけるＴＦＴ基板１０において、ゲートライン１とソースライン２とが交差している交差領域が存在する。本実施形態におけるＴＦＴ基板１０において、上記交差領域は複数存在する。
　本明細書において、交差領域とは、ゲートラインとソースラインとが交差することによって交差部分に形成される領域をいう。
　本実施形態におけるＴＦＴ基板１０は、当該交差領域にて生じた配線欠陥（短絡、リーク等）を容易に修正することが可能である。
　＜スリット＞
　本実施形態におけるＴＦＴ基板１０は、交差領域の少なくとも１つが、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に分割されている。言い換えれば、本実施形態におけるＴＦＴ基板１０は、スリット５が、ソースライン２の幅方向に上記交差領域を横切っている。本実施形態におけるＴＦＴ基板１０は、スリット５が、上記交差領域を上回る長さで構成されている。
　具体的には、本実施形態におけるＴＦＴ基板１０は、図３の（ａ）・（ｃ）に示すように、１つの交差領域が、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に少なくとも２つに分割されていてもよいし、図３の（ｂ）・（ｄ）に示すように、２つ以上の交差領域が、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に少なくとも２つに分割されていてもよい。
　また、本実施形態におけるＴＦＴ基板１０は、図３の（ａ）・（ｂ）に示すように、複数の交差領域の少なくとも１つが、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に２つに分割されていてもよいし、図３の（ｃ）・（ｄ）に示すように、複数の交差領域の少なくとも１つが、ゲートライン１に設けられたスリット５によってソースライン２の長手方向に３つ以上に分割されていてもよい。
　以下に、スリットの詳細について説明する。
　《スリット》
　本明細書において、スリットとは、ゲートラインに設けられた、切り込み、隙間、細隙、溝穴等のことをいい、ゲートラインにて基板表面に向けて設けられた貫通孔が意図される。
　スリットのサイズは様々なパネル条件によって規定される。ソースラインおよびゲートラインの幅はもちろんだが、配線欠陥を引き起こす要因となる異物（例えば、ゴミ等）のサイズなども考慮される。
　《スリットの幅》
　本実施形態において、ソースラインの長手方向の、スリット５の幅は、１μｍ以上、ゲートラインの幅の３／４以下であることが好ましく、４μｍ以上、ゲートラインの幅の１／２以下であることがより好ましい。
　好ましいスリットの幅の下限値は、配線欠陥を引き起こす要因となる異物（例えば、ゴミ等）の大きさから規定される。近年の大型液晶パネル工場で発生するゴミのサイズは、平均０．２μｍ程度だが、まれに１μｍ程度の場合もある。スリットの幅がゴミのサイズに比べて十分に大きくないと、ゲートラインの分断によって不良領域の切り離しができないことがある。
　一方、好ましいスリットの幅の上限値は、理論的にはゲートラインの幅未満であればよい。なお、スリットを挟むゲートラインの一方を切り離すことによって、その部分のゲートラインの幅が相対的に狭くなることによって、その部分の抵抗値が増大する。また、スリットが存在することによって、ゲートラインの抵抗値が増大する。このような抵抗値の増大を回避するために、スリットの幅は狭ければ狭いほどよい。本発明者らは、このような観点から検討を繰り返して、ゲートライン幅の３／４以下でなくては、パネルの駆動が十分にできないことがあり、ゲートライン幅の１／２以下にした場合には、この影響による表示の問題を視認できないことを確認した。
　《ソースラインの長手方向、幅方向》
　本実施形態において、ソースラインの長手方向とは、ＴＦＴ基板内で信号電圧が流れる方向（図１～図３における横方向）を示す。また、ソースラインの幅方向とは、ソースラインの長手方向に垂直な方向（図１～図３における縦方向）を示す。
　＜予備ライン、第２ソースライン＞
　図２に示すように、本実施形態におけるＴＦＴ基板１０は、予備ライン４が、スリット５を横切るソースライン２に沿って配置されており、ソースライン２が切断された場合に、切断されたソースラインと接続されて第２ソースラインを形成するように構成されていることが好ましい。具体的には、本実施形態におけるＴＦＴ基板１０は、少なくとも上記交差領域において、ソースライン２に沿って、ソースライン２と同じレイヤーに、他の電極線と接続されていない予備ライン４が配置され、予備ライン４がレーザー等によって溶融し得る格子点（予備ライン接続箇所Ｄ）を介して、切断されたソースラインへ接続され、第２ソースラインを形成する。
　第２ソースラインは、上記ソースラインと同様の構成を有し、かつ同様の作用効果を奏する。
　＜その他の部材＞
　本実施形態におけるＴＦＴ基板１０は、ゲートライン１、ソースライン２およびＴＦＴ６以外の他の部材を備えていてもよい。
　（ＩＩ）本実施形態におけるＴＦＴ基板の配線欠陥修正方法
　本実施形態におけるＴＦＴ基板の配線欠陥修正方法は、上記ＴＦＴ基板の、少なくとも２つに分割された上記交差領域のいずれかにおいて配線欠陥が生じた場合に、該配線欠陥を生じた交差領域に存在するゲートラインを切除する工程を包含する。
　また、本実施形態におけるＴＦＴ基板の配線欠陥修正方法は、上記配線欠陥を生じた交差領域に存在するゲートラインを切除することによって上記ソースラインの切断が生じた場合に、上記予備ラインを該ソースラインと接続して第２ソースラインを形成する工程をさらに包含することが好ましい。
　ここで、本実施形態において、配線欠陥を生じた交差領域に存在するゲートラインまたはソースラインを切除する手法(ゲートラインまたはソースラインを切断する手法）としては、レーザー等を用いる、従来公知の手法が挙げられる。
　また、本実施形態において、予備ラインとソースラインとを接続する手法としては、レーザー等を用いる、従来公知の手法が挙げられる。
　（ＩＩＩ）本実施形態におけるＴＦＴ基板の製造方法
　本実施形態におけるＴＦＴ基板１０の製造方法は、スリット５を設けること以外、従来公知であるＴＦＴ基板の製造方法を用いることができる。スリット５を設ける工程は、ゲートライン１を配置工程の前でも後でも同時でもよい。
　スリット５を設ける手法としては、修正後にゲートラインの絶縁が確保できるような手法であれば、公知の方法を利用することができる。単純にスパッタ時にマスクを用いる手法はもちろん、マスクを用いたエッチング、より完全に絶縁を確保するためのリフトオフ、スパッタ時の段差形成等の手法、また、スリット５を設ける箇所の材料が高分子などの有機材料の場合には、選択的な露光処理、イオン注入等が挙げられる。
　一般的には、それぞれのラインのパターン化処理が従来の工程に含まれているので、その際に同時に実行することが工業的には好ましい。
　（ＩＶ）本実施形態におけるＴＦＴ基板の製造装置
　本実施形態におけるＴＦＴ基板１０の製造装置は、スリット５を設けること以外、従来公知であるＴＦＴ基板の製造装置を用いることができる。
　（Ｖ）本実施形態における表示装置の構成
　本実施形態における表示装置は、ＴＦＴ基板１０を備えていること以外は、従来公知である表示装置（液晶表示装置等）の構成を備えていればよい。
　本実施形態における表示装置は、上記ソースラインにデータ信号を供給するソースドライバーを複数有しており、該ソースラインが、該ソースドライバーに対応するように複数に分割されている（ダブルソース構造である）ことが好ましい。
　（ＶＩ）本実施形態におけるＴＦＴ基板の具体例（実施例および比較例）
　以下に、本実施形態におけるＴＦＴ基板の具体例について説明する。ただし、本発明のＴＦＴ基板は、以下の具体例にのみ限定されるものではない。
　〔比較例〕
　図５は、従来例である予備配線（予備ライン）による配線欠陥修正方法を模式化したものである。ここで、ＴＦＴ基板１１０において、ソースライン１０２，１０３とゲートライン（図示しない）との配線欠陥箇所をＥとすると、そのままではこの縦ライン（ソースライン１０２）全てが輝線となる。従来例では、欠陥が生じている画素の上下ソースラインを切断し、該当するソースラインと予備配線１０４とをパネルの上下の接続箇所Ｆで接続する。このことによって、図５において、欠陥より上側は本来の経路で電圧が伝えられ、一方、欠陥より下側には迂回路を通ってパネルの下側から電圧が伝えられる。その結果、欠陥画素の上下の表示は正常に回復する。
　この技術の実施者は、配線欠陥の発生頻度に鑑みて，必要な予備配線１０４を設けることで最低限の予備配線数によってパネル全体の欠陥に対応することができる。
　ところで、表示容量がＨＤから、ＦＨＤ、４Ｋ２Ｋ、８Ｋ４Ｋ（ＳＨＶ）等のように増大してくると、所定のリフレッシュ時間でパネルへの信号書き込みが困難となり、見かけ上のＴＦＴのリフレッシュ時間を増大するために、ダブルソース構造、上下分割構造などが組み込まれることになる。
　本発明は、このような、特に表示容量が大きい液晶表示素子などに適用することができる。
　ここで、上下分割パネルに、上述した予備配線による修正を試みると、図６に示すように、ＴＦＴ基板１２０において、パネルの上下にドライバーが配置され、パネル中央１１９でソースラインが分断されていることから、パネルの下側から修正信号を伝達することができない。その結果、欠陥から下側パネル中央までの間全てが欠陥として残ることになる（図６のＧを参照）。
　なお、ソースラインを２本並列に走らせて一方を切断可能にする、はしご型構造も従来から知られているが、表示容量が増大するにつれて配線エリアによるパネル開口率の低下が大きくなり、輝度（パネル透過率）が大きく低下する。
　本発明は、それらの点に鑑みてなされたもので、パネル内に冗長配線を組み込みつつ、開口率への影響を最小限にするためのものである。
　〔実施例１〕
　図１に、本実施例に用いる基本的な画素構造を示す。丸で囲った画素Ａに対して、ソースライン２およびゲートライン１が接続している。本実施例のＴＦＴ基板１０はダブルソース構造であり、ソースライン２は画素Ａの下側に接続している。ゲートライン１は，ソースライン２と交差している部分で、スリット５によって二股に分かれている。
　本実施例では、図１のＢの部分で短絡（配線欠陥、リーク）が発生した場合、（ソースラインまたはゲートライン、ＳＧ）切断箇所のうち、当該短絡の上下のゲートライン１をレーザーで切断することによって、短絡部のソースライン２とゲートライン１とを分断する。ゲートライン１は、この部位でスリット５によって並列に分けられているので、その一方を切断しても、全体として分断されることがない。
　〔実施例２〕
　図２に、本実施例に用いる基本的な画素構造を示す。丸で囲った画素Ａに対して、ソースライン２およびゲートライン１が接続している。予備ライン４は、２本のソースライン２の間に配置されているが、標準状態ではどの電極にも接続していない。本実施例のＴＦＴ基板１０はダブルソース構造であり、ソースライン２は画素Ａの下側に接続している。ゲートライン１は，ソースライン２と交差している部分で、スリット５によって二股に分かれている。
　本実施例では、図２のＢの部分で短絡（配線欠陥、リーク）が発生した場合の事例を示している。
　配線欠陥となる要因は数多くあるが、最も多い事例は異物の存在である。異物のサイズ・位置は、もとより制御できるものではないから、例えば異物がソースライン２からはみ出してゲートライン１上に大きく乗り出している場合には、ゲートライン１を切断することは難しい。当該短絡の左右のソースライン２が切断された場合、切断によってとぎれたソースライン２は、予備接続点（予備配線（予備ライン）接続箇所）Ｄをレーザーでメルトすることによって予備ライン４と接合し、ソースラインの接続を回復させることができる。
　〔実施例３〕
　図２に示すように、予備ライン４は、ゲートライン１切断時のトラブルでソースライン２も合わせて切断した場合、ソースライン２が細くなってしまった場合等のバックアップ配線として用いることもできる。
　〔実施例のまとめ〕
　配線欠陥のうちゲート・ソース間の短絡は十字に光ることからもっとも重大な欠陥であるが、本実施例１～３の構成によって、表示エリア外に冗長配線をもつことなく、開口率を不要に下げることなく欠陥を修正できる。
　（ＶＩＩ）その他の実施形態
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　また、ＴＦＴ基板、配線修正方法、および表示装置について、以下の形態も本発明の技術的範囲に含まれる。
　交差領域の少なくとも１つが、上記ゲートラインに設けられた２つのスリットによって上記ソースラインの長手方向に３つに分割されていることが好ましい。
　本発明のＴＦＴ基板は、予備ラインが、上記スリットを横切るソースラインが切断された場合に、切断されたソースラインと接続されて第２ソースラインを形成するように、該スリットを横切るソースラインに沿って配置されていることが好ましい。
　ゲートラインを切断することが困難な場合、ゲートラインと接続されている（交差している）ソースラインを切断してしまうことがある。本発明のＴＦＴ基板は、上記構成を有することにより、配線欠陥を生じた交差領域を切除することによってソースラインの切断が生じた場合等に、当該ソースラインを容易に修復することができる。
　また、本発明の配線欠陥修正方法は、上記ＴＦＴ基板の、少なくとも２つに分割された上記交差領域のいずれかにおいて配線欠陥が生じた場合に、該配線欠陥を生じた交差領域に存在するゲートラインを切除する工程を包含することを特徴としている。
　上記ＴＦＴ基板は、ゲートラインにスリットが設けられているので、不具合を生じた箇所のゲートラインを容易に切除することができる。これにより、本発明の配線欠陥修正方法は、ＴＦＴ基板全体の電気接続を保持しつつ、配線欠陥を容易に修正することができる。
　また、本発明の配線欠陥修正方法は、ＴＦＴ基板の、少なくとも２つに分割された上記交差領域のいずれかにおいて配線欠陥が生じた場合に、該配線欠陥を生じた交差領域に存在するゲートラインを切除する工程；および上記配線欠陥を生じた交差領域に存在するゲートラインを切除することによって上記ソースラインの切断が生じた場合に、上記予備ラインを該ソースラインと接続して第２ソースラインを形成する工程を包含することを特徴としている。
　上記ＴＦＴ基板は、ゲートラインにスリットが設けられているので、不具合を生じた箇所のゲートラインを容易に切除することができるとともに、ゲートラインの切除の際に仮にソースラインを切断したとしても、ソースラインに沿って配置された予備ラインを用いてソースラインを容易に修復することができる。これにより、本発明の配線欠陥修正方法は、ソースラインを修復しつつ、配線欠陥を容易に修正することができる。
　また、本発明の表示装置は、上記ＴＦＴ基板を備えていることを特徴としている。また、本発明の表示装置は、上記方法によって修正されたＴＦＴ基板を備えていることを特徴としている。
　これにより、本発明の表示装置は、ＴＦＴ基板に配線欠陥が生じた場合でも、当該ＴＦＴ基板における配線欠陥箇所を容易に修正することができるため、表示装置としての機能を容易に回復させることが可能となり、配線欠陥が発生しかつ表示されることを容易に抑制することができる。
本発明は、液晶ディスプレイ等の分野に利用することができる。
　　１　ゲートライン
　　２　ソースライン
　　４　予備ライン
　　５　スリット
　　６　ＴＦＴ
　１０　ＴＦＴ基板

Claims (7)

  1. 　複数のゲートラインおよび複数のソースラインがマトリックス状に配置され、上記ゲートラインと上記ソースラインとが交差している交差領域の少なくとも１つにＴＦＴが配置されているＴＦＴ基板であって、
    　上記交差領域の少なくとも１つが、上記ゲートラインに設けられたスリットによって上記ソースラインの長手方向に分割されていることを特徴とするＴＦＴ基板。
  2. 　上記スリットの幅は、４μｍ以上であり、上記ゲートラインの幅の１／２以下であることを特徴とする請求項１に記載のＴＦＴ基板。
  3. 　予備ラインが、前記スリットを横切るソースラインが切断された場合に、切断されたソースラインと接続されて第２ソースラインを形成するように、該スリットを横切るソースラインに沿って配置されていることを特徴とする請求項１または２に記載のＴＦＴ基板。
  4. 　ＴＦＴ基板の配線欠陥を修正する方法であって、
    　請求項１～３のいずれか１項に記載のＴＦＴ基板の、少なくとも２つに分割された前記交差領域のいずれかにおいて配線欠陥が生じた場合に、該配線欠陥を生じた交差領域に存在するゲートラインを切除する工程を包含することを特徴とする配線欠陥修正方法。
  5. 　ＴＦＴ基板の配線欠陥を修正する方法であって、
    　請求項３に記載のＴＦＴ基板の、少なくとも２つに分割された前記交差領域のいずれかにおいて配線欠陥が生じた場合に、該配線欠陥を生じた交差領域に存在するゲートラインを切除する工程；および
    　上記配線欠陥を生じた交差領域に存在するゲートラインを切除することによって前記ソースラインの切断が生じた場合に、前記予備ラインを該ソースラインと接続して第２ソースラインを形成する工程
    を包含することを特徴とする配線欠陥修正方法。
  6. 　請求項１～３のいずれか１項に記載のＴＦＴ基板を備えていることを特徴とする表示装置。
  7. 　請求項４または５に記載の方法によって修正されたＴＦＴ基板を備えていることを特徴とする表示装置。
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