JP2014112200A - Ｔｆｔアレイ基板、それを備える液晶パネルおよびｔｆｔアレイ基板の製造方法 - Google Patents

Abstract

【課題】製造工程中にソース配線と画素電極がショートして点欠陥などの不具合が発生することを防止し、品質低下および製造歩留まりの低下を防止することを目的とする。
【解決手段】絶縁性基板１上にゲート配線３とソース配線２とが第１の絶縁膜８を介してマトリクス状に配置されている。また、ソース配線２の下層にはソース配線２に沿ってシリコン膜５が形成されている。断面形状において、ソース配線２の端面２１と、下層のシリコン膜５の端面５１とが揃った状態に形成する。よって、平面視において、ソース配線２およびシリコン膜５のそれぞれの端面（両方の端面）が重なる位置であって、ソース配線２とシリコン膜５の幅が一致するように形成される。
【選択図】 図４

Description

この発明は、液晶パネルに形成された液晶を駆動するスイッチング素子であるＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ 以下、ＴＦＴと称する）アレイ基板、該ＴＦＴアレイ基板を備える液晶パネル、およびＴＦＴアレイ基板の製造方法に関する。

近年、液晶パネル等を用いた表示装置はその軽量、薄型、低消費電力等の影響でテレビ、カーナビ、コンピュータを始めとして多くの分野で利用されている。特に液晶パネルの表示品質への要求は年々大きくなり、高コントラスト化・広視野角化の液晶パネルの駆動方式を採用する傾向が主流となってきた。

中でもＩＰＳ（インプレーンスイッチング：Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ 以下、ＩＰＳと称する）駆動方式は上記品質に長けており、採用する液晶メーカーも増えつつある。

一般的なＩＰＳ駆動方式の液晶パネルは、互いに対向する一対の基板を有し、基板間がスペーサによって一定に保持されており、その基板間は液晶分子が満たされている。一方の基板はゲート配線、ソース配線でマトリクス状に形成された領域内に配置される画素電極と、両配線の交差部にＴＦＴを形成したアクティブマトリクス型のＴＦＴアレイ基板であり、同じ基板上に対向電極が形成されている。また、画素電極および対向電極間において蓄えられた電荷により、液晶分子の駆動を制御している。

対向する他方の基板はカラーフィルタ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ、以下ＣＦと称する）を備える対向基板であり、液晶分子のドメイン領域を遮蔽するブラックマトリクス、色材層、有機膜層、柱スペーサが形成されており、導電膜は通常形成されていない。ＩＰＳ駆動方式は、このように同じ基板（ＴＦＴアレイ基板）上に画素電極と対向電極を形成し、両基板に対して平行方向に電界を発生させて液晶分子を横方向に動かして広視野角化を実現している。

ＩＰＳ駆動方式を更に進化させた駆動方式としてＦＦＳ（フリンジフィールドスイッチング：Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ 以下、ＦＦＳと称する）方式の開発がなされている。ＩＰＳ駆動方式の液晶パネルとの相違点は、画素電極と対向電極間に絶縁膜を介して異なる層に形成し、電圧印加時に基板平面方向により水平な方向に電界を発生させ、更なる高コントラスト化・広視野角化を実現させている。

ＦＦＳ駆動方式は、上記のように画素電極と対向電極間が絶縁膜を介して異なる層に形成されているため、各電極をパターンニングにより形成させる際、マスク数が増加し高コスト化してしまう。このため少しでもマスク数を軽減させるため、ソース配線と画素電極間の絶縁膜を無くし、ソース配線と画素電極を同層に形成する方法が用いられる場合がある。

特開２０１１−１０７６７８号公報（第８頁、第６図）

特許文献１に開示されたＦＦＳ駆動方式の液晶表示装置では、データライン（ソース配線）と画素電極を同じ層に形成する場合、両者が接することがないよう一定の距離をもって形成されている。しかしながら、データラインと画素電極形成時に異物等が混入し、データライン、画素電極のパターン残等による不良が、ある確率で発生することは生産上避けられない。このようなパターン残が発生すると、データラインと画素電極間でショートし、液晶パネル駆動時に表示画面の種類によって、単色カラー画面（全黒画面含む）や中間調表示画面にてドッド状の欠陥すなわち点欠陥が発生する。

特にクロストーク（隣の画素に対する信号の漏れ電流）の不具合を確認する、クロストーク検査画面において、上記の不具合が発生した場合、周囲より明るい点欠陥が発生するため、品質低下や歩留まりの低下を招く結果となってしまい、歩留まり低下による不良化や輝点有りＢ級品となる場合がある。

また、液晶パネルの表示検査を比較的安価な設備で実施できるソース配線やゲート配線を一括駆動にする簡易検査では、本不具合を発見することが困難であり、実装後の検査において発見された場合、それまでの実装部材が無駄になってしまう。

また、パターン残をレーザー等にてリペアする方法も考えられるが、欠陥を発見するための設備やリペア装置の投資が必要であり、さらにリペア工程が増加し、生産負荷が拡大する。また、リペア残が飛散することで液晶パネルに不具合が起こるという問題も発生する。

本発明は上記のような課題を解決するためになされたもので、ソース配線および画素電極等を同層に形成する液晶パネルにおいて、製造工程中にソース配線と画素電極がショートして点欠陥などの不具合が発生することを防止し、品質低下および製造歩留まりの低下を防止することを目的とする。

本発明のＴＦＴアレイ基板は、絶縁性基板上にゲート配線およびソース配線によりマトリクス状に形成される画素領域に配置された画素電極と、ゲート配線およびソース配線の交差部に配置されるスイッチング素子と、絶縁膜を介して画素電極の上層に形成された対向電極と、が備えられたフリンジフィールド方式のＴＦＴアレイ基板において、ソース配線および画素電極は、透明導電材料を含んで同層で形成され、かつソース配線と対向する下層にシリコン膜が形成されており、ソース配線およびシリコン膜のそれぞれの幅が一致するよう端面が重なる位置に形成されていることを特徴とする。

本発明のＴＦＴアレイ基板によれば、画素電極およびソース配線が製造工程中にショートして点欠陥不良を発生させることを防止し、品質低下および製造歩留まりの低下を防止することができる。

本発明に係る液晶パネルを構成するＴＦＴアレイ基板上の画素の構成を示す平面図である。 図１のＴＦＴアレイ基板に対向基板を配置した液晶パネルの状態における、Ａ-Ａ断面図である。 本発明に係るＴＦＴアレイ基板の１画素を示す平面図 図３のＢ-Ｂ断面図である。

実施の形態１．
以下、本発明のＦＦＳ駆動方式に用いられるＴＦＴアレイ基板および液晶パネルの実施の形態を図面に基づいて説明する。各図において同一の符号を付されたものは、実質的に同様の構成要素を示す。

図１は本発明の液晶パネルを構成するＴＦＴアレイ基板の平面図、図２は図１のＴＦＴアレイ基板に対向基板を配置した液晶パネルの状態における、Ａ-Ａ断面図である。図３は、ＴＦＴアレイ基板の１画素を示す平面図、図４は図３のＢ-Ｂ断面図である。

図１または図２に示すとおり、本発明のＦＦＳ駆動方式の液晶パネルは、互いに対向する１対の基板を有し、その基板間には液晶分子３０が満たされている。１対の基板のうち、一方の基板であるＴＦＴアレイ基板１００は、絶縁性基板１上にゲート配線３とソース配線２とが第１の絶縁膜８を介してマトリクス状に配置されている。また、ソース配線２の下層にはソース配線２に沿ってシリコン膜５が形成されている。ゲート配線３とソース配線２との交差部において、シリコン膜５およびソース配線２の突起部およびソース配線２と同層で形成されたドレイン電極４が形成され、液晶パネル３００を駆動するスイッチング素子であるＴＦＴ１０が構成されている。また、ゲート配線３およびソース配線２で囲まれた画素領域には、画素電極６を形成している。画素電極６は、ＴＦＴ１０を構成するドレイン電極４と直接接続され、ドレイン電極４を介して電圧が印加される。また、点線で示す開口部７１を除く領域において、第２の絶縁膜９を介して対向電極７が形成されている。開口部７１は、画素領域内およびＴＦＴ１０形成領域に配置される。

なお、これらの配線や電極を構成する導電膜は一般的に透明導電材料であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）の透明電極もしくはＣｒやＡｌ等の金属電極を用いる。なお、対向電極７の上層には、配向膜１１が全面に配置される。配向膜１１は、液晶分子３０を配列させるために設けられ、ポリイミド等で構成されている。

１対の基板のうち、他方の基板である対向基板２００は、絶縁性基板１５上に液晶分子３０のドメイン領域を遮蔽するブラックマトリクス１２、色材層１４、有機膜層１３、スペーサ（図示せず）が形成され、ＴＦＴアレイ基板１００と同様、配向膜１１が全面に配置されている。このように、液晶パネル３００は、ＴＦＴアレイ基板１００と対向基板２００とが重ね合わされて構成されている。本発明の液晶パネル３００は、ＴＦＴ１０に電圧が印加され、画素電極６と対向電極７の２電極が、両基板の平面方向に対し水平な方向に電界を発生させている。画素電極６と対向電極７の２電極は、第２の絶縁膜９を介して２層構造としているので、両電極を同層で形成させるＩＰＳ駆動方式の液晶パネルと比較して、高コントラスト・高視野角・高透過率化が実現できる。ＦＦＳ駆動方式は、通常ＩＰＳ駆動方式と比較してより水平方向に電界を発生させることができるので、液晶分子もより水平方向で駆動ができるため、高コントラストが実現できる。

本発明のＴＦＴアレイ基板１００の製造方法を図１または図２を参照して説明する。図１、図２に示すように、ＴＦＴアレイ基板１００は、絶縁性基板１上にゲート配線３および補助容量配線４１が形成された後、第１の絶縁膜８を介して、ゲート配線３と交差するようにシリコン膜５をパターニングする。次に金属の導電膜をパターニングすることにより、シリコン膜５と重なるようにソース配線２を形成する。また、同時に画素領域に画素電極６を同層で形成する。画素電極６とソース配線２は同層で形成されるため、ソース配線２が、画素電極６とショートしないよう間隔を保った状態、すなわち、接触させないように形成している。なお、ソース配線２、画素電極６の材料である金属の導電膜は、透明導電材料であるＩＴＯやＩＺＯ等の透明電極もしくはＣｒやＡｌ等の金属電極を用いる。

なお、ゲート配線３およびソース配線２の交差部には、シリコン膜５およびソース配線２を一部突出させてＴＦＴ１０を形成する。次いで、第２の絶縁膜９が形成され、画素領域に開口部７１を備えた対向電極７を形成する。また、本発明においては、ＴＦＴ１０を形成した領域を除き、ソース配線２上にも対向電極７を形成させており、これによりソース配線２から電圧を遮断させ、ソース配線２から画素領域へ電圧が印加されることを防止している。

図３および図４に示すように、ソース配線２とゲート配線３の交差部すなわちＴＦＴ１０の形成領域を除き、ソース配線２の端面２１および下層のシリコン膜５の端面５１は、端面２１、端面５１が重なる位置となるよう両端面に段差がない状態、いわゆる面一の状態で形成する。すなわち、断面形状において、ソース配線２の端面２１と、下層のシリコン膜５の端面５１とが揃った状態に形成する。よって、平面視において、ソース配線２およびシリコン膜５のそれぞれの端面（両方の端面）が重なる位置であって、ソース配線２とシリコン膜５の幅が一致するように形成される。このとき、ソース配線２のパターニング時に使用するエッチング液がソース配線２の下面２２側より浸入し、シリコン膜５の上面５２より伝って拡散するため、ソース配線２の端面２１を過剰に侵食して、ソース配線２の端面２１のテーパ角が絶縁性基板１の平面方向に対して急な状態に形成される。端面２１のテーパ角は好ましくは、略直角とする。

次に、図２に示すように、第２の絶縁膜９、対向電極７を連続して成膜し、対向電極７を画素領域の一部とＴＦＴ１０形成部を除去して開口部７１をパターニングにより形成する。次いで、配向膜１１を成膜する。次に、アレイ基板１００と対向するよう対向基板２００を基板周囲で貼り合わせ、両基板間には液晶分子３０を満たすことで、液晶パネルが完成する。

図３、４に示すように、上述したとおり、ソース配線２の端面２１と、下層のシリコン膜５の端面５１と（両端面）を揃えてソース配線およびシリコン膜のそれぞれの幅が一致するように形成させ、かつソース配線２の端面２１はテーパ角を絶縁性基板１の平面方向に対して急な状態に形成させる。好ましくは、端面２１は略直角に形成させることが好ましい。なお、本明細書において、略直角とは、略９０度であるが、端面２１の角度は９０°〜１２０°の範囲で設定する。

なお、端面２１の角度は、下限である９０°より小さいとソース配線２上のパターン残が分断されず表示欠陥となってしまう場合があり、上限１２０°より大きいとソース配線２の密着力が悪くなる場合があるため、端面２１の角度は９０°〜１２０°の範囲で設定する。なお、製造方法は、ソース配線２上の写真製版時にレジストとの密着力を上げるために、通常の製造時より温度を高めにする。さらにエッチングの時間を通常より長めに行うことで、ソース配線２の下面２２より下部のエッチングを促進させ前述の角度に形成する。

ソース配線２の端面２１をこのように形成させるため、異物等がパターン形成時に付着し、写真製版工程にて残膜として残ってしまうことがあり、ソース配線２と画素電極６間に画素電極６のパターン残３１が、発生した場合であっても、端面２１に残存することを防止できる。すなわち、図４に示すように、画素電極６のパターン残３１が発生した場合であっても、ソース配線２の端面２１のテーパ角が急な状態、略直角に形成されていており、ソース配線２の端面２１とシリコン膜５の端面５１とが段差がなく、重なる位置に形成されているため、画素電極６のパターン残３１の被覆状態は悪化し、ソース配線２の端面２１近傍で分割された状態３２となる。

ここで、平面視においてソース配線がシリコン膜よりも大きく形成され、シリコン膜をソース配線が覆うよう形成されていると、画素電極６のパターン残３１が発生した場合、画素電極６とソース配線２が画素電極６のパターン残３１により接続（ショート）されることがある。このとき、ショートした部分のソース配線２より、画素電極６に常時電荷が印加されて、輝点欠陥が発生してしまう。

しかしながら、上記説明した通り、本発明の構成によれば、ソース配線２の端面２１はテーパ角が急な状態、略直角に形成されており、ソース配線２の端面２１とシリコン膜５の端面５１とが段差がなく、重なる位置に形成されているため、画素電極６のパターン残３１が分割された状態３２となり、ソース配線２と画素電極６がショートして、輝点欠陥が発生することを防止することができる。よって、通常表示時には正常に表示される。このように製造工程において、ソース配線２と画素電極６がショートすることを防止できるため、品質低下および製造歩留まりの低下を防止することができる。なお、図３または図４において、ソース配線２およびシリコン膜５の紙面右側に画素電極６が形成されている場合を図示し、右側の端面にパターン残３１が発生した場合について、説明してきたが、ソース配線２またはシリコン膜５の紙面左側の端面についても同様に画素電極６のパターン残３１が発生した場合についても同様の効果を奏する。

また、輝点欠陥をレーザー等で照射して画素電極６のパターン残３１を除去するリペア等を実施する必要がないため、工程の削減、およびレーザー照射等のリペアにより、飛散したリペア残が他の部分に付着して発生する表示不良を防止できる。

なお、ソース配線２とゲート配線３とが交差している部分すなわちＴＦＴ１０の形成領域は、ソース配線２の端面２１とシリコン膜５の端面５１とは揃えないように形成し、ソース配線２が過剰に侵食されることを防止している。シリコン膜５の幅を短くするなど、端面２１、端面５１を重なる位置に形成しないことで、ソース配線２がエッチング液により過剰に侵食され、ソース配線２とゲート配線３の交差部でソース配線２の段切れが起こることを防止する。また、ドレイン電極４と画素電極６の重なり領域においても、ドレイン電極４のテーパを垂直にすることで画素電極６が段切れを起こしてしまうことを防止できる。

１ 絶縁性基板、２ ソース配線、３ ゲート配線、４ ドレイン電極、
４１ 補助容量配線、５ シリコン膜、６ 画素電極、７ 対向電極、
８ 第１の絶縁膜、９ 第２の絶縁膜、１０ ＴＦＴ、１１ 配向膜、
１００ ＴＦＴアレイ基板、１５ 絶縁性基板、１２ ブラックマトリクス、
１４ 色材層、１３ 有機膜層、２００ 対向基板、３０ 液晶分子、
３００ 液晶パネル。

Claims (4)

1. 絶縁性基板上にゲート配線およびソース配線によりマトリクス状に形成される画素領域に配置された画素電極と、
   前記ゲート配線および前記ソース配線の交差部に配置されるスイッチング素子と、
   絶縁膜を介して前記画素電極の上層に形成された対向電極と、
   が備えられたフリンジフィールド方式のＴＦＴアレイ基板において、
   前記ソース配線および前記画素電極は、透明導電材料を含んで同層で形成され、かつ前記ソース配線と対向する下層にシリコン膜が形成されており、前記ソース配線および前記シリコン膜のそれぞれの幅が一致するよう端面が重なる位置に形成されていることを特徴とするＴＦＴアレイ基板。
2. 前記ソース配線および前記シリコン膜は、前記ゲート配線および前記ソース配線の交差部を除く領域において、それぞれの幅が一致して形成される請求項１記載のＴＦＴアレイ基板。
3. 請求項１または２に記載のＴＦＴアレイ基板と対向する対向基板を備え、前記ＴＦＴアレイ基板および前記対向基板間に液晶分子を配置した液晶パネル。
4. 絶縁性基板上にゲート配線およびソース配線によりマトリクス状に形成される画素領域に配置された画素電極と、
   前記ゲート配線および前記ソース配線の交差部に配置されるスイッチング素子と、
   絶縁膜を介して前記画素電極の上層に形成された対向電極と、が備えられたフリンジフィールド方式のＴＦＴアレイ基板の製造方法であって、
   前記絶縁性基板上に前記ゲート配線が形成される工程と、
   前記ゲート線とマトリクス状に形成されたシリコン膜を形成する工程と、
   前記シリコン膜上に前記ソース配線が形成されるとともに前記画素領域に前記画素電極が形成される工程と、
   前記絶縁膜を介して前記画素電極の上層に前記対向電極が形成される工程と、を含み、
   前記シリコン膜および前記ソース配線は、それぞれの幅が一致するよう端面が重なる位置に形成されることを特徴とするＴＦＴアレイ基板の製造方法。

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