KR102198795B1 - 리페어 구조를 갖는 표시장치 - Google Patents

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Abstract

본 발명은 표시패널에서 불량 화소가 정상 화소로 동작할 수 있도록 해주는 리페어 구조를 갖는 표시장치에 관한 것으로, 일 측면에서, 본 발명은 화소전극과 동일한 층에 위치하며, 데이터라인과 게이트라인이 중첩하는 제1영역을 제외하며 데이터라인과 일부 중첩되는 제2영역 상에 위치하는 리페어패턴을 포함하는 다수의 화소 영역으로 구성된 표시패널을 포함하는 표시장치를 제공한다.

Description

리페어 구조를 갖는 표시장치{DISPLAY DEVICE WITH REPAIR STRUCTURE}
본 발명은 리페어 구조를 갖는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 다양한 표시장치가 활용되고 있다. 이러한 다양한 표시장치에는, 그에 맞는 표시패널이 포함된다. 한편, 액정표시장치, 유기발광표시장치 등의 표시장치를 위한 표시패널은 화상 표시를 위해 적어도 하나의 트랜지스터를 각 화소에 배치하고 있다.
이러한 표시패널의 각 화소 내 트랜지스터는 많은 공정을 거쳐서 만들어지기 때문에, 공정상 미세한 이물들에 의해 트랜지스터가 정상적으로 동작하지 않아 해당 화소가 휘점화 또는 암점화가 되는 문제점이 발생할 수 있다.
이러한 휘점화 또는 암점화가 된 불량 화소는, 표시패널의 수율과 제작 비용에 매우 심각한 악영향을 끼치게 된다.
따라서, 종래에는, 공정상의 미세한 이물로 인해, 휘점화가 된 불량 화소는 암점화시켜 정상 화소로 동작하지 않도록 하여, 육안으로 인식이 잘 되지 않도록 하는 리페어 처리를 해왔다. 그러나 리페어를 위해 별도의 구조를 트랜지스터 내에 구성할 경우, 리페어를 위한 구조와 트랜지스터 내의 다른 구성 요소 간에 기생 캐패시턴스(capacitance)가 발생하는 문제가 있어왔다.
따라서, 기생 캐패시턴스가 발생하지 않는 리페어 구조를 포함하는 표시장치를 제공하는 것이 필요하다.
이러한 배경에서, 본 발명의 목적은, 게이트라인과 데이터라인 간에 쇼트가 발생할 경우 이를 리페어하는 구조를 가지는 표시장치를 제공하는 데 있다.
또한, 본 발명의 목적은 화소전극이 형성된 층에 리페어패턴을 배치하여 리페어패턴으로 인한 기생 캐패시턴스를 제거하는 데 있다.
또한 본 발명의 목적은 리페어 공정의 정확성 및 안정성을 높이기 위하여 리페어 지점을 나타내는 구조가 포함된 표시장치를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은 화소전극과 동일한 층에 위치하며, 데이터라인과 게이트라인이 중첩하는 제1영역을 제외하며 데이터라인과 일부 중첩되는 제2영역 상에 위치하는 리페어패턴을 포함하는 다수의 화소 영역으로 구성된 표시패널을 포함하는 표시장치를 제공한다.
다른 측면에서, 본 발명은 데이터라인과 연결되며 화소전극과 절연하여 화소전극과 동일한 층에 위치하는 리페어패턴을 포함하는 다수의 화소 영역으로 구성된 표시패널을 포함하는 표시장치를 제공한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리페어패턴을 화소전극층 상에 배치하여 리페어패턴으로 인해 발생하는 기생 캐패시턴스를 감소시키며, 그로 인한 박막 트랜지스터의 출력을 향상시키는 효과가 있다.
또한, 리페어를 위한 용접 지점을 안료층 혹은 보호층의 홀을 통하여 표시할 수 있으므로, 리페어 공정의 정확도를 높이는 효과가 있다.
또한, 리페어패턴은 게이트라인-데이터라인 간의 쇼트가 발생하는 영역과 상이한 층에 배치되므로, 리페어 공정에서 새로이 쇼트가 발생할 가능성을 제거하여 리페어 공정의 안정성을 높이는 효과가 있다.
도 1은 실시예들을 적용하기 위한 표시장치(100)의 시스템을 개략적으로 도시한다.
도 2는 COT 구조에서의 리페어 구조를 도시한다.
도 3은 도 2의 201의 A-B 단면을 도시한다.
도 4는 본 발명의 일 실시예에 의한 리페이 패턴이 형성된 화소 영역을 도시한다.
도 5는 도 4의 402의 A-B의 단면을 도시한다.
도 6은 도 4의 구조에서 게이트라인(410)과 데이터라인(420) 간에 쇼트가 발생한 경우 커팅하는 위치를 도시한다.
도 7은 도 6의 구조에서 데이터라인(420)을 리페어하기 위해 웰딩하는 위치를 도시한다.
도 8은 도 7의 A-B 부분을 절단한 경우를 도시한다.
도 9는 본 발명의 다른 실시예에 의한 리페어패턴이 형성된 화소 영역을 도시한다.
도 10은 본 발명의 또다른 실시예에 의한 리페어패턴 하에는 안료가 형성되지 않도록 하는 구성을 도시한다.
도 11은 도 10의 A-B 영역의 단면을 도시한다.
도 12는 본 발명의 또다른 실시예에 의한 리페어패턴과 데이터라인이 연결되어 있는 구성을 도시한다.
도 13은 도 12의 구성의 단면을 도시한다.
도 14는 본 발명의 다른 실시예에 의한 리페어패턴이 오픈된 형태를 도시한다.
도 15는 본 발명의 다른 실시예에 의한 리페어패턴이 오픈된 형태를 도시한다.
도 16은 본 발명의 일 실시예에 의한 데이터라인과 게이트라인 및 리페어패턴을 도시한다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예들을 적용하기 위한 표시장치(100)의 시스템을 개략적으로 도시한다.
도 1을 참조하면, 실시예들을 적용하기 위한 표시장치(100)는, 다수의 데이터라인(DL1~DLm) 및 다수의 게이트라인(GL1~GLn)이 형성되어 다수의 화소가 정의된 표시패널(110)과, 다수의 데이터라인(DL1~DLm)으로 데이터 전압을 공급하는 데이터 구동부(120)와, 다수의 게이트라인(GL1~GLn)으로 스캔 신호를 공급하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(140) 등을 포함한다.
데이터 구동부(120)는 타이밍 컨트롤러(140)로부터 입력되는 데이터 제어신호(DCS) 및 변환된 영상신호(R'G'B')에 응답하여, 변환된 영상신호(R'G'B')를 계조 값에 대응하는 전압 값인 데이터 신호(아날로그 화소신호 혹은 데이터 전압)로 변환하여 데이터라인에 공급한다.
게이트 구동부(130)는 타이밍 컨트롤러(140)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 게이트라인에 스캔신호(게이트 펄스 또는 스캔펄스, 게이트 온신호)를 순차적으로 공급한다.
이러한 표시장치(100)는, 액정표시장치(LCD) 또는 유기발광표시장치(OLED) 등일 수 있는데, 표시장치(100)의 종류에 관계없이, 표시장치(100)의 각 화소에는 하나 이상의 트랜지스터가 반드시 포함될 수 있다.
한편, 표시장치(100)가 액정표시장치(LCD)인 경우, 표시패널(110)은 액정표시패널로, 트랜지스터, 다층구조의 보호층, 두 장의 기판들과 그 사이에 위치하는 액정층, 배향막, 칼라필터, 블랙매트릭스 및 감광성 물질층 등을 포함할 수 있다.
표시패널(110)이 액정표시패널인 경우, 제 1 기판(하부 기판)은 COT(Color filter On TFT) 구조로 구현될 수 있고, 이 경우에, 블랙매트릭스와 컬러필터는 제 1 기판에 형성될 수도 있다. 여기서 트랜지스터는 반도체층을 포함하고, 반도체층을 보호하기 위한 다층구조의 보호층이 구비될 수 있다.
표시패널(110)이 액정표시패널인 경우, 제조공정에 있어서, 식각공정에 있어 다수의 컨택홀들의 높이(또는 두께)를 낮추어 컨택홀의 크기(size)가 제어될 수 있고, 제조공정 중에 감광성 물질층을 마스크로 사용함으로써, 마스크의 수와 공정의 수가 축소될 수 있다. 또한 제 1 기판(하부 기판)에는 다수의 데이터라인들과 교차되는 다수의 게이트라인들(또는 스캔라인들)의 교차부들에 형성되는 다수의 트랜지스터들, 액정셀들에 데이터전압을 충전시키기 위한 다수의 화소전극, 화소전극에 접속되어 액정셀의 전압을 유지시키기 위한 스토리지 캐패시터(Storage Capacitor) 등을 포함할 수 있다.
표시패널(110)이 액정표시패널인 경우, 제 2 기판(상부 기판)에는 블랙매트릭스, 컬러필터 등을 포함할 수 있으며, 화소(P)들은 데이터라인들과 게이트라인들에 의해 정의된 화소 영역에 형성되어 매트릭스 형태로 배치된다. 화소들 각각의 액정셀은 화소전극에 인가되는 데이터전압과 공통전극에 인가되는 공통전압의 전압차에 따라 인가되는 전계에 의해 구동되어 입사광의 투과량을 조절한다.
표시패널(110)이 액정표시패널인 경우, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching)모드 등 다른 액정 모드로도 구현될 수 있으며, 공통전극은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서는 제 2 기판에 형성될 수 있고, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극과 함께 제 1 기판에 형성될 수 있다.
한편, 게이트라인에서 연결된 게이트와 데이터라인에서 연결되거나 데이터라인과 동일한 층에 위치하는 소스 및 드레인으로 하나의 박막 트랜지스터가 형성되는데, 박막 트랜지스터 근처에 위치하는 게이트라인과 데이터라인이 수직으로 교차하여 위치하게 된다. 이렇게 수직으로 교차한 상태에서 게이트라인과 데이터라인 사이의 절연물질에 데미지가 발생하여 게이트라인과 데이터라인이 연결되는 경우 쇼트가 발생하며 이는 인접한 화소 영역에까지 영향을 미친다. 따라서 이러한 쇼트 문제를 해결하기 위해 리페어 구조를 필요로 한다.
도 2는 COT 구조에서의 리페어 구조를 도시한다.
201은 게이트라인이 형성되는 게이트층(210), 데이터라인이 형성되는 소스/드레인층(220), 그리고 화소전극층(230)의 구조를 보여준다. 도면에 미도시되었으나, 게이트층(210)과 소스/드레인층(220) 사이에 보호층이 형성되며, 소스/드레인층(220)과 화소전극층(230) 사이에도 절연을 위한 보호층이 형성될 수 있다. 보호층의 실시예로 패시베이션층, 안료층, 패시베이션층 등이 위치하며, 단일층 또는 다중층 구조가 될 수 있다.
게이트라인과 박막트랜지스터(280)의 게이트와 연결되며, 데이터라인은 박막 트랜지스터(280)의 소스 또는 드레인과 연결된다. 따라서, 게이트라인과 데이터라인은 박막트랜지스터(280)의 영역 혹은 박막트랜지스터(280)의 인접한 영역에서 중첩될 수 있다. 데이터라인이 형성되는 소스/드레인층(220)과 게이트라인이 형성되는 게이트층(210)의 중첩되는 영역은 290과 같이 리페어 구조를 가지고 있다. 291은 구동을 위한 라인이고, 292 및 293은 리페어를 위해 추가된 라인이다. 291 에서 데이터라인(220)과 게이트라인(210)이 쇼트가 발생할 경우 291 부분을 데이터라인(220)에서 분리시켜도 데이터라인(220)의 신호가 제대로 박막 트랜지스터 혹은 다른 화소 영역으로 인가될 수 있도록 292 및 293이 리페어 기능을 제공한다. 리페어 구조는 소스/드레인층(220), 즉 데이터라인이 양갈래로 형성된 패턴을 일 실시예로 하는데, 291, 292, 293과 같이 소스/드레인층(220)은 세 영역 중 어느 한 곳을 제거하여도 정상적으로 동작하는 리페어 구조이다. 한편, 291, 292, 293은 모두 게이트층(210), 즉 게이트라인과 쇼트(short)가 발생할 수 있는 영역이다.
202 및 203은 설명의 편의를 위하여 201에서 화소전극층(230)을 도시하지 않고 게이트층(210)과 소스/드레인층(220)만을 도시한 구조이다. IPS 구조에서 화소전극층(230)은 공통전극(Vcom)층과 동일한 층으로, 공정 과정에서 화소전극과 공통 전극을 하나의 메탈로 형성할 수 있다.
201의 290이 리페어를 위한 구조이며, 여기에서 게이트층(210)과 소스/드레인층(220)이 중첩되는 영역 중 291 영역에서 쇼트(short)가 발생할 수 있다. 이 경우 291의 양측의 소스/드레인층(220)을 절단하면 203과 되며, 앞서 290의 리페어 구조로 인해 소스/드레인(220)은 정상적인 동작을 수행한다.
보다 상세히 살펴보면, 소스/드레인층(220)을 완성한 후, 쇼트가 발생된 패턴(오픈된 지점)의 위치를 찾아가 해당 화소에 대해 리페어를 수행한다. 즉, GDS(Gate-Drain-short)가 발생한 부위를 정의하고, 해당 부위(292)의 데이터라인을 레이어 커팅(Layer Cutting)하면 리페어가 완료한다.
한편, 도 2와 같이 리페어를 위한 소스/드레인층(220)의 패턴(292, 293)이 게이트층(210)과 다수 지점에서 오버랩되며 캐패시턴스(Capacitance)를 발생시키며 이는 출력에 불리하다. 즉, 리페어를 위해 형성한 구조 자체가 게이트층(210)과 소스/드레인층(220)간 중첩되는 크로스(Cross)영역을 증가 시켜 GDS로 인한 불량 가능성이 증가한다.
도 3은 도 2의 201의 A-B 단면을 도시한다. 게이트층(210)과 소스/드레인층(220)간에 패시베이션층(215)이 위치하며, 소스/드레인층(220)과 화소전극층(230) 사이에도 안료층(222) 및 패시베이션층(225)이 위치한다. 한편 게이트층(210)과 소스/드레인층(220)간의 거리는 d이며, 여기서 캐패시턴스(C)는 아래 수학식 1에 제시된 바와 같이 거리 d에 반비례한다. 따라서, d가 작을수록 게이트층(210)과 소스/드레인층(220)간의 캐패시턴스는 높아진다. 물론 d가 작을수록 게이트층(210)과 소스/드레인층(220)간의 쇼트가 발생할 확률도 높아진다.
[수학식 1]
Figure 112014111408228-pat00001
도 2와 같은 리페어 구조는 불량을 발생시키는 메커니즘과 이를 해결하는 메커니즘이 동일한 메탈을 대상으로 하고 있어서, 리페어를 위한 구조이지만, 불량 발생 확률이 증가할 수 있다. 또한, 캐패시턴스 발생은 메탈 간 유전체가 존재할 경우 반드시 발생하며, 게이트층(210)과 소스/드레인층(220)간의 패시베이션(215)은 대략 2000~6000Å의 낮은 두께를 가지고 있기 때문에 수학식 1에서 살펴본 바와 같이 높은 캐패시턴스가 발생할 수 있다.
이하, 본 발명에서는 게이트라인과 데이트라인 간에 쇼트가 발생할 경우 이를 리페어하는 리페어패턴을 제시한다. 또한, 본 발명에서는 리페어 대상을 소스/드레인층과 화소전극층으로 구성하여 캐패시턴스를 줄일 수 있다.
도 4는 본 발명의 일 실시예에 의한 리페이 패턴이 형성된 화소 영역을 도시한다. 도 4의 401은 리페어패턴이 형성된 구성을 보여준다. 425는 데이터라인(420)에 연결되거나 혹은 데이터라인(420)과 동일한 층에 위치하는 소스 및 드레인과 게이트라인(410)에 연결된 게이트로 구성된 박막 트랜지스터의 영역을 지시한다. 428은 게이트라인(410)과 데이터라인(420)이 중첩되는 영역을 지시한다. 428에서 게이트라인(410)과 데이터라인(420) 간에 쇼트가 발생할 수 있다.
402는 401 상에 화소전극 및 리페어패턴이 형성된 도면이다. 리페어패턴(440)은 401에서 428로 지시되는 영역을 노출시키는 홀(445)을 포함하며, 화소전극(430)과 동일한 층에서 화소전극(430)과 같은 물질로 형성된다. 리페어패턴(440)은 428로 지시되는 영역에서 쇼트가 발생할 경우, 데이터라인(420)을 박막 트랜지스터 영역(425)의 소스 또는 드레인과 연결하기 위한 구조이다.
도 4에서 428 영역을 노출시키기 위한 형태의 실시예로 홀과 같은 폐곡선을 제시하고 있으나, 본 발명이 이에 한정되지 않으며, 428 영역을 노출시키는 어떠한 형태의 리페어패턴도 가능하다. 예를 들어, 중심부가 홀이 형성된 도넛 형태 이외에도 428영역을 노출시키는 곡선 혹은 곡선형의 도형 혹은 꺾인 선 형상의 도형 역시 리페어패턴의 실시예가 될 수 있다.
도 5는 도 4의 402의 A-B의 단면을 도시한다. 게이트라인(410) 상에 제1보호층(415)이 위치하며, 그 위에 데이터라인(420)이 절연하여 위치한다. 그리고 데이터라인(420) 상에는 안료층(421) 및 제2보호층(422)가 위치한다. 제1보호층(415) 및 제2보호층(422)는 패시베이션층을 일 실시예로 한다. 데이터라인(420)이 형성된 층과 리페어패턴(440) 사이의 간격은 d'으로 앞서 도 3의 d보다 크다. 따라서, 캐패시턴스가 발생하지 않거나, 혹은 도 2 및 도 3의 경우보다 낮은 캐패시턴스가 발생한다. 앞서 도 3의 경우 패시베이션(215)의 두께로 인해 캐패시턴스를 결정하는 거리 d의 값이 2000~6000Å였으나, 도 5와 같이 두 개의 층(421 및 422)로 인한 두께 d'는 30000~33000Å로 최소 5배, 최대 16배의 차이가 발생하여 리페어패턴과 데이터라인 사이에 발생가능한 캐패시턴스를 크게 낮출 수 있다. 즉, 리페어패턴으로 인한 기생 캐패시턴스를 줄여 박막 트랜지스터의 출력을 향상할 수 있다.
도 6은 도 4의 구조에서 게이트라인(410)과 데이터라인(420) 간에 쇼트가 발생한 경우 커팅하는 위치를 도시한다.
앞서 도 4에서는 홀(445)에 대응되는 영역(428)에서 게이트라인(410)과 데이터라인(420)이 중첩되어 위치하는데, 제1보호층(415)에서 게이트라인(410)과 데이터라인(420)이 절연하지 못하고 쇼트가 발생할 수 있다. 이 경우 쇼트가 발생한 부분을 박막 트랜지스터 영역과 분리시키기 위해, 601의 491 및 492 부분을 절단한다. 이 경우 게이트라인(410)은 그대로이지만, 데이터라인(420)은 절단된다. 리페어패턴(440)에 홀(445)가 위치하므로, 홀(445)를 통하여 데이터라인(420)을 절단할 수 있다. 절단된 부분을 확대하면 602와 같다.
도 7은 도 6의 구조에서 데이터라인(420)을 리페어하기 위해 웰딩하는 위치를 도시한다.
앞서 도 6과 같은 구조에서 602와 같이 데이터라인(420)을 절단하면 게이트라인(410)과 데이터라인(420)의 쇼트 문제는 해결되지만 데이터라인(420)의 신호가 다른 화소 영역으로 전달되지 못한다. 이를 해결하기 위하여, 앞서 살펴본 리페어패턴(440)과 데이터라인(420)을 연결한다. 연결은 도 7의 461 및 462의 영역에서 용접(welding)하여 데이터라인(420)이 리페어패턴(440)에 연결된다.
정리하면, 리페어패턴(440)은 데이터라인(420)과 연결되고, 화소전극과 절연한 상태가 된다. 그리고 리페어가 일어나기 전에 데이터라인(420)과 연결되었던 쇼팅부(쇼팅이 발생한 부분, 628)는 더 이상 데이터라인(420)과 연결되어 있지 않는다. 따라서 쇼팅부(628)에 게이트라인(410)의 스캔 신호가 인가되어도 데이터라인(420)에 영향을 미치지 않으며, 인접한 화소의 동작에도 영향을 미치지 않는다. 또한, 리페어패턴(440)이 데이터라인(420)과 연결되므로 데이터라인(420)의 신호가 화소들에게 정상적으로 인가된다.
도 8은 도 7의 A-B 부분을 절단한 경우를 도시한다. 495는 게이트라인(410)과 데이터라인(420)이 쇼트됨을 보여준다. 쇼팅된 데이터라인(420)은 쇼팅부(628)이며, 더 이상 데이터라인(420)의 신호가 인가되지 않는다. 즉, 도 6에서 지시된 커팅 영역인 491 및 492 부분에서 데이터라인(420)이 절단됨을 알 수 있다. 용접을 위한 영역인 461 및 462에서 리페어패턴(440)이 데이터라인(420)과 연결되므로 데이터라인(420)의 신호가 인접한 화소에 인가될 수 있다.
도 9는 본 발명의 다른 실시예에 의한 리페어패턴이 형성된 화소 영역을 도시한다. 도 4와 달리, 리페어패턴(440)과 화소전극(430) 사이에 연결패턴(910)이 위치한다. 데이터라인(420)과 게이트라인(410) 사이에 쇼트가 발생하지 않으면 리페어패턴(440)은 화소전극(430)에 연결되거나, 또는 화소전극과 같은 층에 형성되는 공통전극과 연결될 수 있다. 그리고 불량이 발생할 경우 연결패턴을 절단하고, 쇼팅된 데이터라인을 절단하며, 각 절단선은 991, 491, 492가 된다. 그리고, 리페어패턴과 데이터라인을 연결하기 위해 리페어패턴(440)과 데이터라인(420)이 중첩되는 두 영역에서 용접 공정을 적용함은 앞서 살펴보았다. 연결패턴이 절단된 경우를 확대하면 905와 같다. 920에서 지시되는 영역에서 910의 연결패턴이 절단되어 있다.
도 9의 리페어패턴패턴은 화소전극이 아닌 공통전극과도 연결될 수 있다. IPS 구조에서 화소전극과 공통전극은 동일한 물질로 동일한 층에 형성되며, 이 과정에서 리페어패턴은 화소전극 혹은 공통전극 중 어느 하나와 연결되어 형성될 수 있다. 리페어패턴을 공통전극 또는 화소전극과 연결시킬 경우 리페어가 발생하기 전에는 공통전극의 신호 또는 화소전극의 신호를 전달하는 기능을 제공하므로, 리페어패턴이 리페어가 되지 않을 경우에도 별도의 신호가 인가되는 특성을 유지한다.
즉, 쇼트가 발생하면, 도 6 내지 도 8에서 살펴본 바와 같이 리페어 과정이 일어나며, 또한 연결패턴(910) 역시 절단되어 리페어패턴(440)을 화소전극(430)과 절연시킨다. 991은 연결패턴(910)을 절단하는 위치를 보여준다.
도 10은 본 발명의 또다른 실시예에 의한 리페어패턴 하에는 안료가 형성되지 않도록 하는 구성을 도시한다. 안료가 형성되어 있지 않으므로, 리페어 공정을 시행함에 있어서 용접할 공간을 쉽게 파악할 수 있다.
도 4와 구조가 동일하며, 리페어패턴(440)과 데이터라인(420)이 중첩되는 영역에 1011 및 1012과 같이 안료층이 형성되어 있지 않아 리페어 공정을 진행하는 과정에서 카메라에서 리페어패턴(440) 상의 용접 지점을 정확히 인식할 수 있다. 즉, 리페어를 위한 지점을 정확하기 파악할 수 있으며, 리페어 과정에서 별도의 쇼트가 발생할 가능성을 제거하므로 안정적인 리페어 구조를 제공한다.
도 11은 도 10의 A-B 영역의 단면을 도시한다. 1101은 앞서 1011 및 1012에서 안료층(1110)이 형성되어 있지 않은 상태를 보여준다. 1102는 1101의 구조에서 데이터라인(420)과 게이트라인(410) 사이에 쇼트가 발생한 경우, 리페어된 상태를 보여준다. 1192와 같이 쇼트가 발생한 데이터라인(420)은 절단되어 있다. 즉, 리페어가 일어나기 전에 데이터라인(420)과 연결되었던 쇼팅부(628)는 더 이상 데이터라인(420)과 연결되어 있지 않는다. 따라서 쇼팅부(628)에 게이트라인(410)의 스캔 신호가 인가되어도 데이터라인(420)에 영향을 미치지 않으며, 인접한 화소의 동작에도 영향을 미치지 않는다. 그리고, 안료가 형성되지 않은 영역(1011, 1012)에서 용접이 이루어져 리페어패턴(440)과 데이터라인(420)이 연결된다.
도 12는 본 발명의 또다른 실시예에 의한 리페어패턴과 데이터라인이 연결되어 있는 구성을 도시한다. 리페어패턴(1340)은 데이터라인(420)과 연결되어 있다. 데이터라인(420)과 게이트라인(410) 상에 쇼트가 발생하지 않으면 리페어패턴(1340)은 데이터라인(420)과 연결된 상태를 유지한다. 리페어패턴(1340)과 데이터라인(420)은 1351 및 1352의 홀을 통하여 연결된 상태를 유지한다.
도 13은 도 12의 구성의 단면을 도시한다. 1301은 리페어 공정을 적용하기 전의 구성이다. 앞서 설명한 바와 같이 리페어패턴(1340)은 데이터라인(420)과 연결되어 있다. 1302는 리페어 공정을 적용한 후의 구성이다. 데이터라인(420)에서 1392와 같이 게이트라인(410)과 쇼트가 발생하면 491, 492 부분이 절단된다.
도 12와 같이 리페어 공정의 유무와 관계없이 리페어패턴(1340)을 데이터라인(420)과 연결시키면, 리페어 공정에서 별도의 용접 작업을 진행할 필요 없이 데이터라인(420)만 절단할 수 있으므로, 리페어 공정을 단순화시킬 수 있다. 즉, 안료층(1310)과 보호층(1320)에 마스크 등을 이용하여 홀(1351, 1352)을 생성하고, 이후 화소전극층을 증착하며 리페어패턴이 홀(1351, 1352)을 통하여 데이터라인(420)과 연결되며 이후 리페어가 필요할 경우 1302와 같이 절단 공정만을 진행하여 리페어 공정을 줄일 수 있다.
지금까지 살펴본 본 발명의 실시예를 정리하면 게이트라인과 데이터라인의 중첩되는 영역에서 발생하는 쇼트를 리페어하기 위한 리페어패턴을 게이트라인층 또는 데이터라인층에 형성하지 않고, 데이터라인층과 화소전극층으로 변경한다. 이를 위해, 최상위층의 화소전극층에서 리페어를 위한 패턴을 설계할 수 있으며, 일 실시예에 의하면 리페어패턴은 화소전극과 플로팅되도록 설계할 수 있고, 다른 실시예에 의하면, 도 9와 같이 리페어패턴을 화소전극과 연결되도록 설계할 수 있다. 리페어패턴을 화소전극층에 형성하므로, 리페어패턴과 데이터라인 사이의 거리를 증가시켜 불필요한 캐패시턴스의 발생을 막을 수 있다. 또한, 데이터라인층과 화소전극층의 거리가 증가하여 리페어패턴으로 인해 발생하는 쇼트 문제를 해결할 수 있다. 리페어패턴은 게이트라인과 데이터라인 간의 쇼트가 발생할 경우, 데이터라인을 레이저 커팅할 수 있도록 해당 중첩 공간을 홀로 비워두는 구성을 일 실시예로 한다. 물론, 반드시 홀의 형태가 아니라 일부가 개방된 형태가 될 수 있다.
도 14는 본 발명의 다른 실시예에 의한 리페어패턴이 오픈된 형태를 도시한다. 앞서 리페어패턴은 게이트라인과 데이터라인 간의 중첩되는 영역 상에 홀이 형성되어 있었다. 그러나, 본 발명이 반드시 홀에 한정되는 것은 아니며, 도 14의 구성과 같이 리페어패턴(1440)은 도 4의 리페어패턴(440)과 달리, 좌측 상향이 오픈되어 열린 곡선(개곡선)의 형태로 구성될 수도 있다.
도 15는 본 발명의 다른 실시예에 의한 리페어패턴이 오픈된 형태를 도시한다. 리페어패턴(1540)은 도 4의 리페어패턴(440)과 달리, 좌측이 모두 오픈된 역"C"형상의 곡선(개곡선) 형태로 구성될 수도 있다. 이외에도 리페어패턴의 다양한 실시예를 살펴보면, 도 16과 같다.
도 16은 본 발명의 일 실시예에 의한 데이터라인과 게이트라인 및 리페어패턴을 도시한다.
1601은 리페어패턴(1640a)가 데이터라인(1620a) 및 게이트라인(1610a)이 중첩되는 영역에 위치하지 않으며 꺾인 선의 형태인 실시예를 보여준다. 1602은 리페어패턴(1640b)가 데이터라인(1620b) 및 게이트라인(1610b)이 중첩되는 영역에 위치하지 않으며 직선의 형태인 실시예를 보여준다. 반면 데이터라인(1620b)이 꺾인 선의 형태임을 알 수 있다.
리페어패턴이 게이트라인과 데이터라인 간의 중첩되는 영역을 비워두고 형성되므로, 리페어 공정시 절단이 용이하게 이루어지도록 한다. 또한, 리페어 지점을 확인할 수 있도록, 다양한 형태로 리페어패턴을 형성할 수 있다.
또한, 리페어패턴은 데이터라인과 중첩되도록 형성되어야 리페어를 위한 용접이 가능하다. 따라서, 리페어패턴은 두 지점에서 데이터라인과 중첩되는 형태이다.
전술한 리페어패턴의 구성을 적용할 경우, 게이트라인과 데이터라인 간의 쇼트가 발생할 경우 해당 영역에서 데이터라인을 절단하고, 리페어패턴을 이용하여 데이터라인을 다시 연결하는 리페어 공정을 진행할 수 있다. 이 과정에서 리페어패턴과 데이터라인을 연결하기 위한 용접 공정과, 데이터라인을 쇼팅된 부분과 절연시키는 커팅 공정이 추가로 포함될 수 있다. 또한, 미리 리페어패턴과 데이터라인을 연결시킨 리페어패턴을 형성하고, 이후 쇼팅이 발생할 경우 데이터라인을 쇼팅된 부분과 절연시키는 커팅 공정만을 적용할 수 있다. 이는 도 12 및 도 13에서 살펴보았다.
이하, 본 발명의 실시예에서는 불량이 발생하는 영역, 예를 들어 데이터라인과 게이트라인이 중첩(cross)하는 영역에만 리페어패턴을 배치한다. 리페어패턴은 화소전극층과 동일한 층에, 화소전극층과 동일한 물질(ITO, IGZO, IZO 등)을 이용하여 형성할 수 있다. 리페어패턴이 화소전극층에 형성되므로, 쇼트가 발생하는 게이트라인-데이터라인과 별도의 영역에 형성된다. 따라서, 쇼트를 해결하는 영역과 쇼트가 발생하는 영역이 분리되어 있어 불량 가능성을 낮출 수 있다. 또한, 리페어패턴과 데이터라인 사이의 거리로 인하여 리페어패턴으로 인해 발생하는 캐패시턴스가 줄어든다. 또한, 리페어패턴에서 리페어를 용이하게 수행하기 위해 안료층(421) 또는 보호층(422) 상에 미리 홀을 형성하여 커팅 또는 용접 공정을 수행시 카메라로 해당 지점을 정확하게 인식할 수 있다. 그 결과 리페어 공정의 정확성을 높일 수 있다.
본 발명을 적용할 경우, 게이트 신호를 전달하는 게이트라인과 데이터 신호를 전달하는 데이터 신호가 중첩되는 영역에서 쇼트가 발생할 경우 이를 리페어하기 위해 화소전극층에 리페어패턴을 형성한다. 소스-드레인이 형성되는 층(데이터 라인 층)과 화소전극 사이에 보호층(패시베이션 층)과 안료층이 위치하며 데이터 라인이 형성된 층과 화소전극이 형성된 층 사이의 거리가 게이트라인과 데이터라인 사이의 층간 거리보다 높으므로 기생 캐패시턴스를 제거할 수 있다. 리페어패턴은 쇼트가 발생하여 커팅을 진행할 영역을 비워둘 수 있다. 이는 앞서 살펴본 홀의 형태이거나 리페어패턴 자체가 폐곡선 또는 개곡선 등 다양한 형태를 가질 수 있다.
또한, 쇼팅된 부분을 커팅한 후, 다시 리페어패턴과 데이터라인을 연결시키기 위해 쇼팅 발생과 무관하게 리페어패턴과 데이터라인을 연결할 수 있다. 이를 위해, 보호층과 안료층에 홀을 생성하여 데이터라인과 리페어패턴을 연결할 수 있는데, 일 실시예로 홀이 생성된 영역에 CVD 증착 과정을 통하여 데이터라인과 리페어패턴을 연결할 수 있다. 한편, 리페어 패턴은 플로팅되거나 또는 Vcom 신호가 들어오도록 설계할 수 있다.
본 발명에 의하면, 표시패널(110)에서 데이터라인과 게이트라인 사이에 쇼트가 발생할 경우 이를 리페어하는 리페어패턴을 갖는 표시장치(100)를 제공하는 효과가 있다.
본 발명을 적용할 경우, 리페어패턴이 포함된 화소 영역으로 구성된 표시패널을 제공한다. 리페어패턴은 리페어 공정 없이 출하된 표시패널/표시장치의 화소 영역은 화소전극과 동일한 층에 위치하며, 데이터라인과 게이트라인이 중첩하는 제1영역을 제외하며 데이터라인과 일부 중첩되는 제2영역 상에 위치하는 리페어패턴을 포함한다. 한편 리페어 공정이 진행된 화소 영역을 살펴보면, 데이터라인과 동일한 층에서 소스 또는 드레인과 절연하여 위치하는 쇼팅부와, 데이터라인과 연결되며 상기 화소전극과 절연하여 상기 화소전극과 동일한 층에 위치하는 리페어패턴이 위치한다. 표시패널에 따라 일부 화소 영역에는 리페어 공정 처리를 거친 리페어패턴이 존재하며, 또다른 화소 영역에는 리페어 공정 처리 없는 리페어패턴이 존재한다.
리페어패턴에 연결패턴이 존재할 경우, 리페어 공정을 거친 후에는 연결패턴이 절단된 형태로 존재한다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러
440, 1440, 1540, 1640a, 1640b: 리페어패턴

Claims (10)

  1. 게이트라인과 연결된 게이트와 상기 게이트라인과 절연하여 위치하는 데이터라인에 연결되거나 상기 데이터라인과 동일한 층에 위치하는 소스 및 드레인으로 구성된 박막 트랜지스터와,
    상기 소스 또는 드레인에 연결된 화소전극과,
    상기 화소전극과 동일한 층에 위치하며, 상기 데이터라인과 상기 게이트라인이 중첩하는 제1영역을 제외하며 상기 데이터라인과 일부 중첩되는 제2영역 상에 위치하는 리페어패턴, 및 상기 리페어패턴과 상기 화소전극을 연결하거나, 상기 리페어 패턴과 상기 화소전극과 동일한 층에 형성된 공통전극을 연결하는 연결패턴을 포함하는 다수의 화소 영역으로 구성된 표시패널;
    상기 데이터라인으로 데이터 전압을 공급하는 데이터 구동부; 및
    상기 게이트라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하고,
    상기 데이터라인과 상기 게이트라인이 중첩하는 제1영역에서, 상기 데이터라인과 상기 게이트라인이 쇼트된 경우 상기 연결패턴은 절단된 표시장치.
  2. 제1항에 있어서,
    상기 리페어패턴은 상기 데이터라인과 상기 게이트라인이 중첩하는 제1영역에 위치하지 않으며 꺽인 선 형태인 표시장치.
  3. 제1항에 있어서,
    상기 게이트라인과 상기 데이터라인 사이에 제1보호층이 위치하며,
    상기 데이터라인과 상기 리페어패턴 사이에 안료층 및 제2보호층이 위치하며,
    상기 제1보호층의 두께보다 상기 제2보호층 및 상기 안료층의 두께가 큰 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서,
    상기 리페어패턴 하의 안료층에 홀이 위치하는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서,
    상기 홀은 상기 데이터라인을 노출시키며;
    상기 리페어패턴은 상기 홀을 통하여 상기 데이터라인과 연결된 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서,
    상기 리페어패턴은 상기 제1영역을 둘러싼 폐곡선의 형태이거나 또는 상기 제2영역에서 개곡선으로 위치하는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 리페어패턴은 상기 제2영역 상에서 상기 데이터라인과 중첩되는 것을 특징으로 하는 표시장치.
  8. 게이트라인과 연결된 게이트와 상기 게이트라인과 절연하여 위치하는 데이터라인에 연결되거나 상기 데이터라인과 동일한 층에 위치하는 소스 및 드레인으로 구성된 박막 트랜지스터와,
    상기 소스 또는 드레인에 연결된 화소전극과,
    상기 데이터라인과 동일한 층에서 상기 소스 또는 드레인과 절연하여 위치하는 쇼팅부와,
    상기 데이터라인과 연결되며 상기 화소전극과 절연하여 상기 화소전극과 동일한 층에 위치하는 리페어패턴, 및 상기 리페어패턴과 상기 화소전극 사이에 위치하는 절단된 연결패턴을 포함하는 다수의 화소 영역으로 구성된 표시패널;
    상기 데이터라인으로 데이터 전압을 공급하는 데이터 구동부; 및
    상기 게이트라인으로 스캔 신호를 공급하는 게이트 구동부를 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 리페어패턴은 상기 데이터라인과 상기 게이트라인이 중첩하는 제1영역에 위치하지 않으며 꺽인 선 형태인 표시장치.
  10. 제8항에 있어서,
    상기 게이트라인과 상기 데이터라인 사이에 제1보호층이 위치하며,
    상기 데이터라인과 상기 리페어패턴 사이에 안료층 및 제2보호층이 위치하며,
    상기 리페어패턴 하의 안료층 및 상기 제2보호층에 홀이 위치하며,
    상기 리페어패턴은 상기 홀을 통하여 상기 데이터라인과 연결된 것을 특징으로 하는 표시장치.

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US20090102998A1 (en) * 2007-10-18 2009-04-23 Hannstar Display Corporation Display apparatus and repair method thereof

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