WO2013175926A1 - 回路基板及び表示装置 - Google Patents

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WO2013175926A1
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了基 伊藤
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シャープ株式会社
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Definitions

  • the present invention relates to a circuit board and a display device. More specifically, for example, the present invention relates to a circuit board and a display device that are particularly preferably used as components of a display device having a dual gate structure.
  • Circuit boards are widely used in active matrix display devices such as liquid crystal display devices and EL (Electro Luminescence) display devices.
  • active matrix display devices such as liquid crystal display devices and EL (Electro Luminescence) display devices.
  • a circuit board used in a conventional liquid crystal display device for example, a thin film transistor (TFT) is provided at each intersection of a plurality of scanning signal lines and a plurality of data signal lines arranged to cross the substrate. ) Elements are provided, and an image signal is appropriately transmitted to each pixel (electrode) portion connected to the TFT element by the switching function of the TFT element.
  • TFT thin film transistor
  • an island-shaped gate disconnection repairing conductive layer used for repairing a disconnection of a gate interconnect is provided, and a plurality of gate interconnects provided on the substrate and the gate interconnect A first insulating layer provided on the substrate, a plurality of source wirings provided so as to intersect the gate wiring via the first insulating layer, and the gate wiring via the first insulating layer
  • Display device comprising a pixel electrode connected to quenching device is disclosed (for example, see Patent Document 1.).
  • a plurality of scanning lines formed from the first conductive film and a plurality of signal lines formed from the second conductive film are adjacent to each other on the transparent insulating substrate.
  • the light shielding film has a predetermined region located near both ends along the signal line.
  • a thin film transistor array is disclosed that protrudes toward the signal line and forms a correction overlap portion through the signal line and a gate insulating film (for example, a special-purpose thin film transistor array). Document 2 reference.).
  • liquid crystal display device in which the disconnected wiring is electrically connected, the connection between the circuit and the panel terminal electrode is facilitated, and the yield of the connection is improved (see, for example, Patent Documents 3 to 5). ).
  • JP 2004-054069 A JP 2000-250436 A Japanese Patent Laid-Open No. 2-157828 JP-A-9-1193930 JP-A-5-265045
  • Patent Document 1 discloses that a repair wiring (disconnection repairing conductive layer) is disposed on a scanning signal line via an insulating layer, thereby enabling correction even if a disconnection occurs.
  • Patent Document 1 discloses that repair wiring is arranged anywhere on a scanning signal line (gate wiring [Gate]) / source wiring (Source) / auxiliary capacitance wiring (Cs) to enable correction.
  • the repair wiring is arranged on the scanning signal line, the capacity of the scanning signal line is increased, the signal delay degree is increased, and the consumption is increased even when correction is not performed.
  • the electric power increased. Therefore, there is room for improvement in that it is difficult to drive properly in small display devices that require low power consumption, large display devices in which the charging rate of each pixel is severe, and models with high resolution. It was.
  • the pixel in the corrected portion has a large capacitance between the adjacent scanning signal line and the pixel electrode, and a parasitic capacitance difference is generated from a normal pixel that has not been corrected. When the capacitance between the scanning signal line and the pixel electrode is increased, there is a demerit that a difference is generated in the held potential, a luminance difference is generated in a halftone, and display quality is deteriorated.
  • the corrected picture element is easily displayed in a halftone with different display.
  • increasing the capacity increases the signal delay, leading to insufficient charging of each pixel (decrease in the liquid crystal applied voltage), and it is easy to visually recognize halftone unevenness especially at low temperatures.
  • the delay becomes large, the color tone at both ends of the screen changes and is visually recognized in a large / high definition model.
  • the repair wiring in the corrected pixel, the repair wiring to which the same signal as the scanning signal line is input is close to the pixel electrode. Accordingly, the capacitance between the scanning signal line and the pixel electrode is increased. For this reason, in the halftone display, a change in luminance is visually recognized due to a write arrival potential difference due to a load (capacitance) at the pixel electrode corresponding to the corrected portion. Further, even if the capacitance of each scanning signal line is compared, only the corrected scanning signal line has a different capacitance from the others, so that a luminance change is likely to occur for one line based on the signal delay.
  • the present invention has been made in view of the above-described situation, and a pattern film is arranged in a manner that can sufficiently reduce the increase in capacity, and sufficiently suppresses deterioration in display quality based on signal delay, and is shielded by the pattern film. It is an object of the present invention to provide a circuit board and a display device that sufficiently shields a missing portion of a member.
  • the present inventor has disclosed a circuit board and a display device in which the increase in capacity is sufficiently reduced, the deterioration in display quality based on signal delay is sufficiently suppressed, and the generation of a light-transmitting portion due to a loss of a light shielding member is sufficiently reduced.
  • attention was paid to providing a pattern film between two wirings in a circuit board in which two wirings are arranged between pixels. Further, by providing a pattern film between two wirings arranged between pixels, a decrease in aperture ratio is sufficiently suppressed, a capacity increase is sufficiently reduced, and a translucent portion is generated due to a loss of a light shielding member. Has been found to be sufficiently reduced. It has been found that pixel defects can be suitably corrected.
  • repair wiring when repair wiring is used as a measure against disconnection of a scanning signal line, if the wiring is arranged on the scanning signal via an insulating film, the capacity increases and signal delay is likely to occur. On the other hand, if the repair wiring is arranged so as not to overlap the scanning signal line so as not to increase the capacitance, the repair wiring is arranged in the opening, so that the aperture ratio is lowered.
  • the present inventor has found that the pattern film described above has a plurality of protrusions on at least one side, the plurality of protrusions have an overlapping portion with the first wiring, and at least 1
  • the pattern film described above has a plurality of protrusions on at least one side, the plurality of protrusions have an overlapping portion with the first wiring, and at least 1
  • the portion between adjacent scanning signal lines is a portion that does not contribute to the aperture ratio, it has been found that there is no demerit that lowers the aperture ratio, and it is conceived that the above problem can be solved brilliantly.
  • the present invention has been achieved.
  • the presence / absence of the signal delay problem was evaluated as “present” both before and after the correction in the conventional structure.
  • the present invention is evaluated as “almost nothing” both before and after the correction. Note that only the overlapping protrusions for laser correction cross the scanning signal line, so that there is a possibility of being affected by a delay rather than a structure in which no repair wiring is arranged.
  • the main portion (not the protrusion but the linear portion along the two adjacent wirings) is usually arranged several ⁇ m away from the two adjacent wirings, so that it is on the scanning signal line. Compared with the structure in which the repair wiring is arranged, the influence of the delay is reduced to a negligible level.
  • the difference between the present invention and the prior art is that, for example, in a dual gate structure, a pattern film (excluding a melt connection portion) is disposed between adjacent scanning signal lines.
  • a pattern film excluding a melt connection portion
  • the repair wiring as described in Patent Document 1 is different from the form of superimposing in a wide area of the signal line, so that adverse effects due to an increase in parasitic capacitance are suppressed.
  • the adjacent scanning signal lines are portions that do not contribute to the aperture ratio, there is no demerit that lowers the aperture ratio.
  • the pattern film has a plurality of protruding portions on at least one side, the plurality of protruding portions have overlapping portions with the first wiring, and at least one overlapping portion is overlapped via an insulating film.
  • the pattern film exhibiting such an effect can be suitably functioned as a repair wiring.
  • the medium size has often adopted a dual gate structure in order to reduce the cost.
  • the dual gate structure in addition to an increase in the number of scanning signal lines, thinning is required to improve the aperture ratio, and the occurrence rate of disconnection increases as a trade-off.
  • the normal repair wiring arrangement as described in the above-mentioned patent document is adopted, since there is a repair wiring that overlaps in a wide area on the signal line, the signal delay increases as the capacity increases, which adversely affects the display quality.
  • the above-mentioned disadvantages are eliminated in the present invention.
  • a gap is usually provided between the scanning signal lines and the scanning signal lines so as not to reduce the yield.
  • the gap is approximately 10 ⁇ m.
  • the scanning signal line width is often designed to be about 5 ⁇ m, but there is no problem even if the repair wiring has a high possibility of disconnection beyond the scanning signal line, but the line width of 5 ⁇ m is equivalent to the scanning signal wiring. Even if the repair wiring is provided, the repair wiring and the scanning signal line can be separated by 2.5 ⁇ m, so that the aperture ratio does not decrease.
  • the present invention is a circuit board used for a display device in which an image is formed using pixels, and the circuit board includes a plurality of first wirings and a plurality of second wirings intersecting the first wirings.
  • a plurality of pixel electrodes electrically connected to a drain electrode of the thin film transistor element, and a pattern film; and the plurality of first wirings when the substrate main surface is viewed in plan view
  • two pixels extend along each other between the pixels
  • the pattern film has a linear portion along the first wiring between the two first wirings extending from each other.
  • the plurality of first wirings are usually provided in the same layer. The same applies to the plurality of second wirings.
  • the plurality of first wirings only need to extend at least two between the pixel columns or between the pixel rows.
  • at least two first wirings are arranged between pixel columns or between pixel rows every other pixel column or every other pixel row, and the first wiring is not arranged between other pixel columns or pixel rows.
  • the crossing includes, for example, a form that is substantially orthogonal.
  • the first wiring only needs to extend along each other between the pixels when the main surface of the substrate is viewed in plan, but preferably the two extend along each other between the pixels.
  • the fact that at least two of the pixels extend along each other may be partially doubled, but it is preferable that two separate wirings are provided adjacent to each other.
  • a dual gate structure is one preferred form. Due to the dual gate structure, the number of gate lines is doubled and the number of source lines is halved. As a result, the number of gate drivers is doubled and the number of source drivers is halved. Since the source driver is more expensive than the gate driver, the entire driver is inexpensive.
  • a reference material having a structure in which two source wirings are adjacent to each other for example, Japanese Patent Laid-Open No. 10-197894.
  • the structure is used in an X-ray sensor or the like.
  • the present invention can be applied to a structure in which two wirings are adjacent to each other along with each other, and is not limited to a mode in which a pattern film is disposed between two scanning signal lines, but also other sources such as two source wirings.
  • the present invention is equally applicable to a configuration in which two wirings are arranged between each pixel column or each pixel row.
  • the scanning signal line width is usually designed to be about 5 ⁇ m, but repair wiring that does not affect the quality even if the wire breaks is more. Can be designed slim. That is, the repair wiring design can be designed with 5 ⁇ m or less. For example, if the distance is 8 ⁇ m, the disconnection probability is very low. If the distance between the scanning signal lines is 10 ⁇ m, the distance between the repair wiring and the scanning signal line is 1 ⁇ m. On the other hand, if it is 3 ⁇ m or less, the disconnection rate is increased, and therefore 3 to 8 ⁇ m is preferable as the upper and lower limits.
  • the circuit board of the present invention includes, for example, a plurality of gate wirings and a plurality of data wirings on a substrate, a thin film transistor in which a gate electrode is connected to the gate wiring and a source electrode is connected to the source wiring, and the thin film transistor And a pixel electrode connected to the drain electrode or the drain lead wiring.
  • the first wiring is a gate wiring and the second wiring is a source wiring.
  • the driving of the thin film transistor is controlled by the current (gate signal) flowing through the gate wiring, and the current flowing through the data signal line when the thin film transistor is in the ON state (
  • the drive control of the pixel electrode can be performed by the data signal.
  • the circuit board further includes an insulating film, and one of the pattern film and the first wiring has a plurality of protrusions in at least one of the linear portions in the width direction, and the plurality of protrusions are It is preferable that the pattern film and an overlapping portion that overlaps the other of the first wirings with an insulating film interposed therebetween.
  • the first wiring may be at least one of the two first wirings described above. According to the circuit board, when the first wiring is disconnected in the manufacturing process of the circuit board, the pattern film having the protruding portion or the first wiring having the protruding portion is used to disconnect and separate the first wiring. By forming a detour path that electrically connects the two portions of the wiring, the first wiring can be repaired.
  • the aperture ratio can be prevented from decreasing by arranging the pattern film while two wirings are provided between the pixels.
  • the circuit board of the present invention can repair the wiring when the pattern film or the first wiring has the protruding portion, for example, when used for a panel substrate of a liquid crystal display device, the liquid crystal This can contribute to improvement in the yield of the display device.
  • a gate insulating film, a protective film for a thin film transistor, or the like can be used as the insulating film for insulating the overlapping portion of the wiring structure.
  • the thickness of the insulating film is not particularly limited, but is preferably 5000 mm or less in order to easily conduct the overlapping portion of the wiring structure by laser irradiation or the like.
  • the pattern film has a plurality of protrusions in both the width directions of the linear portions, and the plurality of protrusions overlap with both of the two first wirings via an insulating film. Having a superimposed portion.
  • the width direction of the linear portion usually refers to a direction (short direction) that is not the longitudinal direction.
  • the width direction of the linear portion of the pattern film is usually also the width direction of the first wiring.
  • membrane is an overlapping part which overlaps with 1st wiring.
  • Each of the two first wirings has a plurality of protrusions on the pattern film side in the width direction of the linear portion, and the plurality of protrusions are overlapped with the pattern film via an insulating film. It is also preferable to have an overlapping portion. In addition, as long as the effect of the present invention is exhibited, not all the overlapping portions are overlapped via the insulating film, but the plurality of protruding portions are overlapping portions with the pattern film or the first wiring. It is preferable that substantially all of these are overlapped via an insulating film.
  • the thin film transistor element generally has a gate electrode connected to a gate wiring and a source electrode connected to a data signal line.
  • the circuit board is usually also referred to as an active matrix substrate.
  • Each member such as a wiring, a pattern film, a thin film transistor element, and an insulating film is usually disposed on a transparent substrate such as a glass substrate.
  • the pattern film is preferably provided in the same layer as the second wiring, for example. Thereby, it is not necessary to form a new insulating film in order to form the pattern film, and the circuit board of the present invention can be manufactured more easily.
  • the circuit board further has a storage capacitor wiring, and the storage capacitor wiring and the protruding portion overlap when the main surface of the substrate is viewed in plan.
  • circuit board and the display device of the present invention are not particularly limited as long as such components are included as essential components, and may or may not include other components. .
  • the wiring structure or the connection electrode for correction is preferably provided in a layer including a signal line (for example, a layer including a source wiring).
  • the “layer including the source wiring” means a layer in which the source wiring of the circuit board having a multilayer structure is formed.
  • the pattern film and the source wiring are provided in the same layer. In this case, the pattern film and the source wiring are formed in the same process. More preferably, the pattern film is formed by the same conductive material and the same process as the source wiring and the source electrode of the thin film transistor element in order to shorten the manufacturing process and reduce the manufacturing cost.
  • the storage capacitor wiring is preferably formed in the same process using the same conductive material as the gate wiring and the gate electrode. It is preferable to form the same conductive material as the wiring and the drain lead wiring in the same process.
  • the pattern film is preferably made of a material containing at least one selected from the group consisting of Al, Cr, Ta, Ti, W, Mo, and Cu.
  • the pattern film (repair wiring) is formed of a material containing these refractory metals, it can be easily and compared with a transparent conductive film such as ITO when performing melt processing with a laser or the like.
  • the pattern film and the first wiring can be reliably conducted.
  • the signal lines (gate wiring, source wiring), gate electrode and drain lead wiring are made of titanium (Ti), chromium (Cr), aluminum (Al), molybdenum (Mo), tantalum (Ta), tungsten (W ), Metal films such as copper (Cu), alloy films thereof, and laminated films thereof.
  • Examples of a method for forming the signal line, the gate electrode, and the drain lead wiring include a method in which the above-described material is formed by a sputtering method or the like, and then a pattern is formed by a photoetching method or the like.
  • Examples of the material of the source electrode and the drain electrode include n + amorphous silicon doped with phosphorus or the like.
  • Examples of a method for forming the source electrode and the drain electrode include a method in which the above-described material is formed by a plasma CVD method or the like and then separated from the source and the drain by a dry etching method or the like.
  • the gate wiring and the gate electrode, the source wiring and the drain lead wiring, and the source electrode and the drain electrode must be formed of the same material and in the same process. Is preferred.
  • the thickness of the signal line, the gate electrode, and the drain lead wiring is not particularly limited, but the lower limit is preferably about 1000 mm and the upper limit is about 3000 mm, and the thickness of the source electrode and the drain electrode is preferably about 500 mm. .
  • Examples of the material of the pixel electrode include transparent conductive materials such as ITO, IZO, tin oxide, and zinc oxide.
  • Examples of the method for forming the pixel electrode include a method in which the above-described material is formed by a sputtering method or the like and then a pattern is formed by a photoetching method or the like.
  • Examples of the shape of the pixel electrode include a rectangular shape.
  • the thickness of the pixel electrode is not particularly limited, but it is preferable that the lower limit is about 1000 mm and the upper limit is about 2000 mm.
  • the pixel electrode and the drain electrode or drain lead wiring are preferably connected by a contact hole or the like formed in the interlayer insulating film.
  • Preferred embodiments of the active matrix substrate of the present invention include, for example, (1) substrate, (2) gate wiring, gate electrode and auxiliary capacitance wiring, (3) (gate) insulating film, and (4) high resistance semiconductor layer from the lower layer. (5) Source wiring, source electrode, drain electrode, drain lead wiring and auxiliary capacitor upper electrode (6) Interlayer insulating film (including contact hole), (7) Pixel electrode stacked in order.
  • the thin film transistor element in the circuit board of the present invention preferably contains an oxide semiconductor.
  • the present invention is also a display device including the circuit board of the present invention.
  • the display device of the present invention when a pixel defect occurs in a circuit board manufacturing process, the correction can be easily and reliably performed. Therefore, the pixel defect is sufficiently reduced to obtain a high display quality. And can be manufactured with a high yield.
  • Such a liquid crystal display device of the present invention can be suitably used for large liquid crystal TVs and the like that are particularly required to suppress the occurrence of point defects.
  • Examples of the display device of the present invention include a liquid crystal display device, an EL (Electro Luminescence) display device, and the like.
  • a liquid crystal display device is preferable.
  • the present invention further relates to a pixel defect correcting method for correcting a pixel defect generated in the circuit board of the present invention, wherein the pixel defect correcting method for the circuit board includes conducting the disconnected first wiring through the pattern film. It is also a pixel defect correction method that makes the potential substantially the same. Furthermore, it is preferable that the conduction step is performed by melting at least two portions of a region where the pattern film and the first wiring overlap with each other by laser irradiation.
  • the pixel defect correcting method for a circuit board according to the present invention preferably includes a step of separating the pattern film conducted with the first wiring from other pattern films.
  • the present invention is also a circuit board manufacturing method including a step of correcting a pixel defect by the pixel defect correction method for a circuit board of the present invention.
  • the present invention is also a method of manufacturing a display device including a step of manufacturing a circuit board by the pixel defect correcting method for a circuit board of the present invention.
  • the pattern film is arranged in such a manner that the increase in capacity can be sufficiently reduced, and the deterioration of display quality based on the signal delay is sufficiently suppressed, and the defective portion of the light shielding member is sufficiently prevented by the pattern film. Can be shielded from light.
  • FIG. 3 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-1.
  • FIG. 2 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 1 taken along line AB.
  • 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-2.
  • FIG. FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-3.
  • 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-4.
  • FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board in Example 1-5.
  • FIG. 1-5 is a schematic plan view illustrating a configuration of a pixel on a circuit board in Example 1-5.
  • FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 2-1.
  • FIG. FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board in Example 2-2.
  • FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 3-1.
  • FIG. 10 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 9 taken along line CD.
  • FIG. 6 is a schematic plan view illustrating a configuration of a pixel on a circuit board in Example 3-2.
  • FIG. 11 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 3-3.
  • FIG. 11 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 3-4.
  • FIG. 10 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-1.
  • FIG. 22 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-2.
  • FIG. 11 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-3. It is a plane schematic diagram which shows the structure of the pixel of the circuit board of Example 4-4.
  • FIG. 11 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 5-1.
  • FIG. 10 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 6-1.
  • FIG. 10 is a schematic plan view illustrating a configuration of a pixel on a circuit board in Example 6-2. It is a cross-sectional schematic diagram of a liquid crystal display device showing how incident light from a black light is reflected by a black matrix and enters a metal channel. It is a plane schematic diagram which shows the pixel of the circuit board with which an active matrix liquid crystal display device is equipped. It is a plane schematic diagram which shows the pixel of a delta arrangement
  • 10 is a schematic plan view illustrating a configuration of a pixel of a circuit board according to a modification example of Example 1-1.
  • 10 is a schematic plan view illustrating a configuration of a pixel on a circuit board of Comparative Example 1.
  • FIG. FIG. 27 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 26 taken along line EF.
  • a pixel may be a picture element (sub-pixel) unless otherwise specified.
  • the circuit substrate (first substrate) of this embodiment is also referred to as a TFT substrate or an array substrate because it includes a thin film transistor element (TFT).
  • the circuit board is an active matrix substrate.
  • the pattern film or the like is provided in the same layer as the other members means that the pattern film and the other members are on the liquid crystal layer side and / or on the opposite side of the liquid crystal layer side. In this case, it is in contact with a common member (for example, an insulating layer, a liquid crystal layer, or the like).
  • a common member for example, an insulating layer, a liquid crystal layer, or the like.
  • the reference numbers are the same members, even if the values of the hundreds and thousands are different, unless the values of the first and tens are the same unless otherwise stated. Indicates. In the drawing, a part of the characteristic part of each embodiment is shown surrounded by a broken line.
  • Embodiment 1 A pattern film is arranged on a source wiring layer (each pixel)]
  • a pattern film also referred to as a repair wiring
  • the basic configuration of the liquid crystal display device of Embodiment 1 is a display having a TFT substrate (active matrix substrate) which is a circuit substrate, a color filter substrate (counter substrate), and a display medium (liquid crystal) sandwiched between the two substrates. Device.
  • TFT substrate active matrix substrate
  • counter substrate counter substrate
  • display medium liquid crystal
  • TN Transmission Nematic
  • MVA Multi-Domain Vertical Alignment
  • IPS In-Plane Switching
  • FFS Frringe Field Switching
  • TBA Transverse Bend Alignment
  • the present invention can also be suitably applied to a PSA (Polymer Sustained Alignment) technique, a photo-alignment technique, and a multi-pixel structure.
  • a configuration in which each pixel electrode (sub-pixel electrode) is individually driven and controlled by an individual TFT is called a multi-pixel structure.
  • the pixel shape is not limited, and may be a vertically long picture element, a horizontally long pixel, or a delta arrangement as shown in the figure.
  • a pattern film as a repair wiring is arranged in a source layer between adjacent gate wirings.
  • the pattern film is disposed between the pixel electrodes and between the gate wirings (when the light shielding member is missing, there is an advantage of having a light shielding effect).
  • a pattern film can be formed with a layer (manufacturing process) constituting a conventional TFT. For this reason, a process for forming a new layer (photolithographic process) is not necessary, and the process does not increase. Also, a new mask is not necessary and the cost does not increase. Furthermore, in the configuration of the first embodiment, protruding portions are provided above and below the linear portion of the pattern film, and both the upper and lower gate wirings can be corrected. As described above, it is preferable that the protrusions are provided above and below the linear portions of the pattern film. However, if a plurality of similar protrusions are provided on either one of the linear portions of the pattern film, The effect can be demonstrated. Furthermore, in Embodiment 1, the influence of the electric field of the gate wiring on the pixel can be reduced. Thereby, the change in pixel potential due to the electric field of the gate wiring is reduced, and the desired color can be displayed.
  • Example 1-1 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-1.
  • FIG. 2 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 1 taken along line AB.
  • Example 1-1 has a structure in which correction protrusions are provided at two locations above and below the pattern film 28 (locations surrounded by broken lines in FIG. 1).
  • the example 1-1 has the smallest capacitance (because the pattern film covers the gate wirings (signal lines) 22a and 22b only in the corrected portion).
  • the pattern film 28 has a plurality of protrusions in both the width directions of the linear portions, and the plurality of protrusions are connected to both of the two first wirings. It has an overlapping portion that is overlapped via the first insulating film 31.
  • the thickness of the first insulating film 31 is preferably 3000 mm or more. Moreover, regarding the upper limit value, it is preferably 5000 mm or less.
  • the pixel electrode 21 is formed of a transparent conductive film such as ITO (Indium / Tin / Oxide), IZO (Indium / Zinc / Oxide), tin oxide, or zinc oxide.
  • a transparent conductive film such as ITO (Indium / Tin / Oxide), IZO (Indium / Zinc / Oxide), tin oxide, or zinc oxide.
  • the material of the insulating film such as the first insulating film 31 include acrylic resin, silicon nitride, and silicon oxide.
  • the pattern film 28 can be formed by the same material and the same process as the source wiring (data signal line) 23 for the purpose of simplifying the manufacturing process and reducing the manufacturing cost. However, it may not be formed of the same material and the same process as the source wiring 23.
  • Example 1-2 is a schematic plan view illustrating a configuration of a pixel on the circuit board according to the embodiment 1-2.
  • Example 1-2 has a structure in which two or more correction protrusions are provided above and below the pattern film 128 (below the Cs light shielding portion). This is a countermeasure against a black matrix (BM) pinhole and a gate electric field (the effect is relatively small in the first embodiment). In addition, the capacitance between the pixel electrodes can be reduced (the effect is small).
  • BM black matrix
  • the pattern film 128 can shield light from a portion that is desired to be shielded as a display device (a portion where no pixel electrode or light shielding film is disposed). Further, part of the pixel electrodes (location where the storage capacitor wiring light-shielding layer is disposed) can also be shielded to suppress pinholes. These effects are also the same in Examples 1-3 and 1-4 described later.
  • FIG. 4 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-3. It has a structure in which two or more correction protrusions are provided above and below the pattern film 228 [under the Cs light-shielding portion / to the storage capacitor wiring (auxiliary electrode portion) Cs] (being effective against BM pinhole / gate electric field [in effect] (This is also a measure against the capacitance between pixel electrodes [effective]).
  • a third protrusion is disposed between the pixel electrodes.
  • FIG. 5 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 1-4.
  • the third protrusion of the part surrounded by the broken line is arranged between the pixel electrodes having the storage capacitor wiring Cs and overlaps the auxiliary electrode part.
  • the extended portion of the storage capacitor wiring Cs and the protruding portion of the pattern film are overlapped as in Example 1-4, when the correction is performed, the extended portion of the storage capacitor wiring Cs and the protruding portion of the pattern film are provided. It is preferable to cut the protruding portion of the pattern film, which corresponds to the portion overlapped with the portion, at the base (for example, the location indicated by CUT1 or CUT2 shown in FIG. 5). The cut location may be any of the two locations CUT1 and CUT2.
  • the gate wiring is repeatedly high potential Vgh or low potential Vgl, and the Cs potential of the storage capacitor wiring Cs is fixed in the dot inversion driving, and the Cs potential in the line inversion driving. Repeatedly going up and down.
  • FIG. 6 is a schematic plan view illustrating a configuration of a pixel on the circuit board according to the example 1-5.
  • the tip of the correction protrusion may protrude from the gate wiring as in Example 1-1 / Example 1-2, or may not protrude as in Example 1-5.
  • the correction rate is further improved and correction is easy. If it does not protrude, the capacity decreases, resulting in a panel with less capacity. As a result, low power consumption can be achieved.
  • the pixel electrode to repair wiring is assumed to be about 15 ⁇ m. That is, the distance between the pixel electrode and the gate wiring is usually assumed to be 8 ⁇ m, but the lower limit is preferably 2 ⁇ m and the upper limit is preferably 10 ⁇ m.
  • the gate wiring width is normally assumed to be 5 ⁇ m, but the lower limit is 4 ⁇ m and the upper limit is preferably 10 ⁇ m.
  • the distance between the gate wiring and the repair wiring is normally 2 ⁇ m, but the lower limit is 1 ⁇ m and the upper limit is preferably 5 ⁇ m. The total of these is usually 15 ⁇ m, for example, but the lower limit is 7 ⁇ m and the upper limit is preferably 25 ⁇ m.
  • a gate electrode connected to the gate wiring is provided on a transparent insulating substrate such as glass or plastic.
  • the gate wiring and the gate electrode are made of a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, an alloy film thereof, or a laminated film thereof with a thickness of 1000 to 3000 mm by a sputtering method or the like. Then, a film is formed, and this is formed into a necessary shape by a photoetching method or the like.
  • the pattern film can electrically connect the pattern film and the gate wiring by irradiating the projecting portion with a laser or the like. Therefore, in the active matrix substrate of the present embodiment, even when the wiring is disconnected, the wiring can be repaired by conducting at least two places between the pattern film and the gate wiring.
  • the pattern shape of the pattern film is a quadrangle (quadrangle).
  • the pattern shape of the pattern film 28 is not limited to this, and is a triangle or a semicircle. It may be trapezoidal or the like. That is, it is preferable that the protruding portion of the pattern film 28 is provided so as to overlap the gate wiring through the insulating film, and a region for laser irradiation is secured.
  • a pattern film is disposed between adjacent scanning signals in a dual gate circuit board.
  • the basic configuration of the display device of Embodiment 2 also includes a TFT substrate (active matrix substrate) as a circuit substrate, a color filter substrate (counter substrate), and a display medium (liquid crystal) sandwiched between the two substrates. It is.
  • TFT substrate active matrix substrate
  • color filter substrate counter substrate
  • display medium liquid crystal sandwiched between the two substrates.
  • TN, MVA, IPS, FFS, TBA, PSA photo alignment, multi-pixel.
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • a pattern film is arranged as a source wiring layer between gate wirings.
  • the repair wiring can be formed by a conventional TFT constituent layer (manufacturing process). This eliminates the need for a new layer formation process (photolithography process), and thus does not increase the number of processes. There is no need for a new mask and the cost does not increase. In addition, either the upper or lower gate wiring can be corrected. Further, it is possible to repair all the gate wirings wherever they are disconnected.
  • FIG. 7 is a schematic plan view illustrating a configuration of a pixel on the circuit board according to the embodiment 2-1.
  • a transparent film 529 that is the same film as the pixel electrode 521 (for example, a portion surrounded by a broken line in FIG. 7) is disposed between the pattern films (repair wiring) (measures for complete disconnection of the gate wirings 522a and 522b). During correction, the time and effort required to hit the laser increases, but the increase in capacity is small).
  • the same transparent film 529 as the pixel electrode is provided in the same layer where the pixel electrode is provided, but instead of the same transparent film 529 as the pixel electrode, a material other than the material for forming the pixel electrode is used.
  • a conductive film made of may be provided.
  • FIG. 8 is a schematic plan view illustrating a configuration of a pixel on the circuit board according to the embodiment 2-2.
  • a transparent film 629 that is the same film as the pixel electrode 621 is disposed between the pattern films (repair wiring), and the pattern film and the transparent film are connected in advance via a hole CHpas formed in the insulating film (measures against complete disconnection of the gate wiring) ).
  • the same transparent film 629 as the pixel electrode is provided in the same layer as the pixel electrode.
  • another conductive film may be provided instead of the same transparent film 629 as the pixel electrode. good.
  • Other configurations of the present embodiment are as described in the first embodiment.
  • Embodiment 3 A pattern film is formed with a new layer (Because the pattern film can be arranged across pixels, it can be corrected regardless of where the gate wiring is disconnected)]
  • a new layer different from the layer conventionally provided is provided between adjacent scanning signals, and repair wiring is arranged in that layer.
  • the basic configuration of the display device of Embodiment 3 is a display device having a TFT substrate (active matrix substrate), a color filter substrate (counter substrate), and a display medium (liquid crystal) sandwiched between the two substrates.
  • TFT substrate active matrix substrate
  • a color filter substrate counter substrate
  • liquid crystal liquid crystal
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • a pattern film is arranged between the electrodes of the pixel (there is an advantage of having a light shielding effect). Repair is possible wherever the gate wiring is disconnected. In addition, either the upper or lower gate wiring can be corrected. Furthermore, in the third embodiment, since the number of repair protrusions can be reduced, the capacity of the gate wiring can be reduced.
  • FIG. 9 is a schematic plan view illustrating the configuration of a pixel on a circuit board according to Example 3-1.
  • FIG. 10 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 9 taken along line CD.
  • a repair wiring 728 and a third insulating film 733 are provided as new layers. It is a structure [below the Cs light-shielding portion] in which correction protrusions are provided one by one above and below the pattern film (repair wiring).
  • Example 3-1 has the smallest capacity (since the repair wiring covers the gate wiring only in the corrected portion).
  • FIG. 11 is a schematic plan view illustrating the configuration of a pixel on a circuit board according to Example 3-2.
  • This is a structure in which correction protrusions are provided one by one above and below the pattern film 828.
  • the repair protrusion is disposed between the pixel electrodes and does not overlap with the auxiliary electrode part [under the Cs light shielding part / near Cs].
  • BM pinhole / gate electric field countermeasure [effective]. It is also a measure against the capacitance between pixel electrodes [In effect].
  • a portion to be shielded can be shielded.
  • the influence of the electric field of the gate wiring on the pixel can be reduced.
  • Example 3-3 A similar effect can be achieved in Example 3-3 described later.
  • FIG. 12 is a schematic plan view illustrating the configuration of a pixel on a circuit board according to Example 3-3.
  • This is a structure in which correction protrusions are provided one by one above and below the pattern film 928.
  • the repair protrusion is disposed between the pixel electrodes and overlaps the auxiliary electrode portion [under the Cs light shielding portion / Cs].
  • BM pinhole countermeasure / gate electric field countermeasure [effective]. It is also a measure against pixel electrode capacitance [high effect].
  • the region where the storage capacitor wiring and the protruding portion overlap is preferably 7 ⁇ m 2 or more and 39 ⁇ m 2 or less per region.
  • overlap between Cs and protruding portion refers to the length in the vertical direction of the overlapping region between the protruding portion of the pattern film 928 and the auxiliary capacitance wiring in FIG.
  • the “lateral length (width of the light shielding portion of the Cs portion)” in FIG. 12 refers to the lateral length of the overlapping region between the protruding portion of the pattern film 928 and the auxiliary capacitance wiring.
  • the “electrode-Cs edge” refers to the length of the portion where the pixel electrode and the edge of the storage capacitor line overlap
  • the “pixel electrode gap” refers to the length of the interval between the two pixel electrodes.
  • FIG. 13 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 3-4.
  • the tip of the correction protrusion may protrude from the gate wiring or may not protrude as shown by the portion surrounded by the broken line in FIG.
  • the correction rate can be further improved and correction is easy.
  • capacitance falls, it becomes a panel with less capacity. As a result, low power consumption can be achieved.
  • Other configurations of the present embodiment are as described in the first embodiment.
  • a pattern layer is arranged by providing a new layer different from the layer conventionally provided between adjacent scanning signals.
  • the basic configuration of the display device of Embodiment 4 is a display device having a TFT substrate (active matrix substrate), a color filter substrate (counter substrate), and a display medium (liquid crystal) sandwiched between the two substrates.
  • TFT substrate active matrix substrate
  • color filter substrate counter substrate
  • liquid crystal liquid crystal
  • the pixel shape is not limited, and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement.
  • the pattern film is disposed at a position where the storage capacitor wiring light shielding layer between the electrodes of the pixel is disposed (there is an advantage of having a light shielding effect).
  • FIG. 14 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-1. As shown in the part surrounded by the broken line, the number of upper and lower correction protrusions is halved (1/2). The panel capacity is small when not corrected. Shift the vertical position. Note that the present invention is not limited to a configuration in which one pixel has four protrusions.
  • FIG. 15 is a schematic plan view illustrating the configuration of a pixel on a circuit board according to Example 4-2.
  • the number of upper and lower correction protrusions is halved (1/2).
  • the arrangement of the upper and lower protrusions is not shifted, but may be shifted (in the case of being shifted, the same as in Example 4-1). Less panel capacity when not corrected (upper and lower positions may be the same). Note that the present invention is not limited to a configuration in which one pixel has four protrusions.
  • FIG. 16 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-3.
  • the overlapping portion of the source wiring (data signal line) 1323 and the repair wiring (pattern film) 1328 is halved (see the portion surrounded by a broken line).
  • the cross capacitance between the source wiring 1323 and the repair wiring (pattern film) 1328 can be halved (1/2). If the overlapping portion is shifted in units of two picture elements in the gate wiring direction [shifting two picture elements], the capacity of all signal line lines is the same.
  • the embodiment as in Example 4-3 is particularly preferable in that the capacity of the signal line can be made the same. Note that the present invention is not limited to a configuration in which one pixel has four protrusions.
  • Example 4-4 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 4-4.
  • the cross capacitance of the source wiring (data signal line) 1423 and the repair wiring (pattern film) 1428 is halved. There is no gap in the gate wiring direction. Note that the present invention is not limited to a configuration in which one pixel has four protrusions.
  • Example 4-4 can exhibit the effect that load matching is possible in a circuit board in which the source wiring lead-out wiring is alternately routed in two layers of the gate wiring layer and the source wiring layer. , Can be suitably applied.
  • the sheet wiring of the source wiring is different between the gate wiring layer and the source wiring layer, conventionally, it is necessary to design one of the two layers to be thin in order to eliminate the resistance difference of the leading wiring. For this reason, there is a risk that the thin wiring may be disconnected and the yield may be reduced.
  • this difference can be canceled by the drawing wiring. It is no longer necessary to design the design with care. This has the advantage that the yield of peripheral lead-out wiring is improved.
  • Example 4-1 and Example 4-2 Repair is possible regardless of where the gate wiring is disconnected. In addition, either the upper or lower gate wiring can be corrected. Furthermore, since the number of repair protrusions can be reduced, the capacity can be reduced.
  • Example 4-3 Example 4-4: Both the upper and lower gate lines can be modified. Further, since the number of repair protrusions can be reduced, the capacity can be reduced. In the fourth embodiment, since the load of the source wiring is halved, the power consumption is small, which is particularly advantageous for a small model that requires low power consumption.
  • Example 4-1 The capacity of the panel when not corrected is small.
  • Example 4-2 The capacity of the panel when not corrected is small.
  • Example 4-3 The capacity of the source wiring is reduced. This is an improvement of the embodiment 4-4, and since the position is shifted for each gate wiring, there is no difference in delay in all signal lines.
  • Example 4-4 The capacity of the source wiring is reduced.
  • a repair wiring is formed in a new layer
  • a repair wiring is arranged by providing a new layer different from the layer conventionally provided between the gate wiring and the gate wiring (between adjacent scanning signals).
  • the basic configuration of the display device of Embodiment 5 is a display device having a TFT substrate (active matrix substrate), a color filter substrate (counter substrate), and a display medium (liquid crystal) sandwiched between the two substrates.
  • TFT substrate active matrix substrate
  • a color filter substrate counter substrate
  • liquid crystal liquid crystal
  • the pixel shape is not limited and may be a vertically long picture element, a horizontally long picture element, or a delta arrangement. Further, repair is possible regardless of where the gate wiring is disconnected. It is arranged between the electrodes of the pixel (there is a merit of light shielding effect).
  • FIG. 18 is a schematic plan view illustrating the configuration of a pixel on a circuit board according to Example 5-1.
  • the repair protrusion is not limited to the Cs light-shielding portion between the pixel electrodes (Example 1-1-1 is formed by a new layer and has an all-line connection structure).
  • the number of correction protrusions may be two or more per pixel, and the number is not particularly limited.
  • the positions of the upper and lower correction protrusions may be deviated (can be selected arbitrarily, such as where there is a merit of the aperture ratio).
  • Example 5-1 and Example 5-2 Repair is possible regardless of where the gate wiring is disconnected. In addition, either the upper or lower gate wiring can be corrected. Other configurations of the present embodiment are as described in the first embodiment.
  • FIG. 19 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 6-1.
  • the pattern film 1628 is provided in the source wiring layer as in the first and second embodiments.
  • FIG. 20 is a schematic plan view illustrating a configuration of a pixel on a circuit board according to Example 6-2.
  • the pattern film 1728 is provided in a new layer different from the conventionally provided layer, as in the third to fifth embodiments.
  • the pattern film of the sixth embodiment does not have a function as a repair wiring, the pattern film is arranged in a manner that can sufficiently reduce the increase in capacitance, and sufficiently suppresses deterioration of display quality based on signal delay, and the pattern.
  • the missing part of the light shielding member can be sufficiently shielded by the film.
  • the entire pattern film may be a linear portion.
  • the arrangement of the pattern film in a manner that can sufficiently reduce the increase in capacity refers to the arrangement of the pattern film including, for example, a region surrounded by a two-dot chain line in FIGS.
  • the arrangement of the pattern film including, for example, a region surrounded by a two-dot chain line in FIGS.
  • the display device in which the pixels are arranged in stripes there is no color filter at the position indicated by reference numeral 51 in FIG. 22, and it is preferable to dispose a pattern film in order to prevent BM loss.
  • an upper and lower color boundary is likely to occur at a position indicated by reference numeral 53 in FIG. 23, and it is preferable to dispose a pattern film in order to prevent BM loss. is there.
  • FIG. 25 is a schematic plan view illustrating a configuration of a pixel of a circuit board according to a modification example of Example 1-1.
  • the pattern film is provided with a protruding portion in order to make the pattern film function as a repair wiring.
  • the gate wirings 22a ′ and 22b are used instead of the pattern film.
  • the projecting portions of the gate wirings 22 a ′ and 22 b ′ overlap with the pattern film 28 ′.
  • the pattern film 28 ′ can suitably function as a repair wiring, and the effects of the present invention can be exhibited in the same manner.
  • FIG. 26 is a schematic plan view illustrating a configuration of a pixel on the circuit board of Comparative Example 1.
  • 27 is a schematic cross-sectional view showing a cross section of the circuit board shown in FIG. 26 taken along line EF.
  • the pattern layer was not disposed between the two adjacent gate wirings (signal lines) 1922a and 1922b, and the defective portion of the light shielding member could not be sufficiently shielded from light. .
  • an oxide semiconductor TFT (IGZO [In-Ga-Zn-O-based semiconductor] is particularly preferable) is preferably used.
  • IGZO In-Ga-Zn-O-based semiconductor
  • An oxide semiconductor TFT has a higher on-current than an a-Si (amorphous silicon) TFT. Therefore, even if the number of gate wirings is doubled in the dual gate structure, it is possible to cope with a higher number of pixels.
  • the oxide semiconductor TFT has a higher on-current and a lower off-current than the a-Si TFT. Therefore, even if the number of gate wirings is doubled in the dual gate structure, it is possible to provide a drive pause period (stop driving after the end of one frame), thereby reducing power consumption. In addition, when the touch panel sensing period is provided in the pause period, the noise of the touch panel is reduced, that is, the accuracy is improved.
  • Example 1-1 a mode in which a pattern film is disposed in the vicinity of the TFT is preferable.
  • TFT off-leakage can be sufficiently prevented (for example, by arranging the pattern film [light-shielding film] 28 on the lower substrate as shown in FIG. 21, the light indicated by the arrow can be shielded). TFT off-leakage can be prevented.)
  • a mode that can be suitably applied to the above-described embodiments will be described below.
  • the tip of the protruding portion of the pattern film may be completely separated from the pixel electrode or may partially overlap, and is not particularly limited.
  • unnecessary wiring may be cut in order to reduce capacitance or the like (the pattern film that overlaps in a wide area on the scanning signal line is not disposed, and can be cut).
  • a metal with high reflectance for example, aluminum or aluminum alloy.
  • the repair wiring that crosses the signal line may be designed so that only the crossing portion is thin, and this form is preferable in terms of reducing the capacity of the panel (for example, FIG. 24).
  • the wiring sandwiching the pattern film may be other wiring such as two adjacent data signal lines between the pixels instead of the two adjacent gate signal lines between the pixels.
  • IZO Indium Zinc Oxide
  • the present invention can be applied not only to a liquid crystal display device but also to other display devices such as an EL device.

Abstract

本発明は、容量増加を充分に低減できる態様でパターン膜を配置し、信号遅延にもとづく表示品位の低下を充分に抑制するとともに、当該パターン膜により遮光部材の欠損部を充分に遮光する回路基板及び表示装置を提供する。本発明は、画素を用いて画像が構成される表示装置に用いられる回路基板であって、上記回路基板は、複数本の第１配線（２２ａ,２２ｂ）及び該第１配線と交差する複数本の第２配線（２３）と、薄膜トランジスタ素子（２４）と、該薄膜トランジスタ素子のドレイン電極と電気的に接続された複数の画素電極（２１）と、パターン膜（２８）とを備え、上記複数本の第１配線は、基板主面を平面視したときに、画素間で２本が互いに沿って延びており、該互いに延びる２本の第１配線の間で、該パターン膜が該第１配線に沿っている線状部をもつ回路基板である。

Description

回路基板及び表示装置
本発明は、回路基板及び表示装置に関する。より詳しくは、例えばデュアルゲート構造の表示装置の構成部材として特に好適に用いられる回路基板及び表示装置に関するものである。
回路基板、特にアクティブマトリクス基板は、液晶表示装置、ＥＬ（Electro Luminescence；エレクトロルミネセンス）表示装置等のアクティブマトリクス型表示装置において幅広く用いられている。従来の液晶表示装置に用いられる回路基板では、例えば、基板上に交差するように配置された複数本の走査信号線と複数本のデータ信号線との各交点に、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）素子が設けられており、ＴＦＴ素子のスイッチング機能により、ＴＦＴ素子と接続された各画素（電極）部に画像信号が適宜伝達されている。また、ＴＦＴ素子をオフにしている期間中の液晶層の自己放電又はＴＦＴ素子のオフ電流による画像信号の劣化を防止したり、液晶駆動における各種変調信号の印加経路等に使用したりするために、各画素部に保持容量素子が設けられた回路基板も存在する。
従来の回路基板の構成としては、例えば、ゲート配線の断線の修復に用いられる島状のゲート断線修復用導電層を設けたものとして、基板上に設けられた複数のゲート配線と、前記ゲート配線の上に設けられた第１の絶縁層と、前記第１の絶縁層を介して前記ゲート配線に交差するように設けられた複数のソース配線と、第１の絶縁層を介して前記ゲート配線の上に設けられ、当該ゲート配線の断線の修復に用いられる島状のゲート断線修復用導電層と、前記ゲート配線と前記ソース配線の交差点に設けられたスイッチング素子と、前記ソース配線、前記ゲート断線修復用導電層及び前記スイッチング素子の上に設けられた第２の絶縁層と、前記第２の絶縁層の一部に設けられたコンタクトホールと、前記コンタクトホールを通して前記スイッチング素子に接続された画素電極を備える表示装置が開示されている（例えば、特許文献１参照。）。
また同様に断線を修正できる薄膜トランジスタアレイとして、透明絶縁基板上に、第一の導電膜より形成された複数本の走査線と、第二の導電膜より形成された複数本の信号線と、隣り合う走査線と隣り合う信号線とで囲まれた領域のゲート絶縁膜上に形成された画素電極と、画素電極に接続された薄膜トランジスタと、第一の導電膜より形成され各画素電極の前記信号線に面した外周部と前記ゲート絶縁膜を介して遮光用重なり部分を形成する遮光膜と、を含む薄膜トランジスタアレイにおいて、前記遮光膜は、前記信号線に沿った両端近傍に位置する所定領域が、前記信号線側に突出されて、前記信号線とゲート絶縁膜を介して修正用重なり部分を形成していることを特徴とする、薄膜トランジスタアレイが開示されている（例えば、特許文献２参照。）。
更に、断線した配線を電気的に接続したり、回路とパネル端子電極の接続を容易とし、接続の歩留まりを向上させたりした液晶表示装置が開示されている（例えば、特許文献３～５参照。）。
特開２００４－０５４０６９号公報 特開２０００－２５０４３６号公報 特開平２－１５７８２８号公報 特開平９－１１３９３０号公報 特開平５－２６５０４５号公報
上記特許文献１は、走査信号線の上に絶縁層を介して、リペア配線（断線修復用導電層）を配置することにより、断線が生じても修正を可能にすることを開示する。特許文献１は、走査信号線（ゲート配線〔Gate〕）／ソース配線（Source）／補助容量配線（Ｃｓ）上のどこにでもリペア配線を配置し、修正を可能にすることを開示する。
しかしながら、上記特許文献１に記載の発明は、走査信号線上にリペア配線を配置するため、修正を行なわない状態でも、走査信号線の容量が増加したり、信号の遅延度合いが大きくなったり、消費電力が大きくなったりするものであった。したがって、特に低消費電力が求められる小型の表示装置や、各画素の充電率が厳しい大型の表示装置や、解像度の高い機種等において、適切に駆動させることが難しくなる点で改善の余地があった。
更に、修正を実施した部分の画素は、隣接する走査信号線と、画素電極との間の容量が大きくなり、修正を実施していない通常の画素とは寄生容量の差が生じる。走査信号線－画素電極間の容量が大きくなると、保持される電位に差が生じ、中間調で輝度差が生じ、表示品位が低下するというデメリットもある。
すなわち、特許文献１の図１に示されるような修正前の画素においても、容量が増え、遅延、消費電力が増える。更に、特許文献１の図２に示されるような構造（修正した部分）では、画素容量も変化し、表示品位が低下する。
このように、従来の回路基板では、断線時に、リペア配線を用いて走査信号線を修正した場合、修正を行った部分の絵素が、中間調にて、表示が異なって見えやすい。また、修正を行わない状態でも容量増加することで、信号遅延が大きくなるため、各画素への充電の不足（液晶印加電圧の低下）が生じ、特に低温で、中間調のムラが視認されやすい。また遅延が大きくなるため、大型／高精細機種で画面の両端での色味が変化して視認される。
またリペア配線はゲート絶縁膜上に配置されていることにもとづいて、修正を行った部分の画素は、走査信号線と同信号が入力されるリペア配線が画素電極に近づいている。したがって、走査信号線と画素電極との間の容量が大きくなる。そのため、中間調表示にて、修正した部分に相当する画素電極で負荷（容量）による書き込み到達電位差により、輝度変化が視認されてしまう。また、走査信号線毎の容量を比較しても、修正を実施した走査信号線のみ、他とは容量が異なるため、信号遅延に基づいて、１ライン分で輝度変化を生じやすい。
更に、表示領域中の非透過領域であって、配線が配置されていない箇所においては、ブラックマトリクス等の遮光部材が欠損してピンホールが生じ、表示品位が低下するおそれがある。上述した特許文献は、容量増加による信号遅延を充分に抑制しつつ、このようなピンホールを低減するうえで、工夫の余地があった。
本発明は、上記現状に鑑みてなされたものであり、容量増加を充分に低減できる態様でパターン膜を配置し、信号遅延にもとづく表示品位の低下を充分に抑制するとともに、当該パターン膜により遮光部材の欠損部を充分に遮光する回路基板及び表示装置を提供することを目的とするものである。
本発明者は、容量増加を充分に低減し、信号遅延にもとづく表示品位の低下が充分に抑制され、かつ遮光部材の欠損による透光部の発生が充分に低減された回路基板及び表示装置について種々検討したところ、画素間に２本の配線が配置された回路基板において、２本の配線の間にパターン膜を設けることに着目した。そして、画素間に配置された２本の配線の間にパターン膜を設けることにより、開口率の低下が充分に抑制され、容量増加を充分に低減し、遮光部材の欠損による透光部の発生が充分に低減することができることを見出した。好適に画素欠陥の修正をおこなうことができることを見出した。
また上述した特許文献に記載のように、走査信号線の断線対策として、リペア配線を用いる場合、絶縁膜を介して走査信号上に配置すると、容量が増え、信号遅延が生じやすい。一方、容量が増加しないように、リペア配線を走査信号線と重ならないように配置すると、開口部にリペア配線を配置することになるので、開口率が低下する。このような状況下、本発明者は、上述したパターン膜が少なくとも一方側に複数の突出部を有し、該複数の突出部は、該第１配線との重畳部を有し、かつ少なくとも１つの重畳部が絶縁膜を介して重畳されてなる配線構造を備えることにより、リペア配線としても機能させることができることを見出し、開口率を低下させることなく、また、修正した部分の画素電極への容量変化も非常に小さくできる為、修正を行っても品位が良い表示装置を可能にできることを見出した。また、パターン膜の代わりに第１配線に複数の突出部を設けても同様の効果を発揮できることを見いだした。更に、走査信号線上に広い領域で重畳するリペア配線が無い為、消費電力も少なく、特に低消費電力が求められる小型機種で有利であることを見出した。具体的には、例えばデュアルゲート（Dual Gate）構造等の画素間に隣接する２本の配線が配置される回路基板において、隣接する配線（例えば、走査信号線）間に、（メルト接続部分を除いた）リペア配線を配置する形態とすることにより、走査信号線の容量への影響が小さく、遅延、容量変化による表示品位の低下が生じないことを見出した。また、上述したように、隣接する走査信号線間は開口率に寄与しない部分である為、開口率を低下させるデメリットも生じないことを見出し、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
なお、信号遅延の課題の有無は、従来構造では、修正前も修正後も共に「有り」と評価されるものであった。一方、本願発明は、修正前も修正後も共に「ほとんど無」と評価されるものである。なお、レーザ修正用の重なりの突起部のみが走査信号線とクロスする為、リペア配線を配置しない構造よりは、やや遅延の影響を受けることになるおそれがある。また、メイン部分（突起部ではなく、隣接する２本の配線に沿っている線状部分）は、隣接する２本の配線より、通常は数μｍ離れて配置されているため、走査信号線上にリペア配線が配置されている構造と比べると、無視できる程度に遅延の影響は小さくなる。
このように、本願発明と従来技術との相違点は、例えばデュアルゲート構造において、隣接する走査信号線間に、（メルト接続部分を除いた）パターン膜を配置することである。このような構成により、走査信号線の容量への影響が小さく、遅延、容量変化による表示品位の低下が生じない。言い換えれば、例えば上記特許文献１に記載されるようなリペア配線が信号線の広い領域で重畳する形態とは異なるため、寄生容量が増加することによる悪影響が抑制される。また、隣接する走査信号線間は開口率に寄与しない部分である為、開口率を低下させるデメリットも生じない。パターン膜が少なくとも一方側に複数の突出部を有し、該複数の突出部は、該第１配線との重畳部を有し、かつ少なくとも１つの重畳部が絶縁膜を介して重畳されてなるものとすることにより、このような効果を発揮するパターン膜をリペア配線としても好適に機能させることができる。
また、走査信号線上等に、広い領域で重畳するリペア配線を配置すると、通常状態で、信号線の遅延が大きくなる為、充電率の低下、画面の端のほうで品位が異なる、特に走査信号線の引き出し線（ドライバとの接続配線）に、２種類の配線線を選択的に用いる２層配線では遅延差が顕著になる場合があり、スジ状の表示不良として認識される等のデメリットがあるが、本願発明では同様の症状は生じない。
なお、近年、中型サイズではコストダウンの為、デュアルゲート構造を採用することが多い。デュアルゲート構造は、走査信号線の本数が増えることに加えて、開口率向上の為の細線化が求められており、トレードオフとして断線の発生率が高くなる。上述した特許文献に記載されるような通常のリペア配線配置を採用すると、信号線上の広い領域で重畳するリペア配線がある為、容量増加に伴い、信号遅延が大きくなるため、表示品位への悪影響が発生、及び消費電力アップとなるが、本願発明では上記のデメリットが解消される。
なお、走査信号線間でのリークを避ける為、走査信号線と走査信号線の間は、通常は、歩留まりを低下させない程度の隙間を空ける。この隙間は、例えば、大体１０μｍ程度設けられている。また、走査信号線幅は、５μｍ程度で設計されることが多いが、リペア配線は走査信号線以上に断線する可能性が高くても問題ないが、仮に走査信号配線と同等の５μｍの線幅でリペア配線を設けたとしても、リペア配線と走査信号線間は２．５μｍ離れる構成とすることかできるため、開口率の低下は生じない。
すなわち、本発明は、画素を用いて画像が構成される表示装置に用いられる回路基板であって、上記回路基板は、複数本の第１配線及び該第１配線と交差する複数本の第２配線と、薄膜トランジスタ素子と、該薄膜トランジスタ素子のドレイン電極と電気的に接続された複数の画素電極と、パターン膜とを備え、上記複数本の第１配線は、基板主面を平面視したときに、画素間で２本が互いに沿って延びており、該互いに延びる２本の第１配線の間で、該パターン膜が該第１配線に沿っている線状部をもつ回路基板である。複数本の第１配線は、通常は同一の層に設けられている。複数本の第２配線も同様である。
複数本の第１配線は、画素列間又は画素行間で少なくとも２本ずつ延びるものであればよい。なお、１画素列おき又は１画素行おきに、画素列間又は画素行間で第１配線が少なくとも２本ずつ配置され、その他の画素列間又は画素行間では第１配線が配置されていない形態であってもよいが、１画素列ごと又は１画素行ごとに第１配線が少なくとも２本ずつ配置されることが好ましい。
上記２本が互いに沿って延びるとは、実質的に平行であることが好ましい。また、上記交差するとは、例えば、実質的に直交する形態が挙げられる。
上記第１配線は、基板主面を平面視したときに、画素間で少なくとも２本が互いに沿って延びていればよいが、画素間で２本が互いに沿って延びていることが好ましい。画素間で少なくとも２本が互いに沿って延びているとは、部分的に複線化されたものであってもよいが、別個の２本の配線が隣接して設けられていることが好ましい。
本願発明は、デュアルゲート構造が１つの好ましい形態である。デュアルゲート構造により、ゲート配線の本数は２倍となり、ソース配線の本数は半分となる。その結果、ゲートドライバ数は２倍、ソースドライバ数は半分となる。ゲートドライバよりソースドライバの方が高価であるため、ドライバ全体では安価になる。本願発明をデュアルゲート構造の回路基板に適用することにより、ドライバ数低減によるコストダウンが可能な形態において、本願発明の効果を充分に発揮できる。
またソース配線を２本互いに沿って隣接させるような構造の参考資料がある（例えば、特開平１０－１９７８９４号公報）。Ｘ線センサー等で、当該構造が用いられる。なお、本願発明は、２つの配線が互いに沿って隣接するような構造で適応可能であり、２本の走査信号線間にパターン膜を配置する形態だけではなく、２本のソース配線等のその他の画素列間又は画素行間で２本ずつ配線が配置される形態にも同等に適応可能である。
上記パターン膜の線状部分の幅の範囲（下限値及び上限値）に関しては、走査信号線幅は通常は５μｍ程度の設計であるが、断線しても品位への影響がないリペア配線はもっと細く設計することができる。すなわち、リペア配線設計は５μｍ以下で設計可能である。例えば、８μｍあれば断線確率は非常に低く、走査信号線間を１０μｍとすると、リペア配線と走査信号線間を１μｍではあるが、離した設計が可能となる。一方、３μｍ以下では、断線率が上がるため、３～８μｍが上限、下限としてそれぞれ好ましい。
本発明の回路基板は、例えば、基板上に、複数本のゲート配線及び複数本のデータ配線と、ゲート電極がゲート配線に接続され、ソース電極がソース配線に接続された薄膜トランジスタと、上記薄膜トランジスタのドレイン電極又はドレイン引出配線に接続された画素電極とを備えるものである。例えば、第１配線が、ゲート配線であり、第２配線が、ソース配線であることが好ましい。
本発明の回路基板においては、このような構成からなることで、ゲート配線を流れる電流（ゲート信号）により薄膜トランジスタの駆動制御を行うと共に、薄膜トランジスタがＯＮ状態のときに、データ信号線を流れる電流（データ信号）により画素電極の駆動制御を行うことができる。
上記回路基板は、更に絶縁膜をもち、上記パターン膜、及び、上記第１配線の一方は、上記線状部の幅方向の少なくとも一方に複数の突出部を有し、上記複数の突出部は、該パターン膜、及び、該第１配線の他方と絶縁膜を介して重畳される重畳部を有することが好ましい。上記第１配線は、上述した２本の第１配線のうちの少なくとも１本であればよい。上記回路基板によれば、回路基板の製造工程において、第１配線が断線した場合に、上記突出部を有するパターン膜又は上記突出部を有する第１配線を用いて、断線して別れた第１配線の２つの部分を電気的に導通させる迂回経路を形成し、第１配線を修復することが可能となる。本発明においては、配線が画素間で２本設けられている間にパターン膜を配置することにより、開口率の低下を防止することができる。このように本発明の回路基板は、パターン膜又は第１配線が上記突出部を有する場合は、配線を修復可能なことから、例えば、液晶表示装置のパネル用基板に用いられる場合には、液晶表示装置の歩留り向上に貢献することができる。
上記配線構造の重畳部を絶縁する絶縁膜としては、ゲート絶縁膜、薄膜トランジスタの保護膜等を用いることができる。この絶縁膜の厚さとしては特に限定されないが、レーザ照射等により配線構造の重畳部を容易に導通させるためには、５０００Å以下であることが好ましい。
より好ましくは、上記パターン膜は、線状部の幅方向の両方にそれぞれ複数の突出部を有し、上記複数の突出部は、上記２本の第１配線の両方と絶縁膜を介して重畳される重畳部を有することである。
上記線状部の幅方向とは、通常は、長手方向ではない方向（短手方向）を言う。パターン膜の線状部の幅方向は、通常は、第１配線の幅方向でもある。また、上記パターン膜の突出部の一部が、第１配線と重畳する重畳部である。
また上記２本の第１配線は、前記線状部の幅方向のパターン膜側にそれぞれ複数の突出部を有し、上記複数の突出部は、該パターン膜と絶縁膜を介して重畳される重畳部を有することもまた好ましい。
なお、本発明の効果が発揮される限り、すべての重畳部が絶縁膜を介して重畳されるものでなくてもよいが、上記複数の突出部は、パターン膜又は第１配線との重畳部の実質的に全部が絶縁膜を介して重畳されてなることが好適である。
上記第１配線及び第２配線の一方は、ゲート配線であり、上記第１配線及び第２配線の他方は、ソース配線であることが好ましい。
上記薄膜トランジスタ素子は、通常、ゲート電極がゲート配線に接続され、ソース電極がデータ信号線に接続されたものである。また、上記回路基板は、通常はアクティブマトリクス基板とも言う。配線、パターン膜、薄膜トランジスタ素子、絶縁膜等の各部材は、通常はガラス基板等の透明基板上に配置される。
上記パターン膜は、例えば第２配線と同一の層に設けられていることが好ましい。これにより、パターン膜を形成するために新たに絶縁膜を形成する必要がなくなり、より容易に本発明の回路基板を製造することができる。
上記回路基板は、更に保持容量配線をもち、基板主面を平面視したときに、該保持容量配線と上記突出部とが重畳することが好ましい。
本発明の回路基板及び表示装置は、このような構成要素を必須として構成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
上記配線構造又は修正用接続電極は、信号線を含む層（例えば、ソース配線を含む層）に設けられたものであることが好ましい。これにより、新たな成膜工程を必要とせずに配線構造又は修正用接続電極を容易に形成することができる。なお、本発明において、「ソース配線を含む層」とは、多層構造からなる回路基板のソース配線が形成された階層を意味し、通常では、パターン膜とソース配線とが同じ階層に設けられる場合には、パターン膜とソース配線とが同一工程にて形成されることとなる。パターン膜は、製造工程の短縮及び製造コストの低減のために、ソース配線及び薄膜トランジスタ素子のソース電極と同一の導電性材料及び同一工程にて形成されることがより好ましい。
なお、製造工程の短縮及び製造コストの低減のために、保持容量配線は、ゲート配線及びゲート電極と同一の導電性材料で同一工程にて形成されることが好ましく、保持容量上電極は、ソース配線及びドレイン引出配線と同一の導電性材料で同一工程にて形成されることが好ましい。
上記パターン膜は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により構成されたものであることが好ましい。これにより、パターン膜（リペア配線）は、これら高融点金属を含む材料にて形成されるために、レーザ等にて溶融加工を行う場合に、ＩＴＯ等の透明導電膜と比較して、容易かつ確実にパターン膜と第１配線とを導通させることができる。
次に、本発明のアクティブマトリクス基板を構成する各構成部材について説明する。
上記基板の材質としては、ガラス、プラスチック等の透明絶縁性材料等が挙げられる。
上記信号線（ゲート配線、ソース配線）、ゲート電極及びドレイン引出配線の材質としては、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属膜、それらの合金膜や、それらの積層膜等が挙げられる。信号線、ゲート電極及びドレイン引出配線の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。
上記ソース電極及びドレイン電極の材質としては、リン等をドープしたｎ＋アモルファスシリコン等が挙げられる。ソース電極及びドレイン電極の形成方法としては、上述した材料をプラズマＣＶＤ法等により成膜した後、ドライエッチング法等によりソース・ドレイン分離して形成する方法等が挙げられる。
なお、製造工程の短縮及び製造コストの低減のために、ゲート配線とゲート電極、ソース配線とドレイン引出配線、及び、ソース電極とドレイン電極とは、それぞれ同一材料で同一工程にて形成されることが好ましい。信号線、ゲート電極及びドレイン引出配線の厚さは特に限定されないが、下限が略１０００Å、上限が略３０００Åであることが好ましく、ソース電極及びドレイン電極の厚さは、５００Å程度であることが好ましい。
上記画素電極の材質としては、ＩＴＯ、ＩＺＯ、酸化スズ、酸化亜鉛等の透明な導電材料等が挙げられる。画素電極の形成方法としては、上述した材料をスパッタリング法等で成膜した後、フォトエッチング法等でパターン形成する方法等が挙げられる。画素電極の形状としては、矩形状等が挙げられる。画素電極の厚さは特に限定されないが、下限が略１０００Å、上限が略２０００Åであることが好ましい。画素電極とドレイン電極又はドレイン引出配線とは、層間絶縁膜に形成されたコンタクトホール等により接続されることが好ましい。
本発明のアクティブマトリクス基板の好ましい形態としては、例えば、下層から（１）基板、（２）ゲート配線、ゲート電極及び補助容量配線、（３）（ゲート）絶縁膜、（４）高抵抗半導体層、（５）ソース配線、ソース電極、ドレイン電極、ドレイン引出配線及び補助容量上電極（６）層間絶縁膜（コンタクトホールを含む）、（７）画素電極の順に積層された形態等が挙げられる。
本発明の回路基板における上記薄膜トランジスタ素子は、酸化物半導体を含むことが好ましい。
本発明はまた、本発明の回路基板を備えてなる表示装置でもある。本発明の表示装置によれば、回路基板の製造工程において、画素欠陥が生じた際に、その修正を容易かつ確実に行うことができるので、画素欠陥を充分に低減して高い表示品位を得ることができ、高い歩留りで製造することが可能となる。このような本発明の液晶表示装置は、特に点欠陥の発生を抑制することが要求される大型液晶ＴＶ等に好適に用いることができる。
本発明の表示装置は、液晶表示装置、ＥＬ（Electro Luminescence）表示装置等が挙げられるが、例えば液晶表示装置であることが好ましい。
本発明は更に、本発明の回路基板で生じた画素欠陥を修正する画素欠陥修正方法であって、該回路基板の画素欠陥修正方法は、断線した第１配線をパターン膜を介して導通させて略同電位にする画素欠陥修正方法でもある。
更に、上記導通工程は、パターン膜と第１配線とが重畳する領域の少なくとも２か所をレーザ照射により溶融させて行うものであることが好ましい。
本発明の回路基板の画素欠陥修正方法は、第１配線と導通させたパターン膜をその他のパターン膜から分離する工程を含むものであることが好ましい。
本発明はそして、本発明の回路基板の画素欠陥修正方法により画素欠陥を修正する工程を含むことを特徴とする回路基板の製造方法でもある。
本発明はまた、本発明の回路基板の画素欠陥修正方法により回路基板を製造する工程を含むことを特徴とする表示装置の製造方法でもある。
上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
本発明の回路基板によれば、容量増加を充分に低減できる態様でパターン膜を配置し、信号遅延にもとづく表示品位の低下を充分に抑制するとともに、当該パターン膜により遮光部材の欠損部を充分に遮光することができる。
実施例１－１の回路基板の画素の構成を示す平面模式図である。 図１に示す回路基板を線分Ａ－Ｂにて切断した断面を示す断面模式図である。 実施例１－２の回路基板の画素の構成を示す平面模式図である。 実施例１－３の回路基板の画素の構成を示す平面模式図である。 実施例１－４の回路基板の画素の構成を示す平面模式図である。 実施例１－５の回路基板の画素の構成を示す平面模式図である。 実施例２－１の回路基板の画素の構成を示す平面模式図である。 実施例２－２の回路基板の画素の構成を示す平面模式図である。 実施例３－１の回路基板の画素の構成を示す平面模式図である。 図９に示す回路基板を線分Ｃ－Ｄにて切断した断面を示す断面模式図である。 実施例３－２の回路基板の画素の構成を示す平面模式図である。 実施例３－３の回路基板の画素の構成を示す平面模式図である。 実施例３－４の回路基板の画素の構成を示す平面模式図である。 実施例４－１の回路基板の画素の構成を示す平面模式図である。 実施例４－２の回路基板の画素の構成を示す平面模式図である。 実施例４－３の回路基板の画素の構成を示す平面模式図である。 実施例４－４の回路基板の画素の構成を示す平面模式図である。 実施例５－１の回路基板の画素の構成を示す平面模式図である。 実施例６－１の回路基板の画素の構成を示す平面模式図である。 実施例６－２の回路基板の画素の構成を示す平面模式図である。 ブラックライトからの入射光がブラックマトリクスに反射し、金属チャネルに入射する様子を示す液晶表示装置の断面模式図である。 アクティブマトリクス型液晶表示装置に備えられる回路基板の画素を示す平面模式図である。 デルタ配列の画素を示す平面模式図である。 信号線とパターン膜との好適な交差形態を示す平面模式図である。 実施例１－１の変形例の回路基板の画素の構成を示す平面模式図である。 比較例１の回路基板の画素の構成を示す平面模式図である。 図２６に示す回路基板を線分Ｅ－Ｆにて切断した断面を示す断面模式図である。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。本明細書中、画素とは、特に明示しない限り、絵素（サブ画素）であってもよい。また、本実施形態の回路基板（第１基板）を、薄膜トランジスタ素子（ＴＦＴ）を有すること等から、ＴＦＴ基板又はアレイ基板ともいう。
本実施形態において、回路基板は、アクティブマトリクス基板である。
本明細書中、パターン膜等がその他の部材と同一の層に設けられているとは、該パターン膜と該その他の部材とが、その液晶層側、及び／又は、液晶層側と反対側において、共通する部材（例えば、絶縁層、液晶層等）と接していることを言う。また、図中、参照番号は、百の位、千の位の値が異なっていても、一の位、十の位の値が共通するものは、特に反対の記載がない限り、同様の部材を示す。なお、図中、各実施例に特徴的な部分の一部を、破線で囲んで示している。
以下に実施形態を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
〔実施形態１：パターン膜をソース配線層に配置（１絵素毎）〕
デュアルゲート構造の回路基板において、隣接する走査信号間にパターン膜（リペア配線とも言う）を配置する。
実施形態１の液晶表示装置の基本構成は、回路基板であるＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（液晶）を有する表示装置である。液晶の配向モードや配向方法、駆動方法の限定は特に無く、例えば、ＴＮ(Twisted Nematic)モード、ＭＶＡ（Multi-Domain Vertical Alignment）モード、ＩＰＳ（In-Plane Switching）モード、ＦＦＳ（Fringe Field Switching）モード、ＴＢＡ（Transverse Bend Alignment）モードを採用することができる。また、ＰＳＡ（Polymer Sustained Alignment）技術や、光配向技術、マルチ画素構造を用いたものにも好適に適用することができる。なお、各絵素電極（副画素電極）が個別のＴＦＴにてそれぞれ個別に駆動制御される構成をマルチ画素構造と言う。また、画素形状に限定は無く、図示するように縦長絵素でもよく、横長画素でもよく、デルタ配列でもよい。
実施形態１では、デュアルゲート構造の回路基板において、隣接するゲート配線間にソース層でリペア配線としてのパターン膜を配置する。パターン膜は、画素の電極間であって、ゲート配線間に配置する（遮光部材が欠損している場合に、遮光の効果を有するメリットがある）。
実施形態１では、従来のＴＦＴを構成する層（製造工程）で、パターン膜を形成できる。そのため、新たな層の形成工程（フォトリソ工程）が必要ないため、プロセスが増加しない。また、新規マスクも必要なく、コストは増えない。更に、実施形態１の構成では、パターン膜の線状部の上下に突出部が設けられており、上下どちらのゲート配線も修正が可能である。このようにパターン膜の線状部の上下に突出部が設けられていることが好ましいが、パターン膜の線状部のいずれか一方に同様の突出部が複数設けられていれば、本発明の効果を発揮できる。更に、実施形態１では、ゲート配線の電界が画素に与える影響を小さくすることができる。これにより、ゲート配線の電界による画素電位の変化が少なくなり、目的通りの色が表示可能である。
実施例１－１
図１は、実施例１－１の回路基板の画素の構成を示す平面模式図である。図２は、図１に示す回路基板を線分Ａ－Ｂにて切断した断面を示す断面模式図である。実施例１－１は、パターン膜２８の上下に２箇所ずつ修正用突起を設けた構造である（図１中、破線で囲んだ箇所）。実施形態１の中では、実施例１－１は、容量が最も小さい（修正部分のみパターン膜がゲート配線（信号線）２２ａ、２２ｂ上に被さっているためである）。
実施例１－１の回路基板においては、パターン膜２８は、線状部の幅方向の両方にそれぞれ複数の突出部を有し、複数の突出部は、前記２本の第１配線の両方と第１絶縁膜３１を介して重畳される重畳部を有する。第１絶縁膜３１の厚みは、３０００Å以上であることが好ましい。また、上限値に関しては、５０００Å以下であることが好ましい。
また実施例１－１の回路基板においては、二点鎖線で囲んだ箇所において、パターン膜により遮光部材の欠損部を充分に遮光することが可能である。後述する実施形態においても同様である。
なお、画素電極２１は、ＩＴＯ（Indium Tin Oxide；酸化インジウム錫）、ＩＺＯ（Indium Zinc Oxide；酸化インジウム亜鉛）、酸化スズ、酸化亜鉛等の透明な導電膜で形成される。第１絶縁膜３１等の絶縁膜の材料としては、例えば、アクリル系樹脂、窒化シリコン、酸化シリコン等が挙げられる。
上述した構造のアクティブマトリクス基板においては、製造プロセスの簡略化や製造コストの低減を目的として、パターン膜２８は、ソース配線（データ信号線）２３と同一材料、同一工程にて形成することができるが、ソース配線２３と同一材料、同一工程にて形成されたものでなくてもよい。
実施例１－２
図３は、実施例１－２の回路基板の画素の構成を示す平面模式図である。実施例１－２は、パターン膜１２８の上下にそれぞれ２箇所以上の修正用突起を設けた構造である（Ｃｓ遮光部下）。ブラックマトリクス（ＢＭ）ピンホール対策であり、ゲート電界対策となる（効果は実施形態１の中では比較的小さい）。また、画素電極間容量も低減することができる（効果は小さい）。
実施例１－２では、表示装置として遮光したい部分（画素電極や遮光膜の配置されていない部分）をパターン膜１２８で遮光できる。また、画素電極間（保持容量配線遮光層が配置されている箇所）も一部遮光し、ピンホールを抑制できる。これら効果は、後述する実施例１－３、実施例１－４においても同様である。
また実施例１－２の回路基板においては、二点鎖線で囲んだ箇所において、パターン膜により遮光部材の欠損部を充分に遮光することが可能である。後述する実施形態においても同様である。
実施例１－３
図４は、実施例１－３の回路基板の画素の構成を示す平面模式図である。
パターン膜２２８の上下に２箇所以上の修正用突起を設けた構造である［Ｃｓ遮光部下／保持容量配線（補助電極部）Ｃｓ近くまで］（ＢＭピンホール／ゲート電界対策となる［効果中］）（画素電極間容量対策でもある［効果中］ ）。３箇所目の突起が画素電極間に配置されている。
実施例１－４
図５は、実施例１－４の回路基板の画素の構成を示す平面模式図である。
リペア配線の上下に２箇所以上の修正用突起を設けた構造である［Ｃｓ遮光部下／Ｃｓと重なる］（ＢＭピンホール／ゲート電界対策となる［効果大］）（画素電極間容量対策でもある［効果大］）。図５中、破線で囲まれた箇所の３箇所目の突起が、保持容量配線Ｃｓがある画素電極間に配置され、補助電極部に重なった構造である。
なお、パターン膜は、不要部分をカットすることができる。例えば、実施例１－４のように、保持容量配線Ｃｓの延伸部と、パターン膜の突出部を重ねた構成において、修正を行った場合、保持容量配線Ｃｓの延伸部と、パターン膜の突出部とを重ねた部分に相当する、パターン膜の突出部をその根元（例えば、図５に示したＣＵＴ１又はＣＵＴ２で示した箇所。）でカットをおこなうことが好適である。カットする箇所は、ＣＵＴ１、ＣＵＴ２の２箇所のうち、いずれでも良い。
上記カットをおこなう効果は、以下の通りである。すなわち、ゲート配線は、高電位Ｖｇｈなったり、低電位Ｖｇｌとなったりの繰り返しであり、保持容量配線Ｃｓは、ドット反転駆動では、そのＣｓ電位は固定され、ライン反転駆動では、そのＣｓ電位は高くなったり、低くなったりの繰り返しである。
保持容量配線Ｃｓの延伸部と、パターン膜の突出部とは、絶縁膜を介している為、致命的な品位上のデメリットは無いが、このように異なる電圧を振っている配線が近くにあると、どちらも他方の電圧の振られる影響を少なからず受けてしまう。
よって、保持容量配線Ｃｓの延伸部と、パターン膜の突出部を重ねた構成においては、修正を行った場合、Ｃｓの延伸部と、パターン膜の突出部とを重ねた部分に相当する、パターン膜の突出部を根元でカットを行い、パターン膜の突出部を除去してしまうことが望ましい。このようなパターン膜の突出部の切除をおこなうことが、その他のＣｓの延伸部と、パターン膜の突出部とを重畳させる実施形態においても同様に有効である。
実施例１－５
図６は、実施例１－５の回路基板の画素の構成を示す平面模式図である。
修正用突起の先端は、実施例１－１／実施例１－２のようにゲート配線から突き出してもよいし、実施例１－５のように突き出さなくてもよい。
突き出す場合は、より修正率が向上し、かつ修正が容易である。突き出さない場合は、容量が低下する為、より容量の少ないパネルとなる。その結果、低消費電力とすることができる。
パターン膜（リペア配線）を画素電極から例えば何μｍ程度離すことができるのかは、７～２５μｍが、上限、下限として望ましい。
内訳は、下記が想定される。通常設計であれば、画素電極～リペア配線は１５μｍ程度が想定される。
すなわち、画素電極～ゲート配線間は、通常想定されるのは８μｍであるが、下限が２μｍ、上限が１０μｍであることが好ましい。ゲート配線幅は、通常想定されるのは５μｍであるが、下限が４μｍであり、上限が１０μｍであることが好ましい。また、ゲート配線～リペア配線間は、通常想定されるのは２μｍであるが、下限が１μｍであり、上限が５μｍであることが好ましい。これらの合計は、通常は例えば１５μｍであるが、下限が７μｍであり、上限が２５μｍであることが好ましい。
本実施形態では、ガラス、プラスチック等の透明絶縁性基板上に、ゲート配線に接続されたゲート電極が設けられている。ゲート配線、ゲート電極は、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜を１０００Å～３０００Åの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することで形成される。
本実施形態では、パターン膜は、突出部にレーザ等を照射することにより、パターン膜とゲート配線とをそれぞれ導通させることが可能となっている。
従って、本実施形態のアクティブマトリクス基板では、配線に断線が生じた場合であっても、パターン膜とゲート配線とを少なくとも２か所導通させることにより、配線を修復することができる。
なお、本実施形態では、図１に示すように、パターン膜のパターン形状が四角形（四辺形）となっているが、パターン膜２８のパターン形状としては、これに限定されず、三角形、半円形、台形等であってもよい。すなわち、パターン膜２８の突出部が、絶縁膜を介して、ゲート配線に重なるように設けられ、レーザ照射用の領域が確保されるように構成されていることが好ましい。
〔実施形態２：パターン膜をソース配線層に配置〕
実施形態２においても、デュアルゲート構造の回路基板において隣接する走査信号間にパターン膜を配置する。
実施形態２の表示装置の基本構成も、回路基板としてのＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でもよい。
デュアルゲート構造の回路基板において、ゲート配線間にソース配線層でパターン膜を配置する。実施形態１と同様に、従来のＴＦＴ構成層（製造工程）でリペア配線を形成できる。そのため、新たな層形成工程（フォトリソ工程）が必要ないため、プロセスが増加しない。新規マスクも必要なくコストは増えない。また、上下どちらのゲート配線も修正可能である。更に、ゲート配線がどこで断線しても全てリペア可能である。
実施例２－１
図７は、実施例２－１の回路基板の画素の構成を示す平面模式図である。
画素電極５２１と同膜の透明膜５２９（例えば、図７中破線で囲まれた箇所）をパターン膜（リペア配線）間に配置する（ゲート配線５２２ａ、５２２ｂの完全断線対策）。修正時はレーザを打つ手間は増えるが、容量増加は小さい）。実施例２－１では、画素電極が設けられている層と同じ層に画素電極と同じ透明膜５２９を設けたが、画素電極と同じ透明膜５２９の代わりに、画素電極の形成材料以外の材料からなる導電膜を設けても良い。
実施例２－２
図８は、実施例２－２の回路基板の画素の構成を示す平面模式図である。
画素電極６２１と同膜の透明膜６２９をパターン膜（リペア配線）間に配置し、絶縁膜に形成された孔ＣＨｐａｓを介してパターン膜と透明膜とを予め接続する（ゲート配線の完全断線対策）。修正時は、実施例２－１のようにリペア配線と透明膜間を接続するためにレーザを打つ必要はないが、容量が増える。
なお、パターン膜とゲート配線とを接続するためにはレーザを打つ必要がある。
実施例２－２では、画素電極が設けられている層と同じ層に画素電極と同じ透明膜６２９を設けたが、画素電極と同じ透明膜６２９の代わりに、その他の導電膜を設けても良い。
なお、本実施形態のその他の構成については、実施形態１において上述した通りである。
〔実施形態３：パターン膜を新たな層で形成（画素をまたがってパターン膜を配置できるため、ゲート配線がどこで断線しても修正対応可能）〕
デュアルゲート構造の回路基板において、隣接する走査信号間に、従来設けられていた層とは異なる新たな層を設けてその層にリペア配線を配置する。
実施形態３の表示装置の基本構成は、ＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でもよい。
パターン膜を、画素の電極間に配置する（遮光の効果を有するメリットがある）。ゲート配線が、どこで断線してもリペア可能である。また、上下どちらのゲート配線も修正可能である。更に、実施形態３では、リペア用突起の数を減らせる為、ゲート配線の容量を低減できる。
実施例３－１
図９は、実施例３－１の回路基板の画素の構成を示す平面模式図である。図１０は、図９に示す回路基板を線分Ｃ－Ｄにて切断した断面を示す断面模式図である。図１０では、新たな層として、リペア配線７２８と第３絶縁膜７３３を設けている。
パターン膜（リペア配線）の上下に１箇所ずつの修正用突起を設けた構造［Ｃｓ遮光部下］である。ＢＭピンホール対策／ゲート電界対策となる［効果小］。また、画素電極間の容量対策でもある［効果小］。
実施形態３中、実施例３－１は、容量が最も小さい（修正部分のみリペア配線がゲート配線上に被さっているため）。
実施例３－２
図１１は、実施例３－２の回路基板の画素の構成を示す平面模式図である。
パターン膜８２８の上下に１箇所ずつの修正用突起を設けた構造である。リペア用突起が画素電極間に配置され、補助電極部と重ならない構造［Ｃｓ遮光部下／Ｃｓ近くまで］である。ＢＭピンホール／ゲート電界対策となる［効果中］。画素電極間容量対策でもある［効果中］。
表示装置として遮光したい部分を遮光できる。また、ゲート配線の電界が画素に与える影響も小さくできる。これにより、ゲート配線の電界による画素電位の変化が少なくなり、目的通りの色が表示可能である。また、画素電極間も遮光できる。これにより、隣の画素の電位に引っ張られない為、目的通りの色が表示可能である。後述する実施例３－３も同様の効果を発揮できる。
実施例３－３
図１２は、実施例３－３の回路基板の画素の構成を示す平面模式図である。
パターン膜９２８の上下に１箇所ずつの修正用突起を設けた構造である。また、リペア用突起が画素電極間に配置され、補助電極部に重なった構造である［Ｃｓ遮光部下／Ｃｓと重なる］。ＢＭピンホール対策／ゲート電界対策となる［効果大］。画素電極間容量対策でもある［効果大］。
保持容量配線と前記突出部とが重畳する領域は、該領域当たり、７μｍ２以上、３９μｍ２以下であることが好ましい。なお、上記値の詳細は、下記表１の通りである。下記表１において、「Ｃｓと突出部との重なり」は、図１２中、パターン膜９２８の突出部と補助容量配線との重なり領域の縦方向における長さを言う。「横方向の長さ（Ｃｓ部の遮光部の幅）」とは、図１２中、パターン膜９２８の突出部と補助容量配線との重なり領域の横方向の長さを言い、そのうち、「画素電極－Ｃｓエッジ」は、画素電極と補助容量配線のエッジとが重なり合っている部分の長さを言い、「画素電極ギャップ」は、２つの画素電極間の間隔の長さを言う。
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実施例３－４
図１３は、実施例３－４の回路基板の画素の構成を示す平面模式図である。
修正用突起の先端は、ゲート配線から突き出しても良いし、図１３の破線で囲んだ箇所に示すように突き出さなくても良い。突き出す場合は、より修正率を向上でき、かつ修正が容易である。また、突き出さない場合は、容量が低下する為、より容量の少ないパネルとなる。その結果、低消費電力とすることができる。
なお、本実施形態のその他の構成については、実施形態１において上述した通りである。
〔実施形態４：パターン膜を新たな層で形成〕
デュアルゲート構造の回路基板において隣接する走査信号間に従来設けられていた層とは異なる新たな層を設けてパターン膜を配置する。
実施形態４の表示装置の基本構成は、ＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でも良い。またパターン膜を画素の電極間の保持容量配線遮光層が配置されている箇所に配置する（遮光の効果を有するメリットがある）。
実施例４－１
図１４は、実施例４－１の回路基板の画素の構成を示す平面模式図である。
破線で囲んだ箇所に示されるように、上下の修正用突起数半減（１／２）する。修正しない時のパネルの容量が少ない。上下配置位置をずらす。なお、４画素に突出部が１個という構成には限定されない。
実施例４－２
図１５は、実施例４－２の回路基板の画素の構成を示す平面模式図である。
上下の修正用突起数を半減（１／２）する。上下の突起の配置はずらしていないが、ずれていてもよい（ずれている場合は、実施例４－１と同様である。）。修正しない時のパネルの容量が少ない（上下の配置は同じでも良い）。なお、４画素に突出部が１個という構成には限定されない。
実施例４－３
図１６は、実施例４－３の回路基板の画素の構成を示す平面模式図である。
実施例４－３では、ソース配線（データ信号線）１３２３とリペア配線（パターン膜）１３２８との重畳箇所を半減している（破線で囲んだ箇所を参照。）。ソース配線１３２３とリペア配線（パターン膜）１３２８とのクロス容量を半分（１／２）とすることができる。重畳箇所をゲート配線方向に２絵素単位でずらせば〔２絵素ずらし〕、全信号線ラインの容量が同一である。信号線ラインの容量が同一にすることができる点では、実施例４－３のような形態が特に好ましい。なお、４画素に突出部が１個という構成には限定されない。
実施例４－４
図１７は、実施例４－４の回路基板の画素の構成を示す平面模式図である。
実施例４－４では、ソース配線（データ信号線）１４２３とリペア配線（パターン膜）１４２８のクロス容量を半減している。ゲート配線方向に、ズラシは無い。なお、４画素に突出部が１個という構成には限定されない。
実施例４－４の構成は、ソース配線の引き出し配線をゲート配線層とソース配線層との２層で交互に引き回す構成の回路基板において、負荷合わせが可能になるという効果を発揮することができ、好適に適用することができる。例えば、ソース配線の引き出し配線が、ゲート配線層とソース配線層とでシート抵抗が異なる場合、従来は、引き出し配線の抵抗差を無くすために、２層のうちどちらかを細く設計する必要があり、このため細い配線が断線して歩留まりが低下するおそれがあったが、アクティブエリア内のソース配線の負荷に差異がある為、この差異を引き出し配線でキャンセルさせれば良いため、引き出し配線のどちらかを無理に細く設計する必要がなくなる。これにより、周辺引き出し配線の歩留まりが向上するというメリットを有する。
（効果）
［全体］
実施例４－１、実施例４－２：
ゲート配線が、どこで断線してもリペア対応可能である。また、上下どちらのゲート配線も修正可能である。更に、リペア用突起の数を減らせる為、容量を低減することができる。 
実施例４－３、実施例４－４：
上下どちらのゲート配線も修正可能である。また、リペア用突起の数を減らせる為、容量を低減することができる。
実施形態４では、ソース配線の負荷が半分となるため、消費電力も少なく、特に低消費電力が求められる小型機種で有利である。
［詳細］
実施例４－１：修正しない時のパネルの容量が少ない。
実施例４－２：修正しない時のパネルの容量が少ない。
実施例４－３：ソース配線の容量が低減する。実施例４－４を改良したものであり、ゲート配線毎に位置がずれているため、全信号線で遅延の差が生じない。
実施例４－４：ソース配線の容量が低減する。
なお、本実施形態のその他の構成については、実施形態１において上述した通りである。
〔実施形態５：リペア配線を新たな層で形成〕
デュアルゲート構造の回路基板において、ゲート配線－ゲート配線間（隣接する走査信号間）に従来設けられていた層とは異なる新たな層を設けてリペア配線を配置する。
実施形態５の表示装置の基本構成は、ＴＦＴ基板（アクティブマトリクス基板）と、カラーフィルタ基板（対向基板）と、それら２基板間に挟持された表示媒体（液晶）を有する表示装置である。
液晶の配向モードや配向方法、駆動方法の限定は無い（ＴＮ、ＭＶＡ、ＩＰＳ、ＦＦＳ、ＴＢＡ、ＰＳＡ、光配向、マルチ画素）。また、画素形状に限定は無く、縦長絵素でもよいし、横長絵素でもよいし、デルタ配列でも良い。更に、ゲート配線が、どこで断線してもリペア対応可能である。画素の電極間に配置する（遮光の効果を有するメリットがある）。
図１８は、実施例５－１の回路基板の画素の構成を示す平面模式図である。
リペア用の突起は、画素電極間のＣｓ遮光部に限定されない（実施例１－１－１を新たな層で形成し、全ライン繋ぎ構造としたものである）。
修正用突起は、１絵素に上下２個以上でもよく、その数は特に限定されない。
上下の修正用突起の位置はずれていても良い（開口率メリットがある所等、任意に選べる〔選んで良い〕）。
実施例５－１、実施例５－２：
ゲート配線が、どこで断線してもリペア対応可能である。また、上下どちらのゲート配線も修正可能である。
なお、本実施形態のその他の構成については、実施形態１において上述した通りである。
〔実施形態６〕
実施例６－１
図１９は、実施例６－１の回路基板の画素の構成を示す平面模式図である。パターン膜１６２８は、実施形態１、２と同様に、ソース配線層に設けられている。
実施例６－２
図２０は、実施例６－２の回路基板の画素の構成を示す平面模式図である。パターン膜１７２８は、実施形態３～５と同様に、従来設けられていた層とは異なる新たな層に設けられている。
なお、パネル（又は回路基板）等を顕微鏡にて観察することにより、本発明の回路基板の構成を確認することが可能である。
実施形態６のパターン膜は、リペア配線としての機能を有しないが、容量増加を充分に低減できる態様でパターン膜を配置し、信号遅延にもとづく表示品位の低下を充分に抑制するとともに、当該パターン膜により遮光部材の欠損部を充分に遮光することができるものである。なお、実施形態６のように、パターン膜の全体が線状部であってもよい。
なお、容量増加を充分に低減できる態様でパターン膜を配置するとは、例えば図１や図４において二点鎖線で囲んだ領域を含めてパターン膜を配置することを言う。例えば、画素がストライプ配列された表示装置においては、図２２の参照番号５１で示した箇所にカラーフィルタがなく、ＢＭの欠損を防止するために、パターン膜を配置することが好適である。また、画素がデルタ配列された表示装置においては、図２３の参照番号５３で示した箇所に上下の色境界が生じやすく、ＢＭの欠損を防止するために、パターン膜を配置することが好適である。
〔実施形態１の変形例〕
実施例１－１の変形例
図２５は、実施例１－１の変形例の回路基板の画素の構成を示す平面模式図である。上述した各実施例は、パターン膜をリペア配線として機能させるために、パターン膜に突出部を設けていたが、実施例１－１の変形例は、パターン膜の代わりにゲート配線２２ａ′、２２ｂ′に突出部を設け、基板主面を平面視したときに、当該ゲート配線２２ａ′、２２ｂ′の突出部とパターン膜２８′とが重畳する。このような形態によっても、パターン膜２８′をリペア配線としても好適に機能させるとともに、本発明の効果を同様に発揮することができる。
〔比較例１〕
図２６は、比較例１の回路基板の画素の構成を示す平面模式図である。図２７は、図２６に示す回路基板を線分Ｅ－Ｆにて切断した断面を示す断面模式図である。比較例１の回路基板では、隣接する２本のゲート配線（信号線）１９２２ａ、１９２２ｂ間にパターン層が配置されておらず、遮光部材の欠損部を充分に遮光することができるものではなかった。
（その他の好適な実施形態）
本発明の各実施形態においては、酸化物半導体ＴＦＴ（ＩＧＺＯ〔Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体〕が特に好ましい。）が好適に用いられる。酸化物半導体ＴＦＴとデュアルゲート構造との組み合わせによる効果について、以下に詳細に説明する。
（１）酸化物半導体ＴＦＴは、ａ－Ｓｉ（アモルファスシリコン）ＴＦＴよりオン電流が高い。したがって、デュアルゲート構造でゲート配線の本数が倍になったとしても、より高精細な画素数に対応できる。
（２）酸化物半導体ＴＦＴは、ａ－ＳｉＴＦＴよりオン電流が高く、かつオフ電流が低い。したがって、デュアルゲート構造でゲート配線の本数が倍になったとしても、駆動の休止期間（１フレーム終了後に駆動を止める）を設けることができ、低消費電力化が図れる。
なお、休止期間にタッチパネルのセンシング期間を設けると、タッチパネルのノイズが少なくなり、すなわち、精度が向上する。
なお、実施例１－１のように、ＴＦＴの近傍にパターン膜を配置する形態が好ましい。これにより、ＴＦＴのオフリークを充分に防止することができる（例えば、図２１のように下側基板にパターン膜〔遮光膜〕２８を配置することにより、矢印で示した光を遮光することができ、ＴＦＴのオフリークを防止できる。）。
上述した実施形態に、共通して好適に適用することができる形態について以下に述べる。
パターン膜の突出部の先端は、画素電極とは完全に離れていても良いし、一部重なっていても良く、特に限定されない。
パターン膜は、容量低減等のために不要配線のカットを行ってもよい（走査信号線上の広い領域で重畳するパターン膜が配置されていないため、カット可能である）。
また透過率の効率を向上させる為、反射率の高いメタル（例えば、アルミニウム又はアルミニウム合金等）を利用することが望ましい。
信号線とクロスするリペア配線は、クロス部分だけを細く設計してもよく、パネルの容量を低減する点では当該形態が好ましい（例えば、図２４）。
上述した各実施形態では、画素間に２本のゲート信号線が設けられている形態を示したが、本発明の効果を発揮する限り、更にゲート信号線が設けられている形態であってもよい。また、パターン膜を挟む配線が、画素間の隣接する２本のゲート信号線である代わりに、例えば画素間の隣接する２本のデータ信号線等のその他の配線であってもよい。
また電極材料としては、ＩＴＯの代わりに、ＩＺＯ（Indium Zinc Oxide；酸化インジウム亜鉛）等の公知の材料を用いることができる。
本発明は、液晶表示装置だけでなく、ＥＬ装置等のその他の表示装置でも適応可能である。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
２１、５２１、６２１、７２１、１１２１、１２２１、１３２１、１４２１、１５２１、１６２１、１７２１、１９２１：画素電極
２２ａ、２２ｂ、５２２ａ、５２２ｂ、６２２ａ、６２２ｂ、７２２ａ、７２２ｂ、１１２２ａ、１１２２ｂ、１２２２ａ、１２２２ｂ、１３２２ａ、１３２２ｂ、１４２２ａ、１４２２ｂ、１５２２ａ、１５２２ｂ、１６２２ａ、１６２２ｂ、１７２２ａ、１７２２ｂ、１９２２ａ、１９２２ｂ：ゲート信号線
２３、５２３、６２３、７２３、１１２３、１２２３、１３２３、１４２３、１５２３、１６２３、１７２３、１８２３、１９２３：データ信号線
２４、５２４、６２４、７２４、１１２４、１２２４、１３２４、１４２４、１５２４、１６２４、１７２４、１９２４：薄膜トランジスタ（ＴＦＴ）
２５、５２５、６２５、７２５、１１２５、１２２５、１３２５、１４２５、１５２５、１６２５、１７２５、１９２５：ドレイン引出配線
２６、５２６、６２６、７２６、１１２６、１２２６、１３２６、１４２６、１５２６、１６２６、１７２６、１９２６：コンタクトホール
２８、１２８、５２８、６２８、７２８、８２８、９２８、１０２８、１１２８、１２２８、１３２８、１４２８、１５２８、１６２８、１７２８、１８２８：リペア配線（パターン膜）
３１、７３１、１９３１：第１絶縁膜
３２、７３２、１９３２：第２絶縁膜
３５、４５、７３５、７４５、１９３５、１９４５：配向膜
５２９、６２９：画素電極と同じ透明膜
５１：着色層が無い領域
５３：上下の色境界ができ易い領域
６０、７６０、１９６０：液晶層
７３３：第３絶縁膜
１６２８、１７２８、１８２８：パターン膜
１８２３：信号線
Ｂ：青色着色層
Ｇ：緑色着色層
Ｒ：赤色着色層
ＢＭ：ブラックマトリクス（太線外）
ＣＦ：カラーフィルタ
Ｃｓ、ＣＳＳ：保持容量配線
ＣＨｐａｓ：絶縁膜に形成された孔
　

Claims (10)

  1. 画素を用いて画像が構成される表示装置に用いられる回路基板であって、
    該回路基板は、複数本の第１配線及び該第１配線と交差する複数本の第２配線と、
    薄膜トランジスタ素子と、
    該薄膜トランジスタ素子のドレイン電極と電気的に接続された複数の画素電極と、
    パターン膜とを備え、
    該複数本の第１配線は、基板主面を平面視したときに、画素間で２本が互いに沿って延びており、該互いに延びる２本の第１配線の間で、該パターン膜が該第１配線に沿っている線状部をもつ
    ことを特徴とする回路基板。
  2. 前記回路基板は、更に絶縁膜をもち、
    前記パターン膜、及び、前記第１配線の一方は、前記線状部の幅方向の少なくとも一方に複数の突出部を有し、
    該複数の突出部は、該パターン膜、及び、該第１配線の他方と絶縁膜を介して重畳される重畳部を有する
    ことを特徴とする請求項１に記載の回路基板。
  3. 前記パターン膜は、線状部の幅方向の両方にそれぞれ複数の突出部を有し、
    該複数の突出部は、前記２本の第１配線の両方と絶縁膜を介して重畳される重畳部を有する
    ことを特徴とする請求項２に記載の回路基板。
  4. 前記２本の第１配線は、前記線状部の幅方向のパターン膜側にそれぞれ複数の突出部を有し、
    該複数の突出部は、該パターン膜と絶縁膜を介して重畳される重畳部を有する
    ことを特徴とする請求項２に記載の回路基板。
  5. 前記パターン膜は、第２配線と同一の層に設けられている
    ことを特徴とする請求項１～４のいずれかに記載の回路基板。
  6. 前記第１配線及び第２配線の一方は、ゲート配線であり、
    前記第１配線及び第２配線の他方は、ソース配線である
    ことを特徴とする請求項１～５のいずれかに記載の回路基板。
  7. 前記回路基板は、更に保持容量配線をもち、基板主面を平面視したときに、該保持容量配線と前記突出部とが重畳する
    ことを特徴とする請求項２又は３に記載の回路基板。
  8. 前記パターン膜は、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及びＣｕからなる群より選択される少なくとも１種を含む材料により構成されたものである
    ことを特徴とする請求項１～７のいずれかに記載の回路基板。
  9. 前記薄膜トランジスタ素子は、酸化物半導体を含む
    ことを特徴とする請求項１～８のいずれかに記載の回路基板。
  10. 請求項１～９のいずれかに記載の回路基板を備えてなることを特徴とする表示装置。
    　
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