WO2012147657A1 - 半導体装置、アクティブマトリクス基板、及び表示装置 - Google Patents

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中野文樹
宮本忠芳
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    • G09G2360/144—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light being ambient light
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Definitions

  • the present invention relates to a semiconductor device including a switching element such as a transistor, an active matrix substrate using the same, and a display device.
  • An active matrix in which a plurality of data wirings (also referred to as source electrode wirings or signal lines) and a plurality of scanning wirings (gate electrode wirings or gate lines) are arranged in a matrix on a liquid crystal panel of such a liquid crystal display device.
  • a substrate is used.
  • the active matrix substrate is connected to a switching element such as a thin film transistor (TFT: Thin Film Transistor, hereinafter abbreviated as “TFT”) provided in the vicinity of the intersection of the data wiring and the scanning wiring, and the switching element.
  • TFT Thin Film Transistor
  • one end of the liquid crystal pixel is connected to the signal line through the drain to the source of the two TFTs connected in series.
  • each gate is connected to a gate line (see, for example, Patent Document 1).
  • one end of the auxiliary capacitor is connected to the connection point between the two TFTs, and the other end of the liquid crystal pixel and the other end of the auxiliary capacitor are grounded. With this configuration, it has been possible to suppress fluctuations in the liquid crystal pixel voltage due to leakage current when the TFT is non-conductive.
  • the present invention relates to a semiconductor device capable of effectively suppressing a leakage current in a configuration in which a plurality of switching portions are connected in series and a capacitor is connected to a connection portion of a switching element, and an active device using the same
  • An object is to provide a matrix substrate and a display device.
  • a semiconductor device includes a plurality of switching elements connected in series, one electrode connected to one end side of the plurality of switching elements, and the other electrode connected to a first capacitance control line.
  • a light shielding film that blocks light incident on at least one of the plurality of switching elements.
  • a semiconductor device capable of effectively suppressing a leakage current even when a plurality of switching units are connected in series and a capacitor is connected to the connection unit of the switching unit, and An active matrix substrate and a display device using the same can be provided.
  • FIG. 1 is a diagram illustrating a liquid crystal display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an example of an equivalent circuit of the switching circuit shown in FIG.
  • FIG. 4 is a diagram showing an example of drive signal waveforms of the switching circuit shown in FIG.
  • FIG. 5 is a graph showing a change in off-leakage current of the thin film transistor when the light shielding film is provided and when the light shielding film is not provided.
  • FIG. 6 is a circuit diagram showing an example of an equivalent circuit of switching circuits arranged in the vertical direction in the active matrix substrate 5.
  • FIG. 7 is a diagram showing an example of signal waveforms when the circuit shown in FIG.
  • FIG. 8 is driven.
  • FIG. 8 is a diagram showing another example of drive signal waveforms in the circuit shown in FIG.
  • FIG. 9 is a plan view showing the main structure of the switching circuit.
  • FIGS. 10A, 10B, and 10C are a cross-sectional view taken along line VIIa-VIIa, a cross-sectional view taken along line VIIb-VIIb, and a cross-sectional view taken along line VIIc-VIIc in FIG. 9, respectively.
  • FIG. 11 is a plan view showing a modification of the main structure of the switching circuit.
  • FIGS. 10A, 10B, and 10C are a cross-sectional view taken along line VIIa-VIIa, a cross-sectional view taken along line VIIb-VIIb, and a cross-sectional view taken along line VIIc-VIIc in FIG. 9, respectively.
  • FIG. 11 is a plan view showing a modification of the main structure of the switching circuit.
  • FIG. 12A, 12B, and 12C are a cross-sectional view taken along line VIIa-VIIa, a cross-sectional view taken along line VIIb-VIIb, and a cross-sectional view taken along line VIIc-VIIc in FIG. 11, respectively.
  • FIG. 13 is a circuit diagram illustrating an example of an equivalent circuit of the switching circuit according to the second embodiment.
  • FIG. 14 is a diagram showing an example of signal waveforms when the circuit shown in FIG. 13 is driven.
  • FIG. 15 is a circuit diagram illustrating an example of an equivalent circuit of the switching circuit 18 according to the third embodiment.
  • a semiconductor device includes a plurality of switching elements connected in series, one electrode connected to one end side of the plurality of switching elements, and the other electrode connected to a first capacitance control line.
  • a light shielding film that blocks light incident on at least one of the plurality of switching elements.
  • a light shielding film that blocks light incident on at least one of the plurality of switching elements is formed. Thereby, it is possible to prevent a leakage current due to light from occurring.
  • one end side of the plurality of switching elements is connected to the first capacitor wiring via the first capacitor, and the connection point between the adjacent switching elements is connected to the first capacitor via the second capacitor.
  • the second capacitor wiring is connected. Due to this configuration, the voltage between adjacent switching elements can be controlled independently of the voltage at one end of the plurality of switching elements. Therefore, the leakage current of the switching element provided between the first capacitor and the second capacitor is controlled by controlling the voltage between the adjacent switching elements using the second capacitor wiring and the second capacitor. It is possible to suppress voltage fluctuations due to.
  • a semiconductor device capable of suppressing voltage fluctuation on one end side of the element can be configured.
  • the embodiment of the present invention can reliably suppress the leakage current even when a plurality of switching units are connected in series and a capacitor is connected to the connection of the switching elements. Therefore, voltage fluctuations at one end side of the plurality of switching elements can be suppressed.
  • the switching element connected between the first capacitor and the second capacitor when the switching element connected between the first capacitor and the second capacitor is OFF, the first capacitor side and the second capacitor in the switching element are turned off.
  • the voltage of the second capacitor wiring can be changed so as to reduce the potential difference from the capacitor side. In this way, by controlling the second capacitor wiring, the potential difference between the first capacitor side and the second capacitor side is reduced, and the voltage variation at one end side of the plurality of switching elements due to the leakage current Can be suppressed.
  • the switching element connected between the first capacitor and the second capacitor when the switching element connected between the first capacitor and the second capacitor is OFF, the voltage on the second capacitor side is higher than the voltage on the first capacitor side in the switching element.
  • the voltage of the second capacitor wiring can be changed so as to increase. Accordingly, when the switching element is OFF, the potential difference can be reduced when the voltage on the second capacitance side becomes lower than the first capacitance side due to leakage current or the like.
  • the switching element connected between the first capacitor and the second capacitor is OFF, and immediately before the voltage of the second capacitor wiring is changed, the first capacitor in the switching element is
  • the voltage on the second capacitance side can be configured to be lower than the voltage on the capacitance side.
  • the voltage on the second capacitance line is changed in a state where the voltage on the second capacitance side is lower than the voltage on the first capacitance side due to leakage current or the like, so that the first capacitance side And the potential difference on the second capacitor side can be reduced.
  • the voltage of the second capacitor wiring is 2 at the same time (at a constant time interval). It can be configured to change more than once. In this way, by changing the voltage at regular time intervals, for example, the amount of change in voltage can be made equal, and the voltage adjustment of the second capacitor wiring can be simplified.
  • the semiconductor device is configured such that when the switching element connected between the first capacitor and the second capacitor is OFF, the voltage of the second capacitor wiring changes twice or more with the same change amount. be able to. Thereby, the voltage adjustment of the second capacitor wiring can be simplified.
  • the semiconductor device is arranged side by side with another semiconductor device, and the second capacitor wiring of the semiconductor device is connected to the switching element of another semiconductor device provided adjacent thereto, and the control of the switching element is performed. It can be set as the aspect which serves as a signal. Thereby, the number of wirings can be reduced.
  • the other semiconductor device can have the same structure as the semiconductor device.
  • the semiconductor device is provided in each pixel of an active matrix substrate, a pixel electrode is connected to one end side of the plurality of switching elements, and a pixel signal is transmitted to the other end side.
  • a signal line for supplying via a switching element can be connected.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, the switching element is turned off, and the voltage of the pixel electrode is to be held.
  • the voltage of the second capacitor wiring is changed so as to reduce a potential difference between the pixel electrode side and the signal line side. Thereby, the change in the voltage of the pixel electrode due to the leakage current can be suppressed in the period in which the voltage of the pixel electrode is to be held.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and the switching element is turned off to hold the voltage of the pixel electrode.
  • the voltage of the second capacitor wiring can be changed so that the voltage on the second capacitor side becomes higher than the voltage on the first capacitor side in the switching element.
  • the potential difference can be reduced even when the voltage on the first capacitor side becomes lower than that on the second capacitor side due to leakage current or the like in the period in which the voltage of the pixel electrode is to be held.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and the switching element is turned off to hold the voltage of the pixel electrode.
  • the voltage on the second capacitor side may be lower than the voltage on the first capacitor side in the switching element.
  • the voltage on the first capacitor side is lower than the second capacitor side due to a leakage current or the like, and the voltage change of the second capacitor wiring The potential difference can be reduced.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and the switching element is turned off to hold the voltage of the pixel electrode.
  • the voltage of the second capacitor wiring can be changed twice or more at the same time. In this way, by changing the voltage at a constant time interval in the period in which the voltage of the pixel electrode should be held, for example, the amount of change in voltage can be made equal, and the voltage adjustment of the second capacitor wiring is simplified. can do.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and the switching element is turned off to hold the voltage of the pixel electrode.
  • the voltage of the second capacitor wiring can be changed twice or more with the same change amount. Thereby, the voltage adjustment of the second capacitor wiring in the period in which the voltage of the pixel electrode should be held can be simplified.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and holds the voltage of the pixel electrode at which the switching element is turned off.
  • the voltage of all the second capacitor wirings formed on the active matrix substrate can be changed at the same timing. Thereby, the pixel driving process of the active matrix substrate can be simplified.
  • the switching element is turned on when a pixel signal is supplied from the signal line to the pixel electrode, and holds the voltage of the pixel electrode at which the switching element is turned off.
  • the voltages of all the second capacitor wirings formed on the active matrix substrate can be set to the same voltage.
  • the pixel driving process of the active matrix substrate can be simplified by controlling the voltages of all the second capacitor wirings to be the same.
  • the semiconductor device is provided in each of the pixels arranged in a matrix on the active matrix substrate, and the second capacitor wiring of the semiconductor device provided in the pixel in one row in the matrix is connected to the pixel in the adjacent row. It is possible to adopt a mode that also serves as a scanning line for supplying a control signal to the switching element of the provided semiconductor device. Thereby, the number of wirings provided on the active matrix substrate can be reduced, and the aperture ratio of the pixel can be increased.
  • the second capacitor wiring or the first capacitor wiring is formed to extend to a position where light incident on at least one of the plurality of switching elements is blocked, and also serves as the light shielding film It can be.
  • the first or second capacitor wiring and the light shielding film can be integrally formed, and the aperture ratio can be improved.
  • An active matrix substrate using the semiconductor device is also an embodiment of the present invention.
  • a display device including a display unit including the active matrix substrate and a display device in which the display unit is a liquid crystal panel or an organic EL panel are also included in the present invention.
  • the display device includes a sensor that detects a state of an ambient environment of the display unit, and a display control unit that performs drive control of the display unit, and the display control unit, based on a detection result from the sensor, A signal adjustment unit that adjusts the frame frequency may be provided.
  • the frame frequency of the display image displayed on the display unit can be appropriately adjusted according to the surrounding environment, and a display device having excellent display performance can be easily configured.
  • the display device includes a sensor that detects a state of an ambient environment of the display unit, and a display control unit that performs drive control of the display unit, and the display control unit, based on a detection result from the sensor, A signal adjustment unit that adjusts a signal of the second capacitor wiring may be provided.
  • FIG. 1 is a diagram illustrating a liquid crystal display device according to Embodiment 1 of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1).
  • a backlight device 3 backlight unit
  • the liquid crystal panel 2 constitutes a display unit that displays information.
  • the liquid crystal panel 2 includes a color filter substrate 4 (TFT substrate) and an active matrix substrate 5 (counter substrate) constituting a pair of substrates.
  • the active matrix substrate 5 and the color filter substrate 4 are disposed to face each other, the peripheral portions of both substrates are bonded with a sealing material, and a liquid crystal layer is provided in a region surrounded by the peripheral portions. That is, a liquid crystal layer (not shown) is sandwiched between the color filter substrate 4 and the active matrix substrate 5.
  • Polarizing plates 6 and 7 are provided on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. Further, the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin. Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the color filter substrate 4 or the active matrix substrate 5.
  • TAC triacetyl cellulose
  • PVA polyvinyl alcohol
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the switching circuit (semiconductor device) of the present invention including the thin film transistor is provided for each pixel.
  • the color filter substrate 4 constitutes the other of the pair of substrates, and the color filter substrate 4 is formed with a color filter, a counter electrode, and the like between the liquid crystal layer (not shown). )
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9. Further, in the backlight device 3, the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10. A case 11 is placed on the color filter substrate 4. Thus, the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG. 2,
  • the liquid crystal display device 1 includes a panel control which is an example of a display control unit that performs drive control of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images.
  • a source driver 16 and a gate driver 17 that operate based on an instruction signal from the panel control unit 15.
  • the liquid crystal display device 1 is provided with a capacitor driver 21 that outputs a predetermined signal to a plurality of capacitors described later. Similar to the source driver 16 and the gate driver 17, the capacitor driver 21 operates based on an instruction signal from the panel control unit 15.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 includes a detection result from the temperature sensor TS that detects the ambient temperature of the liquid crystal panel 2 and a detection result from the optical sensor OS that detects the magnitude of external light incident on the liquid crystal panel 2. Is entered.
  • the temperature sensor TS and the optical sensor OS are examples of sensors that detect the surrounding environment of the liquid crystal panel (display unit) 2.
  • the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and the input video signal.
  • a frame buffer 15b capable of storing display data for one frame included, and a signal adjustment unit 15c for adjusting the frame frequency of a display image displayed on the liquid crystal panel 2 are provided. Then, the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the signal adjustment unit 15c is configured to adjust the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS (details will be described later).
  • the signal adjustment unit 15c adjusts the voltage of the capacitor controlled by the capacitor driver instead of the frame frequency or in addition to the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS.
  • the frame frequency or the voltage of the capacitor may be adjusted based on the detection results of the temperature sensor TS and the optical sensor OS and the input video signal.
  • the source driver 16, the gate driver 17, and the capacitor driver 21 are installed on the active matrix substrate 5. Specifically, the source driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 which is an example of the display panel. ing. Further, the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. In addition, the capacitor driver 21 is installed on the surface of the active matrix substrate 5 so as to face the gate driver 17 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. .
  • the configurations of the source driver 16, the gate driver 17, and the capacitor driver 21 are not limited to the above example. For example, at least two of these may be provided concentrated on one side of the effective display area A.
  • the source driver 16 and the gate driver 17 are drive circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel, and the source driver 16 and the gate driver 17 include a plurality of source electrode lines SL1.
  • ⁇ SLm (m is an integer of 2 or more, hereinafter collectively referred to as "SL") and a plurality of gate electrode wirings GL1 to GLn (n is an integer of 2 or more, hereinafter collectively referred to as "GL").
  • SL source electrode lines
  • GL gate electrode wirings GL1 to GLn
  • the source electrode wiring SL and the gate electrode wiring GL constitute a data wiring (signal line) and a scanning wiring (scanning line), respectively, and are made of a transparent glass material or a transparent synthetic resin contained in the active matrix substrate 5.
  • the source electrode wiring SL is provided on the substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), and the gate electrode wiring GL is arranged in the matrix row direction (the liquid crystal panel 2). In the horizontal direction) on the base material.
  • the first capacitor lines CSL11 to CSL1n (n is an integer of 2 or more, hereinafter collectively referred to as “CSL1”) and the second capacitor lines CSL21 to CSL2n (hereinafter “ CSL2 ′′ is generally named).
  • the first capacitor lines CSL11 to CSL1n are provided in parallel with the second capacitor lines CSL21 to CSL2n, respectively.
  • CSL1 and CSL2 are indicated by a single line for the sake of simplicity.
  • the first capacitor line CSL1 and the second capacitor line CSL2 are connected to the capacitor driver 21.
  • the first capacitor line CSL1 is connected to the pixel electrode of each pixel via the first capacitor.
  • the second capacitor line CSL2 is connected via a second capacitor to a connection point between a plurality of thin film transistors connected in series in the switching circuit 18 of each pixel (details will be described later).
  • a switching circuit 18 for a pixel electrode (that is, a pixel driving circuit) using the semiconductor device of this embodiment is connected to the switching circuit 18.
  • the pixel P having the pixel electrode 19 formed is provided.
  • the common electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the switching circuit 18, the pixel electrode 19, and the common electrode 20 are provided for each pixel.
  • the switching circuit 18 has a configuration in which the source and drain of a plurality of thin film transistors are connected in series, and the source electrode wiring SL and the pixel electrode 19 are connected.
  • the gates of the plurality of thin film transistors are respectively connected to the gate electrode wiring GL.
  • Connection points (nodes) on the plurality of thin film transistors and the pixel electrode side are connected to the first capacitor wiring CSL1 through the first capacitor.
  • a connection point between adjacent thin film transistors among the plurality of thin film transistors is connected to the second capacitor wiring CSL2 via the second capacitor.
  • at least one of the plurality of thin film transistors of the switching circuit 18 is provided with a light shielding film that blocks light from the backlight. An increase in leakage current of the thin film transistor is suppressed by the light shielding film.
  • the switching circuit 18 when a voltage sufficient to cause conduction between the source and the drain is applied to the gates of the plurality of thin film transistors through the gate electrode wiring GL, the source electrode wiring SL, the pixel electrode, and the first electrode The capacitor is electrically connected. Accordingly, when the plurality of thin film transistors are turned on, the pixel electrode and the first capacitor are charged to a predetermined voltage applied from the source electrode line SL. After that, when the gate voltage applied from the gate electrode wiring GL changes and the source and drain of the plurality of thin film transistors become non-conductive (OFF), the source electrode wiring SL, the pixel electrode, and the first capacitor are electrically connected. However, the voltage charged in the pixel electrode and the first capacitor is held.
  • the capacitance value of the second capacitor is smaller than the capacitance value of the first capacitor, the drain potential and the source potential of the thin film transistor between the connection point of the first capacitor and the connection point of the second capacitor are Since they are not the same potential, a potential difference occurs. Therefore, in the voltage holding period of the pixel electrode, a voltage is applied through the second capacitor wiring CSL2 so that the potential difference approaches 0. Thereby, the voltage fluctuation of the pixel electrode due to the leakage current is suppressed.
  • the gate driver 17 scans the thin film transistors of the corresponding switching circuit 18 with respect to the gate electrode wirings GL1 to GLn based on the instruction signal from the image processing unit 15a. (Gate signal) can be output sequentially. Based on the instruction signal from the image processing unit 15a, the source driver 16 outputs a data signal (voltage signal (gradation voltage)) corresponding to the luminance (gradation) of the display image to the corresponding source electrode wirings SL1 to SLm. can do.
  • a data signal voltage signal (gradation voltage)
  • the capacitor driver 21 has the first capacitor and the second capacitor in the voltage holding period of the pixel electrode for the capacitor lines CSL11 to CSL1n and CSL21 to CSL2n based on the instruction signal from the image processing unit 15a. A signal for controlling the voltage can be supplied.
  • a plurality of pixel P regions are formed in each region partitioned in a matrix by the source electrode wiring SL and the gate electrode wiring GL.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels. These RGB pixels are sequentially arranged in this order, for example, in parallel with the gate electrode lines GL1 to GLn. Further, these RGB pixels can display corresponding colors by a color filter layer (not shown) provided on the color filter substrate 4 side.
  • the green pixel can display a green color by arranging a green color filter in a region corresponding to the green pixel of the counter substrate.
  • red and blue color filters can be displayed by arranging red and blue color filters in regions corresponding to the respective pixels of the counter substrate.
  • the green pixel, the red pixel, and the blue pixel constitute one pixel unit with three colors, thereby enabling color display of an arbitrary color.
  • the liquid crystal display device 1 includes a display area formed of a plurality of pixels arranged in a matrix and a driver for driving the display pixels.
  • This driver may be formed on the active matrix substrate at the same time, or may be mounted and connected via a terminal region as a driver chip.
  • the alignment direction of the liquid crystal material of the liquid crystal layer is controlled for each pixel by turning on and off the thin film transistor.
  • the light transmittance of the backlight is controlled for each pixel.
  • the transmittance of the backlight light is controlled for each red pixel, green pixel, and blue pixel.
  • An image can be displayed on the liquid crystal display panel by displaying the pixel unit with an arbitrary intensity and display color.
  • FIG. 3 is a circuit diagram showing an example of an equivalent circuit of the semiconductor device used in the switching circuit 18 shown in FIG.
  • the switching circuit 18 includes a first thin film transistor T1 and a second thin film transistor T2 connected in series.
  • a MIS (Metal-Insulator-Semiconductor) type transistor can be used for each thin film transistor T1 and T2.
  • One end sides of these thin film transistors T1 and T2 are connected to a pixel electrode which is one electrode of the liquid crystal capacitance Clc.
  • the liquid crystal capacitor Clc is formed between the pixel electrode and the common electrode COM facing the pixel electrode.
  • the other end sides of the thin film transistors T1 and T2 are connected to the source electrode wiring SL.
  • the switching circuit 18 further includes a first capacitor Cs1 having one electrode connected to the one end and the other electrode connected to the first capacitor line CSL1.
  • the switching circuit 18 includes a second capacitor Cs2 in which one electrode is connected between the adjacent thin film transistors T1 and T2, and the other electrode is connected to the second capacitor line CSL2. That is, the first capacitor Cs1 connected to the pixel electrode side of the thin film transistors T1 and T2 and the second capacitor Cs2 connected between the thin film transistors T1 and T2 are connected to different capacitor lines CSL1 and CSL2, respectively. It becomes the composition. With this configuration, the voltage (Vop) between the two thin film transistors T1 and T2 can be controlled by the signal of the second capacitor wiring CSL2.
  • the first capacitor line CSL1 and the second capacitor line CSL2 are two lines whose voltages are controlled independently. Note that the first capacitor wiring can be simply referred to as “first wiring”, and the second capacitor wiring can be referred to as “second wiring” different from the first wiring.
  • the voltage value applied to CSL2 is changed at least once during the pixel voltage holding period of the frame period.
  • the value of the voltage applied to the capacitor wiring CSL2 is increased by a certain amount three times during one holding period. That is, the voltage of the capacitor line CSL2 is set so that the voltage Vop on the capacitor Cs2 side becomes higher than the voltage Vpix on the capacitor Cs1 side during the holding period in which the source-drain of the thin film transistor T2 between the two capacitors Cs1 and Cs2 is OFF. It is changing.
  • the voltage Vop on the side of the capacitor Cs2 is lower than the voltage Vpix on the side of the capacitor Cs1 before the voltage of the capacitor line CSL2 is changed, and the voltage is changed at such a timing that it becomes higher after the voltage change.
  • the voltage change of the capacitor wiring CSL2 during the holding period is performed a plurality of times at regular intervals, and the voltage change amount at each time is equal.
  • the voltage of the capacitor wiring CSL2 can be controlled using the time interval and the voltage change amount as parameters, and the adjustment becomes easy.
  • the direction of change (increase or decrease) of the voltage applied to the capacitor wiring CSL2 during the holding period changes the voltage in a direction in which the potential difference between Vop and Vpix decreases, that is, the potential difference approaches 0. It is preferable.
  • control can be performed so that Vop> Vpix immediately after changing the voltage applied to CSL2 during the holding period.
  • the charge held in the pixel electrode is only lost during the holding period, but by controlling as in this embodiment, the charge can be supplied to the pixel portion for a certain period during the holding period. It becomes possible.
  • the amount and timing of changing the voltage of the capacitor wiring CSL2 in the holding period can be appropriately set according to the characteristics of the switching circuit 18.
  • the amount ⁇ CSL2 for changing the voltage of the capacitor wiring CSL2 during the holding period can be calculated using the following equation (1) as an example.
  • Cop represents the total sum of the capacitances connected to the node indicated by Vop in FIG. 3 (the node on the line connecting the thin film transistors T1 and T2).
  • Cop can be, for example, the sum of Cs2, the gate-drain capacitance of the transistor T1, the gate-source capacitance of the transistor T2, and the parasitic capacitance between each signal wiring (SL, GL, CSL1) and the node.
  • Cs2 in the above formula (1) represents the capacitance of the second capacitor Cs2 shown in FIG.
  • the voltage value of Vop that changes with time can be reset. Therefore, it is possible to prevent the voltage value of Vop from being separated from the voltage value of Vpix with time and the Vds of the thin film transistor T2 is increased, thereby increasing the off-leakage current. Therefore, it is possible to hold the pixel voltage for a longer time than when this drive is not performed, and it is possible to drive at an extremely low drive frequency. As a result, low power consumption of the display device can be realized.
  • a light shielding film is disposed on the thin film transistors T1 and T2 of the switching circuit 18.
  • the light-shielding film is preferably provided at a position where the illumination light of the backlight device 3 is blocked so as not to hit the thin film transistor, for example, at a lower portion of the thin film transistor (on the backlight device 3 side). Further, a light shielding film may be provided over the thin film transistor (on the display surface side).
  • the light shielding film can prevent the illumination light of the backlight device 3 or the light from the outside of the liquid crystal panel 2 (external light) from directly reaching the channel portions of the thin film transistors T1 and T2. Thereby, an increase in off-leakage current is suppressed.
  • FIG. 5 is a graph showing changes in the off-leakage current of the thin film transistor when the light shielding film is provided and when the light shielding film is not provided.
  • the vertical axis represents the off-leakage current value (lds) of the thin film transistor
  • the horizontal axis represents the source-drain voltage (Vds) of the thin film transistor.
  • the off-leakage current of the thin film transistor is reduced by about two digits by providing the light shielding film.
  • FIG. 6 is a circuit diagram showing an example of an equivalent circuit of switching circuits arranged in the vertical direction (matrix column direction) of the liquid crystal panel 2 among the switching circuits 18 provided for each pixel in the active matrix substrate 5.
  • three switching circuits having the configuration shown in FIG. 3 are arranged in the vertical direction, and these three switching circuits share the source electrode wiring SL extending in the vertical direction.
  • FIG. 7 is a diagram showing an example of a signal waveform when the circuit shown in FIG. 6 is driven.
  • the gate electrode wiring GLn ⁇ 1 is synchronized with the timings 1,..., N ⁇ 1, n, n + 1 indicating the pixel value applied through the source electrode wiring SL in the writing period.
  • GLn, GLn + 1 are applied with voltages for turning on the thin film transistors T1n-1, T2n-1, T1n, T2n, T1n + 1, T2n + 1, respectively.
  • the source electrode wiring SL when the voltage of the nth pixel value is applied to the source electrode wiring SL, the ON voltage is applied to the gate electrode wiring GLn, and the thin film transistors T1n and T2n are turned on. Accordingly, the source electrode wiring SL and the pixel electrode are brought into conduction in the pixel in the n-th row, and a predetermined voltage corresponding to the pixel value to be displayed in the liquid crystal capacitor Clcn and the first capacitor Cs1n is charged. That is, the voltage Vpixn of the pixel electrode is a voltage corresponding to the pixel value. At this time, a pulse voltage is also applied to the second capacitor wiring CSL2n in the n-th row, and the voltage Vopn between the two thin film transistors T1 and T2 becomes a predetermined voltage.
  • the voltage of the (n + 1) th pixel value is applied to the source electrode wiring SL
  • the voltage of the gate electrode wiring GLn returns from the ON voltage to the original, and the ON voltage is applied to the gate electrode wiring GLn + 1 in the (n + 1) th row.
  • the pixel voltage holding period starts in the pixels in the n-th row.
  • the holding period starts after the end of the writing period, but the starting time of the holding period may be recognized in any way, and is not limited to any one.
  • voltage application is repeated for all the rows and columns of the matrix.
  • the voltage is changed twice in the capacitor wirings CSL21,..., CSL2n-1, CSL2n, CSL2n + 1 at the same timing.
  • the voltages Vopn ⁇ 1, Vopn, and Vopn + 1 between the two thin film transistors T1n ⁇ 1 and T2n ⁇ 1, T1n and T2n, T1n + 1, and T2n + 1 are reset. That is, in the holding period, immediately after resetting Vopn ⁇ 1, Vopn, and Vopn + 1, the voltage of the capacitor wiring CSL2 is controlled so that Vop ⁇ Vpix. Due to the voltage change in the holding period of the capacitor wiring CSL2, the fluctuation due to the leakage current of the voltage Vpixn ⁇ 1, Vpixn, Vpixn + 1 of the pixel electrode of each pixel is suppressed.
  • FIG. 8 is a diagram showing another example of drive signal waveforms in the circuit shown in FIG.
  • the voltage is changed at the same timing in all the capacitor wirings CSL21,... CSL2n-1, CSL2n, CSL2n + 1 even in the writing period.
  • the voltage of all the capacitor wirings CSL21,... CSL2n-1, CSL2n, CSL2n + 1 is set to the low level from the start of pixel writing of the first row to the end of pixel writing of the last row, When the pixel writing of the last row is completed, a predetermined level of voltage is applied.
  • FIG. 9 is a plan view showing the main structure of the switching circuit.
  • FIGS. 10A, 10B, and 10C are a cross-sectional view taken along line VIIa-VIIa, a cross-sectional view taken along line VIIb-VIIb, and a cross-sectional view taken along line VIIc-VIIc in FIG. 9, respectively.
  • the silicon layer SC as a semiconductor layer configured in a substantially linear shape is provided below the gate electrodes g ⁇ b> 1 and g ⁇ b> 3 connected to the gate electrode wiring GL. .
  • a light shielding film 24b is formed below the silicon layer SC.
  • the light shielding film 24b is provided so as to overlap with the gate electrode wiring GL and the direction perpendicular to the paper surface of FIG. 9 (thickness direction of the active matrix substrate 5). That is, the light shielding film 24b is provided below the gate electrodes g1 and g3 of the thin film transistors T1 and T2, and serves as a lower light shielding film that shields the thin film transistors T1 and T2.
  • the light shielding film 24b is preferably formed to extend to a region sufficient to block the backlight irradiation light from entering the channel regions 27 and 35 below the gate electrodes g1 and g3 of the thin film transistors T1 and T2. . For this reason, the light shielding film 24b shown in FIG. 9 is formed not only immediately below the channel regions 27 and 35, but also extending directly below and around the channel regions 27 and 35.
  • the upper light shielding film 24a is formed above the silicon layer SC.
  • the upper light shielding film 24a is provided so as to cover the thin film transistors T1 and T2. Further, the upper light shielding film 24 is electrically connected to the gate electrode wiring GL through the contact 23.
  • a low concentration impurity region (LDD region: Lightly : Doped Drain region) 46 for generating the first capacitor Cs1 and a low concentration impurity region 45 for generating the second capacitor Cs2 extend.
  • the low-concentration impurity regions 45 and 46 are provided below the capacitance common lines CSL1 and CSL2, respectively, so that a predetermined capacitance is generated.
  • a switching circuit 18 is provided on a substrate body 5a made of a glass substrate for each pixel.
  • the light shielding film 24b is formed on the substrate body 5a in the region where the switching circuit 18 is formed.
  • a base insulating film 47 is formed so as to cover the light shielding film 24 b and the substrate body 5 a, and a silicon layer SC is provided on the base insulating film 47.
  • high-concentration regions shown by cross hatching in FIG. 10) 25, 29, and 37 into which N-type impurities such as phosphorus are implanted at a high concentration, and N-type impurities are implanted at a low concentration.
  • Low-concentration impurity regions (LDD regions, indicated by dots in FIG. 10) 26, 28, 34, and 36, and channel regions 27 and 35 formed immediately below the gate electrodes g1 and g3, respectively, are provided. .
  • the LDD regions 26, 28, 34, and 36 are arranged so as to sandwich the channel regions 27 and 35 from both sides in the longitudinal direction of the silicon layer SC.
  • a gate insulating film 48 is formed so as to cover the silicon layer SC, and gate electrodes g 1 and g 3 are formed on the gate insulating film 48. Thereby, the thin film transistors T1 and T2 are formed as N-type transistors.
  • An interlayer film 49 is formed on the gate insulating film 48 so as to cover the gate electrodes g1 and g3.
  • the source electrode and the drain electrode 44 formed on the source electrode wiring SL are formed on the interlayer film 49.
  • the source electrode is connected to the source region 25 provided in the silicon layer SC through the contact hole 42, and the drain electrode 44 is connected to the drain region 37 provided in the silicon layer SL through the contact hole 43. .
  • the upper light shielding film 24 a is provided on the interlayer film 49 so as to be in the same layer as the source electrode and drain electrode 44. As shown in FIG. 10B, the upper light shielding film 24a is provided above the gate electrodes g1 and g3 between the source electrode and the drain electrode 44, and the low-concentration impurity regions 26, 28, and 34 are provided. 36 and the channel regions 27 and 35 are shielded from light. That is, the upper light-shielding film 24a can prevent light from the upper side in FIG. 10B from entering the low-concentration impurity regions 26, 28, 34, and 36 and the channel regions 27 and 35.
  • a metal such as molybdenum or tungsten is formed on the substrate body 5a by sputtering, and then patterned by photolithography and etching to form the light shielding film 24b.
  • the specific thickness of the light shielding film 24b can be about 100 to 200 nm.
  • the base insulating film 47 for example, a SiN film and a SiO 2 film are sequentially formed with a thickness of 100 nm by CVD (Chemical Vapor Deposition). Thereafter, an amorphous silicon film having a thickness of 50 nm is formed above the base insulating film 47, and then polysilicon is formed by laser crystallization. Then, boron is doped into this polysilicon as a channel dope for threshold adjustment.
  • CVD Chemical Vapor Deposition
  • an SiO 2 film having a thickness of 80 nm is formed as a gate insulating film 48 above the polysilicon, and a metal film such as molybdenum or tungsten is formed above the gate insulating film 48 and patterned. Thereby, the gate electrodes g1 and g3 are formed. Then, in order to form the low-concentration impurity regions 26, 28, 34, and 36 using the gate electrodes g1 and g3 as a mask, an N-type impurity such as phosphorus is doped at a low concentration.
  • a photoresist for ensuring the length dimension (LDD length) of the low-concentration impurity regions 26, 28, 34, and 36 is formed, and then the source region 25, the drain region 37, and the high-concentration region 29 are formed.
  • LDD length length dimension of the low-concentration impurity regions 26, 28, 34, and 36
  • the doping amount is adjusted so that the sheet resistance value is about 50 k ⁇ to 150 k ⁇ (for example, 1 ⁇ 10 13 to 10 14 / cm 2 ). .
  • This doping amount is doped so as to cancel the previously doped P-type impurity (boron) for channel doping, and N-type low-concentration impurity regions 26, 28, 34, and 36 are formed.
  • phosphorus doping of about 1 ⁇ 10 15 / cm 2 is performed so that the sheet resistance value is 1 k ⁇ or less.
  • heat treatment is performed at 500 to 600 ° C. for 1 hour in order to activate the impurities. In order to shorten the heat treatment time, for example, heat treatment may be performed at 650 ° C. to 700 ° C. for several minutes using a lamp annealing apparatus.
  • an SiO 2 film and an SiN film are formed to a thickness of about 100 nm to 300 nm, respectively, contact holes 42 and 43 are formed for connection with the source electrode and the drain electrode 44, respectively.
  • the drain electrode 44 and a wiring metal, such as Al or an alloy thereof, or a laminated film thereof are formed and patterned.
  • the liquid crystal display device 1 forms the pixel electrode 19, and therefore, after forming the wiring, a flattening film made of a resin film or the like is formed, and a transparent film that becomes the pixel electrode 19 is formed thereon.
  • An electrode for example, ITO
  • Al, Ag, or an alloy thereof is formed on the ITO as a reflective electrode.
  • the method of forming the thin film transistors T1 and T2 with N-type transistors has been described.
  • the thin film transistors T1 and T2 are formed with P-type transistors, the source region 25 and the drain region are formed.
  • the impurity for forming 37 may be a P-type impurity such as boron.
  • the switching circuit 18 having this structure can be applied to a switching element that requires a low leakage current.
  • the light shielding films 24a and 24b are disposed above and below the thin film transistors T1 and T2.
  • the light shielding films 24a and 24b are not necessarily provided on both the thin film transistors T1 and T2.
  • an increase in leakage current due to light emitted from the backlight can be suppressed.
  • a black matrix formed on a color filter substrate is disposed on top of a thin film transistor. By making this black matrix function as an upper light shielding film, the upper light shielding film 24a shown in FIGS. 9 and 10 can be omitted (see the following modification).
  • the active matrix substrate 5 has a semiconductor film, a gate insulating film, a gate signal line, a source signal line, an overcoat film, a planarizing film, It has a structure in which a pixel electrode, an alignment film, and the like are stacked.
  • the TFT structure may be a bottom gate type in which the gate signal line is located at the lowermost part, or a top gate type in which the gate signal line is located at the upper part after the semiconductor film is formed first.
  • the storage capacitor Cs is formed between the capacitor wiring and the drain electrode on the substrate body, the potential fluctuation of the pixel electrode due to the parasitic capacitance or the off-leak current of the TFT can be suppressed.
  • FIG. 11 is a plan view showing a modification of the main structure of the switching circuit.
  • FIGS. 12A, 12B, and 12C are a cross-sectional view taken along line VIIa-VIIa, a cross-sectional view taken along line VIIb-VIIb, and a cross-sectional view taken along line VIIc-VIIc in FIG. 11, respectively.
  • the upper light shielding film is omitted.
  • the capacitor wiring CSL2 is formed in a layer between the switching circuit and the backlight, and extends below the thin film transistors T1 and T2 and is formed as a light shielding film 24b.
  • the capacitor wiring CSL2 is formed to extend below the high concentration region 29 of the silicon layer SC connecting the thin film transistors T1 and T2.
  • the second capacitor Cs2 is formed by the high concentration region 29, the capacitor wiring CSL2, and the base insulating film 47 therebetween.
  • the high concentration region 29 at the connection portion between the thin film transistors T1 and T2 is wider than the other portions, but the high concentration region 29
  • the shape and width are not limited to specific ones.
  • the area of the high-concentration region 29 can be designed to have a suitable size in order to secure the second capacitor Cs2 in accordance with the dielectric constant, thickness, and the like of the base insulating film 47.
  • the capacitor wiring CSL2 is formed so as to overlap at least the channel regions 27 and 35 of the thin film transistors T1 and T2 and the periphery thereof. As a result, the capacitor wiring CSL2 can also serve as the light shielding film 24b. Further, the capacitor wiring CSL2 is formed to extend linearly along the gate electrode wiring GL. In this manner, by forming the capacitor wiring CSL2 at a position overlapping below the gate electrode wiring GL, it is possible to mitigate the decrease in the aperture ratio due to the capacitor wiring CSL2.
  • the capacitor wiring CSL2 also serves as the light shielding film 24b.
  • the capacitor wiring CSL1 can also serve as the light shielding film 24b.
  • the signal adjustment unit 15c is configured to adjust the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS.
  • the leakage current varies depending on the usage environment of the liquid crystal panel 2, that is, the ambient temperature and external light. Therefore, the signal adjustment unit 15c determines the leakage currents of the thin film transistors T1 and T2 based on the detection results of the temperature sensor TS and the optical sensor OS.
  • the signal adjustment unit 15c can reduce the frame frequency within a range in which the display image on the liquid crystal panel 2 does not fluctuate by adjusting the frame frequency based on the determination result of the leak current.
  • the signal adjustment unit 15c refers to this data, so that the frame frequency corresponding to the detection result of the sensor Can be determined.
  • the signal adjustment unit 15c can adjust the frame frequency to be higher as the temperature detected by the temperature sensor TS is higher. Further, the signal adjustment unit 15c can adjust the frame frequency to be higher as the light detected by the optical sensor OS is stronger.
  • the signal adjustment unit 15c can also adjust the change amount and change timing of the voltage applied to the second capacitor Cs2 during the holding period according to the detection result of the sensor. For example, the number of voltage changes (voltage gradation) in the holding period can be changed according to the detection result of the sensor. The higher the temperature detected by the temperature sensor TS or the stronger the light detected by the optical sensor OS, the more the number of times can be adjusted or the amount of change in voltage can be adjusted. Also in this case, similarly, data representing a correspondence relationship between the detection value of the sensor and the amount of change or the number of changes of the voltage applied to the capacitor Cs2 is recorded in advance, and the signal adjustment unit 15c refers to this data. Thus, voltage control of the capacitor Cs2 according to the detection result of the sensor can be executed.
  • the signal adjustment unit 15c adjusts the voltage control of the frame frequency and / or the capacitance Cs2 based on each detection result of the sensor and / or the input video signal, so that the liquid crystal panel (display unit) 2
  • the voltage control of the frame frequency and / or the capacitance Cs2 of the display image displayed at can be adjusted appropriately.
  • the liquid crystal display device 1 having excellent display performance can be easily configured.
  • the signal adjustment unit 15c can also adjust the frame frequency and the capacity Cs2 control voltage based on the video signal. For example, when the display image (video signal) is a still image, the signal adjustment unit 15c sets the frame frequency to a low frequency equal to or lower than the predetermined frequency, and when the display image is a moving image, The frequency may be a high frequency equal to or higher than a second predetermined frequency (for example, 50 (Hz)).
  • a second predetermined frequency for example, 50 (Hz)
  • the signal adjustment unit 15c can reduce the power consumption of the liquid crystal panel (display unit) 2 by adjusting the frame frequency to a predetermined frequency or less according to the input video signal. As a result, the power consumption of the liquid crystal display device 1 can be reduced.
  • FIG. 13 is a circuit diagram illustrating an example of an equivalent circuit of the switching circuit according to the second embodiment.
  • FIG. 13 shows three switching circuits arranged in the vertical direction among the switching circuits of the active matrix substrate 5.
  • the three switching circuits shown in FIG. 13 share the source electrode wiring SL extending in the vertical direction.
  • the second capacitor wiring CSL2 of each switching circuit is a gate electrode wiring GL of a switching circuit adjacent in the vertical direction.
  • the second capacitor line CSL2n connected to the second capacitor Cs2n of the switching circuit in one row in the matrix of the active matrix substrate 5 is used for the ON / OFF control signals of the thin film transistors T1n + 1 and T2n + 2 of the switching circuit in the adjacent row.
  • the gate electrode wiring GLn + 1 is also used.
  • the second capacitor Cs2 is connected to the second capacitor line CSL2 that is a dedicated control signal line.
  • Cs2n is connected to the next-stage gate electrode wiring GLn + 1.
  • FIG. 14 is a diagram showing an example of a signal waveform when the circuit shown in FIG. 13 is driven.
  • the gate electrode wirings GLn ⁇ 1, GLn, and GLn + 1 apply voltages for turning on the thin film transistors T1n ⁇ 1, T1n, T1n + 1, T2n ⁇ 1, T2n, and T2n + 1 at the respective write timings.
  • a voltage is applied so that the voltages Vopn-2, Vopn-1, and Vopn of the nodes connected via the second capacitors Cs2n-2, CS2n-1, and CS2n in the previous stage are set to predetermined voltages.
  • the voltage is changed so that Vop ⁇ Vpix immediately after changing the voltage of CSL2 at one or more gradation voltages.
  • the capacitor driver 21 shown in FIG. 2 can be omitted.
  • FIG. 15 is a circuit diagram illustrating an example of an equivalent circuit of the switching circuit 18 according to the third embodiment.
  • the switching circuit 18 includes a plurality (four in this example) of thin film transistors T1a, T1b, T2a, and T2b connected in series.
  • the pixel electrode and the source electrode wiring SL are connected via the source and drain of the plurality of thin film transistors T1a, T1b, T2a, and T2b. That is, the pixel electrode is connected to one end of each of the thin film transistors T1a, T1b, T2a, and T2b, and the source wiring electrode SL is connected to the other end.
  • the thin film transistors T1a and T1b form a first switching unit SW1, and the thin film transistors T2a and T2b form a second switching unit SW2.
  • One electrode of the first capacitor Cs1 is connected to a connection point between the second switching unit SW2 and the pixel electrode.
  • the other electrode of the first capacitor Cs1 is connected to the first capacitor line CSL1.
  • One electrode of the second capacitor is connected to a connection point between the first switching unit SW1 and the second switching unit SW2.
  • the other electrode of the second capacitor Cs2 is connected to the second capacitor line CSL2.
  • the gate electrodes g1, g2, g3, and g4 as the top gate electrodes of the thin film transistors T1a, T1b, T2a, and T2b are connected to the gate electrode wiring GL.
  • the thin film transistors T2a and T2b of the second switching unit SW2 are double gate transistors having the top gate electrodes (gate electrodes g3 and g4) and the bottom gate electrode 22, respectively.
  • the bottom gate electrode 22 is connected to the bottom gate electrode wiring GL ′.
  • the bottom gate electrode 22 one that is integrally formed with respect to the two gate electrodes g3 and g4 can be used.
  • the bottom gate electrode 22 can be configured to function also as a (lower) light shielding film that shields illumination light from the backlight device 3.
  • the bottom light-shielding film 24b shown in FIGS. 9 and 10A is connected to the bottom gate electrode wiring GL ', so that the bottom gate electrode can also serve as the light-shielding film.
  • the thin film transistors T2a and T2b use double gate transistors. Therefore, the current driving force (ON current) of the second switching unit SW2 can be easily increased. In addition, since the on-current can be easily increased in this way, it is possible to easily reduce the charging time for the liquid crystal capacitor CLC.
  • a portion of a pixel electrode is a region that transmits light, so that a brighter image is obtained as the ratio of the pixel electrode to the total area of the pixel is larger.
  • the gate electrode wiring, the source electrode wiring, and the thin film transistor are arranged in the pixel, the area occupied by the pixel electrode is reduced.
  • the opening area tends to be further reduced.
  • low-frequency drive circuit technologies for reducing power consumption include a configuration in which a memory function such as a conventional DRAM or SRAM method is added to a pixel, a configuration in which a pixel voltage fresh function is added, and the like.
  • a memory function such as a conventional DRAM or SRAM method
  • a pixel voltage fresh function is added, and the like.
  • full color display is difficult and many elements are added, and the pixel aperture ratio is significantly reduced. Therefore, a low frequency driving technique for realizing a high aperture ratio and full color display is very difficult.
  • the pixel circuit in the first and second embodiments has a simple configuration in which the pixel circuit is further provided with the light shielding film, the capacitor Cs2, and the capacitor wiring CSL2, so that a high aperture ratio can be realized.
  • the voltage value of the Vop shown in FIG. 3 can be suppressed by changing the voltage value of the signal applied to the CSL2 once or more during the pixel voltage holding period.
  • fluctuations in the pixel voltage can be suppressed, and low frequency driving can be realized.
  • a full color display can be realized. That is, according to the above-described embodiment, it is possible to realize a display that simultaneously satisfies three of the low-frequency driving, the full-color display, and the high aperture ratio, which have been conventionally considered difficult.
  • the semiconductor device of the present invention includes a plurality of switching elements connected in series, one electrode connected to one end side of the plurality of switching elements, and the other electrode connected to the first capacitor wiring.
  • 1 capacitor, a second capacitor in which one electrode is connected between adjacent switching elements among the plurality of switching elements, and the other electrode is connected to a second capacitor wiring, and the plurality of switching elements There is no limitation as long as it includes a light shielding film that blocks light incident on at least one of the above.
  • various display devices such as transflective or reflective liquid crystal panels or organic EL (Electronic Luminescence) elements, inorganic EL elements, field emission displays, and active matrix substrates used therefor Etc.
  • the semiconductor device of the present invention can be applied to a switching circuit used in a peripheral circuit such as a driver circuit. Further, the number of switching units connected in series is not limited to the above two to three.
  • the switching element of the present invention is not limited to this, for example, an N-type transistor.
  • a transistor and a P-type transistor connected in parallel can be used as one switching element.
  • the configuration of the switching unit can be simplified, and the semiconductor device can be easily manufactured. It is preferable in that it can be configured.
  • the signal adjustment unit has been described with respect to the configuration in which the frame frequency is adjusted using either the detection results of the temperature sensor and the optical sensor or the input video signal.
  • the present invention is not limited to this, and any method may be used as long as the frame frequency is adjusted based on at least one of the detection result from the sensor that detects the state of the surrounding environment of the display unit and the input video signal. That is, the signal adjustment unit of the present invention is based on the input video signal in addition to the detection result of the ambient temperature of the display unit from the temperature sensor and the detection result of the external light from the optical sensor to the display unit.
  • the frame frequency may be adjusted appropriately by discriminating the magnitude of the leak current at.
  • the upper light-shielding film is composed of a conductor and electrically connected to the gate electrode wiring.
  • the upper light-shielding film of the present invention is not limited to this. Without being electrically connected to the electrode wiring, the upper light-shielding film may be in a floating state, or the upper light-shielding film may be constituted by a nonconductor.
  • the upper light shielding film is formed in the same layer as the source electrode and the drain electrode as in each of the above embodiments, it is preferable that the upper light shielding film is electrically connected to the gate electrode wiring.
  • the capacitor of the present invention is limited to this.
  • a channel region can be used instead of the low concentration impurity region.
  • top gate electrode structure transistor is used
  • a bottom gate electrode structure (reverse stagger structure) transistor may be used, and the light shielding film in this case is formed above the transistor.
  • This transistor may be a microcrystalline silicon or amorphous silicon transistor as well as a polycrystalline silicon transistor.
  • the bottom gate electrode is used as the (lower) light shielding film
  • the present invention is not limited to this.
  • the bottom gate electrode may be formed using a transparent electrode, and a light shielding film may be provided below the bottom gate electrode below the semiconductor layer.
  • a light shielding film made of a nonconductor can be used.
  • the present invention even when a plurality of switching parts are connected in series and a capacitor is connected to the connection part of the switching part, leakage current can be reliably suppressed, and one end side of the plurality of switching parts This is useful for a semiconductor device capable of suppressing voltage fluctuations in the semiconductor device, an active matrix substrate using the same, and a display device.

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Abstract

　半導体装置は、直列に接続された複数のスイッチング素子（Ｔ１）、（Ｔ２）と、複数のスイッチング素子（Ｔ１）、（Ｔ２）の一端側に一方の電極が接続され、他方の電極が第１の容量配線（ＣＳＬ１）に接続された第１の容量（Ｃｓ１）と、複数のスイッチング素子のうち隣り合うスイッチング素子（Ｔ１）、（Ｔ２）の間に一方の電極が接続され、他方の電極が第２の容量配線（ＣＳＬ２）に接続された第２の容量（Ｃｓ２）と、複数のスイッチング素子（Ｔ１）、（Ｔ２）の少なくとも１つに対して入射する光を遮る遮光膜とを備える。

Description

半導体装置、アクティブマトリクス基板、及び表示装置
　本発明は、例えば、トランジスタなどのスイッチング素子を備えた半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に関する。
　近年、例えば液晶表示装置のようなフラットパネルディスプレイは、在来のブラウン管に比べて薄型、軽量などの特長を有する。そのため、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置の液晶パネルには、複数のデータ配線（ソース電極配線または信号線とも称される）及び複数の走査配線（ゲート電極配線またはゲート線）がマトリクス状に配線されたアクティブマトリクス基板が用いられる。アクティブマトリクス基板には、データ配線と走査配線との交差部の近傍に設けられる薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素が、マトリクス状に配置される。
　このように、画素ごとにスイッチング素子を備える表示装置の低消費電力化のためには、駆動周波数を下げることが効果的である。しかし、液晶パネルにおいて、駆動周波数を下げると、液晶画素の電圧保持期間が長くなることにより、保持期間中に液晶画素に印加される電圧を保てなくなり、表示に不具合が発生する。そのため、表示品質を落とさずに、駆動周波数を下げることは困難であった。
　液晶画素の電圧変動を抑えるためのＴＦＴの構成例として、液晶画素の一端を、直列に接続された２つのＴＦＴの各ドレイン～ソース間を介して、信号線に接続するとともに、この２つのＴＦＴの各ゲートをそれぞれゲート線に接続する構成が提案されている（例えば、特許文献１参照）。この従来技術では、前記２つのＴＦＴ間の接続点に、補助容量の一端を接続し、さらに、液晶画素の他端と、補助容量の他端をそれぞれ接地している。この構成により、ＴＦＴの非導通時のリーク電流による液晶画素電圧の変動を抑えることが可能とされていた。
特開平４－２５１８１８号公報
　本発明は、複数個のスイッチング部を直列に接続し、かつ、スイッチング素子の接続部に容量を接続した構成において、リーク電流を効果的に抑制することができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置を提供することを目的とする。
　本発明の一実施形態における半導体装置は、直列に接続された複数のスイッチング素子と、前記複数のスイッチング素子の一端側に一方の電極が接続され、他方の電極が第１の容量制御線に接続された第１の容量と、前記複数のスイッチング素子のうち隣り合うスイッチング素子の間に一方の電極が接続され、他方の電極が第２の容量制御線に接続された第２の容量と、前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る遮光膜とを備える。
　本発明の実施形態によれば、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を効果的に抑制することができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置を提供することが可能となる。
図１は、本発明の実施形態１にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、図２に示したスイッチング回路の等価回路の一例を示す回路図である。 図４は、図３に示したスイッチング回路の駆動信号波形の一例を示す図である。 図５は、遮光膜を設けた場合と、設けない場合との薄膜トランジスタのオフリーク電流の変化を示すグラフである。 図６は、アクティブマトリクス基板５において、縦方向に並ぶスイッチング回路の等価回路の一例を示す回路図である。 図７は、図６に示した回路を駆動した場合の信号波形の一例を示す図である。 図８は、図６に示した回路における駆動信号波形の他の例を示す図である。 図９は、スイッチング回路の要部構造を示す平面図である。 図１０（ａ）、図１０（ｂ）、及び図１０（ｃ）は、それぞれ図９のＶＩＩａ－ＶＩＩａ線断面図、ＶＩＩｂ－ＶＩＩｂ線断面図、及びＶＩＩｃ－ＶＩＩｃ線断面図である。 図１１は、上記スイッチング回路の要部構造の変形例を示す平面図である。 図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）は、それぞれ図１１のＶＩＩａ－ＶＩＩａ線断面図、ＶＩＩｂ－ＶＩＩｂ線断面図、及びＶＩＩｃ－ＶＩＩｃ線断面図である。 図１３は、実施形態２にかかるスイッチング回路の等価回路の一例を示す回路図である。 図１４は、図１３に示した回路を駆動した場合の信号波形の一例を示す図である。 図１５は、実施形態３に係るスイッチング回路１８の等価回路の一例を示す回路図である。
　本発明の一実施形態における半導体装置は、直列に接続された複数のスイッチング素子と、前記複数のスイッチング素子の一端側に一方の電極が接続され、他方の電極が第１の容量制御線に接続された第１の容量と、前記複数のスイッチング素子のうち隣り合うスイッチング素子の間に一方の電極が接続され、他方の電極が第２の容量制御線に接続された第２の容量と、前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る遮光膜とを備える。
　上記のように構成された半導体装置では、複数のスイッチング素子の少なくとも１つに対して入射する光を遮る遮光膜が形成されている。これにより、光によるリーク電流が発生するのを防ぐことができる。
　さらに、上記半導体装置では、複数のスイッチング素子の一端側は、第１の容量を介して第１の容量配線に接続され、隣り合うスイッチング素子の間の接続点には、第２の容量を介して第２の容量配線が接続されている。この構成のため、隣り合うスイッチング素子の間における電圧を、複数のスイッチング素子の一端側の電圧とは独立して制御することが可能になる。そのため、第２の容量配線及び第２の容量を用いて、隣り合うスイッチング素子の間における電圧を制御することにより、第１の容量と第２の容量の間に設けられたスイッチング素子のリーク電流による電圧の変動を抑えることが可能になる。
　この結果、上記従来例と異なり、複数個のスイッチング素子を直列に接続し、かつ、スイッチング素子の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング素子の一端部側での電圧変動を抑えることができる半導体装置を構成することができる。
　例えば、上記従来技術でも、駆動周波数を下げた場合に、リーク電流を十分に抑えることは困難であった。スイッチング素子として低温ポリシリコンＴＦＴを用いた液晶パネルにおいて駆動周波数を下げると、保持期間中に液晶に印加される電圧を保てなくなり、表示に不具合が発生する。
　また、上記従来技術のように、２つのスイッチング部ＳＷ１及びＳＷ２を直列に接続し、かつ、ＳＷ１及びＳＷ２の接続部に容量を接続したときでも、低周波駆動を行い保持期間が長くなるにつれ、ＳＷ１のオフリークによって、ＳＷ１とＳＷ２の接続部分の電圧が徐々に変化してしまう。そのため、ＳＷ２のオフリーク電流が時間と共に増加し、それにともなって液晶印加電圧が変化してしまう。従って、極めて低い駆動周波数での動作は困難である。
　これに対して、本発明の実施形態は、複数個のスイッチング部を直列に接続し、かつ、スイッチング素子の接続部に容量を接続したときでも、リーク電流を確実に抑制することができる。そのため、複数個のスイッチング素子の一端部側での電圧変動を抑えることができる。
　本発明の実施形態における上記半導体装置において、前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、当該スイッチング素子において前記第１の容量側と前記第２の容量側との電位差を少なくするよう前記第２の容量配線の電圧を変化させることができる。このように、第２の容量配線を制御することで、前記第１の容量側と前記第２の容量側との電位差を少なくし、リーク電流による、複数のスイッチング素子の一端側の電圧の変動を抑えることができる。
　上記半導体装置は、前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、当該スイッチング素子において前記第１の容量側の電圧より前記第２の容量側の電圧が高くなるよう前記第２の容量配線の電圧を変化させるよう構成することができる。これにより、前記スイッチング素子がＯＦＦのときに、リーク電流等により、第１の容量側より第２の容量側の電圧が低くなった場合に、電位差を少なくすることができる。
　上記半導体装置は、前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦであり、前記第２の容量配線の電圧を変化させる直前において、当該スイッチング素子における前記第１の容量側の電圧より前記第２の容量側の電圧が低くなるよう構成することができる。これにより、リーク電流等のために第１の容量側の電圧より第２の容量側の電圧が低くなった状態で、前記第２の容量配線の電圧を変化させることで、第１の容量側と第２の容量側の電位差を少なくすることができる。
　上記半導体装置は、前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、前記第２の容量配線の電圧が同一時間毎（一定の時間間隔で）に２回以上変化するよう構成することができる。このように一定時間間隔で電圧を変化させることで、例えば、各回の電圧の変化量を等しくすることができ、前記第２の容量配線の電圧調整を単純化することができる。
　上記半導体装置は、前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、前記第２の容量配線の電圧が同一変化量で２回以上変化するよう構成することができる。これにより、前記第２の容量配線の電圧調整を単純化することができる。
　前記半導体装置は、他の半導体装置とともに並べて配置されており、前記半導体装置の前記第２の容量配線は、隣接して設けられる他の半導体装置の前記スイッチング素子へ接続され、当該スイッチング素子の制御信号を兼ねている態様とすることができる。これにより、配線の数を少なくすることができる。ここで、他の半導体装置は、上記半導体装置と同様の構成とすることができる。
　前記半導体装置は、実施形態の一つとして、アクティブマトリクス基板の各画素に設けられ、前記複数のスイッチング素子の一端側には、画素電極が接続され、他端側には画素信号を前記複数のスイッチング素子を介して供給するための信号線が接続される態様とすることができる。
　このように、前記半導体装置をアクティブマトリクス基板の各画素に設けることより、スイッチング素子を介して画素電極に書き込まれた電荷がリーク電流によって時間と共に失われてしまうことを抑制できる。その結果、アクティブマトリクス基板を用いた表示装置の駆動周波数を下げ、低消費電力化を図りつつ、良好な表示を維持することができる。
　前記アクティブマトリクス基板の半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなり、前記画素電極の電圧を保持すべき期間において、当該スイッチング素子において前記画素電極側と、前記信号線側の電位差を少なくするよう前記第２の容量配線の電圧を変化させることが好ましい。これにより、画素電極の電圧を保持すべき期間において、リーク電流による画素電極の電圧の変化を抑えることができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなり、前記画素電極の電圧を保持すべき期間において、当該スイッチング素子において前記第１の容量側の電圧より前記第２の容量側の電圧が高くなるよう前記第２の容量配線の電圧を変化させる構成とすることができる。これにより、前記画素電極の電圧を保持すべき期間において、リーク電流等のために第１の容量側の電圧が第２の容量側より低くなった場合にも、電位差を少なくすることができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなり、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧を変化させる直前において、当該スイッチング素子における前記第１の容量側の電圧より前記第２の容量側の電圧が低くなる構成とすることができる。これにより、前記画素電極の電圧を保持すべき期間において、リーク電流等のために第１の容量側の電圧が第２の容量側より低くなった状態で、第２の容量配線の電圧変化により、電位差を少なくすることができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなり、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧が同一時間毎に２回以上変化する構成とすることができる。このように画素電極の電圧を保持すべき期間において一定時間間隔で電圧を変化させることで、例えば、各回の電圧の変化量を等しくすることができ、第２の容量配線の電圧調整を単純化することができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなり、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧が同一変化量で２回以上変化する構成とすることができる。これにより、画素電極の電圧を保持すべき期間における第２の容量配線の電圧調整を単純化することができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなる前記画素電極の電圧を保持すべき期間において、前記アクティブマトリクス基板上に形成される全ての第２の容量配線の電圧を同じタイミングで変化させる構成とすることができる。これにより、アクティブマトリクス基板の画素駆動処理を単純化することができる。
　上記アクティブマトリクス基板に設けられた半導体装置において、前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、前記スイッチング素子がＯＦＦとなる前記画素電極の電圧を保持すべき期間において、前記アクティブマトリクス基板上に形成される全ての第２の容量配線の電圧を同一の電圧にすることができる。このように画素電極の電圧を保持すべき期間中、全ての第２の容量配線の電圧が同一になるよう制御することで、アクティブマトリクス基板の画素駆動処理を単純化することができる。
　前記半導体装置は、アクティブマトリクス基板にマトリクス状に配置された画素の各々に設けられ、マトリクスにおける１つの行の画素に設けられた半導体装置の前記第２の容量配線は、隣接する行の画素に設けられた半導体装置のスイッチング素子へ制御信号を供給する走査線を兼ねている態様とすることができる。これにより、アクティブマトリクス基板に設ける配線数を少なくし、画素の開口率をより大きくできる。
　前記半導体装置において、記第２の容量配線または前記第１の容量配線が、前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る位置まで延びて形成され、前記遮光膜を兼ねる構成とすることができる。これにより、第１または第２の容量配線と遮光膜とを一体的に形成することができ、開口率を向上させることができる。
　前記半導体装置を用いたアクティブマトリクス基板も本発明の一実施形態である。また、前記アクティブマトリクス基板を含む表示部を備えた表示装置、並びに、前記表示部が液晶パネルまたは有機ＥＬパネルである表示装置も、本発明に含まれる。
　前記表示装置は、前記表示部の周囲環境の状態を検出するセンサーと、前記表示部の駆動制御を行う表示制御部を備え、前記表示制御部には、前記センサーからの検出結果に基づいて、フレーム周波数を調整する信号調整部が設けられてもよい。
　これにより、表示部で表示される表示画像のフレーム周波数を、周囲環境に応じて適切に調整することができ、優れた表示性能を有する表示装置を容易に構成することができる。
　前記表示装置は、前記表示部の周囲環境の状態を検出するセンサーと、前記表示部の駆動制御を行う表示制御部を備え、前記表示制御部には、前記センサーからの検出結果に基づいて、前記第２の容量配線の信号を調整する信号調整部が設けられてもよい。
　これにより、第２の容量配線の信号を適切に調整することができ、周囲環境に応じたリーク電流の適切な抑制が可能になる。その結果、優れた表示性能を有する表示装置を容易に構成することができる。
　以下、本発明の半導体装置、アクティブマトリクス基板、及び表示装置の実施形態について、図面を参照しながら説明する。尚、以下の説明では、本発明を、液晶パネルのアクティブマトリクス基板に用いられる画素電極用のスイッチング回路に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［実施形態１］
　（液晶表示装置の構成例）
　図１は、本発明の実施形態１にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３（バックライトユニット）とが設けられている。液晶パネル２は、情報を表示する表示部を構成している。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４（ＴＦＴ基板）及びアクティブマトリクス基板５（対向基板）を備える。アクティブマトリクス基板５と、カラーフィルタ基板４とが対向配置されており、両基板の周縁部はシール材で接着され、その周縁部に囲まれた領域に液晶層が設けられている。すなわち、カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。
　カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ偏光板６、７が設けられている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。また、このアクティブマトリクス基板５では、後に詳述するように、上記薄膜トランジスタを含んだ本発明のスイッチング回路（半導体装置）が、画素単位に設けられている。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　（液晶パネルの構成例）
　図２は、図１に示した液晶パネルの構成を説明する図である。図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行う表示制御部の一例であるパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。また、液晶表示装置１には、後述の複数個の容量に対して、所定の信号を出力する容量用ドライバ２１が設けられている。この容量用ドライバ２１は、ソースドライバ１６及びゲートドライバ１７と同様に、パネル制御部１５からの指示信号に基づき動作するようになっている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５には、液晶パネル２の周囲温度を検出する温度センサーＴＳからの検出結果と、液晶パネル２に入光される外光の大きさを検出する光センサーＯＳからの検出結果が入力されるようになっている。これら温度センサーＴＳ及び光センサーＯＳは、液晶パネル（表示部）２の周囲環境を検出するセンサーの一例である。
　また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂと、液晶パネル２に表示される表示画像のフレーム周波数を調整する信号調整部１５ｃを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　また、信号調整部１５ｃは、温度センサーＴＳ及び光センサーＯＳの各検出結果に基づいて、上記フレーム周波数を調整するように構成されている（詳細は後述。）。尚、信号調整部１５ｃは、温度センサーＴＳ及び光センサーＯＳの各検出結果に基づいて、上記フレーム周波数の代わりに、またはフレーム周波数に加えて、容量用ドライバで制御される容量の電圧を調整してもよいし、温度センサーＴＳ及び光センサーＯＳの各検出結果及び入力された映像信号に基づいて、上記フレーム周波数または上記容量の電圧を調整するよう構成されてもよい。
　ソースドライバ１６、ゲートドライバ１７、容量用ドライバ２１は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルの一例である液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。また、容量用ドライバ２１は、アクティブマトリクス基板５の表面上において、ゲートドライバ１７と対向するように、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。なお、ソースドライバ１６、ゲートドライバ１７及び容量用ドライバ２１の構成は上記例に限られない。例えば、これら少なくとも２つを有効表示領域Ａの１つの辺側に集中して設けてもよい。
　また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース電極配線ＳＬ１～ＳＬｍ（ｍは、２以上の整数、以下、“ＳＬ”にて総称する。）及び複数のゲート電極配線ＧＬ１～ＧＬｎ（ｎは、２以上の整数、以下、“ＧＬ”にて総称する。）がそれぞれ接続されている。これらのソース電極配線ＳＬ及びゲート電極配線ＧＬは、それぞれデータ配線（信号線）及び走査配線（走査線）を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース電極配線ＳＬは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート電極配線ＧＬは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、アクティブマトリクス基板５では、第１の容量配線ＣＳＬ１１～ＣＳＬ１ｎ（ｎは、２以上の整数、以下、“ＣＳＬ１”にて総称する。）、及び第２の容量配線ＣＳＬ２１～ＣＳＬ２ｎ（以下、“ＣＳＬ２”にて総称する。）が設けられる。第１の容量配線ＣＳＬ１１～ＣＳＬ１ｎは、第２の容量配線ＣＳＬ２１～ＣＳＬ２ｎと、それぞれ平行になるように設けられる。尚、図２では、図を簡単にするため、ＣＳＬ１とＣＳＬ２を１本の線で示している。これらの第１の容量配線ＣＳＬ１及び第２の容量配線ＣＳＬ２は、容量用ドライバ２１に接続されている。さらに、第１の容量配線ＣＳＬ１は、各画素の画素電極に第１の容量を介して接続される。第２の容量配線ＣＳＬ２は、各画素のスイッチング回路１８において直列に接続された複数の薄膜トランジスタの間の接続点に、第２の容量を介して接続される（詳細は後述。）。
　ソース電極配線ＳＬと、ゲート電極配線ＧＬとの交差部の近傍には、本実施形態の半導体装置を用いた画素電極用（つまり、画素駆動回路用）のスイッチング回路１８と、スイッチング回路１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、スイッチング回路１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
　スイッチング回路１８は、複数の薄膜トランジスタのソース－ドレイン間を直列に接続したもので、ソース電極配線ＳＬと画素電極１９とを繋ぐ構成となっている。複数の薄膜トランジスタのゲートは、それぞれ、ゲート電極配線ＧＬに接続される。複数の薄膜トランジスタと画素電極側の接続点（ノード）は第１の容量を介して第１の容量配線ＣＳＬ１に接続される。複数の薄膜トランジスタのうち、隣り合う薄膜トランジスタ間の接続点は、第２の容量を介して、第２の容量配線ＣＳＬ２に接続される。また、スイッチング回路１８の複数の薄膜トランジスタの少なくとも１つには、バックライトからの光を遮断する遮光膜が設けられる。遮光膜により薄膜トランジスタのリーク電流の増大が抑制される。
　スイッチング回路１８において、複数の薄膜トランジスタのゲートに、ゲート電極配線ＧＬを介して、ソース－ドレイン間が導通するのに十分な電圧が印加されると、ソース電極配線ＳＬと、画素電極及び第１の容量とが電気的に接続される。これにより、複数の薄膜トランジスタがＯＮになると、画素電極と第１の容量とはソース電極線ＳＬから印加された所定の電圧に充電される。その後、ゲート電極配線ＧＬから印加されるゲート電圧が変化して、複数の薄膜トランジスタのソース－ドレイン間が非導通（ＯＦＦ）になると、ソース電極配線ＳＬと画素電極及び第１の容量とは電気的に切り離されるが、画素電極及び第１の容量に充電された電圧は保持される。このとき、第１の容量の容量値に比べ第２の容量の容量値が小さい場合、第１の容量の接続点と第２の容量の接続点との間の薄膜トランジスタのドレイン電位とソース電位は同電位とはならないため、電位差が生じることになる。そこで、画素電極の電圧保持期間において、第２の容量配線ＣＳＬ２を介して、上記電位差を０に近づけるよう電圧が印加される。これにより、リーク電流による画素電極の電圧変動が抑えられる。
　上記の駆動を実現するために、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート電極配線ＧＬ１～ＧＬｎに対して、対応するスイッチング回路１８の薄膜トランジスタをＯＮ状態にする走査信号（ゲート信号）を順次出力することができる。ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース電極配線ＳＬ１～ＳＬｍに出力することができる。
　また、容量用ドライバ２１は、画像処理部１５ａからの指示信号に基づいて、容量配線ＣＳＬ１１～ＣＳＬ１ｎ及びＣＳＬ２１～ＣＳＬ２ｎに対して、画素電極の電圧保持期間における第１の容量と第２の容量の電圧を制御する信号を供給することができる。
　さて、アクティブマトリクス基板５では、ソース電極配線ＳＬと、ゲート電極配線ＧＬとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート電極配線ＧＬ１～ＧＬｎに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
　緑色画素は、対向基板の緑色画素に対応する領域に緑色のカラーフィルタが配置されることにより、緑色を表示することができるものである。赤色画素、青色画素についても同様に、対向基板の各画素に対応する領域に赤色、青色のカラーフィルタが配置されることにより、赤色及び青色を表示することができるものである。緑色画素、赤色画素、及び青色画素は、３色で１つの画素ユニットを構成し、これにより、任意の色のカラー表示を行うことができる。
　上記のように、液晶表示装置１は、マトリクス状に配置された複数の画素で形成された表示領域と、表示画素を駆動するためのドライバを備えている。このドライバは、アクティブマトリクス基板上に同時に形成してもよいし、あるいはドライバチップとして端子領域を介して実装接続してもよい。
　以上の構成の液晶表示装置１では、薄膜トランジスタのオン・オフにより、画素毎に液晶層の液晶材料の配向方向が制御される。これにより、画素毎に、バックライトの光の透過率が制御される。例えば、各赤色画素、緑色画素、及び青色画素毎にバックライト光の透過率の制御がなされる。画素ユニットで任意の強度及び表示色で表示を行うことにより、液晶表示パネルにおいて任意の画像を表示することができる。
　（スイッチング回路の構成例及び動作例）
　図３は、図２に示したスイッチング回路１８に用いられる半導体装置の等価回路の一例を示す回路図である。図３に示す例では、スイッチング回路１８は、直列に接続された第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２を備える。各薄膜トランジスタＴ１及びＴ２には、例えば、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタを用いることができる。これらの薄膜トランジスタＴ１及びＴ２の一端側は、液晶容量Ｃｌｃの一方の電極である画素電極に接続されている。液晶容量Ｃｌｃは、この画素電極と対向する共通電極ＣＯＭとの間に形成される。薄膜トランジスタＴ１及びＴ２の他端側は、ソース電極配線ＳＬに接続されている。
　スイッチング回路１８は、さらに、前記一端側に一方の電極が接続され、他方の電極が第１の容量配線ＣＳＬ１に接続された第１の容量Ｃｓ１を備える。また、スイッチング回路１８は、隣り合う薄膜トランジスタＴ１及びＴ２の間に一方の電極が接続され、他方の電極が第２の容量配線ＣＳＬ２に接続された第２の容量Ｃｓ２を備える。すなわち、薄膜トランジスタＴ１及びＴ２の画素電極側に接続された第１の容量Ｃｓ１と、薄膜トランジスタＴ１及びＴ２の間に接続された第２の容量Ｃｓ２が、それぞれ、別の容量配線ＣＳＬ１及びＣＳＬ２に接続された構成となっている。この構成により、２つの薄膜トランジスタＴ１及びＴ２の間の電圧（Ｖｏｐ）を第２の容量配線ＣＳＬ２の信号によって制御することが可能となる。例えば、画素電極の電圧保持期間に、Ｖｏｐを制御して、Ｖｏｐの電圧値をＶｐｉｘ相当とすることで、薄膜トランジスタＴ２のＶｄｓ（ドレイン－ソース間の電位差）を小さくし、リーク電流を小さくすることができる。このように、本実施形態において、第１の容量配線ＣＳＬ１と第２の容量配線ＣＳＬ２は、それぞれ独立して電圧が制御される２つの配線である。なお、第１の容量配線を単に「第１の配線」と称し、第２の容量配線は、第１の配線とは異なる「第２の配線」と称することができる。
　具体的には、図４に示すように、フレーム周期の画素電圧保持期間中にＣＳＬ２に与える電圧値を少なくとも１回変化させる。図４に示す例では、１周期の保持期間において、３回、容量配線ＣＳＬ２に印加する電圧の値を一定量上げている。すなわち、２つの容量Ｃｓ１及びＣｓ２間の薄膜トランジスタＴ２のソース－ドレイン間がＯＦＦである保持期間に、容量Ｃｓ２側の電圧Ｖｏｐが、容量Ｃｓ１側の電圧Ｖｐｉｘより高くなるよう、容量配線ＣＳＬ２の電圧を変化させている。また、容量配線ＣＳＬ２の電圧変化前は容量Ｃｓ２側の電圧Ｖｏｐは容量Ｃｓ１側の電圧Ｖｐｉｘより低く、電圧変化後に高くなるようなタイミングで、電圧を変化させている。
　さらに、図４に示す例では、保持期間における容量配線ＣＳＬ２の電圧変化は、一定の間隔で複数回行われており、かつ、各回の電圧変化量は等しくなっている。これにより、例えば、時間間隔と電圧変化量とをパラメータとして、容量配線ＣＳＬ２の電圧を制御することができ、調整が容易になる。
　ここで、保持期間における容量配線ＣＳＬ２への印加電圧の変化の方向（増加か減少か）は、ＶｏｐとＶｐｉｘとの電位差が少なくなる方向、すなわち、上記電位差が０に近づく方向へ電圧を変化させることが好ましい。例えば、上記例のように、１つ以上の階調電圧において、保持期間中にＣＳＬ２に印加する電圧を変化させた直後にＶｏｐ＞Ｖｐｉｘとなるように制御することができる。従来技術では、画素電極に保持される電荷は保持期間中に失われるのみであったが、本実施形態のように制御することで、保持期間中に一定期間画素部へ電荷を供給することが可能となる。
　尚、保持期間において容量配線ＣＳＬ２の電圧を変化させる量及びタイミングは、スイッチング回路１８の特性に応じて適切に設定することができる。
　保持期間において容量配線ＣＳＬ２の電圧を変化させる量ΔＣＳＬ２は、一例として、下記式（１）を用いて計算することができる。
　ΔＣＳＬ２≧（Ｖｐｉｘ－Ｖｏｐ）×Ｃｓ２／Ｃｏｐ　――――（１）
　上記式（１）において、Ｃｏｐは図３においてＶｏｐで示されるノード（薄膜トランジスタＴ１及びＴ２間を接続する線上のノード）につながっている容量の総和を表す。Ｃｏｐは、例えば、Ｃｓ２、トランジスタＴ１のゲート－ドレイン間容量、トランジスタＴ２のゲート－ソース間容量、各信号配線（ＳＬ、ＧＬ、ＣＳＬ１）とノード間の寄生容量の総和とすることができる。上記式（１）におけるＣｓ２は、図３に示す第２の容量Ｃｓ２の静電容量を表す。
　上記の動作により、時間経過と共に変化してしまうＶｏｐの電圧値をリセットすることができる。そのため、時間と共にＶｏｐの電圧値がＶｐｉｘの電圧値から離れて薄膜トランジスタＴ２のＶｄｓが増加し、オフリーク電流が増加することを防止することができる。従って、この駆動を行わない場合に比べて長時間の画素電圧保持が可能となり、極めて低い駆動周波数での駆動が可能となる。ひいては、表示装置の低消費電力化が実現できる。
　また、スイッチング回路１８の薄膜トランジスタＴ１及びＴ２には、遮光膜が配置される。遮光膜は、バックライト装置３の照明光が薄膜トランジスタにあたらないよう遮断する位置、例えば、薄膜トランジスタの下部（バックライト装置３側）に設けられることが好ましい。また、遮光膜を薄膜トランジスタの上部（表示面側）に設けてもよい。
　遮光膜によって、バックライト装置３の照明光または液晶パネル２の外側からの光（外光）が薄膜トランジスタＴ１及びＴ２のチャネル部に直接到達するのを防ぐことができる。これにより、オフリーク電流の増大が抑制される。
　図５は、遮光膜を設けた場合と、設けない場合との薄膜トランジスタのオフリーク電流の変化を示すグラフである。図５に示すグラフにおいて、縦軸は薄膜トランジスタのオフリーク電流値（ｌｄｓ）、横軸は薄膜トランジスタのソース－ドレイン間電圧（Ｖｄｓ）を示す。図５に示す例では、遮光膜を設けることによって薄膜トランジスタのオフリーク電流を２桁程低減している。
　（表示パネルの動作例）
　図６は、アクティブマトリクス基板５において、画素ごとに設けられたスイッチング回路１８のうち、液晶パネル２の縦方向（マトリクスの列方向）に並ぶスイッチング回路の等価回路の一例を示す回路図である。図６に示す例では、図３に示した構成のスイッチング回路が３つ縦方向に並び、これら３つスイッチング回路は、縦方向に延びるソース電極配線ＳＬを共有している。
　図７は、図６に示した回路を駆動した場合の信号波形の一例を示す図である。図７に示す例では、書き込み期間において、ソース電極配線ＳＬを介して印加される画素値を示す電圧のタイミング１、・・・ｎ－１、ｎ、ｎ＋１にあわせて、ゲート電極配線ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１にそれぞれ、薄膜トランジスタＴ１ｎ－１、Ｔ２ｎ－１、Ｔ１ｎ、Ｔ２ｎ、Ｔ１ｎ＋１、Ｔ２ｎ＋１をＯＮ状態にする電圧が印加される。
　例えば、ｎ番目の画素値の電圧がソース電極配線ＳＬに印加されるとき、ゲート電極配線ＧＬｎにＯＮ電圧が印加され、薄膜トランジスタＴ１ｎ及びＴ２ｎがＯＮになる。これにより、ｎ行目の画素で、ソース電極配線ＳＬと画素電極が導通し、液晶容量Ｃｌｃｎ及び第１の容量Ｃｓ１ｎに表示すべき画素値に応じた所定の電圧が充電される。すなわち、画素電極の電圧Ｖｐｉｘｎは画素値に応じた電圧となる。このとき、ｎ行目の第２の容量配線ＣＳＬ２ｎにもパルス電圧が印加され、２つの薄膜トランジスタＴ１及びＴ２の間の電圧Ｖｏｐｎは所定の電圧となる。
　次に、ｎ＋１番目の画素値の電圧がソース電極配線ＳＬに印加されるとき、ゲート電極配線ＧＬｎの電圧はＯＮ電圧から元に戻り、ｎ＋１行目のゲート電極配線ＧＬｎ＋１にＯＮ電圧が印加される。このときからｎ行目の画素では、画素電圧の保持期間が始まることになる。尚、図７に示す例では、書き込み期間が終了してから保持期間が始まっているが、保持期間の開始時期をいずれで認識してもよく、いずれかに限定されるものではない。上記の電圧印加動作は、マトリクスのすべての行及び列について電圧印加が繰り返される。
　保持期間においては、容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１において、同じタイミングで、２回電圧を変化させる。これにより、２つの薄膜トランジスタＴ１ｎ－１及びＴ２ｎ－１、Ｔ１ｎ及びＴ２ｎ、Ｔ１ｎ＋１及びＴ２ｎ＋１の間の電圧Ｖｏｐｎ－１、Ｖｏｐｎ、Ｖｏｐｎ＋１は、リセットされる。すなわち、保持期間において、Ｖｏｐｎ－１、Ｖｏｐｎ、Ｖｏｐｎ＋１のリセット直後には、Ｖｏｐ≧Ｖｐｉｘとなるよう容量配線ＣＳＬ２の電圧が制御される。この容量配線ＣＳＬ２の保持期間における電圧変化により、各画素の画素電極の電圧Ｖｐｉｘｎ－１、Ｖｐｉｘｎ、Ｖｐｉｘｎ＋１のリーク電流による変動が抑えられる。
　また、図７に示す例では、保持期間において、アクティブマトリクス上の全ての容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１、・・・、の電圧が等しくなるよう制御されている。また、保持期間における電圧変化のタイミングも全ての容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１、・・・で同じになるよう制御される。これにより、容量用ドライバ２４の処理を単純化することができる。
　（表示パネルの動作の変形例）
　図８は、図６に示した回路における駆動信号波形の他の例を示す図である。図８に示す例では、書き込み期間においても、すべての容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１に同じタイミングで電圧を変化させている。具体的には、１行目の画素書き込み開始時から、最後の行の画素書き込み終了時まで、すべてのすべての容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１の電圧をローレベルにし、最後の行の画素書き込みが終了した時点で、所定のレベルの電圧を印加している。このように、保持期間だけでなく書き込み期間でも容量配線ＣＳＬ２に印加する電圧のタイミングを、複数の容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１間で同じにすることで、駆動を単純化することができる。
　尚、これとは逆に、保持期間における電圧印加のタイミングを、各容量配線ＣＳＬ２１、・・・ＣＳＬ２ｎ－１、ＣＳＬ２ｎ、ＣＳＬ２ｎ＋１で変化させることもできる。
　（スイッチング回路の構造例）
　図９は、上記スイッチング回路の要部構造を示す平面図である。図１０（ａ）、図１０（ｂ）、及び図１０（ｃ）は、それぞれ図９のＶＩＩａ－ＶＩＩａ線断面図、ＶＩＩｂ－ＶＩＩｂ線断面図、及びＶＩＩｃ－ＶＩＩｃ線断面図である。
　図９に例示するように、スイッチング回路１８では、ゲート電極配線ＧＬに接続されたゲート電極ｇ１、ｇ３の下方に、略直線状に構成された半導体層としての上記シリコン層ＳＣが設けられている。また、スイッチング回路１８では、図９に点線にて示すように、遮光膜２４ｂが、シリコン層ＳＣの下方に形成されている。遮光膜２４ｂは、ゲート電極配線ＧＬと図９の紙面に垂直な方向（アクティブマトリクス基板５の厚さ方向）で互いに重なり合うように設けられる。すなわち、遮光膜２４ｂは、薄膜トランジスタＴ１及びＴ２のゲート電極ｇ１、ｇ３の下方に設けられて、これらの薄膜トランジスタＴ１及びＴ２を遮光する下部遮光膜となる。
　遮光膜２４ｂは、バックライトの照射光が、薄膜トランジスタＴ１及びＴ２のゲート電極ｇ１、ｇ３の下のチャネル領域２７、３５に入射しないように遮断するのに十分な領域に延びて形成することが好ましい。そのため、図９に示す遮光膜２４ｂは、チャネル領域２７、３５直下だけでなく、チャネル領域２７、３５直下部およびその周辺部に延びて形成されている。
　また、スイッチング回路１８では、図９に一点鎖線にて示すように、上部遮光膜２４ａが、シリコン層ＳＣの上方に形成されている。この上部遮光膜２４ａは、薄膜トランジスタＴ１及びＴ２を覆うように設けられている。また、上部遮光膜２４は、コンタクト２３を介してゲート電極配線ＧＬに電気的に接続されている。
　シリコン層ＳＣからは、第１の容量Ｃｓ１を発生するための低濃度不純物領域（ＬＤＤ領域：Lightly Doped Drain領域）４６と、第２の容量Ｃｓ２を発生するための低濃度不純物領域４５とが延びて形成されており、アクティブマトリクス基板５では、これら低濃度不純物領域４５、４６が各々容量共通配線ＣＳＬ１、ＣＳＬ２の下方に設けられることにより、所定の容量が生じるようになっている。
　図１０（ａ）～図１０（ｃ）に示すように、アクティブマトリクス基板５では、ガラス基板からなる基板本体５ａ上にスイッチング回路１８が画素単位に設けられている。具体的には、スイッチング回路１８が形成される領域において遮光膜２４ｂが基板本体５ａ上に形成されている。遮光膜２４ｂ及び基板本体５ａを覆うように、下地絶縁膜４７が形成されており、この下地絶縁膜４７上にシリコン層ＳＣが設けられている。
　シリコン層ＳＣには、例えばリンなどのＮ型の不純物が高濃度で注入された高濃度領域（図１０にクロスハッチにて図示）２５、２９、３７と、Ｎ型の不純物が低濃度で注入された低濃度不純物領域（ＬＤＤ領域、図１０にドットにて図示）２６、２８、３４、３６と、ゲート電極ｇ１、ｇ３の真下にそれぞれ形成されたチャネル領域２７、３５とが設けられている。ＬＤＤ領域２６、２８、３４、３６は、シリコン層ＳＣの長手方向において、チャネル領域２７、３５を両側から挟むよう配置される。シリコン層ＳＣを覆うように、ゲート絶縁膜４８が形成されており、このゲート絶縁膜４８上にゲート電極ｇ１、ｇ３が形成されている。これにより、薄膜トランジスタＴ１、Ｔ２が、Ｎ型のトランジスタとして形成される。ゲート絶縁膜４８上には、ゲート電極ｇ１、ｇ３を覆うように層間膜４９が形成されている。
　また、スイッチング回路１８では、ソース電極配線ＳＬに形成された上記ソース電極及び上記ドレイン電極４４が層間膜４９上に形成されている。ソース電極は、コンタクトホール４２を介してシリコン層ＳＣに設けられたソース領域２５に接続され、ドレイン電極４４は、コンタクトホール４３を介してシリコン層ＳＬに設けられたドレイン領域３７に接続されている。
　さらに、スイッチング回路１８では、上部遮光膜２４ａが上記ソース電極及びドレイン電極４４と同層となるように層間膜４９上に設けられている。この上部遮光膜２４ａは、図１０（ｂ）に示すように、上記ソース電極とドレイン電極４４との間でゲート電極ｇ１、ｇ３の上方に設けられており、低濃度不純物領域２６、２８、３４、３６及びチャネル領域２７、３５を遮光するようになっている。つまり、上部遮光膜２４ａは、図１０（ｂ）の上側からの光が低濃度不純物領域２６、２８、３４、３６及びチャネル領域２７、３５に入射するのを防止できるようになっている。
　（製造方法の具体例）
　ここで、図１０（ａ）～図１０（ｃ）を参照して、スイッチング回路１８の製造方法の具体例に説明する。
　まず、モリブデンまたはタングステンなどの金属をスパッタリングによって基板本体５ａ上に成膜し、その後フォトリソグラフィ及びエッチングによってパターニングを行うことにより、遮光膜２４ｂを形成する。この遮光膜２４ｂの具体的な膜厚は、約１００～２００ｎｍとすることができる。
　次に、下地絶縁膜４７として、例えばＳｉＮ膜及びＳｉＯ２膜を順次ＣＶＤ（Chemical Vapor Deposition）によって各々１００ｎｍの膜厚で形成する。その後、下地絶縁膜４７の上方に５０ｎｍの膜厚でアモルファスシリコン膜を形成した後、レーザー結晶化によりポリシリコンとする。そして、このポリシリコンにしきい値調整用のチャネルドープとしてボロンをドーピングする。
　続いて、ポリシリコンの上方に、ゲート絶縁膜４８としてＳｉＯ２膜を８０ｎｍの膜厚で形成し、そのゲート絶縁膜４８の上方にモリブデンまたはタングステンなどの金属膜を成膜して、パターニングを行うことにより、ゲート電極ｇ１、ｇ３を形成する。そして、これらのゲート電極ｇ１、ｇ３をマスクとして、低濃度不純物領域２６、２８、３４、３６を形成するために、Ｎ型の不純物、例えばリンを低濃度ドーピングする。その後、低濃度不純物領域２６、２８、３４、３６の各長さ寸法（ＬＤＤ長）を確保するためのフォトレジストを形成した後、ソース領域２５、ドレイン領域３７、及び高濃度領域２９を形成するために、リンをドーピングする。
　ここで、低濃度不純物領域２６、２８、３４、３６では、そのシート抵抗値が５０ｋΩから１５０ｋΩ程度になるように、ドーピング量が調整される（例えば、１×１０１３～１０１４／ｃｍ２）。このドーピング量は、先にドーピングしたチャネルドープ用のＰ型の不純物（ボロン）を打ち消すようにドーピングされ、Ｎ型の低濃度不純物領域２６、２８、３４、３６が形成される。また、ソース領域２５、ドレイン領域３７、及び高濃度領域２９では、そのシート抵抗値が１ｋΩ以下となるように、１×１０１５／ｃｍ２程度のリンのドーピングが行われる。その後、不純物を活性化させるために、５００℃から６００℃で熱処理を１時間行う。尚、熱処理時間を短縮するために、例えばランプアニール装置により６５０℃から７００℃で数分熱処理を行ってもよい。
　次に、層間膜４９として、ＳｉＯ２膜及びＳｉＮ膜を各々１００ｎｍから３００ｎｍ程度形成し、上記ソース電極及びドレイン電極４４との接続をそれぞれ行うためのコンタクトホール４２及び４３を形成し、ソース電極、ドレイン電極４４、及び配線用の金属、たとえばＡｌまたはその合金、またはそれらの積層膜を成膜して、パターニングする。
　最後に図には示していないが、液晶表示装置１としては、画素電極１９を形成するため、配線を形成後に、樹脂膜等による平坦化膜を形成し、その上に画素電極１９となる透明電極（例えば、ＩＴＯ）を形成する。また場合によっては、ＩＴＯ上に反射電極としてのＡｌ、Ａｇまたはその合金を形成する。
　尚、上記の説明では、薄膜トランジスタＴ１、Ｔ２をＮ型のトランジスタで構成した場合の形成方法について説明したが、Ｐ型のトランジスタで薄膜トランジスタＴ１、Ｔ２を構成する場合には、ソース領域２５及びドレイン領域３７を形成するための不純物をＰ型の不純物、例えばボロンとすればよい。また、前記形成方法によりパネル周辺のドライバ回路も形成できるため、本構造のスイッチング回路１８を低リーク電流が要求されるスイッチング素子などに適用することも可能である。
　また、上記例では、遮光膜２４ａ、２４ｂは、薄膜トランジスタＴ１及びＴ２の上部及び下部に配置されているが、必ずしも薄膜トランジスタＴ１及びＴ２の両方に備えなくてもよい。少なくとも薄膜トランジスタＴ２の下方に配置することにより、バックライトの照射光によるリーク電流の増加を抑えることができる。例えば、液晶ディスプレイの場合、カラーフィルタ基板に形成するブラックマトリクスが薄膜トランジスタの上部に配置される。このブラックマトリクスを上方の遮光膜として機能させることで、図９、図１０に示した上方の遮光膜２４ａを省略することができる（下記変形例参照）。
　上記は、スイッチング回路１８の説明であるが、アクティブマトリクス基板５としても、同様に、基板本体上に、半導体膜、ゲート絶縁膜、ゲート信号線、ソース信号線、オーバーコート膜、平坦化膜、画素電極、配向膜等で積層された構成を有する。尚、ＴＦＴ構造としては、ゲート信号線が最下部に位置するボトムゲート型でもよいし、先に半導体膜を形成後、ゲート信号線がその上部に位置するトップゲート型でもよい。また、基板本体上には、容量配線とドレイン電極間に保持容量Ｃｓが形成されていることにより、寄生容量やＴＦＴのオフリーク電流による画素電極の電位変動を抑制することができる。
　（スイッチング回路の構造の変形例）
　図１１は、上記スイッチング回路の要部構造の変形例を示す平面図である。図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）は、それぞれ図１１のＶＩＩａ－ＶＩＩａ線断面図、ＶＩＩｂ－ＶＩＩｂ線断面図、及びＶＩＩｃ－ＶＩＩｃ線断面図である。
　本例では、上方の遮光膜は省略されている。また、容量配線ＣＳＬ２は、スイッチング回路とバックライトとの間の層に形成され、かつ、薄膜トランジスタＴ１及びＴ２の下方に延びて遮光膜２４ｂとして形成されている。
　具体的には、図１１及び図１２に示すように、容量配線ＣＳＬ２は、薄膜トランジスタＴ１とＴ２とを接続するシリコン層ＳＣの高濃度領域２９の下方に延びて形成される。これにより、高濃度領域２９と容量配線ＣＳＬ２と、それらの間の下地絶縁膜４７とで、第２の容量Ｃｓ２が形成される。図１１に示す例では、第２の容量Ｃｓ２を確保するため、薄膜トランジスタＴ１とＴ２との接続部分の高濃度領域２９は、他の部分に比べて幅が広くなっているが、高濃度領域２９の形状や幅は、特定のものに限定されない。高濃度領域２９の部分の面積は、下地絶縁膜４７の誘電率や厚み等に応じて、第２の容量Ｃｓ２を確保するため好適な大きさに設計することができる。
　また、容量配線ＣＳＬ２は、少なくとも薄膜トランジスタＴ１及びＴ２のチャネル領域２７、３５及びその周辺に重なるよう形成されている。これにより、容量配線ＣＳＬ２が遮光膜２４ｂを兼ねる構成とすることができる。また、容量配線ＣＳＬ２は、ゲート電極配線ＧＬに沿って直線状に延びて形成されている。このように、ゲート電極配線ＧＬの下方の重なる位置に容量配線ＣＳＬ２を形成することで、容量配線ＣＳＬ２による開口率低下を緩和することができる。
　なお、図１１及び図１２に示す例では、容量配線ＣＳＬ２が遮光膜２４ｂを兼ねる構成であるが、容量配線ＣＳＬ１が遮光膜２４ｂを兼ねる構成にすることもできる。
　（信号調整部１５ｃの動作例）
　信号調整部１５ｃは、上述したように、温度センサーＴＳ及び光センサーＯＳの各検出結果に基づいて、上記フレーム周波数を調整するように構成されている。各画素のスイッチング回路１８における薄膜トランジスタＴ１及びＴ２では、そのリーク電流が液晶パネル２の使用環境、つまり周囲温度や外光によって変動する。このため、信号調整部１５ｃは、温度センサーＴＳ及び光センサーＯＳの各検出結果に基づいて、薄膜トランジスタＴ１及びＴ２のリーク電流を判別する。信号調整部１５ｃは、このリーク電流の判別結果に基づいて、フレーム周波数を調整することにより、液晶パネル２での表示画像が変動しない範囲で、フレーム周波数を低周波数化することができる。
　例えば、センサーの検出値とフレーム周波数との対応関係を表すデータを予めルックアップテーブル等に記録しておき、信号調整部１５ｃがこのデータを参照することで、センサーの検出結果に応じたフレーム周波数を決定することができる。例えば、信号調整部１５ｃは、温度センサーＴＳで検出された温度が高い程、フレーム周波数は大きくなるよう調整することができる。また、信号調整部１５ｃは、光センサーＯＳで検出した光が強いほど、フレーム周波数は大きくなるよう調整することもできる。
　また、信号調整部１５ｃは、センサーの検出結果に応じて、保持期間において第２の容量Ｃｓ２へ印加する電圧の変化量や変化するタイミングを調整することもできる。例えば、保持期間において電圧を変化させる回数（電圧の階調）を、センサーの検出結果により変更することができる。温度センサーＴＳで検出された温度が高い、或いは光センサーＯＳで検出された光が強い程、前記回数を多くするか、または、電圧の変化量を大きくするよう調整することができる。この場合も、同様に、センサーの検出値と、容量Ｃｓ２へ印加する電圧の変化量または変化の回数との対応関係を表すデータを予め記録しておき、信号調整部１５ｃがこのデータを参照することで、センサーの検出結果に応じた容量Ｃｓ２の電圧制御を実行することができる。
　このように、信号調整部１５ｃが、センサーの各検出結果及び／または入力された映像信号に基づいて、フレーム周波数及び／または容量Ｃｓ２の電圧制御を調整することにより、液晶パネル（表示部）２で表示される表示画像のフレーム周波数及び／または容量Ｃｓ２の電圧制御を適切に調整することができる。その結果、優れた表示性能を有する液晶表示装置１を容易に構成することができる。
　さらに、信号調整部１５ｃは、映像信号に基づいてフレーム周波数や、容量Ｃｓ２制御電圧を調整することもできる。信号調整部１５ｃは、例えば、表示画像（映像信号）が静止画像である場合には、フレーム周波数を上記所定の周波数以下の低周波数とするとともに、表示画像が動画像である場合には、フレーム周波数を第２の所定の周波数（例えば、５０（Ｈｚ））以上の高周波数とするように構成されてもよい。
　このように、信号調整部１５ｃは入力された映像信号に応じて、フレーム周波数を所定の周波数以下に調整することにより、液晶パネル（表示部）２の消費電力を低減することができる。ひいては、液晶表示装置１の低消費電力化を図ることができる。
　［実施形態２］
　図１３は、実施形態２にかかるスイッチング回路の等価回路の一例を示す回路図である。図１３では、アクティブマトリクス基板５のスイッチング回路のうち、縦方向に並ぶ３つのスイッチング回路を示している。
　図１３に示す３つのスイッチング回路は、縦方向に延びるソース電極配線ＳＬを共有している。また、各スイッチング回路の第２の容量配線ＣＳＬ２は、縦方向において隣り合うスイッチング回路のゲート電極配線ＧＬとなっている。すなわち、アクティブマトリクス基板５のマトリクスにおける１つの行のスイッチング回路の第２の容量Ｃｓ２ｎに接続された第２の容量配線ＣＳＬ２ｎは、隣接する行のスイッチグ回路の薄膜トランジスタＴ１ｎ＋１及びＴ２ｎ＋２のＯＮ／ＯＦＦ制御信号を供給するゲート電極配線ＧＬｎ＋１を兼ねた構成となっている。
　上記実施形態１では、第２の容量Ｃｓ２を専用の制御信号線である第２の容量配線ＣＳＬ２に接続していた。これに対して、本実施形態ではＣｓ２ｎを、次段のゲート電極配線ＧＬｎ＋１に接続している。これにより、Ｃｓ２に接続される配線を省略することができるため、実施形態１に比べて、画素の開口率をより大きくすることが可能である。
　図１４は、図１３に示した回路を駆動した場合の信号波形の一例を示す図である。
　図１４に示す例では、ゲート電極配線ＧＬｎ－１、ＧＬｎ、ＧＬｎ＋１は、それぞれの書き込みタイミングで、薄膜トランジスタＴ１ｎ－１、Ｔ１ｎ、Ｔ１ｎ＋１、Ｔ２ｎ－１、Ｔ２ｎ、Ｔ２ｎ＋１をＯＮ状態にする電圧を印加するとともに、前段の第２の容量Ｃｓ２ｎ－２、ＣＳ２ｎ－１、ＣＳ２ｎを介して接続されたノードの電圧Ｖｏｐｎ－２、Ｖｏｐｎ－１、Ｖｏｐｎを所定電圧とするよう電圧を印加する。保持期間においては、上記実施形態１における第２の容量配線ＣＳＬ２の電圧制御と同様に、１つ以上の階調電圧においてＣＳＬ２の電圧を変化させた直後にＶｏｐ≧Ｖｐｉｘとなるように電圧を変化させる。このように、図１４に示すような信号をゲート電極配線ＧＬに与えることで、上記実施形態１と同様の駆動を実現することができる。
　また、本実施形態では、ゲート電極配線ＧＬが第２の容量配線ＣＳＬ２を兼ねるので、図２に示した容量用ドライバ２１を省略することもできる。
　［実施形態３］
　図１５は、実施形態３に係るスイッチング回路１８の等価回路の一例を示す回路図である。図１５に示す例では、スイッチング回路１８は、直列に接続された複数（本例では４個）の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ及びＴ２ｂを備える。これら複数の薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ及びＴ２ｂのソース－ドレイン間を介して、画素電極とソース電極配線ＳＬが接続される。すなわち、薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ及びＴ２ｂの一方端に画素電極が接続され、他方端にソース配線電極ＳＬが接続されている。
　また、薄膜トランジスタＴ１ａ及びＴ１ｂは第１のスイッチング部ＳＷ１を形成し、薄膜トランジスタＴ２ａ及びＴ２ｂは第２のスイッチング部ＳＷ２を形成する。第２のスイッチング部ＳＷ２と画素電極との接続点には、第１の容量Ｃｓ１の一方の電極が接続されている。第１の容量Ｃｓ１の他方の電極は、第１の容量配線ＣＳＬ１に接続されている。第１のスイッチング部ＳＷ１と第２のスイッチング部ＳＷ２との接続点には、第２の容量の一方の電極が接続されている。第２の容量Ｃｓ２の他方の電極は、第２の容量配線ＣＳＬ２に接続されている。
　また、スイッチング回路１８では、各薄膜トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ２ｂのトップゲート電極としてのゲート電極ｇ１、ｇ２、ｇ３、ｇ４はゲート電極配線ＧＬに接続されている。また、第２のスイッチング部ＳＷ２の各薄膜トランジスタＴ２ａ、Ｔ２ｂには、上記トップゲート電極（ゲート電極ｇ３、ｇ４）とボトムゲート電極２２を有するダブルゲート構造のトランジスタが用いられている。このボトムゲート電極２２は、ボトムゲート電極配線ＧＬ’に接続されている。このボトムゲート電極２２には、２個のゲート電極ｇ３、ｇ４に対して、一体的に構成された１個のものを用いることができる。さらには、ボトムゲート電極２２はバックライト装置３からの照明光を遮光する（下部）遮光膜としても機能するように構成することができる。例えば、図９及び図１０（ａ）に示した下部の遮光膜２４ｂを、ボトムゲート電極配線ＧＬ’に接続した構成とすることによって、ボトムゲート電極が遮光膜を兼ねることができる。
　上記のように、本実施形態では、第２のスイッチング部ＳＷ２において、その薄膜トランジスタＴ２ａ、Ｔ２ｂには、ダブルゲート構造のトランジスタが用いられている。これにより、第２のスイッチング部ＳＷ２の電流駆動力（オン電流）を容易に増大させることができる。また、このようにオン電流を容易に増大させることができるので、液晶容量ＣＬＣへの充電時間を容易に低減することが可能となる。
　（実施形態による効果）
　一般に、液晶表示装置では、画素電極の部分が光を透過する領域になるので、画素の総面積に対して画素電極の占める割合が大きいほど明るい画像が得られる。しかし、画素にはゲート電極配線とソース電極配線及び薄膜トランジスタが配置されているために、画素電極の占有面積は小さくなる。加えて、携帯電話やスマートフォンに代表される中小型サイズの液晶表示パネルの場合、画素を高精細化すればさらに開口面積が小さくなってしまう傾向にある。 
　一方、低消費電力化に向けた低周波駆動回路技術としては、従来から採用されているＤＲＡＭやＳＲＡＭ方式のようなメモリ機能を画素に付加した構成、画素電圧フレッシュ機能を付加した構成等があるが、これらの方式はフルカラー表示が困難であり、かつ素子追加が多く、画素開口率の低下が顕著になる。従って高開口率、フルカラー表示を実現する低周波駆動技術は非常に困難である。
　そこで、上記実施形態１～２における画素回路は、画素回路に遮光膜、容量Ｃｓ２、容量配線ＣＳＬ２をさらに備えるだけの簡単な構成なので、高開口率を実現することができる。さらに図４に示すようにＣＳＬ２に与える信号を画素電圧の保持期間中に１回以上電圧値が変化するようにすることで、図３に示すＶｏｐの電圧変動を抑制することができる。その結果、画素電圧の変動も抑制することが可能となるため、低周波駆動を実現できる。また、薄膜トランジスタのオフリーク電流を抑制するのみのシンプルな手法であるので、フルカラー表示も実現可能である。すなわち、上記実施形態によれば、従来困難であると考えられてきた、低周波駆動、フルカラー表示及び高開口率の３つを同時に満足するディスプレイが実現可能である。
　例えば、ポリシリコンを用いたトランジスタのようなオフフリーク電流が大きい薄膜トランジスタを用いた画素回路においても、画素に書き込んだ電荷がトランジスタのオフリーク電流によって時間と共に失われてしまうことを抑制できる。その結果、ディスプレイの駆動周波数を下げ、低消費電力化を図った場合においても良好な表示を維持することができる。
　（その他の変形例）
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を、液晶表示装置のアクティブマトリクス基板に用いられる画素電極用のスイッチング回路に適用した場合を例示して説明した。しかしながら、本発明の半導体装置は、直列に接続された複数のスイッチング素子と、前記複数のスイッチング素子の一端側に一方の電極が接続され、他方の電極が第１の容量配線に接続された第１の容量と、前記複数のスイッチング素子のうち隣り合うスイッチング素子の間に一方の電極が接続され、他方の電極が第２の容量配線に接続された第２の容量と、前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る遮光膜とを備えたものであれば何等限定されない。
　具体的にいえば、例えば半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示装置や、それに用いられるアクティブマトリクス基板などに適用することができる。また、画素電極用のスイッチング回路以外に、ドライバ回路などの周辺回路に用いられるスイッチング回路などに本発明の半導体装置を適用することができる。また、スイッチング部の直列接続数は、上記の２～３個に何等限定されない。
　また、上記の説明では、スイッチング部のスイッチング素子としてＮ型のトランジスタを１個または２個用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えばＮ型のトランジスタとＰ型のトランジスタを並列に接続したものを１個のスイッチング素子として用いることもできる。
　但し、上記の各実施形態のように、スイッチング部のスイッチング素子として、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタを用いる場合、スイッチング部の構成を簡単化することができ、半導体装置を容易に構成することができる点で好ましい。
　また、上記の説明では、信号調整部が温度センサー及び光センサーの各検出結果または入力された映像信号のいずれかを用いて、フレーム周波数を調整する構成について説明したが、本発明の信号調整部はこれに限定されるものではなく、表示部の周囲環境の状態を検出するセンサーからの検出結果及び入力された映像信号の少なくとも一方に基づいて、フレーム周波数を調整するものであればよい。つまり、本発明の信号調整部は、温度センサーからの表示部の周囲温度の検出結果及び光センサーからの表示部への外光の検出結果に加えて、入力された映像信号に基づき、スイッチング回路でのリーク電流の大きさを判別して、フレーム周波数を適切に調整してもよい。
　また、上記の説明では、上部遮光膜を導体によって構成するとともに、ゲート電極配線に電気的に接続した場合について説明したが、本発明の上部遮光膜はこれに限定されるものではなく、例えばゲート電極配線に電気的に接続せずに、上部遮光膜をフローティング状態としたり、非導体によって上部遮光膜を構成したりしてもよい。但し、上記の各実施形態のように、ソース電極及びドレイン電極と同層で上部遮光膜を形成する場合には、当該上部遮光膜をゲート電極配線に電気的に接続することが好ましい。
　また、上記の説明では、保持容量（容量）を構成するシリコン層（半導体層）において、低濃度不純物領域（ＬＤＤ領域）を用いた場合について説明したが、本発明の容量はこれに限定されるものではなく、低濃度不純物領域に代えて、例えばチャネル領域を用いることもできる。
　また、上記の説明では、トップゲート電極構造トランジスタを用いた場合について説明したが、ボトムゲート電極構造(逆スタガー構造)トランジスタを用いてもよく、この場合の遮光膜はトランジスタの上方に形成されていればよい。また、このトランジスタは多結晶シリコントランジスタだけでなく、微結晶シリコンまたはアモルファスシリコントランジスタでもよい。
　また、上記の説明では、ボトムゲート電極が（下部）遮光膜として用いられている場合について説明したが、本発明はこれに何等限定されない。具体的にいえば、透明電極を用いてボトムゲート電極を構成するとともに、半導体層の下方でボトムゲート電極の下方に遮光膜を設ける構成でもよい。このように構成した場合には、非導体からなる遮光膜を用いることもできる。
　本発明は、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に対して有用である。

Claims (23)

  1. 　直列に接続された複数のスイッチング素子と、
    　前記複数のスイッチング素子の一端側に一方の電極が接続され、他方の電極が第１の容量配線に接続された第１の容量と、
    　前記複数のスイッチング素子のうち隣り合うスイッチング素子の間に一方の電極が接続され、他方の電極が第２の容量配線に接続された第２の容量と、
    　前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る遮光膜とを備えた半導体装置。
  2. 　前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、当該スイッチング素子において前記第１の容量側と前記第２の容量側との電位差を少なくするよう前記第２の容量配線の電圧を変化させることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、当該スイッチング素子において前記第１の容量側の電圧より前記第２の容量側の電圧が高くなるよう前記第２の容量配線の電圧を変化させることを特徴とする、請求項１に記載の半導体装置。
  4. 　前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦであり、前記第２の容量配線の電圧を変化させる直前において、当該スイッチング素子における前記第１の容量側の電圧より前記第２の容量側の電圧が低くなることを特徴とする、請求項１に記載の半導体装置。
  5. 　前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、前記第２の容量配線の電圧を同一時間毎に２回以上変化させることを特徴とする、請求項１に記載の半導体装置。
  6. 　前記第１の容量と第２の容量の間に接続されたスイッチング素子がＯＦＦのときに、前記第２の容量配線の電圧を同一変化量で２回以上変化させることを特徴とする、請求項１に記載の半導体装置。
  7. 　前記半導体装置は、他の半導体装置とともに並べて配置されており、
    　前記半導体装置の前記第２の容量配線は、隣接して設けられる他の半導体装置の前記スイッチング素子へ接続され、当該スイッチング素子へ制御信号を供給する配線を兼ねている、請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記半導体装置は、アクティブマトリクス基板の各画素に設けられ、
    　前記複数のスイッチング素子の一端側には、画素電極が接続され、他端側には画素信号を前記複数のスイッチング素子を介して供給するための信号線が接続される、請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、当該スイッチング素子において前記画素電極側と、前記信号線側の電位差を少なくするよう前記第２の容量配線の電圧を変化させる、請求項８に記載の半導体装置。
  10. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、当該スイッチング素子において前記第１の容量側の電圧より前記第２の容量側の電圧が高くなるよう前記第２の容量配線の電圧を変化させる、請求項８に記載の半導体装置。
  11. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧を変化させる直前において、当該スイッチング素子における前記第１の容量側の電圧より前記第２の容量側の電圧が低くなることを特徴とする、請求項８に記載の半導体装置。
  12. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧を同一時間毎に２回以上変化させることを特徴とする、請求項８に記載の半導体装置。
  13. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、前記第２の容量配線の電圧を同一変化量で２回以上変化させることを特徴とする、請求項８に記載の半導体装置。
  14. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、前記アクティブマトリクス基板上に形成される全ての第２の容量配線の電圧を同じタイミングで変化させることを特徴とする、請求項８に記載の半導体装置。
  15. 　前記スイッチング素子は、前記信号線から画素電極へ画素信号が供給される際にＯＮとなり、
    　前記スイッチング素子がＯＦＦとなる、前記画素電極の電圧を保持すべき期間において、前記アクティブマトリクス基板上に形成される全ての第２の容量配線の電圧を同一の電圧にすることを特徴とする、請求項８に記載の半導体装置。
  16. 　前記半導体装置は、アクティブマトリクス基板にマトリクス状に配置された画素の各々に設けられ、
    　マトリクスにおける１つの行の画素に設けられた半導体装置の前記第２の容量配線は、隣接する行の画素に設けられた半導体装置のスイッチング素子へ制御信号を供給する走査線を兼ねている、請求項９～１５のいずれか１項に記載の半導体装置。
  17. 　前記第２の容量配線または前記第１の容量配線が、前記複数のスイッチング素子の少なくとも１つに対して入射する光を遮る位置まで延びて形成され、前記遮光膜を兼ねる、請求項１～１６のいずれか１項に記載の半導体装置。
  18. 　請求項１～１７のいずれか１項に記載の半導体装置を用いたことを特徴とするアクティブマトリクス基板。
  19. 　請求項１８に記載のアクティブマトリクス基板を含む表示部を備えた、表示装置。
  20. 　前記表示部が液晶パネルである、請求項１９に記載の表示装置。
  21. 　前記表示部が有機ＥＬパネルである、請求項１９に記載の表示装置。
  22. 　前記表示部の周囲環境の状態を検出するセンサーと、
    　前記表示部の駆動制御を行う表示制御部を備え、
    　前記表示制御部には、前記センサーからの検出結果に基づいて、フレーム周波数を調整する信号調整部が設けられている請求項１９に記載の表示装置。
  23. 　前記表示部の周囲環境の状態を検出するセンサーと、
    　前記表示部の駆動制御を行う表示制御部を備え、
    　前記表示制御部には、前記センサーからの検出結果に基づいて、前記第２の容量配線の信号を調整する信号調整部が設けられている請求項１９に記載の表示装置。
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