WO2012145976A1 - 嵌入式源/漏mos晶体管及其形成方法 - Google Patents

嵌入式源/漏mos晶体管及其形成方法 Download PDF

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mos transistor
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钟汇才
赵超
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    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon

Definitions

  • the present invention relates to the field of semiconductor technology, and in particular, to an embedded source/drain MOS transistor and a method of forming the same. Background technique
  • the method for forming the source region 13 and the drain region 14 mainly includes: after forming the gate structure 12, etching the semiconductor substrate 10 on both sides of the gate structure 12 to form an opening, and then performing epitaxial growth or the like.
  • the method fills the source region 13 and the drain region 14 in the opening.
  • the material of the semiconductor substrate 10 is generally single
  • the crystalline silicon, for the PMOS transistor, the material of the filled source region 13 and the drain region 14 may be silicon germanium (SiGe), the lattice constant of which is larger than the lattice constant of the single crystal silicon, and the source region 13 and the drain region 14
  • the intervening channel generates compressive stress, which can improve the mobility of holes.
  • the present invention provides an embedded source/drain MOS transistor, comprising: a semiconductor substrate;
  • Stacking source/drain embedded in a semiconductor substrate on both sides of the gate structure and exposing an upper surface of the stacked source/drain, the stacked source/drain comprising a dielectric layer and a semiconductor located above the dielectric layer Floor.
  • the material of the dielectric layer and/or the semiconductor layer is a crystalline material.
  • the semiconductor layer is P-type doped, and a lattice constant of the dielectric layer and/or the semiconductor layer is greater than a lattice constant of the semiconductor substrate.
  • the semiconductor layer is N-doped, and a lattice constant of the dielectric layer and/or the semiconductor layer is smaller than a lattice constant of the semiconductor substrate.
  • the material of the dielectric layer is yttrium oxide (Gd 2 O 3 ) crystal or yttrium oxide (Nd 2 0 3 ) crystal.
  • the semiconductor layer extends below the gate structure.
  • the sidewall of the semiconductor layer includes an upper sidewall and a lower sidewall that are adjacent to each other, and an interface between the upper sidewall and the lower sidewall protrudes toward an outer side of the semiconductor layer.
  • the semiconductor substrate is a silicon-on-insulator substrate, the silicon-on-insulator substrate includes a substrate, an insulating buried layer on the substrate, and a surface semiconductor material layer on the insulating buried layer.
  • the gate structure is located on the surface semiconductor material layer, the stack source/drain is embedded in the surface semiconductor material layer above the insulating buried layer, or penetrates the surface semiconductor material layer and the insulating buried layer.
  • a stacked source/drain is filled in the opening, the stacked source/drain comprising a dielectric layer and a semiconductor layer over the dielectric layer.
  • a P-type dopant ion is introduced therein during formation of the semiconductor layer, and a lattice constant of the dielectric layer and/or the semiconductor layer is greater than a lattice constant of the semiconductor substrate.
  • N-type dopant ions are introduced therein during formation of the semiconductor layer, and the dielectric layer and/or semiconductor have a lattice constant smaller than a lattice constant of the semiconductor substrate.
  • the material of the dielectric layer is yttria crystal or yttria crystal.
  • the filling the stack source/drain in the opening comprises:
  • the semiconductor layer is formed on the remaining dielectric layer.
  • the embodiment of the present invention has the following advantages:
  • the stacked source/drain on both sides of the gate structure respectively comprise a dielectric layer and a semiconductor layer over the dielectric layer, wherein the semiconductor layer serves as a source region and a drain region, and the dielectric layer isolates the semiconductor layer located thereon from the underlying semiconductor substrate, thereby facilitating reduction of source and drain regions Leakage current to the bottom of the semiconductor village.
  • FIG. 1 is a schematic cross-sectional view of an embedded source/drain MOS transistor of the prior art
  • FIG. 2 is a schematic flow chart of an embodiment of a method for forming an embedded source/drain MOS transistor of the present invention
  • Fig. 9 is a cross-sectional structural view showing a device formed by another embodiment of the method of forming the embedded source/drain MOS transistor of the present invention. detailed description
  • the stacked source/drain on both sides of the gate structure respectively comprise a dielectric layer and a semiconductor layer over the dielectric layer, wherein the semiconductor layer serves as a source
  • the dielectric layer separates the semiconductor layer located thereon from the underlying semiconductor substrate, thereby facilitating reduction of leakage currents from the source and drain regions to the semiconductor substrate.
  • the material of the dielectric layer and/or the semiconductor layer is a crystalline material.
  • a lattice constant of the dielectric layer and/or the semiconductor layer is greater than a lattice constant of a semiconductor substrate, and a compressive stress is generated;
  • Transistor, the dielectric layer and/or the semiconductor layer have a lattice constant less than half
  • the lattice constant of the conductor bottom generates tensile stress, which is beneficial to improve carrier mobility and improve device performance.
  • the semiconductor layer further extends below the gate structure, and the sidewall thereof includes adjacent upper and lower sidewalls, and the junction of the upper sidewall and the lower sidewall protrudes outwardly to facilitate the promotion of the channel.
  • the stress generated by the semiconductor base of the area further increases the carrier mobility.
  • FIG. 2 is a flow chart showing an embodiment of a method of forming an embedded source/drain MOS transistor of the present invention, comprising:
  • Step S21 providing a semiconductor substrate
  • Step S22 forming a gate structure on the semiconductor substrate; Step S23, forming openings in the semiconductor villages on both sides of the gate structure;
  • a shallow trench isolation structure 21 is further formed in the semiconductor substrate 20, and the forming method comprises: forming a trench in the semiconductor substrate 20 between adjacent embedded source/drain MOS transistors;
  • the medium material is filled, and the filled dielectric material is preferably a crystalline material.
  • the lattice constant of the dielectric material filled in the shallow trench isolation structure 21 is larger than the lattice of the semiconductor substrate 20 a constant to generate a compressive stress to increase the mobility of the holes; if the transistor subsequently formed on the semiconductor substrate 20 between the shallow trench isolation structures 21 is an NMOS transistor, the medium filled in the shallow trench isolation structure 21
  • the lattice constant of the material is less than the lattice constant of the semiconductor substrate 20 to generate tensile stress and increase electron mobility, thereby improving the performance of the entire device.
  • the shallow trench isolation structure 21 is formed before the device is formed. In other embodiments, the shallow trench isolation structure may be formed between adjacent devices after forming the device. twenty one. Referring to FIG. 2 and FIG. 4, step S22 is performed to form a gate structure on the semiconductor substrate 20.
  • the gate structure 22 is a dummy gate structure (dummy Gate ) includes a dummy gate electrode, a gate dielectric layer, and sidewall spacers on sidewalls thereof.
  • the forming method of the gate structure 22 may be a forming method common to those skilled in the art, and details are not described herein again.
  • step S23 is performed to form openings 23 in the semiconductor substrate 20 on both sides of the gate structure 22.
  • the forming process of the opening 23 may include steps well known to those skilled in the art such as photolithography, etching, and the like.
  • the method of etching the opening 23 may be dry etching or wet etching.
  • the etching gas may be selected by dry etching or by dry etching.
  • the method of rewet etching causes the side wall of the opening 23 formed by etching to protrude outward, and extends below the side wall 22c. 2 and 8, a step S24 is performed in which a stacked source/drain is filled, the stacked source/drain including a dielectric layer 24 and a semiconductor layer 25 over the dielectric layer 24.
  • the dielectric layer 24 is filled in the opening, and the forming method may be epitaxial growth, specifically, vapor phase epitaxial growth or solid phase epitaxial growth.
  • the material of the dielectric layer 24 is a crystalline material, which may be ruthenium oxide or ruthenium oxide.
  • the formed medium may be formed by introducing a dopant ion therein.
  • the lattice constant of layer 24 is greater or less than the lattice constant of semiconductor substrate 20.
  • the lattice constant of the dielectric layer 24 is greater than the lattice constant of the semiconductor substrate 20; to form an NMOS transistor, the lattice constant of the dielectric layer 24 is smaller than the lattice constant of the semiconductor substrate 20 Thereby, compressive stress or tensile stress is formed on the channel region under the gate structure 22, and carrier mobility is improved.
  • the dielectric layer 24 may also be an amorphous material. Referring to FIG. 7, the surface portion of the dielectric layer 24 is etched such that the upper surface of the remaining dielectric layer 24 is lower than the upper surface of the semiconductor substrate 20.
  • the rate and etching time can control the depth of the opening 23 above the remaining dielectric layer 24 to match the depth of the leak and drain regions that are expected to be formed.
  • the dielectric layer attached to the sidewall of the opening 23 above the remaining dielectric layer 24 is also removed to avoid the adhesion of the dielectric layer after the subsequent formation of the source and drain regions. The effect of the current in the channel region.
  • the etching gas in the dry etching is adjusted while the dielectric layer 24 is being etched, or the wet etching method is adopted after the dry etching.
  • the semiconductor substrate 20 on the sidewall of the opening 23 is simultaneously etched such that the formed opening 23 extends below the gate structure 22, as may extend below the sidewall spacer 22c.
  • the sidewall of the opening 23 includes an upper sidewall 23a and a lower sidewall 23b, and the junction of the upper sidewall 23a and the lower sidewall 23b protrudes outward, so that the sidewall of the opening 23 is "Diamond type".
  • a semiconductor layer 25 is formed over the remaining dielectric layer 24, which fills the openings above the remaining dielectric layer 24.
  • the method of forming the semiconductor layer 25 may be epitaxial growth such as vapor phase epitaxy or solid phase epitaxial growth.
  • the material of the semiconductor layer 25 is a semiconductor material, preferably a crystalline material, and may be single crystal silicon, single crystal silicon, single crystal silicon carbide or the like.
  • the semiconductor layer 25 serves as a source region and a drain region of the embedded source/drain MOS transistor, respectively, and the upper surface thereof may be flush with the upper surface of the semiconductor substrate 20 or may be higher than the upper surface of the semiconductor substrate 20. Forming an improved source/drain structure and reducing contact resistance.
  • dopant ions may be introduced therein in-situ, and for PMOS transistors, P-type dopant ions such as boron ions, indium ions, etc. may be introduced; for NMOS transistors, N may be introduced.
  • Type dopant ions such as phosphorus ions, arsenic ions, and the like.
  • the material of the semiconductor layer 25 is a crystalline material, and a PMOS transistor having a lattice constant greater than a lattice constant of the semiconductor substrate 20 to generate a compressive stress on the channel region and to improve hole mobility; and for an NMOS transistor, a lattice constant is smaller than a lattice constant of the semiconductor substrate 20; In order to generate tensile stress on the channel region, the electron mobility is increased.
  • the material of the semiconductor substrate 20 is monocrystalline silicon.
  • the material of the semiconductor layer 25 may be silicon germanium.
  • the material of the semiconductor layer 25 may be silicon carbide. Of course, in other specific embodiments, the material of the semiconductor layer 25 may also be the same as the material of the semiconductor substrate 20.
  • the semiconductor layer 25 extends below the gate structure 22, specifically extending below the sidewall spacers 22c.
  • the sidewall morphology of the semiconductor layer 25 is adapted to the sidewall morphology of the opening above the dielectric layer 24, including the upper sidewall 25a and the lower sidewall 25b, and the junctions protrude outward, that is, toward the channel region. Prominent, thereby facilitating the stress on the channel region of the MOS transistor and improving the carrier mobility.
  • the semiconductor layer 25 serves as a source region and a drain region of the embedded source/drain MOS transistor, and a dielectric layer 24 is formed under the semiconductor layer 25 so that a leakage current path between the source region and the drain region and the semiconductor substrate 20 is
  • the partitioning is beneficial to reduce the leakage current of the source and drain regions to the semiconductor substrate 20 and reduce the power consumption of the device.
  • the structure of the embedded source/drain MOS transistor formed in this embodiment is as shown in FIG.
  • FIG. 9 is a cross-sectional view showing the structure of an embedded source/drain MOS transistor formed by another embodiment.
  • the semiconductor substrate used in this embodiment is a silicon-on-insulator substrate, and the silicon-on-insulator substrate includes a substrate 30a.
  • a shallow trench isolation structure 31 may be formed in the surface semiconductor material layer 30c.
  • the embedded source/drain MOS transistor further includes: a gate structure 32 including a gate dielectric layer 32a on the surface semiconductor material layer 30c, a gate electrode 32b on the gate dielectric layer 32a, and a gate dielectric layer 32a and side walls 32c of the sidewalls of the gate electrode 32b; stacked source/drain of the semiconductor substrate embedded on both sides of the gate structure 32, the stacked source/drain including the dielectric layer 34 and the semiconductor material on the dielectric layer 34 Layer 35.
  • the stack source/drain penetrates the surface semiconductor material layer 30c and the insulating buried layer 30b.
  • the stacked source/drain may be embedded only in the insulating buried layer 30b.
  • the upper surface semiconductor material layer 30c does not penetrate the surface semiconductor material layer 30c and the insulating buried layer 30b. Whether the stacked source/drain penetrates the surface semiconductor material layer 30c and the insulating buried layer 30b may pass through both sides of the etched gate structure 32 In the process of forming an opening in the semiconductor substrate, whether the opening is controlled through the surface semiconductor material layer 30c and the insulating buried layer 30b is realized.

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

嵌入式源 /漏 MOS晶体管及其形成方法
本申请要求于 2011 年 4 月 29 日提交中国专利局、 申请号为 201110112309.6、 发明名称为"嵌入式源 /漏 MOS晶体管及其形成方法"的中国 专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体技术领域，特别涉及一种嵌入式源 /漏 MOS晶体管及其 形成方法。 背景技术
随着半导体制造工艺的发展， 半导体器件的特征尺寸 （CD , Critical Dimension ) 不断的减小， 为了应对小尺寸器件的功耗、 响应速度等问题， 后 栅 ( gate-last )工艺、 嵌入式源 /漏器件 ( embedded source/drain device )等技术 得到了广泛的应用。 图 1示出了现有技术中一种嵌入式源 /漏 MOS晶体管的剖面结构示意图，包 括： 半导体村底 10; 形成于所述半导体村底 10中的浅沟槽隔离结构（STI ) 11 ; 形成于所述半导体村底 10上的栅极结构 12,所述栅极结构 12包括位于半导体村 底 10上的栅介质层 12a、 位于所述栅介质层 12a上的栅电极 12b以及包围所述栅 介质层 12a和栅电极 12b侧壁的侧墙 12c; 位于所述栅极结构 12两侧的半导体村 底 10中的源区 13和漏区 14, 所述源区 13和漏区 14的晶格常数（ lattice constant ) 大于或小于所述半导体村底 10的晶格常数。 所述源区 13和漏区 14的形成方法主要包括： 在形成所述栅极结构 12之后， 对所述栅极结构 12两侧的半导体村底 10进行刻蚀形成开口，之后通过外延生长 等方法在所述开口中填充源区 13和漏区 14。所述半导体村底 10的材料一般为单 晶硅， 对于 PMOS晶体管而言， 填充的源区 13和漏区 14的材料可以是硅锗 ( SiGe ) , 其晶格常数大于单晶硅的晶格常数， 对源区 13和漏区 14之间的沟道 产生压应力 （compressive stress ) , 能够提高空穴的迁移率； 对于 NMOS晶体 管而言， 填充的源区 13和漏区 14的材料可以是碳化硅（SiC ) , 其晶格常数小 于单晶硅的晶格常数， 对源区 13和漏区 14之间的沟道产生张应力 （tensile stress ) , 提高电子的迁移率。
此外， 为了进一步减小源 /漏接触电容， 提升器件性能， 所述源区 13和漏 区 14在形成时， 往往使其表面高于所述半导体村底 10的表面， 形成提高源 /漏 极结构 （ raised source/drain structure ) 。 但是， 随着器件尺寸的不断减小， 不 论采用哪一种结构， 源区 13和漏区 14至半导体村底 10的漏电流 Ileak都越来越明 显， 严重影响了器件的性能。 发明内容
本发明解决的问题是提供一种嵌入式源 /漏 MOS晶体管及其形成方法，减 小源区和漏区至半导体村底的漏电流。
为解决上述问题， 本发明提供了一种嵌入式源 /漏 MOS晶体管， 包括： 半导体村底；
栅极结构， 位于所述半导体村底上；
堆叠源 /漏， 嵌于所述栅极结构两侧的半导体村底内且暴露所述堆叠源 /漏 的上表面， 所述堆叠源 /漏包括介质层和位于所述介质层之上的半导体层。
可选地， 所述介质层和 /或半导体层的材料为晶体材料。 可选地， 所述半导体层为 P型掺杂的， 所述介质层和 /或半导体层的晶格 常数大于所述半导体村底的晶格常数。
可选地， 所述半导体层为 N型掺杂的， 所述介质层和 /或半导体层的晶格 常数小于所述半导体村底的晶格常数。
可选地， 所述介质层的材料为氧化钆（Gd203 ) 晶体或氧化钕（Nd203 ) 晶体。 述半导体村底的上表面。 可选地， 所述半导体层延伸至所述栅极结构下方。 可选地， 所述半导体层的侧壁包括相接的上侧壁和下侧壁， 所述上侧壁和 下侧壁的相接处向所述半导体层的外侧突出。 可选地， 所述半导体村底为绝缘体上硅村底， 所述绝缘体上硅村底包括基 底、 位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料 层， 所述栅极结构位于所述表面半导体材料层上， 所述堆叠源 /漏嵌于所述绝 缘埋层之上的表面半导体材料层中， 或贯穿所述表面半导体材料层和绝缘埋 层。
本发明还提供了一种嵌入式源 /漏 MOS晶体管的形成方法， 包括： 提供半导体村底；
在所述半导体村底上形成栅极结构；
在所述栅极结构两侧的半导体村底中分别形成开口； 在所述开口中填充堆叠源 /漏， 所述堆叠源 /漏包括介质层和位于所述介质 层之上的半导体层。
可选地， 所述介质层和 /或半导体层的材料为晶体材料。
可选地，在形成所述半导体层时在其中引入 P型掺杂离子，所述介质层和 /或半导体层的晶格常数大于所述半导体村底的晶格常数。
可选地， 在形成所述半导体层时在其中引入 N型掺杂离子， 所述介质层 和 /或半导体成的晶格常数小于所述半导体村底的晶格常数。
可选地， 所述介质层的材料为氧化钆晶体或氧化钕晶体。
可选地， 所述在所述开口中填充堆叠源 /漏包括：
在所述开口中填充介质层；
对所述介质层的表面部分进行刻蚀，剩余的介质层的上表面低于所述半导 体^) "底的上表面；
在所述剩余的介质层上形成所述半导体层。
可选地， 使用外延生长形成所述介质层和半导体层。 述半导体村底的上表面。 可选地，对所述介质层的表面部分进行刻蚀的同时，还对所述开口两侧的 半导体村底进行刻蚀，以使所述剩余的介质层上方的开口延伸至所述栅极结构 下方。 可选地， 所述剩余的介质层上方的开口的侧壁包括相接的上侧壁和下侧 壁， 所述上侧壁和下侧壁的相接处在所述半导体村底内向所述开口的外侧突 出。 可选地， 所述半导体村底为绝缘体上硅村底， 所述绝缘体上硅村底包括基 底、 位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料 层， 所述栅极结构形成于所述表面半导体材料层上， 所述开口形成于所述绝缘 埋层之上的表面半导体材料层中， 或贯穿所述表面半导体材料层和绝缘埋层。 与现有技术相比， 本发明的实施例有如下优点： 本发明实施例的嵌入式源 /漏 MOS晶体管及其形成方法中，位于栅极结构 两侧的堆叠源 /漏分别包括介质层和位于介质层之上的半导体层， 其中所述半 导体层作为源区和漏区，所述介质层将位于其上的半导体层和下方的半导体村 底隔离， 从而有利于减小源区和漏区至半导体村底的漏电流。 进一步的， 所述介质层和 /或半导体层的材料为晶体材料， 对于 PMOS晶 体管， 所述介质层和 /或半导体层的晶格常数大于半导体村底的晶格常数， 产 生压应力； 对于 NMOS晶体管， 所述介质层和 /或半导体层的晶格常数小于半 导体村底的晶格常数， 产生张应力， 从而有利于提高载流子的迁移率， 改善器 件性能。
此外， 所述半导体层还延伸至栅极结构下方， 其侧壁包括相接的上侧壁和 下侧壁， 上侧壁和下侧壁的相接处向外侧突出，有利于促进对沟道区域的半导 体村底产生的应力， 进一步提高载流子迁移率。 附图说明
通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全 部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘 制附图， 重点在于示出本发明的主旨。
图 1是现有技术的一种嵌入式源 /漏 MOS晶体管剖面结构示意图； 图 2是本发明嵌入式源 /漏 MOS 晶体管的形成方法的实施例的流程示意 图；
图 3至图 8是本发明嵌入式源 /漏 MOS晶体管的形成方法的实施例中各中 间结构的剖面结构示意图；
图 9是本发明嵌入式源 /漏 MOS晶体管的形成方法的另一实施例形成的器 件的剖面结构示意图。 具体实施方式
随着器件尺寸的不断减小， MOS 晶体管的源区和漏区至半导体村底的漏 电流对器件性能的影响越来越大， 嵌入式源 /漏 MOS晶体管以及提高源 /漏极 结构也存在同样的问题。 本发明实施例的嵌入式源 /漏 MOS晶体管及其形成方法中，位于栅极结构 两侧的堆叠源 /漏分别包括介质层和位于介质层之上的半导体层， 其中所述半 导体层作为源区和漏区，所述介质层将位于其上的半导体层和下方的半导体村 底隔离， 从而有利于减小源区和漏区至半导体村底的漏电流。 进一步的， 所述介质层和 /或半导体层的材料为晶体材料， 对于 PMOS晶 体管， 所述介质层和 /或半导体层的晶格常数大于半导体村底的晶格常数， 产 生压应力； 对于 NMOS晶体管， 所述介质层和 /或半导体层的晶格常数小于半 导体村底的晶格常数， 产生张应力， 从而有利于提高载流子的迁移率， 改善器 件性能。
此外， 所述半导体层还延伸至栅极结构下方， 其侧壁包括相接的上侧壁和 下侧壁， 上侧壁和下侧壁的相接处向外侧突出，有利于促进对沟道区域的半导 体村底产生的应力， 进一步提高载流子迁移率。 为使本发明的上述目的、特征和优点能够更为明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以 多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明 内涵的情况下做类似推广。 因此本发明不受下面公开的具体实施方式的限制。
图 2示出了本发明嵌入式源 /漏 MOS晶体管的形成方法的实施例的流程 示意图， 包括：
步骤 S21 , 提供半导体村底；
步骤 S22, 在所述半导体村底上形成栅极结构； 步骤 S23 , 在所述栅极结构两侧的半导体村底中分别形成开口；
步骤 S24, 在所述开口中填充堆叠源 /漏， 所述堆叠源 /漏包括介质层和位 于所述介质层之上的半导体层。
图 3至图 8示出了本发明嵌入式源 /漏 MOS晶体管的形成方法的实施例中 各中间结构的剖面结构示意图，下面结合图 2和图 3至图 8对该实施例进行详 细说明。 结合图 2和图 3, 执行步骤 S21, 提供半导体村底 20。 所述半导体村底 20 可以是硅村底、 硅锗村底、 III-V族元素化合物村底、 碳化硅村底或其叠层结 构。
所述半导体村底 20中还形成有浅沟槽隔离结构 21 , 其形成方法包括： 在 相邻的嵌入式源 /漏 MOS晶体管之间的半导体村底 20中形成沟槽； 在所述沟 槽中填充介质材料， 填充的介质材料优选为晶体材料。若后续形成在浅沟槽隔 离结构 21之间的半导体村底 20上的晶体管为 PMOS晶体管， 则所述浅沟槽 隔离结构 21中填充的介质材料的晶格常数大于半导体村底 20的晶格常数，以 产生压应力， 提高空穴的迁移率； 若后续形成在浅沟槽隔离结构 21之间的半 导体村底 20上的晶体管为 NMOS晶体管， 所述浅沟槽隔离结构 21中填充的 介质材料的晶格常数小于半导体村底 20的晶格常数， 以产生张应力， 提高电 子的迁移率， 从而改善整个器件的性能。 本实施例中， 所述浅沟槽隔离结构 21是在形成器件之前形成的， 在其他具体实施例中， 也可以在形成器件之后， 再在相邻器件之间形成所述浅沟槽隔离结构 21。 结合图 2和图 4, 执行步骤 S22, 在所述半导体村底 20上形成栅极结构
22。 本实施例为前栅（gate-first )工艺， 所述栅极结构 22包括位于半导体村底 20上的栅介质层 22a、位于栅介质层 22a上的栅电极 22b以及包围所述栅介质 层 22a和栅电极 22b的侧壁的侧墙 22c, 所述栅介质层 22a的材料可以是氧化 硅， 所述栅电极 22b的材料可以是多晶硅或掺杂的多晶硅， 所述侧墙 22c的材 料可以是氧化硅、 氮化硅或是二者的叠层结构。 当然， 本实施例的方案也适用 于后栅（ gate-last )工艺，在后栅工艺中，所述栅极结构 22为伪栅结构（ dummy gate ), 包括伪栅电极、 栅介质层和位于其侧壁的侧墙。 所述栅极结构 22的形 成方法可以是本领域技术人员常见的形成方法， 这里不再赘述。 结合图 2和图 5 , 执行步骤 S23 , 在所述栅极结构 22两侧的半导体村底 20中分别形成开口 23。 具体的， 所述开口 23的形成过程可以包括光刻、 刻蚀 等本领域技术人员公知的步骤。 刻蚀形成开口 23的方法可以是干法刻蚀或湿 法刻蚀， 在一优选的实施例中， 可以通过在干法刻蚀中对刻蚀气体的选择， 或 是通过先干法刻蚀再湿法刻蚀的方法， 使得刻蚀形成的开口 23的侧壁向外侧 凸出， 延伸至所述侧墙 22c下方。 结合图 2和图 8, 执行步骤 S24, 在所述开口中填充堆叠源 /漏， 所述堆叠 源 /漏包括介质层 24和位于所述介质层 24之上的半导体层 25。 具体的， 首先参考图 6, 在所述开口中填充介质层 24, 其形成方法可以是 外延生长，具体可以是气相外延生长或固相外延生长。作为一个优选的实施例， 所述介质层 24的材料为晶体材料， 可以是氧化钆或氧化钕， 在形成介质层 24 的过程中， 可以通过在其中引入掺杂离子的方法， 使形成的介质层 24的晶格 常数大于或小于半导体村底 20的晶格常数。具体的，若要形成 PMOS晶体管， 则介质层 24的晶格常数大于半导体村底 20的晶格常数； 若要形成 NMOS晶 体管， 则介质层 24的晶格常数小于半导体村底 20的晶格常数，从而对栅极结 构 22下方的沟道区域形成压应力或张应力， 提高载流子迁移率。 当然， 在其 他具体实施例中， 所述介质层 24也可以是非晶体材料。 之后参考图 7, 对所述介质层 24的表面部分进行刻蚀， 使得剩余的介质 层 24的上表面低于半导体村底 20的上表面。在刻蚀过程中，通过控制刻蚀速 率和刻蚀时间， 可以控制剩余的介质层 24上方的开口 23的深度，使其深度与 预计形成的漏区和漏区的深度相适应。 此外， 在对介质层 24的刻蚀过程中， 还一并清除附着在剩余的介质层 24上方的开口 23侧壁的介质层，避免在后续 形成源区和漏区之后， 附着的介质层对沟道区域的电流的影响。 作为一个优选的实施例， 本实施例中， 在刻蚀介质层 24的同时， 通过调 整干法刻蚀中的刻蚀气体， 或是先采用干法刻蚀后采用湿法刻蚀的方法， 同时 刻蚀开口 23侧壁的半导体村底 20, 使得形成的开口 23延伸至栅极结构 22下 方， 如可以是延伸至侧墙 22c下方。 具体的， 所述开口 23的侧壁包括相接的 上侧壁 23a和下侧壁 23b,所述上侧壁 23a和下侧壁 23b的相接处向外侧突出， 使得开口 23的侧壁呈 "钻石型"。 之后参考图 8, 在剩余的介质层 24上形成半导体层 25 , 所述半导体层 25 填充剩余的介质层 24上方的开口。所述半导体层 25的形成方法可以是外延生 长， 如气相外延生长或固相外延生长等。 所述半导体层 25的材料为半导体材 料， 优选为晶体材料， 可以是单晶硅、 单晶硅错、 单晶碳化硅等。 所述半导体 层 25分别作为形成的嵌入式源 /漏 MOS晶体管的源区和漏区， 其上表面可以 与半导体村底 20的上表面齐平，也可以高于半导体村底 20的上表面以形成提 高源 /漏结构， 降低接触电阻。 在形成半导体层 25的过程中，可以在其中原位（in-situ )的引入掺杂离子， 对于 PMOS晶体管， 引入 P型掺杂离子， 如硼离子、 铟离子等； 对于 NMOS 晶体管， 引入 N型掺杂离子， 如磷离子、 砷离子等。 作为一个优选的实施例， 所述半导体层 25 的材料为晶体材料， 且对于 PMOS晶体管， 其晶格常数大于半导体村底 20的晶格常数， 以对沟道区域产 生压应力， 提高空穴迁移率； 对于 NMOS晶体管， 其晶格常数小于半导体村 底 20的晶格常数， 以对沟道区与产生张应力， 提高电子迁移率。 具体的， 本 实施例中半导体村底 20的材料为单晶硅， 则对于 PMOS晶体管， 半导体层 25 的材料可以是硅锗， 对于 NMOS晶体管， 半导体层 25的材料可以是碳化硅。 当然， 在其他具体实施例中， 所述半导体层 25的材料也可以与半导体村底 20 的材料相同。 所述半导体层 25延伸至栅极结构 22下方， 具体延伸至侧墙 22c的下方。 半导体层 25的侧壁形貌与前述的介质层 24上方开口的侧壁形貌相适应，包括 相接的上侧壁 25a和下侧壁 25b, 其相接点向外侧突出， 即向沟道区域突出， 从而有利于促进对 MOS晶体管的沟道区域产生应力， 提高载流子迁移率。 所述半导体层 25作为形成的嵌入式源 /漏 MOS晶体管的源区和漏区， 由 于其下方形成有介质层 24, 使得源区和漏区与半导体村底 20之间的漏电流的 通路被隔断， 有利于减小源区和漏区至半导体村底 20的漏电流， 降低器件的 功耗。 至此，本实施例形成的嵌入式源 /漏 MOS晶体管的结构如图 8所示，包括： 半导体村底 20; 栅极结构 22, 位于所述半导体村底 20上； 堆叠源 /漏， 嵌于 所述栅极结构 22两侧的半导体村底 20内且暴露所述堆叠源 /漏的上表面， 所 述堆叠源 /漏包括介质层 24和位于所述介质层 24之上的半导体层 25 , 也即暴 露出的是半导体层 25的上表面。此外， 所述半导体村底 20中还形成有浅沟槽 隔离结构 21 , 位于相邻的嵌入式源 /漏 MOS晶体管之间的半导体村底 20中， 所述浅沟槽隔离结构 21中填充的介质材料为晶体材料。 本实施例中，所述栅极结构 22包括位于半导体村底 20上的栅介质层 22a、 位于栅介质层 22a上的栅电极 22b以及包围栅电极 22b和栅介质层 22a的侧壁 的侧墙 22c。 所述介质层 24和半导体层 25的材料为晶体材料， 根据晶体管的 类型， 其晶格常数大于或小于半导体村底 20的晶格常数， 具体请参见上文所 述内容。 此外， 所述半导体层 25还延伸至栅极结构 22下方， 其侧壁包括相接 的上侧壁 25a和下侧壁 25b, 相接处向外侧突出， 有利于促进对沟道区域的应 力。
图 9示出了另一实施例形成的嵌入式源 /漏 MOS 晶体管的剖面结构示意 图， 该实施例中采用的半导体村底为绝缘体上硅村底， 所述绝缘体上硅村底包 括基底 30a、 位于基底 30a上的绝缘埋层（ buried insulator ) 30b和位于绝缘埋 层 30b上的表面半导体材料层 30c。 所述表面半导体材料层 30c中可以形成有 浅沟槽隔离结构 31。 所述嵌入式源 /漏 MOS晶体管还包括： 栅极结构 32, 栅 极结构 32包括位于表面半导体材料层 30c上的栅介质层 32a、 位于栅介质层 32a上的栅电极 32b以及位于栅介质层 32a和栅电极 32b的侧壁的侧墙 32c; 嵌于栅极结构 32 两侧的半导体村底的堆叠源 /漏， 所述堆叠源 /漏包括介质层 34和位于介质层 34上的半导体材料层 35。 本实施例中， 所述堆叠源 /漏贯穿 所述表面半导体材料层 30c和绝缘埋层 30b, 在其他具体实施例中， 所述堆叠 源 /漏还可以仅嵌于所述绝缘埋层 30b之上的表面半导体材料层 30c中， 而不 贯穿所述表面半导体材料层 30c和绝缘埋层 30b。所述堆叠源 /漏是否贯穿所述 表面半导体材料层 30c和绝缘埋层 30b, 可以通过在刻蚀栅极结构 32两侧的 半导体村底形成开口的过程中， 控制开口是否贯穿所述表面半导体材料层 30c 和绝缘埋层 30b来实现。图 9中所示结构的各膜层的材料及形成方法请参见前 一实施例， 这里不再赘述。 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法 和技术内容对本发明技术方案做出可能的变动和修改， 因此， 凡是未脱离本发 改、 等同变化及修饰， 均属于本发明技术方案的保护范围。

Claims

权 利 要 求
1. 一种嵌入式源 /漏 MOS晶体管， 其特征在于， 包括：
半导体村底；
栅极结构， 位于所述半导体村底上；
堆叠源 /漏，嵌于所述栅极结构两侧的半导体村底内且暴露所述堆叠源 /漏的 上表面， 所述堆叠源 /漏包括介质层和位于所述介质层之上的半导体层。
2. 根据权利要求 1所述的嵌入式源 /漏 MOS晶体管， 其特征在于， 所述介质 层和 /或半导体层的材料为晶体材料。
3. 根据权利要求 2所述的嵌入式源 /漏 MOS晶体管， 其特征在于， 所述半导 体层为 P型掺杂的， 所述介质层和 /或半导体层的晶格常数大于所述半导体村 底的晶格常数。
4. 根据权利要求 2所述的嵌入式源 /漏 MOS晶体管， 其特征在于， 所述半导 体层为 N型掺杂的， 所述介质层和 /或半导体层的晶格常数小于所述半导体村 底的晶格常数。
5. 根据权利要求 2所述的嵌入式源 /漏 MOS晶体管， 其特征在于， 所述介质 层的材料为氧化钆晶体或氧化钕晶体。
6. 根据权利要求 1至 5中任一项所述的嵌入式源 /漏 MOS晶体管， 其特征在 ^"底的上表面。
7. 根据权利要求 1至 5中任一项所述的嵌入式源 /漏 MOS晶体管， 其特征在 于， 所述半导体层延伸至所述栅极结构下方。
8. 根据权利要求 7所述的嵌入式源 /漏 MOS晶体管， 其特征在于， 所述半导 体层的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处向所述 半导体层的外侧突出。
9. 根据权利要求 1至 5中任一项所述的嵌入式源 /漏 MOS晶体管， 其特征在 于， 所述半导体村底为绝缘体上硅村底， 所述绝缘体上硅村底包括基底、 位于 所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅 极结构位于所述表面半导体材料层上， 所述堆叠源 /漏嵌于所述绝缘埋层之上 的表面半导体材料层中， 或贯穿所述表面半导体材料层和绝缘埋层。
10.—种嵌入式源 /漏 MOS晶体管的形成方法， 其特征在于， 包括：
提供半导体村底；
在所述半导体村底上形成栅极结构；
在所述栅极结构两侧的半导体村底中分别形成开口；
在所述开口中填充堆叠源 /漏，所述堆叠源 /漏包括介质层和位于所述介质层 之上的半导体层。
11.根据权利要求 10所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 所述介质层和 /或半导体层的材料为晶体材料。
12.根据权利要求 11所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 在形成所述半导体层时在其中引入 P型掺杂离子， 所述介质层和 /或半导体层 的晶格常数大于所述半导体村底的晶格常数。
13.根据权利要求 11所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 在形成所述半导体层时在其中引入 N型掺杂离子， 所述介质层和 /或半导体成 的晶格常数小于所述半导体村底的晶格常数。
14.根据权利要求 11所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 所述介质层的材料为氧化钆晶体或氧化钕晶体。
15.根据权利要求 10所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 在所述开口中填充堆叠源 /漏的步骤包括：
在所述开口中填充介质层；
对所述介质层的表面部分进行刻蚀， 剩余的介质层的上表面低于所述半导 体^) "底的上表面；
在所述剩余的介质层上形成半导体层。
16.根据权利要求 15所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 使用外延生长形成所述介质层和半导体层。
17.根据权利要求 10至 16中任一项所述的嵌入式源 /漏 MOS晶体管的形成方 于所述半导体村底的上表面。
18.根据权利要求 15所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 对所述介质层的表面部分进行刻蚀的同时，还对所述开口两侧的半导体村底进
19.根据权利要求 18所述的嵌入式源 /漏 MOS晶体管的形成方法，其特征在于， 所述剩余的介质层上方的开口的侧壁包括相接的上侧壁和下侧壁，所述上侧壁 和下侧壁的相接处在所述半导体村底内向所述开口的外侧突出。
20.根据权利要求 10至 16中任一项所述的嵌入式源 /漏 MOS晶体管的形成方 法， 其特征在于， 所述半导体村底为绝缘体上硅村底， 所述绝缘体上硅村底包 括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材 料层， 所述栅极结构形成于所述表面半导体材料层上， 所述开口形成于所述绝 缘埋层之上的表面半导体材料层中， 或贯穿所述表面半导体材料层和绝缘埋
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