WO2012111821A1 - Ａ／ｄ変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法 - Google Patents

Abstract

　積分型Ａ／Ｄ変換と、その残差アナログ信号に対する巡回型Ａ／Ｄ変換を行うＡ／Ｄ変換器をシングルエンド構成により実現することを目的とする。Ａ／Ｄ変換器によれば、同一の回路構成における動作手順の制御により、積分型Ａ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。また、第１のＡ／Ｄ変換動作において、出力信号の積分に用いられるキャパシタの容量は入力アナログ信号及び基準参照電圧の格納に用いられるキャパシタの容量より大きいので、積分型Ａ／Ｄ変換において入力されるアナログ信号はその容量比に従って減衰されてサンプリング及び積分される。これ故に、積分型Ａ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成によりＡ／Ｄ変換器を構成できる。

Description

Ａ／Ｄ変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法

　本発明は、Ａ／Ｄ変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法に関する。

　特許文献１には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器では、入力されたアナログ信号に対して積分型（又はフォールディング積分型）Ａ／Ｄ変換が行われると共に、フォールディング積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換が行われる。フォールディング積分型Ａ／Ｄ変換では、入力信号の標本化及び標本値の積分を繰り返しながらＡ／Ｄ変換のための演算が行われ、アナログ信号からディジタル値が得られる。このＡ／Ｄ変換における方式では、積分によるノイズ低減を図りながらフォールディング動作によってダイナミックレンジが拡大されるので、低ノイズとダイナミックレンジの両立を図ることができる。

国際公開２００８／０１６０４９号

　特許文献１に記載されたフォールディング積分型Ａ／Ｄ変換器では、例えば、入力信号の電圧の範囲が０～１Ｖであった場合には、その出力の範囲は、－１Ｖ～１Ｖというように２倍になる。この場合において、フォールディング積分型Ａ／Ｄ変換の後に行う巡回型Ａ／Ｄ変換を全差動型の巡回型Ａ／Ｄ変換器で構成すれば、同じ参照電圧を用いながら、フォールディング積分における入力電圧範囲の２倍の入力電圧範囲に対応することが可能である。しかしながら、シングルエンド構成のＡ／Ｄ変換器により巡回型Ａ／Ｄ変換器を構成する場合には、全差動型の１／２の入力電圧範囲にしか対応できないといった問題がある。即ち、特許文献１に記載されたＡ／Ｄ変換器において、シングルエンド構成のＡ／Ｄ変換器を適用すると、入力電圧の振幅範囲が半分に制限されることとなる。一方、かかるＡ／Ｄ変換器において、小面積化、低消費電力化のためシングルエンド構成を適用したいという要請があった。

　そこで、本発明は、フォールディング積分によるＡ／Ｄ変換と、その残差アナログ信号に対する巡回型Ａ／Ｄ変換を行うＡ／Ｄ変換器をシングルエンド構成により実現することを目的とする。

　本発明の一側面は、シングルエンド構成のＡ／Ｄ変換器である。このＡ／Ｄ変換器は、ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有する演算増幅回路を含むゲインステージと、ゲインステージの出力からの信号に基づき、変換参照電圧を参照して、１又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、ディジタル信号に応じて、制御信号を生成する論理回路と、第１及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、制御信号に応じて第１及び第２の出力を介してゲインステージに提供するＤ／Ａ変換回路とを備え、ゲインステージは、第１～第３のキャパシタを含み、第３のキャパシタの容量は、第１及び第２のキャパシタの容量より大きく、演算増幅回路の第２の入力は、基準電位を受け、第１の基準参照電圧は、第２の基準参照電圧値より高く、Ｄ／Ａ変換回路は、制御信号に応答して、第１の出力に第１及び第２の基準参照電圧のいずれかを提供すると共に第２の出力に第１及び第２の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、当該Ａ／Ｄ変換器は、第１のＡ／Ｄ変換動作と、第２のＡ／Ｄ変換動作を行い、第１のＡ／Ｄ変換動作では、ゲインステージは、演算増幅回路及び第１～第３のキャパシタにより演算値を生成する第１の演算動作と、第１の格納動作と、を行い、第１の格納動作では、第１のキャパシタは、第１の出力から供給される第１若しくは第２の基準参照電圧又はアナログ信号を格納し、第２のキャパシタは、第２の出力から供給される第１又は第２の基準参照電圧を格納し、第３のキャパシタは、演算増幅回路の出力と第１の入力との間に接続され、第１の演算動作では、第１の格納動作において第１又は第２の基準参照電圧が第１のキャパシタに格納された場合には、第１のキャパシタがアナログ信号を受ける入力と第１の入力との間に接続され、格納動作においてアナログ信号が第１のキャパシタに格納された場合には、第１のキャパシタが第１の出力と第１の入力との間に接続され、第２のキャパシタが第２の出力と第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されることにより、演算値がゲインステージの出力に生成され、第２のＡ／Ｄ変換動作では、ゲインステージは、演算増幅回路及び第１～第３のキャパシタにより演算値を生成する第２の演算動作と、演算値を第１及び第２のキャパシタに格納する第２の格納動作を行い、第２の演算動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタがそれぞれＤ／Ａ変換回路の第１又は第２の出力と第１の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される。

　このＡ／Ｄ変換器によれば、同一の回路構成において動作手順の制御を行うことにより、フォールディング積分型のＡ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型のＡ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。また、第１のＡ／Ｄ変換動作において、出力信号の積分に用いられる第３のキャパシタの容量は、Ａ／Ｄ変換対象のアナログ信号及び基準参照電圧の格納に用いられる第１及び第２のキャパシタの容量より大きいので、フォールディング積分型のＡ／Ｄ変換において入力されるアナログ信号は、その容量比に従って減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器を構成できる。

　本発明に係るＡ／Ｄ変換器では、第３のキャパシタは、第１又は第２のキャパシタの容量の２倍の容量を有する。

　このＡ／Ｄ変換器によれば、フォールディング積分型のＡ／Ｄ変換において入力されるアナログ信号は、１／２に減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って１／２となるので、巡回型のＡ／Ｄ変換において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。

　本発明に係るＡ／Ｄ変換器では、変換参照電圧は、第１の基準参照電圧と第２の基準参照電圧値との間の中央値であり、Ａ／Ｄ変換回路は、１ビットのディジタル信号を生成し、論理回路は、第１及び第２の値を有する制御信号を生成する。

　このＡ／Ｄ変換器によれば、適切に設定された一の変換参照電圧に基づきディジタル信号が生成されるので、Ａ／Ｄ変換回路が簡易に構成されると共に、生成されたディジタル信号を受ける回路も簡易な構成なものを採用できる。

　本発明に係るＡ／Ｄ変換器では、第２のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣ２Ｈは及び第２の変換参照電圧Ｖ_ＲＣ２Ｌはそれぞれ下記式により表される。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
このＡ／Ｄ変換器によれば、適切に第２のＡ／Ｄ変換動作が実施される。

　本発明に係るＡ／Ｄ変換器では、Ａ／Ｄ変換回路は、第１及び第２の変換参照電圧を有し、第１の変換参照電圧は、第１の基準参照電圧と第２の基準参照電圧値との間の中央値より高く且つ第１の基準参照電圧より低く、第１のＡ／Ｄ変換動作における第１の変換参照電圧は、第２のＡ／Ｄ変換動作における第１の変換参照電圧より高く、第２の変換参照電圧は、中央値より低く且つ第２の基準参照電圧より高く、第１のＡ／Ｄ変換動作における第２の変換参照電圧は、第２のＡ／Ｄ変換動作における第２の変換参照電圧より低く、Ａ／Ｄ変換回路は、３値のディジタル信号を生成し、論理回路は、第１～第３の値を有する制御信号を生成する。

　このＡ／Ｄ変換器によれば、変換参照電圧が適切な電圧に設定されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。

　本発明に係るＡ／Ｄ変換器では、第１の基準参照電圧をＶ_ＲＨ、第２の基準参照電圧をＶ_ＲＬ、としたときに、第１のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣ１Ｈ及び第２の変換参照電圧Ｖ_ＲＣ１Ｌはそれぞれ下記式により表され、
Ｖ_ＲＣ１Ｈ＝（３Ｖ_ＲＨ＋Ｖ_ＲＬ）／４
Ｖ_ＲＣ１Ｌ＝（Ｖ_ＲＨ＋３Ｖ_ＲＬ）／４
第２のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣ２Ｈは及び第２の変換参照電圧Ｖ_ＲＣ２Ｌはそれぞれ下記式により表される。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
このＡ／Ｄ変換器によれば、適切に第２のＡ／Ｄ変換動作が実施される。

　本発明に係るＡ／Ｄ変換器では、第１の格納動作では、第１のキャパシタは、第１の出力又はゲインステージの入力と基準電位との間に接続され、第２のキャパシタは、第２の出力又はゲインステージの入力と基準電位との間に接続される。

　このＡ／Ｄ変換器によれば、第１の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第１のキャパシタに格納され、第２の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第２のキャパシタに格納される。

　また、本発明の一側面は、シングルエンド構成のＡ／Ｄ変換器であって、ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有する演算増幅回路を含むゲインステージと、ゲインステージの出力からの信号に基づき、変換参照電圧を参照して、１又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、ディジタル信号に応じて、制御信号を生成する論理回路と、第１及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、制御信号に応じて第１及び第２の出力を介してゲインステージに提供するＤ／Ａ変換回路と、第１及び第２の基準参照電圧を分圧して変換参照電圧を生成する参照電圧発生回路と、を備え、ゲインステージは、第１～第３のキャパシタを含み、第３のキャパシタの容量は、第１及び第２のキャパシタの容量より大きく、演算増幅回路の第２の入力は、基準電位を受け、第１の基準参照電圧は、第２の基準参照電圧値より高く、Ｄ／Ａ変換回路は、制御信号に応答して、第１の出力に第１及び第２の基準参照電圧のいずれかを提供すると共に第２の出力に第１及び第２の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、当該Ａ／Ｄ変換器は、一の変換参照電圧、又は第１及び第２の変換参照電圧を参照して１ビットまたは３値のディジタル信号をＡ／Ｄ変換回路に生成させる第１のＡ／Ｄ変換動作と、第１及び第２の変換参照電圧を参照して３値のディジタル信号をＡ／Ｄ変換回路に生成させる第２のＡ／Ｄ変換動作とを行い、参照電圧発生回路は、第１の基準参照電圧と第２の基準参照電圧値との間の中央値より高く且つ第１の基準参照電圧より低い電圧を第２のＡ／Ｄ変換動作のための第１の変換参照電圧として生成すると共に、中央値より低く且つ第２の基準参照電圧より高い電圧を第２のＡ／Ｄ変換動作のための第２の変換参照電圧として生成し、中央値を第１のＡ／Ｄ変換のための一の変換参照電圧として生成、又は第２のＡ／Ｄ変換動作のための第１の変換参照電圧より高く且つ第１の基準参照電圧より低い電圧を、第１の変換動作のための第１の変換参照電圧として生成すると共に第２のＡ／Ｄ変換動作のための第２の変換参照電圧より低く且つ第２の基準参照電圧より高い電圧を、第１の変換動作のための第２の変換参照電圧として生成する。

　本発明の別の側面は、イメージセンサデバイスである。このイメージセンサデバイスは、イメージセンサセルのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器を含む変換器アレイとを備え、Ａ／Ｄ変換器の各々は、セルアレイのカラム線を介してイメージセンサセルに接続されており、Ａ／Ｄ変換器の各々は、上記したＡ／Ｄ変換器である。このイメージセンサデバイスによれば、Ａ／Ｄ変換器がシングルエンド型で構成されるので、イメージセンサデバイスの面積を小さくできる。

　本発明の更なる別の側面は、Ａ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法である。この方法は、上記のＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法であって、ゲインステージの入力からのアナログ信号を第１のキャパシタに格納し、演算増幅回路の出力と第１の入力とを接続して第１の格納動作を行う第１の初期格納ステップと、第１のキャパシタを第１の出力と第１の入力との間に接続して第１の演算動作を行う第１の演算ステップと、ゲインステージの入力からのアナログ信号を第１のキャパシタに格納して第１の格納動作を行う第１の格納ステップと、第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップと、積分型Ａ／Ｄ変換ステップにおける演算値である残差アナログ信号を第１及び第２のキャパシタに格納して第２の格納動作を行う第２の初期格納ステップと、第２の演算動作を行う第２の演算ステップと、第２の演算ステップにおいてゲインステージの出力に生成された演算値を第１及び第２のキャパシタに格納して第２の格納動作を行う第２の格納ステップと、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、を有する。

　この方法によれば、シングルエンド構成のＡ／Ｄ変換器を用いて、入力されたアナログ信号がフォールディング積分によりＡ／Ｄ変換され、その残差アナログ信号が巡回型Ａ／Ｄ変換されることにより、両Ａ／Ｄ変換の結果からアナログ信号に対応するディジタル信号が生成される。

　本発明に係る、Ａ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法は、上記のＡ／Ｄ変換器を用いて、イメージセンサセルのアレイを含むイメージセンサデバイスからのアナログ信号からデジタル信号を生成する方法であって、イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能であり、ゲインステージの入力を介して受けた第１の信号を第１のキャパシタに格納し、ゲインステージの出力と第１の入力とを接続して第１の格納動作を行う第１の初期格納ステップと、第１のキャパシタを第１の出力と第１の入力との間に接続して第１の演算動作を行う第１のリセットレベル用演算ステップと、ゲインステージの入力からのアナログ信号を第１のキャパシタに格納して第１の格納動作を行う第１のリセットレベル用格納ステップと、第１のリセットレベル用演算ステップ及び第１のリセットレベル用格納ステップを所定回数繰り返して行う第１のリセットレベル用積分型Ａ／Ｄ変換ステップと、第１の出力から供給される第１若しくは第２の基準参照電圧を第１のキャパシタに格納して第１の格納動作を行う第１の信号レベル用格納ステップと、第２の信号が供給されたゲインステージの入力と第１の入力との間に第１のキャパシタを接続して第１の演算動作を行う第１の信号レベル用演算ステップと、第１の信号レベル用演算ステップ及び第１の信号レベル用格納ステップを所定回数繰り返して行う第１の信号レベル用積分型Ａ／Ｄ変換ステップと、第１の信号レベル用積分型Ａ／Ｄ変換ステップにおける演算値である残差アナログ信号を第１及び第２のキャパシタに格納して第２の格納動作を行う第２の初期格納ステップと、第２の演算動作を行う第２の演算ステップと、第２の演算ステップにおいてゲインステージの出力に生成された演算値を第１及び第２のキャパシタに格納して第２の格納動作を行う第２の格納ステップと、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、を有する。

　この方法によれば、第１の信号に対する第１のリセットレベル用積分型Ａ／Ｄ変換ステップが実施された後に、アナログ信号が逆位相で積分されるように第２の信号に対する第１の信号レベル用積分型Ａ／Ｄ変換ステップが実施されるので、イメージセンサセルからの信号のばらつきをキャンセルできる。

　本発明によれば、フォールディング積分によるＡ／Ｄ変換と、その残差アナログ信号に対する巡回型Ａ／Ｄ変換を行うＡ／Ｄ変換器をシングルエンド構成により実現することが可能となる。

図１は、本実施の形態に係るＡ／Ｄ変換器の回路ブロックを示す図面である。 図２は、図１に示された巡回型Ａ／Ｄ変換器における参照電圧発生回路の回路図である。 図３は、図１に示された巡回型Ａ／Ｄ変換器における参照電圧発生回路の回路図である。 図４は、イメージセンサセルを示す図面である。 図５は、図１に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。 図６は、シミュレーションによるゲインステージの入出力特性を示す図面である。 図７は、シミュレーションによるゲインステージの入出力特性の比較例を示す図面である。 図８は、アナログＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図、及びディジタルＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。 図９は、図１に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図面である。 図１０は、図１に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。 図１１は、図６のシミュレーションに対応する、入力信号であるアナログ信号Ｖ_ＩＮの入力レベルとディジタルカウント値との関係を示す図である。 図１２は、Ａ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。 図１３は、図１２に示した積分型Ａ／Ｄ変換の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。 図１４は、コンパレータの出力信号からディジタル値を生成するための構成を示すブロック図である。 図１５は、図１４に示した構成の一部の回路図である。 図１６は、図１４に示した構成の一部の回路図である。

　本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

　図１は、本実施の形態に係るＡ／Ｄ変換器の回路図である。Ａ／Ｄ変換器１１は、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換器１１は、当該Ａ／Ｄ変換器１１が有するスイッチの時系列の制御パターンの変更により、第１及び第２のＡ／Ｄ変換動作を実現する。

　このＡ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。また、Ａ／Ｄ変換器１１は、参照電圧発生回路３７及びクロック発生器４１を含む。

　ゲインステージ１５は、ディジタル値に変換されるアナログ信号Ｖ_ＩＮを受ける入力１５ａ、及び演算値Ｖ_ＯＰを提供する出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３、及び第１～第３のキャパシタ２５、２７、２９を含む。

　演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有しており、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線Ｌ_ＣＯＭに接続されており、また基準電位Ｖ_ＣＯＭを受ける。

　また、ゲインステージ１５は、キャパシタ２５、２７、２９及び演算増幅回路２３の接続を行うための複数のスイッチを含む。図１に示されるスイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３の制御は、クロック発生器４１によって行われる。

　また、ゲインステージ１５は、第１のＡ／Ｄ変換動作において、第１の演算動作及び第１の格納動作を行うことができ、第２のＡ／Ｄ変換動作において、第２の演算動作及び第２の格納動作を行うことができる。

　第１の演算動作では、演算増幅回路２３及び第１～第３のキャパシタ２５、２７、２９により演算値Ｖ_ＯＰを生成する。

　第１の格納動作では、第１のキャパシタ２５は、Ｄ／Ａ変換回路２１の第１の出力２１ａから供給される第１若しくは第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬ又はゲインステージの入力１５ａから供給されるアナログ信号Ｖ_ＩＮを格納する。また、第１の格納動作では、第２のキャパシタ２７は、Ｄ／Ａ変換回路２１の第２の出力２１ｂから供給される第１又は第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬを格納する。また、第１の格納動作では、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値Ｖ_ＯＰを保持する。

　また、第１の演算動作では、第１の格納動作において第１又は第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬが第１のキャパシタ２５に格納された場合には、第１のキャパシタ２５がアナログ信号Ｖ_ＩＮを受ける入力１５ａと演算増幅回路２３の第１の入力２３ａとの間に接続され、第１の格納動作においてアナログ信号Ｖ_ＩＮが第１のキャパシタ２５に格納された場合には、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第１の演算動作では、第２のキャパシタ２７がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第１の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値Ｖ_ＯＰがゲインステージ２３の出力１５ｂに生成される。

　第２の格納動作では、演算値Ｖ_ＯＰを第１及び第２のキャパシタ２５、２７に格納する。第２の演算動作では、演算増幅回路２３及び第１～第３のキャパシタ２５、２７、２９により演算値Ｖ_ＯＰを生成する。即ち、第２の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されると共に第１及び第２のキャパシタ２５，２７がそれぞれＤ／Ａ変換回路２１の第１の出力２１ａ又は第２の出力２１ｂと第１の入力２３ａとの間に接続されて、演算値Ｖ_ＯＰが当該ゲインステージ１５の出力１５ｂに生成される。

　第１～第３のキャパシタ２５、２７、２９は、各種の信号値の格納及び演算のための容量である。ここで、第３のキャパシタ２９の容量Ｃ_２は、第１及び第２のキャパシタ２５，２７の容量Ｃ_１ａ，Ｃ_１ｂより大きい。これにより、フォールディング積分型Ａ／Ｄ変換である第１のＡ／Ｄ変換動作において入力されるアナログ信号Ｖ_ＩＮは、その容量比（Ｃ_１ａ／Ｃ_２，Ｃ_１ｂ／Ｃ_２）に従って減衰されて積分される。これ故に、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号Ｖ_ＩＮの電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器１１を構成できる。

　なお、第３のキャパシタ２９は、第１のキャパシタ２５又は第２のキャパシタ２７の容量の２倍の容量を有する。即ち、Ｃ_１ａ＝１／２×Ｃ_２及びＣ_１ｂ＝１／２×Ｃ_２といった関係が成立する。このようなキャパシタを有するＡ／Ｄ変換器１１によれば、フォールディング積分型Ａ／Ｄ変換において入力されるアナログ信号Ｖ_ＩＮは、１／２に減衰されてサンプリング及び積分される。これ故に、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号Ｖ_ＯＰの電圧範囲も、キャパシタの容量比に従って１／２となるので、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。

　Ａ／Ｄ変換回路１７は、ゲインステージ２３の出力２３ｂからの信号Ｖ_ＯＰに基づき、変換参照電圧Ｖ_ＲＣＨ，Ｖ_ＲＣＬに応じてディジタル信号Ｄを生成する。

　Ａ／Ｄ変換回路１７は、例えば２つのコンパレータ１７ａ、１７ｂを含むことができる。コンパレータ１７ａ、１７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬと比較すると共に、図１に示されるように、比較結果信号Ｂ_０、Ｂ_１を提供する。Ａ／Ｄ変換回路１７における変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬは、参照電圧発生回路３７によって提供される。ディジタル信号Ｄは、Ａ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ_０、Ｂ_１）を有しており、各ビット（Ｂ_０、Ｂ_１）は、「１」または「０」を取りうる。ディジタル信号Ｄは、（Ｄ＝Ｂ_０＋Ｂ_１）と表される。Ａ／Ｄ変換器１１では、ビット（Ｂ_０、Ｂ_１）の組み合わせにより１回の積分動作又は一巡回毎のディジタル値は第１～第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。即ち、コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき　　　　　Ｂ_１＝１，Ｂ_０＝１
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき　Ｂ_１＝０，Ｂ_０＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき　　　　　Ｂ_１＝０，Ｂ_０＝０

　また、Ａ／Ｄ変換回路１７は、第１のＡ／Ｄ変換動作において、例えば１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成することとしてもよい。この場合には、ディジタル信号Ｄは、１ビット（Ｂ_１）のみであり、２値を表せる。また、コンパレータ１７ａにおいて基準として用いられる信号は、変換参照電圧Ｖ_ＲＣＨである。この場合には、コンパレータ１７ａは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき　Ｂ_１＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき　Ｂ_１＝０

　参照電圧発生回路３７は、第１及び第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬに基づき、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬを生成する回路である。なお、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から供給される。図２は、参照電圧発生回路３７の回路図の一例である。図２に示すように、参照電圧発生回路３７は、例えば、第１及び第２の基準参照電圧をラダー抵抗により分圧して参照電圧を発生する回路であって、第１及び第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬに基づき、所定の抵抗値を有する抵抗Ｒ_１～Ｒ_５に応じて、電圧Ｖ_ＲＣ１Ｈ，Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌ，Ｖ_ＲＣ１Ｌを生成する。第１のＡ／Ｄ変換動作では、スイッチＳＩの動作により、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして電圧Ｖ_ＲＣ１Ｈ，Ｖ_ＲＣ１Ｌが供給される。一方、第２のＡ／Ｄ変換動作では、スイッチＳＡの動作により、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして電圧Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌが供給される。

　この参照電圧発生回路３７によれば、第１の変換参照電圧Ｖ_ＲＣＨは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧値Ｖ_ＲＬとの間の中央値より高く且つ第１の基準参照電圧Ｖ_ＲＨより低い。また、第１のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣＨは、第２のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣＨより高い。また、第２の変換参照電圧Ｖ_ＲＣＬは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧値Ｖ_ＲＬとの間の中央値より低く且つ第２の基準参照電圧Ｖ_ＲＬより高い。また、第１のＡ／Ｄ変換動作における第２の変換参照電圧Ｖ_ＲＣＬは、第２のＡ／Ｄ変換動作における第２の変換参照電圧Ｖ_ＲＣＬより低い。このように第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬが生成されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。

　また、例えば、抵抗Ｒ_１～Ｒ_５の抵抗値を、抵抗Ｒ_１＝２Ｒ、抵抗Ｒ_２＝Ｒ、抵抗Ｒ_３＝２Ｒ、抵抗Ｒ_４＝Ｒ、抵抗Ｒ_５＝２Ｒ（Ｒは所定の抵抗値）といった値に設定することにより、第１のＡ／Ｄ変換動作における第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして、以下の式により表される電圧Ｖ_ＲＣ１Ｈ，Ｖ_ＲＣ１Ｌが供給されることが好ましい。
Ｖ_ＲＣ１Ｈ＝（３Ｖ_ＲＨ＋Ｖ_ＲＬ）／４
Ｖ_ＲＣ１Ｌ＝（Ｖ_ＲＨ＋３Ｖ_ＲＬ）／４
また、第２のＡ／Ｄ変換動作における第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして、以下の式により表される電圧Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌが供給されることが好ましい。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
このように第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬが生成されるので、より適切に第２のＡ／Ｄ変換動作が実施される。

　また、第１のＡ／Ｄ変換動作において、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における参照電圧発生回路３７の回路図の一例は、図３に示される。この参照電圧発生回路３７によれば、第１のＡ／Ｄ変換動作では、スイッチＳＩの動作により、第１の変換参照電圧Ｖ_ＲＣＨとして電圧Ｖ_ＲＣ１Ｈが供給される。一方、第２のＡ／Ｄ変換動作では、スイッチＳＡの動作により、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして電圧Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌが供給される。

　この参照電圧発生回路３７によれば、第１のＡ／Ｄ変換動作における第１の変換参照電圧Ｖ_ＲＣＨは、第１の基準参照電圧Ｖ_ＲＨと第２の基準参照電圧値Ｖ_ＲＬとの間の中央値である。また、第２のＡ／Ｄ変換動作における第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬとして、以下の式により表される電圧Ｖ_ＲＣ２Ｈ，Ｖ_ＲＣ２Ｌが供給される。
Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８

　論理回路１９は、ディジタル信号Ｄに応じた制御信号Ｖ_ＣＯＮＴ（例えばφ_ＤＨ、φ_ＤＬ、φ_ＤＳ）を生成する。制御信号Ｖ_ＣＯＮＴの生成については、図４を参照して後述する。

　Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ，２１ｂを有し、第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬの少なくともいずれか一方を、制御信号Ｖ_ＣＯＮＴに応じて第１及び第２の出力２１ａ，２１ｂを介してゲインステージ１５に提供する。第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬは、基準電圧源３３，３５から供給される。Ｄ／Ａ変換回路２１は、制御信号に応答して、第１の出力２１ａに第１及び第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬのいずれかを提供するためのスイッチ回路３１を含む。

　スイッチ回路３１は、スイッチ３１ａ，３１ｂを動作させることにより第１及び第２の基準参照電圧Ｖ_ＲＨ，Ｖ_ＲＬをそれぞれ第１及び第２の出力２１ａ，２１ｂに供給し、スイッチ３１ａ，３１ｃを動作させることにより第１の基準参照電圧Ｖ_ＲＨを第１及び第２の出力２１ａ，２１ｂの両方に供給し、スイッチ３１ｂ，３１ｃを動作させることにより第２の基準参照電圧Ｖ_ＲＬを第１及び第２の出力２１ａ，２１ｂの両方に供給する。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２５、２７の一端２５ａ、２７ａに接続されている。スイッチ３１ａ～３１ｃの開閉は、それぞれ、論理回路１７からの制御信号φ_ＤＨ、φ_ＤＳ、φ_ＤＬによって制御されるので、ディジタル信号Ｂ１、Ｂ０の値は、制御信号φ_ＤＨ、φ_ＤＳ、φ_ＤＬのうちのいずれがアクティブになるかを決定する。

　第１及び第２の出力２１ａ、２１ｂに提供される電圧をそれぞれＶ_ＤＡ１，Ｖ_ＤＡ２とすると、Ｄ／Ａ変換回路２１は、論理回路１７からの制御信号Ｖ_ＣＯＮＴに応答して、例えば、
条件Ｄ＝２が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＨ
条件Ｄ＝１が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件Ｄ＝０が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ
といった制御を行う。

　また、第１のＡ／Ｄ変換動作において、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する構成である場合には、Ｄ／Ａ変換回路２１は、コンパレータ１７ａからのディジタル信号Ｂ_１に基づく制御信号Ｖ_ＣＯＮＴに応じて、以下のような制御を行う。
条件Ｂ_１＝１が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＲＨ、Ｖ_ＤＡ２＝Ｖ_ＲＬ
条件Ｂ_１＝０が満たされるとき：Ｖ_ＤＡ１＝Ｖ_ＤＡ２＝Ｖ_ＲＬ

　本発明の別の側面は、イメージセンサデバイスである。図４は、イメージセンサの画素を示す図面である。このイメージセンサデバイスは、イメージセンサセル２ａのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器１１を含む変換器アレイとを備える。Ａ／Ｄ変換器１１の各々は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続されている。

　イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＤＦが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続される。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続される。トランジスタＭ_Ａの一電流端子（例えばドレイン）は、選択トランジスタＭ_Ｓを介してカラム線８に接続される。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介してカラム線に提供する。

　この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。即ち、イメージセンサセル２ａは、まず、リセット制御信号ＲをリセットトランジスタＭ_Ｒに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭ_Ａを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭ_Ｔに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭ_Ａを介して、この信号レベルを読み出す。このように、画素２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。

　引き続き、図５を参照して、図１に示されたＡ／Ｄ変換器１１における第１のＡ／Ｄ変換動作を説明する。

　図５（ａ）では、Ａ／Ｄ変換器１１は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けたアナログ信号Ｖ_ＩＮを第１のキャパシタ２５に格納し、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。また、第２のキャパシタ２７は、第２の出力２１ｂから供給される第２の基準参照電圧Ｖ_ＲＬを格納し、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。

　第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及びクロック信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝１，φ_Ｓ＝１）により、スイッチ３１ｃ，４７，５３，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１は非導通とされる。

　このとき、容量Ｃ_１ａ，Ｃ_１ｂに蓄積される電荷（Ｑ_１ａ，Ｑ_１ｂ）は、
Ｑ_１ａ＝Ｃ_１ａ（Ｖ_ＩＮ－Ｖ_ＣＯＭ）　　　…（１）
Ｑ_１ｂ＝Ｃ_１ｂ（Ｖ_ＲＬ－Ｖ_ＣＯＭ）　　　…（２）
となる。

　第１の初期格納ステップに引き続き、Ａ／Ｄ変換器１１は、Ｄ（＝Ｂ_１＋Ｂ_０）の値に従って、図５（ｂ）又は図５（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。

　このステップでは、第１のキャパシタ２５を第１の出力２１ａと第１の入力２３ａとの間に接続して第１の演算動作が行われる。また、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値Ｖ_ＯＰがゲインステージ１５の出力１５ｂに生成される。第１の演算ステップでは、クロック信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。

　Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからの出力値Ｄ（＝Ｂ_１＋Ｂ_０）に従ったスイッチ回路３１の制御により、第１の基準参照電圧Ｖ_ＲＨまたは第２の基準参照電圧Ｖ_ＲＬが提供される。

　コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき　　　　　Ｂ_１＝１，Ｂ_０＝１
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき　Ｂ_１＝０，Ｂ_０＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき　　　　　Ｂ_１＝０，Ｂ_０＝０　　　…（３）

　Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧Ｖ_ＲＨが提供されるように制御されながら図５（ｂ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図５（ｂ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図５（ｃ）の動作が行われる。この動作の結果の出力値をＤ（２）とする。

　例えば、第１の初期格納ステップでは、Ｖ_ＯＰ＝Ｖ_ＣＯＭであるので、Ｂ_１＝０，Ｂ_０＝１となる。従って、Ｄ＝１であるので、図５（ｃ）に示される動作が行われる。このときの出力Ｖ_ＯＰは以下のようになる。

 

　続いて、Ａ／Ｄ変換器１１は、図５（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値Ｖ_ＯＰを容量Ｃ_２に保持したままで、ゲインステージ１５の入力１５ａからのアナログ信号Ｖ_ＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第２の基準参照電圧Ｖ_ＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及びクロック信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝１）により、スイッチ３１ｃ，４７，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１，５３は非導通とされる。

　次いで、Ｄ（２）の値に応じて、Ａ／Ｄ変換器１１は、図５（ｂ）又は図５（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。即ち、出力値Ｄの値に応じて図５（ｂ）及び図５（ｃ）に示される第１の演算動作のいずれかを選択しながら、Ａ／Ｄ変換器１１は、第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを実施する。

　このときの演算値は、以下の式（５）により表される。

 
ここで、式（５）におけるΔＶ_Ｒは以下の式（６）により表される。

 

　積分型Ａ／Ｄ変換ステップにおいて、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの演算値ＶＯＰは、以下の式（７）により表される。

 

　式（７）の右辺第２項に示されるように、入力信号であるアナログ信号Ｖ_ＩＮに１／２のゲインをかけて、Ｍ回のサンプリングを行い、フォールディング積分型のＡ／Ｄ変換を行うと、その出力（演算値Ｖ_ＯＰ）の振幅範囲は、入力信号と同じになる。

　図６は、シミュレーションにより求めたゲインステージ１５の積分型Ａ／Ｄ変換器としての動作（フォールディング積分型のＡ／Ｄ変換）時における入出力特性を示す図面である。図６（ａ）は、（Ｖ_ＲＨ＝２Ｖ、Ｖ_ＲＬ＝１Ｖ、演算動作における参照電圧Ｖ_ＲＩ＝Ｖ_ＲＬ、Ｖ_ＣＯＭ＝１．５Ｖ、サンプリング回数Ｍ＝１６）の条件における入出力特性を示す図である。図６（ａ）に示されるように、１．５～２．５Ｖの振幅１Ｖの入力に対して、出力は、１～２Ｖとなっており、その振幅は１Ｖの範囲に収められている。

　なお、以上の説明は、演算動作における参照電圧Ｖ_ＲＩとして第２の基準参照電圧Ｖ_ＲＬを採用した場合の例である。即ち、図５（ａ）及び（ｄ）において、第２のキャパシタ２７に第２の基準参照電圧Ｖ_ＲＬが供給されている。これに対して、演算動作における参照電圧Ｖ_ＲＩとして第１の基準参照電圧Ｖ_ＲＨを採用してもよい。第１の基準参照電圧Ｖ_ＲＨを採用した場合には、出力の絶対値は、第２の基準参照電圧Ｖ_ＲＬを採用した場合と相違する。この場合には、式（７）は、以下の式（８）に変形される。

 

　また、図６（ｂ）は、（Ｖ_ＲＨ＝２．５Ｖ、Ｖ_ＲＬ＝１．５Ｖ、演算動作における参照電圧Ｖ_ＲＩ＝Ｖ_ＲＨ、Ｖ_ＣＯＭ＝２．０Ｖ、サンプリング回数Ｍ＝１６）の条件における入出力特性を示す図である。図６（ｂ）に示されるように、１．０～２．０Ｖの振幅１Ｖの入力に対して、出力は、１．５～２．５Ｖとなっており、その振幅は１Ｖの範囲に収められている。

　ここで、図６（ａ）に示した入出力特性と対比して、コンパレータ１７ａ，１７ｂに供給される第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬを変更した場合に例を図７に示す。図６（ａ）に示した入出力特性の例では、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬは、以下に示す値であった。
Ｖ_ＲＣＨ＝（３Ｖ_ＲＨ＋Ｖ_ＲＬ）／４＝１．７５Ｖ
Ｖ_ＲＣＬ＝（Ｖ_ＲＨ＋３Ｖ_ＲＬ）／４＝１．２５Ｖ
これに対して、図７に示す入出力特性の例では、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬは、以下に示す値である。
Ｖ_ＲＣＨ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８＝１．６２５Ｖ
Ｖ_ＲＣＬ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８＝１．３７５Ｖ
図７に示されるように、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬが変更されると、ゲインステージ１５における積分型Ａ／Ｄ変換が好適に実施されない。従って、第１及び第２の変換参照電圧Ｖ_ＲＣＨ、Ｖ_ＲＣＬは、図６（ａ）の入出力特性が得られたときのような値に設定されることが好ましい。

　イメージセンサセルからの信号に対する相関２重サンプリング（ＣＤＳ）をアナログ領域で行うか（アナログＣＤＳ）、ディジタル領域で行うか（ディジタルＣＤＳ）により、いわゆるフォールディング積分型Ａ／Ｄ変換である積分型Ａ／Ｄ変換ステップにおける入力信号、及び積分型Ａ／Ｄ変換の後に行う巡回型Ａ／Ｄ変換の実施の仕方が異なる。図８（ａ）は、アナログＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。また、図８（ｂ）は、ディジタルＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。

　図８（ａ）に示すように、アナログＣＤＳを実施する場合には、期間Ｓ_ｆｒ１において、イメージセンサセルから出力されリセットレベルを示す第１の信号をゲインステージ１５に入力されるアナログ信号Ｖ_ＩＮとして、積分型Ａ／Ｄ変換を実施する（第１のリセットレベル用積分型Ａ／Ｄ変換ステップ）。続いて、期間Ｓ_ｆｓ１において、リセットレベルに重畳された信号レベルを示す第２の信号をゲインステージ１５に入力されるアナログ信号Ｖ_ＩＮとして、積分型Ａ／Ｄ変換を実施する（第１の信号レベル用積分型Ａ／Ｄ変換ステップ）。この第１の信号レベル用積分型Ａ／Ｄ変換ステップでは、後に図９を参照して説明するように、積分器である第３のキャパシタ２９に転送される電荷の極性が、第１のリセットレベル用積分型Ａ／Ｄ変換ステップとは逆になるように演算が行われる。これにより、信号レベルがＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。ここで得られるディジタル値では、ノイズがキャンセルされている。そして、期間Ｓ_ｃｓ１において、第１の信号レベル用積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される。これにより、信号レベルがＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。

　また、図８（ｂ）に示すように、ディジタルＣＤＳを実施する場合には、期間Ｓ_ｆｒ２において、イメージセンサセルから出力されリセットレベルを示す第１の信号をゲインステージ１５に入力されるアナログ信号Ｖ_ＩＮとして、積分型Ａ／Ｄ変換が実施される（第１の信号に対する積分型Ａ／Ｄ変換ステップ）。これにより、リセットレベルがＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。続いて、期間Ｓ_ｃｒ２において、第１の信号に対する積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される（第１の信号に対する巡回型Ａ／Ｄ変換ステップ）。これにより、リセットレベルがＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Ｓ_ｆｒ２及び期間Ｓ_ｃｒ２において、リセットレベルがＡ／Ｄ変換されたディジタル値が得られる。

　続いて、期間Ｓ_ｆｓ２において、リセットレベルに重畳された信号レベルを示す第２の信号をゲインステージ１５に入力されるアナログ信号Ｖ_ＩＮとして、積分型Ａ／Ｄ変換を実施する（第２の信号に対する積分型Ａ／Ｄ変換ステップ）。これにより、第２の信号がＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。そして、期間Ｓ_ｃｓ２において、第２の信号に対する積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される。これにより、第２の信号がＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Ｓ_ｆｓ２及び期間Ｓ_ｃｓ２において、リセット信号がＡ／Ｄ変換されたディジタル値が得られる。従って、期間Ｓ_ｆｓ２及び期間Ｓ_ｃｓ２において、第２の信号がＡ／Ｄ変換されたディジタル値が得られる。そして、期間Ｓ_ｆｓ２及び期間Ｓ_ｃｓ２において得られたディジタル値から、期間Ｓ_ｆｒ２及び期間Ｓ_ｃｒ２において得られたディジタル値を減ずることにより、セル間の出力のばらつき及びノイズがキャンセルされた、信号レベルのディジタル値が得られる。

　次に、図９を参照して、Ａ／Ｄ変換器１１における、巡回型Ａ／Ｄ変換ステップとしての巡回型Ａ／Ｄ変換の動作を説明する。この巡回型Ａ／Ｄ変換は、例えば、図８における期間Ｓ_ｃｓ１，Ｓ_ｃｒ２，Ｓ_ｃｓ２において行われる。

　まず、ゲインステージ１５は、図９（ａ）に示すような、第２の初期格納ステップとしての第２の格納動作を実施する。このステップでは、第１の信号レベル用積分型Ａ／Ｄ変換ステップ（期間Ｓ_ｆｓ１）、又は積分型Ａ／Ｄ変換ステップ（期間Ｓ_ｆｒ２又は期間Ｓ_ｆｓ２）における演算値Ｖ_ＯＰである残差アナログ信号を第１、第２及び第３のキャパシタ２５，２７，２９に格納する。このステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝１、φ_ＤＬ＝０）及びクロック信号（φ_１＝１，φ_２＝０，φ_３＝１，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ３１ｃ，４７，５１は導通され、スイッチ３１ａ，３１ｂ，４３，４９，５３は非導通とされる。また、このステップでは、第１の信号レベル用積分型Ａ／Ｄ変換ステップ、又は積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰがコンパレータ１７ａ，１７ｂに提供される。コンパレータ１７ａ，１７ｂは、提供された演算値Ｖ_ＯＰに基づき、ディジタル信号Ｂ_１，Ｂ_０を生成する。

　続いて、ゲインステージ１５は、第２の初期格納ステップに引き続き、Ｄ（＝Ｂ_１＋Ｂ_０）の値に従って、図９（ｂ）又は図９（ｃ）に示される、第２の演算ステップとしての第２の演算動作を行う。第２の演算動作では、ゲインステージ１５は、演算増幅回路２３及びキャパシタ２５、２７、２９により演算値Ｖ_ＯＰを生成する。第２の演算動作では、第３のキャパシタ２９が演算増幅回路１５の出力１５ｂと入力１５ａとの間に接続されると共に、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続される。第２の演算ステップでは、クロック信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。

　Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからの出力値Ｄ（＝Ｂ_１＋Ｂ_０）に従ってスイッチ回路３１が制御され、第１の基準参照電圧Ｖ_ＲＨまたは第２の基準参照電圧Ｖ_ＲＬが提供される。

　コンパレータ１７ａ，１７ｂは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき　　　　　Ｄ＝２（Ｂ_１＝１，Ｂ_０＝１）
Ｖ_ＲＣＬ＜Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき　Ｄ＝１（Ｂ_１＝０，Ｂ_０＝１）
Ｖ_ＯＰ≦Ｖ_ＲＣＬのとき　　　　　Ｄ＝０（Ｂ_１＝０，Ｂ_０＝０）

　Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧Ｖ_ＲＨが提供されるように制御されながら図９（ｂ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図９（ｂ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図９（ｃ）の動作が行われる。

　続いて、ゲインステージ１５は、第２の演算ステップに引き続き、図９（ａ）に示される、第２の格納ステップとしての第２の格納動作を行う。

　第２の格納ステップでは、第２の演算ステップにおける演算値Ｖ_ＯＰを第１、第２及び第３のキャパシタ２５，２７，２９に格納する点において、第２の初期格納ステップと相違する。

　そして、ゲインステージ１５は、巡回型Ａ／Ｄ変換ステップとして、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う。

　次に、図１０を参照して、例えば図８（ａ）における期間Ｓ_ｆｓ１において実施されるような積分型Ａ／Ｄ変換動作を説明する。図１０は、前述したように、アナログＣＤＳを実施する場合における、リセットレベルに重畳された信号レベルを示す第２の信号に対する積分型Ａ／Ｄ変換動作の例を示している。即ち、積分器を構成するキャパシタに転送される電荷の極性が、リセットレベルを示す第１の信号に対して実施された積分型Ａ／Ｄ変換（図５参照）とは逆になるように、Ａ／Ｄ変換動作が行われる。

　まず、ゲインステージ１５は、１ステップ前の演算動作における出力値Ｄの値に従って、Ａ／Ｄ変換器１１は、図１０（ａ）又は図１０（ｂ）に示される第１の信号レベル用格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５は、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで第１のリセットレベル用積分型Ａ／Ｄ変換ステップにおける演算値Ｖ_ＯＰを容量Ｃ_２に保持したままで、第１の出力２１ａから供給される第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第１の基準参照電圧Ｖ_ＲＨ又は第２の基準参照電圧Ｖ_ＲＬを第２のキャパシタ２７に格納する。

　Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図１０（ａ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧Ｖ_ＲＨが提供されるように制御されながら図１０（ａ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図１０（ｂ）の動作が行われる。

　続いて、ゲインステージ１５は、図１０（ｃ）に示される第１の信号レベル用演算ステップとしての第１の演算動作を行う。このステップでは、ゲインステージ１５は、第２の信号が供給されたゲインステージ１５の入力Ｖ_ＩＮと第１の入力２３ａとの間に第１のキャパシタ２５を接続し、第２の出力２１ｂと第１の入力２３ａとの間に第２のキャパシタ２７を接続する。

　第１又は第２の基準参照電圧が第１及び第２のキャパシタ２５，２７に供給された後に、アナログ信号Ｖ_ＩＮ及び演算増幅回路２３における参照電圧Ｖ_ＲＩが第１及び第２のキャパシタ２５，２７に供給されるので、アナログ信号Ｖ_ＩＮに関する電荷は、図５に示した、積分型Ａ／Ｄ変換とは逆の極性により積分器に転送される。

　演算増幅回路２３における参照電圧Ｖ_ＲＩが、（Ｖ_ＲＩ＝Ｖ_ＲＬ）である場合には、このときの演算値Ｖ_ＯＰ（Ｍ＋１）は、以下の式（９）により表される。

 
さらに、第１の信号レベル用演算ステップ及び第１の信号レベル用格納ステップをＭ回繰り返したときの演算値Ｖ_ＯＰ（２Ｍ）は、以下の式（１０）により表される。

 
また、Ｖ_ＲＩ＝Ｖ_ＲＨである場合には、式（１０）は、以下の式（１１）のように変形される。

 

　また、第１のリセットレベル用積分型Ａ／Ｄ変換ステップ（１～Ｍ回目のサンプリング及び積分）において、ゲインステージ１５の入力１５ａに提供されるアナログ信号Ｖ_ＩＮは、リセットレベルの信号Ｖ_ＲＥＳであり、第１の信号レベル用積分型Ａ／Ｄ変換ステップ（Ｍ＋１～２Ｍ回目のサンプリング及び積分）において、ゲインステージ１５の入力１５ａに提供されるアナログ信号Ｖ_ＩＮは、信号レベルの信号Ｖ_ＳＩＧであるので、式（１０）は、式（１２）にように表される。

 
さらに、式（１２）は、以下の式（１３）のように表される。

 
さらに、式（１３）は、式（６）を用いて、以下の式（１４）のように表される。

 

　式（１４）の右辺におけるＶ_ＯＰ（２Ｍ）に対してｍビットの巡回型Ａ／Ｄ変換を行うことにより、式（１４）の右辺第１項の（Ｖ_ＯＰ（２Ｍ）－Ｖ_ＣＯＭ）／（Ｖ_ＲＨ－Ｖ_ＲＬ）は、－０．５から０．５までの値をとるディジタル値に変換される。このディジタル値をＸとして、以下の式（１５）のように表す。

 
ここで、かっこ［］は、かっこ内の値のディジタル値を意味する。
さらに、値Ｙを式（１６）のように表す。

 
式（１４）は、値Ｘ，Ｙを用いて、以下の式（１７）のように表される。

 

　式（１７）は、求められるべきＭ（Ｖ_ＲＥＳ－Ｖ_ＳＩＧ）に対するディジタル値が、巡回型Ａ／Ｄ変換の結果とフォールディング積分型Ａ／Ｄ変換の結果（ディジタルカウント値）とによって表されることを意味する。フォールディング積分型Ａ／Ｄ変換の結果をｎビットとすると、本実施形態のＡ／Ｄ変換器１１は、（ｎ＋ｍ－１）ビットのディジタル値を得るＡ／Ｄ変換を実施できる。なお、フォールディング積分型Ａ／Ｄ変換の結果であるディジタルカウント値は、Ａ／Ｄ変換回路１７の後段に設けられたカウンタ回路により出力値Ｄ（Ｂ_１＋Ｂ_０又はＢ_１）に１が現れた回数が取得されることにより得られる。このカウント値の取得については後述する。

　図１１は、図６のシミュレーションに対応する入力信号であるアナログ信号Ｖ_ＩＮの入力レベルとディジタルカウント値との関係を示す図である。図１１（ａ）及び（ｂ）に示されるように、積分型Ａ／Ｄ変換における１６回のサンプリング及び積分及び１．０Ｖの入力範囲に対し、ディジタルカウント値は、１５階調の値を取り得る。従って、このディジタルカウント値の範囲は、約４ビットで表される。

　式（１３）における

 
の項は、入力レベルの範囲が１．０Ｖである場合に、０～１４の範囲の値を取りうるので、４ビットで表される。従って、例えば、巡回型Ａ／Ｄ変換を１２ビットの出力結果が得られるように実施した場合には、カウンタ値の上位ビットを１ビットシフトして線形の信号を生成することから、本実施形態のＡ／Ｄ変換器１１は、１５ビット（＝（１２＋４－１）ビット）にほぼ相当するダイナミックレンジを有することができる。以上説明したように、本実施形態のＡ／Ｄ変換器１１は、フォールディング積分型のＡ／Ｄ変換である積分型Ａ／Ｄ変換によるノイズ低減の効果を十分に得ながら、広いダイナミックレンジを有するディジタル信号の出力をすることができる。

　引き続き、図１２を参照して、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における第１のＡ／Ｄ変換動作を説明する。

　図１２（ａ）では、ゲインステージ１５は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けたアナログ信号Ｖ_ＩＮを第１のキャパシタ２５に格納し、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。また、第２のキャパシタ２７は、第２の出力２１ｂから供給される第２の基準参照電圧Ｖ_ＲＬを格納し、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。

　第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及びクロック信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝１，φ_Ｓ＝１）により、スイッチ３１ｃ，４７，５３，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１は非導通とされる。

　第１の初期格納ステップに引き続き、Ａ／Ｄ変換器１１は、Ｄ（＝Ｂ_１）の値に従って、図１２（ｂ）又は図１２（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。

　このステップでは、第１のキャパシタ２５を第１の出力２１ａと第１の入力２３ａとの間に接続して第１の演算動作が行われる。また、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値Ｖ_ＯＰがゲインステージ１５の出力１５ｂに生成される。第１の演算ステップでは、クロック信号（φ_１＝０，φ_２＝１，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。

　Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａからの出力値Ｄ（＝Ｂ_１）に従ったスイッチ回路３１の制御により、第１の基準参照電圧Ｖ_ＲＨまたは第２の基準参照電圧Ｖ_ＲＬが提供される。

　コンパレータ１７ａは、以下のように動作する。
Ｖ_ＯＰ＞Ｖ_ＲＣＨのとき　Ｂ_１＝１
Ｖ_ＯＰ≦Ｖ_ＲＣＨのとき　Ｂ_１＝０

　Ｄ＝０（Ｂ_１＝０）のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧Ｖ_ＲＨ及び第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図１２（ｂ）の動作が行われる。一方、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧Ｖ_ＲＬが提供されるように制御されながら図１２（ｂ）の動作が行われる。

　続いて、ゲインステージ１５は、図１２（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値Ｖ_ＯＰを容量Ｃ_２に保持したままで、ゲインステージ１５の入力１５ａからのアナログ信号Ｖ_ＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第２の基準参照電圧Ｖ_ＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φ_ＤＨ＝０，φ_ＤＳ＝０、φ_ＤＬ＝１）及びクロック信号（φ_１＝１，φ_２＝０，φ_３＝０，φ_Ｒ＝０，φ_Ｓ＝１）により、スイッチ３１ｃ，４７，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１，５３は非導通とされる。

　次いで、ゲインステージ１５は、出力値Ｄの値に応じて図１２（ｂ）及び図１２（ｃ）に示される第１の演算動作のいずれかを選択しながら、第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを実施する。

　図１３は、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における、ゲインステージ１５の積分型Ａ／Ｄ変換器としての動作（フォールディング積分型のＡ／Ｄ変換）時のシミュレーションにより求めた入出力特性を示す図面である。このシミュレーションにおける条件は、（Ｖ_ＲＨ＝２．５Ｖ、Ｖ_ＲＬ＝１．５Ｖ、演算動作における参照電圧Ｖ_ＲＩ＝Ｖ_ＲＬ、Ｖ_ＣＯＭ＝２．０Ｖ、サンプリング及び積分回数Ｍ＝１６）である。図１３に示されるように、１．５～２．５Ｖの振幅１Ｖの入力に対して、出力は、１．５～２．５Ｖとなっており、その振幅は１Ｖの範囲に収められている。

　次に、図１４～１６を参照して、第１のＡ／Ｄ変換動作であるフォールディング積分型Ａ／Ｄ変換の出力値Ｄに基づき、Ａ／Ｄ変換の結果としてのディジタル値を生成するためのディジタル部ＤＣの構成を説明する。図１４（ａ）は、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂ及び２つの変換参照電圧Ｖ_ＲＣＨ，Ｖ_ＲＣＬを用いてディジタル信号Ｄを生成する場合におけるディジタル部ＤＣ_Ａを示す図である。ディジタル部ＤＣ_Ａは、コンプリメント部ＣＰ_Ａ、加算器ＡＤ_Ａ、レジスタＲＧ_１Ａ及びレジスタＲＧ_２Ａを含む。また、図１５は、図１４（ａ）に示したコンプリメント部ＣＰ_Ａ、加算器ＡＤ_Ａ、レジスタＲＧ_１Ａの詳細な構成を示す図である。図１５に示す例では、５ビットのディジタル値が得られる。以下、図１４（ａ）及び図１５を参照して、これらの構成の動作を説明する。

　まず５ビットのレジスタＲＧ_１Ａ（５個のフリップフロップＦＦからなる）にリセット信号ｒｅｓｅｔを与えて、それらの出力を０にする。積分型Ａ／Ｄ変換における積分の１サイクル毎に、レジスタＲＧ_１Ａの出力と、積分型Ａ／Ｄ変換の２つのコンパレータ１７ａ，１７ｂからの２ビットの出力(Ｂ１，Ｂ０)とが加算器ＡＤ_Ａ(５個の全加算器ＦＡからなる)により加算され、更にクロックを加えて、その出力結果をレジスタＲＧ_１Ａに格納する。これらの加算及び格納を繰り返すことにより、２ビットの出力がディジタル積分されることとなる。リセットレベルを示す第１の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰ_Ａに提供される信号Ｃｏｍｐを０に設定する。これにより、コンプリメント部ＣＰ_Ａの出力は、（Ｘ_２＝０，Ｘ_３＝０，Ｘ_４＝０)となる。そして、入力が（Ｂ_０＝０，Ｂ_１＝０）の時は、出力が（Ｘ_０＝０，Ｘ_１＝０）となるので、値の加算は行われない。また、入力が（Ｂ_０＝１，Ｂ_１＝０）の時は、出力が（Ｘ_０＝１，Ｘ_１＝０）となるので、値が１ずつ加算される。さらに、入力が（Ｂ_０＝１，Ｂ_１＝１）の時は、出力が（Ｘ_０＝０，Ｘ_１＝１）となるので、値が２ずつ加算される。

　一方、信号レベルを示す第２の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰ_Ａに提供される信号Ｃｏｍｐを１に設定する。これにより、コンプリメント部ＣＰ_Ａの出力は、（Ｘ_２＝１，Ｘ_３＝１，Ｘ_４＝１)となる。そして、入力が（Ｂ_０＝０，Ｂ_１＝０）の時は、出力が（Ｘ０＝０，Ｘ_１＝０，Ｘ_２＝０，Ｘ_３＝０，Ｘ_４＝０）となり、値の加算は行われない。また、入力が（Ｂ_０＝１，Ｂ_１＝０）の時は、出力が（Ｘ０＝１，Ｘ_１＝１，Ｘ_２＝１，Ｘ_３＝１，Ｘ_４＝１）となり、これを２の補数として考えると、値が－１ずつ加算される。さらに、入力が（Ｂ_０＝１，Ｂ_１＝１）の時は、出力が（Ｘ０＝０，Ｘ_１＝１，Ｘ_２＝１，Ｘ_３＝１，Ｘ_４＝１）となり、これを２の補数として考えると、値が－２ずつ加算される。

　以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタＲＧ_１Ａに格納される。即ち、このような構成は、図８（ｂ）を参照して説明したような、ディジタルＣＤＳによるディジタル値の取得において採用されることができる。なお、レジスタＲＧ_２Ａは、巡回型Ａ／Ｄ変換の結果として得られるディジタル値を格納する。

　図１４（ｂ）は、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａ及び１つの変換参照電圧Ｖ_ＲＣＨを用いてディジタル信号Ｄを生成する場合におけるディジタル部ＤＣ_Ｂを示す図である。ディジタル部ＤＣ_Ｂは、コンプリメント部ＣＰ_Ｂ、加算器ＡＤ_Ｂ、レジスタＲＧ_１Ｂ及びレジスタＲＧ_２Ｂを含む。また、図１６は、図１４（ｂ）に示したコンプリメント部ＣＰ_Ｂの詳細な構成を示す図である。なお、加算器ＡＤ_Ｂ及びレジスタＲＧ_１Ｂの構成は、図１５に示したものと同様である。図１６に示す例では、５ビットのディジタル値が得られる。以下、図１４（ｂ）及び図１６を参照して、これらの構成の動作を説明する。

　まず５ビットのレジスタＲＧ_１Ｂ（５個のフリップフロップＦＦからなる）にリセット信号ｒｅｓｅｔを与えて、それらの出力を０にする。積分型Ａ／Ｄ変換における積分の１サイクル毎に、レジスタＲＧ_１Ｂの出力と、積分型Ａ／Ｄ変換の１つのコンパレータ１７ａからの１ビットの出力(Ｂ１)とが加算器ＡＤ_Ｂ(５個の全加算器ＦＡからなる)により加算され、更にクロックを加えて、その出力結果をレジスタＲＧ_１Ｂに格納する。これらの加算及び格納を繰り返すことにより、１ビットの出力がディジタル積分されることとなる。リセットレベルを示す第１の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰ_Ｂに提供される信号Ｃｏｍｐを０に設定する。これにより、コンプリメント部ＣＰ_Ｂの出力は、（Ｘ_１＝０，Ｘ_２＝０，Ｘ_３＝０，Ｘ_４＝０)となる。そして、入力が（Ｂ_１＝０）の時は、出力が（Ｘ_０＝０）となるので、値の加算は行われない。また、入力が（Ｂ_１＝１）の時は、出力が（Ｘ_０＝１）となるので、値が１ずつ加算される。

　一方、信号レベルを示す第２の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰ_Ｂに提供される信号Ｃｏｍｐを１に設定する。これにより、コンプリメント部ＣＰ_Ｂの出力は、（Ｘ_１＝０，Ｘ_２＝１，Ｘ_３＝１，Ｘ_４＝１)となる。そして、入力が（Ｂ_１＝０）の時は、出力が（Ｘ０＝０，Ｘ_１＝０，Ｘ_２＝０，Ｘ_３＝０，Ｘ_４＝０）となり、値の加算は行われない。また、入力が（Ｂ_１＝１）の時は、出力が（Ｘ０＝１，Ｘ_１＝１，Ｘ_２＝１，Ｘ_３＝１，Ｘ_４＝１）となり、これを２の補数として考えると、値が－１ずつ加算される。

　以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタＲＧ_１Ｂに格納される。即ち、このような構成は、図８（ｂ）を参照して説明したような、ディジタルＣＤＳによるディジタル値の取得において採用されることができる。なお、レジスタＲＧ_２Ｂは、巡回型Ａ／Ｄ変換の結果として得られるディジタル値を格納する。

　以上説明した本実施形態のＡ／Ｄ変換器１１によれば、同一の回路構成において動作手順の制御を行うことにより、フォールディング積分型のＡ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型のＡ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。また、第１のＡ／Ｄ変換動作において、出力信号の積分に用いられる第３のキャパシタ２９の容量は、Ａ／Ｄ変換対象のアナログ信号及び基準参照電圧の格納に用いられる第１及び第２のキャパシタ２５，２７の容量より大きいので、フォールディング積分型のＡ／Ｄ変換において入力されるアナログ信号Ｖ_ＩＮは、その容量比に従って減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器を構成できる。

　以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。

　以上説明したように、本実施形態によれば、フォールディング積分によるＡ／Ｄ変換と、その残差アナログ信号に対する巡回型Ａ／Ｄ変換を行うＡ／Ｄ変換器をシングルエンド構成により実現することが可能となる。

　Ｂ_１，Ｂ_０…ディジタル信号、Ｃ_１ａ，Ｃ_１ｂ，Ｃ_２…容量、Ｄ…ディジタル信号、ＳＡ…スイッチ、ＳＩ…スイッチ、Ｖ_ＣＯＭ…基準電位、Ｖ_ＣＯＮＴ…制御信号、Ｖ_ＩＮ…アナログ信号、Ｖ_ＯＰ…演算値、Ｖ_ＲＣＨ…第１の変換参照電圧、Ｖ_ＲＣＬ…第２の変換参照電圧、Ｖ_ＲＨ…第１の基準参照電圧、Ｖ_ＲＬ…第２の基準参照電圧、３１ａ-３１ｃ…スイッチ、２ａ…イメージセンサセル、１１…Ｄ／Ａ変換器、１５…ゲインステージ、１５ａ…入力、１５ｂ…出力、１７…Ａ／Ｄ変換回路、１７ａ，１７ｂ…コンパレータ、１９…論理回路、２１…Ｄ／Ａ変換回路、２１ａ…第１の出力、２１ｂ…第２の出力、２３…演算増幅回路、２３ａ…第１の入力、２３ｂ…出力、２３ｃ…第２の入力、２５…第１のキャパシタ、２７…第２のキャパシタ、２９…第３のキャパシタ、３１…スイッチ回路、３１ａ，３１ｂ，３１ｃ，４３，４９，５１，５３…スイッチ、３３，３５…基準電圧源、３７…参照電圧発生回路、４１…クロック発生器。
 

Claims (11)

1. 　シングルエンド構成のＡ／Ｄ変換器であって、
   　ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有する演算増幅回路を含むゲインステージと、
   　前記ゲインステージの前記出力からの信号に基づき、変換参照電圧を参照して、１又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
   　前記ディジタル信号に応じて、制御信号を生成する論理回路と、
   　第１及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、前記制御信号に応じて前記第１及び第２の出力を介して前記ゲインステージに提供するＤ／Ａ変換回路とを備え、
   　前記ゲインステージは、第１～第３のキャパシタを含み、
   　前記第３のキャパシタの容量は、前記第１及び第２のキャパシタの容量より大きく、
   　前記演算増幅回路の前記第２の入力は、基準電位を受け、
   　前記第１の基準参照電圧は、前記第２の基準参照電圧値より高く、
   　前記Ｄ／Ａ変換回路は、前記制御信号に応答して、前記第１の出力に前記第１及び第２の基準参照電圧のいずれかを提供すると共に前記第２の出力に前記第１及び第２の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、
   　当該Ａ／Ｄ変換器は、第１のＡ／Ｄ変換動作と、第２のＡ／Ｄ変換動作を行い、
   　前記第１のＡ／Ｄ変換動作では、前記ゲインステージは、前記演算増幅回路及び前記第１～第３のキャパシタにより演算値を生成する第１の演算動作と、第１の格納動作と、を行い、
   　前記第１の格納動作では、
   　前記第１のキャパシタは、前記第１の出力から供給される第１若しくは第２の基準参照電圧又は前記アナログ信号を格納し、
   　前記第２のキャパシタは、前記第２の出力から供給される第１又は第２の基準参照電圧を格納し、
   　前記第３のキャパシタは、前記演算増幅回路の前記出力と前記第１の入力との間に接続され、
   　前記第１の演算動作では、
   　前記第１の格納動作において第１又は第２の基準参照電圧が前記第１のキャパシタに格納された場合には、前記第１のキャパシタが前記アナログ信号を受ける入力と前記第１の入力との間に接続され、前記第１の格納動作において前記アナログ信号が前記第１のキャパシタに格納された場合には、前記第１のキャパシタが前記第１の出力と前記第１の入力との間に接続され、
   　前記第２のキャパシタが前記第２の出力と前記第１の入力との間に接続され、
   　前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されることにより、前記演算値が前記ゲインステージの前記出力に生成され、
   　前記第２のＡ／Ｄ変換動作では、
   　前記ゲインステージは、前記演算増幅回路及び前記第１～第３のキャパシタにより演算値を生成する第２の演算動作と、前記演算値を前記第１及び第２のキャパシタに格納する第２の格納動作を行い、
   　前記第２の演算動作では、前記第３のキャパシタが前記演算増幅回路の前記出力と前記第１の入力との間に接続されると共に前記第１及び第２のキャパシタがそれぞれ前記Ｄ／Ａ変換回路の前記第１又は第２の出力と前記第１の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成される、
   Ａ／Ｄ変換器。
2. 　前記第３のキャパシタは、前記第１又は第２のキャパシタの容量の２倍の容量を有する、
   請求項１に記載のＡ／Ｄ変換器。
3. 　前記第１のＡ／Ｄ変換動作における前記変換参照電圧は、前記第１の基準参照電圧と前記第２の基準参照電圧値との間の中央値であり、
   　前記Ａ／Ｄ変換回路は、１ビットのディジタル信号を生成し、
   　前記論理回路は、第１及び第２の値を有する制御信号を生成する、
   請求項１又は２に記載のＡ／Ｄ変換器。
4. 　前記第２のＡ／Ｄ変換動作において参照される第１の変換参照電圧Ｖ_ＲＣ２Ｈは及び第２の変換参照電圧Ｖ_ＲＣ２Ｌはそれぞれ下記式により表される、
   Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
   Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
   請求項３に記載のＡ／Ｄ変換器。
5. 　前記Ａ／Ｄ変換回路は、第１及び第２の変換参照電圧を有し、
   　前記第１の変換参照電圧は、前記第１の基準参照電圧と前記第２の基準参照電圧値との間の中央値より高く且つ前記第１の基準参照電圧より低く、
   　前記第１のＡ／Ｄ変換動作における前記第１の変換参照電圧は、前記第２のＡ／Ｄ変換動作における前記第１の変換参照電圧より高く、
   　前記第２の変換参照電圧は、前記中央値より低く且つ前記第２の基準参照電圧より高く、
   　前記第１のＡ／Ｄ変換動作における前記第２の変換参照電圧は、前記第２のＡ／Ｄ変換動作における前記第２の変換参照電圧より低く、
   　前記Ａ／Ｄ変換回路は、３値のディジタル信号を生成し、
   　前記論理回路は、第１～第３の値を有する制御信号を生成する、
   請求項１又は２に記載のＡ／Ｄ変換器。
6. 　前記第１の基準参照電圧をＶ_ＲＨ、前記第２の基準参照電圧をＶ_ＲＬ、としたときに、
   　前記第１のＡ／Ｄ変換動作における前記第１の変換参照電圧Ｖ_ＲＣ１Ｈ及び前記第２の変換参照電圧Ｖ_ＲＣ１Ｌはそれぞれ下記式により表され、
   Ｖ_ＲＣ１Ｈ＝（３Ｖ_ＲＨ＋Ｖ_ＲＬ）／４
   Ｖ_ＲＣ１Ｌ＝（Ｖ_ＲＨ＋３Ｖ_ＲＬ）／４
   　前記第２のＡ／Ｄ変換動作における前記第１の変換参照電圧Ｖ_ＲＣ２Ｈは及び前記第２の変換参照電圧Ｖ_ＲＣ２Ｌはそれぞれ下記式により表される、
   Ｖ_ＲＣ２Ｈ＝（５Ｖ_ＲＨ＋３Ｖ_ＲＬ）／８
   Ｖ_ＲＣ２Ｌ＝（３Ｖ_ＲＨ＋５Ｖ_ＲＬ）／８
   請求項５に記載のＡ／Ｄ変換器。
7. 　前記第１の格納動作では、前記第１のキャパシタは、前記第１の出力又は前記ゲインステージの入力と前記基準電位との間に接続され、前記第２のキャパシタは、前記第２の出力又は前記ゲインステージの入力と前記基準電位との間に接続される、
   　請求項１～６のいずれか１項に記載のＡ／Ｄ変換器。
8. 　シングルエンド構成のＡ／Ｄ変換器であって、
   　ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有する演算増幅回路を含むゲインステージと、
   　前記ゲインステージの前記出力からの信号に基づき、変換参照電圧を参照して、１又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
   　前記ディジタル信号に応じて、制御信号を生成する論理回路と、
   　第１及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、前記制御信号に応じて前記第１及び第２の出力を介して前記ゲインステージに提供するＤ／Ａ変換回路と、
   　前記第１及び第２の基準参照電圧を分圧して前記変換参照電圧を生成する参照電圧発生回路と、を備え、
   　前記ゲインステージは、第１～第３のキャパシタを含み、
   　前記第３のキャパシタの容量は、前記第１及び第２のキャパシタの容量より大きく、
   　前記演算増幅回路の前記第２の入力は、基準電位を受け、
   　前記第１の基準参照電圧は、前記第２の基準参照電圧値より高く、
   　前記Ｄ／Ａ変換回路は、前記制御信号に応答して、前記第１の出力に前記第１及び第２の基準参照電圧のいずれかを提供すると共に前記第２の出力に前記第１及び第２の基準参照電圧のいずれかを提供するためのスイッチ回路を含み、
   　当該Ａ／Ｄ変換器は、一の変換参照電圧、又は第１及び第２の変換参照電圧を参照して１ビットまたは３値のディジタル信号を前記Ａ／Ｄ変換回路に生成させる第１のＡ／Ｄ変換動作と、第１及び第２の変換参照電圧を参照して３値のディジタル信号を前記Ａ／Ｄ変換回路に生成させる第２のＡ／Ｄ変換動作とを行い、
   　前記参照電圧発生回路は、
   　前記第１の基準参照電圧と前記第２の基準参照電圧値との間の中央値より高く且つ前記第１の基準参照電圧より低い電圧を前記第２のＡ／Ｄ変換動作のための前記第１の変換参照電圧として生成すると共に、前記中央値より低く且つ前記第２の基準参照電圧より高い電圧を前記第２のＡ／Ｄ変換動作のための前記第２の変換参照電圧として生成し、
   　前記中央値を前記第１のＡ／Ｄ変換のための前記一の変換参照電圧として生成、又は前記第２のＡ／Ｄ変換動作のための前記第１の変換参照電圧より高く且つ前記第１の基準参照電圧より低い電圧を、前記第１の変換動作のための前記第１の変換参照電圧として生成すると共に前記第２のＡ／Ｄ変換動作のための前記第２の変換参照電圧より低く且つ前記第２の基準参照電圧より高い電圧を、前記第１の変換動作のための前記第２の変換参照電圧として生成する、
   Ａ／Ｄ変換器。
9. 　イメージセンサデバイスであって、
   　イメージセンサセルのアレイを含むセルアレイと、
   　前記セルアレイに接続されており複数のＡ／Ｄ変換器を含む変換器アレイとを備え、
   　前記Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
   　前記Ａ／Ｄ変換器の各々は、請求項１～８のいずれか１項に記載されたものである、
   　イメージセンサデバイス。
10. 　請求項１～８のいずれか１項に記載のＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法であって、
    　前記ゲインステージの入力からの前記アナログ信号を前記第１のキャパシタに格納し、前記演算増幅回路の出力と前記第１の入力とを接続して前記第１の格納動作を行う第１の初期格納ステップと、
    　前記第１のキャパシタを前記第１の出力と前記第１の入力との間に接続して前記第１の演算動作を行う第１の演算ステップと、
    　前記ゲインステージの入力からの前記アナログ信号を前記第１のキャパシタに格納して前記第１の格納動作を行う第１の格納ステップと、
    　前記第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップと、
    　前記積分型Ａ／Ｄ変換ステップにおける演算値である残差アナログ信号を前記第１及び第２のキャパシタに格納して前記第２の格納動作を行う第２の初期格納ステップと、
    　前記第２の演算動作を行う第２の演算ステップと、
    　前記第２の演算ステップにおいて前記ゲインステージの出力に生成された前記演算値を前記第１及び第２のキャパシタに格納して前記第２の格納動作を行う第２の格納ステップと、
    　前記第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、
    　を有する方法。
11. 　請求項１～８のいずれか１項に記載のＡ／Ｄ変換器を用いて、イメージセンサセルのアレイを含むイメージセンサデバイスからのアナログ信号からデジタル信号を生成する方法であって、
    　前記イメージセンサセルは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能であり、
    　前記ゲインステージの入力を介して受けた前記第１の信号を前記第１のキャパシタに格納し、前記演算増幅回路の出力と前記第１の入力とを接続して前記第１の格納動作を行う第１の初期格納ステップと、
    　前記第１のキャパシタを前記第１の出力と前記第１の入力との間に接続して前記第１の演算動作を行う第１のリセットレベル用演算ステップと、
    　前記ゲインステージの入力からの前記アナログ信号を前記第１のキャパシタに格納して前記第１の格納動作を行う第１のリセットレベル用格納ステップと、
    　前記第１のリセットレベル用演算ステップ及び第１のリセットレベル用格納ステップを所定回数繰り返して行う第１のリセットレベル用積分型Ａ／Ｄ変換ステップと、
    　前記第１の出力から供給される第１若しくは第２の基準参照電圧を前記第１のキャパシタに格納して前記第１の格納動作を行う第１の信号レベル用格納ステップと、
    　前記第２の信号が供給された前記ゲインステージの入力と前記第１の入力との間に前記第１のキャパシタを接続して前記第１の演算動作を行う第１の信号レベル用演算ステップと、
    　前記第１の信号レベル用演算ステップ及び第１の信号レベル用格納ステップを所定回数繰り返して行う第１の信号レベル用積分型Ａ／Ｄ変換ステップと、
    　前記第１の信号レベル用積分型Ａ／Ｄ変換ステップにおける演算値である残差アナログ信号を前記第１及び第２のキャパシタに格納して前記第２の格納動作を行う第２の初期格納ステップと、
    　前記第２の演算動作を行う第２の演算ステップと、
    　前記第２の演算ステップにおいて前記ゲインステージの出力に生成された前記演算値を前記第１及び第２のキャパシタに格納して前記第２の格納動作を行う第２の格納ステップと、
    　前記第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、
    　を有する方法。
     

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