WO2012108249A1 - Ｓｎｒ改善回路、同期情報検出回路、通信装置、ｓｎｒ改善方法、および、同期情報検出方法 - Google Patents

Ｓｎｒ改善回路、同期情報検出回路、通信装置、ｓｎｒ改善方法、および、同期情報検出方法 Download PDF

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delay
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snr
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寒達 陳
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株式会社メガチップス
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    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Definitions

  • the present invention relates to an SNR (Signal-to-Noise-Ratio) improvement circuit, a synchronization information detection circuit, a communication device, an SNR improvement method, and a synchronization information detection method.
  • SNR Signal-to-Noise-Ratio
  • the receiving side device does not know when the transmitting side device transmits a packet, in other words, when the packet arrives at the receiving side device. For this reason, the receiving side apparatus needs to wait for the arrival of the packet and detect the packet from the signals received during the standby. Further, in order to appropriately perform various processes on the received packet, it is necessary to perform various processes in synchronization with the packet configuration. Such synchronization is performed every received packet, in other words, every time a packet is detected.
  • Patent Document 1 introduces a symbol timing detection circuit for an OFDM (Orthogonal Frequency Division Multiplexing) demodulator.
  • OFDM Orthogonal Frequency Division Multiplexing
  • the receiving device In packet communication, if the receiving device cannot properly receive a packet, the receiving device discards the packet and waits for the next incoming packet. For this reason, if the packet detection rate (also referred to as a packet catch rate) is low, the communication efficiency is lowered, and therefore an improvement in the packet catch rate is desired.
  • the packet detection rate also referred to as a packet catch rate
  • the packet catch rate is low.
  • An object of the present invention is to provide various technologies capable of improving the packet catch rate when applied to a communication device, for example.
  • An SNR improvement circuit is an SNR improvement circuit that improves the SNR of an input signal, the delay unit delaying the input signal to generate one or more delay signals, and the 1 An adder that adds two or more delayed signals and the input signal before the delay, the input signal includes a periodic signal in which the same signal is repeated a predetermined number of times in a predetermined cycle, and the delay unit includes: The one or more delay signals are generated with a delay time that is ⁇ times the predetermined period ( ⁇ is a natural number and is set to a different value for two or more delay signals).
  • the SNR improvement circuit is the SNR improvement circuit according to the first aspect, wherein at least one of the input signal before delay and the one or more delayed signals is detected. And an amplitude adjusting unit that makes the amplitude ⁇ times ( ⁇ is a positive number, and a value is set for each of a plurality of signals), and the adding unit has the amplitude for the at least one signal. Addition is performed using the signal after the amplitude is multiplied by ⁇ in the adjustment unit, and ⁇ is a value that can reduce fading in the addition result in the addition unit as compared with a configuration without the amplitude adjustment unit. Is set to
  • the synchronization information detection circuit includes the SNR improvement circuit according to any one of the first to fifth aspects, and the addition result by the addition unit of the SNR improvement circuit, based on the input result.
  • a synchronization information detection processing circuit for performing processing for detecting synchronization information for the signal.
  • the communication device is a communication device that performs communication using a packet having a periodic signal in a synchronization header in which the same signal is repeated a predetermined number of times in a predetermined cycle, according to the sixth aspect.
  • a synchronization information detection circuit wherein the SNR improvement circuit in the synchronization information detection circuit operates using the received signal including the packet as the input signal, and the synchronization information detection processing circuit in the synchronization information detection circuit includes: By performing the synchronization information detection process on the output signal from the SNR improvement circuit, the synchronization timing signal of the packet is output in synchronization with the detection timing of the synchronization information.
  • An SNR improving method is an SNR improving method for improving the SNR of an input signal, the delay processing for delaying the input signal to generate one or more delayed signals, and the one An addition process for adding the delayed signal and the input signal before the delay, and the input signal includes a periodic signal in which the same signal is repeated a predetermined number of times in a predetermined period.
  • the one or more delay signals are generated with a delay time that is ⁇ times a predetermined period ( ⁇ is a natural number and is set to a different value for two or more delay signals).
  • An SNR improving method is the SNR improving method according to the eighth aspect, wherein at least one signal of the input signal before delay and the one or more delayed signals is applied. And an amplitude adjustment process for making the amplitude ⁇ times ( ⁇ is a positive number, and a value is set for each of a plurality of signals), and in the addition process, the amplitude is set for the at least one signal. Addition is performed using a signal whose amplitude has been multiplied by ⁇ in the adjustment process, and ⁇ is a value that can reduce fading in the addition result in the addition process compared to the case where the amplitude adjustment process is not performed. Set to.
  • the synchronization information detection method includes synchronization information for the input signal based on each process of the SNR improvement method according to the eighth or ninth aspect and an addition result of the addition process of the SNR improvement method. Synchronization information detection processing for performing processing for detecting.
  • the periodic signal portion of the output signal from the adder is amplified compared to the original input signal.
  • the noise contained in the input signal is random and does not have the same phase, so the amplitude of the noise is not uniformly amplified.
  • the SNR of the periodic signal portion can be improved.
  • the SNR improvement effect can be obtained by a simple process such as delay and addition, the SNR improvement circuit can be provided at a low cost.
  • an SNR improvement effect balanced with delay can be obtained.
  • the configuration of the delay unit can be simplified.
  • the synchronization header can be detected with high detection accuracy, the probability of detecting a packet from the received signal, that is, the packet catch rate increases. As a result, communication efficiency can be improved.
  • the periodic signal portion of the signal after the addition processing is amplified compared to the original input signal.
  • the noise contained in the input signal is random and does not have the same phase, so the amplitude of the noise is not uniformly amplified.
  • the SNR of the periodic signal portion can be improved.
  • the SNR improvement effect can be obtained by a simple process of delay and addition.
  • the ninth aspect described above when there is a frequency error, it is possible to prevent a decrease in SNR due to fading.
  • the effect of preventing SNR reduction can be obtained by a simple process of adjusting the amplitude.
  • FIG. 3 is a block diagram illustrating a configuration example of a timing detection processing circuit and an SNR improvement circuit according to the first embodiment. It is a wave form diagram which illustrates a correlation calculation result in case there is no SNR improvement circuit about a 1st embodiment. It is a wave form chart which illustrates a correlation calculation result in case a SNR improvement circuit is provided about a 1st embodiment. It is a block diagram which shows the structural example of the SNR improvement circuit about 2nd Embodiment. It is a block diagram which shows the other structural example of a SNR improvement circuit about 2nd Embodiment. It is a block diagram which shows the structural example of the SNR improvement circuit about 3rd Embodiment.
  • FIG. 1 is a block diagram outlining the communication device 1 according to the first embodiment.
  • the communication apparatus 1 is a wireless communication apparatus compliant with OFDM is illustrated, but the present invention is not limited to this example.
  • the communication device 1 has at least a reception function. That is, the communication device 1 is a reception-only device or a transmission / reception device.
  • the communication device 1 has a synchronization timing detection circuit (in other words, a synchronization information detection circuit) 2 that constitutes a part of the reception function, and the synchronization timing detection circuit 2 is a timing detection processing circuit (in other words, a synchronization information detection circuit). Synchronization information detection processing circuit) 3 and SNR improvement circuit 4.
  • the synchronization timing detection circuit 2 detects a timing for synchronizing with a packet included in the received signal as synchronization information by performing predetermined processing on the received signal, and a synchronization timing for providing the detected timing Generate and output a signal.
  • the synchronization timing signal is used for various processes (for example, FFT (Fast Fourier Transform) calculation) on the received packet.
  • the synchronization timing detection circuit 2 forms part of a physical layer (first layer) of a so-called OSI (Open System Interconnection) reference model.
  • detecting the synchronization timing for the received packet is not only detecting the packet from the received signal (in other words, catching the packet), but detecting the synchronization timing and detecting the packet simultaneously. become.
  • the signal input to the synchronization timing detection circuit 2 is a digital OFDM baseband signal.
  • the baseband signal is, for example, a frequency conversion to an IF (Intermediate Frequency) signal, a conversion to an analog baseband signal, an A / D (Analog analog to the RF (Radio Frequency) signal received by the antenna. Digital) conversion is performed sequentially. The process of generating a digital baseband signal from the received RF signal is performed by another part (not shown) of the physical layer.
  • the original function of the synchronization timing detection circuit 2 is realized by the timing detection processing circuit 3 in the circuit 2. That is, the timing detection processing circuit 3 performs predetermined processing on the received signal (here, digital OFDM baseband signal) to detect the timing for synchronizing with the packet included in the received signal as synchronization information. And output the detection result. The output of the timing detection processing circuit 3 becomes the output of the synchronization timing detection circuit 2, that is, the synchronization timing signal.
  • the synchronization timing detection circuit 2 While the conventional synchronization timing detection circuit is composed of only the timing detection processing circuit 3, the synchronization timing detection circuit 2 according to the present embodiment further includes not only the timing detection processing circuit 3 but also an SNR improvement circuit 4. Yes.
  • the SNR improvement circuit 4 improves the SNR of the signal input to the circuit 4 and outputs it.
  • the SNR improvement circuit 4 is provided before the timing detection processing circuit 3. Therefore, the signal to be processed by the synchronization timing detection circuit 2 is input to the timing detection processing circuit 3 after the SNR is improved by the SNR improvement circuit 4.
  • FIG. 2 shows a schematic configuration of a packet received by the communication device 1. Note that the packet configuration in FIG. 2 conforms to IEEE802.15.4g.
  • a packet 10 shown in FIG. 2 includes a synchronization header 11, a PHY (physical layer) header 12 following the synchronization header 11, and a PHY payload 13 following the PHY header 12.
  • the synchronization header 11 includes four consecutive short training fields (STF) 14 and two long training fields (LTF) 15 following these STFs 14.
  • STF short training fields
  • LTF long training fields
  • the four STFs 14 have the same contents, and the two LTFs 15 have the same contents.
  • a bit length for one OFDM symbol is assigned to each of the STF 14 and the LTF 15.
  • the STF 14 has a configuration in which a predetermined fixed pattern signal 16 is repeated a predetermined number of times (here, 10 times) at a predetermined period z. That is, the STF 14 is a signal (periodic signal) having periodicity.
  • the PHY payload 13 includes a MAC (Media Access Control) header 17, a MAC payload 18 following the MAC header 17, and a MAC footer 19 following the MAC payload 18.
  • MAC Media Access Control
  • FIG. 3 shows a configuration example of the timing detection processing circuit 3.
  • FIG. 3 also shows a configuration example of the SNR improvement circuit 4, which will be described later.
  • the timing detection processing circuit 3 has a correlation calculation unit 30 and a determination unit 40 in the example of FIG.
  • the correlation calculation unit 30 calculates autocorrelation for the input signal to the timing detection processing circuit 3 (here, the output of the SNR improvement circuit 4), and outputs a calculation result, a so-called correlation function.
  • the correlation calculation unit 30 includes a complex conjugate circuit 31, a delay circuit 32, a multiplication circuit 33, and a filter 34.
  • the input signal (here, the output of the SNR improvement circuit 4) is input to the complex conjugate circuit 31 and the delay circuit 32.
  • the complex conjugate circuit 31 generates and outputs a complex conjugate signal of the input signal.
  • the delay circuit 32 delays the input signal by a predetermined time M and outputs it.
  • the output of the complex conjugate circuit 31 and the output of the delay circuit 32 are multiplied by the multiplication circuit 33, and the multiplication result is input to the filter 34.
  • the filter 34 is a so-called moving average calculation circuit (a kind of LPF), calculates a moving average of an input signal (that is, an output of the multiplication circuit 33) with respect to a predetermined time width, and outputs a calculation result.
  • the output of the filter 34 corresponds to the output of the correlation calculation unit 30.
  • the configuration itself of the packet 10 included in the reception signal is not changed by the SNR improvement circuit 4. For this reason, according to the processing in the correlation calculation unit 30, a signal indicating a strong correlation with respect to the STF 14 having periodicity in the packet 10 is output.
  • the determination unit 40 determines the synchronization timing of the received packet 10 from the correlation function generated by the correlation calculation unit 30.
  • the determination unit 40 includes an absolute value circuit 41, a comparison circuit 42, and a determination circuit 43.
  • the absolute value circuit 41 generates an amplitude absolute value of the output signal of the correlation calculation unit 30 or a signal having a value corresponding thereto.
  • the absolute value circuit 41 for example, a square circuit that squares and outputs an input signal can be used.
  • the comparison circuit 42 compares the output of the absolute value circuit 41 with a preset threshold value and outputs the comparison result.
  • the determination circuit 43 determines whether the output of the absolute value circuit 41 has a peak exceeding the threshold value from the comparison result of the comparison circuit 42. Such a peak corresponds to a peak in the correlation function generated by the correlation calculation unit 30 and is based on the presence of the STF 14 in the packet 10. That is, the determination circuit 43 determines the expression timing of STF14.
  • the determination circuit 43 notifies the outside of the circuit 43 of the expression timing of the STF 14 by outputting a synchronization timing signal.
  • the exemplary timing detection processing circuit 3 detects the synchronization timing by detecting the synchronization header 11 using the periodicity of the STF 14.
  • the configuration of the timing detection processing circuit 3 is not limited to this example, and various configurations that can detect the synchronization timing of the received packet 10 from the received signal can be employed.
  • the SNR improvement circuit 4 includes a delay unit 50 and an addition unit 60.
  • the delay unit 50 delays a received signal (here, a digital OFDM baseband signal) that is an input signal to the SNR improvement circuit 4 to generate two delayed signals.
  • the delay unit 50 includes a delay circuit 51 that delays the received signal by a delay time (that is, z) of one cycle of the STF 14 (see FIG. 2), and a delay time of two cycles of the STF 14 ( That is, it has a delay circuit 52 that delays the received signal by 2 ⁇ z).
  • the adding unit 60 adds the two delayed signals output from the delay unit 50 and the received signal (that is, the input signal before the delay).
  • the adding unit 60 can be configured by an adding circuit.
  • the addition result by the addition unit 60 becomes the output of the SNR improvement circuit 4 and is input to the timing detection processing circuit 3.
  • Equation (1) and (2) S is a signal component and N is a white noise component.
  • An added signal (synthesized signal) Y of the signals Y 1 and Y 2 is expressed by the following equation (3).
  • SNR single is given by the following equation (4). Note that “E” represents an average calculation, and is a notation generally used when calculating the power of noise.
  • SNR mrc that is the SNR of the addition signal Y is given by the following expression (7).
  • the signals Y 1 and Y 2 have the same signal component S in the equation (1).
  • the signal component S corresponds to, for example, the STF 14 part in the input signal to the SNR improvement circuit 4 and the STF 14 part in the output signal of the delay circuit 51. That is, although there is a shift in the delay time z between the input signal to the SNR improvement circuit 4 and the output signal of the delay circuit 51, both signals have the same signal component in the STF 14 portion.
  • the SNR improvement circuit 4 it is possible to provide the reception signal with improved SNR to the timing detection processing circuit 3.
  • FIG. 4 illustrates an output signal waveform of the correlation calculation unit 30 (or absolute value circuit 41) when the SNR improvement circuit 4 is not provided
  • FIG. 5 illustrates the correlation calculation unit 30 (when the SNR improvement circuit 4 is provided).
  • the horizontal axis indicates time
  • the vertical axis indicates the signal level, that is, the correlation level. 4 and FIG. 5, if the scales of the vertical axis are aligned, the waveform of FIG. 4 becomes smaller.
  • FIG. 4 shows a waveform enlarged in the vertical axis direction.
  • the output signal from the adder 60 is amplified by the STF 14, which is a periodic signal, compared to the original input signal.
  • the noise contained in the input signal is random and does not have the same phase, so the amplitude of the noise is not uniformly amplified. For this reason, the SNR of the STF 14 can be improved.
  • the SNR improvement effect can be obtained by a simple process of delay and addition, the SNR improvement circuit 4 can be provided at a low cost.
  • the delay unit 50 generates two delayed signals.
  • the number of delay signals generated by the delay unit 50 can be one or three or more. At this time, the effect of improving the SNR increases as the number of delay signals increases. However, by using the two delay signals illustrated above, an SNR improvement effect balanced with the delay can be obtained. Further, if two delay signals are generated, the configuration of the delay unit 50 can be simplified.
  • the delay unit 50 when the delay unit 50 generates one or more delay signals with a delay time that is ⁇ times the period z of the STF 14, an SNR improvement effect can be obtained.
  • ⁇ is a natural number, and when two or more delay signals are generated, a different value is set for each delay signal. Further, the upper limit value of ⁇ is set to be equal to or less than the total number of fixed pattern signals 16 in the synchronization header 11.
  • the timing detection processing circuit 3 detects the timing of the STF 14 with respect to the output of the SNR improvement circuit 4, so that high detection accuracy can be obtained. it can.
  • the synchronization header 11 can be detected with high detection accuracy. Therefore, the probability of detecting a packet from the received signal, that is, the packet catch rate increases. As a result, communication efficiency can be improved.
  • a signal obtained by adding a signal and a signal obtained by delaying the signal is similar to a received signal transmitted by multipath. For this reason, the output of the SNR improvement circuit 4 may have the same effect as multipath. For example, if there is no frequency shift (in other words, a frequency error) or is small, the influence of multipath can be ignored, but if not, deep fading occurs.
  • a frequency shift occurs when the received RF signal is down-converted into a baseband signal. Such a frequency shift may cause fading in the signal after addition.
  • the frequency shift is ⁇ f and the input signal to the SNR improvement circuit 4 is expressed as s (n) e i2 ⁇ fn , the output signal y (n) of the SNR improvement circuit 4 is expressed by the following equation (12). In order to simplify the explanation, the noise component is ignored here.
  • the frequency shift causes fading due to a component of (1 + 2 cos (2 ⁇ fz)) in addition to the phase rotation.
  • cos (2 ⁇ fz) ⁇ 0.5
  • the addition signal y (n) 0.
  • FIG. 6 illustrates an SNR improvement circuit 4B according to the second embodiment.
  • the SNR improvement circuit 4B has a configuration in which an amplitude adjustment unit 70 for adjusting the amplitude of a signal input to the addition unit 60 is added to the SNR improvement circuit 4 (see FIG. 3).
  • Amplitude adjusting unit 70 in the example of FIG. 6, a multiplier circuit 71 to the amplitude beta 0 multiplies the input signal to the SNR improvement circuit 4B (i.e. signal source undelayed), the output signal of the delay circuit 51 amplitude Is multiplied by ⁇ 1, and a multiplier circuit 73 is provided that multiplies the amplitude of the output signal of the delay circuit 52 by ⁇ 2 .
  • the multiplication coefficients ⁇ 0 , ⁇ 1 , and ⁇ 2 are positive numbers and are set in advance.
  • the signals whose amplitudes have been adjusted by the multiplication circuits 71 to 73 are added by the adder 60.
  • Equation (14) since the minimum value that cos (2 ⁇ fz) can take is ⁇ 1, the minimum value of (4 + 2cos (2 ⁇ fz)) is 2. That is, the power of the signal after addition is at least four times that of the input signal. Therefore, fading can be reduced.
  • the amplitude adjustment unit 70 is configured only by the multiplication circuit 72.
  • the coefficient ⁇ 1 is an integer of 2 to the power of n
  • a shift circuit can be used instead of the multiplication circuit. This also applies to the coefficients ⁇ 0 and ⁇ 2 .
  • the SNR improvement circuits 4B and 4C can be provided at a low cost.
  • FIG. 8 illustrates an SNR improvement circuit 4D according to the third embodiment.
  • the SNR improvement circuit 4D corresponds to the SNR improvement circuit 4B (see FIG. 6).
  • the delay unit 50D of the SNR improvement circuit 4D has the delay circuits 53 and 54 in which the delay time is set to z.
  • the delay circuits 53 and 54 are connected in series.
  • An input signal (that is, a reception signal) to the SNR improvement circuit 4D is input to the delay circuit 53, and an output of the delay circuit 53 is input to the delay circuit 54.
  • the delay circuit 53 in the preceding stage outputs a signal obtained by delaying the reception signal by the delay time z
  • the delay circuit 54 in the subsequent stage outputs a signal obtained by delaying the reception signal by the delay time 2 ⁇ z. Is output.
  • the SNR improvement circuit 4D operates in the same manner as the SNR improvement circuit 4B and exhibits the various effects described above.
  • the SNR improvement circuits 4 and 4B to 4D are used in the communication apparatus 1 , but the application of the SNR improvement circuits 4 and 4B to 4D is not limited to this.
  • the SNR improvement circuits 4, 4 ⁇ / b> B to 4 ⁇ / b> D are useful not only for the communication packet 10 but also for a signal including a periodic signal in which the same signal is repeated a predetermined number of times with a predetermined period.
  • the synchronization timing detection circuit 2 is used for providing the synchronization timing of the packet 10 in the communication device 1
  • the application of the synchronization timing detection circuit 2 is not limited to this.
  • each unit 50, 50D, 60, 70 of the SNR improvement circuits 4, 4B to 3D may be described in a program and stored in a memory, and the program (in other words, a computer) may be executed.
  • the above program and processor may be mounted on the SNR improvement circuit, or when the above program is executed by a personal computer, for example, an SNR improvement simulation can be performed.
  • the processing performed by the synchronization timing detection circuit 2 can be realized by software, for example.

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Abstract

　例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な技術を提供する。入力信号のＳＮＲを改善するＳＮＲ改善回路（４）は、上記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部（５０）と、上記１つ以上の遅延信号と遅延前の上記入力信号とを加算する加算部（６０）とを含んでいる。上記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでいる。遅延部（５０）は、上記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て上記１つ以上の遅延信号を生成する。

Description

ＳＮＲ改善回路、同期情報検出回路、通信装置、ＳＮＲ改善方法、および、同期情報検出方法
　本発明は、ＳＮＲ（Signal to Noise Ratio）改善回路、同期情報検出回路、通信装置、ＳＮＲ改善方法、および、同期情報検出方法に関する。
　一般に、パケット方式の通信では、受信側装置は、送信側装置がいつパケットを送信するのか、換言すればパケットがいつ受信側装置へ到来するのかを把握していない。このため、受信側装置は、パケットの到来に備えて待機し、待機中に受信する信号の中からパケットを検出する必要がある。また、受信したパケットに対する各種処理を適切に行うためには、パケット構成に同期して各種処理を行う必要がある。かかる同期は受信パケットごとに、換言すればパケットを検出するごとに行われる。
　例えば特許文献１には、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）復調器用のシンボルタイミング検出回路が紹介されている。
特開平１１－１４５９３１号公報
　パケット通信では、受信側装置は、パケットを適切に受信できなければ、そのパケットは破棄し、次に到来するパケットを待つ。このため、パケットの検出率（パケットキャッチ率とも称される）が低いと通信効率が低くなってしまうので、パケットキャッチ率の向上が望まれている。
　特に感度が低い場合、換言すればＳＮＲが低い場合、パケットキャッチ率は低くなる。
　本発明は、例えば通信装置に適用された場合にはパケットキャッチ率を向上可能な種々の技術を提供することを目的とする。
　本発明の第１の態様に係るＳＮＲ改善回路は、入力信号のＳＮＲを改善するＳＮＲ改善回路であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
　また、第２の態様に係るＳＮＲ改善回路は、第１の態様に係るＳＮＲ改善回路であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部をさらに備え、前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている。
　また、第３の態様に係るＳＮＲ改善回路は、第１の態様に係るＳＮＲ改善回路であって、前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である。また、第４の態様に係るＳＮＲ改善回路は、第２の態様に係るＳＮＲ改善回路であって、前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である。
　また、第５の態様に係るＳＮＲ改善回路は、第４の態様に係るＳＮＲ改善回路であって、前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、前記α＝１の前記遅延信号に対して前記β＝４に設定されている。
　また、第６の態様に係る同期情報検出回路は、第１ないし第５の態様のうちのいずれか１つに係るＳＮＲ改善回路と、前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路とを備える。
　また、第７の態様に係る通信装置は、同じ信号が所定周期で所定回数繰り返された周期信号を同期ヘッダー中に有するパケットを用いて通信を行う通信装置であって、第６の態様に係る同期情報検出回路を備え、前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する。
　また、第８の態様に係るＳＮＲ改善方法は、入力信号のＳＮＲを改善するＳＮＲ改善方法であって、前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理と、前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理とを備え、前記入力信号は、同じ信号が所定周期で所定回数繰り返された周期信号を含んでおり、前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する。
　また、第９の態様に係るＳＮＲ改善方法は、第８の態様に係るＳＮＲ改善方法であって、遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理をさらに備え、前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する。
　また、第１０の態様に係る同期情報検出方法は、第８または第９の態様に係るＳＮＲ改善方法の各処理と、前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理とを備える。
　上記の第１の態様によれば、加算部からの出力信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
　上記の第２の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路を低コストで提供することができる。
　上記の第３および第４の態様によれば、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２種類の遅延信号を生成すればよいので、遅延部の構成が簡単で済む。
　上記の第５の態様によれば、１つの遅延信号に対してのみ振幅調整を行うので、振幅調整部の構成が簡単で済む。また、β＝４という設定によれば、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
　上記の第６の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善回路を有さない構成に比べて高い検出精度を得ることができる。
　上記の第７の態様によれば、高い検出精度で同期ヘッダーを検出できるので、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
　上記の第８の態様によれば、加算処理後の信号は、元の入力信号に比べて、周期信号部分が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、周期信号部分のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができる。
　上記の第９の態様によれば、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができる。
　上記の第１０の態様によれば、ＳＮＲが改善された信号に対して同期情報の検出を行うので、ＳＮＲ改善方法を採用しない場合に比べて高い検出精度を得ることができる。
　本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
第１の実施の形態について、通信装置を概説するブロック図である。 第１の実施の形態について、パケット構成を概説する図である。 第１の実施の形態について、タイミング検出処理回路とＳＮＲ改善回路の構成例を示すブロック図である。 第１の実施の形態について、ＳＮＲ改善回路が無い場合における相関演算結果を例示する波形図である。 第１の実施の形態について、ＳＮＲ改善回路を設けた場合における相関演算結果を例示する波形図である。 第２の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。 第２の実施の形態について、ＳＮＲ改善回路の他の構成例を示すブロック図である。 第３の実施の形態について、ＳＮＲ改善回路の構成例を示すブロック図である。
　＜第１の実施の形態＞
　＜通信装置の概略＞
　図１に、第１の実施の形態に係る通信装置１を概説するブロック図を示す。ここでは、通信装置１がＯＦＤＭに準拠した無線通信装置である場合を例示するが、この例に限定されるものではない。
　通信装置１は、少なくとも受信機能を有している。すなわち、通信装置１は受信専用装置または送受信装置である。図１の例では、通信装置１は受信機能の一部を構成する同期タイミング検出回路（換言すれば同期情報検出回路）２を有し、同期タイミング検出回路２はタイミング検出処理回路（換言すれば同期情報検出処理回路）３と、ＳＮＲ改善回路４とを有している。
　同期タイミング検出回路２は、受信信号に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出したタイミングを提供するための同期タイミング信号を生成して出力する。同期タイミング信号は受信パケットに対する各種処理（例えばＦＦＴ（Fast Fourier Transform）演算）に利用される。なお、同期タイミング検出回路２は、いわゆるＯＳＩ（Open System Interconnection）参照モデルの物理層（第１層）の一部を構成する。
　なお、受信パケットに対する同期タイミングを検出することは、受信信号中からパケットを検出すること（換言すればパケットをキャッチすること）に他ならず、同期タイミングの検出とパケットの検出は同時に行われることになる。
　同期タイミング検出回路２へ入力される信号はデジタルのＯＦＤＭベースバンド信号である。このベースバンド信号は例えば、アンテナで受信されたＲＦ（Radio Frequency）信号に対して、ＩＦ（Intermediate Frequency）信号への周波数変換と、アナログのベースバンド信号への変換と、Ａ／Ｄ（Analog to Digital）変換とを順次行うことによって得られる。受信ＲＦ信号からデジタルのベースバンド信号を生成する処理は、上記物理層の他の一部（図示略）によって行われる。
　同期タイミング検出回路２の上記の本来機能は、当該回路２中のタイミング検出処理回路３によって実現される。すなわち、タイミング検出処理回路３は、受信信号（ここではデジタルのＯＦＤＭベースバンド信号）に対して所定処理を行うことによって、受信信号中に含まれるパケットと同期をとるためのタイミングを同期情報として検出し、検出結果を出力する。タイミング検出処理回路３の出力が、同期タイミング検出回路２の出力、すなわち同期タイミング信号となる。
　従来の同期タイミング検出回路はタイミング検出処理回路３のみで構成されるのに対し、本実施の形態に係る同期タイミング検出回路２はタイミング検出処理回路３だけでなくＳＮＲ改善回路４をさらに有している。
　ＳＮＲ改善回路４は、当該回路４へ入力された信号のＳＮＲを改善して出力する。特に、ＳＮＲ改善回路４はタイミング検出処理回路３の前段に設けられている。このため、同期タイミング検出回路２で処理対象となる信号は、ＳＮＲ改善回路４でＳＮＲが改善された後に、タイミング検出処理回路３へ入力される。
　＜パケット構成＞
　図２に、通信装置１で受信するパケットの構成の概略を示す。なお、図２のパケット構成はＩＥＥＥ８０２．１５．４ｇに準拠している。図２に示すパケット１０は、同期ヘッダー１１と、同期ヘッダー１１に続くＰＨＹ（物理層）ヘッダー１２と、ＰＨＹヘッダー１２に続くＰＨＹペイロード１３とを含んでいる。
　同期ヘッダー１１は、連続する４つのショート・トレーニング・フィールド（ＳＴＦ）１４と、これらのＳＴＦ１４に続く２つのロング・トレーニング・フィールド（ＬＴＦ）１５とを含んでいる。４つのＳＴＦ１４は同じ内容であり、また、２つのＬＴＦ１５は同じ内容である。ＳＴＦ１４およびＬＴＦ１５のそれぞれに１ＯＦＤＭシンボル分のビット長が割り当てられる。
　ＳＴＦ１４は、予め規定された固定パターンの信号１６が所定周期ｚで所定回数（ここでは１０回）繰り返された構成を有している。つまり、ＳＴＦ１４は周期性を有した信号（周期信号）である。
　また、ＰＨＹペイロード１３は、ＭＡＣ（Media Access Control）ヘッダー１７と、ＭＡＣヘッダー１７に続くＭＡＣペイロード１８と、ＭＡＣペイロード１８に続くＭＡＣフッター１９とを含んでいる。
　＜タイミング検出処理回路３の例＞
　図３に、タイミング検出処理回路３の構成例を示す。図３にはＳＮＲ改善回路４の構成例も示しており、これについては後述する。
　タイミング検出処理回路３は、図３の例では、相関演算部３０と、判定部４０とを有している。
　相関演算部３０は、タイミング検出処理回路３への入力信号（ここではＳＮＲ改善回路４の出力）について自己相関を演算し、演算結果、いわゆる相関関数を出力する。相関演算部３０は、図３の例では、複素共役回路３１と、遅延回路３２と、乗算回路３３と、フィルタ３４とを有している。
　相関演算部３０では、入力信号（ここではＳＮＲ改善回路４の出力）が複素共役回路３１と、遅延回路３２とに入力される。複素共役回路３１は、入力信号の複素共役信号を生成して出力する。遅延回路３２は、入力信号を所定時間Ｍ、遅延させて出力する。遅延時間ＭはＳＴＦ１４（図２参照）の周期ｚの自然数倍（但し同期ヘッダー１１中の固定パターン信号１６の総数以下）に設定可能であるが、Ｍの値が大きくなると遅延が大きくなってしまうので、一般的にはＭをｚの数倍に設定する。ここではＭ＝ｚとする。なお、ｚの設定値は既知であり、通信装置１に与えられている。複素共役回路３１の出力と遅延回路３２の出力は乗算回路３３によって乗算され、乗算結果はフィルタ３４へ入力される。フィルタ３４は、いわゆる移動平均演算回路（ＬＰＦの一種）であり、所定時間幅に関して入力信号（すなわち乗算回路３３の出力）の移動平均を演算し、演算結果を出力する。フィルタ３４の出力が相関演算部３０の出力にあたる。
　ここで、相関演算部３０にはＳＮＲ改善回路４による処理後の受信信号が入力されるが、受信信号に含まれるパケット１０の構成自体はＳＮＲ改善回路４によって変更されない。このため、相関演算部３０での処理によれば、パケット１０中で周期性を有するＳＴＦ１４に関して強い相関を示す信号が出力される。
　判定部４０は、相関演算部３０が生成した相関関数から受信パケット１０の同期タイミングを判定する。判定部４０は、図３の例では、絶対値回路４１と、比較回路４２と、判定回路４３とを有している。
　絶対値回路４１は、相関演算部３０の出力信号の振幅絶対値またはそれに相当する値の信号を生成する。絶対値回路４１として例えば、入力信号を自乗して出力する自乗回路を用いることが可能である。比較回路４２は、絶対値回路４１の出力を予め設定されたしきい値と比較し、その比較結果を出力する。判定回路４３は、比較回路４２による比較結果から、絶対値回路４１の出力が上記しきい値を超えるピークを有するかを判定する。かかるピークは相関演算部３０が生成した相関関数におけるピークに対応し、パケット１０中でのＳＴＦ１４の存在に基づく。つまり、判定回路４３はＳＴＦ１４の発現タイミングを判定するのである。判定回路４３はＳＴＦ１４の発現タイミングを、同期タイミング信号を出力することによって、当該回路４３の外部へ通知する。
　このように、例示のタイミング検出処理回路３は、ＳＴＦ１４の周期性を利用して同期ヘッダー１１を検出することにより、同期タイミングを検出する。
　なお、タイミング検出処理回路３の構成はこの例に限定されるものではなく、受信信号から受信パケット１０の同期タイミングを検出可能な種々の構成を採用可能である。
　＜ＳＮＲ改善回路４の例＞
　ＳＮＲ改善回路４は、図３の例では、遅延部５０と、加算部６０とを有している。
　遅延部５０は、ＳＮＲ改善回路４への入力信号である受信信号（ここではデジタルのＯＦＤＭベースバンド信号）を遅延させて２つの遅延信号を生成する。遅延部５０は、図３の例では、ＳＴＦ１４（図２参照）の１周期分の遅延時間（すなわちｚ）で以て受信信号を遅延させる遅延回路５１と、ＳＴＦ１４の２周期分の遅延時間（すなわち２×ｚ）で以て受信信号を遅延させる遅延回路５２とを有している。
　加算部６０は、遅延部５０から出力される２つの遅延信号と、受信信号（すなわち遅延前の入力信号）とを加算する。加算部６０は加算回路で構成可能である。加算部６０による加算結果が、ＳＮＲ改善回路４の出力となり、タイミング検出処理回路３へ入力される。
　ＳＮＲ改善回路４の動作原理を説明する。まず、２つの信号Ｙ1，Ｙ2を次式（１），（２）で定義する。
Figure JPOXMLDOC01-appb-M000001
　式（１），（２）においてＳは信号成分、Ｎはホワイトノイズ成分である。信号Ｙ1，Ｙ2の加算信号（合成信号）Ｙは次式（３）で表される。
Figure JPOXMLDOC01-appb-M000002
　また、加算前の信号Ｙ1，Ｙ2のＳＮＲをＳＮＲsingleとすると、ＳＮＲsingleは次式（４）で与えられる。なお、“Ｅ”は平均演算を表しており、ノイズのパワーを計算する際に一般に用いられる表記法である。
Figure JPOXMLDOC01-appb-M000003
　また、ホワイトノイズの性質に関する次式（５），（６）を考慮すると、加算信号ＹのＳＮＲであるＳＮＲmrcは次式（７）で与えられる。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
　なお、式（７）に関し、ホワイトノイズ成分Ｎ1，Ｎ2は無相関であるため次式（８）が成り立ち、信号成分Ｓとホワイトノイズ成分Ｎとは無相関であるため次式（９）が成り立つ。
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　式（４），（７）からＳＮＲのゲインは次式（１０）で表される。
Figure JPOXMLDOC01-appb-M000008
　ここで、式（１）において信号Ｙ1，Ｙ2は同じ信号成分Ｓを有していると仮定した。かかる信号成分Ｓは、例えば、ＳＮＲ改善回路４への入力信号におけるＳＴＦ１４の部分と、遅延回路５１の出力信号におけるＳＴＦ１４の部分に相当する。すなわち、ＳＮＲ改善回路４への入力信号と遅延回路５１の出力信号との間には遅延時間ｚのずれがあるものの、両信号はＳＴＦ１４の部分において同じ信号成分を有することになる。
　このため、上記両信号を加算すると、信号成分Ｓは振幅が２倍になり（式（３）参照）、パワーが４倍になる。一方、ノイズ成分はランダムで無相関なので、加算後の信号において振幅は２倍にならないが（式（３）参照）、パワーは２倍になる。このため、ＳＮＲは３ｄＢ改善される（式（１０）参照）。
　同様の議論から、遅延回路５２からの出力信号もさらに加算した場合、信号成分のパワーは９倍になり、ノイズ成分のパワーは３倍になるので、ＳＮＲのゲインは４．８ｄＢになる。次式（１１）参照。
Figure JPOXMLDOC01-appb-M000009
　つまり、ＳＮＲ改善回路４によれば、ＳＮＲが改善された受信信号を、タイミング検出処理回路３へ提供することができる。
　ここで、図４にＳＮＲ改善回路４が無い場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示し、図５にＳＮＲ改善回路４を設けた場合における相関演算部３０（または絶対値回路４１）の出力信号波形を例示する。図４および図５において、横軸は時間を示し、縦軸は信号レベル、すなわち相関レベルを示している。なお、図４と図５で縦軸の縮尺を揃えると図４の波形が小さくなってしまうので、図４は縦軸方向に拡大した波形を図示している。
　ＳＮＲ改善回路４が無い場合、図４から分かるように、細かなピークが多数出現している。これに対し、ＳＮＲ改善回路４が在る場合、図５から分かるように、図４の波形と比べてピークが顕在化している。このため、例えば所定しきい値との比較手法によってピーク検出を行う場合、ＳＮＲ改善回路４の採用によって検出精度を向上させることができる。
　このように、ＳＮＲ改善回路４によれば、加算部６０からの出力信号は、元の入力信号に比べて、周期信号であるＳＴＦ１４が増幅される。一方、入力信号に含まれるノイズはランダムで、位相がそろっていないため、ノイズの振幅は一様的には増幅されない。このため、ＳＴＦ１４のＳＮＲを改善することができる。しかも、遅延および加算という簡単な処理によってＳＮＲ改善効果を得ることができるので、ＳＮＲ改善回路４を低コストで提供することができる。
　上記例示のＳＮＲ改善回路４では、遅延部５０が２つの遅延信号を生成する。これに対し、遅延部５０が生成する遅延信号の数を１つまたは３つ以上にすることも可能である。この際、遅延信号の数が多いほどＳＮＲの改善効果は大きくなるが、上記例示の２つの遅延信号の利用によって、遅延とのバランスが取れたＳＮＲ改善効果を得られる。また、２つの遅延信号の生成であれば、遅延部５０の構成が簡単で済む。
　ここで、遅延部５０がＳＴＦ１４の周期ｚのα倍の遅延時間で以て１つ以上の遅延信号を生成することにより、ＳＮＲ改善効果が得られる。なお、αは自然数であり、２つ以上の遅延信号を生成する場合には各遅延信号に対しては異なる値が設定される。また、αの上限値は、同期ヘッダー１１中の固定パターン信号１６の総数以下に設定される。
　また、ＳＮＲ改善回路４が設けられた同期タイミング検出回路２によれば、タイミング検出処理回路３が、ＳＮＲ改善回路４の出力に対してＳＴＦ１４のタイミング検出を行うので、高い検出精度を得ることができる。
　また、そのような同期タイミング検出回路２が通信装置１に採用されているので、高い検出精度で同期ヘッダー１１を検出できる。したがって、受信信号中からパケットを検出する確率、すなわちパケットキャッチ率が高くなる。その結果、通信効率を向上させることができる。
　＜第２の実施の形態＞
　一般に、ある信号と、その信号を遅延させた信号とを加算した信号は、マルチパスで伝送された受信信号に似ている。このため、上記のＳＮＲ改善回路４の出力はマルチパスと同様の影響が生じる可能性がある。例えば、周波数シフト（換言すれば周波数誤差）が無い、あるいは小さい場合にはマルチパスの影響は無視できるが、そうでない場合は深いフェージングが生じる。
　また、受信したＲＦ信号をベースバンド信号へダウンコンバージョンする際に、周波数シフトが生じる。かかる周波数シフトは、加算後の信号にフェージングを発生させる場合がある。上記周波数シフトをΔｆとし、ＳＮＲ改善回路４への入力信号をｓ(ｎ)ｅi2πΔfnと表すと、ＳＮＲ改善回路４の出力信号ｙ(ｎ)は次式（１２）で表される。なお、説明を簡単にするため、ここではノイズ成分は無視する。
Figure JPOXMLDOC01-appb-M000010
　式（１２）から分かるように、周波数シフトは、位相回転の他に、（１＋２cos(２πΔｆｚ)）の成分によってフェージングを発生させる。例えばcos(２πΔｆｚ)＝－０．５の場合、加算信号ｙ（ｎ）＝０になってしまう。
　第２の実施の形態では、このようなフェージングを軽減可能な構成を説明する。
　図６に、第２の実施の形態に係るＳＮＲ改善回路４Ｂを例示する。ＳＮＲ改善回路４Ｂは、上記ＳＮＲ改善回路４（図３参照）に、加算部６０へ入力される信号の振幅を調整する振幅調整部７０が追加された構成を有している。振幅調整部７０は、図６の例では、ＳＮＲ改善回路４Ｂへの入力信号（すなわち遅延されていない元の信号）の振幅をβ0倍する乗算回路７１と、遅延回路５１の出力信号の振幅をβ1倍する乗算回路７２と、遅延回路５２の出力信号の振幅をβ2倍する乗算回路７３とを有している。なお、乗算係数β0，β1，β2は正数であり、それぞれ予め設定される。ＳＮＲ改善回路４Ｂでは、乗算回路７１～７３によって振幅調整された信号が、加算部６０で加算される。
　ＳＮＲ改善回路４Ｂの動作は次式（１３）で説明される。
Figure JPOXMLDOC01-appb-M000011
　式（１３）から分かるように、係数β0，β1，β2を調整することによって、ｅ-i2πΔfzがどのような値になっても、（β0＋β1ｅ-i2πΔfz＋β2ｅ-i4πΔfz）の値を２以上にすることが可能である。例えばβ0＝１，β1＝４，β2＝１の場合、式（１３）は次式（１４）になる。
Figure JPOXMLDOC01-appb-M000012
　式（１４）において、cos(２πΔｆｚ)がとりうる最小値は－１であるので、（４＋２cos(２πΔｆｚ)）の最小値は２になる。つまり、加算後の信号のパワーは最小でも入力信号の４倍になる。したがって、フェージングを軽減することができる。
　なお、β0＝１，β1＝４，β2＝１の場合のＳＮＲ改善回路４Ｂを、ＳＮＲ改善回路４Ｃとして図７に示す。このＳＮＲ改善回路４Ｃでは、振幅調整部７０が乗算回路７２のみで構成されている。特に係数β1を２のｎ乗の整数とすれば、乗算回路の代わりに、シフト回路を利用することができる。この点は係数β0，β2についても同様である。
　このように振幅調整に関する係数β0，β1，β2の値を、加算部６０での加算結果におけるフェージングが振幅調整部７０を備えない構成に比べて軽減されるように設定することにより、周波数誤差がある場合、フェージングによるＳＮＲの低下を防止することができる。しかも、振幅の調整という簡単な処理によってＳＮＲ低下防止効果を得ることができるので、ＳＮＲ改善回路４Ｂ，４Ｃを低コストで提供することができる。
　ＳＮＲ改善回路４Ｂ，４Ｃの例から分かるように、加算部６０へ入力される３つの信号の全部について振幅を調整してもよいし、あるいは、加算部６０へ入力される３つの信号のうちの一部の信号についてだけ振幅を調整してもよい。この際、振幅調整をする信号の数が少ないほど、振幅調整部７０の構成が簡単で済む。かかる観点においては、１つの信号に対してのみ振幅調整を行うＳＮＲ改善回路４Ｃは好ましい。また、ＳＮＲ改善回路４Ｃではβ1＝４に設定されているので、乗算でなくシフト演算だけで振幅調整ができ、回路規模を小さくすることができる。
　＜第３の実施の形態＞
　第３の実施の形態では、ＳＮＲ改善回路の遅延部の他の構成例を説明する。図８に、第３の実施の形態に係るＳＮＲ改善回路４Ｄを例示する。ＳＮＲ改善回路４Ｄは上記ＳＮＲ改善回路４Ｂ（図６参照）に対応する。
　図８の例によれば、ＳＮＲ改善回路４Ｄの遅延部５０Ｄは、遅延時間がｚに設定された遅延回路５３，５４を有している。遅延回路５３，５４は直列接続されており、ＳＮＲ改善回路４Ｄへの入力信号（すなわち受信信号）が遅延回路５３へ入力され、遅延回路５３の出力が遅延回路５４へ入力される。かかる構成によれば、前段の遅延回路５３は受信信号を遅延時間ｚで以て遅延させた信号を出力し、後段の遅延回路５４は受信信号を遅延時間２×ｚで以て遅延させた信号を出力する。
　ＳＮＲ改善回路４Ｄは、上記ＳＮＲ改善回路４Ｂと同様に動作し、上記各種効果を奏する。
　なお、ＳＮＲ改善回路４Ｄにおいてβ0＝β1＝β2＝１とした構成、すなわち振幅調整部７０を省略した構成は、上記ＳＮＲ改善回路４（図３参照）と同様に動作する。また、ＳＮＲ改善回路４Ｄにおいてβ0＝１，β1＝４，β2＝１とした構成は、上記ＳＮＲ改善回路４Ｃ（図７参照）と同様に動作する。
　＜変形例＞
　上記ではＳＮＲ改善回路４，４Ｂ～４Ｄが通信装置１に用いられる場合を例示したが、ＳＮＲ改善回路４，４Ｂ～４Ｄの適用はこれに限定されるものではない。具体的には、ＳＮＲ改善回路４，４Ｂ～４Ｄは、通信パケット１０に限らず、同じ信号が所定周期で所定回数繰り返された周期信号を含んだ信号に対して有用である。
　また、上記では同期タイミング検出回路２が通信装置１においてパケット１０の同期タイミングを与えるために利用される場合を例示したが、同期タイミング検出回路２の適用はこれに限定されるものではない。
　また、ＳＮＲ改善回路４，４Ｂ～３Ｄの各部５０，５０Ｄ，６０，７０で行われる処理を、例えばソフトウェアによって実現することも可能である。より具体的には、各部５０，５０Ｄ，６０，７０での処理をプログラムに記述してメモリに格納し、そのプログラムをプロセッサ（換言すればコンピュータ）に実行させてもよい。
　上記のプログラムおよびプロセッサはＳＮＲ改善回路に搭載されてもよいし、あるいは、例えば上記プログラムをパーソナルコンピュータで実行させる場合にはＳＮＲ改善のシミュレーションを行うことが可能である。
　また、同期タイミング検出回路２で行われる処理も、例えばソフトウェアによって実現することが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　１　通信装置
　２　同期タイミング検出回路（同期情報検出回路）
　３　タイミング検出処理回路（同期情報検出処理回路）
　４，４Ｂ～４Ｄ　ＳＮＲ改善回路
　１０　パケット
　１１　同期ヘッダー
　１４　ＳＴＦ（周期信号）
　１６　固定パターン信号
　５０，５０Ｄ　遅延部
　５１～５４　遅延回路
　６０　加算部
　７０　振幅調整部
　ｚ　周期

Claims (10)

  1. 　入力信号のＳＮＲを改善するＳＮＲ改善回路であって、
    　前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延部（５０，５０Ｄ）と、
    　前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算部（６０）と
    を備え、
    　前記入力信号は、同じ信号（１６）が所定周期（ｚ）で所定回数繰り返された周期信号（１４）を含んでおり、
    　前記遅延部は、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
    ＳＮＲ改善回路（４，４Ｂ～４Ｄ）。
  2. 　請求項１に記載のＳＮＲ改善回路であって、
    　遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整部（７０）
    をさらに備え、
    　前記加算部は、前記少なくとも１つの信号については前記振幅調整部で振幅が前記β倍にされた後の信号を用いて加算を行い、
    　前記βは、前記振幅調整部を備えない構成に比べて前記加算部での加算結果におけるフェージングを軽減可能な値に設定されている、
    ＳＮＲ改善回路（４Ｂ～４Ｄ）。
  3. 　請求項１に記載のＳＮＲ改善回路であって、
    　前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である、
    ＳＮＲ改善回路（４，４Ｂ～４Ｄ）。
  4. 　請求項２に記載のＳＮＲ改善回路であって、
    　前記１つ以上の遅延信号は、前記α＝１の遅延信号と、前記α＝２の遅延信号である、
    ＳＮＲ改善回路（４Ｂ～４Ｄ）。
  5. 　請求項４に記載のＳＮＲ改善回路であって、
    　前記振幅調整部で処理される前記少なくとも１つの信号は、前記α＝１の前記遅延信号であり、
    　前記α＝１の前記遅延信号に対して前記β＝４に設定されている、
    ＳＮＲ改善回路（４Ｃ）。
  6. 　請求項１ないし請求項５のうちのいずれか１項に記載のＳＮＲ改善回路（４，４Ｂ～４Ｄ）と、
    　前記ＳＮＲ改善回路の前記加算部による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理回路（３）と
    を備える、同期情報検出回路（２）。
  7. 　同じ信号（１６）が所定周期（ｚ）で所定回数繰り返された周期信号（１４）を同期ヘッダー（１１）中に有するパケット（１０）を用いて通信を行う通信装置であって、
    　請求項６に記載の同期情報検出回路（２）を備え、
    　前記同期情報検出回路内の前記ＳＮＲ改善回路は、前記パケットを含んだ受信信号を前記入力信号として動作し、
    　前記同期情報検出回路内の前記同期情報検出処理回路は、前記ＳＮＲ改善回路からの出力信号に対して前記同期情報の検出処理を行うことにより、前記同期情報の検出タイミングに同期して前記パケットの同期タイミング信号を出力する、
    通信装置（１）。
  8. 　入力信号のＳＮＲを改善するＳＮＲ改善方法であって、
    　前記入力信号を遅延させて１つ以上の遅延信号を生成する遅延処理（５０，５０Ｄ）と、
    　前記１つ以上の遅延信号と遅延前の前記入力信号とを加算する加算処理（６０）と
    を備え、
    　前記入力信号は、同じ信号（１６）が所定周期（ｚ）で所定回数繰り返された周期信号（１４）を含んでおり、
    　前記遅延処理では、前記所定周期のα倍（αは自然数であり、２つ以上の遅延信号に対しては異なる値に設定される）の遅延時間で以て前記１つ以上の遅延信号を生成する、
    ＳＮＲ改善方法。
  9. 　請求項８に記載のＳＮＲ改善方法であって、
    　遅延前の前記入力信号と前記１つ以上の遅延信号とのうちの少なくとも１つの信号に対して振幅をβ倍（βは正数であり、複数の信号に対してはそれぞれ値が設定される）にする振幅調整処理（７０）
    をさらに備え、
    　前記加算処理では、前記少なくとも１つの信号については前記振幅調整処理で振幅が前記β倍にされた後の信号を用いて加算を行い、
    　前記βを、前記振幅調整処理を行わない場合に比べて前記加算処理での加算結果におけるフェージングを軽減可能な値に設定する、
    ＳＮＲ改善方法。
  10. 　請求項８または請求項９に記載のＳＮＲ改善方法の各処理と、
    　前記ＳＮＲ改善方法の前記加算処理による加算結果から、前記入力信号に対する同期情報を検出する処理を行う同期情報検出処理（３）と
    を備える、同期情報検出方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2203799A4 (en) 2007-10-22 2017-05-17 Mobileaccess Networks Ltd. Communication system using low bandwidth wires
WO2013142662A2 (en) 2012-03-23 2013-09-26 Corning Mobile Access Ltd. Radio-frequency integrated circuit (rfic) chip(s) for providing distributed antenna system functionalities, and related components, systems, and methods
KR102020358B1 (ko) * 2013-03-14 2019-11-05 삼성전자 주식회사 단말 및 그 단말에서 애플리케이션 동기화 방법
US20140293894A1 (en) * 2013-03-28 2014-10-02 Coming Optical Communications Wireless, Ltd. Distributing dynamically frequency-shifted intermediate frequency (if) radio frequency (rf) communications signals in distributed antenna systems (dass), and related components, systems, and methods
US9184960B1 (en) 2014-09-25 2015-11-10 Corning Optical Communications Wireless Ltd Frequency shifting a communications signal(s) in a multi-frequency distributed antenna system (DAS) to avoid or reduce frequency interference
CN110149286A (zh) * 2015-05-11 2019-08-20 蒋华丽 加性噪声环境下数字通信的提高信噪比的信号处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117674A1 (en) * 2003-11-28 2005-06-02 Taehyun Jeon Apparatus for symbol timing detection for wireless communication system
WO2008126356A1 (ja) * 2007-03-29 2008-10-23 Panasonic Corporation Ｏｆｄｍ受信装置及びｏｆｄｍ受信方法
JP2009071643A (ja) * 2007-09-14 2009-04-02 Nippon Telegr & Teleph Corp <Ntt> 無線受信機および無線通信システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067720B2 (ja) 1997-11-07 2000-07-24 日本電信電話株式会社 Ｏｆｄｍ復調器用シンボルタイミング検出回路
JP3970092B2 (ja) * 2002-05-16 2007-09-05 ソフトバンクテレコム株式会社 シンボルタイミング同期装置およびシンボルタイミング同期方法
JP2004056552A (ja) * 2002-07-22 2004-02-19 Matsushita Electric Ind Co Ltd マルチキャリア通信システム、マルチキャリア送信装置、およびマルチキャリア受信装置
US7280621B1 (en) * 2003-03-31 2007-10-09 3Com Corporation Preamble detector method and device for OFDM systems
US7548579B1 (en) * 2003-03-31 2009-06-16 3Com Corporation Symbol spreading method and device for OFDM systems
US7203245B1 (en) * 2003-03-31 2007-04-10 3Com Corporation Symbol boundary detector method and device for OFDM systems
US7738538B1 (en) * 2005-08-01 2010-06-15 Ralink Technology Corporation Flexible and in-band signaling for nested preamble
CN101305537B (zh) * 2005-11-10 2010-12-22 富士通株式会社 接收装置、误差检测电路以及接收方法
US7957476B2 (en) * 2006-05-16 2011-06-07 Sony Corporation Wireless communicaton apparatus
JP4730399B2 (ja) * 2008-06-09 2011-07-20 ソニー株式会社 受信装置、受信方法、および無線通信システム
JP5256884B2 (ja) * 2008-06-27 2013-08-07 住友電気工業株式会社 基地局装置及び基地局間同期方法
JP4735680B2 (ja) * 2008-08-12 2011-07-27 ソニー株式会社 同期回路及び同期方法
US8335283B1 (en) * 2008-11-11 2012-12-18 Qualcomm Atheros, Inc. Weak signal detection in wireless communication systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117674A1 (en) * 2003-11-28 2005-06-02 Taehyun Jeon Apparatus for symbol timing detection for wireless communication system
WO2008126356A1 (ja) * 2007-03-29 2008-10-23 Panasonic Corporation Ｏｆｄｍ受信装置及びｏｆｄｍ受信方法
JP2009071643A (ja) * 2007-09-14 2009-04-02 Nippon Telegr & Teleph Corp <Ntt> 無線受信機および無線通信システム

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