WO2012077228A1 - 無鉛はんだ合金、半導体装置、および半導体装置の製造方法 - Google Patents

無鉛はんだ合金、半導体装置、および半導体装置の製造方法 Download PDF

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浩次 山▲崎▼
卓 楠
山田　朗
健嗣 大津
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    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a lead-free solder alloy, a semiconductor device using the lead-free solder alloy, and a manufacturing method of the semiconductor device, and more particularly to a Sn-based lead-free solder alloy suitable for a semiconductor device operating at a high temperature.
  • Patent Document 1 discloses excellent wettability and mechanical properties (particularly excellent ductility and little aging change at high temperature), and further, the interface reaction layer grows slowly and has excellent joint reliability.
  • Sb is 3.0 to 10.0% by mass
  • Cu is 1.0% by mass or less (not including the lower limit of zero)
  • Ni is 0.01 to 1.0% by mass
  • Ge Discloses an alloy composition containing 0.01 to 1.0% by mass.
  • Patent Document 2 discloses a highly reliable Sn-based lead-free solder alloy that controls the hardness of the solder material to suppress cracking of the semiconductor element during the heat cycle and further improve the crack resistance of the solder material.
  • An alloy composition in which Sb is 5 to 15 wt% or less, Cu is 3 to 8 wt% or less, Ni is 0.01 to 0.15 wt% or less, and In is 0.5 to 5 wt% or less is disclosed. Yes.
  • JP 2008-221330 A (paragraphs 0031 to 0048, FIGS. 1 to 7) International Publication Number WO2010 / 047139A1 (paragraphs 0013 to 0046, FIGS. 5 to 8)
  • the present inventors not only have the mechanical characteristics as a material and the heat cycle resistance as a single component applied, but also the reliability as a device by the power cycle accompanied by the actual operation.
  • the reliability test in the power cycle was carried out.
  • suppression of vertical cracks generated in the direction perpendicular to the bonding layer is important for improving the bonding reliability.
  • the alloy disclosed in Patent Document 1 does not take measures for improving reliability with respect to heat cycle and power cycle.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a lead-free solder alloy having high bonding reliability with respect to a power cycle in a semiconductor device operating at a high temperature and a semiconductor device using the same.
  • Sb is 5 to 15% by mass
  • Cu is 0.5 to 3% by mass
  • Ni is 0.01 to 0.15% by mass
  • In 0.1 mass% or more and 5 mass% or less is contained, and it consists of remainder Sn and an unavoidable impurity.
  • the semiconductor device includes a circuit board on which a circuit pattern is formed and a semiconductor element mounted on the circuit pattern, and the lead-free lead mentioned above is bonded to the circuit pattern of the semiconductor element. It is characterized by using a solder alloy.
  • a method of manufacturing a semiconductor device includes a step of arranging a solder material formed of the above lead-free solder alloy in a predetermined range on a circuit pattern of a circuit board constituting the semiconductor device, and the arranged solder.
  • FIG. 1 to 6 are for explaining a lead-free solder alloy according to a first embodiment of the present invention and a power semiconductor device manufactured using the lead-free solder alloy.
  • FIG. 1 illustrates a power semiconductor device manufactured using a lead-free solder alloy solder material.
  • a semiconductor element mounted on an insulating substrate, the semiconductor element, and a ribbon FIG. 1 (a) is a top view
  • FIG. 1 (b) is a cross-sectional view taken along the line AA of FIG. 1 (a)
  • FIG. FIG.1 (c) is the elements on larger scale for demonstrating the layer structure formed in the base material of the semiconductor element in FIG.1 (b).
  • FIG. 1 illustrates a power semiconductor device manufactured using a lead-free solder alloy solder material.
  • FIG. 1 (a) is a top view
  • FIG. 1 (b) is a cross-sectional view taken along the line AA of FIG. 1 (a)
  • FIG. FIG.1 (c) is the elements on larger scale for
  • FIG. 3 is a diagram for explaining the change in the layer structure of the joint and the occurrence of peeling when a semiconductor element joined with a lead-free solder alloy solder material is held at a high temperature
  • FIG. 3 (b) shows a state in the middle stage when held at a high temperature after bonding
  • FIG. 3 (c) shows a state when peeling tends to occur due to holding at a high temperature after bonding.
  • 4 is a diagram for explaining a mechanism of occurrence of peeling when a semiconductor device manufactured by joining semiconductor elements with a lead-free solder alloy solder material is subjected to a power cycle.
  • 5 and 6 are diagrams showing test results when the alloy composition is changed in order to determine the optimum range of the composition of the lead-free solder alloy.
  • the configuration of the semiconductor device to which the lead-free solder alloy according to the first embodiment of the present invention (strictly, the solder material formed from the lead-free solder alloy) is applied, and The peeling mechanism that could be found in the power cycle test based on the configuration will be described.
  • the power semiconductor device 10 includes a circuit pattern 4Ea bonded to a circuit surface 4f of an insulating ceramic plate 4 made of a ceramic material such as aluminum nitride, silicon nitride, or alumina by a brazing material (not shown).
  • 4Eb (4E collectively including 4Er described later) is arranged.
  • the circuit pattern 4E is made of a conductive material such as copper or aluminum or an alloy material containing them as a main component.
  • the surface of the circuit pattern 4E is formed with a plating film such as nickel in consideration of oxidation prevention and wettability of the solder material.
  • a heat sink may be formed on the surface of the circuit board 4 opposite to the circuit surface 4f (the surface on which the circuit pattern 4Er is formed in the drawing).
  • a semiconductor element (chip) 2 is joined via solder formed of a lead-free solder alloy on the circuit pattern 4Ea (the solder before joining is distinguished from the solder material 3M and the solder after joining from the solder layer 3).
  • the semiconductor element 2 may be a general element based on a silicon wafer.
  • the semiconductor element 2 has a wider band gap than silicon such as silicon carbide (SiC), gallium nitride (GaN), or diamond. It is intended to be applied to a band gap semiconductor material, and is particularly applied to a semiconductor element using silicon carbide.
  • Device types include switching elements such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Semiconductors Field-Effect-Transistors), or rectifying elements such as diodes.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductors Field-Effect-Transistors
  • rectifying elements such as diodes.
  • a drain electrode is formed on the surface of the semiconductor element 2 on the circuit pattern 4Ea side.
  • a gate electrode and a source electrode are formed on the surface opposite to the drain electrode (upper side in the figure), but a large current flows on the upper surface to simplify the explanation. Only the source electrode will be described.
  • a wiring member 5 such as an aluminum (Al) or copper (Cu) ribbon or a wire is joined to the upper surface of the semiconductor element 2, and the other end is joined to the electrode 4Eb.
  • a power feeding path from the semiconductor element 2 to an external circuit (not shown) or the like is formed.
  • FIG. 1 only one ribbon is shown as the wiring member 5 for simplification of description, but a plurality of them may be arranged side by side in order to ensure current capacity.
  • the semiconductor element 2 has a plurality of coating layers on both sides of the semiconductor substrate 2B as shown in FIG. Is formed.
  • the semiconductor element 2 has a substrate-side ohmic layer 2L r1 and a Ni plating layer on the surface side (lower side in the figure) that is bonded to the circuit board 4 by the solder material 3M with respect to the silicon carbide material base material 2B.
  • a substrate side metallization layer 2L r2 and an alloy layer 2L r3 are formed.
  • a wiring member side ohmic layer 2L f1 and a wiring member side metallization layer 2L f2 are formed on the surface side (lower side in the figure) to which the ribbon 5 is connected.
  • the substrate-side ohmic layer 2L r1 is for making the junction between the base material 2B, which is a semiconductor material, and a metal an ohmic junction, and is formed so as to be in contact with the base material 2B.
  • the substrate side metallized layer 2L r2 is for obtaining a good bond between the substrate side ohmic layer 2L r1 and the solder layer 3, and is formed so as to be in contact with the substrate side ohmic layer 2L r1 .
  • the alloy layer 2L r3 includes the solder layer 3 (solder bonding layer) and the metallized layer 2L r2 generated when the semiconductor element 2 is bonded to the circuit board 4 (strictly 4Ea) with the solder material 3M. It is a layer that occurs between
  • the wiring member side ohmic layer 2L f1 formed on the upper surface side of the semiconductor element 2 is for making the junction between the base material 2B, which is a semiconductor material, and a metal an ohmic junction, and is formed so as to be in contact with the base material 2B.
  • the wiring member side metallized layer 2L f2 is for obtaining a good bond between the wiring member side ohmic layer 2L f1 and the solder layer 3, and is formed so as to be in contact with the wiring member side ohmic layer 2L f1 .
  • the substrate-side ohmic layer 2L r1 for example, Ti (titanium) having a thickness of about 100 nm is used.
  • the substrate side metallization layer 2L r2 for example, Ni having a thickness of about 500 nm is used.
  • the alloy layer 2L r3 for example, a Ni—Sn (tin) —Cu (copper) phase is formed from the semiconductor element 2 side, and then a mixed phase of a Cu—Sn phase and a Sn—Sb (antimony) phase is formed. Yes.
  • the solder layer 3 has Sb of 5% by mass to 15% by mass, Cu of 0.5% by mass to less than 3% by mass, Ni of 0.01% by mass to 0.15% by mass, In Is a so-called lead-free solder alloy in which the balance Sn is 0.1 mass% or more and 5 mass% or less. Of course, other inevitable impurities may be included.
  • wiring member side ohmic layer 2L f1 for example, Ti (titanium) having a thickness of about 100 nm is used.
  • wiring member side metallization layer 2L f2 for example, Al having a thickness of about 1000 nm is used.
  • wiring member 5 for example, a ribbon having a thickness of 200 ⁇ m and a width of 2000 ⁇ m or an Al wire having a diameter of 100 ⁇ m is used and bonded by applying predetermined ultrasonic energy by an ultrasonic device or the like.
  • a substrate-side ohmic layer 2L r1 , a substrate-side metallized layer 2L r2 , and a wiring member-side ohmic are formed on the surface of a silicon carbide semiconductor substrate 2B having a thickness of 0.25 mm and a 7 mm square.
  • the layer 2L f1 and the wiring member side metallization layer 2L f2 are sequentially stacked to form the semiconductor element 2.
  • the semiconductor element 2 is joined to the circuit board 4 (the electrode 4Ea thereof) with the solder material 3M.
  • solder pellets 3M to be the solder layer 3 are placed on the surface of the circuit board 4.
  • the solder pellet 3M is made of an alloy having a composition of Sn-10Sb-2Cu-0.1Ni-1In (indium), for example, and a flux 3f is applied to both surfaces thereof.
  • this solder pellet 3M has a dimension of 8 mm square with a thickness of 0.1 mm, for example.
  • the semiconductor element 2 is further placed on the placed solder pellet 3M. At this time, the semiconductor element 2 is placed so that the substrate-side metallized layer 2L r2 is in contact with the solder pellet 3M.
  • the stack of the circuit board 4, the solder pellet 3M, and the semiconductor element 2 is placed on a hot plate set at a temperature of 300 ° C. with the circuit board 4 down, and heated for 2 minutes. .
  • the solder pellets 3M are melted to form a molten solder layer 3.
  • the components in the substrate side metallized layer 2L r2 and the components in the solder layer 3 diffuse to each other, and as shown in FIG. 2B, between the substrate side metallized layer 2L r2 and the solder layer 3 Alloy layer 2L r3 is formed.
  • the molten solder layer 3 is cooled and solidified.
  • Sn-10Sb-2Cu-0.1Ni-1In means 10% by mass of Sb, 2% of Cu, 0.1% of Ni and 1% of In.
  • a solder alloy in which the balance is Sn is shown, and naturally, inevitable impurities are not described.
  • the same notation shall mean the composition in the same mass% (denoted wt% in the figures and tables).
  • the example of the solder pellet 3M was shown as a solder material, other forms, such as not only a pellet but a bar, a paste, or powder, may be sufficient.
  • FIG. 3 shows the change over time of the schematic cross-sectional view in which the portion from the base material 2B side of the semiconductor element 2 to the solder layer 3 in the joint portion between the semiconductor element 2 and the circuit board 4 is expanded.
  • 3A is a state immediately after joining
  • FIG. 3B is a state after joining and holding at 200 ° C. for a while
  • FIG. 3C is a state after being left at 200 ° C. for a longer time. It is.
  • the metallized layer 2L r2 between the alloy layer 2L r3 and the substrate-side ohmic layer 2L r1 gradually becomes thin, and eventually disappears to form an alloy.
  • the layer 2L r3 and the substrate-side ohmic layer 2L r1 come into direct contact.
  • the thickness of the substrate-side ohmic layer 2L r1 hardly changes, but the alloy layer 2L r3 grows by taking in the substrate-side metallized layer 2L r2 and a part of the solder layer 3 by thermal diffusion and becomes thicker. Go.
  • FIG. 4 shows an example in which a power cycle of about 5 k cycles is performed by using a current supply device and a temperature control device (not shown) for 10 seconds at 40 ° C. and 10 seconds at 200 ° C., and then in the solder layer 3 (joint).
  • a crack generated in the vertical (v) direction is referred to as a vertical crack Cv
  • a crack generated in the horizontal (h) direction is referred to as a horizontal crack Ch.
  • the portion immediately below the ribbon 5 is locally heated when energized, and the solder layer 3 tends to thermally expand.
  • This horizontal crack Ch is related to the void ratio at the time of joining and the amount of the vertical crack Cv after the power cycle, but is also related to the strength and elongation of the material itself (bulk), and must be a material having a certain strength and elongation.
  • the horizontal crack Ch occurs at an early stage along the vertical crack Cv or the precipitate 3p or a void described later.
  • the above-described precipitate 3p that becomes a weak portion has various compositions, mainly the material constituting the solder layer 3, and among them, the Cu precipitate is particularly caused by an increase in the vertical crack Cv. I understood it. This is because the Sn—Cu eutectic alloy composition is Sn-0.7Cu, and when Cu is further added (increased), some Cu forms a Cu-rich phase at the bonding interface, but at the same time in the parent phase. Precipitate. The Cu-rich phase precipitated in the matrix phase aggregates and becomes coarse due to heat generated by the power cycle.
  • the Cu rich phase is hard and difficult to be plastically deformed, and therefore vertical cracks Cv are generated based on the Cu rich phase due to the difference in plasticity and creep properties between the two.
  • Sb and In were also examined, when the content of Sb and In is increased, precipitates increase. In this case, since strength and elongation are improved at the same time, the vertical crack Cv is changed to the horizontal crack Ch. It was found that no fatal failure (abrupt increase in resistance at the joint) occurred.
  • This vertical crack Cv is likely to occur particularly near the high temperature portion immediately below the joint with the wiring member such as the ribbon 5 or the wire. For example, if the ribbon 5 is bonded near the center, the vertical crack Cv is generated from the center, No vertical crack Cv is seen at the end.
  • the joint deterioration during the power cycle mainly consists of peeling due to the vertical crack Cv and the accompanying horizontal crack Ch, and the evaluation is based on the resistance increase rate IR R (the resistance after the power cycle is R AP , If the previous resistance is R BP , it can be expressed as (R AP ⁇ R BP ) / R BP ). Then, the test on, the resistance increase rate was found to increase the acceleration a resistance R AP from around more than 10% increase in resistance Cycles resistance increase rate IR R is 10%, or at a predetermined number of cycles rate IR R is a whether or not the power cycle evaluation criteria product increased to 10%.
  • Sb is defined as an optimal range of 5% by mass or more and 15% by mass or less, and basically adjusts tensile strength and elongation which are important physical properties as a solder material. Optimized for.
  • a Sn base containing a predetermined Cu, Ni, In is used. The tensile strength and elongation were measured by changing the Sb content in the lead-free solder alloy so as to determine the optimum range.
  • the tensile strength increased with an increase in the Sb content, but it was found that unless the content was increased to 5% by mass or more, the tensile strength could not be increased effectively. On the other hand, it has been found that the elongation decreases dramatically when the Sb content exceeds 15% by mass.
  • the tensile strength and elongation of the solder layer 3 are both high and the amount of Sb deposited is small, and accordingly, the Sb content is 5% by mass, which is the lower limit for maintaining the tensile strength,
  • Cu and Ni are defined as the optimum ranges of 0.5 mass% to 3 mass% and 0.01 mass% to 0.15 mass%, respectively, as a result of a parameter test 2 described later.
  • the composition of Cu and Ni is used as a matrix-like parameter, a range in which ductility indicating difficulty in cracking as a solder material can be secured, and a void ratio serving as a guideline for the generation of precipitates as the starting point of the longitudinal crack Cv is predetermined.
  • the ductility decreases because an intermetallic compound phase such as Cu 6 Sn 5 precipitates at the grain boundaries of Sn, which occupies most due to the addition of Cu, and the amount of precipitation increases as the Cu content increases. This is because Sn grain boundary sliding is less likely to occur.
  • the void ratio increases because the liquidus temperature rises as the Cu content increases, and the viscosity increases due to an increase in the precipitated solid phase, making it difficult for the flux gas to escape. .
  • the remaining Ni thickness increases because the added Cu moves to the joint interface in the molten solder layer, and a ternary alloy is formed by Ni as the metallization and Sn as the main component. This is because the growth rate is lower than that of the binary alloy with Sn.
  • the ductility in the region where the Ni content is low, the lower the Cu content, the better. When the Ni content is high, a certain amount or more is necessary, but the range of the Ni content is assumed. Thus, no significant change was observed due to the Cu content. As for the void ratio, there was no significant change in the range of the Cu content of about 5% by mass. On the other hand, it was found from the results of Ni cracking that it is necessary to add 0.5 mass% or more of Cu in order to suppress diffusion of Ni in the metallized layer 2L r1 . However, regarding Cu, as the present inventors have found, since the main cause of Cv of vertical cracks is Cu precipitates, it is necessary to determine an upper limit value for suppressing Cu precipitates.
  • an alloy based on Sn-10Sb-1In contains Cu in a range of 0.5 mass% or more and 3 mass% or less, so that highly reliable bonding can be obtained.
  • the Cu content is most preferably about 2% by mass due to the balance of Ni diffusion suppression effect, void ratio, ductility, and Cu compound precipitation.
  • the Ni content is set to 0.01% by mass or more and 0.15% by mass or less, if the Cu content is 0.5% by mass or more and 3% by mass or less, the resistance increase is A highly reliable bond of 10% or less is obtained.
  • Ni As for Ni, as the Ni content increases, the diffusion rate of metallization becomes slower and the bonding strength at high temperature is kept longer. That is, heat resistance is excellent. The effect is remarkable at 0.01 mass% or more. On the other hand, when the Ni content exceeds 0.15% by mass, voids increase remarkably. When there are many voids, it is disadvantageous in that the heat generated by the semiconductor device is released, so at present, the reference is about 0.15% by mass or less. Therefore, highly reliable joining is obtained by controlling the Ni content to 0.15% by mass or less. In addition, about the minimum of Ni content rate, although an effect is acquired even if it is less than 0.01 mass%, 0.01 mass% or more from which an effect appears notably is desirable.
  • the Ni content is most preferably about 0.1% by mass, which is close to the solid solution limit in Sn at a soldering temperature of 270 ° C.
  • In is defined as 0.1% by mass or more and 5% by mass or less as an optimum range, and basically, ductility strengthening and void ratio which are important physical properties as a solder material. Optimized to suppress.
  • the solder material is cured by the above-described addition of Sb. Therefore, In is added to the solder material that has become too hard, and a ductile strengthening due to the dispersion of the In phase forms a metal structure that is hard to crack and can relieve stress. Moreover, the wettability of the solder material is improved by adding In. This is because the reactivity is improved by lowering the melting point.
  • the solder material is oxidized and the wettability is lowered.
  • the wettability can also be evaluated by the void ratio.
  • the optimum range of the composition is defined by the upper limit and the lower limit for the void ratio to be below a certain value.
  • ⁇ Parameter test 1 Sb>
  • a round bar was made of a lead-free solder alloy in which the composition of Cu, Ni, and In was constant and the Sb composition was changed based on Sn, and the tensile strength and elongation were measured.
  • Prototype Specifically, Sn, Sb, Cu, In, and Ni having a purity of 99.5% are weighed for each alloy having a different value of x so that the total is 2 kg.
  • FIG. 5 shows the measurement results of tensile strength and elongation in the above tensile test, where the horizontal axis is the Sb content, the vertical axis is the tensile strength ( ⁇ : black circle) on the left side, and the elongation on the right side ( ⁇ : Diamond).
  • the tensile strength improves as Sb is added, but the tensile strength increases remarkably with respect to the Sb content up to 5% by mass, and thereafter, the tensile strength increases slowly. It becomes. In other words, if the Sb content is less than 5% by mass, the tensile strength is greatly reduced, and changes sensitively to changes in the content.
  • the Sb content is preferably 5% or more from the viewpoint of tensile strength.
  • the elongation decreased with an increase in the Sb content, and rapidly decreased after 15% by mass. Since high and stable elongation is desirable for the solder material, it is understood that it is desirable to suppress the Sb content to 15% by mass or less from the viewpoint of elongation.
  • DSC samples those with an Sb content of 0 to 30% by mass, about several tens of mg from the center are taken out as DSC samples (DSC-1 to DSC-9), and DSC (Differential Scanning) Calorimeter: differential scanning calorimeter) was used to calculate the solidus temperature and the liquidus temperature.
  • the solidus temperature is defined as the lowest temperature of the peak first appearing in the endothermic curve obtained when heating at a constant rate of temperature increase (5 K / min).
  • the liquidus temperature is defined as the maximum temperature of the peak first appearing in the exothermic curve obtained when cooling at a constant cooling rate ( ⁇ K / min). Therefore, the solidus temperature and the liquidus temperature can be calculated from the lowest peak temperature during heating and the highest peak temperature during cooling, respectively.
  • Table 1 shows the Sb content dependency of the solidus temperature and the liquidus temperature calculated by DSC measurement.
  • the liquidus temperature increases as the Sb content increases.
  • the increase is gradual until the Sb content is 15% by mass (DSC-5), but is abrupt when it exceeds 15% by mass (DSC-6).
  • the decrease in elongation shown in FIG. 1 is thought to be because the finely dispersed Sb becomes coarse as the Sb content increases, and when the Sb content exceeds 15% by mass, the amount of precipitated Sb increases rapidly. It is done.
  • the correlation between the Sb content value at which the liquidus increases rapidly and the threshold value for the change in elongation is obtained, so it is confirmed that the threshold value for elongation is certain. did it. Since it is desirable that the solder material 3M has both high tensile strength and elongation and a small amount of Sb is precipitated, the Sb content is determined to be in the range of 5% by mass to 15% by mass.
  • the liquidus temperature rises with increasing Sb content, but the solidus temperature does not rise so much. Voids are easily formed when the bonding temperature is in the solid-liquid coexistence region (the region between the solidus temperature and the liquidus temperature), so the soldering temperature for obtaining good wettability is usually the liquidus. A temperature of about + 30 ° C. or higher is desirable. When the Sb content is 15% by mass (DSC-5), the liquidus temperature is 255 ° C. Since the upper limit of a general heater is 300 ° C., there is no need to use a special heating device exceeding 300 ° C. if Sb is added in an amount of 15% by mass or less.
  • the liquidus temperature is 290 ° C. In that case, a special heater is required to obtain good wettability. Therefore, it is desirable to set the Sb content to 15% by mass or less from the viewpoint of simplification of the apparatus and cost reduction.
  • the solid-liquid coexistence region region above the solidus temperature and below the liquidus temperature
  • the temperature difference in the solid-liquid coexistence region is 21 ° C.
  • 16% by mass (DSC-6) is 56 ° C. or 20% by mass ( It is narrower than 81 ° C of DSC-8). Therefore, it can be said that setting the Sb content to 15% by mass or less is a desirable composition for resistance to power cycle.
  • the Cu content corresponding to the upper limit and lower limit of the optimum range obtained in the parameter test of other components described later is 0.5 mass% or more and less than 3 mass%, In content The same test was performed in the range where the rate was 0.1% by mass or more and 5% by mass or less and the Ni content was 0.01% by mass or more and 0.15% by mass or less, but it was confirmed that the same effect was obtained. did it.
  • ⁇ Parameter test 2 Cu, Ni>
  • a lead-free solder alloy in which the composition of Sb and In is constant and the composition of Cu and Ni is changed on the basis of Sn is prepared, and the semiconductor is formed using ductility as a material and a solder material formed of the lead-free solder alloy.
  • the void ratio in the solder layer when the device was created, the presence or absence of Ni cracking due to metallization diffusion when the created semiconductor device was subjected to power cycle, and the peeling caused by the longitudinal crack during power cycle found by the present inventors The resistance increase rate for evaluation was measured.
  • the chips are collected with a drill, the Sb, Cu, and Ni of the chips are quantitatively analyzed by plasma fusion emission spectrometry, and the ingot is exactly as intended with a single digit. It was confirmed that Thereafter, this ingot was processed into a thickness of 0.1 mm with a rolling mill, and the surface was washed with 10% hydrochloric acid, then sufficiently washed with water, and cut into 8 mm square pellets with a cutter as a test sample. .
  • Table 2 shows the composition of Cu and Ni of 56 kinds of lead-free solder alloys to be tested.
  • Example in the sample name is an alloy having a composition that fits the optimal range set by comprehensively setting the test results of Parameter Test 2, and what is described as “Comparative Example” An alloy with a composition deviating from the optimum range.
  • the most excellent ductility is excellent in a region where both the Cu and Ni contents are low (Cu: 1 wt% or less, Ni: 0.01% or less). Further, when the Ni content exceeds 0.16%, the Cu content is 1% by mass or less, 0.25% by mass or less, and the result is that it becomes impossible unless the content is further lowered.
  • the composition that yields “good” or higher is in the range located on the left side of the thick line in the table.
  • ⁇ Parameter test 2B Void rate evaluation> The void ratio was evaluated by manufacturing a semiconductor device for each type of alloy and using a transmission X-ray image of the solder layer 3 portion in the manufactured semiconductor device. Specifically, ten semiconductor devices 1 are manufactured for each type of alloy by the above-described manufacturing method (FIG. 2). Then, using a transmission X-ray device, X-rays are made incident from the surface of the semiconductor element 2 of the manufactured semiconductor device 1, the obtained image is binarized by the image processing device, and the average value of the sum of the obtained areas Was calculated as an average void fraction. Table 4 shows the void ratio in the solder layer 3 for each type of alloy (Example, Comparative Example) of the manufactured semiconductor device 1. In addition, the value of a void ratio is an average value of the void ratio calculated with respect to each of ten semiconductor devices created for each type of alloy (Examples and Comparative Examples).
  • the void ratio is mainly influenced by the Ni content, and as the Ni content increases, the void ratio increases, particularly when the Ni content exceeds 0.15% by mass. Void rate increased. If the void ratio increases (the number of voids increases), the thermal conductivity decreases, which is disadvantageous in terms of releasing the heat generated by the semiconductor device. Therefore, it has been experimentally obtained that the void ratio needs to be suppressed to 14% or less in order to obtain an effective thermal conductivity. Therefore, from the results shown in Table 4, the composition that can suppress the void ratio that can keep the thermal conductivity above a certain level has a Ni content located to the left of the thick line in the table in the range of 0.15% or less.
  • ⁇ Parameter test 2C Power cycle life evaluation> Of the two main causes of deterioration of the solder joints, peeling due to metallization diffusion was evaluated by Ni cracking during power cycle, and peeling due to vertical cracking was evaluated by a resistance increase rate. Specifically, ten semiconductor devices 1 are manufactured for each type of alloy as in the parameter test 2B. As the power cycle, the power off process was set to 40 ° C., the power on time was set to 200 ° C., and the power cycle process of 5000 cycles was performed with the power off 10 seconds and the power on 10 seconds as one cycle.
  • the Cu content is 0.5 wt% and 1 wt%. Except for, x or ⁇ . This is considered to be because the base point of the vertical crack increased as the content of Ni or Cu increased, and the horizontal crack occurred along the void or along the vertical crack. And this idea is based on the fact that in Table 4 in which the void ratio at the time of initial bonding, which is an index of the precipitate that becomes the starting point of the vertical crack Cv, was evaluated, the void ratio rapidly increased when the Ni content was 0.16% by mass or more, Is consistent with the tendency for ductility to decrease as shown in Table 3.
  • the Cu content is 0.5% by mass or more and 3% by mass or less and the Ni content is 0. 01% or more and 0.15%.
  • the minimum of Ni content rate although an effect is acquired even if it is less than 0.01 mass%, 0.01 mass% by which expression of the effect was confirmed was made into the minimum value.
  • the Sb content set in the parameter test 1 is in the range of 5 to 15% by mass, and the In content set in the parameter test 3 to be described later is in the range of 0.1 to 5% by mass. It was confirmed that the same effect was obtained with the lead-free solder alloy obtained in the same experiment as described above.
  • ⁇ Parameter test 3 In>
  • the composition of Sb, Cu, and Ni was made constant, and the In composition was changed based on Sn to create solder pellets.
  • a semiconductor device was prototyped and the void ratio was evaluated by image analysis.
  • In is a kind of rare metal, the cost for each alloy composition was also estimated.
  • the cost was calculated as a price ratio with respect to the price of the In-free alloy (Comparative Example 37) with Sn-10Sb-2Cu-0.1Ni being 3000 yen per kg and indium being 60,000 yen per kg.
  • Table 7 shows the average value of the void ratio measured for each alloy type (Example, Comparative Example) and the estimated cost ratio.
  • FIG. 6 has shown the measurement result of the void rate in the parameter test 3, and a horizontal axis is In content rate in a figure, and a vertical axis
  • shaft is an average void rate. Since In has a low melting point (156 ° C.), the addition of a slight amount (0.1% by mass) lowers the melting point and improves the reactivity, so that the void ratio is greatly reduced (improved). On the other hand, In is easily oxidized as compared with other materials, if it is added in an amount of more than 5% by mass, the precipitated In is oxidized and the wettability is inhibited, so that the void ratio is increased (deteriorated).
  • the In content is set to a range OR In of 0.1 mass% or more and 5 mass% or less. I understand that things are desirable.
  • the In content is more preferably suppressed to 3% by mass or less.
  • the Sb content is 5% by mass or more and 15% by mass or less and the Cu content is 0. 0% corresponding to the upper and lower limits of the optimum range set in the other parameter test described above.
  • the same test was performed in the range of 5% by mass to less than 3% by mass, In content of 0.1% by mass to 5% by mass, and Ni content of 0.01% by mass to 0.15% by mass. However, it was confirmed that the same effect (void ratio reduction effect) was obtained.
  • the remarkable improvement effect was not able to be confirmed in the alloy composition which contained 1 or more types chosen from the group which consists of P, Ge, Ga, Bi in total 0.005 mass%.
  • the alloy composition containing 1.5% by mass and 3% by mass in total of one or more selected from the group consisting of P, Ge, Ga, and Bi, the void ratio tended to increase.
  • the crack rate when Cu / Inver / Cu is used as the bonding partner is about 1/2 compared to the Cu circuit pattern 4Ea, and the crack rate when Cu / Mo / Cu is used as the bonding partner is about 1/3.
  • a similar experiment was conducted in the case where Ni plating was not applied to the circuit pattern surface including Cu, but both the crack rate and the diffusion of metallization were improved by about 20%. From the above, it was confirmed that the effect can be obtained regardless of the electrode material and the surface treatment.
  • the semiconductor device may be any of a module, a package, and a device mounted on a substrate.
  • Ti titanium
  • metals other than Ti for example, Ni (nickel), Al (aluminum), Mo (molybdenum), or Ti are contained. It is possible to use compounds such as elemental silicides and a multilayer structure combining these compounds. It is also possible to remove the ohmic layer.
  • the operating temperature rises to 200 ° C. or higher, and temporarily rises to several hundred degrees. There are things to do. However, when the semiconductor element 2 is bonded to the electrode 4E using the lead-free solder alloy solder material 3M as in the present embodiment, the bonding strength is firmly maintained within the operating temperature of the semiconductor element. Can do.
  • the efficiency of the power semiconductor device can be increased.
  • the withstand voltage is high and the allowable current density is also high, the power semiconductor device can be downsized.
  • wide band gap semiconductor elements have high heat resistance, so they can operate at high temperatures, and the heat sink fins can be downsized and the water cooling section can be air cooled. Is possible.
  • Sb is 5% by mass to 15% by mass
  • Cu is 0.5% by mass to 3% by mass
  • Ni is 0.01% by mass or more. Containing 0.15% by mass or less, In 0.1% by mass or more and 5% by mass or less, and composed of the remainder Sn and inevitable impurities, so that the deterioration of the junction due to metallization diffusion at high temperature is suppressed. Needless to say, deterioration during power cycle can also be suppressed, so that it is possible to improve junction reliability with respect to power cycle in a semiconductor device operating at a high temperature.
  • the lead-free solder alloy is further added with at least one of P, Ge, Ga, and Bi so as to contain a total of 0.01% by mass to 1% by mass, the life against power cycle is further increased. Reliability is improved.
  • the semiconductor device includes the circuit board 4 on which the circuit pattern 4Ea is formed and the semiconductor element 2 mounted on the circuit pattern 4Ea. Since the lead-free solder alloy described above (solder material 3M formed of) is used for bonding to 4Ea, a highly reliable semiconductor device that maintains strong bonding even after repeated high-temperature operation and power cycle Can be obtained.
  • the solder material 3M formed of the above lead-free solder alloy is arranged in a predetermined range on the circuit pattern 4Ea of the circuit board 4 constituting the semiconductor device 1.

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Abstract

　高温動作する半導体装置においてパワーサイクルに対する接合信頼性の高い無鉛はんだ合金およびそれを用いた半導体装置を得ることを目的とする。　無鉛はんだ合金として、アンチモン(Sb)を５質量％以上１５質量％以下、銅(Cu)を０．５質量％以上３質量％以下、ニッケル(Ni)を０．０１質量％以上０．１５質量％以下、インジウム(In)を０．１質量％以上５質量％以下、を含有し、残部すず(Sn)および不可避的不純物からなるように組成を最適化した。

Description

無鉛はんだ合金、半導体装置、および半導体装置の製造方法
　本発明は、無鉛はんだ合金、およびそれを用いた半導体装置と半導体装置の製造方法に関し、とくに高温動作する半導体装置に適した、Ｓｎ系の無鉛はんだ合金に関する。
　近年、半導体装置に対する信頼性の要求はますます高まり、特に熱膨張係数差の大きい半導体素子と回路基板との接合部についての寿命信頼性の向上が求められている。従来、半導体素子としては、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）を基材としたものが多く使われ、その動作温度は１００℃～１２５℃である。これらの素子を回路基板に接合するはんだ材としては、製造時の多段階はんだ接合に対応するための高融点、起動・停止に伴う繰り返し熱応力に対する耐クラック性、さらにデバイスの汚染耐性が求められる。その要求に対して、Ｓｉデバイスでは９５Ｐｂ－５Ｓｎ（質量％）、ガリウム砒素デバイスでは８０Ａｕ－２０Ｓｎ（質量％）などが使われてきた。しかしながら、有害な鉛（Ｐｂ）を大量に含有する９５Ｐｂ－５Ｓｎは、環境負荷低減の観点から問題があり、また貴金属を多く含む８０Ａｕ－２０Ｓｎは、貴金属高騰や埋蔵量の点から問題があり、ともに代替材が強く望まれていた。
　一方、省エネルギーの観点から次世代デバイスとしてシリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）を基材としたデバイスの開発が盛んになされている。これらは、ロス低減の観点からその動作温度が１７５℃以上とされており、将来的には３００℃になるとも言われている。
　上記のように、従来および次世代デバイスにおいて、融点が高く、しかも耐熱性（耐パワーサイクル特性、耐ヒートサイクル特性）に優れた高温はんだ合金が求められている。このような要求にこたえるはんだ合金として、Ｓｎ系無鉛はんだ合金が提案されている。例えば、特許文献１には、濡れ性に優れ、かつ機械的特性が優れ（特に、延性に優れ、高温での時効変化が少なく）、さらに界面反応層の成長が遅く接合部の信頼性に優れた高温無鉛はんだ合金として、Ｓｂが３．０～１０．０質量％、Ｃｕが１．０質量％以下（下限値の零を含まず）、Ｎｉが０．０１～１．０質量％、Ｇｅが０．０１～１．０質量％含有された合金組成が開示されている。また、特許文献２には、はんだ材の硬さを制御することで、ヒートサイクル時の半導体素子の割れを抑制し、さらにはんだ材の耐クラック性を向上させる高信頼なＳｎ系無鉛はんだ合金として、Ｓｂを５～１５重量％以下、Ｃｕを３～８重量％以下、Ｎｉを０．０１～０．１５重量％以下、Ｉｎを０．５～５重量％以下とした合金組成が開示されている。
特開２００８－２２１３３０号公報（段落００３１～００４８、図１～図７） 国際公開番号ＷＯ２０１０／０４７１３９Ａ１（段落００１３～００４６、図５～図８）
　ところで、本発明者らは、高温動作する半導体装置においては、材料としての機械特性や適用した部品単体としての耐ヒートサイクル性だけではなく、実際の動作を伴うパワーサイクルによって、装置としての信頼性を確保することが重要であると考え、パワーサイクルでの信頼性試験を行った。その結果、パワーサイクルでは、接合層に対して垂直方向に生じる縦クラックの抑制が、接合信頼性の向上に重要であることを見出した。しかしながら、特許文献１に開示された合金は、ヒートサイクルやパワーサイクルに対する信頼性向上のための対策がなされていない。また、特許文献２では、ヒートサイクル時に接合層に対して水平方向に生じる横クラックを抑制するための対策がなされているものの、パワーサイクルでの縦クラック発生を抑制するための対策がなされていない。
　本発明は、上記のような問題点を解決するためになされたものであり、高温動作する半導体装置においてパワーサイクルに対する接合信頼性の高い無鉛はんだ合金およびそれを用いた半導体装置を得ることを目的とする。
　本発明にかかる無鉛はんだ合金は、Ｓｂを５質量％以上１５質量％以下、Ｃｕを０．５質量％以上３質量％以下、Ｎｉを０．０１質量％以上０．１５質量％以下、Ｉｎを０．１質量％以上５質量％以下、を含有し、残部Ｓｎおよび不可避的不純物からなることを特徴とする。
　また、本発明にかかる半導体装置は、回路パターンが形成された回路基板と、前記回路パターン上に実装された半導体素子と、を備え、前記半導体素子の前記回路パターンへの接合に、上述した無鉛はんだ合金を用いたことを特徴とする。
　また、本発明にかかる半導体装置の製造方法は、半導体装置を構成する回路基板の回路パターン上の所定範囲に、上述した無鉛はんだ合金で形成されたはんだ材を配置する工程と、前記配置したはんだ材上に半導体素子を設置する工程と、前記はんだ材が溶融するように加熱して、前記半導体素子を前記回路パターンの所定位置に接合する工程と、を備えたことを特徴とする。
　この発明によれば、高温動作する半導体装置において、高温時のメタライズ拡散による割れのみならず、パワーサイクルにおける縦クラックに起因する剥離をも防止することができるので、接合信頼性の高い半導体装置を得ることができる。
本発明の実施の形態１にかかる無鉛はんだ合金を用いて製造した半導体装置の構成を説明するため図である。 本発明の実施の形態１にかかる無鉛はんだ合金を用いて半導体装置を製造する方法を説明するための図である。 Ｓｎ系無鉛はんだ合金を用いて半導体素子を接合したものを高温保持した場合の接合部の剥離メカニズムを説明するための半導体装置の部分を示す図である。 Ｓｎ系無鉛はんだ合金を用いて製造した半導体装置でパワーサイクル試験をしたときの接合部の剥離メカニズムを説明するための半導体装置の部分を示す図である。 無鉛はんだ合金におけるＳｂ含有率と機械特性との関係を示す図である。 無鉛はんだ合金におけるＩｎ含有率と接合時のボイド率との関係を示す図である。
実施の形態１．
　図１～図６は、本発明の実施の形態１にかかる無鉛はんだ合金およびそれを用いて製造した電力用半導体装置について説明するためのものである。図１は、無鉛はんだ合金のはんだ材を用いて製造した電力用半導体装置を説明するためのもので、電力用半導体装置のうちの、絶縁基板に実装された半導体素子と、その半導体素子とリボンにより電気的に接合された端子部分、および半導体素子の部分を抜き出したもので、図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ－Ａ線による断面図、図１（ｃ）は、図１（ｂ）中の半導体素子の基材に形成された層構造を説明するための部分拡大図である。図２は、無鉛はんだ合金のはんだ材を用いて半導体素子を絶縁基板に実装する方法を説明するための工程ごとの変化を示したもので、図１（ｃ）の部分に対応する。図３は、無鉛はんだ合金のはんだ材により半導体素子を接合したものを高温保持したときの接合部の層構造変化と剥離発生の様子を説明するための図で、図３（ａ）は接合直後の状態、図３（ｂ）は接合後に高温で保持したときの途中段階の状態、図３（ｃ）は接合後に高温で保持して剥離が生じやすくなったときの状態を示す。図４は、無鉛はんだ合金のはんだ材で半導体素子を接合して製造した半導体装置をパワーサイクルにかけた時の剥離の発生メカニズムを説明するための図である。また、図５、図６は、無鉛はんだ合金の組成の最適範囲を定めるために、合金組成を変化させたときの試験結果を示す図である。
　ここで、無鉛はんだ合金の組成について説明する前に、本発明の実施の形態１にかかる無鉛はんだ合金（厳密には無鉛はんだ合金から形成されたはんだ材）を適用する半導体装置の構成、およびその構成に基づきパワーサイクル試験において見出すことができた剥離のメカニズムについて説明する。
　＜半導体装置の構成＞
　電力用半導体装置１０は、図１に示すように、窒化アルミニウム、窒化ケイ素、アルミナなどのセラミックス材料からなる絶縁性セラミック板４の回路面４ｆ上に図示しないろう材などで接合された回路パターン４Ｅａ、４Ｅｂ（後述する４Ｅｒも含め、まとめて４Ｅ）が配置されている。回路パターン４Ｅは銅、アルミニウムなどの導電性材料またはそれらを主成分とする合金材料からなる。さらに、回路パターン４Ｅの表面は、酸化防止やはんだ材の濡れ性を考慮して、ニッケルなどのめっき被膜が形成されている。なお、以降は、表裏に回路パターン４Ｅを有する絶縁性セラミックス板全体を回路基板４と呼ぶことにする。また、図示しないが回路基板４の回路面４ｆの反対側の面（図では回路パターン４Ｅｒが形成されている面）には放熱板が形成されていても良い。
　図１では、回路パターン４Ｅａ上に無鉛はんだ合金で形成されたはんだ（接合前のはんだをはんだ材３Ｍ、接合後のはんだをはんだ層３と区別する）を介して半導体素子（チップ）２が接合されている。半導体素子２は、シリコンウエハを基材とした一般的な素子でも良いが、本発明においては炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料への適用を目的としており、特に炭化ケイ素を用いた半導体素子に適用される。デバイス種類としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）のようなスイッチング素子、またはダイオードのような整流素子である。ＭＯＳＦＥＴの場合、半導体素子２の回路パターン４Ｅａ側の面にはドレイン電極が形成されている。そして、ドレイン電極と反対側（図で上側）の面には、ゲート電極やソース電極が、領域を分けて形成されているが、説明を簡略化するため、上側の面は、大電流が流れるソース電極のみを記載して説明する。
　そして、半導体素子２の上側の面には、アルミニウム（Ａｌ）ないし銅（Ｃｕ）のリボン、あるいはワイヤ等の配線部材５の一端が接合され、他端側を電極４Ｅｂに接合している。これにより、半導体素子２から図示しない外部回路等への給電経路が形成される。なお、図１では、説明を簡略化するため、配線部材５として、１本のリボンのみを示しているが、電流容量を確保するため、複数本を並べて配置してもよい。
　このように、半導体素子２の上面と下面を、他の金属材料と接合するために、半導体素子２は、半導体基材２Ｂの両面には、図１（ｃ）に示すように複数の被覆層が形成されている。例えば、半導体素子２は、炭化珪素材料の基材２Ｂに対して、はんだ材３Ｍにより回路基板４と接合する面側（図中下側）には、基板側オーミック層２Ｌｒ１と、Ｎｉめっき層などを有する基板側メタライズ層２Ｌｒ２と、合金層２Ｌｒ３が形成されている。また、リボン５が接続される面側（図中下側）には、配線部材側オーミック層２Ｌｆ１、配線部材側メタライズ層２Ｌｆ２が形成されている。基板側オーミック層２Ｌｒ１は、半導体材料である基材２Ｂと金属との接合をオーミック接合とするためのものであり、基材２Ｂと接するように形成されている。基板側メタライズ層２Ｌｒ２は、基板側オーミック層２Ｌｒ１とはんだ層３との良好な接合を得るためのものであり、基板側オーミック層２Ｌｒ１と接するように形成されている。合金層２Ｌｒ３は、後述するように、半導体素子２をはんだ材３Ｍで回路基板４（厳密には４Ｅａ）に接合する際に、生じたはんだ層３（はんだ接合層）とメタライズ層２Ｌｒ２との間に生じる層である。
　半導体素子２の上面側に形成される配線部材側オーミック層２Ｌｆ１は、半導体材料である基材２Ｂと金属との接合をオーミック接合とするためのものであり、基材２Ｂと接するように形成されている。配線部材側メタライズ層２Ｌｆ２は、配線部材側オーミック層２Ｌｆ１とはんだ層３の良好な接合を得るためのものであり、配線部材側オーミック層２Ｌｆ１と接するように形成されている。
　基板側オーミック層２Ｌｒ１としては、たとえば１００ｎｍ厚程度のＴｉ（チタン）が用いられる。また基板側メタライズ層２Ｌｒ２としては、たとえば５００ｎｍ厚程度のＮｉが用いられている。合金層２Ｌｒ３としては、半導体素子２側からたとえばＮｉ－Ｓｎ（スズ）－Ｃｕ（銅）相が形成され、次いでＣｕ－Ｓｎ相とＳｎ－Ｓｂ（アンチモン）相との混合相が形成されている。はんだ層３は、後述するように、Ｓｂを５質量％以上１５質量％以下、Ｃｕを０．５質量％以上３質量％未満、Ｎｉを０．０１質量％以上０．１５質量％以下、Ｉｎを０．１質量％以上５質量％以下で残部Ｓｎとするいわゆる鉛フリーはんだ合金である。当然ながら、他に不可避的不純物を含むことはある。
　配線部材側オーミック層２Ｌｆ１としては、たとえば１００ｎｍ厚程度のＴｉ（チタン）が用いられる。また配線部材側メタライズ層２Ｌｆ２としては、たとえば１０００ｎｍ厚程度のＡｌが用いられている。配線部材５としては、例えば、厚さ２００μｍ、幅２０００μｍのリボン、あるいは、φ１００μｍなどのＡｌワイヤが用いられており、超音波装置などによって所定の超音波エネルギーを加えることによってボンディングされている。
　次に、この半導体装置１の製造方法について図２を用いて説明する。
　たとえば、図２（ａ）に示すように、厚さ０．２５ｍｍで７ｍｍ角の炭化珪素半導体基材２Ｂの表面には、基板側オーミック層２Ｌｒ１と基板側メタライズ層２Ｌｒ２、配線部材側オーミック層２Ｌｆ１、配線部材側メタライズ層２Ｌｆ２とが順に積層し、半導体素子２として形成する。次に、回路基板４（の電極４Ｅａ）に対して、はんだ材３Ｍにより半導体素子２を接合する。このはんだ接合に際しては、まず、回路基板４の表面上に、はんだ層３となるはんだペレット３Ｍが載置される。このはんだペレット３Ｍは、たとえばＳｎ－１０Ｓｂ－２Ｃｕ－０．１Ｎｉ－１Ｉｎ（インジウム）の組成の合金よりなっており、その両面にフラックス３ｆが塗布されている。また、このはんだペレット３Ｍは、たとえば厚さ０．１ｍｍで８ｍｍ角の寸法を有している。そして、載置されたはんだペレット３Ｍの上にさらに半導体素子２が載置される。この際、はんだペレット３Ｍに基板側メタライズ層２Ｌｒ２が接するように半導体素子２が載置される。
　このように、回路基板４とはんだペレット３Ｍと半導体素子２とを積み重ねたものを、回路基板４を下にして３００℃の温度に設定されたホットプレート上に載置して、２分間加熱する。これにより、はんだペレット３Ｍが溶融して溶融状態のはんだ層３となる。そして、基板側メタライズ層２Ｌｒ２中の成分とはんだ層３中の成分とが相互に拡散して、図２（ｂ）に示すように、基板側メタライズ層２Ｌｒ２とはんだ層３との間に合金層２Ｌｒ３が形成される。加熱終了により、溶融状態のはんだ層３が冷却されて固化する。その後、フラックス残渣を除去し、配線部材側メタライズ層２Ｌｆ２に、厚さ２００μｍのＡｌリボンが、図示しないボンディングツールによって所定の超音波エネルギーを加える事によってボンディングされる。以上のプロセスにより、図１に示したような半導体装置１０が製造される。
　なお、上術した「Ｓｎ－１０Ｓｂ－２Ｃｕ－０．１Ｎｉ－１Ｉｎ（質量％）」とは、質量％でＳｂを１０％、Ｃｕを２％、Ｎｉを０．１％、Ｉｎを１％含み、かつ残部がＳｎとなるはんだ合金を示し、当然のことながら、不可避的不純物については記載していない。以下の記述において、これと同様の表記は同様の質量％（図や表ではｗｔ％と表記）における組成を意味するものとする。また、はんだ材としては、はんだペレット３Ｍの例を示したが、ペレットに限らず、バー、ペースト、あるいはパウダー等の他の形態であってもよい。
＜剥離メカニズム＞
　つぎに、上記のような構成の半導体装置において発生し、本発明の実施の形態にかかる無鉛はんだ合金での克服対象である、２種類の接合部の剥離について説明する。ひとつめは、高温で保持された場合に生じるメタライズ拡散にともなう剥離であり、ふたつめは、本発明者が見出したパワーサイクルにおける縦クラックにともなう剥離である。
　ひとつめの、メタライズ拡散による基板側オーミック層２Ｌｒ１と合金層２Ｌｒ３との間で発生する剥離について説明する。図３は、半導体素子２と回路基板４との接合部分のうち、半導体素子２の基材２Ｂ側からはんだ層３までの部分を拡大した概略断面図の時間経過による変化を示すものであり、図３（ａ）は接合直後、図３（ｂ）は接合して２００℃で保持してからしばらくたった状態、図３（ｃ）は２００℃で保持した状態でさらに長時間放置したときの状態である。図に示すように、半導体装置を２００℃程度の高温で保持すると、合金層２Ｌｒ３と基板側オーミック層２Ｌｒ１との間のメタライズ層２Ｌｒ２が徐々に薄くなり、ついには、消滅して合金層２Ｌｒ３と基板側オーミック層２Ｌｒ１とが直接接触するようになる。このとき、基板側オーミック層２Ｌｒ１の厚さはほとんど変化しないが、合金層２Ｌｒ３は基板側メタライズ層２Ｌｒ２とはんだ層３の一部とを熱拡散により取り込むことで成長し、厚くなっていく。図３（ｃ）に示すように、メタライズ層２Ｌｒ２が消滅して、基板側オーミック層２Ｌｒ１と合金層２Ｌｒ３とが直接接触するような状態となると、両層２Ｌｒ１、２Ｌｒ３の間の密着強度は低いので、比較的小さい力でも、基板側オーミック層２Ｌｒ１と合金層２Ｌｒ３との間で剥離ＢＤが生じてしまう。
　ふたつめの、半導体装置１としてパワーサイクルを行ったときに発生する縦クラックにともなう剥離について説明する。図４は、図示しない通電装置および温度制御装置によって、例えば４０℃に１０秒、２００℃に１０秒を１サイクルとして、５ｋサイクル程度のパワーサイクルを実施した後に、はんだ層３（接合部）内に生じたクラックＣの発生状態を示したものである。なお、図中、縦（ｖ）方向に発生するクラックを縦クラックＣｖ、水平（ｈ）方向に発生するクラックを水平クラックＣｈとし、まとめてクラックＣと称する。図において、通電時、リボン５直下の部分が局所的に加熱され、はんだ層３が熱膨張しようとするが、温度の低い周辺部に拘束されるため、内部に圧縮応力が発生する。このときはんだ層３の組織内に析出物３ｐのような脆弱な部分があると、析出部３ｐを起点として縦クラックＣｖが生じる。更に上記を繰返すと、はんだ層３の縦クラック幅拡大，クラック発生領域面積の増加を生じ、更に継続し続けると、例えば複数の縦クラックＣｖ１、Ｃｖ２伝いに水平クラックＣｈが発生し、ついには剥離する。この水平クラックＣｈは接合時のボイド率、パワーサイクル後の縦クラックＣｖの量にも関係するが、材料自体（バルク）の強度、伸びにも関係し、ある程度の強度、伸びを有する材料でなければ、早期に水平クラックＣｈが、縦クラックＣｖあるいは析出物３ｐ、または後述するボイド伝いに発生する。
　上述した脆弱部となる析出物３ｐについては、はんだ層３を構成する材料を中心に、様々な組成のものがあるが、その中でも、特にＣｕの析出物が縦クラックＣｖ増加に起因していることがわかった。これはＳｎ－Ｃｕ共晶合金組成がＳｎ－０．７Ｃｕであり、それ以上Ｃｕを添加（増大）すると、一部のＣｕは接合界面にＣｕリッチ相を形成するが、同時に母相内にも析出する。この母相内に析出したＣｕリッチ相は、パワーサイクルによる熱によって、凝集し、粗大化する。すると、母相に比べ、Ｃｕリッチ相は硬く、塑性変形しにくいため、両者の塑性、クリープ性の違いにより、Ｃｕリッチ相を基点として縦クラックＣｖが発生するのである。なお、Ｓｂ、Ｉｎについても検討を行ったが、Ｓｂ、Ｉｎについても含有率を増やすと、析出物が増大するが、この場合、同時に強度、伸びが向上するため、縦クラックＣｖから水平クラックＣｈへ移行することがなく、致命的な不良（接合部の急激な抵抗上昇）とならないことがわかった。
　なお、上記析出物の凝集は、ヒートサイクルにおいても発生するが、明確な縦クラックＣｖが発生するまでには至らない。これは、パワーサイクルの場合、一度上記のような接合劣化が生じると、接合部の放熱性が低下し、発熱量が増大する。すると接合部の温度が上昇し、さらに接合劣化が加速する。このようにヒートサイクルでは設定温度固定であるのに対し、パワーサイクルでは温度が固定されず、半導体装置が熱暴走を起こすため、ヒートサイクルとは異なる接合劣化（縦クラックＣｖ）を生じる。この縦クラックＣｖは特にリボン５やワイヤ等の配線部材との接合部直下の高温部付近で発生しやすく、例えばリボン５が中央付近にボンディングされていれば、中央部から縦クラックＣｖが生じ、端部には縦クラックＣｖは見られない。
　したがって、パワーサイクル時の接合劣化は主に縦クラックＣｖとそれに付随する水平クラックＣｈによる剥離からなり、その評価は、実装時の抵抗増加率ＩＲＲ（パワーサイクル後の抵抗をＲＡＰ、パワーサイクル前の抵抗をＲＢＰとすると、（ＲＡＰ－ＲＢＰ）／ＲＢＰとして表される）で行うことができる。そして、試験上、抵抗増加率が１０％を超えるあたりから加速的に抵抗ＲＡＰが増大することがわかったので、抵抗増加率ＩＲＲが１０％となるサイクル数、あるいは所定サイクル数で抵抗増加率ＩＲＲが１０％に増大するか否かを製品のパワーサイクル性評価基準とする。
＜合金組成の最適化理由＞
　次に、上記２つのクラックに対する対策として、本発明の実施の形態にかかる無鉛はんだ合金の各成分の役割と最適化する際の考え方について説明する。
＜Ｓｂ：５ｗｔ％～１５ｗｔ％＞
　Ｓｂは、後述するパラメータ試験１を行った結果、５質量％以上１５質量％以下を最適範囲として規定したものであり、基本的に、はんだ材として重要な物性である引張強度と伸びを調整するために最適化した。
　パラメータ試験（結果は後述）においては、例えば、Ｓｎ－ｘＳｂ－２Ｃｕ－１Ｉｎ－０．１Ｎｉ（質量％：ｘ＝０～２０）というように、所定のＣｕ、Ｎｉ、Ｉｎを含有するＳｎベースの無鉛はんだ合金におけるＳｂ含有率を変化させて引張強度と伸びを測定し、最適範囲を定めるようにした。その結果、引張強度は、Ｓｂ含有率の増大に伴って増大するが、含有率を５質量％以上にしないと、効果的に引張強度を上げることができないことが分かった。一方、伸びはＳｂ含有率が１５質量％を超えると、劇的に低下することがわかった。
　はんだ材の引張強度が高くかつ伸びが低いと、はんだ層３で応力緩和されずに上記で説明したとおり、パワーサイクル時に縦クラックＣｖ伝いに水平クラックＣｈが生じやすい。またＳｂ含有率を増大しすぎるとはんだ層３のＳｂ析出量が増大し、パワーサイクル時に縦クラックＣｖが生じやすい。よって、はんだ層３の引張強度と伸びが共に高く、またＳｂの析出量が少ないことが望ましく、これより、Ｓｂの含有率は、引張強度を維持するための下限値である５質量％と、伸びを維持するための上限値である１５％により定められた範囲を最適範囲とした。
＜Ｃｕ：０．５ｗｔ％～３ｗｔ％、およびＮｉ：０．０１ｗｔ％～０．１５ｗｔ％＞
　ＣｕとＮｉは、後述するパラメータ試験２を行った結果、それぞれ０．５質量％以上３質量％以下、０．０１質量％以上０．１５質量％以下を最適範囲として規定したものである。指標としては、ＣｕとＮｉの組成をマトリクス状のパラメータとし、はんだ材としての割れにくさを示す延性が確保できる範囲、縦クラックＣｖの起点となる析出物の発生の指針となるボイド率が所定割合以下となる範囲、およびパワーサイクルを行ったときのＮｉ拡散にともなう割れが許容できる状況となる範囲、そして、パワーサイクルによる縦クラックにともなう抵抗増加で判断した性能劣化が許容値以内となる範囲、の全てを満たす範囲を最適値とした。
　Ｃｕについては、Ｃｕの含有率を増大させると、延性が低下し、ボイド率が増大し、残Ｎｉ厚が増大するという傾向がある。延性が低下するのは、Ｃｕの添加により大部分を占めるＳｎの粒界にＣｕ６Ｓｎ５などの金属間化合物相が析出し、Ｃｕの含有率増大に伴いその析出量も増大することにより、Ｓｎの粒界滑りが生じにくくなるためである。またボイド率が増大するのは、Ｃｕの含有率増大に伴い液相線温度が上昇し、析出される固相が増大することにより粘度が上昇して、フラックスのガスが抜けにくくなるためである。さらに、残Ｎｉ厚が増大するのは、添加されたＣｕが溶融はんだ層中の接合界面に移動し、メタライズであるＮｉと主成分であるＳｎとで３元合金が生成するが、これがＮｉとＳｎとの２元合金と比較して成長速度が小さいためである。
　延性については、Ｎｉ含有率が低い領域では、Ｃｕ含有率が少ないほどよく、Ｎｉ含有率が高い場合は、逆に一定以上の量が必要であったが、想定しているＮｉ含有率の範囲ではＣｕ含有率による大きな変化は見られなかった。ボイド率については、５質量％程度のＣｕ含有率の範囲では顕著な変化はなかった。一方、Ｎｉ割れの結果からは、メタライズ層２Ｌｒ１のＮｉが拡散されるのを抑制するには、Ｃｕを０．５質量％以上添加する必要があることがわかった。しかしながら、Ｃｕに関しては、本発明者が見出したように、縦クラックのＣｖの主因がＣｕ析出物であるので、Ｃｕ析出物を抑制するための上限値を定める必要がある。その点に着目してパワーサイクル試験を実施すると、Ｃｕの含有率が３質量％を超えると、上記Ｃｕ化合物相中の析出物３ｐの量が増大し、縦クラックＣｖの基点となることが明らかとなった。そこで、Ｃｕの含有率は、上限値を３質量％とした。
　上記の結果に基づき、Ｓｎ－１０Ｓｂ－１Ｉｎをベースとした合金では、Ｃｕを０．５質量％以上３質量％以下の範囲で含有することにより、高信頼な接合が得られる。なお、Ｃｕの含有率は、Ｎｉ拡散抑制効果、ボイド率、延性、Ｃｕ化合物析出量のバランスにより、２質量％前後が最も望ましい。また、パワーサイクルに関しては、Ｎｉの含有率を０．０１質量％以上０．１５質量％以下に設定すると、Ｃｕの含有率が０．５質量％以上３質量％以下であれば、抵抗上昇は１０％以下と高信頼な接合が得られている。
　Ｎｉについては、Ｎｉの含有率が増大するほど、メタライズの拡散速度が遅く、高温における接合強度が長く保たれる。つまり耐熱性が優れている。その効果は、０．０１質量％以上で顕著である。一方、Ｎｉの含有率が０．１５質量％を超えると顕著にボイドが増加する。ボイドが多いと半導体デバイスの発熱を逃がす点で不利となるので、現状では約０．１５質量％以下が目安となる。従って、Ｎｉ含有率が０．１５質量％以下に制御されることで、高信頼な接合が得られる。なお、Ｎｉ含有率の下限については、０．０１質量％未満でも効果は得られるが、効果が顕著に現われる０．０１質量％以上が望ましい。また、Ｎｉの含有率については、はんだ付温度２７０℃でのＳｎ中への固溶限界に近い０．１質量％前後が最も望ましい。
＜Ｉｎ：０．１ｗｔ％～５ｗｔ％＞
　Ｉｎは、後述するパラメータ試験３を行った結果、０．１質量％以上５質量％以下を最適範囲として規定したものであり、基本的に、はんだ材として重要な物性である延性強化とボイド率を抑えるために最適化した。
　上述したＳｂ添加によって、はんだ材は硬化する。そこで、硬くなりすぎたはんだ材にＩｎを添加し、Ｉｎ相が分散されることによる延性強化で、割れにくく応力を緩和できる金属組織を形成する。また、Ｉｎを添加することではんだ材の濡れ性が向上する。これは融点が低下することによって反応性が向上するためである。しかしながら、Ｉｎが活性な元素であるため、添加しすぎるとはんだ材が酸化されてかえって濡れ性が低下する。濡れ性についても、ボイド率で評価でき、Ｉｎについては、ボイド率が一定値以下となるための上限値と下限とによって組成の最適範囲を規定した。
　つぎに、上述した各組成の最適範囲を定めるために行ったパラメータ試験について詳細に説明する。
＜パラメータ試験１：Ｓｂ＞
　試験は、Ｃｕ、Ｎｉ、Ｉｎの組成を一定とし、ＳｎをベースとしてＳｂ組成を変化させた無鉛はんだ合金で丸棒を作成し、引張強度と伸びを測定した。試験対象としては、Ｓｎ－ｘＳｂ―２Ｃｕ－１Ｉｎ－０．１Ｎｉ（質量％：ｘ＝０、２．５、５、１０、１５、１６、１８、２０、３０、４０）の１０種類の合金を試作した。具体的には、純度９９．５％のＳｎ、Ｓｂ、Ｃｕ、Ｉｎ、Ｎｉとを、合計で２ｋｇになるように、ｘの値の異なる合金毎に秤量する。そして、高周波溶解炉で最高温度が７００℃程度になるまで加熱し、溶け残りが無いことを確認した上で、直径４０×長さ２５０ｍｍの鋳型で鋳造して鋳造サンプルを作成する。さらに、凝固後、中央部を基準として直径２５ｍｍ×長さ１８０ｍｍの丸棒に機械加工し、引張試験のチャック部として直径２５ｍｍ×長さ４０ｍｍ、平行部直径８ｍｍ×長さ９０ｍｍにさらに機械加工した引張試験片を作成した。作成した組成の異なる無鉛はんだ合金の引張試験片に対し引張速度０．５ｍｍ／分の速度で引張試験を実施した。
　なお、上述の引張試験片を加工する際に、２つのチャック部の近傍からドリルで切粉を採取して発光分析による定量分析も行った。その結果、各組成については、有効数字１桁で狙い値通りの含有率となっていることが確認できた。また外観チェックによりはんだボイド、表面欠陥および変色がないことを確認した。
　図５は、上記引張試験での引張強度と伸びの測定結果を示しており、図中横軸はＳｂ含有率で、縦軸は、左側が引張強度（●：黒丸）、右側が伸び（◇：ひし形）である。図に示すように、引張強度については、Ｓｂを添加していくほど向上するが、５質量％まではＳｂ含有率に対して顕著に引張強度が増大し、それ以降は引張強度の伸びは緩やかとなる。逆にいえば、Ｓｂ含有率が５質量％を下回ると引張強度が大きく低下し、しかも含有率の変化に敏感に変化する。はんだ材にとって、高く安定した引張強度が望ましいので、引張強度の点からはＳｂの含有率は５％以上が望ましいことが分かる。一方、伸びについてはＳｂ含有率増大に伴い低下し、１５質量％以降で急激に低下することがわかった。はんだ材にとって、高く安定した伸びが望ましいので、伸びの点からは、Ｓｂ含有率を１５質量％以下に抑えることが望ましいことが分かる。
　つまり、引張強度と伸びを両立させるためには、機械強度による下限値５質量％と、伸びによる上限値１５質量％に挟まれた範囲ＯＲＳｂ（５ｗｔ％～１５ｗｔ％）がＳｂの最適範囲であるといえる。
　また、上記鋳造サンプルのうち、Ｓｂ含有率が０～３０質量％のものについては、ほぼ中央部から数十ｍｇ程度をＤＳＣ用サンプル（ＤＳＣ－１～ＤＳＣ－９）として取出し、ＤＳＣ（Differential Scanning Calorimeter：示差走査熱量計）測定によって、固相線温度と液相線温度とを算出した。ここで、固相線温度は、一定の昇温速度（５Ｋ／ｍｉｎ）で加熱した場合に得られる吸熱カーブで最初に表れるピークの最低温度と定義している。また、液相線温度は、一定の冷却速度（－Ｋ／ｍｉｎ）で冷却した場合に得られる発熱カーブで最初に表れるピークの最高温度と定義している。そのため、加熱時のピークの最低温度と冷却時のピークの最高温度から、それぞれ固相線温度と液相線温度とを算出する事ができる。表１に、ＤＳＣ測定によって算出した固相線温度および液相線温度のＳｂ含有率依存性を示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、Ｓｂ含有率の増加に伴って液相線温度が上昇する。その上昇は、Ｓｂ含有率が１５質量％（ＤＳＣ－５）までは緩やかであるが、１５質量％を超えると（ＤＳＣ－６）、急激になっている。図１で示した伸びの低下は、Ｓｂ含有率の増大に伴って微細に分散していたＳｂが粗大化し、Ｓｂ含有率が１５質量％を超えるとＳｂ析出量が急激に増大するためと考えられる。ＤＳＣ試験において液相線が急激に上昇するＳｂ含有率の値と、伸びの変化についての閾値との間に相関が得られていることから、上記伸びの閾値が確かなものであることが確認できた。はんだ材３Ｍは、引張強度と伸びが共に高く、かつＳｂの析出量が少ないことが望ましいので、Ｓｂの含有率を５質量％以上１５質量％以下の範囲と定める。
　また、表１に示すように、Ｓｂ含有率の増大に伴い、液相線温度は上昇するが、固相線温度はさほど上昇しない。接合温度が固液共存領域（固相線温度以上液相線温度以下の領域）になるとボイドができやすくなるので、通常良好な濡れ性を得られるためのはんだの接合温度としては、液相線温度＋３０℃程度以上が望ましい。Ｓｂの含有率が１５質量％の場合（ＤＳＣ－５）の液相線温度は２５５℃であり。一般の加熱ヒータの上限が３００℃であるので、１５質量％以下のＳｂ添加であれば３００℃を超えるような特殊加熱装置を用いる必要が無い。一方、Ｓｂの含有率が１６質量％以上の場合（ＤＳＣ－６）の液相線温度は２９０℃であり、その場合、良好な濡れ性を得るためには、特殊なヒータが必要となる。したがって、装置の簡素化、低コスト化の観点からもＳｂの含有率を１５質量％以下に定めることが望ましい。
　また固相線温度以上で基板側メタライズ層２Ｌｒ２の拡散速度が顕著に大きくなることから、固液共存領域（固相線温度以上液相線温度以下の領域）は狭いことが望ましい。Ｓｂの含有率が１５質量％の場合（ＤＳＣ－５）の固液共存領域の温度差は２１℃であり、１６質量％の場合（ＤＳＣ－６）の５６℃や、２０質量％の場合（ＤＳＣ－８）の８１℃に比べて狭い。したがって、Ｓｂ含有率を１５質量％以下にすることは、パワーサイクルに対する耐性にとっても望ましい組成であるといえる。
　なお、Ｓｂ組成の最適化については、後述する他の成分のパラメータ試験で得た最適範囲の上限値、下限値に相当する、Ｃｕ含有率が０．５質量％以上３質量％未満、Ｉｎ含有率が０．１質量％以上５質量％以下、Ｎｉ含有率が０．０１質量％以上０．１５質量％以下の範囲においても同様の試験を実施したが、同様の効果が得られることが確認できた。
＜パラメータ試験２：Ｃｕ，Ｎｉ＞
　試験は、Ｓｂ、Ｉｎの組成を一定とし、ＳｎをベースとしてＣｕとＮｉ組成を変化させた無鉛はんだ合金を作成し、材料としての延性と、その無鉛はんだ合金で形成したはんだ材を用いて半導体装置を作成した時のはんだ層中のボイド率、作成した半導体装置をパワーサイクルにかけた時のメタライズ拡散によるＮｉ割れの発生の有無、および本発明者が見出したパワーサイクル時の縦クラックによる剥離を評価するための抵抗増加率を測定した。試験対象としては、Ｓｎ－１０Ｓｂ－１Ｉｎ－ｘＣｕ－ｙＮｉ（質量％：ｘ＝０、０．２５、０．５、１、２、２．５、３、５，ｙ＝０、０．０１、０．１、０．１５、０．１６、０．１７、０．２０）の５６種類の合金を試作した。具体的には、純度９９．５％のＳｎ、Ｓｂ、Ｃｕ、Ｉｎ、Ｎｉとを、合計で２ｋｇになるように、ｘ、ｙの値の異なる合金毎に秤量する。そして、各材料を窒素雰囲気中で高周波溶解し、７００℃になったことと溶け残りが無いことを確認した上で、幅２０ｍｍ×高さ１０ｍｍ×長さ１５０ｍｍの鋳型で鋳塊を鋳造した。
　この鋳塊の両端と中央部について、ドリルで切粉を採取し、切粉のＳｂ、Ｃｕ、Ｎｉについて、プラズマ融合発光分析で、定量分析を行い、有効数字１桁で狙い値通りの鋳塊が得られていることを確認した。その後、この鋳塊を圧延機で厚さ０．１ｍｍに加工して、表面を１０％塩酸で洗浄した後、十分に水洗し、カッターにより８ｍｍ角のペレット状に切断したものを試験サンプルとした。表２に試験対象である５６種の無鉛はんだ合金のＣｕとＮｉの組成を示す。また、表２において、サンプル名に「実施例」と記したものが、パラメータ試験２の試験結果を総合して設定した最適範囲に適合する組成の合金、「比較例」と記したものが、最適範囲からはずれた組成の合金である。
Figure JPOXMLDOC01-appb-T000002
＜パラメータ試験２Ａ：延性評価＞
　無鉛はんだ合金の材料としての延性は、鋳塊を圧延機で厚さ０．１ｍｍに圧延する際に割れが生じるか否かで評価した。このとき、切断中に一部割れが生じたものを不可（×：バツ）、割れなかったものを良（○：まる）とした。また、延性にのみついて考えると、Ｎｉ、Ｃｕを含有しない場合が優れているので、別途、Ｓｎ－１０Ｓｂ－１Ｉｎ（ｘ＝ｙ＝０）の合金について同様に圧延したときの状態を最良とし、○評価のうち、目視による相対評価で、最良状態に匹敵する場合を優（◎：二重丸）とした。その評価結果を表３に示す。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、もっとも延性がよい優となるのは、ＣｕおよびＮｉ含有率がともに低い領域（Ｃｕ：１ｗｔ％以下、Ｎｉ：０．０１％以下）である。また、Ｎｉ含有率が０．１６％を超えるとＣｕ含有率を１質量％以下、０．２５質量％以下というように、さらに低くしなければ不可になるという結果が得られた。そして、ＣｕとＮｉの組成の組合せ全体を見ると、「良」以上が得られる組成は、表中太線より左側に位置する範囲となる。
＜パラメータ試験２Ｂ：ボイド率評価＞
　ボイド率は、合金の種類ごとに半導体装置を製造し、製造した半導体装置中のはんだ層３部分の透過Ｘ線画像を用いて評価した。具体的には、上述した製造方法（図２）により、合金の種類ごとに、１０個の半導体装置１を製造する。そして、透過Ｘ線装置を用いて、製造した半導体装置１の半導体素子２の表面からＸ線を入射させ、得られた画像を画像処理装置で２値化し、得られた面積の和の平均値を平均ボイド率として算出した。表４に、製造された半導体装置１の合金の種類（実施例、比較例）ごとのはんだ層３中のボイド率を示す。なお、ボイド率の値は、合金の種類（実施例、比較例）ごとに作成したそれぞれ１０個の半導体装置に対して算出したボイド率の平均値である。
Figure JPOXMLDOC01-appb-T000004
　表４に示すように、ボイド率は主にＮｉ含有率の影響を受け、Ｎｉの含有率増大に伴い、ボイド率が増大し、とくにＮｉの含有率が０．１５質量％を超えると顕著にボイド率が増大した。ボイド率が高くなる（ボイドが多くなる）と、熱伝導率が低下するので、半導体デバイスの発熱を逃がす点で不利となる。そのため、実効的な熱伝導率を得るには、ボイド率を１４％以下に抑える必要があることが、実験的に得られている。したがって、表４に示す結果から、熱伝導率を一定以上に保てるボイド率に抑えることができる組成は、表中太線より左側に位置するＮｉ含有率が０．１５％以下の範囲となる。
＜パラメータ試験２Ｃ：パワーサイクル寿命評価＞
　はんだ接合部の主たる２つの劣化原因のうち、メタライズ拡散にともなう剥離をパワーサイクル時のＮｉ割れで、縦クラックにともなう剥離を抵抗増加率によって評価した。具体的には、パラメータ試験２Ｂと同様に、合金の種類ごとに、１０個の半導体装置１を製造する。そして、パワーサイクルとしては、パワーオフ時を４０℃、パワーオン時を２００℃と設定して、パワーオフ１０秒、パワーオン１０秒を１サイクルとして、５０００サイクルのパワーサイクル処理をおこなった。パワーオン時は、リボン５と端子４Ｅａ間に電流を流して半導体素子２の表面温度をサーモグラフィーで測定し、表面の最高温度が２００℃になるように電流を調整した。なお、サイクル初期において表面の最高温度が２００℃になる条件は１７０Ａ（印加電圧１５Ｖ）であった。
　そして、パワーサイクル後、Ｎｉ拡散により全てのサンプルで剥離が（Ｎｉ割れ）生じた合金を致命的な不良と評価して「×：バツ」、一部剥離が生じたサンプルがあった合金を「△：三角」、剥離が生じなかった合金を良と評価して「○：丸」を付した。表５に、製造された半導体装置１の合金の種類（実施例、比較例）ごとのパワーサイクル後のＮｉ割れについての評価結果を示す。
Figure JPOXMLDOC01-appb-T000005
　表５に示すように、Ｓｎ－１０Ｓｂ－１Ｉｎはんだ合金で、Ｎｉが添加されていない場合（０．００％）は、Ｃｕの含有率にかかわらず、メタライズであるＮｉの拡散により、一部あるいはサンプル全てで剥離が生じている。さらに、Ｃｕ含有率が０．５％を下回る場合（０．２５％以下）は、Ｎｉの含有率にかかわらず、メタライズであるＮｉの拡散により、一部あるいはサンプル全てで剥離が生じている。つまり、Ｎｉ割れの結果からは、メタライズ層２Ｌｒ１のＮｉが拡散されるのを抑制するには、表中太線より右上に位置するＣｕを０．５質量％以上、Ｎｉを０．０１％以上含有する組成が有効であることがわかった。
　また、パワーサイクル後の抵抗増加率（（ＲＡＰ－ＲＢＰ）／ＲＢＰ）を算出した結果、サンプル全てが１０％以下であった合金を良と評価して「○：丸」、各サンプルの抵抗増加率の平均値は１０％以下であったが、個別に１０％以上となるサンプルがあった合金を△、サンプル全ての抵抗増加率が１０％以上になった合金を不良と評価して「×：ばつ」を付した。表６に、製造された半導体装置１の合金の種類（実施例、比較例）ごとのパワーサイクル後の抵抗増加率による評価結果を示す。
Figure JPOXMLDOC01-appb-T000006
　表６に示す評価結果のうち、破線より左下の領域では、上記のようにＮｉ割れを生じているので、抵抗増加の原因として縦クラックＣｖが関与しているか否かは不明である。しかし、破線より右上の領域では、Ｎｉ割れが生じていないので、Ｎｉ割れ以外の原因で抵抗が増大したことになるので、破線より右上の領域について検討する。Ｃｕの含有率が３質量％を超える（５ｗｔ％）と、Ｃｕ化合物相中の析出物３ｐの量が増大し、縦クラックＣｖの基点となる。また、Ｎｉの含有率が０．１５質量％を超えると、抵抗増加率により不良と判定する率が急増し、０．１６質量％の場合、Ｃｕ含有率が０．５ｗｔ％と１ｗｔ％のときを除き、×または△となった。これは、ＮｉやＣｕの含有率が多くなることで、縦クラックの基点が増加し、またボイド伝い、あるいは縦クラック伝いに水平クラックが発生したためと考えられる。そして、この考え方は、縦クラックＣｖの起点となる析出物の指標となる初期接合時のボイド率を評価した表４においてＮｉ含有率が０．１６質量％以上でボイド率が急増する事実、さらには表３で示した延性が低下する傾向と一致している。
　つまり、縦クラックＣｖにともなう抵抗増加率の結果からは、Ｃｕ含有率を３％以下に抑えるとともに、Ｎｉ含有率についても表中太線より右側の位置になるように上限値を設定する事が縦クラックに起因する接合劣化を防止するために望ましいことが分かる。
　したがって、パラメータ試験２Ａ、２Ｂ、およびパワーサイクルを考慮した２Ｃの結果、すべての条件を満たす範囲として、Ｃｕ含有率を０．５質量％以上、３％質量％以下、かつＮｉ含有率を０．０１％以上、０．１５％とする。なお、Ｎｉ含有率の下限については、０．０１質量％未満でも効果は得られるが、効果の発現が確認された０．０１質量％を下限値とした。
　なお、パラメータ試験１で設定したＳｂ含有率が５質量％以上１５質量％以下の範囲、また後述するパラメータ試験３で設定したＩｎ含有率が０．１質量％以上５質量％以下の範囲で作成した無鉛はんだ合金で、上述同様の実験においても、全く同様の効果が得られることが確認された。
＜パラメータ試験３：Ｉｎ＞
　試験は、Ｓｂ、Ｃｕ、Ｎｉの組成を一定とし、ＳｎをベースとしてＩｎ組成を変化させてはんだペレットを作成し、パラメータ試験２Ｂ同様に半導体装置を試作して画像解析によりボイド率を評価した。試験対象としては、Ｓｎ－１０Ｓｂ―２Ｃｕ－ｘＩｎ－０．１Ｎｉ（質量％：ｘ＝０、０．１、０．５、１、３、５、６、７、８）の９種類の合金を試作した。また、Ｉｎは、希少金属（レアメタル）の１種であるので、合金組成毎のコストについても試算した。コストは、Ｓｎ－１０Ｓｂ－２Ｃｕ－０．１Ｎｉを１ｋｇ当たり３０００円、インジウムを１ｋｇ当たり６万円とし、Ｉｎ無添加合金（比較例３７）の価格に対する価格比として算出した。表７に合金種（実施例、比較例）ごとにボイド率を測定した平均値と試算したコスト比を示す。
Figure JPOXMLDOC01-appb-T000007
　また、図６は、パラメータ試験３における、ボイド率の測定結果を示しており、図中横軸はＩｎ含有率で、縦軸が平均ボイド率である。Ｉｎは低融点（１５６℃）であるため、わずかの量（０．１質量％）を添加することで、融点が下がるとともに反応性が向上するので、ボイド率が大きく低下（改善）する。一方、Ｉｎは他の材料に比べ、酸化しやすいため、５質量％よりも多く添加すると、析出したＩｎが酸化し、濡れ性を阻害するため、かえってボイド率が上昇（悪化）する。そのため、ボイド率の上限の閾値ＴｈＶを１４％とすると、ボイド率を閾値ＴｈＶ以下に保つためには、Ｉｎ含有率を０．１質量％以上５質量％以下の範囲ＯＲＩｎに設定する事が望ましいことがわかる。
　また、表に示すように、Ｉｎは高価であるため、Ｉｎを多く添加するほどコストが上昇するので、Ｉｎ含有率は、３質量％以下に抑えることがさらに望ましい。
　なお、Ｉｎ組成の最適化については、上述した他のパラメータ試験で設定した最適範囲の上限値、下限値に相当する、Ｓｂ含有率が５質量％以上１５質量％以下、Ｃｕ含有率が０．５質量％以上３質量％未満、Ｉｎ含有率が０．１質量％以上５質量％以下、Ｎｉ含有率が０．０１質量％以上０．１５質量％以下の範囲においても同様の試験を実施したが、同様の効果（ボイド率低減効果）が得られることが確認できた。
　＜他の添加材料の効果確認試験＞
　上述のようにＳｂ、Ｃｕ、Ｉｎ、Ｎｉの組成範囲を最適化した無鉛はんだ合金に対し、Ｐ、Ｇｅ、Ｇａ、Ｂｉよりなる群から選ばれる１種以上を合計で０．０１質量％以上１質量％以下含有するように添加した無鉛はんだ合金を製造した。そして、上述したのと同様の条件でそのはんだ合金を使用して炭化ケイ素の半導体素子２を回路基板４の金属電極４Ｅａに接合した半導体装置１を試作し、パラメータ試験２Ｂ同様にボイド率を測定した。その結果、全ての合金組成において、２％～１０％の改善効果（平均ボイド率の低下）がみられた。なお、Ｐ、Ｇｅ、Ｇａ、Ｂｉよりなる群から選ばれる１種以上を合計で０．００５質量％含有した合金組成では顕著な改善効果は確認できなかった。またＰ、Ｇｅ、Ｇａ、Ｂｉよりなる群から選ばれる１種以上を合計で１．５質量％および３質量％含有する合金組成では、かえってボイド率は上昇する傾向を示した。
　＜他の接合相手での効果確認試験＞
　上記組成を最適化するためのパラメータ試験や他の添加材料の試験においては、半導体素子２をはんだ材３Ｍで接合する相手が、回路基板４上に形成された銅の回路パターン４Ｅａであったが、本確認試験では、接合相手として、回路基板に形成されたＣｕ／Ｉｎｖｅｒ／Ｃｕ、およびＣｕ／Ｍｏ／Ｃｕからなる回路パターンを用いた。Ｃｕ／Ｉｎｖｅｒ／Ｃｕの場合の各層の厚さは、０．４／０．４／０．４ｍｍである。またＣｕ／Ｍｏ／Ｃｕの場合の各層の厚さは、０．４／０．４／０．４ｍｍである。Ｃｕ／Ｉｎｖｅｒ／Ｃｕを接合相手としたときのクラック率はＣｕの回路パターン４Ｅａと比べて約１／２、Ｃｕ／Ｍｏ／Ｃｕを接合相手としたときのクラック率は約１／３となることが確認された。また、Ｃｕも含めて、回路パターン表面にＮｉめっきを施さない場合について同様の実験が行われたが、クラック率およびメタライズの拡散ともに２０％程度改善された。以上より、電極材料や表面処理によらずに効果が得られることが確認された。
　さらに、半導体素子について、いくつかの異なる大きさ、またメタライズ仕様のチップでの上記同様の実験においても、全く同様の効果が得られた。さらに、ＧａＮ（窒化ガリウム）やダイヤモンドを基材とする半導体素子や従来のＳｉ（シリコン）素子に対しても、上記同様の試験を行い、全く同様の効果が得られた。
　なお、半導体装置は、モジュール、パッケージ、基板に搭載されたもののいずれでも適用される。また、本実施の形態においては、オーミック層としてＴｉ（チタン）が用いられたが、Ｔｉ以外の金属、例えばＮｉ（ニッケル）やＡｌ（アルミニウム）、Ｍｏ（モリブデン）、またはＴｉが含まれたこれら元素のシリサイドなどの化合物、さらにこれらを組み合わせた多層構造などが用いられることが可能である。また、オーミック層が除かれることも可能である。
　上記のように最適化した組成の無鉛はんだ合金で形成されたはんだ材３Ｍを用いて作成した半導体装置１０を動作させると、動作温度が２００℃以上に上昇し、一時的には数百度まで上昇することがある。しかし、本実施の形態のような無鉛はんだ合金のはんだ材３Ｍを用いて半導体素子２を電極４Ｅに接合していると、半導体素子の動作温度以内であれば、強固に接合強度を維持することができる。
　ここで、たとえば、スイッチング素子や整流素子として機能する半導体素子に、炭化ケイ素や、窒化ガリウム系材料又はダイヤモンドを用いた場合、従来から用いられてきたケイ素で形成された素子よりも電力損失が低いため、電力用半導体装置の高効率化が可能となる。また、耐電圧性が高く、許容電流密度も高いため、電力用半導体装置の小型化が可能となる。さらにワイドバンドギャップ半導体素子は、耐熱性が高いので、高温動作が可能であり、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。
　一方、ワイドバンドギャップ半導体素子の性能を発揮するには、半導体素子に電流が流れるときの電気抵抗を下げるとともに、半導体素子で発生した熱を効率よく放熱する必要がある。そのため、本発明の実施の形態に記載した無鉛はんだ合金のはんだ材を用いて半導体素子を実装すれば、放熱特性、電気伝導性にも優れるとともに、製造時や駆動時の熱サイクル下でも強固な接合を維持できるので、信頼性の高い半導体装置や半導体モジュールを得ることができる。
　以上のように、本実施の形態にかかる無鉛はんだ合金によれば、Ｓｂを５質量％以上１５質量％以下、Ｃｕを０．５質量％以上３質量％以下、Ｎｉを０．０１質量％以上０．１５質量％以下、Ｉｎを０．１質量％以上５質量％以下、を含有し、残部Ｓｎおよび不可避的不純物からなるように構成したので、高温時のメタライズ拡散による接合劣化を抑制するのはもちろんのこと、パワーサイクル時の劣化も抑制することができるので、高温動作する半導体装置においてパワーサイクルに対する接合信頼性を高めることができる。
　上記無鉛はんだ合金に、さらに、Ｐ、Ｇｅ、Ｇａ、Ｂｉのうちのいずれか１種以上を、合計で０．０１質量％以上１質量％以下含有するように添加すれば、さらにパワーサイクルに対する寿命信頼性が向上する。
　以上のように、本実施の形態にかかる半導体装置によれば、回路パターン４Ｅａが形成された回路基板４と、回路パターン４Ｅａ上に実装された半導体素子２とを備え、半導体素子２と回路パターン４Ｅａへの接合に、上述した無鉛はんだ合金（で形成されたはんだ材３Ｍ）を用いるようにしたので、高温運転やパワーサイクルを繰り返しても、強固な接合を維持し、信頼性の高い半導体装置を得ることができる。
　また、本実施の形態にかかる半導体装置の製造方法によれば、半導体装置１を構成する回路基板４の回路パターン４Ｅａ上に上述した無鉛はんだ合金で形成されたはんだ材３Ｍを所定範囲に配置する工程と、配置したはんだ材３Ｍ上に半導体素子２を設置する工程と、はんだ材３Ｍが溶融するように加熱して、半導体素子２を回路パターン４Ｅａの所定位置に接合する工程と、を備えるようにしたので、高温運転やパワーサイクルを繰り返しても、強固な接合を維持し、信頼性の高い半導体装置を得ることができる。
　２　半導体素子、　２Ｂ　半導体基材、　２Ｌｆ１　配線部材側オーミック層、　２Ｌｆ２　配線部材側メタライズ層、　２Ｌｒ１　基板側オーミック層、　２Ｌｒ２　基板側メタライズ層、　２Ｌｒ３　合金層、　３　はんだ（接合後のはんだ層）、　３Ｍ　はんだペレット（はんだ材）、　３ｐ　析出物、　４　回路基板、　４Ｅ　回路パターン、　５　リボン（配線部材）、
１０　半導体装置、　Ｃｈ　水平クラック、　Ｃｖ　縦クラック

Claims (6)

  1. 　Ｓｂを５質量％以上１５質量％以下、
    　Ｃｕを０．５質量％以上３質量％以下、
    　Ｎｉを０．０１質量％以上０．１５質量％以下、
    　Ｉｎを０．１質量％以上５質量％以下、を含有し、
    　残部Ｓｎおよび不可避的不純物からなることを特徴とする無鉛はんだ合金。
  2. 　Ｐ、Ｇｅ、Ｇａ、Ｂｉのうちのいずれか１種以上を、合計で０．０１質量％以上１質量％以下含有するように添加したことを特徴とする請求項１に記載の無鉛はんだ合金。
  3. 　回路パターンが形成された回路基板と、
    　前記回路パターン上に実装された半導体素子と、を備え、
    　前記半導体素子の前記回路パターンへの接合に、請求項１または２に記載の無鉛はんだ合金を用いたことを特徴とする半導体装置。
  4. 　前記半導体素子がワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム、ダイヤモンド、またはガリウムヒ素のうちのいずれかであることを特徴とする請求項４に記載の半導体装置。
  6. 　半導体装置を構成する回路基板の回路パターン上の所定範囲に、請求項１または２に記載の無鉛はんだ合金で形成されたはんだ材を配置する工程と、
    　前記配置したはんだ材上に半導体素子を設置する工程と、
    　前記はんだ材が溶融するように加熱して、前記半導体素子を前記回路パターンの所定位置に接合する工程と、
    　を備えたことを特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
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JP2014157858A (ja) * 2013-02-14 2014-08-28 Fuji Electric Co Ltd 半導体装置の製造方法
RU2538065C1 (ru) * 2013-08-16 2015-01-10 Общество с ограниченной ответственностью "Казанское литейно-инновационное объединение" (ООО "КЛИО") Оловянный сплав для художественного литья
JP2015230900A (ja) * 2014-06-03 2015-12-21 三菱マテリアル株式会社 パワーモジュール
JPWO2015125855A1 (ja) * 2014-02-24 2017-03-30 株式会社弘輝 鉛フリーはんだ合金、はんだ材料及び接合構造体
EP3372336A1 (en) * 2017-03-07 2018-09-12 Panasonic Intellectual Property Management Co., Ltd. Solder alloy and joint structure
CN109702374A (zh) * 2019-02-13 2019-05-03 南昌大学 一种Sn-Cu-Ni-In无铅钎料合金及其制备方法
WO2020130039A1 (ja) * 2018-12-18 2020-06-25 株式会社半導体熱研究所 半導体デバイス接合部材
DE112020007196T5 (de) 2020-05-14 2023-04-20 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284792A (ja) * 2000-03-30 2001-10-12 Tanaka Electronics Ind Co Ltd 半田材料及びそれを用いた半導体装置の製造方法
JP2004106027A (ja) * 2002-09-19 2004-04-08 Sumitomo Metal Mining Co Ltd ろう材、これを用いた半導体装置の組み立て方法並びに半導体装置
JP2004298931A (ja) * 2003-03-31 2004-10-28 Senju Metal Ind Co Ltd 高温鉛フリーはんだ合金および電子部品
JP2006159265A (ja) * 2004-12-09 2006-06-22 Nippon Dempa Kogyo Co Ltd 高温はんだ及びクリームはんだ
JP2008221330A (ja) * 2007-03-16 2008-09-25 Fuji Electric Holdings Co Ltd はんだ合金
JP2009070863A (ja) * 2007-09-11 2009-04-02 Hitachi Ltd 半導体パワーモジュール
WO2010047139A1 (ja) * 2008-10-24 2010-04-29 三菱電機株式会社 はんだ合金および半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284792A (ja) * 2000-03-30 2001-10-12 Tanaka Electronics Ind Co Ltd 半田材料及びそれを用いた半導体装置の製造方法
JP2004106027A (ja) * 2002-09-19 2004-04-08 Sumitomo Metal Mining Co Ltd ろう材、これを用いた半導体装置の組み立て方法並びに半導体装置
JP2004298931A (ja) * 2003-03-31 2004-10-28 Senju Metal Ind Co Ltd 高温鉛フリーはんだ合金および電子部品
JP2006159265A (ja) * 2004-12-09 2006-06-22 Nippon Dempa Kogyo Co Ltd 高温はんだ及びクリームはんだ
JP2008221330A (ja) * 2007-03-16 2008-09-25 Fuji Electric Holdings Co Ltd はんだ合金
JP2009070863A (ja) * 2007-09-11 2009-04-02 Hitachi Ltd 半導体パワーモジュール
WO2010047139A1 (ja) * 2008-10-24 2010-04-29 三菱電機株式会社 はんだ合金および半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014157858A (ja) * 2013-02-14 2014-08-28 Fuji Electric Co Ltd 半導体装置の製造方法
RU2538065C1 (ru) * 2013-08-16 2015-01-10 Общество с ограниченной ответственностью "Казанское литейно-инновационное объединение" (ООО "КЛИО") Оловянный сплав для художественного литья
JPWO2015125855A1 (ja) * 2014-02-24 2017-03-30 株式会社弘輝 鉛フリーはんだ合金、はんだ材料及び接合構造体
JP2015230900A (ja) * 2014-06-03 2015-12-21 三菱マテリアル株式会社 パワーモジュール
EP3372336A1 (en) * 2017-03-07 2018-09-12 Panasonic Intellectual Property Management Co., Ltd. Solder alloy and joint structure
WO2020130039A1 (ja) * 2018-12-18 2020-06-25 株式会社半導体熱研究所 半導体デバイス接合部材
CN109702374A (zh) * 2019-02-13 2019-05-03 南昌大学 一种Sn-Cu-Ni-In无铅钎料合金及其制备方法
CN109702374B (zh) * 2019-02-13 2021-02-09 南昌大学 一种Sn-Cu-Ni-In无铅钎料合金及其制备方法
DE112020007196T5 (de) 2020-05-14 2023-04-20 Mitsubishi Electric Corporation Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit

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