WO2012006880A1 - P型半导体器件及其制造方法 - Google Patents

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gate dielectric
metal
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许高博
徐秋霞
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Institute of Microelectronics of CAS
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    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and more particularly to a high-k gate dielectric/metal gate semiconductor device and a method of fabricating the same by introducing aluminum into the upper and lower interfaces of the high-k gate dielectric and the lower surface of the metal gate electrode , to help adjust the p-type metal gate work function.
  • MOSFETs metal oxide semiconductor field effect transistors
  • the work function of the pMOSFET metal gate material is usually required to be around 5.2 eV.
  • the metal material having such a high work function is highly chemically stable, difficult to etch, and very expensive, such as platinum and gold. Therefore, it is unrealistic to use this metal material to adjust the work function of the p-type device.
  • the present invention proposes a novel p-type semiconductor device and a method of fabricating the same, which can effectively adjust the work function of the pMOSFET and improve the performance of the device.
  • a semiconductor device comprising: a semiconductor substrate; a channel region on the semiconductor substrate; a gate stack on the channel region, the gate stack including a gate dielectric layer and a gate electrode layer, Wherein, the gate dielectric layer is located on the channel region, and the gate electrode layer is located on the gate On the dielectric layer; source/drain regions, located on both sides of the channel region and embedded in the semiconductor substrate; wherein at least one of the upper surface, the lower surface of the gate dielectric layer, and the lower surface of the gate electrode layer is distributed with A1 element.
  • the A1 element combines with 0 to form an A1-0 electric dipole.
  • the gate dielectric layer includes a high-k gate dielectric layer including A1; or the gate dielectric layer may include a first dielectric layer and a second dielectric layer, wherein the first dielectric layer is a high-k gate dielectric layer, and the second The dielectric layer is an oxide or nitride layer containing A1 having a thickness of 2-15 A and located at least one of the upper and lower faces of the first dielectric layer.
  • the high k gate dielectric layer comprises: a combination of any one or more of HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON.
  • the gate electrode layer includes a first metal layer, and the first metal layer is a metal nitride layer containing A1, and may include, for example, any one or more of TaAlN, TiAlN, Mo AIN, and AIN. Combination of species.
  • the gate electrode layer further includes a second metal layer on the first metal layer, and the second metal layer may include a metal nitride, such as any one of TaN, TiN, MoN or A plurality of combinations, or the second metal layer may also include Mo, W, or a combination thereof.
  • a metal nitride such as any one of TaN, TiN, MoN or A plurality of combinations, or the second metal layer may also include Mo, W, or a combination thereof.
  • an oxide layer is formed between the gate dielectric layer and the semiconductor substrate, the oxide layer facilitating formation of an A1-0 electric dipole on the lower surface of the gate dielectric layer.
  • a method of fabricating a semiconductor device comprising: providing a semiconductor substrate; forming a gate stack on the semiconductor substrate, the gate stack including a gate dielectric layer and a gate electrode layer, the gate dielectric layer being formed on a gate electrode layer is formed on the gate dielectric layer; sidewall spacers are formed on both sides of the gate stack; a semiconductor substrate is embedded on both sides of the gate stack to form source/drain regions; wherein, on the upper surface of the gate dielectric layer At least one of the lower surface and the lower surface of the gate electrode layer is distributed with an A1 element.
  • the step of forming a gate stack on the semiconductor substrate comprises: forming a gate dielectric layer on the semiconductor substrate; forming a gate electrode layer on the gate dielectric layer; and the gate electrode layer and the gate The dielectric layer is patterned and etched to form a gate stack.
  • the step of forming a gate dielectric layer on the semiconductor substrate may include: Forming a gate dielectric layer including a first dielectric layer and a second dielectric layer on the semiconductor substrate; thermally annealing the gate dielectric layer in oxygen-containing nitrogen gas, wherein the oxygen content in the nitrogen gas is
  • the first dielectric layer is a high-k gate dielectric layer
  • the second dielectric layer is an oxide or nitride layer containing A1, and is located at at least one of an upper surface or a lower surface of the first dielectric layer.
  • the step of forming a gate electrode layer on the gate dielectric layer comprises: forming a first metal layer on the gate dielectric layer, the first metal layer being a metal nitride layer containing A1; forming a second on the first metal layer Metal layer.
  • the second metal layer may include a metal nitride, or may further include Mo, W or a combination thereof.
  • the method further comprises: forming an oxide layer on the semiconductor substrate.
  • the method further comprises: thermally annealing the gate electrode layer to form an A1-0 electric dipole in the gate stack.
  • the semiconductor structure and the preparation method thereof provided by the present invention form an electric dipole at the interface between the gate dielectric layer and the gate electrode and at the interface between the gate dielectric layer and the semiconductor substrate by high temperature annealing due to the introduction of the A1 element.
  • the sub-level causes the change of the energy level at the interface, and the flat-band voltage of the metal gate is moved in the positive direction, which is beneficial to the adjustment of the work function of the PMOS metal gate.
  • FIG. 1 to 4 are views showing the structure of a semiconductor device obtained in accordance with an embodiment of the present invention.
  • Figs. 5 to 9 are cross-sectional views showing the structure of a device corresponding to each step in the flow of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • a semiconductor substrate 1002, a channel region; 1004, a second dielectric layer; 1006, a first gate dielectric layer; 1008, a second dielectric layer; 1010, a first metal layer; 1012, a second metal layer; Polysilicon; 1016, spacers; 1018, source/drain regions; 1020, metal silicide; 1022, shallow trench isolation; 102, gate dielectric layer; 104, gate electrode layer.
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • Figure 1 shows a semiconductor device obtained in accordance with one embodiment of the present invention.
  • the semiconductor device includes: a semiconductor substrate 1000; a channel region 1002 on the semiconductor substrate 1000; a gate stack on the channel region 1002, the gate stack including a gate dielectric layer 102 and a gate electrode layer 104, a gate dielectric layer 102 is located on the channel region 1002, the gate electrode 104 is located on the gate dielectric layer 102; source/drain regions 1018 are located on both sides of the channel region 1002 and embedded in the semiconductor substrate; wherein, on the upper surface and the lower surface of the gate dielectric layer 102 At least one of the surface, and the lower surface of the gate electrode layer 104 is distributed with an A1 element.
  • the metal silicide 1020 is further included on the upper surfaces of the gate electrode layer 104 and the source/drain regions 1018.
  • the device further includes isolation structures 1022 on both sides, which may be, for example, shallow trench isolation or other isolation structures.
  • the gate dielectric layer 102 is an Hf-based high-k dielectric material, and may include, for example, any one or more of HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON; and the gate electrode layer 104 includes A1.
  • the metal nitride layer and preferably a metal nitride/polysilicon stacked structure; at least one surface of the upper surface, the lower surface of the gate dielectric layer 102, and the lower surface of the gate electrode layer 104 is distributed with an A1 element.
  • FIG. 3 shows a semiconductor device obtained in accordance with another embodiment of the present invention.
  • the first difference from the previous embodiment is that the gate dielectric layer 102 includes the second dielectric layer 1004, the first dielectric layer 1006, and the second dielectric layer 1008.
  • the second dielectric layer 1004 is the same material as the second dielectric layer 1008, preferably an oxide or nitride layer containing A1, and may be, for example, 1 (1 ⁇ 2 or A1N X, etc., having a thickness of 2-15 A; the first dielectric layer 1006 is Hf-based high-k gate dielectric layer. Referring to FIG. 4, the A1 element is distributed on the lower surface of the second dielectric layer 1004 and the upper surface of the second dielectric layer 1008.
  • the gate electrode layer 104 includes a first metal layer 1010, a second metal layer 1012, and a polysilicon layer 1014.
  • the first metal layer 1010 is preferably a metal nitride layer containing A1, including a combination of any one or more of TaAlN, TiAlN, ⁇ 1 ⁇ , A1N
  • the second metal layer 1012 is preferably a metal nitride, which may include TaN. Any combination of one or more of TiN, MoN, optionally, the second metal layer 1012 may also be Mo or W or a combination thereof.
  • the A1 element is also distributed on the lower surface of the first metal layer 1010.
  • the semiconductor device in the embodiment of the present invention is a p-type MOSFET.
  • the present invention only one of the second dielectric layer 1004 and the second dielectric layer 1008 may be included, and the present invention can be implemented as well. If the gate electrode layer contains the A1 element, the second dielectric layer 1004 and the second dielectric layer 1008 may also be completely excluded for the embodiment of the present invention.
  • a valence can be formed between the A1 and 0 elements at the interface between the gate electrode layer and the gate dielectric layer, and due to the difference in electronegativity, an A1-0 electric dipole is formed at the interface, resulting in an interface.
  • the change of the energy level is manifested by the fact that the Fermi level of the metal gate moves toward the valence band, and the gate work function increases, thereby contributing to the adjustment of the metal gate work function of the p-type MOS device.
  • the gate dielectric layer 102 or the second dielectric layer 1004 and the channel region 1002 further include a thin oxide layer (not shown) to facilitate the A1-0 electric dipole.
  • the formation of the interface can also improve the performance.
  • Substrate 1000 can comprise any suitable semiconductor substrate material, specifically but not limited to silicon, germanium, silicon germanium, SOI (semiconductor-on-insulator), silicon carbide, gallium arsenide, or any III/V compound semiconductor or the like. Additionally, the semiconductor substrate 1000 can optionally include an epitaxial layer that can be altered by stress to enhance performance. For the embodiment of the present invention, it is preferred to use a Si substrate doped with an n-type impurity.
  • an isolation structure is formed on the semiconductor substrate 1000, preferably using Shallow Trench Isolation (STI).
  • STI Shallow Trench Isolation
  • Other isolation structures may also be employed in the embodiments of the present invention, and the isolation structure is not related to the gist of the present invention and will not be described herein.
  • an oxide layer (not shown in Fig. 5) may be formed on the semiconductor substrate 1000 to improve interface performance.
  • the semiconductor substrate can be rapidly thermally oxidized in a nitrogen gas containing a trace amount of oxygen at a temperature of 600 to 800 ° C to form a 5-8 A oxide layer.
  • a gate dielectric layer is formed on the oxide layer (if an oxide layer is not formed, a gate dielectric layer is formed on the semiconductor substrate).
  • a second dielectric layer 1004 is formed first, preferably an oxide or nitride layer containing A1, for example, 1 (1 ⁇ 2 or A1N X or the like; then a first dielectric layer 1006 is formed on the second dielectric layer 1004,
  • a dielectric layer 1006 is an Hf-based high-k gate dielectric layer, and may include, for example, any one or more of HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON; and then formed on the first dielectric layer 1006.
  • the second dielectric layer 1008 has the same material as the second dielectric layer 1004. Then, the gate dielectric layer is annealed in a nitrogen gas containing a trace amount of oxygen to form a high-k gate dielectric layer containing A1. As shown in FIG. 4, the A1 elements are distributed on the upper and lower surfaces of the gate dielectric layer, specifically the lower surface of the second dielectric layer 1004 and the upper surface of the second dielectric layer 1008.
  • the formation of a gate dielectric layer in accordance with a preferred embodiment of the present invention is specifically described below.
  • an oxide layer is formed on the semiconductor substrate 1000, and then a gate dielectric layer is formed on the oxide layer.
  • the gate dielectric layer may be a laminate including AlNx/HfSiON/AlNx, wherein AlNx is used as the second dielectric layer.
  • the sputtering atmosphere is a mixed gas of argon and nitrogen.
  • the sputtering power is 200-500W.
  • the N content in the AlNx film can be adjusted by adjusting the nitrogen flow rate.
  • the dielectric layer can be formed by a magnetron sputtering process or an atomic layer deposition process.
  • the gate dielectric is subjected to rapid thermal annealing in a nitrogen gas containing a trace amount of oxygen, preferably having an oxygen content of 1-10%, a preferred annealing temperature of 700-1000 ° C, and a time of 10-50 s, thereby forming a HfSiAlON high-k gate.
  • the dielectric film serves as a gate dielectric layer, and the A1 element is located at the upper and lower surfaces of the gate dielectric layer, as shown in FIG. Wherein, A1 in the second dielectric layer 1004 combines with 0 in the oxide layer to form an A1-0 electric dipole; A1 in the second dielectric layer 1008 combines with 0 in the surrounding atmosphere to form an A1-0 electric dipole.
  • the second dielectric layer 1004 is made of AlNx, it is preferable to form an oxide layer on the semiconductor substrate first, which is more advantageous for the formation of the subsequent electric dipole; of course, if the oxide layer is not formed, the subsequent formation of the stack Annealing in oxygen-containing nitrogen after layering the dielectric can also form an A1-0 electric dipole.
  • the gate electrode layer is continuously formed on the gate dielectric layer.
  • the first metal layer 1010 and the second metal layer 1012 are first formed on the second dielectric layer 1008.
  • the first metal layer 1010 is preferably a metal nitride layer containing A1, including a combination of any one or more of TaAlN, TiAlN, ⁇ 1 ⁇ , and AlNx
  • the second metal layer 1012 is preferably a metal nitride, which may include TaN. Any combination of any one or more of TiN, MoN, optionally, the second metal layer may also be Mo or W or a combination thereof.
  • the embodiment of the present invention further preferably forms a poly layer 1014 on the second metal layer.
  • a stacked gate electrode structure of AlNx/TaN/Poly is formed, wherein AlNx is used as the first metal layer and TaN is used as the second metal layer.
  • the specific formation method is that the AlNx/TaN structure is prepared by a magnetron reactive sputtering process, and the sputtering atmosphere is a mixed gas of argon gas and nitrogen gas, the sputtering power is 200-1000 W, and the working pressure is (2-8) l0.
  • pattern etching may be performed to form a gate stack structure.
  • the photoresist is spin-coated on the polysilicon layer 1014, the photoresist is patterned according to the pattern of the gate stack to be formed, and then patterned by using the patterned photoresist as a mask as shown in FIG. The gate stack structure.
  • the source/drain regions of the device will be completed in the following manner in accordance with a conventional process.
  • source/drain extension regions are implanted into the entire semiconductor device structure. Since a pMOSFET needs to be formed, B or In ions can be implanted. Optionally, take a halo for Halo
  • the implantation may be implanted with As or P to form a halo implantation region (not shown) in the substrate 1000 below the corresponding channel region 1002 or the channel region 1002 under the gate stack.
  • the side walls are formed by stacking around the gate.
  • PECVD can be used.
  • Si-Enhanced Chemical Vapor Deposition plasma enhanced chemical vapor deposition
  • plasma enhanced chemical vapor deposition to form a Si 3 N 4 layer with a thickness of 500-900 A
  • RIE reactive-Ion Etching, reactive ion
  • source/drain implantation is performed, for example, B or In is implanted to form source/drain regions 1018.
  • the annealing temperature may be 800-1200 ° C, and the annealing time may be 3- 10 S o.
  • the lower surface of the first metal layer 1010 concentrates a large amount of A1, and A1 combines with 0 atoms in the gate dielectric layer to form an A1-0 electric dipole.
  • a metal silicide 1020 is formed on the upper surfaces of the source/drain regions 1018 and the polysilicon layer 1014 in accordance with a conventional device formation method.
  • the step of forming the metal silicide 1020 can also be preceded by the above annealing step.
  • an interlayer dielectric layer is formed over the entire semiconductor device structure, and contact with the gate and source/drain is formed in the interlayer dielectric layer.
  • the A1 element at the interface between the gate electrode and the high-k gate dielectric forms a valence with the 0 element in the gate dielectric. Due to the difference in electronegativity, the formation of the A1-0 electric dipole at the interface results in a change in the energy level at the interface, causing the flat-band voltage of the metal gate to move in the positive direction, which is represented by the metal gate Fermi level. The valence band direction shifts and the gate work function increases, thereby contributing to the adjustment of the metal gate work function of the P-type MOS device.
  • the thickness of the oxide or nitride film containing A1 at the interface the content of the A1 element at the interface can be increased, more electric dipoles are formed, and the work function adjustment capability is increased.
  • the experimental results show that when the thickness of the second dielectric layer (AlNx) 1004, 1008 is 2.5 A, the work function of the pMOSFET can be increased by 0.52 ev, and when the thickness of the second dielectric layer 1004 is 5 A, the work function of the pMOSFET can be adjusted. 0.81 ev high ; when the thickness of the first metal layer (AlNx) 1010 is 5 A, the work function of the pMOSFET can be increased by 0.36 ev, and when the thickness of the first metal layer 1010 is 12 A, the work function of the pMOSFET can be increased by 0.52. Ev.
  • the high-k gate dielectric is used while maintaining a small equivalent oxide thickness.
  • the higher physical thickness is beneficial to reduce the leakage current of the gate dielectric; the use of the metal gate can solve the problem of the polysilicon depletion effect and the gate resistance being seriously increased as the feature size of the small-sized device is reduced.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种P型半导体器件及其制造方法。该器件的结构包括半导体衬底（1000）；沟道区（1002），位于半导体衬底（1000）上；栅堆叠，位于沟道区（1002）上；源/漏区（1008），位于沟道区（1002）两侧且嵌入半导体衬底（1000）中。栅堆叠包括栅介质层（102）和栅电极（104），栅介质层（102）位于沟道区（1002）上，栅电极(104）位于栅介质层（102）上。栅介质层（102）的上表面、下表面、以及栅电极（104）的下表面中的至少一个表面分布有A1元素。

Description

P型半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法， 尤其涉及一种高 k栅介 质 /金属栅半导体器件和制造方法，其通过在高 k栅介质的上、下界面和 金属栅电极下表面引入铝元素， 有助于 p型金属栅功函数的调节。 背景技术
40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小， 集成度不断提高， 功能越来越强。 目前， 金属氧化物半导体场效应晶体 管（MOSFET)的特征尺寸已进入亚 50nm。伴随器件特征尺寸的不断减 小， 如果仍釆用传统的氧化硅栅介质 /多晶硅形成的栅堆叠， 栅介质漏电 会成指数规律急剧增加， 多晶硅耗尽效应越来越严重， 多晶硅电阻也会 随之增大。 为了克服以上困难， 工业界开始釆用高 k栅介质和金属栅电 极形成新型栅堆叠结构代替传统的栅堆叠。 高 k栅介质在保持具有相同 的等效氧化层厚度的前提下， 具有更高的物理厚度， 从而有效减小了栅 介质漏电， 并且金属栅电极可以从根本上消除多晶硅耗尽效应。
为了获得合适的阈值电压， 通常要求 pMOSFET金属栅材料的功函 数在 5.2eV附近， 然而具有如此高功函数的金属材料化学稳定性高， 难 于刻蚀， 且非常昂贵， 例如铂和金等。 因此釆用这种金属材料来调节 p 型器件的功函数很不现实。
因此有必要引进一种新型的 p型半导体器件及其制造方法， 以便有 效调节 pMOSFET的功函数， 改善器件的性能。 发明内容
为了解决上述技术问题， 本发明提出了一种新型的 p型半导体器件 及其制造方法， 能够有效调节 pMOSFET的功函数， 改善器件的性能。
根据本发明的一个方面， 提供了一种半导体器件， 包括： 半导体衬 底； 沟道区， 位于半导体衬底上； 栅堆叠， 位于沟道区上， 栅堆叠包括 栅介质层和栅电极层， 其中， 栅介质层位于沟道区上， 栅电极层位于栅 介质层上； 源 /漏区， 位于沟道区两侧且嵌入半导体衬底中； 其中， 在栅 介质层的上表面、 下表面、 以及栅电极层的下表面中的至少一个表面分 布有 A1元素。
优选地， A1元素与 0结合形成 A1-0电偶极子。
可选地， 所述栅介质层包括含 A1的高 k栅介质层； 或者栅介质层 可以包括第一介质层和第二介质层，其中，第一介质层为高 k栅介质层， 第二介质层为含 A1的氧化物或氮化物层， 厚度为 2-15A, 并且位于第一 介质层的上面和下面中的至少一处。
在上述方案中， 所述高 k 栅介质层包括： HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON, HfTaON, HfTiON 中的任一 种或多种的组合。
可选地， 所述栅电极层包括含第一金属层， 所述第一金属层为含 A1 的金属氮化物层， 例如可以包括： TaAlN、 TiAlN、 Mo AIN, AIN 中 的任一种或多种的组合。
可选地， 所述栅电极层进一歩包括位于所述第一金属层上的第二金 属层， 所述第二金属层可以包括金属氮化物， 例如 TaN、 TiN、 MoN中 的任一种或多种的组合， 或者， 所述第二金属层也可以包括 Mo、 W或 其组合。
优选地， 在栅介质层与半导体衬底之间进一歩包括氧化物层， 该氧 化物层有利于在栅介质层的下表面形成 A1-0电偶极子。
根据本发明的另一个方面， 提供了一种半导体器件的制备方法， 包 括： 提供半导体衬底； 在半导体衬底上形成栅堆叠， 栅堆叠包括栅介质 层和栅电极层，栅介质层形成于沟道区上，栅电极层形成于栅介质层上； 在栅堆叠的两侧形成侧墙； 在栅堆叠的两侧嵌入半导体衬底形成源 /漏 区； 其中， 在栅介质层的上表面、 下表面以及栅电极层的下表面中的至 少一个表面分布有 A1元素。
优选地， 所述在半导体衬底上形成栅堆叠的歩骤包括： 在所述半导 体衬底上形成栅介质层； 在所述栅介质层上形成栅电极层； 对所述栅电 极层和栅介质层进行图案化刻蚀， 以形成栅堆叠。
其中， 在所述半导体衬底上形成栅介质层的歩骤可以包括： 在所述 半导体衬底上依次形成包括第一介质层和第二介质层的栅介质层； 对所 述栅介质层在含氧气的氮气中进行热退火处理， 氮气中氧气的含量为
1%-10%； 其中， 第一介质层为高 k栅介质层， 第二介质层为含 A1的氧 化物或氮化物层， 并且位于第一介质层的上面或下面中的至少一处。 热 退火后， 栅介质层中的 A1与 0结合形成 A1-0电偶极子。
优选地， 在栅介质层上形成栅电极层的歩骤包括： 在栅介质层上形 成第一金属层，第一金属层为含 A1的金属氮化物层；在第一金属层上形 成第二金属层。
其中， 第二金属层可以包括金属氮化物， 或者还可以包括 Mo、 W 或其组合。
优选地， 在形成栅堆叠之前， 该方法进一歩包括： 在半导体衬底上 形成氧化层。
优选地， 在形成源 /漏区后， 该方法进一歩包括： 对所述栅电极层进 行热退火处理以使所述栅堆叠中的 A1元素形成 A1-0电偶极子。
本发明提供的这种半导体结构及其制备方法， 由于 A1元素的引入， 经高温退火在栅介质层与栅电极的界面处、 以及栅介质层与半导体衬底 之间的界面处形成电偶极子， 导致界面处能级的变化， 使金属栅的平带 电压向正向移动， 有利于 PMOS金属栅功函数的调节。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他 目的、 特征和优点将更为清楚， 在附图中：
图 1-4示出了根据本发明实施例得到的半导体器件的结构示意图； 图 5-9示出了根据本发明实施例制造半导体器件的流程中各歩骤对 应的器件结构的截面图。
附图标记说明：
1000, 半导体衬底； 1002， 沟道区； 1004， 第二介质层； 1006， 第 一栅介质层； 1008， 第二介质层； 1010， 第一金属层； 1012， 第二金属 层； 1014， 多晶硅； 1016， 侧墙； 1018， 源 /漏区； 1020， 金属硅化物； 1022 , 浅沟槽隔离； 102， 栅介质层； 104， 栅电极层。 具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解， 这些描述只是示例性的， 而并非要限制本发明的范围。 此外， 在以下说 明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆本发明的 概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非是 按比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略 了某些细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大 小、 位置关系仅是示例性的， 实际中可能由于制造公差或技术限制而有 所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 /层。
图 1示出了根据本发明的一个实施例得到的半导体器件。 其中， 该 半导体器件包括：半导体衬底 1000;沟道区 1002，位于半导体衬底 1000 上； 栅堆叠， 位于沟道区 1002上， 栅堆叠包括栅介质层 102和栅电极层 104， 栅介质层 102位于沟道区 1002上， 栅电极 104位于栅介质层 102 上； 源 /漏区 1018， 位于沟道区 1002两侧且嵌入半导体衬底中； 其中， 在栅介质层 102的上表面、 下表面、 以及栅电极层 104的下表面中的至 少一个表面分布有 A1元素。
优选地， 在栅电极层 104和源 /漏区 1018的上表面还包括金属硅化 物 1020。 其中， 器件的两侧还包括有隔离结构 1022， 例如可以是浅沟 槽隔离或其他隔离结构。
优选地， 栅介质层 102 为 Hf 基高 k 介质材料， 例如可以包括 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON, HfTaON, HfTiON中的任一种或几种；栅电极层 104中包括含 A1的金属氮化物层， 并优选为金属氮化物 /多晶硅的叠层结构； 在栅介质层 102的上表面、下 表面以及栅电极层 104的下表面中的至少一个表面分布有 A1元素。
参照图 2， 可以看到 A1元素分布的放大示意图。 gp， 在本发明的优 选实施例中， 在上表面、 下表面、 以及栅电极层 104的下表面都分布有 A1元素， 并且形成了 A1-0电偶极子。 如图 3所示为根据本发明另一实施例得到的半导体器件。 与上一实 施例第一个不同点是， 其中栅介质层 102包括了第二介质层 1004、 第一 介质层 1006和第二介质层 1008。 第二介质层 1004与第二介质层 1008 的材料相同， 优选为含 A1 的氧化物或氮化物层， 例如可以是 1(½或 A1NX等， 厚度为 2-15A; 第一介质层 1006为 Hf基高 k栅介质层。 参考 图 4，其中 A1元素分布在第二介质层 1004的下表面和第二介质层 1008 的上表面。
进一歩优选地，本实施例中，栅电极层 104包括了第一金属层 1010、 第二金属层 1012和多晶硅层 1014。 其中， 第一金属层 1010优选为含 A1的金属氮化物层， 包括 TaAlN、 TiAlN、 ΜοΑ1Ν、 A1N中的任一种或 多种的组合， 第二金属层 1012优选为金属氮化物， 可以包括 TaN、 TiN、 MoN中的任一种或多种的组合，可选地，第二金属层 1012还可以是 Mo 或 W或其组合。
参考图 4， A1元素还分布在第一金属层 1010的下表面。
在本发明实施例中的半导体器件为 p型 MOSFET。
对于本发明的其他实施例， 第二介质层 1004和第二介质层 1008中 可以只包括一个， 同样能够实现本发明。 如果栅电极层包含了 A1元素， 那么对于本发明实施例也可以完全不包括第二介质层 1004 和第二介质 层 1008。
在本发明的实施例中， 位于栅电极层和栅介质层界面的 A1和 0元 素之间能够形成化合价， 由于其电负性不同， 从而在界面处形成 A1-0 电偶极子， 导致界面处能级的变化， 其表现是金属栅的费米能级向价带 方向移动， 栅功函数增大， 从而有助于 p型金属氧化物半导体器件金属 栅功函数的调整。
在本发明的一个实施例中， 栅介质层 102或第二介质层 1004与沟 道区 1002之间进一歩包括薄氧化层 （图中未示出）， 有助于 A1-0 电偶 极子的形成， 同时能够改善界面性能。
图 5〜9 详细示出了根据本发明实施例制造半导体器件流程中各歩 骤的截面图。 以下， 将参照这些附图来对根据本发明实施例的各个歩骤 予以详细说明。 首先， 如图 5所示， 提供半导体衬底 1000。 衬底 1000可以包括任 何适合的半导体衬底材料， 具体可以是但不限于硅、 锗、 锗化硅、 SOI (绝缘体上半导体）、碳化硅、砷化镓或者任何 III/V族化合物半导体等。 此外，半导体衬底 1000可以可选地包括外延层，可以被应力改变以增强 性能。 对于本发明的实施例， 优选釆用掺杂了 n型杂质的 Si衬底。
接着， 在半导体衬底 1000 上形成隔离结构， 优选釆用浅沟槽隔离 ( Shallow Trench Isolation, STI)。 在本发明的实施例中也可以釆用其他 隔离结构， 隔离结构与本发明的主旨无关， 这里不再赘述。
可选地，可以在半导体衬底 1000上形成氧化物层（图 5中未示出）， 能够改善界面性能。 具体地， 可以在含有微量氧气的氮气中， 并在 600-800°C温度下对半导体衬底进行快速热氧化 30-120S , 生成 5-8A的 氧化物层。
然后， 在氧化物层上形成栅介质层 （如果未形成氧化物层， 则在半 导体衬底上形成栅介质层）。 具体地， 首先形成第二介质层 1004， 优选 为含 A1的氧化物或氮化物层， 例如可以是 1(½或 A1NX等； 然后在第 二介质层 1004上形成第一介质层 1006， 第一介质层 1006为 Hf基高 k 栅介质层， 例如可以包括 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON, HfTaON, HfTiON中的任一种或几种； 接着， 在第一 介质层 1006上形成第二介质层 1008， 第二介质层 1008的材料与第二 介质层 1004 的材料相同。 然后， 对栅介质层在含有微量氧气的氮气中 进行退火处理， 从而形成含 A1的高 k栅介质层， 如图 4所示， A1元素 分布于栅介质层的上表面和下表面，具体为第二介质层 1004的下表面和 第二介质层 1008的上表面。
以下具体描述根据本发明的一个优选实施例的栅介质层的形成。 首 先在半导体衬底 1000 上形成氧化物层， 然后在氧化物层上形成栅介质 层， 栅介质层可以为包括 AlNx/HfSiON/AlNx的叠层， 其中， AlNx作为 第二介质层， 可以釆用磁控反应溅射工艺进行制备， 溅射气氛为氩气和 氮气的混合气体， 溅射功率为 200-500W, 通过调节氮气流量可以调节 AlNx薄膜中的 N的含量； HfSiON高 k薄膜作为第一介质层， 可以釆用 磁控溅射工艺或原子层淀积工艺形成。 接着对 AlNx/HfSiON/AlNx叠层 栅介质在含有微量氧气的氮气中进行快速热退火处理， 优选的氧气含量 是 1-10%, 优选的退火温度是 700-1000 °C， 时间可以是 10-50S , 从而形 成了 HfSiAlON高 k栅介质薄膜作为栅介质层， A1元素位于栅介质层的 上表面和下表面处， 如图 4所示。 其中， 第二介质层 1004中的 A1与氧 化层中的 0结合形成 A1-0电偶极子； 第二介质层 1008中的 A1与周围 气氛中的 0结合形成 A1-0电偶极子。
需要说明的是， 如果第二介质层 1004釆用 AlNx, 则优选在半导体 衬底上先形成氧化层， 更有利于后面的电偶极子的形成； 当然如果不形 成氧化层， 则后续形成叠层栅介质后在含氧的氮气中退火也能够形成 A1-0电偶极子。
接着， 如图 6所示， 在栅介质层上继续形成栅电极层。 具体地， 首 先在第二介质层 1008上形成第一金属层 1010和第二金属层 1012。 其 中，第一金属层 1010优选为含 A1的金属氮化物层，包括 TaAlN、 TiAlN、 ΜοΑ1Ν、 AlNx中的任一种或多种的组合， 第二金属层 1012优选为金属 氮化物， 可以包括 TaN、 TiN、 MoN中的任一种或多种的组合， 可选地， 第二金属层还可以是 Mo或 W或其组合。然后， 本发明实施例还优选在 第二金属层上再形成多晶硅 （Poly) 层 1014。
在本发明的优选实施例中，形成 AlNx/TaN/Poly的叠层栅电极结构， 其中 AlNx作为第一金属层， TaN作为第二金属层。 具体的形成方法为， AlNx/TaN结构釆用磁控反应溅射工艺进行制备，溅射气氛为氩气和氮气 的混合气体， 溅射功率为 200-1000W, 工作压强为 （2-8 ) l0"3Torr, 首 先溅射铝靶， 其次溅射钽靶， 则淀积形成 AlNx/TaN叠层结构； 最后， 进一歩釆用低压气相淀积 （LPCVD ) 工艺在第二金属层 1012 上淀积 1000-2000A的多晶硅薄膜 1014。
然后， 可以进行图案化刻蚀以形成栅堆叠结构。 具体地， 在多晶硅 层 1014 上旋涂光刻胶， 根据要形成的栅堆叠的图案对光刻胶进行图案 化，然后以图案化后的光刻胶为掩模刻蚀形成如图 7所示的栅堆叠结构。
以下将按照常规工艺完成器件的源 /漏区。
首先， 对整个半导体器件结构进行源 /漏延伸区注入。 因为需要形成 pMOSFET, 可以注入 B或 In离子。 可选地， 进一歩进行暈环 （Halo) 注入， 例如可以注入 As或 P， 从而在栅堆叠下方对应的沟道区 1002或 沟道区 1002下方的衬底 1000中形成暈环注入区 （图中未示出）。
然后如图 8所示， 环绕栅堆叠形成侧墙。 具体地， 可以釆用 PECVD
(Plasma-Enhanced Chemical Vapor Deposition, 等离子增强化学气相淀积 ) 方式形成 Si3N4层， 厚度可以为 500-900A, 然后釆用干法刻蚀工艺， 例 如是 RIE ( Reactive-Ion Etching ， 反应离子刻蚀） 反刻形成 Si3N4侧墙。
如图 9所示， 进行源 /漏注入， 例如注入 B或 In, 形成源 /漏区 1018。 与常规技术不同的是， 为了能够形成 A1-0电偶极子， 在形成源 /漏 区后， 需要进行退火， 退火温度可以为 800-1200 °C， 退火时间可以为 3- 10S o 这时， 如图 4所示， 第一金属层 1010的下表面集中大量的 A1, A1与栅介质层中的 0原子结合形成 A1-0电偶极子。
如图 9，按照常规器件的形成方法，在源 /漏区 1018和多晶硅层 1014 的上表面形成金属硅化物 1020。 形成金属硅化物 1020的歩骤也可以在 上面的退火歩骤之前。
最后， 按照常规的器件形成方法， 在整个半导体器件结构上形成层 间介质层， 并在层间介质层中形成与栅极和源 /漏的接触。
本发明的实施例， 通过在栅介质层和栅电极中引入铝元素， 源 /漏激 活退火工艺后，位于栅电极和高 k栅介质界面的 A1元素会与栅介质中的 0元素形成化合价， 由于其电负性不同， 从而在界面处形成 A1-0 电偶 极子， 导致界面处能级的变化， 使金属栅的平带电压向正向移动， 其表 现是金属栅费米能级向价带方向移动， 栅功函数增大， 从而有助于 P型 金属氧化物半导体器件金属栅功函数的调整。 同时， 通过增加界面处含 A1的氧化物或氮化物薄膜的厚度， 可以增加界面处 A1元素的含量， 形 成更多的电偶极子， 增大功函数调节能力。
实验结果表明， 第二介质层（AlNx) 1004、 1008的厚度为 2.5 A时， 能够将 pMOSFET的功函数调高 0.52ev， 第二介质层 1004的厚度为 5A 时， 能够将 pMOSFET的功函数调高 0.81ev; 第一金属层 （AlNx) 1010 的厚度为 5 A时， 能够将 pMOSFET的功函数调高 0.36ev， 第一金属层 1010的厚度为 12A时， 能够将 pMOSFET的功函数调高 0.52ev。
此外， 高 k栅介质的釆用在保持较小的等效氧化层厚度的同时具有 较高的物理厚度， 有利于减小栅介质泄露电流； 金属栅的釆用， 可以解 决随着小尺寸器件特征尺寸的减小而带来的多晶硅耗尽效应和栅电阻严 重增大的问题。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详 细的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的各种 手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领 域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例 仅仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围 由所附权利要求及其等价物限定。 不脱离本发明的范围， 本领域技术人 员可以做出多种替换和修改， 这些替换和修改都应落在本发明的范围之 内。

Claims

权 利 要 求
1. 一种 p型半导体器件， 包括：
半导体衬底；
沟道区， 位于所述半导体衬底上；
栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层和栅电极层， 所述栅介质层位于所述沟道区上， 所述栅电极层位于栅介质层上；
源 /漏区， 位于所述沟道区两侧且嵌入所述半导体衬底中；
其中， 在所述栅介质层的上表面、 下表面、 和所述栅电极层的下表 面中的至少一个表面分布有 A1元素。
2. 根据权利要求 1所述的半导体器件， 其中， 所述栅介质层包括含 A1的高 k栅介质层。
3. 根据权利要求 1所述的半导体器件， 其中， 所述栅介质层包括第 一介质层和第二介质层；
其中， 第一介质层为高 k栅介质层， 所述第二介质层为含 A1的氧 化物或氮化物层， 且位于所述第一介质层的上面或下面中的至少一处。
4. 根据权利要求 3所述的半导体器件， 其中， 所述第二介质层的厚 度为 2-15A。
5. 根据权利要求 2或 3所述的半导体器件， 其中， 所述高 k栅介质 层包括： HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON, HfTaON, HfTiON中的任一种或多种的组合。
6. 根据权利要求 1所述的半导体器件， 所述栅电极层包括第一金 属层， 所述第一金属层为含 A1的金属氮化物层。
7. 根据权利要求 6所述的半导体器件，其中，所述第一金属层包括: TaAlN、 TiAlN、 ΜοΑ1Ν、 A1N中的任一种或多种的组合。
8. 根据权利要求 6所述的半导体器件，所述栅电极层进一歩包括位 于所述第一金属层上的第二金属层。
9. 根据权利要求 8所述的半导体器件， 其中， 所述第二金属层包括 金属氮化物。
10. 根据权利要求 9所述的半导体器件， 其中， 所述金属氮化物包 括 TaN、 TiN、 MoN中的任一种或多种的组合。
11. 根据权利要求 8所述的半导体器件， 其中， 所述第二金属层包 括 Mo、 W或其组合。
12. 根据权利要求 1所述的半导体器件，其中，所述 A1元素以 A1-0 电偶极子的形式分布在所述任一个表面。
13. 根据权利要求 1至 4、 6至 12中任一项所述的半导体器件， 其 中， 在所述栅介质层与半导体衬底之间进一歩包括氧化物层。
14. 一种 p型半导体器件的制造方法， 包括：
提供半导体衬底；
在所述半导体衬底上形成栅堆叠， 所述栅堆叠包括栅介质层和栅电 极层， 所述栅介质层形成于所述沟道区上， 所述栅电极层形成于栅介质 层上；
在所述栅堆叠的两侧形成侧墙；
在所述栅堆叠的两侧嵌入所述半导体衬底形成源 /漏区；
其中， 在所述栅介质层的上表面、 下表面、 以及所述栅电极的下表 面中的至少一个表面分布有 A1元素。
15. 根据权利要求 14所述的方法， 其中， 所述在半导体衬底上形成 栅堆叠的歩骤包括：
在所述半导体衬底上形成栅介质层；
在所述栅介质层上形成栅电极层；
对所述栅电极层和栅介质层进行图案化刻蚀， 以形成栅堆叠。
16. 根据权利要求 15所述的方法， 其中， 在所述半导体衬底上形成 栅介质层的歩骤包括：
在所述半导体衬底上形成包括第一介质层和第二介质层的栅介质 层；
对所述栅介质层在含氧气的氮气中进行热退火处理以使所述栅介 质层中的 A1形成 A1-0电偶极子；
其中， 第一介质层为高 k栅介质层， 所述第二介质层为含 A1的氧 化物或氮化物层， 且位于所述第一介质层的上面或下面中的至少一处。
17. 根据权利要求 16所述的方法， 其中， 所述氮气中氧气的含量为 1%-10%。
18. 根据权利要求 15所述的方法， 其中， 所述在所述栅介质层上形 成栅电极层的歩骤包括：
在所述栅介质层上形成第一金属层， 所述第一金属层为含 A1 的金 属氮化物层；
在所述第一金属层上形成第二金属层。
19. 根据权利要求 18所述的方法， 其中， 所述第二金属层包括金属 氮化物。
20. 根据权利要求 18所述的方法，其中，所述第二金属层包括 Mo、
W或其组合。
21. 根据权利要求 14所述的方法， 其中， 在形成栅堆叠之前， 所述 方法进一歩包括： 在所述半导体衬底上形成氧化层。
22. 根据权利要求 14至 21中任一项所述的方法， 其中， 在形成源 / 漏区后， 所述方法进一歩包括： 对所述栅电极层进行热退火处理以使所 述栅堆叠中的 A1形成 A1-0电偶极子。
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