CN101086967A - 半导体元件的制造方法 - Google Patents

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Abstract

本发明是有关于一种半导体元件的制造方法。首先，在基材上形成金氧半导体元件。接着，在金氧半导体元件上形成一应力层。最后，选择性蚀刻位于闸电极上的应力层，以改变金氧半导体元件的通道区中的应变条件。NMOS晶体管可以包含一拉伸应力层，而PMOS晶体管则可包含挤压应力层。

Description

半导体元件的制造方法
技术领域
本发明涉及一种半导体元件，特别是涉及一种控制晶体管中应力，以提高元件的操作性能的半导体元件的制造方法。
背景技术
现有习知改善晶体管操作性能的方式，是选择性地使晶体管中通道区承受应力。应力会扭曲(也就是应变)晶体管结晶晶格，且此扭曲可以依序影响能带排列(band alignment)以及晶体管价数传输的特性。藉由控制应力的大小与分布，可以增加载子的迁移率且提高元件的操作效能。有几种方法可以使晶体管通道区受应力。C.H.Ge et al.等人在Process-Strained Si(PSS)CMOS Technology Featuring 3D StrainEngineering，Electron Devices Meeting，Dec.8-10，2003，IEDMTechnical Digest，IEEE International中，已详细描述这些应力与应变的作用细节。
一般而言，会在松弛的锗硅层上，形成一个磊晶应变硅层。由于锗硅比硅具有较大的晶格常数，所以在锗硅层上成长的磊晶硅，其晶格会往侧向方向延伸，也就是说其是处在一双轴的拉伸应力下。此时，松弛的锗硅缓冲层是用来当作应力源，以对通道区施予压力。其中，上述应力源是设置在晶体管通道的下方。然而，在其它方法中，通道中的压力则是在晶体管形成后才引进。在此方法中，高应力膜层是形成于一完整的晶体管上。上述的高应力膜层会扭曲硅晶格，所以会压缩通道。换句话说，此压力源，也就是这个膜层，是设置在晶体管结构的上方。
在制造互补型金氧半导体(complementary metal oxidesemiconductor；CMOS)会面临到一个问题，其是NMOS与PMOS晶体管需要不同的应力，才能增加载子的迁移率。例如，双轴拉伸应力可以增加NMOS晶体管的操作效能，约可提高两倍。然而，这样的应力对PMOS晶体管却没有什么改善作用。对PMOS晶体管来说，当应力与通道成垂直时，就有改善作用，但是若应力与通道平行时，则可能会有反效果产生。所以，当在PMOS晶体管中使用双轴拉伸应力时，这两种方向的应力作用则会相互抵消。
一般本领域技术人员都知道这些问题，因此在新的CMOS制造技术中，通常会选择性的使用PMOS或NMOS晶体管。在NMOS晶体管的制造方法中，会使用拉伸膜来提高载子的迁移率。而在PMOS的制造方法中，则是在基材结构中，让通道区承受挤压应力。其它PMOS的制造方法，也可以在源极/汲极区上形成锗硅层。或者，也可以使用改良的浅沟渠隔离结构(shallowtrench isolation；STI)，来压缩PMOS通道。
然而，若使用其它额外的材料，即需再增加许多步骤，而且也会同时提高制程的复杂度。
由此可见，上述现有的半导体元件在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般又没有适切的制造方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件的制造方法，以改善NMOS与PMOS的载子的迁移率，而且不会增加额外的成本或提高制程的复杂度，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的半导体元件的制造方法存在的缺陷没，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的半导体元件的制造方法，能够改进一般现有的半导体元件的制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体元件的制造方法存在的缺陷，而提供一种新的半导体元件的制造方法，所要解决的技术问题是使其可以提高半导体元件的操作效能，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件的制造方法，包含：形成一金氧半导体元件于一基材上，该金氧半导体元件包含一源极、一汲极、一通道区、一闸电极与一成对的侧壁间隙壁，其中该通道区是位于该源极与该汲极之间，该闸电极是位于该通道区之上，该些侧壁间隙壁是位于该闸电极的两侧；形成一应力层在该金氧半导体元件上；以及完全移除位于该闸电极上的该应力层。
本发明的目的，及解决其技术问题还采用以下技术措施进一步实现。
前述的半导体元件的制造方法，其中所述的基材的材质是选自于硅、锗硅以及上述材质的组合。
前述的半导体元件的制造方法，其中所述的应力层包含单层或多层，该单层或该些多层的材质是选自于富含硅的氮化物、氮氧化物、氮化硅以及上述材质的组合。
前述的半导体元件的制造方法，其中所述的应力层不与该闸电极接触。
前述的半导体元件的制造方法，其中所述的应力层的厚度为200埃至1000埃。
前述的半导体元件的制造方法，其更包含选择性移除位于该侧壁间隙壁上的部分该应力层。
前述的半导体元件的制造方法，其更包含形成一罩幕于该应力层之上，且平坦化该罩幕层与该应力层，以使该些层共平面。
前述的半导体元件的制造方法，其中完全移除该应力层的步骤包含蚀刻位于该闸电极上的该应力层。
本发明的目的，及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法，包含：形成一闸电极于一基材上，该闸电极具有一成对的侧壁间隙壁；形成一应力层于该闸电极、该侧壁间隙壁以及该基材上，以形成一中间结构；形成一罩幕于该中间结构之上；平坦化该中间结构；以及在平坦化该中间结构的步骤后，蚀刻位于该闸电极上的该应力层，以移除该闸电极上的该应力层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件的制造方法，其中平坦化该中间结构的步骤包含利用该应力层作为一研磨中止层。
前述的半导体元件的制造方法，其中所述的应力层的材质是选自于富含硅的氮化物、氮氧化物、氮化硅以及上述材质的组合。
前述的半导体元件的制造方法，其中所述的应力层的厚度为200埃至1000埃。
前述的半导体元件的制造方法，其中所述的应力层中的一内部应力至少为500MPa。
前述的半导体元件的制造方法，其更包含蚀刻位于该侧壁间隙壁上的部分该应力层。
前述的半导体元件的制造方法，其更包含完全蚀刻位于该侧壁间隙壁上的全部该应力层。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种应变通道晶体管的制造方法，包含：形成一闸电极在一基材上，该基材包含一半导体结晶，其中该半导体结晶中介于相邻原子间的一原子间距离是以一基材晶格距离定义；以及调整位于该闸电极之下的该基材晶格距离，调整方法包含：形成一应变层于该闸电极与该基材之上；以及移除位于该闸电极上的该应变层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的应变通道晶体管的制造方法，其中位于该闸电极下的该基材晶格距离的调整量为至少0.1％。
前述的应变通道晶体管的制造方法，其中所述的应变层的材质是选自于锗、碳、锗硅、碳化物、氮化物以及上述材质的组合。
前述的应变通道晶体管的制造方法，其中在25℃下该基材晶格距离为约5.4埃。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为了达到上述目的，本发明提供了一种半导体元件的制造方法。首先，在一基材上形成一金氧半导体元件。其中，金氧半导体元件包含源极、汲极、通道区、闸电极与成对的侧壁间隙壁。通道区是位于源极与汲极之间，闸电极是位于通道区之上，侧壁间隙壁是位于闸电极的两侧。接着，在金氧半导体元件上形成一应力层。最后，完全移除位于闸电极上的应力层。
另外，为了达到上述目的，本发明另提供了一种半导体元件的制造方法。首先，在基材上形成一闸电极，且闸电极具有成对的侧壁间隙壁。接着，在闸电极、侧壁间隙壁以及基材上形成一应力层，以形成一中间结构。平坦化上述的中间结构。最后，蚀刻位于闸电极上的应力层，以移除闸电极上的应力层。
再者，为了达到上述目的，本发明还提供了一种应变通道晶体管的制造方法。首先，在基材上形成一闸电极，且基材包含半导体结晶。其中，半导体结晶中介于相邻原子间为一原子间距离，且其是以一基材晶格距离定义。然后，调整位于闸电极下的基材晶格距离。其中，上述的调整方法是先在闸电极与基材之上形成一应变层，接着再移除位于闸电极上的应变层。
经由上述可知，本发明一种半导体元件的制造方法。首先，在基材上形成金氧半导体元件。接着，在金氧半导体元件上形成一应力层。最后，选择性蚀刻位于闸电极上的应力层，以改变金氧半导体元件的通道区中的应变条件。NMOS晶体管可以包含一拉伸应力层，而PMOS晶体管则可包含挤压应力层。
借由上述技术方案，本发明半导体元件的制造方法至少具有下列优点：本发明可改善半导体元件的载子迁移率，而且不会增加额外的成本或提高制程的复杂度，从而可以提高半导体元件的操作效能。
综上所述，本发明新颖的半导体元件的制造方法，在MOS晶体管上形成一个应力层。上述的应力层会在闸电极上选择性地进行蚀刻制程，所以会影响金氧半晶体管(metal-oxide-semiconductor transistor，MOSFET)通道区的应变状态。NMOS晶体管可以包含一拉伸应力层，而PMOS晶体管则可包含挤压应力层。在本发明的一实施例中，应力层例如可为富含硅的氮化物、氮氧化物、氮化硅(SiN、SiNx)或上述材料的组合物。
虽然说明书以及专利申请范围中会一直提到这特殊层，但使用这层所产生的结果，不应该解释成为例如仅为一连续特征或不间断的特征。在说明书中，半导体层会区分出不同的区，例如主动区。在本发明的另一实施例中，这个特殊层可能指的是具有均匀表面的连续层，但也可能为具有不同物理或化学性质的区。
本发明具有上述诸多优点及实用价值，其不论在制造方法或功能上皆有较大的改进，在技术上有显着的进步，并产生了好用及实用的效果，且较现有的半导体元件的制造方法具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1-4是绘示本发明的一实施例的一种应变金氧半导体元件的结构示意图。
101：MOS晶体管     105：基材
110：主动区        115：浅沟渠隔离
120：闸介电层      125：闸电极
130：源极/汲极     135：轻掺通道
140：侧壁间隙壁    145：重掺杂源极/汲极
205：应力层        210：罩幕
305：移除掉的区
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件的制造方法其具体实施方式、步骤、特征及其功效，详细说明如后。
本发明是一种有关半导体元件的制造方法，且更特别的是关于一种应变晶体管的结构及其制造方法。而本发明将以一实施例，例如MOS和CMOS晶体管，来加以说明，并描述本发明的实施例的优点与功效。实施例中所用的参数与范围只是为了说明，但并不用以限制本发明的范围。
本发明的一实施例，请参阅1图所示，是以一个传统的MOS晶体管101为例。硅基材105例如可为P掺杂的硅晶圆。基材105包括适于形成半导体元件的主动区110。在此实施例中，主动区110例如可为掺杂井区，且其极性与基材105的极性相反，例如为P型或N型。在本发明的另一实施例中，通道/基材的晶向是可以利用绝缘层上覆盖硅(silicon-on-insulator；SOI)晶向混合基材，以最佳化适合的电荷载子迁移率。举例来说，NMOS的通道可能会沿着<100>的晶格排列方向，也就是{100}基材中具最大电子迁移率的晶格排列方向。而PMOS通道则会沿着<110>的晶格排列方向，也就是{110}基材中具有最大的空穴迁移率(holemobility)的晶格排列方向。其中，元件的通道宽度例如可为约0.05μm～10.0μm，更佳为小于0.5μm。
隔离结构，例如浅沟渠隔离115，可形成于基材105中，以区隔主动区110与其它元件。其中，上述的浅沟渠隔离115可以利用现有习知热氧化法(thermal growth methods)，以及沉积与图案化方法(deposition andpatterning methods)来形成，但并不仅限于此。闸介电层120是形成于主动区110之上。其中，闸介电层120例如可为二氧化硅，且其是利用热氧化法所形成。上述闸介电层120的厚度例如可为5埃至100埃，更佳为小于20埃。在本发明的一实施例中，闸介电层120例如为一高介电常数的介电层，且其介电常数大于4。在本发明的一实施例中，闸介电层120例如可为铪(Hf)材料，如HfO2、HfSiOx、HfAlOx。其它高介电常数的介电材料，例如Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Y2O3、L2O3，以及上述材料的铝酸盐类及硅酸盐类皆可使用，但并不仅限于此。
闸电极125是形成于闸介电层120之上。其中，闸电极125的材料例如可为金属、合金、含金属的材料、多晶硅以及多晶硅化金属(掺杂多晶硅/金属硅化物堆叠)。在本发明的一实施例中，闸电极125例如可为多晶硅，且其是利用化学气相沉积法所形成，其厚度约为100埃至10,000埃，更佳为500埃至2,000埃。闸电极125更可以包含1E20cm-3的掺杂物，且此掺杂物的极性与MOS晶体管中的通道区的极性相反。这种掺杂物可以提高关掉电流(off current)(Ioff)以及饱和漏电流(drain saturation current)(Idsat)的效果，也可能增强PMOS晶体管的短通道效应(short channeleffect；SCE)。
在本发明的另一实施例中，更可以在闸介电层120与闸电极125之间形成一黏着层(未绘示于图1中)。黏着层可以增加相邻两层间的黏着性。其中，黏着层可以利用化学气相沉积法(chemical vapor depositio；CVD)而形成，其材料例如可以为多晶硅、非晶硅、TiN、Ti、Ta、TaN或上述物质的组合。
闸电极125是作为罩幕。轻掺杂源极/汲极130是形成于基材105中，且其厚度例如为约100埃至1000埃之间，更佳为约200埃至400埃。轻掺杂源极/汲极130是利用离子植入法所形成，且其植入的掺质例如可为硼或磷。在回火之后，轻掺杂源极/汲极130中的掺质(如磷或砷)的浓度，例如为5E16atoms/cm3到1E19atoms/cm3。
通道135是位于闸电极125下方，且其是介于轻掺杂源极/汲极130之间。侧壁间隙壁140是形成于闸电极125的侧壁上。侧壁间隙壁140为一介电材料，例如以CVD形成的二氧化硅。以闸电极125与侧壁间隙壁140作为一罩幕，形成一重掺杂源极/汲极145。重掺杂源极/汲极145可以延伸到轻掺杂源极/汲极130的下方。在回火制程之后，重掺杂源极/汲极145的掺杂浓度例如可介于5E18atoms/cm3到5E20atoms/cm3之间。侧壁间隙壁140可以为多膜层的复合结构。
请参阅图2所示，其是绘示本发明的一实施例的一种具有应力层的MOS晶体管的结构示意图。在图2中，应力层205是位于图1的MOS晶体管101之上。应力层205例如可为诱发应变层，且其是适用于先进半导体元件上。其中，应力层205的厚度例如可为200埃到1000埃。应力层205可以为一拉伸应力层。在本发明的另一实施例中，应力层205例如可为一挤压应力层。形成应力层205的方法例如可为电浆辅助化学气相沉积法(plasma enhancedchemical vapor deposition；PECVD)、低压化学气相沉积法(low pressurechemical vapor deposition；LCVD)、原子层沉积法(atomic layerdeposition；ALD)、快速热化学气相沉积法(rapid thermal chemical vapordeposition；RTCVD)、物理气相沉积法(physical vapor deposition；PVD)、或上述方法的组合。应力层205例如可为单层或多层的结构。
在本发明的一实施例中，应力层205包含一接触蚀刻中止层，例如氮化硅。氮化硅层会在硅上产生一拉伸应力。然而，拉伸应力也可以藉由调整Si/N比例而降低，甚至转变成压缩应力。通常，增加硅的比例，会增加氮化硅层的压缩性，而增加氮则会提高其拉伸性。举例来说，可以藉由调整Si/N比例，使氮化硅在硅上的压力可从300MPa调整到1700MPa。本发明的一实施例，应力的大小范围，例如可以在-5.0GPa到+5.0GPa，甚至在此范围之外，但并不以此限定本发明的范围。此应力层205的厚度例如为5nm到500nm。
当应力层205为一挤压应力层，则其材料例如可为氮化硅(Si3N4或SiNx)、氮氧化硅(SiON)、氧化物、富含硅的氮化物或富含氮的氮化物。在本发明的另一实施例中，应力层205例如为SiN或SiON，更佳为SiON。其中，上述应力层205的厚度例如为200埃到1000埃，更佳为250埃到500埃。上述的应力层205可以利用如电浆化学气相沉积(PECVD)所形成。且其沉积的温度例如为300℃到600℃，沉积时间例如为10秒到500秒，更佳为20秒到120秒。而反应物NH3∶SiH4的比值例如为4∶1到10∶1，更佳为小于8∶1。其它可使用的反应物，例如二硅烷(di-saline)∶NH3，其比例为1∶4到1∶10，更佳为小于1∶1。此方法所需的压力约为1.0Torr到1.5Torr，且其所需的电力则为1000W到2000W，更佳为大于1000W。
在本发明的另一实施例中，应力层205可以是拉伸应力层。当应力层205是一拉伸应力层时，则其适合的材料例如可为氮化硅(SiN)、四乙氧基硅(tetraethylorthosilicate；TEOS)、氮氧化硅(SiON)、氧化物、富含硅的氮化物或富含氮的氮化物，更佳为SiN或SiON。拉伸应力层的厚度例如为200埃到1000埃，更佳为范围250埃到500埃。上述的拉伸应力层可以利用如快速升温化学气相沈积(RTCVD)所形成。且其沉积温度例如为350℃到800℃，更佳为400℃到700℃。反应时间则控制在10秒到2000秒，更佳为20秒到120秒。而NH3∶SiH4气体比例如为50∶1到400∶1，更佳为小于700∶1。其它可使用的反应气体，例如二硅烷(di-saline)∶NH3，其比率例如可为1∶40到1∶500，更佳为小于1∶1。沉积所需的压力例如可为10Torr到400Torr，更佳为小于300Torr。
如图2所示，罩幕210是形成于至少部份的MOS晶体管101上。罩幕210例如可为光阻或硬光罩。其中，上述硬光罩的适合材料，例如为氧化物、氮化物、氮氧化物、或碳化硅。罩幕210可选择性地形成于MOS晶体管101之上，然后再进行平坦化制程。平坦化制程可以使用传统的化学机械研磨(chemical mechanical polishing；CMP)法，或者利用回流(re-flow)以加强平坦化的效果。应力层205可以作为一研磨中止层(polish stop layer)的功用。
如图2所示，应力层205会在介于源极/汲极145间的通道135中诱发应力。举例来说，已知一重拉伸应力/应变层可以在通道135上产生静拉伸应力/应变的效果。同理，请参阅图3所示，一个挤压应力/应变层也可以对MOS晶体管101的通道135产生挤压应力/应变的效果。
有个问题必须注意，当应力层205覆盖在MOS晶体管101上时，不同区的应力层205会对通道135造成不同的影响。例如，在源极/汲极区145上部分的拉伸应力层，会对通道135施加大的拉伸应力。相反的，位于闸电极125上的部分挤压应力层，会对通道135施予较弱的挤压应力。所以，应力层的一区域中所得到的效果，会被其它的区域的作用力削减。
如图3所示，若将位在闸电极125上的应力层205完全移除，则可以解决上述问题。虽然在现有习知技术中，会在闸电极上的应力层中形成一开口，例如接触开口或接触，但是这样的开口较小且并不会影响这个应力层的应力作用。但相反的，若将闸电极125上的应力层全部移除，却对通道135的应力作用有很好的效果。这种移除则可利用例如湿蚀刻或干蚀刻来进行。在本发明的一实施例中，移除掉的区305为至少位于闸电极125上的应力层205的部分。在本发明的另一实施例中，移除掉的区305更包含部分位于侧壁间隙壁140上的应力层205。或者(未绘示)，更可以依需求将侧壁间隙壁140上的应力层205全部蚀刻掉，使得应力层205不会与侧壁间隙壁140接触。
接着，请参阅图4所示，移除罩幕210。在本发明的一实施例中，MOS晶体管101是一NMOS晶体管，且应力层205是一拉伸应力层。在本发明的另一实施例中，MOS晶体管101可例如为PMOS晶体管，而应力层205则是一挤压应力层。因为NMOS与PMOS晶体管有不同的处理方式，因此，本发明的一实施例，则可以适用于制造CMOS晶体管上。在此实施例中，其是同时包含NMOS与PMOS两元件，不同极性的元件则可以相邻或在基材的不同区中设置在一起。随后，就可以利用传统的方法，来完成上述的元件(如硅化金属接触、金属化或内介电层等)。
图4为本发明的一实施例的一种半导体元件的剖面结构示意图。然而，并不以此结构来限定本发明的范围，其它修饰或更动也都属本发明的实施例的范畴。本发明并不仅局限在晶体管上，更可以应用于应变半导体元件(strained semiconductor devices)中。例如，本发明的一实施例是提供一种应变通道的晶体管(strained channel transistor)的制造方法。而这个方法包括在基材上形成一闸电极，基材的材质例如可为半导体结晶。其中，在半导体结晶中，相邻原子间的原子距离则可由基材晶格距离来定义。上述的方法更可以在闸电极下调整基材晶格距离。在本发明的一实施例中，在25℃下，硅基材的基材晶格距离例如可为5.4埃(硅＝5.4295埃)。调整晶格距离，至少0.1％或约0.054埃，则会在闸电极下诱发应变，也就是载子通道。上述的调整例如可藉由在闸电极与基材上形成应变层，且在闸电极上移除部份应变层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (19)

1、一种半导体元件的制造方法，其特征在于其包含以下步骤：
形成一金氧半导体元件于一基材上，该金氧半导体元件包含一源极、一汲极、一通道区、一闸电极与一成对的侧壁间隙壁，其中该通道区是位于该源极与该汲极之间，该闸电极是位于该通道区之上，该些侧壁间隙壁是位于该闸电极的两侧；
形成一应力层在该金氧半导体元件上；以及
完全移除位于该闸电极上的该应力层。
2、根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的基材的材质是选自于硅、锗硅以及上述材质的组合。
3、根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的应力层包含单层或多层，该单层或该些多层的材质是选自于富含硅的氮化物、氮氧化物、氮化硅以及上述材质的组合。
4、根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的应力层不与该闸电极接触。
5、根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述的应力层的厚度为200埃至1000埃。
6、根据权利要求1所述的半导体元件的制造方法，其特征在于其更包含选择性移除位于该侧壁间隙壁上的部分该应力层。
7、根据权利要求1所述的半导体元件的制造方法，其特征在于其更包含形成一罩幕于该应力层之上，且平坦化该罩幕层与该应力层，以使该些层共平面。
8、根据权利要求1所述的半导体元件的制造方法，其特征在于其中完全移除该应力层的步骤包含蚀刻位于该闸电极上的该应力层。
9、一种半导体元件的制造方法，其特征在于其包含以下步骤：
形成一闸电极于一基材上，该闸电极具有一成对的侧壁间隙壁；
形成一应力层于该闸电极、该侧壁间隙壁以及该基材上，以形成一中间结构；
形成一罩幕于该中间结构之上；
平坦化该中间结构；以及
在平坦化该中间结构的步骤后，蚀刻位于该闸电极上的该应力层，以移除该闸电极上的该应力层。
10、根据权利要求9所述的半导体元件的制造方法，其特征在于其中平坦化该中间结构的步骤包含利用该应力层作为一研磨中止层。
11、根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的应力层的材质是选自于富含硅的氮化物、氮氧化物、氮化硅以及上述材质的组合。
12、根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的应力层的厚度为200埃至1000埃。
13、根据权利要求9所述的半导体元件的制造方法，其特征在于其中所述的应力层中的一内部应力至少为500MPa。
14、根据权利要求9所述的半导体元件的制造方法，其特征在于其更包含蚀刻位于该侧壁间隙壁上的部分该应力层。
15、根据权利要求9所述的半导体元件的制造方法，其特征在于其更包含完全蚀刻位于该侧壁间隙壁上的全部该应力层。
16、一种应变通道晶体管的制造方法，其特征在于其包含以下步骤：
形成一闸电极在一基材上，该基材包含一半导体结晶，其中该半导体结晶中介于相邻原子间的一原子间距离是以一基材晶格距离定义；以及
调整位于该闸电极之下的该基材晶格距离，调整方法包含：
形成一应变层于该闸电极与该基材之上；以及
移除位于该闸电极上的该应变层。
17、根据权利要求16所述的应变通道晶体管的制造方法，其特征在于其中位于该闸电极下的该基材晶格距离的调整量为至少0.1％。
18、根据权利要求16所述的应变通道晶体管的制造方法，其特征在于其中所述的应变层的材质是选自于锗、碳、锗硅、碳化物、氮化物以及上述材质的组合。
19、根据权利要求16所述的应变通道晶体管的制造方法，其特征在于其中在25℃下该基材晶格距离为5.4埃。
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