WO2011155496A1 - エピタキシャル基板およびエピタキシャル基板の製造方法 - Google Patents

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group iii
iii nitride
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実人 三好
角谷　茂明
幹也 市村
宗太 前原
田中　光浩
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日本碍子株式会社
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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the present invention relates to an epitaxial substrate for a semiconductor device, and more particularly to an epitaxial substrate configured using a group III nitride.
  • Nitride semiconductors have a wide band gap of direct transition type, a high breakdown electric field, and a high saturation electron velocity. Therefore, semiconductors for light emitting devices such as LEDs and LDs, and high frequency / high power electronic devices such as HEMTs. It is attracting attention as a material.
  • a HEMT (High Electron Mobility Transistor) element formed by laminating a barrier layer made of AlGaN and a channel layer made of GaN has a laminated interface due to a large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) peculiar to nitride materials. This utilizes the feature that a high-concentration two-dimensional electron gas (2DEG) is generated at the (heterointerface) (for example, see Non-Patent Document 1).
  • 2DEG high-concentration two-dimensional electron gas
  • a single crystal (heterogeneous single crystal) having a composition different from that of group III nitride, such as SiC, is used as a base substrate used for an epitaxial substrate for HEMT devices.
  • a buffer layer such as a strained superlattice layer or a low temperature growth buffer layer is generally formed on the base substrate as an initial growth layer. Therefore, epitaxially forming the barrier layer, the channel layer, and the buffer layer on the base substrate is the most basic configuration of the HEMT element substrate using the base substrate made of different single crystals.
  • a spacer layer having a thickness of about 1 nm may be provided between the barrier layer and the channel layer for the purpose of promoting spatial confinement of the two-dimensional electron gas.
  • the spacer layer is made of, for example, AlN. Furthermore, a cap layer made of, for example, an n-type GaN layer or a superlattice layer is formed on the barrier layer for the purpose of controlling the energy level at the outermost surface of the substrate for HEMT elements and improving the contact characteristics with the electrode. Sometimes it is done.
  • Non-Patent Document 2 It is also already known that increasing the total film thickness of the channel layer and the barrier layer and improving the dielectric breakdown strength of both layers are effective for making the HEMT device epitaxial substrate have a high withstand voltage structure. (For example, see Non-Patent Document 2).
  • an intervening layer made of AlN is formed on the Si base substrate, and then the first semiconductor layer made of GaN and the second semiconductor layer made of AlN are alternately formed, however, as a whole, a convex warp occurs.
  • a method of manufacturing a semiconductor device is also known in which the warpage of the entire substrate is canceled as a result of the shrinkage of these layers when the temperature is subsequently lowered (see, for example, Patent Document 4).
  • the thermal expansion coefficient of a nitride material is larger than that of silicon, in the process of epitaxially growing a nitride film on a silicon substrate at a high temperature and then lowering the temperature to near room temperature, a tensile stress is generated in the nitride film. Work. As a result, cracks are likely to occur on the film surface, and large warpage is likely to occur in the substrate.
  • TMG trimethylgallium
  • Patent Document 1 to Patent Document 3 and Non-Patent Document 1 When the conventional techniques disclosed in Patent Document 1 to Patent Document 3 and Non-Patent Document 1 are used, it is possible to epitaxially grow a GaN film on a silicon substrate. However, the crystal quality of the obtained GaN film is never better than that obtained when SiC or sapphire is used as the base substrate. For this reason, when an electronic device such as a HEMT is manufactured using the conventional technology, there are problems that the electron mobility is low and the leakage current and breakdown voltage at the time of OFF are low.
  • Patent Document 4 intentionally causes a large convex warp in the middle of device fabrication, so that cracks may occur in the middle of device fabrication depending on the layer formation conditions.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a crack-free epitaxial substrate using a silicon substrate as a base substrate.
  • the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate on the base substrate which is single crystal silicon of (111) orientation.
  • the epitaxial substrate formed of the group III nitride layer group is formed by repeatedly laminating first unit layers and second unit layers having different compositions alternately, and thereby a composition modulation layer containing compression strain
  • a termination layer that is formed on the top of the composition modulation layer and maintains the compressive strain contained in the composition modulation layer; and the termination layer formed on the termination layer and contained in the composition modulation layer.
  • a buffer layer formed by successively laminating a plurality of lamination units including a strain strengthening layer that strengthens compressive strain, and a crystal layer formed on the buffer layer are provided.
  • the second group III nitride constituting the second unit layer rather than the first group III nitride constituting the first unit layer.
  • the in-plane lattice constant in the unstrained state of the object is larger, and each of the second unit layers is formed in a coherent state with respect to the first unit layer.
  • the termination layer is formed of the first group III nitride with a thickness larger than that of the first unit layer. did.
  • the strain strengthening layer is made of a third group III nitride, and an intermediate layer formed coherently with respect to the termination layer is provided. I prepared.
  • a group III nitride layer is formed on a base substrate that is single crystal silicon of (111) orientation so that the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate.
  • An epitaxial substrate formed of a group is formed by repeatedly laminating first unit layers and second unit layers made of Group III nitrides having different compositions, and constitutes the first unit layer.
  • the second group III nitride constituting the second unit layer has a larger in-plane lattice constant in the unstrained state than the first group III nitride, and is formed on the top of the composition modulation layer.
  • the first unit layer is made of AlN
  • the second unit layer is made of Al x Ga 1-x N (0 ⁇ x ⁇ 0.25) is made of a group III nitride having a composition.
  • the intermediate layer is a group III nitride having a composition of Al y Ga 1-y N (0 ⁇ y ⁇ 0.25) and is 100 nm or more. It was made to have a thickness of 500 nm or less.
  • the second unit layer has a composition of Al x Ga 1-x N (0.1 ⁇ x ⁇ 0.25) III
  • the intermediate layer is made of a group III nitride having a composition of Al y Ga 1-y N (0.1 ⁇ y ⁇ 0.25).
  • the composition of the second unit layer and the composition of the intermediate layer are substantially the same.
  • a buffer layer was formed.
  • a group III nitride layer group in which a (0001) crystal plane is substantially parallel to a substrate surface of the base substrate is formed on a base substrate that is single crystal silicon of (111) orientation.
  • a method for manufacturing an epitaxial substrate for a semiconductor device comprising: a buffer layer forming step for forming a buffer layer; and a crystal layer forming step for forming a crystal layer made of group III nitride above the buffer layer.
  • the buffer layer forming step is a composition modulating layer forming step of forming a composition modulating layer by repeatedly laminating first unit layers and second unit layers made of Group III nitrides having different compositions; and A termination layer forming step of forming a termination layer having the same composition as the first unit layer on the uppermost part of the composition modulation layer with a thickness larger than that of the first unit layer; and an intermediate layer forming an intermediate layer on the termination layer A layer forming step;
  • the second unit layer is formed rather than the first group III nitride forming the first unit layer.
  • the second group III nitride is formed such that the in-plane lattice constant in the unstrained state is larger and each of the second unit layers is in a coherent state with respect to the first unit layer.
  • the intermediate layer is formed of a third group III nitride so as to be coherent with the termination layer.
  • the first unit layer is formed of AlN
  • the second unit layer is formed of Al x Ga 1-x N (0 ⁇ It was made of a group III nitride having a composition of x ⁇ 0.25).
  • the intermediate layer is made of a group III nitride having a composition of Al y Ga 1-y N (0 ⁇ y ⁇ 0.25).
  • the thickness is 100 nm or more and 500 nm or less.
  • the second unit layer is made of Al x Ga 1-x N (0.1 ⁇ x ⁇ 0.25).
  • a group III nitride having a composition was formed, and the intermediate layer was formed by a group III nitride having a composition of Al y Ga 1-y N (0.1 ⁇ y ⁇ 0.25).
  • the composition of the second unit layer and the composition of the intermediate layer are made substantially the same.
  • a first underlayer for forming a first underlayer made of AlN on the undersubstrate A forming step; and a second underlayer forming step of forming a second underlayer made of Al p Ga 1-p N (0 ⁇ p ⁇ 1) on the first underlayer,
  • the first underlayer is formed as a polycrystalline defect-containing layer composed of at least one of columnar or granular crystals or domains and having a three-dimensional uneven surface.
  • the buffer layer is formed immediately above the second underlayer.
  • the compressive strain is inherent in the buffer layer, the tensile stress caused by the difference in thermal expansion coefficient between silicon and the group III nitride is offset by the compressive strain. Is done. As a result, even when a silicon substrate is used as the base substrate, an epitaxial substrate with excellent crystal quality and crack-free warpage can be obtained.
  • an epitaxial substrate that is crack-free, has little warpage, and has excellent voltage resistance is realized.
  • the buffer layer is provided on the underlayer having low dislocations and excellent surface flatness, the buffer layer, the crystal layer, etc. have good crystal quality. .
  • the accumulation of strain energy in the second underlayer is suppressed, the effect of canceling the tensile stress due to the compressive strain contained in the buffer layer is inhibited by the accumulation of strain energy in the underlayer. There is no.
  • FIG. 1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention.
  • FIG. 4 is a model diagram showing a state of a crystal lattice when a second unit layer 32 is formed on a first unit layer 31.
  • FIG. 5 is a diagram in which the amount of warpage of an epitaxial substrate that has been performed up to formation of the intermediate layer 5 is plotted against the thickness of the intermediate layer 5.
  • FIG. 1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention.
  • the epitaxial substrate 10 mainly includes a base substrate 1, a base layer 2, a buffer layer 8 including a plurality of composition modulation layers 3, a termination layer 4, and an intermediate layer 5, and a functional layer 9.
  • each layer formed on the base substrate 1 may be collectively referred to as an epitaxial film.
  • the abundance ratio of Al in the group III element may be referred to as an Al mole fraction for convenience.
  • the base substrate 1 is a (111) plane single crystal silicon wafer having p-type conductivity. Although there is no special restriction
  • the underlayer 2, the composition modulation layer 3, the termination layer 4, the intermediate layer 5, and the functional layer 9 are each composed of a wurtzite group III nitride and a (0001) crystal plane of the substrate surface of the undersubstrate 1 Is a layer formed by an epitaxial growth technique so as to be substantially parallel to the surface. These layers are preferably formed by metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • the underlayer 2 is a layer provided to enable the above-described layers to be formed with good crystal quality. Specifically, the underlayer 2 is provided so that the dislocation density is suitably reduced and the crystal quality is good at least near the surface (in the vicinity of the interface with the composition modulation layer 3). Thereby, good crystal quality can be obtained also in the composition modulation layer 3 and in each layer formed thereon.
  • the base layer 2 includes a first base layer 2a and a second base layer 2b as shown below.
  • the first underlayer 2a is a layer made of AlN.
  • the first underlayer 2a is made up of a number of fine columnar crystals and the like (at least one of columnar crystals, granular crystals, columnar domains, or granular domains) grown in a direction substantially perpendicular to the substrate surface of the underlying substrate 1 (film formation direction). It is a composed layer.
  • the first underlayer 2a is uniaxially oriented in the stacking direction of the epitaxial substrate 10, but contains a large number of crystal grain boundaries or dislocations along the stacking direction and has multiple crystal defects with poor crystallinity. It is a content layer.
  • the term “crystal grain boundary” including domain grain boundaries or dislocations may be used.
  • the distance between crystal grain boundaries in the first underlayer 2a is about several tens of nm at most.
  • the first underlayer 2a having such a configuration has an X-ray rocking curve half-value width of (0002) plane that is a large or small mosaic property with respect to the c-axis tilt component or a slight index of screw dislocation, of 0.5 degrees or more.
  • X-ray rocking curve half-value width of (10-10) plane which is less than 1 degree and is a measure of the degree of mosaicity or some degree of edge dislocation with respect to the rotational component of the crystal with c axis as the rotation axis Is formed to be 0.8 degrees or more and 1.1 degrees or less.
  • the second underlayer 2b is a layer made of a group III nitride having a composition of Al p Ga 1-p N (0 ⁇ p ⁇ 1) formed on the first underlayer 2a.
  • the interface I1 (the surface of the first ground layer 2a) between the first ground layer 2a and the second ground layer 2b is a three-dimensional uneven surface reflecting the external shape such as a columnar crystal constituting the first ground layer 2a. It has become. It is clearly confirmed in the HAADF (high angle scattered electron) image of the epitaxial substrate 10 that the interface I1 has such a shape.
  • the HAADF image is a mapping image of the integrated intensity of electrons inelastically scattered at a high angle, obtained by a scanning transmission electron microscope (STEM).
  • STEM scanning transmission electron microscope
  • the image intensity is proportional to the square of the atomic number, and the portion where an atom with a large atomic number is present is observed brighter (whiter). Therefore, the second underlayer 2b containing Ga is relatively brighter, and Ga The first underlayer 2a that does not contain is observed relatively dark. Thereby, it is easily recognized that the interface I1 between the two is a three-dimensional uneven surface.
  • the protrusions 2c of the first base layer 2a are shown to be positioned at approximately equal intervals. However, this is merely for convenience of illustration, and actually, it is not necessarily at equal intervals.
  • the convex part 2c is not necessarily located.
  • the density of the protrusions 2c is 5 ⁇ 10 9 / cm 2 or more and 5 ⁇ 10 10 / cm 2 or less, and the average interval between the protrusions 2c is 45 nm or more and 140 nm or less. It is formed. When these ranges are satisfied, it is possible to form the functional layer 9 having particularly excellent crystal quality.
  • the convex portion 2c of the first base layer 2a indicates a substantially apex position of an upward convex portion on the surface (interface I1).
  • the side wall of the convex portion 2c is formed by the (10-11) plane or the (10-12) plane of AlN. .
  • the first underlayer 2a In order to form the convex portions 2c satisfying the above density and average interval on the surface of the first underlayer 2a, it is preferable to form the first underlayer 2a so that the average film thickness is 40 nm or more and 200 nm or less.
  • the average film thickness is smaller than 40 nm, it is difficult to realize a state in which AlN completely covers the substrate surface while forming the convex portions 2c as described above.
  • the average film thickness is to be made larger than 200 nm, planarization of the AlN surface starts to progress, and it becomes difficult to form the convex portions 2c as described above.
  • the formation of the first underlayer 2a is realized under predetermined epitaxial growth conditions, but the formation of the first underlayer 2a with AlN does not include Ga that forms a liquid phase compound with silicon. This is preferable in that the interface I1 is easily formed as a three-dimensional uneven surface because the lateral growth is relatively difficult to proceed.
  • first base layer 2 a which is a multi-defect-containing layer having crystal grain boundaries, is interposed between base substrate 1 and second base layer 2 b in the manner described above.
  • the lattice misfit between the base substrate 1 and the second base layer 2b is relaxed, and the accumulation of strain energy due to the lattice misfit is suppressed.
  • the range of the half width of the X-ray rocking curve of the (0002) plane and the (10-10) plane of the first underlayer 2a described above is determined as a range in which the accumulation of strain energy due to the crystal grain boundary is suitably suppressed. It is.
  • the dislocations are effectively reduced by making the interface I1 between the first base layer 2a and the second base layer 2b a three-dimensional uneven surface as described above.
  • the interface I1 between the first underlayer 2a and the second underlayer 2b is formed as a three-dimensional uneven surface, most of the dislocations generated in the first underlayer 2a are second to second from the first underlayer 2a.
  • the bend is made at the interface I1, and the coalescence disappears inside the second underlayer 2b.
  • the dislocations starting from the first underlayer 2a only a few dislocations penetrate the second underlayer 2b.
  • the second underlayer 2b is preferably formed along the surface shape (the shape of the interface I1) of the first underlayer 2a at the initial stage of growth, but the surface is gradually flattened as the growth proceeds. Finally, it is formed to have a surface roughness of 10 nm or less.
  • the surface roughness is represented by an average roughness ra for a 5 ⁇ m ⁇ 5 ⁇ m region measured by an AFM (atomic force microscope).
  • the fact that the second underlayer 2b is formed of a group III nitride having a composition containing at least Ga, in which the lateral growth is relatively easy, improves the surface flatness of the second underlayer 2b. This is preferable.
  • the average thickness of the second underlayer 2b is preferably 40 nm or more. This is because when it is formed thinner than 40 nm, the unevenness derived from the first underlayer 2a cannot be sufficiently flattened, and the disappearance due to the mutual combination of dislocations propagated to the second underlayer 2b does not occur sufficiently. This is because problems such as. Note that when the average thickness is 40 nm or more, the dislocation density is reduced and the surface is flattened effectively. Therefore, the upper limit of the thickness of the second underlayer 2b is particularly limited in terms of technology. However, it is preferably formed to a thickness of about several ⁇ m or less from the viewpoint of productivity.
  • each layer formed thereon has good crystal quality.
  • the buffer layer 8 has a configuration in which a plurality of unit structures 6 (stacking units) each formed by stacking the composition modulation layer 3, the termination layer 4, and the intermediate layer 5 in this order are sequentially stacked.
  • FIG. 1 illustrates a case where four unit structures 6 (6a, 6b, 6c, 6d) are provided, the number of unit structures 6 is not limited to this.
  • the composition modulation layer 3 has a superlattice structure formed by repeatedly laminating first unit layers 31 and second unit layers 32 which are two types of group III nitride layers each having a different composition. It is a site
  • the first unit layer 31 and the second unit layer 32 are composed of an in-plane lattice constant (lattice state) in a non-strained state (bulk state) of the group III nitride constituting the latter rather than the group III nitride constituting the former. It is formed so as to satisfy the relationship of “long”.
  • the second unit layer 32 is formed in a coherent state with respect to the first unit layer 31. Further, the thickness of the second unit layer 32 is larger than the thickness of the first unit layer 31.
  • the first unit layer 31 is preferably formed to a thickness of about 3 nm to 20 nm. Typically, it is formed to a thickness of 5 nm to 10 nm.
  • the second unit layer 32 is preferably about 10 nm to 25 nm. Further, the number of repetitions of the pair layers is about 5 to several tens.
  • the first unit layer 31 is made of AlN
  • the second unit layer 32 is made of a group III nitride having a composition of Al x Ga 1-x N (0 ⁇ x ⁇ 0.25).
  • the termination layer 4 is a layer formed of a group III nitride having the same composition as that of the first unit layer 31 of the composition modulation layer 3 on the uppermost portion (at the termination portion) of the composition modulation layer 3.
  • the termination layer 4 is formed with a thickness larger than the thickness of the first unit layer 31.
  • the termination layer 4 is formed to have a thickness that allows the intermediate layer 5 to be formed in a coherent state thereon. Specifically, it is preferably formed to a thickness of about 20 nm to 100 nm. Typically, it is formed to a thickness of 20 nm to 50 nm.
  • the intermediate layer 5 is a layer made of group III nitride.
  • the intermediate layer 5 is made of a group III nitride having a larger in-plane lattice constant in a strain-free state than the group III nitride constituting the first unit layer 31.
  • the intermediate layer 5 is composed of a group III nitride having a composition of Al y Ga 1-y N (0 ⁇ y ⁇ 0.25).
  • the intermediate layer 5 is formed in a coherent state with respect to the termination layer 4.
  • the intermediate layer 5 preferably has a thickness of approximately 100 nm to 500 nm.
  • the number of pair layers in the composition modulation layer 3 constituting the unit structure 6, the actual composition and thickness of the intermediate layer 5, and the like are determined according to the formation mode of the entire buffer layer 8. Further, the Al mole fraction in the second unit layer 32 and the intermediate layer 5 is related to the voltage resistance of the epitaxial substrate 10 itself. Details of these will be described later.
  • the functional layer 9 is at least one layer formed of a group III nitride formed on the buffer layer 8, and a semiconductor is formed by further forming a predetermined semiconductor layer, electrode, or the like on the epitaxial substrate 10.
  • the layer expresses a predetermined function. Therefore, the functional layer 9 is formed of one or more layers having a composition and thickness corresponding to the function.
  • FIG. 1 illustrates the case where the functional layer 9 is composed of a single layer, the configuration of the functional layer 9 is not limited to this.
  • an epitaxial substrate 10 for a HEMT device can be obtained. That is, a HEMT element is obtained by forming a gate electrode, a source electrode, and a drain electrode (not shown) on the barrier layer. A known technique such as a photolithography process can be applied to the formation of these electrodes. In such a case, a spacer layer having a thickness of about 1 nm made of AlN may be provided between the channel layer and the barrier layer.
  • a concentric Schottky barrier diode is realized by forming one group III nitride layer (for example, a GaN layer) as the functional layer 9 and forming an anode and a cathode (not shown) thereon. .
  • group III nitride layer for example, a GaN layer
  • anode and a cathode not shown
  • Known techniques such as a photolithography process can also be applied to these electrode formations.
  • a (111) plane single crystal silicon wafer is prepared as the base substrate 1, and the natural oxide film is removed by dilute hydrofluoric acid cleaning. After that, SPM cleaning is performed, and an oxide film having a thickness of about several mm is formed on the wafer surface. Is formed. This is set in the reactor of the MOCVD apparatus.
  • the first underlayer 2a made of AlN is made of an aluminum material in a state where the substrate temperature is kept at a predetermined initial layer formation temperature of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure is about 0.1 kPa to 30 kPa.
  • a TMA (trimethylaluminum) bubbling gas and NH 3 gas are introduced into the reactor at an appropriate molar flow ratio, and the film formation rate is set to 20 nm / min or more and the target film thickness is set to 200 nm or less. be able to.
  • the substrate temperature is maintained at a predetermined second underlayer formation temperature of 800 ° C. or more and 1200 ° C. or less, and the reactor internal pressure is set to 0.1 kPa to 100 kPa.
  • TMG trimethylgallium
  • TMA bubbling gas TMA bubbling gas
  • NH 3 gas which are gallium raw materials
  • each layer constituting the buffer layer 8, that is, the first unit layer 31 and the second unit layer 32, the termination layer 4 and the intermediate layer 5 constituting the composition modulation layer 3 follows the formation of the second underlayer 2b.
  • the substrate temperature is kept at a predetermined forming temperature in accordance with the following layers 1200 ° C. 800 ° C. or higher, while maintaining the reactor internal pressure to a predetermined value corresponding to each layer of 0.1 kPa ⁇ 100 kPa, NH 3 gas and III
  • This is realized by introducing a group nitride source gas (TMA, TMG bubbling gas) into the reactor at a flow rate ratio corresponding to the composition to be realized in each layer.
  • TMA group nitride source gas
  • the functional layer 9 is formed after the buffer layer 8 is formed, with the substrate temperature maintained at a predetermined functional layer forming temperature of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure set at 0.1 kPa to 100 kPa.
  • TMA bubbling gas, or at least one of TMG bubbling gas and NH 3 gas are introduced into the reactor at a flow ratio according to the composition of the functional layer 9 to be produced, and NH 3 , TMI, TMA, and TMG are introduced. It is realized by reacting with at least one of the following.
  • the epitaxial substrate 10 is cooled to room temperature in the reactor. Thereafter, the epitaxial substrate 10 taken out from the reactor is appropriately subjected to subsequent processing (patterning of the electrode layer, etc.).
  • ⁇ Effect of buffer layer> in general, when a crystal layer made of a group III nitride is epitaxially grown on a single crystal silicon wafer at a predetermined formation temperature to obtain an epitaxial substrate, a group III nitride is used. thermal expansion coefficient is larger than that of silicon towards: from (e.g., silicon 3.4 ⁇ 10 -6 /K,GaN:5.5 ⁇ 10 -6 / K ) that, after the crystal growth, it is cooled to ambient temperature In the process, tensile stress is generated in the crystal layer in the in-plane direction. This tensile stress causes cracks and warpage in the epitaxial substrate.
  • the buffer layer 8 is provided on the epitaxial substrate 10 for the purpose of reducing the tensile stress and suppressing the occurrence of cracks and warpage. More specifically, the occurrence of cracks and warpage in the epitaxial substrate 10 are suppressed by the operational effects exhibited by the layers constituting the buffer layer 8. Details will be described below.
  • FIG. 2 is a model diagram showing the state of the crystal lattice when the second unit layer 32 is formed on the first unit layer 31 in the composition modulation layer 3.
  • the lattice length in the in-plane direction of the group III nitride constituting the second unit layer 32 in an unstrained state be a 0 and the actual lattice length be a.
  • the second unit layer 32 grows while maintaining alignment with the crystal lattice of the first unit layer 31.
  • the second unit layer 32 is in a coherent state with respect to the first unit layer 31 as long as the second unit layer 32 is formed to a thickness smaller than the critical film thickness at which strain energy is completely released. It can be said that.
  • the second energy is maintained while maintaining this strain energy. Even if the first unit layer 31 is formed on the unit layer 32, the coherent state is maintained, and the strain energy held in the second unit layer 32 directly below is not released. Then, if the second unit layer 32 is grown again on the first unit layer 31 in a coherent state, the same compressive strain as described above will also occur in the second unit layer 32.
  • the second unit layer 32 of each pair layer is formed. Since the strain energy is maintained, the composition modulation layer 3 is formed as a part including a compressive strain as a whole.
  • the compressive strain introduced into the composition modulation layer 3 acts in the opposite direction to the tensile stress generated due to the difference in thermal expansion coefficient, it has the effect of canceling out the tensile stress when the temperature is lowered.
  • the tensile stress is canceled by a force proportional to the product of the magnitude of the compressive strain in one pair layer and the number of repetitions of the pair layer in the composition modulation layer 3. That is, it can be said that the composition modulation layer 3 is a portion formed by introducing compressive strain into the epitaxial substrate 10.
  • the first unit layer 31 is interposed between the two second unit layers 32.
  • the compressive strain generated in the second unit layer 32 is reduced and the first unit layer 31 is conversely arranged.
  • One unit layer 31 itself tends to contain tensile stress, which is not preferable.
  • the second unit layer 32 itself tends to receive a force in the tensile direction, which is not preferable.
  • the above requirement of a thickness of about 3 nm to 20 nm is preferable from the viewpoint that such a problem does not occur.
  • the first unit layer 31 is made of AlN
  • the second unit layer 32 is made of a group III nitride having a composition of Al x Ga 1-x N (0 ⁇ x ⁇ 0.25). This requirement is suitable in that a sufficiently large compressive strain can be obtained in each pair layer.
  • the termination layer 4 is made of a group III nitride having the same composition as the first unit layer 31 at the top of the composition modulation layer 3, that is, an in-plane lattice than the group III nitride forming the second unit layer 32.
  • a group III nitride having a small constant is formed with a thickness larger than that of the first unit layer 31. Due to the presence of the termination layer 4 in such an aspect, the compressive strain introduced into the composition modulation layer 3 is suitably maintained even when the intermediate layer 5 is provided in an aspect described later.
  • the intermediate layer 5 that is originally provided to function as a strain-enhancing layer is not preferable because it does not exhibit its effects.
  • the thickness of the termination layer 4 is too small, it is not preferable because tensile stress is likely to be inherent in the termination layer 4 similarly to the first unit layer 31 interposed between the two second unit layers 32.
  • the requirement that the first unit layer 31 is formed to have a thickness larger than the thickness of the first unit layer 31 and the requirement of a thickness of about 20 nm to 100 nm are preferable from the viewpoint that such a problem does not occur.
  • FIG. 3 is a diagram showing the relationship between the amount of warpage of the epitaxial substrate after the formation of the intermediate layer 5 and the thickness of the intermediate layer 5.
  • FIG. 3 represents the total film thickness of the epitaxial film on the horizontal axis.
  • the amount of warpage of the epitaxial substrate is measured with a laser displacement meter.
  • the conditions other than the thickness of the intermediate layer 5 are all the same.
  • a (111) single crystal silicon wafer (525 ⁇ m thick) having a p-type conductivity is used as the base substrate 1.
  • a composition modulation layer 3 in which a pair layer with a second unit layer 32 made of Al 0.1 Ga 0.9 N having a thickness of 15 nm is laminated 20 times, a termination layer 4 (not shown), and an intermediate layer 5 made of GaN are laminated. .
  • the intermediate layer 5 when the thickness of the intermediate layer 5 is 200 nm, the amount of warpage of the epitaxial substrate is minimal.
  • the result shown in FIG. 3 shows that the intermediate layer 5 formed with a thickness of about 200 nm is epitaxially formed by the buffer layer 8. This suggests that the effect of further strengthening the compressive strain introduced into the substrate 10 is achieved.
  • the intermediate layer 5 is provided with a thickness of about 100 nm to 500 nm so as to increase the compressive strain introduced in the composition modulation layer 3.
  • the tensile stress is more effectively offset. That is, in the epitaxial substrate 10, the intermediate layer 5 functions as a strain strengthening layer.
  • the amount of warping when the thickness of the intermediate layer 5 is 500 nm is larger than when the intermediate layer 5 is not provided, but in an actual epitaxial substrate 10 in which a plurality of unit structures 6 are continuously stacked, It has been confirmed by the inventor of the present invention that the compressive strain in the buffer layer 8 is suitably enhanced when the thickness of the intermediate layer 5 is in the range of 500 nm or less.
  • each unit structure 6 is formed in the same manner as described above, a state in which compressive strain is suitably inherent in all the unit structures 6 is realized. It becomes.
  • the structure of the unit structure 6 is the same, the greater the number of unit structures 6 that are repeatedly stacked, the greater the compressive strain inherent in the buffer layer 8.
  • the buffer layer 8 inherently has a large compressive strain, thereby causing a difference in thermal expansion coefficient between silicon and the group III nitride. A state in which the resulting tensile stress is suitably offset is realized. Thereby, in the epitaxial substrate 10, crack free is realized. In addition, since the tensile stress is offset in this manner, the amount of warpage of the epitaxial substrate 10 is suppressed to 100 ⁇ m or less.
  • the unit structure 6 provided with the termination layer 4 and the intermediate layer 5 as the strain enhancement layer is repeatedly laminated on the composition modulation layer 3 as the strain introduction layer.
  • a large compressive strain is inherent in the buffer layer 8
  • the tensile stress generated in the epitaxial substrate 10 due to the difference in thermal expansion coefficient between silicon and the group III nitride is suitably reduced. It is reduced.
  • a crack free is implement
  • achieved and curvature is also reduced.
  • the buffer layer 8 is formed on the second underlayer 2b in a state where the accumulation of strain energy is suppressed as described above, the tensile stress canceling effect is accumulated in the second underlayer 2b. It is not disturbed by the strain energy.
  • the configuration of the epitaxial substrate 10 according to the present embodiment is such a breakdown. It also contributes to an increase in voltage.
  • the configuration parameters of the buffer layer 8 are variously changed, thereby providing a specific configuration.
  • Various epitaxial substrates 10 with different values can be obtained.
  • the second unit layer 32 is formed of a group III nitride having a composition of Al x Ga 1-x N (0.1 ⁇ x ⁇ 0.25), and the intermediate layer 5 is formed of Al y Ga 1-y N.
  • the group III nitride having a composition of (0.1 ⁇ y ⁇ 0.25) the epitaxial substrate 10 which is crack-free and has a high withstand voltage is realized.
  • the withstand voltage is a voltage value at which a leakage current of 1 mA / cm 2 is generated when a voltage is applied to epitaxial substrate 10 while increasing the value from 0V.
  • the Al mole fraction in the second unit layer 32 and the intermediate layer 5 may be the same.
  • the unit structure body composed of the composition modulation layer, the termination layer, and the intermediate layer and including the compressive strain is continuously laminated between the base substrate and the functional layer.
  • the buffer layer formed as described above it is possible to obtain a silicon substrate which is inexpensive and easily available with a large diameter and which is a base substrate, and an epitaxial substrate which is crack-free and excellent in crystal quality. Further, the epitaxial substrate is suppressed to a warp amount of 100 ⁇ m or less.
  • the second unit layer and the intermediate layer are formed of AlGaN having an Al mole fraction of 0.1 to 0.25, an epitaxial substrate that is crack-free and has a high withstand voltage is realized. Is done.
  • the epitaxial substrate 10 may be provided with an interface layer (not shown) between the base substrate 1 and the first base layer 2a.
  • the interface layer has a thickness of about several nm and is preferably made of amorphous SiAl u O v N w .
  • the lattice misfit between the base substrate 1 and the second base layer 2b is more effectively mitigated, and each layer formed thereon
  • the crystal quality is further improved. That is, when the interface layer is provided, the AlN layer that is the first underlayer 2a has the same uneven shape as the case where the interface layer is not provided, and there is an inherent grain boundary as compared with the case where the interface layer is not provided. It is formed so as to decrease. In particular, the first underlayer 2a having an improved X-ray rocking curve half-width value on the (0002) plane is obtained.
  • the first underlayer 2a which forms the first underlayer 2a when the first underlayer 2a is formed on the interface layer, as compared with the case where the first underlayer 2a is formed directly on the undersubstrate 1.
  • the interface layer is formed with a thickness not exceeding 5 nm.
  • the first underlayer 2a may be formed so that the half width of the X-ray rocking curve of the (0002) plane is in the range of 0.5 degrees or more and 0.8 degrees or less. it can.
  • the functional layer 9 with further excellent crystal quality, in which the (0002) plane X-ray rocking curve half-width is 800 sec or less and the screw dislocation density is 1 ⁇ 10 9 / cm 2 or less. it can.
  • the TMA bubbling gas is introduced into the reactor, and the wafer is placed in the TMA bubbling gas atmosphere. It is realized by exposing to.
  • the first underlayer 2a when the first underlayer 2a is formed, at least one of Si atoms and O atoms is diffused and dissolved in the first underlayer 2a, or at least one of N atoms and O atoms is diffused and solidified in the undersubstrate 1. It may be an embodiment formed by melting.
  • Table 1 shows the basic configuration of the epitaxial substrate 10 according to the example, specifically, the forming material and film thickness of each layer.
  • the base substrate 1, the base layer 2 (the first base layer 2a and the second base layer 2b), and the functional layer 9 have the same material and film thickness for all the epitaxial substrates 10. Formed.
  • the functional layer 9 has a two-layer structure of a channel layer and a barrier layer.
  • both the first unit layer 31 and the termination layer 4 were made of AlN.
  • Table 1 the thickness of the first unit layer 31 is shown as a variable A (nm), and the thickness of the termination layer 4 is shown as a variable C (nm).
  • the thickness of the second unit layer 32 is shown as a variable B (nm), and the thickness of the intermediate layer 5 is shown as a variable D (nm).
  • N is the number of first unit layers 31 and second unit layers 32.
  • K is the number of repeating unit structures 6.
  • the layer configuration, the presence or absence of cracks, the amount of warpage, and the withstand voltage are listed in Table 2.
  • a 4-inch (111) plane single crystal silicon wafer (hereinafter, silicon wafer) having a p-type conductivity type with a substrate thickness of 525 ⁇ m was prepared.
  • An SPM cleaning with a cleaning liquid was performed to form an oxide film having a thickness of several millimeters on the wafer surface, which was set in the reactor of the MOCVD apparatus.
  • the reactor was heated to a hydrogen / nitrogen mixed atmosphere, the reactor pressure was set to 15 kPa, and the substrate temperature was heated to 1100 ° C., which is the first underlayer formation temperature.
  • TMA bubbling gas was introduced into the reactor at a predetermined flow ratio, and NH 3 and TMA were reacted to form the first underlayer 2a having a three-dimensional uneven shape on the surface.
  • the growth rate (deposition rate) of the first underlayer 2a was 20 nm / min, and the target average film thickness of the first underlayer 2a was 100 nm.
  • the substrate temperature is set to 1100 ° C.
  • the pressure in the reactor is set to 15 kPa
  • TMG bubbling gas is further introduced into the reactor, and the reaction of NH 3 with TMA and TMG
  • An Al 0.1 Ga 0.9 N layer as the first underlayer 2b was formed so as to have an average film thickness of about 40 nm.
  • the buffer layer 8 was formed.
  • the substrate temperature was 1100 ° C.
  • the reactor internal pressure was 15 kPa.
  • the source gas used is the same as that used for forming the underlayer 2.
  • the functional layer 9 made of GaN was formed to a thickness of 700 nm.
  • the substrate temperature was 1100 ° C. and the reactor internal pressure was 15 kPa.
  • the source gas used is the same as that used for forming the underlayer 2.
  • an epitaxial substrate was obtained.
  • the presence or absence of the crack generation was confirmed visually.
  • the amount of warpage was measured with a laser displacement meter.
  • the sample 21 has the same configuration except that the termination layer 4 has a different thickness.
  • the above-described difference in the occurrence of cracks means that forming the termination layer 4 thicker than the first unit layer 31 is effective for making the epitaxial substrate 10 crack-free. It is shown that.

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Abstract

　シリコン基板を下地基板とし、クラックフリーでかつ反りの低減されたエピタキシャル基板を提供する。（１１１）単結晶Ｓｉ基板の上に、基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板を、組成の相異なる第１単位層と第２単位層とを繰り返し交互に積層してなることで圧縮歪を内在する組成変調層と、組成変調層の最上部に形成されてなり、組成変調層に内在された圧縮歪を維持する終端層と、終端層の上に形成され、組成変調層に内在された圧縮歪を強める歪強化層と、を含む積層単位を連続して複数積層してなるバッファ層と、バッファ層の上に形成された結晶層と、を備えるように形成する。

Description

エピタキシャル基板およびエピタキシャル基板の製造方法
　本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。
　窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、ＬＥＤやＬＤなどの発光デバイスや、ＨＥＭＴなど高周波／ハイパワーの電子デバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
　ＨＥＭＴ素子用エピタキシャル基板に用いる下地基板として、ＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いる場合がある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、２次元電子ガスの空間的な閉じ込めを促進することを目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
　ＨＥＭＴ素子およびＨＥＭＴ素子用の基板に対しては、電力密度の増大、高効率化などの性能向上に関する課題、ノーマリーオフ動作化などの機能性向上に関する課題、高信頼性や低コスト化などの基本的な課題など、様々な課題があり、各々について活発な取り組みが行われている。
　一方、エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコンを下地基板として用いる研究・開発が行われている（例えば、特許文献１ないし特許文献３、および非特許文献２参照）。ＨＥＭＴ素子用エピタキシャル基板の下地基板にシリコンのような導電性の材料を選んだ場合には、下地基板の裏面からフィールドプレート効果が付与されるので、高耐電圧や高速スイッチングが可能なＨＥＭＴ素子の設計が可能となる。
　また、ＨＥＭＴ素子用エピタキシャル基板を高耐電圧構造とするためには、チャネル層と障壁層の総膜厚を増やすことや、両層の絶縁破壊強度を向上させることが有効であることも既に公知である（例えば、非特許文献２参照）。
　また、Ｓｉ下地基板の上にＡｌＮからなる介在層を形成し、続いて、ＧａＮからなる第１半導体層とＡｌＮからなる第２半導体層とを交互に、ただし全体として凸の反りが生じるように形成し、その後の降温時においてこれらの層が収縮した結果として基板全体の反りが打ち消されるようにした、半導体デバイスの製法も公知である（例えば、特許文献４参照）。
　しかしながら、サファイア基板やＳｉＣ基板を用いる場合に比較して、シリコン基板上に良質な窒化物膜を形成することは、以下のような理由で非常に困難であることが知られている。
　まず、シリコンと窒化物材料とでは、格子定数の値に大きな差異がある。このことは、シリコン基板と成長膜の界面にてミスフィット転位を発生させたり、核形成から成長に至るタイミングで３次元的な成長モードを促進させる要因となる。換言すれば、転位密度が少なく表面が平坦である良好な窒化物エピタキシャル膜の形成を阻害する要因となっている。
　また、シリコンに比べると窒化物材料の熱膨張係数の値は大きいため、シリコン基板上に高温で窒化物膜をエピタキシャル成長させた後、室温付近に降温させる過程において、窒化物膜内には引張応力が働く。その結果として、膜表面においてクラックが発生しやすくなるとともに、基板に大きな反りが発生しやすくなる。
　このほか、気相成長における窒化物材料の原料ガスであるトリメチルガリウム（ＴＭＧ）は、シリコンと液相化合物を形成しやすく、エピタキシャル成長を妨げる要因となることも知られている。
　特許文献１ないし特許文献３および非特許文献１に開示された従来技術を用いた場合、シリコン基板上にＧａＮ膜をエピタキシャル成長することは可能である。しかしながら、得られたＧａＮ膜の結晶品質は、ＳｉＣやサファイアを下地基板として用いた場合と比べると決して良好なものではない。そのため、従来技術を用いて例えばＨＥＭＴのような電子デバイスを作製した場合には、電子移動度が低かったり、オフ時のリーク電流や耐圧が低くなったりするという問題があった。
　また、特許文献４に開示された方法は、デバイス作製の途中で大きな凸の反りを意図的に生じさせているため、層形成条件によってはデバイス作製途中においてクラックが生じてしまうおそれがある。
　本発明は上記課題に鑑みてなされたものであり、シリコン基板を下地基板とし、クラックフリーなエピタキシャル基板を提供することを目的とする。
　上記課題を解決するため、本発明の第１の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板が、組成の相異なる第１単位層と第２単位層とを繰り返し交互に積層してなることで圧縮歪を内在する組成変調層と、前記組成変調層の最上部に形成されてなり、前記組成変調層に内在された前記圧縮歪を維持する終端層と、前記終端層の上に形成され、前記組成変調層に内在された前記圧縮歪を強める歪強化層と、を含む積層単位を連続して複数積層してなるバッファ層と、前記バッファ層の上に形成された結晶層と備えるようにした。
　本発明の第２の態様では、第１の態様に係るエピタキシャル基板において、前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きく、それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態に形成されてなるようにした。
　本発明の第３の態様では、第２の態様に係るエピタキシャル基板において、前記終端層が、前記第１のIII族窒化物にて前記第１単位層よりも大きい厚みで形成されてなるようにした。
　本発明の第４の態様では、第３の態様に係るエピタキシャル基板において、前記歪強化層が、第３のIII族窒化物からなり、前記終端層に対してコヒーレントに形成されてなる中間層を備えるようにした。
　本発明の第５の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板が、組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを繰り返し交互に積層してなり、かつ、前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きい組成変調層と、前記組成変調層の最上部に形成された、前記第１のIII族窒化物からなり前記第１単位層よりも厚みが大きい終端層と、第３のIII族窒化物からなる中間層と、を含む積層単位を連続して複数積層してなるバッファ層と、前記バッファ層の上に形成された、III族窒化物からなる結晶層と、を備え、前記組成変調層においてはそれぞれの前記第２単位層が前記第１単位層に対してコヒーレントな状態に形成されてなり、前記中間層が前記終端層に対してコヒーレントな状態に形成されてなるようにした。
　本発明の第６の態様では、第１ないし第５のいずれかの態様に係るエピタキシャル基板において、前記第１単位層がＡｌＮからなり、前記第２単位層がＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物からなるようにした。
　本発明の第７の態様では、第６の態様に係るエピタキシャル基板において、前記中間層がＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて１００ｎｍ以上５００ｎｍ以下の厚みに形成されてなるようにした。
　本発明の第８の態様では、第６または第７の態様に係るエピタキシャル基板において、前記第２単位層がＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物からなり、かつ、前記中間層がＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物からなるようにした。
　本発明の第９の態様では、第８の態様に係るエピタキシャル基板において、前記第２単位層の組成と前記中間層の組成が実質的に同じであるようにした。
　本発明の第１０の態様では、第１ないし第９のいずれかの態様に係るエピタキシャル基板において、前記下地基板の上に形成された、ＡｌＮからなる第１の下地層と、前記第１の下地層の上に形成され、ＡｌpＧａ1-pＮ（０≦ｐ＜１）からなる第２の下地層と、をさらに備え、前記第１の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、前記第１の下地層と前記第２の下地層との界面が３次元的凹凸面であり、前記第２の下地層の直上に前記バッファ層が形成されてなるようにした。
　本発明の第１１の態様では、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法が、バッファ層を形成するバッファ層形成工程と、前記バッファ層よりも上方にIII族窒化物からなる結晶層を形成する結晶層形成工程と、を備え、前記バッファ層形成工程が、組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを繰り返し交互に積層することにより組成変調層を形成する組成変調層形成工程と、前記組成変調層の最上部に前記第１単位層と同じ組成を有する終端層を前記第１単位層よりも大きい厚みに形成する終端層形成工程と、前記終端層の上に中間層を形成する中間層形成工程と、を含む積層単位形成工程を連続して複数回繰り返す工程であり、前記組成変調層形成工程においては、前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きくなるように、かつ、それぞれの前記第２単位層を前記第１単位層に対してコヒーレントな状態になるように形成し、前記中間層形成工程においては、前記中間層を、第３のIII族窒化物にて、前記終端層に対してコヒーレントな状態になるように形成する、ようにした。
　本発明の第１２の態様では、第１１の態様に係るエピタキシャル基板の製造方法において、前記第１単位層をＡｌＮにて形成し、前記第２単位層をＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて形成するようにした。
　本発明の第１３の態様では、第１２の態様に係るエピタキシャル基板の製造方法において、前記中間層をＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて１００ｎｍ以上５００ｎｍ以下の厚みに形成するようにした。
　本発明の第１４の態様では、第１２または第１３の態様に係るエピタキシャル基板の製造方法において、前記第２単位層をＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物にて形成し、かつ、前記中間層をＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物にて形成するようにした。
　本発明の第１５の態様では、第１４の態様に係るエピタキシャル基板の製造方法において、前記第２単位層の組成と前記中間層の組成を実質的に同じにするようにした。
　本発明の第１６の態様では、第１１ないし第１５のいずれかの態様に係るエピタキシャル基板の製造方法において、前記下地基板の上に、ＡｌＮからなる第１の下地層を形成する第１下地層形成工程と、前記第１の下地層の上に、ＡｌpＧａ1-pＮ（０≦ｐ＜１）からなる第２の下地層を形成する第２下地層形成工程と、をさらに備え、前記第１下地層形成工程においては、前記第１の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、前記バッファ層形成工程においては、前記第２の下地層の直上に前記バッファ層を形成するようにした。
　本発明の第１ないし第１６の態様によれば、バッファ層に圧縮歪が内在されるので、シリコンとIII族窒化物との熱膨張係数差に起因して生じる引張応力が該圧縮歪によって相殺される。これにより、シリコン基板を下地基板に用いた場合であっても、クラックフリーで反りが少なく、結晶品質の優れたエピタキシャル基板を、得ることができる。
　特に、第８、第９、第１４および第１５の態様によれば、クラックフリーで反りが少なく、かつ耐電圧性の優れたエピタキシャル基板が実現される。
　特に、第１０および第１６の態様によれば、低転位かつ表面平坦性に優れた下地層の上にバッファ層が設けられるので、バッファ層や結晶層などが良好な結晶品質を有するものとなる。その一方で、第２の下地層における歪みエネルギーの蓄積は抑制されるので、バッファ層に含まれる圧縮歪による引張応力の相殺効果が、下地層に歪みエネルギーが蓄積されることによって阻害されることはない。
本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。 第１単位層３１の上に第２単位層３２が形成されるときの結晶格子の様子を示すモデル図である。 中間層５の形成までを行ったエピタキシャル基板の反り量を、中間層５の厚みに対してプロットした図である。
　　＜エピタキシャル基板の概略構成＞
　図１は、本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。
　エピタキシャル基板１０は、下地基板１と、下地層２と、それぞれ複数の組成変調層３と、終端層４と、中間層５とを備えるバッファ層８と、機能層９とを主として備える。なお、以降においては、下地基板１の上に形成した各層を、エピタキシャル膜と総称することがある。また、III族元素中のＡｌの存在比率のことを、便宜上、Ａｌモル分率とも称する場合がある。
　下地基板１は、ｐ型の導電型を有する（１１１）面の単結晶シリコンウェハーである。下地基板１の厚みに特段の制限はないが、取り扱いの便宜上、数百μｍから数ｍｍの厚みを有する下地基板１を用いるのが好ましい。
　下地層２と、組成変調層３と、終端層４と、中間層５と、機能層９とは、それぞれ、ウルツ鉱型のIII族窒化物を（０００１）結晶面が下地基板１の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法（ＭＯＣＶＤ法）により行うのが好適な一例である。
　下地層２は、その上に上述の各層を良好な結晶品質で形成することを可能とするべく設けられる層である。具体的には、下地層２は、少なくともその表面近傍において（組成変調層３との界面近傍において）、転位密度が好適に低減されてなるとともに良好な結晶品質を有するように設けられる。これにより、組成変調層３さらにはその上に形成される各層においても、良好な結晶品質が得られる。
　本実施の形態においては、係る目的をみたすべく、以下に示すように、下地層２が、第１下地層２ａと第２下地層２ｂとからなるものとする。
　第１下地層２ａは、ＡｌＮからなる層である。第１下地層２ａは、下地基板１の基板面に略垂直な方向（成膜方向）に成長した多数の微細な柱状結晶等（柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種）から構成される層である。換言すれば、第１下地層２ａは、エピタキシャル基板１０の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。第１下地層２ａにおける結晶粒界の間隔は大きくても数十ｎｍ程度である。
　係る構成を有する第１下地層２ａは、ｃ軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上１．１度以下となるように、かつ、ｃ軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる（１０－１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下となるように、形成される。
　一方、第２下地層２ｂは、第１下地層２ａの上に形成された、ＡｌpＧａ1-pＮ（０≦ｐ＜１）なる組成のIII族窒化物からなる層である。
　また、第１下地層２ａと第２下地層２ｂとの界面Ｉ１（第１下地層２ａの表面）は、第１下地層２ａを構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面Ｉ１がこのような形状を有することは、例えば、エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像において、明瞭に確認される。なお、ＨＡＡＤＦ像とは、走査透過電子顕微鏡（ＳＴＥＭ）によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。ＨＡＡＤＦ像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく（白く）観察されるので、Ｇａを含む第２下地層２ｂが相対的に明るく、Ｇａを含まない第１下地層２ａが相対的に暗く観察される。これにより、両者の界面Ｉ１が、三次元的凹凸面となっていることが容易に認識される。
　なお、図１の模式断面においては、第１下地層２ａの凸部２ｃが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部２ｃが位置するわけではない。好ましくは、第１下地層２ａは、凸部２ｃの密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であり、凸部２ｃの平均間隔が４５ｎｍ以上１４０ｎｍ以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層９の形成が可能となる。なお、本実施の形態において、第１下地層２ａの凸部２ｃとは、表面（界面Ｉ１）において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部２ｃの側壁を形成しているのは、ＡｌＮの（１０－１１）面もしくは（１０－１２）面であることが確認されている。
　第１下地層２ａの表面に上記の密度および平均間隔を満たす凸部２ｃが形成されるには、平均膜厚が４０ｎｍ以上２００ｎｍ以下となるように第１下地層２ａを形成することが好ましい。平均膜厚が４０ｎｍより小さい場合には、上述のような凸部２ｃを形成しつつＡｌＮが基板表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を２００ｎｍより大きくしようとすると、ＡｌＮ表面の平坦化が進行し始めるために上述のような凸部２ｃを形成することが難しくなる。
　なお、第１下地層２ａの形成は、所定のエピタキシャル成長条件のもとで実現されるが、第１下地層２ａをＡｌＮにて形成することは、シリコンと液相化合物を形成するＧａを含まないという点、および、横方向成長が比較的進みにくいので界面Ｉ１が三次元的凹凸面として形成されやすいという点において好適である。
　エピタキシャル基板１０においては、下地基板１と第２下地層２ｂとの間に、上述のような態様にて結晶粒界を内在する多欠陥含有性層である第１下地層２ａを介在させることにより、下地基板１と第２下地層２ｂとの間の格子ミスフィットが緩和され、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されている。上述した第１下地層２ａについての（０００２）面および（１０－１０）面のＸ線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が好適に抑制される範囲として定まるものである。
　ただし、係る第１下地層２ａが介在することで、第２下地層２ｂには、第１下地層２ａの柱状結晶等の結晶粒界が起点となった非常に多数の転位が伝播する。本実施の形態においては、第１下地層２ａと第２下地層２ｂとの界面Ｉ１を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。
　第１下地層２ａと第２下地層２ｂとの界面Ｉ１が三次元的凹凸面として形成されていることにより、第１下地層２ａで発生した転位のほとんどは、第１下地層２ａから第２下地層２ｂへと伝播する（貫通する）際に、界面Ｉ１で屈曲され、第２下地層２ｂの内部において合体消失する。結果として、第１下地層２ａを起点とする転位のうち、第２下地層２ｂを貫通する転位はごく一部となる。
　また、第２下地層２ｂは、好ましくは、その成長初期こそ第１下地層２ａの表面形状（界面Ｉ１の形状）に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、１０ｎｍ以下の表面粗さを有するように形成される。なお、本実施の形態において、表面粗さは、ＡＦＭ（原子間力顕微鏡）により計測した５μｍ×５μｍ領域についての平均粗さｒａで表すものとする。ちなみに、第２下地層２ｂが、横方向成長が比較的進みやすい、少なくともＧａを含む組成のIII族窒化物にて形成されることは、第２下地層２ｂの表面平坦性を良好なものとするうえで好適である。
　また、第２下地層２ｂの平均厚みは、４０ｎｍ以上とするのが好適である。これは、４０ｎｍより薄く形成した場合には、第１下地層２ａに由来する凹凸が十分に平坦化しきれないことや、第２下地層２ｂに伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが４０ｎｍ以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、第２下地層２ｂの厚みの上限については特に技術上の制限はないが、生産性の観点からは数μｍ以下程度の厚みに形成するのが好ましい。
　以上のように、第２下地層２ｂの表面は、低転位でかつ優れた平坦性を有するものとなっているので、その上に形成される各層は、良好な結晶品質を有するものとなる。
　バッファ層８は、それぞれが組成変調層３と終端層４と中間層５をこの順に積層してなる複数の単位構造体６（積層単位）を連続して積層した構成を有する。図１においては、４つの単位構造体６（６ａ、６ｂ、６ｃ、６ｄ）を備える場合を例示しているが、単位構造体６の数はこれに限られない。
　組成変調層３は、それぞれが相異なる組成の２種類のIII族窒化物層である第１単位層３１と第２単位層３２とを繰り返し交互に積層することにより形成されてなる、超格子構造を有する部位である。なお、１つの第１単位層３１と１つの第２単位層３２との組をペア層と称する。
　第１単位層３１と第２単位層３２とは、前者を構成するIII族窒化物よりも後者を構成するIII族窒化物の方が無歪の状態（バルク状態）における面内格子定数（格子長）が大きい、という関係をみたすように形成されてなる。
　また、組成変調層３においては、第２単位層３２が、第１単位層３１に対してコヒーレントな状態に形成されてなる。また、第１単位層３１の厚みよりも第２単位層３２の厚みの方が大きくなっている。
　第１単位層３１は、３ｎｍ～２０ｎｍ程度の厚みに形成されるのが好ましい。典型的には５ｎｍ～１０ｎｍの厚みに形成される。一方、第２単位層３２は、１０ｎｍ～２５ｎｍ程度であるのが好適である。また、ペア層の繰り返し数は、５～数十程度である。
　好ましくは、第１単位層３１はＡｌＮにて構成され、第２単位層３２はＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて構成される。
　終端層４は、組成変調層３の最上部に（終端部に）、組成変調層３の第１単位層３１と同じ組成のIII族窒化物にて形成される層である。終端層４は、第１単位層３１の厚みより大きな厚みに形成される。かつ、終端層４は、中間層５をその上にコヒーレントな状態に形成し得る範囲の厚みに形成される。具体的には、２０ｎｍ～１００ｎｍ程度の厚みに形成されるのが好ましい。典型的には、２０ｎｍ～５０ｎｍの厚みに形成される。
　中間層５はIII族窒化物からなる層である。中間層５は、第１単位層３１を構成するIII族窒化物よりも無歪の状態における面内格子定数が大きいIII族窒化物にて構成される。例えば、中間層５は、ＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて構成される。中間層５は、終端層４に対してコヒーレントな状態に形成されてなる。中間層５は、概ね１００ｎｍ以上５００ｎｍ以下の厚みを有するのが好適である。
　単位構造体６を構成する組成変調層３におけるペア層の数や、中間層５の実際の組成および厚みなどは、バッファ層８全体の形成態様に応じて定められる。また、第２単位層３２と中間層５とにおけるＡｌモル分率は、エピタキシャル基板１０自体の耐電圧性と関係がある。これらについての詳細は後述する。
　機能層９は、バッファ層８の上に形成された、III族窒化物により形成される少なくとも１つの層であり、エピタキシャル基板１０の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層９は、当該機能に応じた組成および厚みを有する１または複数の層にて形成される。図１においては、機能層９が単一の層からなる場合を例示しているが、機能層９の構成はこれに限られるものではない。
　例えば、高抵抗のＧａＮからなる数μｍ厚のチャネル層と、ＡｌＧａＮやＩｎＡｌＮなどからなる数十ｎｍ厚の障壁層とを機能層９として積層すれば、ＨＥＭＴ素子用のエピタキシャル基板１０が得られる。すなわち、障壁層の上に、図示を省略するゲート電極、ソース電極、およびドレイン電極を形成することで、ＨＥＭＴ素子が得られる。これらの電極形成には、フォトリソグラフィープロセスなどの公知の技術を適用可能である。また、係る場合において、チャネル層と障壁層との間にＡｌＮからなる１ｎｍ程度の厚みのスペーサ層を設ける態様であってもよい。
　あるいは、機能層９として、１つのIII族窒化物層（例えばＧａＮ層）を形成し、その上に図示を省略するアノードとカソードとを形成することで、同心円型ショットキーバリアダイオードが実現される。これらの電極形成にも、フォトリソグラフィープロセスなどの公知の技術を適用可能である。
　　＜エピタキシャル基板の製造方法＞
　次に、ＭＯＣＶＤ法を用いる場合を例として、エピタキシャル基板１０を製造する方法について概説する。
　まず、下地基板１として（１１１）面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、ＳＰＭ洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをＭＯＣＶＤ装置のリアクタ内にセットする。
　そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、ＡｌＮからなる第１下地層２ａは、基板温度を８００℃以上、１２００℃以下の所定の初期層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～３０ｋＰａ程度とした状態で、アルミニウム原料であるＴＭＡ（トリメチルアルミニウム）バブリングガスとＮＨ3ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を２０ｎｍ／ｍｉｎ以上、目標膜厚を２００ｎｍ以下、とすることによって、形成させることができる。
　第２下地層２ｂの形成は、第１下地層２ａの形成後、基板温度を８００℃以上１２００℃以下の所定の第２下地層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａとした状態で、ガリウム原料であるＴＭＧ（トリメチルガリウム）バブリングガスとＴＭＡバブリングガスとＮＨ3ガスとを、作製しようとする第２下地層２ｂの組成に応じた所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡおよびＴＭＧとを反応させることにより実現される。
　バッファ層８を構成する各層、すなわち、組成変調層３を構成する第１単位層３１および第２単位層３２、終端層４、中間層５の形成は、第２下地層２ｂの形成に続いて、基板温度を８００℃以上１２００℃以下の各層に応じた所定の形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａの各層に応じた所定の値に保った状態で、ＮＨ3ガスとIII族窒化物原料ガス（ＴＭＡ、ＴＭＧのバブリングガス）とを、各層において実現しようとする組成に応じた流量比でリアクタ内に導入することによって実現される。その際、設定膜厚に応じたタイミングで流量比を切り替えることで、それぞれの層が連続的にかつ所望の膜厚で形成される。
　機能層９の形成は、バッファ層８の形成後、基板温度を８００℃以上１２００℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ～１００ｋＰａとした状態で、ＴＭＩバブリングガス、ＴＭＡバブリングガス、あるいはＴＭＧバブリングガスの少なくとも１つとＮＨ3ガスとを、作製しようとする機能層９の組成に応じた流量比にてリアクタ内に導入し、ＮＨ3とＴＭＩ，ＴＭＡ、およびＴＭＧの少なくとも１つとを反応させることにより実現される。
　機能層９が形成された後、エピタキシャル基板１０は、リアクタ内で常温まで降温される。その後、リアクタから取り出されたエピタキシャル基板１０は、適宜、後段の処理（電極層のパターニングなど）に供される。
　　＜バッファ層の作用効果＞
　本実施の形態もそうであるように、一般に、単結晶シリコンウェハーの上にIII族窒化物からなる結晶層を所定の形成温度でエピタキシャル成長させてエピタキシャル基板を得ようとする場合、III族窒化物の方がシリコンよりも熱膨張係数が大きい（例えば、シリコン：３．４×１０-6／Ｋ、ＧａＮ：５．５×１０-6／Ｋ）ことから、結晶成長後、常温にまで降温される過程において、結晶層には面内方向に引張応力が生じる。この引張応力は、エピタキシャル基板におけるクラック発生や、反りの要因となる。本実施の形態においては、係る引張応力を低減させ、クラック発生や反りを抑制する目的で、エピタキシャル基板１０にバッファ層８が設けられている。より具体的には、バッファ層８を構成する各層がそれぞれに奏する作用効果によって、エピタキシャル基板１０におけるクラックの発生と反りとが抑制されてなる。以下、詳細に説明する。
　　（組成変調層）
　図２は、組成変調層３において第１単位層３１の上に第２単位層３２が形成されるときの結晶格子の様子を示すモデル図である。いま、第２単位層３２を構成するIII族窒化物の無歪状態における面内方向の格子長をａ0、実際の格子長をａとする。本実施の形態においては、図２（ａ）、（ｂ）に示すように、第２単位層３２は第１単位層３１の結晶格子に対して整合を保ちつつ結晶成長していく。このことは、結晶成長時に、第２単位層３２の面内方向にｓ＝ａ0－ａだけの圧縮歪が生じることを意味している。すなわち、第２単位層３２の結晶成長は歪みエネルギーを保持した状態で進行する。
　ただし、成長が進むにつれて、エネルギー的な不安定さが増していくため、第２単位層３２には歪みエネルギーを解放するべく徐々にミスフィット転位が導入されていく。やがて、ある臨界状態に達すると、第２単位層３２に保持されていた歪みエネルギーは全て解放されてしまうことになる。このとき、図２（ｃ）に示すようにａ＝ａ0となる。
　ところが、この図２（ｃ）に示す状態に達するまでの、図２（ｂ）に示すようなａ0＞ａの状態で第２単位層３２の形成を終了させてしまえば、第２単位層３２は歪みエネルギーを保持したまま（圧縮歪を含んだまま）となる。本実施の形態においては、このような歪みエネルギーを含んだままの結晶成長を、コヒーレントな状態での結晶成長と称する。換言すれば、歪みエネルギーが完全に解放されてしまう臨界膜厚よりも小さい厚みに第２単位層３２を形成する限りにおいては、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるといえる。あるいは、第２単位層３２の最上面（直上の第１単位層３１と接する面）の格子長ａについてａ0＞ａが成り立つ限りにおいては、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるということもできる。なお、第２単位層３２が上述した態様にて歪みエネルギーを含んでいる限りにおいては、第２単位層３２において部分的にａ0＝ａになっていたとしても、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるといえる。
　第１単位層３１を構成するIII族窒化物の面内格子定数は第２単位層３２を構成するIII族窒化物の面内格子定数よりも小さいので、この歪みエネルギーを保持したままの第２単位層３２の上に第１単位層３１を形成させたとしても、コヒーレントな状態は保たれ、直下の第２単位層３２に保持された歪みエネルギーが解放されることもない。そして、この第１単位層３１の上に再び、第２単位層３２をコヒーレントな状態に成長させれば、係る第２単位層３２においても、上述と同様の圧縮歪が生じることとなる。
　以降、同様に、コヒーレントな状態での成長を維持したままで第１単位層３１と第２単位層３２の形成（ペア層の形成）を繰り返すと、それぞれのペア層の第２単位層３２に歪みエネルギーが保持されるので、組成変調層３は全体として、圧縮歪を含んだ部位として形成されることになる。
　組成変調層３に導入された圧縮歪は、熱膨張係数差に起因して生じる引張応力とは正反対の向きに作用するので、降温時において、該引張応力を相殺する作用がある。概略的にいえば、１つのペア層における圧縮歪の大きさと、組成変調層３におけるペア層の繰り返し数との積に比例する力で、引張応力が相殺されることになる。すなわち、組成変調層３は、エピタキシャル基板１０に圧縮歪を導入してなる部位であるともいえる。
　なお、第１単位層３１は、２つの第２単位層３２の間に介在することになるが、その厚みが小さすぎる場合は、第２単位層３２に生じる圧縮歪が小さくなって逆に第１単位層３１自体に引張応力を内在しやすくなり好ましくない。一方、厚みが大きすぎる場合は、第２単位層３２自体が引張方向の力を受けやすくなってやはり好ましくない。上述した、３ｎｍ～２０ｎｍ程度の厚みという要件は、このような不具合が生じないという点から好適なものである。
　また、上述した、第１単位層３１がＡｌＮにて構成され、第２単位層３２がＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて構成されるという要件は、個々のペア層において十分な大きさの圧縮歪を得ることができるという点で好適なものである。
　　（終端層）
　終端層４は、組成変調層３の最上部に、第１単位層３１と同じ組成のIII族窒化物にて、つまりは、第２単位層３２を形成するIII族窒化物よりも面内格子定数が小さいIII族窒化物にて、第１単位層３１よりも大きな厚みで形成されてなる。係る態様にて終端層４が存在することで、組成変調層３に導入された圧縮歪は、後述する態様にて中間層５を設ける場合においても好適に維持される。
　なお、終端層４の厚みが大きすぎる場合、その格子定数がバルク状態に近づくために、この上に形成される中間層５において格子緩和が生じる。この場合、後述するように本来であれば歪強化層として機能させるべく設けられる中間層５が、その作用効果を奏しなくなるため、好ましくない。一方、終端層４の厚みが小さすぎる場合は、２つの第２単位層３２の間に介在する第１単位層３１と同様に、終端層４に引張応力を内在しやすくなり好ましくない。上述した、第１単位層３１の厚みより大きな厚みに形成するという要件、および、２０ｎｍ～１００ｎｍ程度の厚みという要件は、このような不具合が生じないという点から好適なものである。
　　（中間層）
　図３は、中間層５の形成までを行ったエピタキシャル基板の反り量と、中間層５の厚みとの関係を示す図である。なお、図３は、エピタキシャル膜の総膜厚を横軸として表している。また、本実施の形態において、エピタキシャル基板の反り量は、レーザー変位計によって測定するものとする。
　図３に示した５つの例において、中間層５の厚み以外の条件は全て同じである。下地基板１としては、ｐ型の導電型を有する（１１１）単結晶シリコンウェハー（５２５μｍ厚）を用いている。その上に、ＡｌＮからなり平均膜厚１００ｎｍの第１下地層２ａと、Ａｌ0.1Ｇａ0.9Ｎからなり平均膜厚４０ｎｍの第２下地層２ｂと、５ｎｍ厚のＡｌＮからなる第１単位層３１と１５ｎｍ厚のＡｌ0.1Ｇａ0.9Ｎからなる第２単位層３２とのペア層が２０回繰り返し積層された組成変調層３と図示しない終端層４と、ＧａＮからなる中間層５とが積層されてなる。
　図３においては、中間層５の厚みが２００ｎｍのときに、エピタキシャル基板の反り量が極小となっている。上述のように、中間層５は、終端層４に対してコヒーレントな状態に形成されるので、図３に示す結果は、２００ｎｍ程度の厚みに形成された中間層５が、バッファ層８によってエピタキシャル基板１０に導入された圧縮歪をより強める作用効果を奏することを示唆している。係る結果を踏まえ、本実施の形態においては、中間層５を１００ｎｍ以上５００ｎｍ以下程度の厚みに設け、組成変調層３において導入された圧縮歪を強めるようにしている。これにより、エピタキシャル基板１０においては、引張応力がより効果的に相殺されるようになっている。すなわち、エピタキシャル基板１０において、中間層５は、歪強化層として機能する。
　なお、図３に示すように、中間層５の厚みが大きくなりすぎると、エピタキシャル基板１０の反り量は増大する。これは、結晶が成長するにつれて歪みエネルギーの蓄積に限界が生じて圧縮歪が弱まってくとともに、格子がコヒーレントな状態を保って成長するのが困難となっていき、やがては臨界膜厚を越えて歪みエネルギーが開放されてしまうためである。係る反り量の増加はクラック発生の要因となる。ちなみに、図３においては中間層５の厚みが５００ｎｍのときの反り量は中間層５を設けない場合よりも大きいが、単位構造体６が連続して複数積層される実際のエピタキシャル基板１０において、中間層５の厚みが５００ｎｍ以下の範囲であればバッファ層８における圧縮歪が好適に強められることは、本発明の発明者によって確認されている。
　さらに多くの単位構造体６を設ける場合も、上述と同様の態様にてそれぞれの単位構造体６を形成することで、全ての単位構造体６に圧縮歪が好適に内在された状態が実現されてなる。なお、単位構造体６の構成が同じであれば、単位構造体６の繰り返し積層数が多いほど、バッファ層８に内在される圧縮歪は大きくなる。
　以上のような態様にて構成されたバッファ層８を備えるエピタキシャル基板１０においては、該バッファ層８が大きな圧縮歪を内在していることで、シリコンとIII族窒化物との熱膨張係数差に起因して生じる引張応力が、好適に相殺された状態が実現されている。これにより、エピタキシャル基板１０においては、クラックフリーが実現されてなる。また、このよう態様にて引張応力が相殺されてなることで、エピタキシャル基板１０は、反り量が１００μｍ以下にまで抑制されたものとなっている。
　すなわち、本実施の形態に係るエピタキシャル基板１０においては、歪導入層である組成変調層３の上に終端層４と歪強化層としての中間層５とを設けた単位構造体６を繰り返し積層する態様にて、バッファ層８を設けることで、バッファ層８に大きな圧縮歪を内在させ、シリコンとIII族窒化物との熱膨張係数差に起因してエピタキシャル基板１０に生じる引張応力を、好適に低減させてなる。これにより、エピタキシャル基板１０においては、クラックフリーが実現され、反りも低減されてなる。
　なお、バッファ層８は、上述したように歪みエネルギーの蓄積が抑制された状態の第２下地層２ｂの上に形成されることから、引張応力の相殺効果が、第２下地層２ｂに蓄積された歪みエネルギーを原因として阻害されることはない。
　また、単位構造体６を繰り返し積層することは、エピタキシャル膜自体の総膜厚を増大させることになる。一般に、エピタキシャル基板１０を用いてＨＥＭＴ素子を作製する場合、その総膜厚が大きいほど該ＨＥＭＴ素子の絶縁破壊電圧が大きくなるので、本実施の形態に係るエピタキシャル基板１０の構成は、係る絶縁破壊電圧の増大にも資するものである。
　　＜エピタキシャル基板の高耐電圧化＞
　本実施の形態においては、バッファ層８の構成パラメータ（各層の組成、厚み、組成変調層３のペア層の数、単位構造体６の繰り返し積層数など）を種々に違えることで、具体的構成の異なる様々なエピタキシャル基板１０を得ることができる。
　特に、第２単位層３２をＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物にて形成し、かつ中間層５をＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物にて形成することで、クラックフリーであり、かつ、耐電圧の高いエピタキシャル基板１０が実現される。なお、本実施の形態において、耐電圧とは、エピタキシャル基板１０に対し、０Ｖから値を増大させつつ電圧を印加したときに、１ｍＡ／ｃｍ2の漏れ電流が生じた電圧値であるとする。
　係る場合においては、各層の厚みや積層数が同じであれば、上述の組成範囲で第２単位層３２と中間層５におけるＡｌモル分率（上述のｘ、ｙに相当）が大きいほど、耐電圧が高い傾向がある。なお、係る場合において、第２単位層３２と中間層５におけるＡｌモル分率は同じであってよい。
　以上、説明したように、本実施の形態によれば、下地基板と機能層との間に、組成変調層と終端層と中間層とからなり圧縮歪を内在する単位構造体を連続して積層してなるバッファ層を設けるようにしたことで、安価で大口径のものを入手容易なシリコン基板を下地基板とし、かつ、クラックフリーで結晶品質の優れたエピタキシャル基板を、得ることができる。また、係るエピタキシャル基板は、反り量が１００μｍ以下にまで抑制されたものとなっている。
　さらには、第２単位層と中間層とをＡｌモル分率が０．１以上０．２５以下のＡｌＧａＮにて形成した場合には、クラックフリーであり、かつ、耐電圧の高いエピタキシャル基板が実現される。
　　＜変形例＞
　エピタキシャル基板１０は、下地基板１と第１下地層２ａの間に図示しない界面層を備える態様であってもよい。界面層は、数ｎｍ程度の厚みを有し、アモルファスのＳｉＡｌuＯvＮwからなるのが好適な一例である。
　下地基板１と第１下地層２ａとの間に界面層を備える場合、下地基板１と第２下地層２ｂなどとの格子ミスフィットがより効果的に緩和され、その上に形成される各層の結晶品質がさらに向上する。すなわち、界面層を備える場合には、第１下地層２ａであるＡｌＮ層が、界面層を備えない場合と同様の凹凸形状を有しかつ界面層を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に（０００２）面でのＸ線ロッキングカーブ半値幅の値が改善された第１下地層２ａが得られる。これは、下地基板１の上に直接に第１下地層２ａを形成する場合に比して、界面層の上に第１下地層２ａを形成する場合の方が第１下地層２ａとなるＡｌＮの核形成が進みにくく、結果的に、界面層が無い場合に比べて横方向成長が促進されることによる。なお、界面層の膜厚は５ｎｍを超えない程度で形成される。このような界面層を備えた場合、第１下地層２ａを、（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上０．８度以下の範囲となるように形成することができる。この場合、（０００２）面のＸ線ロッキングカーブ半値幅が８００ｓｅｃ以下であり、らせん転位密度が１×１０9／ｃｍ2以下であるという、さらに結晶品質の優れた機能層９を形成することができる。
　なお、界面層の形成は、シリコンウェハーが第１下地層形成温度に達した後、第１下地層２ａの形成に先立って、ＴＭＡバブリングガスのみをリアクタ内に導入し、ウェハーをＴＭＡバブリングガス雰囲気に晒すようすることによって実現される。
　また、第１下地層２ａの形成時に、Ｓｉ原子とＯ原子の少なくとも一方が第１下地層２ａに拡散固溶してなる態様や、Ｎ原子とＯ原子の少なくとも一方が下地基板１に拡散固溶してなる態様であってもよい。
　実施例として、バッファ層８の層構成が異なる複数種のエピタキシャル基板１０を作製した。実施例に係るエピタキシャル基板１０の基本構成、具体的には各層の形成材料および膜厚を、表１に示している。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、本実施例においては、下地基板１、下地層２（第１下地層２ａおよび第２下地層２ｂ）、機能層９は全てのエピタキシャル基板１０について同じ材料および膜厚にて形成した。なお、機能層９はチャネル層とバリア層との２層構成とした。
　一方、第１単位層３１および終端層４はいずれもＡｌＮにて形成した。表１においては第１単位層３１の膜厚を変数Ａ（ｎｍ）として示し、終端層４の膜厚を変数Ｃ（ｎｍ）として示している。同様に、第２単位層３２の膜厚を変数Ｂ（ｎｍ）として、中間層５の膜厚を変数Ｄ（ｎｍ）として示している。また、ｎは、第１単位層３１と第２単位層３２の層数である。Ｋは単位構造体６の繰り返し数である。
　具体的には、ｘ、ｙ、Ｃ、Ｄ、ｎ、およびＫの値を種々に違えることで、バッファ層８の構成が異なる２１種のエピタキシャル基板１０（試料１～２１）を作製し、クラックの発生の有無の評価と、反り量の測定とを行った。なお、いずれの試料においても、Ａ＝５ｎｍ、Ｂ＝１５ｎｍとした。それぞれのエピタキシャル基板１０について、層構成と、クラックの発生の有無と、反り量と、耐電圧とを、表２に一覧にして示す。
Figure JPOXMLDOC01-appb-T000002
　第２下地層２ｂの形成まではいずれの試料についても同様の手順で行った。まず、下地基板１として基板厚みが５２５μｍのｐ型の導電型を有する４インチ（１１１）面単結晶シリコンウェハー（以下、シリコンウェハー）を用意した。用意したシリコンウェハーに、フッ化水素酸／純水＝１／１０（体積比）なる組成の希フッ酸による希フッ酸洗浄と硫酸／過酸化水素水＝１／１（体積比）なる組成の洗浄液によるＳＰＭ洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、リアクタ内圧力を１５ｋＰａとして、基板温度が第１下地層形成温度である１１００℃となるまで加熱した。
　基板温度が１１００℃に達すると、リアクタ内にＮＨ3ガスを導入し、１分間、基板表面をＮＨ3ガス雰囲気に晒した。
　その後、ＴＭＡバブリングガスを所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡを反応させることによって表面が三次元的凹凸形状を有する第１下地層２ａを形成した。その際、第１下地層２ａの成長速度（成膜速度）は２０ｎｍ／ｍｉｎとし、第１下地層２ａの目標平均膜厚は１００ｎｍとした。
　第１下地層２ａが形成されると、続いて、基板温度を１１００℃とし、リアクタ内圧力を１５ｋＰａとして、ＴＭＧバブリングガスをリアクタ内にさらに導入し、ＮＨ3とＴＭＡならびにＴＭＧとの反応により、第１下地層２ｂとしてのＡｌ0.1Ｇａ0.9Ｎ層を平均膜厚が４０ｎｍ程度となるように形成した。
　第２下地層２ｂの形成に続いて、バッファ層８を形成した。なお、組成変調層３の形成においては、基板温度を１１００℃とし、リアクタ内圧力を１５ｋＰａとした。用いた原料ガスは下地層２の形成に用いたものと同じである。
　いずれの試料においても、バッファ層８の形成後、ＧａＮからなる機能層９を７００ｎｍの厚みに形成した。機能層９の形成においては、基板温度を１１００℃とし、リアクタ内圧力を１５ｋＰａとした。いずれも、用いた原料ガスは下地層２の形成に用いたものと同じである。
　以上により、エピタキシャル基板が得られた。得られたエピタキシャル基板について、クラック発生の有無を目視により確認した。また、レーザー変位計によって反り量を測定した。
　表２に示したように、下地基板１上に形成されたエピタキシャル膜の総膜厚は同程度であるにもかかわらず、Ｎｏ．１～Ｎｏ．１６の試料についてはクラックが発生しなかったのに対して、Ｎｏ．１７～Ｎｏ．２１の試料においては、外周１０ｍｍの範囲にクラックが発生していた。なお、係るクラックが生じた試料については、耐電圧の評価が行えなかった。
　Ｎｏ．１～Ｎｏ．１６の試料とＮｏ．１７～Ｎｏ．２１の試料の構成を対比すると、前者の終端層４の厚みは第１単位層３１の厚み（Ａ＝５ｎｍ）よりも大きい２０ｎｍ以上５０ｎｍ以下の範囲内であるのに対して、後者の終端層４の厚みは第１単位層３１の厚みと同じ５ｎｍである。特に、Ｎｏ．１～Ｎｏ．４の試料とＮｏ．１８～Ｎｏ．２１の試料とは、係る終端層４の厚みが異なるほかは、構成が共通している。それにも関わらずクラックの発生状況に上述のような差異が生じているということは、終端層４を第１単位層３１よりも厚く形成することが、エピタキシャル基板１０のクラックフリー化に有効であることを示している。
　また、エピタキシャル基板１０の反り量に着目すると、クラックが発生していたＮｏ．１７～Ｎｏ．２１の試料においては、１００μｍを上回っているのに対して、クラックが発生していないＮｏ．１～Ｎｏ．１６の試料においては、１００μｍを大きく下回る約８０μｍ以下にまで反り量が抑制されている。係る結果は、上述の実施の形態に係るエピタキシャル基板１０においては、クラックフリーに加えて、反りの抑制も実現されていることを示している。
　一方、耐電圧に着目すると、ｘ＝ｙ＝０の場合、つまりは第２単位層３２と中間層５とがＧａＮにて形成される場合（試料Ｎｏ．１～Ｎｏ．４）は、約１００Ｖ以下と総じて耐電圧が低いのに対して、ｘ＝ｙ＝０．１、ｘ＝ｙ＝０．１５、およびｘ＝ｙ＝０．２の場合（試料Ｎｏ．５～Ｎｏ．１６）は、約５００Ｖ以上という高い耐電圧が得られている。係る結果は、Ａｌモル分率が０．１以上０．２５以下となるように第２単位層３２と中間層５とを形成することで、エピタキシャル基板１０の高耐電圧化が実現されることを示している。しかも、第２単位層３２と中間層５のＡｌモル分率が大きいほど、耐電圧が高い傾向がある。
　１　下地基板
　２　下地層
　２ａ　第１下地層
　２ｂ　第２下地層
　３　組成変調層
　４　終端層
　５　中間層
　６　単位構造体
　８　バッファ層
　９　機能層
　１０　エピタキシャル基板
　３１　（組成変調層の）第１単位層
　３２　（組成変調層の）第２単位層

Claims (16)

  1. 　（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板であって、
    　組成の相異なる第１単位層と第２単位層とを繰り返し交互に積層してなることで圧縮歪を内在する組成変調層と、
    　前記組成変調層の最上部に形成されてなり、前記組成変調層に内在された前記圧縮歪を維持する終端層と、
    　前記終端層の上に形成され、前記組成変調層に内在された前記圧縮歪を強める歪強化層と、
    を含む積層単位を連続して複数積層してなるバッファ層と、
    　前記バッファ層の上に形成された結晶層と、
    を備えることを特徴とするエピタキシャル基板。
  2. 　請求項１に記載のエピタキシャル基板であって、
    　前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きく、
    　それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態に形成されてなる、
    ことを特徴とするエピタキシャル基板。
  3. 　請求項２に記載のエピタキシャル基板であって、
    　前記終端層が、前記第１のIII族窒化物にて前記第１単位層よりも大きい厚みで形成されてなることを特徴とするエピタキシャル基板。
  4. 　請求項３に記載のエピタキシャル基板であって、
    　前記歪強化層が、第３のIII族窒化物からなり、前記終端層に対してコヒーレントに形成されてなる中間層を備えることを特徴とするエピタキシャル基板。
  5. 　（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなるエピタキシャル基板であって、
    　組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを繰り返し交互に積層してなり、かつ、前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きい組成変調層と、
    　前記組成変調層の最上部に形成された、前記第１のIII族窒化物からなり前記第１単位層よりも厚みが大きい終端層と、
    　第３のIII族窒化物からなる中間層と、
    を含む積層単位を連続して複数積層してなるバッファ層と、
    　前記バッファ層の上に形成された、III族窒化物からなる結晶層と、
    を備え、
    　前記組成変調層においてはそれぞれの前記第２単位層が前記第１単位層に対してコヒーレントな状態に形成されてなり、
    　前記中間層が前記終端層に対してコヒーレントな状態に形成されてなる、
    ことを特徴とするエピタキシャル基板。
  6. 　請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、
    　前記第１単位層がＡｌＮからなり、前記第２単位層がＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物からなることを特徴とするエピタキシャル基板。
  7. 　請求項６に記載のエピタキシャル基板であって、
    　前記中間層がＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて１００ｎｍ以上５００ｎｍ以下の厚みに形成されてなることを特徴とするエピタキシャル基板。
  8. 　請求項６または請求項７に記載のエピタキシャル基板であって、
    　前記第２単位層がＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物からなり、かつ、前記中間層がＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物からなることを特徴とするエピタキシャル基板。
  9. 　請求項８に記載のエピタキシャル基板であって、
    　前記第２単位層の組成と前記中間層の組成が実質的に同じであることを特徴とするエピタキシャル基板。
  10. 　請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、
    　前記下地基板の上に形成された、ＡｌＮからなる第１の下地層と、
    　前記第１の下地層の上に形成され、ＡｌpＧａ1-pＮ（０≦ｐ＜１）からなる第２の下地層と、
    をさらに備え、
    　前記第１の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、
    　前記第１の下地層と前記第２の下地層との界面が３次元的凹凸面であり、
    　前記第２の下地層の直上に前記バッファ層が形成されてなる、
    ことを特徴とするエピタキシャル基板。
  11. 　（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
    　バッファ層を形成するバッファ層形成工程と、
    　前記バッファ層よりも上方にIII族窒化物からなる結晶層を形成する結晶層形成工程と、
    を備え、
    　前記バッファ層形成工程が、
    　　組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを繰り返し交互に積層することにより組成変調層を形成する組成変調層形成工程と、
    　　前記組成変調層の最上部に終端層を形成する終端層形成工程と、
    　　前記終端層の上に中間層を形成する中間層形成工程と、
    を含む積層単位形成工程を連続して複数回繰り返す工程であり、
    　前記組成変調層形成工程においては、
    　　前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きくなるように、かつ、
    　　それぞれの前記第２単位層を前記第１単位層に対してコヒーレントな状態になるように形成し、
    　前記終端層形成工程においては、前記終端層を、前記第１のIII族窒化物にて前記第１単位層よりも大きい厚みに形成し、
    　前記中間層形成工程においては、前記中間層を、第３のIII族窒化物にて、前記終端層に対してコヒーレントな状態になるように形成する、
    ことを特徴とするエピタキシャル基板の製造方法。
  12. 　請求項１１に記載のエピタキシャル基板の製造方法であって、
    　前記第１単位層をＡｌＮにて形成し、前記第２単位層をＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて形成することを特徴とするエピタキシャル基板の製造方法。
  13. 　請求項１２に記載のエピタキシャル基板の製造方法であって、
    　前記中間層をＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて１００ｎｍ以上５００ｎｍ以下の厚みに形成することを特徴とするエピタキシャル基板の製造方法。
  14. 　請求項１２または請求項１３に記載のエピタキシャル基板の製造方法であって、
    　前記第２単位層をＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物にて形成し、かつ、前記中間層をＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物にて形成することを特徴とするエピタキシャル基板の製造方法。
  15. 　請求項１４に記載のエピタキシャル基板の製造方法であって、
    　前記第２単位層の組成と前記中間層の組成を実質的に同じにすることを特徴とするエピタキシャル基板の製造方法。
  16. 　請求項１１ないし請求項１５のいずれかに記載のエピタキシャル基板の製造方法であって、
    　前記下地基板の上に、ＡｌＮからなる第１の下地層を形成する第１下地層形成工程と、
    　前記第１の下地層の上に、ＡｌpＧａ1-pＮ（０≦ｐ＜１）からなる第２の下地層を形成する第２下地層形成工程と、
    をさらに備え、
    　前記第１下地層形成工程においては、前記第１の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、
    　前記バッファ層形成工程においては、前記第２の下地層の直上に前記バッファ層を形成する、
    ことを特徴とするエピタキシャル基板の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079952A (ja) * 2010-09-08 2012-04-19 Covalent Materials Corp 窒化ガリウム系化合物半導体基板とその製造方法
WO2013125126A1 (ja) 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자
JP2014222730A (ja) * 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
WO2015068448A1 (ja) * 2013-11-06 2015-05-14 シャープ株式会社 窒化物半導体
JP2016506085A (ja) * 2013-01-14 2016-02-25 エルジー シルトロン インコーポレイテッド 半導体基板
JP2017092369A (ja) * 2015-11-16 2017-05-25 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体デバイス用基板およびその製造方法
JP2020532139A (ja) * 2017-08-28 2020-11-05 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ ヘテロエピタキシャルウェハおよびヘテロエピタキシャルウェハの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372096A1 (en) * 2014-06-20 2015-12-24 Ishiang Shih High Electron Mobility Transistors and Integrated Circuits with Improved Feature Uniformity and Reduced defects for Microwave and Millimetre Wave Applications
US9954089B2 (en) * 2016-06-20 2018-04-24 Infineon Technologies Americas Corp. Low dislocation density III-nitride semiconductor component
US10497783B2 (en) * 2017-04-24 2019-12-03 Enkris Semiconductor, Inc Semiconductor structure and method of preparing semiconductor structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163528A (ja) 1996-11-27 1998-06-19 Furukawa Electric Co Ltd:The Ｉｉｉ−ｖ族窒化物結晶膜を備えた素子、およびその製造方法
JP2000040858A (ja) * 1998-05-18 2000-02-08 Fujitsu Ltd 光半導体装置、その製造方法、および半導体ウェハ
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2004349387A (ja) 2003-05-21 2004-12-09 Sanken Electric Co Ltd 半導体基体及びこの製造方法
JP2005350321A (ja) 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体成長用基板
JP2009239084A (ja) * 2008-03-27 2009-10-15 Rohm Co Ltd 半導体レーザ素子
JP2009289956A (ja) 2008-05-29 2009-12-10 Furukawa Electric Co Ltd:The 半導体電子デバイス

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19781541B4 (de) 1996-11-27 2006-10-05 The Furukawa Electric Co., Ltd. Vorrichtung aus einem III-V-Verbindungshalbleiter und Verfahren zur Herstellung der Vorrichtung
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
JP4826703B2 (ja) * 2004-09-29 2011-11-30 サンケン電気株式会社 半導体素子の形成に使用するための板状基体
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP5274785B2 (ja) * 2007-03-29 2013-08-28 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
US8067787B2 (en) 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
US20090238227A1 (en) 2008-03-05 2009-09-24 Rohm Co., Ltd. Semiconductor light emitting device
JP5053220B2 (ja) * 2008-09-30 2012-10-17 古河電気工業株式会社 半導体電子デバイスおよび半導体電子デバイスの製造方法
WO2011102045A1 (ja) * 2010-02-16 2011-08-25 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
WO2011135963A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
WO2011136052A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5706102B2 (ja) * 2010-05-07 2015-04-22 ローム株式会社 窒化物半導体素子

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163528A (ja) 1996-11-27 1998-06-19 Furukawa Electric Co Ltd:The Ｉｉｉ−ｖ族窒化物結晶膜を備えた素子、およびその製造方法
JP2000040858A (ja) * 1998-05-18 2000-02-08 Fujitsu Ltd 光半導体装置、その製造方法、および半導体ウェハ
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2004349387A (ja) 2003-05-21 2004-12-09 Sanken Electric Co Ltd 半導体基体及びこの製造方法
JP2005350321A (ja) 2004-06-14 2005-12-22 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体成長用基板
JP2009239084A (ja) * 2008-03-27 2009-10-15 Rohm Co Ltd 半導体レーザ素子
JP2009289956A (ja) 2008-05-29 2009-12-10 Furukawa Electric Co Ltd:The 半導体電子デバイス

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
NARIAKI IKEDA; SYUUSUKE KAYA; JIANG LI; YOSHIHIRO SATO; SADAHIRO KATO; SEIKOH YOSHIDA: "High power AlGaN/GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppression of current collapse", PROCEEDINGS OF THE 20TH INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES & IC'S, 18 May 2008 (2008-05-18), pages 287 - 290
See also references of EP2581929A4
TOSHIHIDE KIKKAWA: "Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier", JPN. J. APPL. PHYS., vol. 44, 2005, pages 4896

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012079952A (ja) * 2010-09-08 2012-04-19 Covalent Materials Corp 窒化ガリウム系化合物半導体基板とその製造方法
WO2013125126A1 (ja) 2012-02-23 2013-08-29 日本碍子株式会社 半導体素子および半導体素子の製造方法
KR20130137774A (ko) * 2012-06-08 2013-12-18 엘지이노텍 주식회사 헤테로 구조 반도체 소자
KR101972045B1 (ko) * 2012-06-08 2019-04-24 엘지이노텍 주식회사 헤테로 구조 반도체 소자
US9583575B2 (en) 2013-01-14 2017-02-28 Lg Siltron Inc. Semiconductor substrate
JP2016506085A (ja) * 2013-01-14 2016-02-25 エルジー シルトロン インコーポレイテッド 半導体基板
US9905656B2 (en) 2013-01-14 2018-02-27 Sk Siltron Co., Ltd. Semiconductor substrate
JP2014222730A (ja) * 2013-05-14 2014-11-27 シャープ株式会社 窒化物半導体エピタキシャルウェハ
JP6064051B2 (ja) * 2013-11-06 2017-01-18 シャープ株式会社 窒化物半導体
WO2015068448A1 (ja) * 2013-11-06 2015-05-14 シャープ株式会社 窒化物半導体
JP2017092369A (ja) * 2015-11-16 2017-05-25 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体デバイス用基板およびその製造方法
JP2020532139A (ja) * 2017-08-28 2020-11-05 ジルトロニック アクチエンゲゼルシャフトＳｉｌｔｒｏｎｉｃ ＡＧ ヘテロエピタキシャルウェハおよびヘテロエピタキシャルウェハの製造方法
JP6995979B2 (ja) 2017-08-28 2022-01-17 ジルトロニック アクチエンゲゼルシャフト ヘテロエピタキシャルウェハおよびヘテロエピタキシャルウェハの製造方法

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