WO2011125802A1 - 配線構造、表示装置、および半導体装置 - Google Patents

配線構造、表示装置、および半導体装置 Download PDF

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Definitions

  • the present invention relates to a flat panel display (display device) such as a liquid crystal display or an organic EL display; a semiconductor device such as a ULSI (Ultra Large Scale Integrated Circuit), an ASIC (Application Specific Integrated Circuit), a FET (Field Effect Transistor), or a diode;
  • a wiring structure including a Cu alloy film as a wiring material In the following description, the wiring in the thin film transistor of the liquid crystal display device will be described as an example, but the present invention is not limited to this.
  • An active matrix liquid crystal display device such as a liquid crystal display uses a thin film transistor (hereinafter referred to as a TFT) as a switching element, a transparent pixel electrode, a wiring portion such as a gate wiring and source / drain wiring, and amorphous silicon.
  • a TFT substrate having a semiconductor layer such as (a-Si) or polycrystalline silicon (p-Si); a counter substrate having a common electrode disposed opposite to the TFT substrate at a predetermined interval; and a TFT substrate. And a liquid crystal layer filled between the counter substrate and the counter substrate.
  • an aluminum (Al) alloy film has been used as a wiring material such as a gate wiring and a source / drain wiring.
  • Al aluminum
  • Cu copper
  • a Cu-based alloy When pure Cu or a Cu alloy (hereinafter collectively referred to as a Cu-based alloy) is used as a wiring material, it is usually between Patent Documents 1 to 7 between the Cu-based alloy wiring film and the TFT semiconductor layer. As described in the above, a barrier metal layer made of a refractory metal such as Mo, Cr, Ti, or W is provided. There are two main reasons for this.
  • a subsequent process for example, a film forming process of an insulating layer formed on the TFT, sintering, Cu in the Cu-based alloy wiring film diffuses into the semiconductor layer due to the thermal history in the thermal process (such as annealing), and the TFT characteristics are degraded, or the contact resistance between the Cu-based alloy wiring film and the semiconductor layer is increased.
  • a subsequent process for example, a film forming process of an insulating layer formed on the TFT, sintering, Cu in the Cu-based alloy wiring film diffuses into the semiconductor layer due to the thermal history in the thermal process (such as annealing), and the TFT characteristics are degraded, or the contact resistance between the Cu-based alloy wiring film and the semiconductor layer is increased.
  • a film forming apparatus for forming a barrier metal in addition to a film forming apparatus for forming a Cu-based alloy wiring film, a film forming apparatus for forming a barrier metal is separately required. Specifically, a film forming apparatus (typically a cluster tool in which a plurality of film forming chambers are connected to a transfer chamber) each equipped with an extra film forming chamber for forming a barrier metal layer must be used. This causes an increase in manufacturing cost and a decrease in productivity.
  • Patent Document 8 is cited as a technique in which the barrier metal layer as described above is omitted.
  • Patent Document 8 as a direct contact technique between a Cu-based alloy film and a semiconductor layer, a material comprising a nitrogen-containing layer or an oxygen-nitrogen-containing layer and a Cu-based alloy film, wherein N (nitrogen) of the nitrogen-containing layer, or A wiring structure in which nitrogen or oxygen in the oxygen-nitrogen containing layer is bonded to Si in the semiconductor layer is disclosed.
  • the present invention has been made in view of the above circumstances, and its purpose is to achieve excellent low contact resistance even if a barrier metal layer normally provided between a Cu-based alloy wiring film and a semiconductor layer is omitted. And providing a wiring structure having excellent adhesion between the Cu-based alloy wiring film and the semiconductor layer.
  • a wiring structure comprising a semiconductor layer and a Cu alloy layer on a substrate in order from the substrate side, (N, C, F, O) layer containing at least one element selected from the group consisting of nitrogen, carbon, fluorine, and oxygen in order from the substrate side between the semiconductor layer and the Cu alloy layer And a Cu—Si diffusion layer containing Cu and Si, and any element of nitrogen, carbon, fluorine and oxygen constituting the (N, C, F, O) layer is Bonded to Si of the semiconductor layer;
  • the Cu alloy layer is a Cu—X alloy layer containing at least one alloy component X selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb and Mn in this order from the substrate side.
  • Wiring structure [2] The wiring structure according to [1], wherein the X content in the first layer which is the Cu—X alloy layer is 0.5 to 20 atomic%. [3] The wiring structure according to [1] or [2], wherein the film thickness of the first layer which is the Cu—X alloy layer is 5 to 150 nm and is 50% or less with respect to the total film thickness of the Cu alloy layer. .
  • the film thickness x (nm) of the first layer, which is the Cu—X alloy layer, and the X content y (atomic%) satisfy the relationship of the following formula (1) [1] to [3] Wiring structure as described in any one of these. y ⁇ ⁇ 0.085x + 8.0 (1)
  • the Cu—Si diffusion layer is obtained by forming the (N, C, F, O) layer, the semiconductor layer, and the Cu alloy layer in this order, and then applying a thermal history.
  • the present invention is a direct contact technology capable of directly contacting a Cu alloy layer with a semiconductor layer, and not only has excellent contact resistance between the Cu alloy layer and the semiconductor layer, but also has good productivity.
  • it is possible to provide a technique with a further increased process margin. Specifically, it is difficult to be affected by variations in various process conditions (variation in equipment performance, instability, unexpected contamination, contamination that is difficult to control, etc.), and it is not necessary to manage extremely strict conditions. It is possible to provide technology that is not easily restricted.
  • the first layer of the Cu alloy layer is Cu— containing X (X is at least one selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb and Mn) as an alloy component.
  • the X alloy layer (first layer) and the second layer are pure Cu or a Cu alloy containing Cu as a main component and having a lower electrical resistivity than the first layer, the semiconductor While improving the adhesiveness with a layer and low contact resistance, the raise of the electrical resistivity as the whole Cu alloy layer can be suppressed.
  • FIG. 1A is a schematic cross-sectional explanatory diagram showing a configuration of a TFT according to the first embodiment of the present invention.
  • FIG. 1B is a schematic cross-sectional explanatory diagram showing the configuration of the TFT according to the first embodiment of the present invention.
  • FIG. 1C is a schematic cross-sectional explanatory diagram showing the configuration of the TFT according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional explanatory view showing a configuration of a TFT according to the second embodiment of the present invention.
  • FIG. 3 is a schematic process diagram for explaining the process of the wiring structure of the present invention.
  • FIG. 4 is a schematic cross-sectional explanatory view showing the structure of a MOSFET according to the third embodiment of the present invention.
  • FIG. 5 is a process diagram illustrating each process of the wiring structure according to the third embodiment of the present invention.
  • FIG. 6 is a graph showing the relationship between the distance between electrodes and the electrical resistance.
  • FIGS. 7A and 7B are diagrams for explaining the principle of contact resistance measurement by the TLM element.
  • 8A to 8K are process diagrams for explaining a MOSFET manufacturing process.
  • FIG. 9 is a graph showing the results of the adhesion evaluation test and the relationship between the film thickness of the first layer and the Mn content in the first layer.
  • FIG. 10 is a graph showing the relationship between the thickness of the second semiconductor layer and the electrical resistivity of the entire Cu alloy layer (first layer + second layer).
  • FIG. 11 is a graph showing Ids-Vg characteristics of a TFT to which the wiring structure of the present invention is applied.
  • the present invention relates to a direct contact technique capable of directly contacting a Cu-based alloy film and a semiconductor layer. Specifically, the invention is completed as a result of repeated studies mainly from the viewpoints of productivity and adhesion, based on Patent Document 8 described above. Note that the contents of Patent Document 8 are incorporated herein by reference.
  • Patent Document 8 the invention of Patent Document 8 was found to cause the following problems.
  • a plasma CVD apparatus under vacuum
  • a semiconductor layer and a nitrogen-containing layer or an oxygen-nitrogen-containing layer are formed in a semiconductor layer forming chamber, and then transferred to a dedicated chamber (under vacuum) to form a Cu-based alloy film by sputtering or the like. It is necessary.
  • the wiring structure in the present invention is a Cu— containing Cu and Si on the (N, C, F, O) layer as shown in FIG. 1A and the like. It has a great feature in that it has a laminated structure in which a Si diffusion layer is formed.
  • the Cu—Si diffusion layer is formed by sequentially forming a (N, C, F, O) layer represented by a nitrogen-containing layer and the like, followed by a semiconductor layer and a Cu alloy layer.
  • the formation of the Cu-based alloy film is preferably further promoted by a thermal history applied in the TFT manufacturing process, and is generally heat treated at 150 ° C. or higher (preferably 180 ° C. or higher).
  • the Cu inside is obtained by diffusing into Si in the semiconductor layer.
  • the Cu—Si diffusion layer thus obtained is composed of Cu in the Cu alloy layer and Si of the semiconductor layer, and acts as a cover layer that protects the (N, C, F, O) layer from the atmosphere.
  • the Cu—Si diffusion layer may be directly formed on the (N, C, F, O) layer as shown in FIG. 1A, but is not limited thereto.
  • the method for manufacturing the wiring structure according to the present invention does not directly form a Cu alloy layer on the nitrogen-containing layer as in Patent Document 8, but as shown in the schematic process diagram of FIG.
  • a semiconductor layer is further formed on the (N, C, F, O) layer continuously in the same chamber.
  • the Cu-based alloy film is transferred to a Cu alloy film-dedicated chamber, and then a TFT is manufactured by a known method.
  • the thermal history changes to a Cu—Si diffusion layer, and the problems of degradation of TFT characteristics and contact resistance due to contamination of the (N, C, F, O) layer, or variations thereof are resolved.
  • an (N, C, F, O) layer is disclosed as a barrier layer having a function of preventing mutual diffusion between the Cu alloy layer and the semiconductor layer directly formed on the TFT substrate.
  • a nitrogen-containing layer and an oxygen-nitrogen-containing layer are disclosed as the barrier layer.
  • the above-described action can be achieved by a layer containing carbon or fluorine.
  • the (N, C, F, O) layers containing at least one element selected from the group consisting of nitrogen, carbon, fluorine, and oxygen are all nitrogen-containing layers and oxygen-nitrogen-containing layers. Experiments have confirmed that substantially similar results are obtained.
  • the technique of Patent Document 8 is further developed in that the (N, C, F, O) layer is used as a barrier layer.
  • the Cu alloy layer in the present invention has a laminated structure including a first layer and a second layer, and the first layer has an alloy component X (X is Zn, Ni, Ti, Al, Mg, Ca, W) , At least one selected from the group consisting of Nb and Mn).
  • the first layer that is in direct contact with the semiconductor layer is made of a Cu alloy containing an alloy element that contributes to improving the adhesion, thereby improving the adhesion with the semiconductor layer. These X elements do not increase the contact resistance between the Cu alloy layer and the semiconductor layer.
  • the second layer laminated on the first layer is composed of an element having a low electrical resistivity (pure Cu or a Cu alloy having a low electrical resistivity comparable to that of pure Cu).
  • the electrical resistivity of the entire Cu alloy layer is reduced. That is, by using the laminated structure defined in the present invention, it is possible to effectively maximize the original characteristics of Cu that the electrical resistivity is lower than that of Al, and also with the semiconductor layer that was a defect of Cu. Low adhesion can also be eliminated.
  • the present invention is a technique that is further improved on the basis of the technique of Patent Document 8, and Patent Document 8 may be referred to for a method of forming a nitrogen-containing layer and the like.
  • Patent Document 8 differences from Patent Document 8 will be mainly described.
  • the wiring structure of the present invention is a wiring structure including a semiconductor layer and a Cu alloy layer on a substrate in order from the substrate side, and a nitrogen layer in order from the substrate side between the semiconductor layer and the Cu alloy layer.
  • Such a laminated structure may be provided at least between the semiconductor layer and the Cu alloy layer. For example, as shown in FIGS.
  • the above laminated structure is provided directly on the semiconductor layer. Also good. Further, as shown in FIG. 2, a plurality of (N, C, F, O) layers may be provided, and in order from the substrate side, a semiconductor layer, an (N, C, F, O) layer, and a semiconductor layer are provided. In addition, embodiments having the above laminated structure are also included in the scope of the present invention. The present invention is not limited to these embodiments.
  • the wiring structure of the present invention can be used for source / drain electrodes, TAB connection electrodes, and the like, and can also be applied to display devices such as liquid crystal displays and organic EL displays, and semiconductor devices such as ULSIs, ASICs, FETs, and diodes. is there.
  • TFT embodiments 1 and 2 will be described as a representative example of a display device to which the wiring structure of the present invention is applied
  • MOSFET embodiment 3 will be described as a representative example of a semiconductor layer.
  • the type of the semiconductor layer may be any of hydrogenated amorphous silicon, amorphous silicon, microcrystalline silicon, polycrystalline silicon, or single crystal silicon.
  • a semiconductor layer formed on the (N, C, F, O) layer, and the (N, C, F, O) layer is finally protected from the atmosphere by the subsequent thermal history.
  • a semiconductor layer that can be changed to a Cu—Si diffusion layer to be obtained is called a “second semiconductor layer”, and a semiconductor layer formed directly on the TFT substrate is called a “first semiconductor layer”.
  • FIG. 1A A first embodiment of a TFT according to the present invention is shown in FIG. 1A.
  • FIG. 1A has a first semiconductor layer on a TFT substrate, and has a two-layer laminated structure including an (N, C, F, O) layer and a Cu—Si diffusion layer directly on the first semiconductor layer. And a Cu alloy layer (including a first layer and a second layer) is directly formed thereon.
  • a second semiconductor layer and then a Cu alloy layer (laminated structure) are formed, and then a thermal history of about 150 ° C. or higher is applied. Can be obtained.
  • the (N, C, F, O) layer contains at least one element of nitrogen, carbon, fluorine, and oxygen. Since the (N, C, F, O) layer is formed so as to substantially cover the entire surface of the semiconductor layer, interdiffusion of Cu and Si at the interface between the Cu alloy layer and the first semiconductor layer is prevented. It works effectively as a barrier.
  • a nitrogen-containing layer is preferable. Specifically, nitrogen, carbon, fluorine and oxygen constituting the above layer are bonded to Si of the first semiconductor layer and mainly contain Si nitride, Si carbide, Si fluoride, and Si oxide. Yes.
  • the Si nitride, the Si carbide, and the Si fluoride may further contain oxygen.
  • the Si nitride may include a compound compound of Si oxynitride that further contains oxygen.
  • the oxygen-containing composite compound such as Si oxynitride is obtained by combining with oxygen (O) that is inevitably introduced in the formation process of the nitrogen-containing layer, for example.
  • the total area density of nitrogen atoms, carbon atoms, fluorine atoms, and oxygen atoms contained in the (N, C, F, O) layer is the effective bond of the first semiconductor layer material (typically Si). It is preferable that the surface density is equal to or higher than the surface density of the effective bond.
  • the surface density is equal to or higher than the surface density of the effective bond.
  • an (N, C, F, O) layer such as a nitrogen-containing layer.
  • dangling bonds existing on the surface of the semiconductor layer are preferably bonded to each element constituting the layer.
  • Effective bond means a bond that can be arranged on the surface of the semiconductor layer in consideration of steric hindrance of nitrogen atom, carbon atom, fluorine atom, oxygen atom, and “effective bond area density”
  • the surface density when the entire surface of the semiconductor layer is covered with an (N, C, F, O) layer is meant.
  • the surface density of the effective bond varies depending on the type of semiconductor material, but in the case of silicon, for example, it varies slightly depending on the crystal plane orientation, but is generally in the range of 10 14 cm ⁇ 2 to 2 ⁇ 10 16 cm ⁇ 2 . Is in.
  • the nitrogen of the nitrogen-containing layer preferably has an area density (N1) of 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less at the interface in contact with the first semiconductor layer.
  • N1 area density
  • the lower limit of the surface density of nitrogen is more preferably 2 ⁇ 10 14 cm -2, even more preferred 4 ⁇ 10 14 cm -2.
  • the carbon of the carbon-containing layer at the interface in contact with the semiconductor layer preferably has a 10 14 cm -2 or more 2 ⁇ 10 16 cm -2 or less of the surface density (C1), 2 ⁇ 10 14 cm -2 or more, and even more preferred 4 ⁇ 10 14 cm -2 or more.
  • the fluorine of the fluorine-containing layer has an area density (F1) of 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less at the interface in contact with the first semiconductor layer. Is preferably 2 ⁇ 10 14 cm ⁇ 2 or more, more preferably 4 ⁇ 10 14 cm ⁇ 2 or more.
  • the oxygen of the oxygen-containing layer also has an areal density (O1) of 10 14 cm ⁇ 2 or more and 2 ⁇ 10 16 cm ⁇ 2 or less at the interface in contact with the first semiconductor layer, as described above. It is preferably 2 ⁇ 10 14 cm ⁇ 2 or more, more preferably 4 ⁇ 10 14 cm ⁇ 2 or more.
  • the (N, C, F, O) layer may have at least one layer including a Si—N bond, a Si—C bond, a Si—F bond, and a Si—O bond.
  • the distance (atomic spacing) between Si and N in the Si—N bond is about 0.18 nm, substantially preferably 0.2 nm or more, and more preferably 0.3 nm or more.
  • the surface density (N1) of nitrogen in the nitrogen-containing layer becomes too high, the insulating Si nitride contained in the nitrogen-containing layer also increases, which may increase the electrical resistance and degrade the TFT performance.
  • the upper limit of the surface density of nitrogen in the nitrogen-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the distance (atomic spacing) between Si and C of Si—C bond is about 0.19 nm, substantially preferably 0.2 mm or more, and more preferably 0.3 nm or more.
  • the upper limit of the surface density of carbon in the carbon-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the distance (atomic spacing) between Si and F in the Si—F bond is about 0.16 nm, substantially preferably 0.18 nm or more, and more preferably 0.25 nm or more.
  • the upper limit of the surface density of fluorine in the fluorine-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • the distance (atomic spacing) between Si and O in the Si—O bond is about 0.13 nm, substantially preferably 0.15 nm or more, and more preferably 0.2 nm or more.
  • the upper limit of the surface density of oxygen in the oxygen-containing layer is more preferably 1 ⁇ 10 16 cm ⁇ 2 .
  • N1, carbon surface density (C1), fluorine surface density (F1), and oxygen surface density (O1) of the (N, C, F, O) layer are, for example, RBS (Rutherford Backscattering (spectrometry, Rutherford backscattering spectroscopy)).
  • the (N, C, F, O) layer is an (N, C, F) layer excluding O and contains an oxygen-containing compound such as Si oxynitride (for example, Si nitride)
  • Si oxynitride for example, Si nitride
  • the total area density of each element constituting the layer satisfies the above requirements and the area density of each element (N1, C1, F1).
  • the surface density of oxygen (O1) (N1 + C1 + F1) / O1 is preferably 1.0 or more, which further enhances the TFT characteristics.
  • Nitrogen-containing compounds such as Si nitride and oxygen-containing compounds such as Si oxynitride are inherently insulators, but the thickness of the (N, C, F, O) layer is as described later. In general, the electrical resistance can be kept low because the thickness is as thin as 0.18 nm to 5 nm.
  • the TFT characteristics are affected by the ratio (N1 + C1 + F1) / O1, and in order to obtain more excellent TFT characteristics, the ratio (N1 + C1 + F1) / O1 is increased to 1.0 or more. It turned out to be good.
  • the ratio of (N1 + C1 + F1) / O1 is preferably as large as possible.
  • the ratio is more preferably 1.05 or more, and further preferably 1.1 or more.
  • the ratio of (N1 + C1 + F1) / O1 is adjusted, for example, by appropriately controlling plasma generation conditions such as plasma gas pressure, gas composition, and processing temperature when forming a nitrogen-containing layer using plasma nitriding. Can do.
  • the thickness of the (N, C, F, O) layer is generally in the range of 0.18 nm to 5 nm.
  • the (N, C, F, O) layer is useful as a barrier layer for preventing mutual diffusion of Cu and Si at the interface between the Cu alloy layer and the first semiconductor layer. Since the (N, C, F, O) layer tends to be an insulator, if it is too thick, the electrical resistance becomes extremely high and the TFT performance deteriorates.
  • the thickness of the (N, C, F, O) layer within the above range, the increase in electrical resistance due to the formation of the (N, C, F, O) layer does not adversely affect the TFT performance. It is suppressed in.
  • the thickness of the (N, C, F, O) layer is generally more preferably 3 nm or less, further preferably 2 nm or less, and even more preferably 1 nm or less.
  • the thickness of the (N, C, F, O) layer can be determined by various physical analysis techniques. For example, in addition to the RBS method described above, XPS (X-ray photoelectron spectroscopy) method, SIMS (secondary ion) Mass spectrometry) method, GD-OES (High Frequency Glow Discharge Optical Emission Spectroscopy) method and the like can be used.
  • the upper limit and the lower limit of the thickness of the (N, C, F, O) layer can be arbitrarily combined to make the range.
  • the maximum value of the ratio of the number of atoms of each element constituting the (N, C, F, O) layer to the number of Si atoms ((N, C, F, O) / Si) is 0.5 or more and 1.5 It is preferable to be within the following range. Thereby, the barrier action by the (N, C, F, O) layer can be effectively exhibited without deteriorating the TFT characteristics.
  • the maximum value of the ratio is more preferably 0.6 or more, and further preferably 0.7 or more. The above ratio can be adjusted, for example, by controlling the plasma irradiation time within a range of about 5 seconds to 10 minutes.
  • the above ratio is calculated by analyzing elements (N, C, F, O and Si) in the depth direction of the (N, C, F, O) layer by the RBS method.
  • the upper limit and the lower limit of the maximum value of the ratio can be arbitrarily combined to make the range.
  • the nitrogen-containing layer may be formed using a thermal nitridation method or an amination method.
  • a gas containing at least one of nitrogen, carbon, fluorine, and oxygen can be used.
  • gases include nitrogen-containing gases such as N 2 , NH 3 , N 2 O, and NO; nitrogen and fluorine-containing gases such as NF 3 ; CO, CO 2 , and hydrocarbon-based gases (for example, CH 4 , C 2 Carbon-containing gases such as H 4 and C 2 H 2 ; carbon-fluorine containing gases such as fluorine-containing gases (for example, CF 4 and C 4 F 8 ) and CHF 3 ; oxygen (O 2 ), oxygen An oxygen-containing gas such as an oxidizing gas containing atoms (for example, O 3 ) can be used. These gases can be used alone or as a mixed gas.
  • a method for supplying at least one of nitrogen, carbon, fluorine, and oxygen from the plasma source containing the gas to the surface of the semiconductor layer for example, a method in which a semiconductor layer is installed in the vicinity of the plasma source can be given. It is done.
  • the distance between the plasma source and the semiconductor layer may be appropriately set according to various parameters such as plasma type, plasma generation power, pressure, temperature, etc., but generally several cm from the state of contact with the plasma. A distance of up to 10 cm can be used.
  • In the vicinity of such plasma there are atoms with high energy.
  • nitrogen, carbon, fluorine, oxygen, etc. to the surface of the semiconductor layer by this high energy, nitride, carbide, fluorine are supplied to the semiconductor surface. Compounds, oxides, etc. can be formed.
  • an ion implantation method may be used.
  • ions are accelerated by an electric field and can be moved over a long distance, so that the distance between the plasma source and the semiconductor layer can be arbitrarily set.
  • This method can be realized by using a dedicated ion implantation apparatus, but a plasma ion implantation method is preferably used.
  • the plasma ion implantation method is a technique for uniformly performing ion implantation by applying a negative high voltage pulse to a semiconductor layer installed in the vicinity of plasma.
  • oxygen in addition to the above method, when UV irradiation is performed on the surface of the semiconductor layer, highly reactive ozone is generated to oxidize the semiconductor surface, so that oxygen can be supplied to the semiconductor layer. Further, oxygen can be supplied even if the semiconductor surface is subjected to an acid immersion treatment such as hydrogen peroxide or nitric acid.
  • the apparatus, chamber, temperature, and gas composition used for forming the layer are as follows. It is preferable to carry out such control.
  • the apparatus is preferably performed in the same apparatus as the semiconductor layer forming apparatus, and more preferably in the same chamber of the same apparatus. This eliminates the need for extra work to be processed between devices or between devices.
  • the temperature it is preferable to carry out at substantially the same temperature as the semiconductor layer deposition temperature (which may include a range of about ⁇ 10 ° C.), whereby the adjustment time associated with temperature fluctuations can be omitted.
  • a gas containing at least one element selected from the group consisting of nitrogen, carbon, fluorine, and oxygen (the aforementioned nitrogen-containing gas, carbon-containing gas, fluorine-containing gas, oxygen-containing gas) (N, C, F, O) layer may be formed using a gas or the like, or (ii) containing at least one element selected from the group consisting of nitrogen, carbon, fluorine, and oxygen A (N, C, F, O) layer may be formed using a mixed gas of a gas and a source gas used for forming the semiconductor layer, or (iii) made of nitrogen, carbon, fluorine, and oxygen
  • the (N, C, F, O) layer may be formed using a mixed gas of a gas containing at least one element selected from the group and a reducing gas.
  • a nitrogen-containing layer when forming a nitrogen-containing layer, it may be performed using only a nitrogen-containing gas (N 2 , NH 3 , NF 3, etc.) containing at least nitrogen as in (i) above, but the above (ii) As described above, a mixed gas of a nitrogen-containing gas and a raw material gas (SiH 4 ) used for forming the semiconductor layer is preferable.
  • a nitrogen-containing layer is formed using only a nitrogen-containing gas, it is necessary to temporarily remove all the semiconductor layer forming gas used in order to purge the inside of the chamber after the formation of the semiconductor layer. If it is performed under the condition of gas, it is not necessary to eliminate the gas, so that the processing time can be shortened.
  • a gas containing at least one element selected from the group consisting of nitrogen, carbon, fluorine, and oxygen hereinafter abbreviated as “(N, C, F, O) gas”, particularly containing nitrogen) Gas
  • a raw material gas used for forming the semiconductor layer hereinafter referred to as “semiconductor raw material gas”
  • semiconductor raw material gas preferably has a flow rate ratio ((N, C, F, O) gas / semiconductor raw material gas) of 0.10. It is preferable to control the value to 15 or less. This effectively exhibits the effect of shortening the processing time, increases the insulating properties of the barrier layer, reduces TFT characteristics (on-current / off-current), and reduces contact resistance. Can be prevented.
  • a more preferable flow rate ratio of ((N, C, F, O) gas / semiconductor raw material gas) is 0.3 or more and 10 or less, and a more preferable flow rate ratio is 0.5 or more and 7 or less.
  • the upper limit and the lower limit of the flow rate ratio can be arbitrarily combined to make the range.
  • the gas composition is preferably a mixed gas of the above-described nitrogen-containing gas and reducing element-containing gas as described in (iii) above, whereby oxidation of the semiconductor layer can be more effectively suppressed.
  • the reducing element include NH 3 and H 2 .
  • NH 3 not only has a reducing action, but also acts as a nitrogen-containing gas, so it can be used alone or in combination with H 2 .
  • the Cu—Si diffusion layer is obtained at the time when the Cu alloy layer is formed, and preferably the formation thereof is further promoted by the thermal history applied thereafter in the TFT manufacturing process. It is obtained by diffusing Cu inside to Si in the second semiconductor layer.
  • the Cu—Si diffusion layer has an action of protecting the (N, C, F, O) layer from contamination by the atmosphere.
  • the thickness of the Cu—Si diffusion layer is preferably adjusted as appropriate according to required TFT characteristics, and is preferably 0.2 nm or more and 200 nm or less. Specifically, the thickness is preferably larger than the thickness corresponding to one Cu—Si atom (about 0.2 nm), and is preferably 200 nm or less from the viewpoint of being as thin as possible from the viewpoint of TFT manufacturing.
  • the second semiconductor layer has a function of protecting the (N, C, F, O) layer from contamination by the atmosphere by diffusing Cu in the Cu alloy layer to form a Cu—Si diffusion layer.
  • the electrical resistivity of the entire Cu alloy layer may increase.
  • the thickness of the second semiconductor layer is preferably 45 nm or less.
  • the Cu alloy layer of the present invention has a laminated structure including a first layer and a second layer in order from the substrate side.
  • the first layer is Cu—X containing X (X is at least one selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb and Mn) as an alloy component. Alloy layer.
  • X is at least one selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb and Mn
  • Alloy layer Such a first layer is intended to include a semiconductor layer (including a semiconductor layer that changes to a Cu—Si diffusion layer without a barrier metal layer interposed therebetween, and thus the first semiconductor layer and the second semiconductor layer.
  • the adhesiveness between the Cu alloy layer and the semiconductor layer in the present invention is the same), and the low contact resistance with the semiconductor layer can be achieved.
  • These X elements are selected as elements that dissolve in the Cu metal but do not dissolve in the Cu oxide film.
  • these elements When a Cu alloy in which these elements are dissolved is oxidized by heat treatment during the film formation process, the elements diffuse and concentrate at the grain boundaries and interfaces, and the adhesion to the semiconductor layer is improved by the concentrated layer. I think that. Further, these elements can exhibit the above-mentioned adhesion without inhibiting the usefulness when Cu is used (the low electrical resistance and low contact resistance of Cu itself).
  • Mn and Ni are preferable, and Mn is more preferable.
  • Mn is excellent in adhesion.
  • Mn is an element in which the concentration phenomenon at the interface described above is very strongly expressed.
  • Manufacturing of a display device such as a heat treatment during Cu alloy film formation or after film formation (for example, a process of forming an insulating film of a SiN film) Move from the inside to the outside of the membrane. The movement of Mn to the interface is further accelerated by the driving force of Mn oxide generated by oxidation by heat treatment. As a result, the adhesion with the semiconductor layer is improved.
  • the X content in the Cu—X alloy layer (first layer) is preferably 0.5 to 20 atomic%.
  • the single amount only needs to satisfy the above range, and when two or more elements are contained, the total amount may satisfy the above range. If the X content is less than 0.5 atomic%, adhesion to the semiconductor layer and low contact resistance may not be realized. On the other hand, if the X content exceeds 20 atomic%, the electrical resistance of the Cu—X alloy film increases, and as a result, the contact resistance may increase.
  • a preferred range for the X content is 5 to 15 atomic%.
  • the upper limit and the lower limit of the X content can be arbitrarily combined to make the range.
  • the film thickness of the Cu—X alloy layer (first layer) is preferably 5 to 150 nm, and preferably 50% or less with respect to the total film thickness of the Cu alloy layer. If the film thickness is less than 5 nm, Cu atoms in the second layer, which will be described later, easily pass through the Cu—X alloy layer (first layer) and reach the semiconductor layer during the heat treatment in the TFT manufacturing process. As a result, the film thickness of the Cu—Si diffusion layer becomes too thick and the contact resistance may increase. Moreover, there exists a possibility that adhesiveness cannot be ensured as a film thickness is less than 5 nm.
  • the film thickness exceeds 150 nm or the ratio to the total film thickness of the Cu alloy layer exceeds 50%, the electrical resistance of the entire Cu alloy layer (first layer + second layer) increases, and heat generation from the wiring occurs. The problem may be serious.
  • the preferred film thickness of the Cu—X alloy layer (first layer) is 20 to 100 nm, and the more preferred film thickness is 20 to 60 nm.
  • the upper limit and the lower limit of the film thickness of the Cu—X alloy layer can be arbitrarily combined to make the range.
  • the adhesion to the semiconductor layer is closely related to the total amount of X elements present in the first layer. That is, when the content of X element is small, it is preferable to increase the film thickness, and when the film thickness is thin, it is preferable to increase the content of X element.
  • the X content y (atomic%) of the Cu—X alloy layer (first layer) and the film thickness x (nm) of the Cu—X alloy layer (first layer) are as follows: It is preferable to satisfy the relationship of the formula 1). y ⁇ ⁇ 0.085x + 8.0 (1) When the relationship of the above formula (1) is not satisfied, the adhesion may be insufficient. Speaking of adhesion, the thicker the film, the better as long as the above formula (1) is satisfied. However, as described above, if the film thickness becomes too thick, the electrical resistance of the entire Cu alloy layer may be increased. It is preferable to appropriately control the film thickness in consideration of the balance of electrical resistance.
  • the Cu-X alloy constituting the Cu-X alloy layer (first layer) further contains 0.02 to 1.0 atomic% of Fe and / or Co in total (in the case of a single substance). As a result, a low electrical resistivity is achieved and adhesion to the semiconductor layer is improved.
  • the preferred content is 0.05 atomic percent or more and 0.8 atomic percent or less, and more preferably 0.1 atomic percent or more and 0.5 atomic percent or less.
  • the upper limit and lower limit of the content of Fe and / or Co can be arbitrarily combined to make the range.
  • the second layer is formed on (directly above) the first layer, and is pure Cu or a Cu alloy containing Cu as a main component, Is also made of a Cu alloy having a low electrical resistivity.
  • Cu as a main component means that Cu is contained most in the elements contained in the Cu alloy.
  • the Cu content in the Cu alloy varies depending on the alloy element applied as described later, and cannot be generally stated. For example, it is 60 atomic% or more (preferably 70 atomic%) and less than 100 atomic% (preferably 99 0.9 atomic% or less).
  • the Cu alloy having a lower electrical resistivity than the first layer means the kind of alloy element and the alloy element so that the electrical resistivity is lower than that of the first layer composed of the Cu-X alloy containing the X element.
  • the content may be controlled appropriately.
  • Elements with low electrical resistivity generally, elements as low as pure Cu alloys
  • the electrical resistivity can be reduced if the content is reduced (generally about 0.05 to 1 atomic%). It is not limited to elements with low electrical resistivity.
  • Cu-0.5 atomic% Ni, Cu-0.5 atomic% Zn, Cu-0.3 atomic% Mn and the like are preferably used.
  • the alloy applicable to the second layer may include a gas component such as oxygen gas or nitrogen gas, and for example, Cu—O or Cu—N can be used.
  • the total thickness of the Cu alloy layer (first layer + second layer) can be appropriately set according to the required TFT characteristics, but is preferably about 10 nm to 1 ⁇ m, more preferably 30 nm to 800 nm, More preferably, it is 50 nm to 600 nm.
  • the upper limit and the lower limit of the thickness of the entire Cu alloy layer can be arbitrarily combined to make the range.
  • the Cu alloy layer used in the present invention includes the above-described elements in both the first layer and the second layer, and the balance is Cu and inevitable impurities.
  • the Cu alloy layer of the present invention having the above laminated structure is preferably formed by a sputtering method. Specifically, after the material constituting the first layer is formed by a sputtering method, the material constituting the second layer is formed thereon by the sputtering method to form a stacked structure. After forming the Cu alloy laminated film in this way, it is preferable to perform a predetermined patterning and then process the cross-sectional shape into a taper shape with a taper angle of preferably about 45 to 60 ° from the viewpoint of coverage.
  • the composition of the Cu alloy layer can be adjusted by adjusting the composition of the sputtering target.
  • the composition of the sputtering target may be adjusted by using a Cu alloy target having a different composition, or may be adjusted by chip-oning an alloy element metal on a pure Cu target.
  • a slight deviation may occur between the composition of the deposited Cu alloy layer and the composition of the sputtering target.
  • the deviation is within a few atomic percent. Therefore, if the composition of the sputtering target is controlled within a range of ⁇ 10 atomic% at the maximum, a Cu alloy layer having a desired composition can be formed.
  • the substrate used in the present invention is not particularly limited, and examples thereof include alkali-free glass, high strain point glass, and soda lime glass.
  • the first layer is formed between the (N, C, F, O) layer constituting the two-layer laminated structure in the first embodiment and the TFT substrate.
  • This is an example having a semiconductor layer, an (N, C, F, O) layer, and a first semiconductor layer.
  • the first semiconductor layer, the (N, C, F, O) layer, and the first semiconductor layer are provided on the TFT substrate, and (N , C, F, O) layer and a Cu—Si diffusion layer, and a structure in which a Cu alloy layer is directly formed thereon.
  • FIG. 4 shows a first embodiment of a MOSFET according to the present invention.
  • FIG. 4 has a two-layered structure composed of an (N, C, F, O) layer and a Cu—Si diffusion layer directly on a single crystal Si, and a Cu alloy layer directly on it.
  • Such a structure is formed by the process shown in FIG. That is, for example, nitrogen among N, C, F, and O is implanted into a single crystal Si substrate by an ion implantation method or the like. At this time, the implanted nitrogen has a Gaussian distribution in the depth direction centered on a certain depth (called a range). A part of Si becomes amorphous due to damage of the implanted nitrogen.
  • a Cu alloy layer is formed by sputtering and plating, and then subjected to a heat treatment such as annealing to form a Cu alloy layer (including the first layer and the second layer) / Cu—Si diffusion layer / nitrogen-containing layer / single crystal A Si structure is formed.
  • the above embodiment has the same wiring structure as the first embodiment of the TFT described above.
  • the embodiment of the MOSFET is not limited to the above, and for example, substantially the same structure as that of the first and second embodiments of the TFT described above can be adopted.
  • a manufacturing method of a MOSFET Metal-oxide-semiconductor-field-effect-transistor
  • MOSFET Metal-oxide-semiconductor-field-effect-transistor
  • LCOS local oxidation
  • a gate insulating film is formed on a single crystal p-type Si substrate by thermal oxidation or the like (FIG. 8A).
  • a P-doped polysilicon film is formed by CVD or the like (FIG. 8B).
  • the resist is patterned by lithography (FIG. 8C).
  • the polysilicon is etched by dry etching (FIG. 8D).
  • As is implanted into the substrate by ion implantation or the like, and activation annealing is performed to form a source-drain region (FIG. 8E).
  • an interlayer insulating film is formed by CVD or the like (FIG. 8F).
  • a Cu-based alloy film is formed by sputtering and plating (FIG. 8 (j)), and processed into a wiring pattern by performing CMP (Chemical Mechanical Polishing). Finally, annealing is performed to obtain a MOSFET having a Cu—Si diffusion layer (FIG. 8 (k)).
  • Example 1 Evaluation of Adhesiveness samples in which the composition of the first layer of the Cu alloy layer was changed were prepared as follows, and the adhesiveness between the Cu alloy layer and the semiconductor layer was evaluated.
  • a low-resistance amorphous silicon film (na-Si: H layer) having a thickness of 200 nm doped with an impurity (P) was formed on a glass substrate by plasma CVD.
  • This low-resistance amorphous silicon film (na-Si: H layer) was formed by performing plasma CVD using SiH 4 and PH 3 as raw materials.
  • the film formation temperature of plasma CVD was 320 ° C.
  • a low-resistance amorphous silicon film doped with an impurity (P) having a thickness of 10 nm was continuously formed without being taken out from the CVD apparatus.
  • a Cu—Mn alloy film was randomly formed under various conditions (Mn content and film thickness) by sputtering as shown in FIG. 9, and a pure Cu film was further formed thereon with a thickness of 500 nm.
  • the film formation temperature for sputtering was room temperature.
  • the resist was patterned by photolithography, and the Cu alloy film was etched using the resist as a mask to form a pattern for an adhesion test.
  • the Cu—Si diffusion layer in the present invention is formed at the time when the Cu alloy film is formed as described above, an adhesion evaluation test is performed in this example after the Cu alloy film is formed. ing. If the heat treatment is performed after the Cu alloy film is formed, the formation of the Cu—Si diffusion layer is further promoted, so that the adhesiveness equal to or higher than that after the Cu alloy film is formed can be realized.
  • Adhesion evaluation was evaluated by a peel test using a tape. More specifically, a grid-like cut at intervals of 1 mm was made on the surface of the Cu alloy film with a cutter knife. Next, a black polyester tape (product number 8422B) manufactured by Sumitomo 3M Co., Ltd. is firmly attached onto the Cu alloy film, and the tape is peeled off at once while holding the tape at a peeling angle of 60 °. The number of sections of the grids peeled by the tape was counted, and the ratio (film peeling rate) to all the sections was obtained. The measurement was performed three times, and the average value of the three times was taken as the film peeling rate of each sample.
  • Example 2 Measurement of contact resistance Cu alloy layers shown in Tables 1 to 3 (in these tables, only the composition / film thickness of the first layer is described, and the second layer is pure Cu), a semiconductor layer, In order to investigate the contact resistance, a TLM element was formed by the TLM method (Transfer Length Method).
  • a low resistance amorphous silicon film (na-Si: H layer) doped with an impurity (P) having a thickness of about 200 nm was formed on a glass substrate by plasma CVD.
  • an impurity P
  • the RF power density applied to the plasma was 0.3 W / cm 2 for baking, the deposition temperature was 320 ° C., and the gas pressure was 67 Pa.
  • a low-resistance amorphous silicon film doped with impurities (P) was continuously formed again without removing it from the CVD apparatus (film thickness: 10 nm).
  • a Cu—X alloy was sputter-deposited on the conditions shown in Tables 1 to 3 (composition of the first layer, film thickness of the first layer), and a pure Cu film having a film thickness of 300 nm was further formed.
  • the film formation temperature for sputtering was room temperature.
  • a TLM evaluation element was created.
  • a heat treatment was performed at 300 ° C. for 30 minutes to form a Cu—Si diffusion layer.
  • FIG. 7A is a cross-sectional view schematically showing a wiring structure after the Cu—Si diffusion layer is formed as described above, and FIG. 7B is a top view thereof. In FIG. 7A, the Cu—Si diffusion layer is omitted.
  • Table 1 also shows the results when pure Cu is used as the first layer for comparison.
  • each of the examples in Tables 1 to 3 (except for pure Cu in Table 1) has a wiring structure that satisfies the requirements of the present invention, and the contact resistance with the semiconductor layer measured using a TLM evaluation element is 0.1 to 0. .3 ⁇ ⁇ cm 2 . That is, the contact resistance between the wiring structure of the present invention and the semiconductor layer is about the same as or lower than that of pure Cu, indicating a practical low contact resistance.
  • the first layer shown in Table 2 satisfies the preferable relational expression defined by the present invention in terms of Mn content and the film thickness of the first layer, and keeps not only adhesion but also contact resistance with the semiconductor layer low. It has been.
  • Table 3 shows an example in which Ni, Zn, and Mg are used as the X element, and low contact resistance is realized.
  • Example 3 Measurement of electrical resistivity
  • the relationship between the film thickness of the first layer and the electrical resistivity of the entire Cu alloy layer (first layer + second layer), and the inclusion of the X element in the first layer The relationship between the amount and the electrical resistivity of the entire Cu alloy layer (first layer + second layer) was examined.
  • a Cu—Mn alloy film was formed as the first layer under various conditions (first layer thickness, Mn content) shown in Tables 4 and 5. Furthermore, a pure Cu film was formed thereon (the film thickness of the entire Cu alloy layer was 300 nm).
  • the substrate was heated and subjected to a heat treatment at 350 ° C. for 30 minutes, and the electric resistance after the heat treatment was measured at room temperature by a DC four-probe method.
  • the electrical resistivity of the entire Cu alloy layer tends to increase as the film thickness of the first layer increases, and as shown in Table 5, the Mn content in the first layer There was a tendency that the electrical resistivity of the entire Cu alloy layer increased with the increase. However, in any of the examples shown in Tables 4 and 5, the electrical resistivity of the entire Cu alloy layer shows a practical low electrical resistivity.
  • Example 4 Examination of the relationship between the thickness of the second semiconductor layer and the electrical resistivity In this example, the relationship between the thickness of the second semiconductor layer and the electrical resistivity of the entire Cu alloy layer (first layer + second layer) investigated.
  • a low resistance amorphous silicon film (na-Si: H layer) doped with an impurity (P) having a thickness of about 200 nm was formed on a glass substrate by plasma CVD.
  • an impurity P
  • the RF power density applied to this plasma was about 0.3 W / cm 2
  • the film formation temperature was 320 ° C.
  • the gas pressure was 67 Pa.
  • a low-resistance amorphous silicon film doped again with impurities (P) was continuously formed as a second semiconductor layer without being taken out from the CVD apparatus.
  • the thickness of the second semiconductor layer at this time was set to 0 nm to 50 nm.
  • a Cu-10 atomic% Mn film was formed thereon as a first layer, and a pure Cu film was formed thereon as a sputter film.
  • the total film thickness of the Cu alloy layer was set to 300 nm.
  • the film formation temperature of sputtering was room temperature.
  • the same pattern as in Example 3 was processed by photolithography, wet etching, and dry etching.
  • FIG. 10 shows that the electrical resistivity of the entire Cu alloy layer increases as the thickness of the second semiconductor layer increases.
  • the electric resistance of the wiring film is desirably kept lower than the electric resistivity of 5.0 ⁇ cm when an existing technique such as an Al—Nd / Mo laminated structure is heat-treated at 300 ° C. for 30 minutes. From the above results, when the heat treatment is performed at 300 ° C. for 30 minutes, the thickness of the second semiconductor layer is preferably 45 nm or less. Further, the rate of increase in electrical resistance can be adjusted by adjusting the heat treatment temperature and time, but is generally preferably about 45 nm or less.
  • Example 5 Measurement of TFT Characteristics
  • the TFT characteristics when the wiring structure according to the present invention was adopted for the source / drain wiring were examined.
  • a Cu alloy film was formed as a gate wiring on a glass substrate by DC magnetron sputtering.
  • a gate insulating film SiN having a film thickness of about 200 nm was formed by plasma CVD.
  • an a-Si semiconductor layer having a film thickness of about 200 nm is continuously formed without taking out from the CVD apparatus, and then a low-resistance amorphous silicon film doped with an impurity (P) (n + -a-Si layer) was deposited to 40 nm.
  • P impurity
  • the RF power density applied to this plasma was about 0.3 W / cm 2 , the film formation temperature was 320 ° C., and the gas pressure was 67 Pa.
  • a low-resistance amorphous silicon film doped with impurities (P) again in the same plasma apparatus was formed as a second semiconductor layer.
  • the thickness of the second semiconductor layer at this time was 5 nm.
  • Cu-10 at% Mn was formed on the first layer as a source / drain wiring by a DC magnetron sputtering method, and a pure Cu film was formed thereon by sputtering, so that the film thickness of the entire Cu alloy layer was 300 nm.
  • the substrate temperature for sputtering was room temperature.
  • FIG. 11 shows the Id-Vg characteristics of the TFT formed by this process.
  • the ratio of off-current to on-current is about 6 digits, and the source / drain wiring film has a conventional Cu / Mo laminated structure (a barrier such as Mo between the Cu-based alloy wiring film and the TFT semiconductor layer). It was found that the ratio of the off-current to the on-current of the TFT in the case of applying a laminated structure provided with a metal layer was comparable. Therefore, it was found that the TFT to which the present invention is applied operates without any problem.
  • the present invention is a direct contact technology capable of directly contacting a Cu alloy layer with a semiconductor layer, and not only has excellent contact resistance between the Cu alloy layer and the semiconductor layer, but also has good productivity.
  • it is possible to provide a technique with a further increased process margin. Specifically, it is difficult to be affected by variations in various process conditions (variation in equipment performance, instability, unexpected contamination, contamination that is difficult to control, etc.), and it is not necessary to manage extremely strict conditions. It is possible to provide technology that is not easily restricted.
  • the first layer of the Cu alloy layer is Cu— containing X (X is at least one selected from the group consisting of Zn, Ni, Ti, Al, Mg, Ca, W, Nb and Mn) as an alloy component.
  • the X alloy layer (first layer) and the second layer are pure Cu or a Cu alloy containing Cu as a main component and having a lower electrical resistivity than the first layer, the semiconductor While improving the adhesiveness with a layer and low contact resistance, the raise of the electrical resistivity as the whole Cu alloy layer can be suppressed.

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Abstract

　Ｃｕ系合金配線膜と半導体層との間に通常設けられるバリアメタル層を省略しても優れた低接触抵抗を発揮し得、さらに密着性に優れた配線構造を提供する。本発明は、基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、前記半導体層と前記Ｃｕ合金層との間に、基板側から順に、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素および酸素のいずれかの元素は前記半導体層のＳｉと結合しており、前記Ｃｕ合金層は、Ｃｕ－Ｘ合金層（第一層）と第二層とを含む積層構造である配線構造に関する。

Description

配線構造、表示装置、および半導体装置
　本発明は、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイ（表示装置）；ＵＬＳＩ（超大規模集積回路）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＥＴ（電界効果型トランジスタ）、ダイオードなどの半導体装置；などに適用可能な配線構造に関し、特に配線材料としてＣｕ合金膜を含む配線構造に関するものである。以下では、特に液晶表示装置の薄膜トランジスタにおける配線を例に挙げて説明するが、これに限定する趣旨ではない。
　液晶ディスプレイなどのアクティブマトリクス型液晶表示装置は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと呼ぶ。）をスイッチング素子とし、透明画素電極と、ゲート配線およびソース・ドレイン配線等の配線部と、アモルファスシリコン（ａ－Ｓｉ）や多結晶シリコン（ｐ－Ｓｉ）などの半導体層を備えたＴＦＴ基板と、ＴＦＴ基板に対して所定の間隔をおいて対向配置され共通電極を備えた対向基板と、ＴＦＴ基板と対向基板との間に充填された液晶層から構成されている。
　ＴＦＴ基板において、ゲート配線やソース・ドレイン配線などの配線材料には、これまでアルミニウム（Ａｌ）合金膜が使用されている。しかし表示デバイスの大型化および高画質化が進むにつれて、配線抵抗が大きいことに起因する信号遅延および電力損失といった問題が顕在化している。そのため配線材料として、Ａｌよりも低抵抗である銅（Ｃｕ）が注目されている。
　配線材料に純ＣｕまたはＣｕ合金（以下、これらをまとめてＣｕ系合金と呼ぶ。）を用いる場合には、通常、Ｃｕ系合金配線膜とＴＦＴの半導体層との間に、特許文献１～７に記載されているように、Ｍｏ、Ｃｒ、Ｔｉ、Ｗ、などの高融点金属からなるバリアメタル層が設けられている。これには主に以下の二つの理由が挙げられる。
　第一に、バリアメタル層を介さずにＣｕ系合金配線膜をＴＦＴの半導体層と直接接触させると、その後の工程（例えば、ＴＦＴの上に形成する絶縁層の成膜工程や、シンタリングやアニーリングなどの熱工程）における熱履歴によってＣｕ系合金配線膜中のＣｕが半導体層中に拡散し、ＴＦＴ特性が低下したり、Ｃｕ系合金配線膜と半導体層とのコンタクト抵抗が増加するなどといったことが挙げられる。
　第二に、上述したようにＣｕ系合金配線膜中のＣｕが半導体中に拡散して半導体層とＣｕとの反応層が形成されると、この反応層の部分からＣｕ系合金配線膜が剥離するという問題がある。すなわちＣｕ合金膜と半導体層を直接接触させると密着性が低下する。
　しかし、このようなバリアメタル層を形成するためには、Ｃｕ系合金配線膜形成用の成膜装置に加え、バリアメタル形成用の成膜装置が別途必要になる。具体的には、バリアメタル層形成用の成膜チャンバーをそれぞれ余分に装備した成膜装置（代表的には、複数の成膜チャンバーがトランスファーチャンバーに接続されたクラスタツール）を用いなければならず、製造コストの上昇や生産性の低下を招く。
　このような背景の下、上記のようなバリアメタル層を省略した技術として、例えば特許文献８が挙げられる。特許文献８では、Ｃｕ系合金膜と半導体層とのダイレクトコンタクト技術として、窒素含有層または酸素窒素含有層とＣｕ系合金膜とからなる材料であって、窒素含有層のＮ（窒素）、または酸素窒素含有層の窒素または酸素が半導体層のＳｉと結合している配線構造を開示している。
日本国特開平７－６６４２３号公報 日本国特開平８－８４９８号公報 日本国特開２００１－１９６３７１号公報 日本国特開２００２－３５３２２２号公報 日本国特開２００４－１３３４２２号公報 日本国特開２００４－２１２９４０号公報 日本国特開２００５－１６６７５７号公報 日本国特開２００８－１１８１２４号公報
　本発明は上記のような事情に鑑みてなされたものであって、その目的は、Ｃｕ系合金配線膜と半導体層との間に通常設けられるバリアメタル層を省略しても優れた低接触抵抗を発揮し得、さらにＣｕ系合金配線膜と半導体層との密着性に優れた配線構造を提供することにある。
　本発明は以下の態様を含む。
[１]　基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、
　前記半導体層と前記Ｃｕ合金層との間に、基板側から順に、窒素、炭素、フッ素、及び酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素および酸素のいずれかの元素は前記半導体層のＳｉと結合しており、
　前記Ｃｕ合金層は、基板側から順に、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種の合金成分Ｘを含有するＣｕ－Ｘ合金層である第一層と、純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層よりも電気抵抗率の低いＣｕ合金からなる層である第二層、とを含む積層構造である配線構造。
[２]　前記Ｃｕ－Ｘ合金層である第一層におけるＸ含有量が０．５～２０原子％である[１]に記載の配線構造。
[３]　前記Ｃｕ－Ｘ合金層である第一層の膜厚が５～１５０ｎｍであり、Ｃｕ合金層全膜厚に対して５０％以下である[１]または[２]に記載の配線構造。
[４]　前記Ｃｕ－Ｘ合金層である第一層の膜厚ｘ（ｎｍ）と、Ｘの含有量ｙ（原子％）が、下記（１）式の関係を満たす[１]～[３]のいずれか一つに記載の配線構造。
　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
[５]　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる[１]～[４]のいずれか一つに記載の配線構造。
[６]　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである[１]～[５]のいずれか一つに記載の配線構造。
[７]　[１]～[６]のいずれか一つに記載の配線構造を有する表示装置。
[８]　[１]～[６]のいずれか一つに記載の配線構造を有する半導体装置。
　本発明によれば、Ｃｕ合金層を半導体層と直接接触することが可能なダイレクトコンタクト技術であって、Ｃｕ合金層と半導体層とのコンタクト抵抗に優れているだけでなく、生産性も良好であり、プロセスマージンが更に拡大された技術を提供することができる。具体的には、各種プロセス条件のばらつき（装置性能のばらつき、不安定性、予期せぬ汚染、制御しにくい汚染など）の影響を受け難く、また極端に厳しい条件管理も不要であり、プロセス条件の制約を受け難い技術を提供することができる。さらにＣｕ合金層の第一層を、合金成分としてＸ（Ｘは、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種）を含有するＣｕ－Ｘ合金層（第一層）とし、第二層を純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層よりも電気抵抗率の低いＣｕ合金からなる層としているため、半導体層との密着性の向上および低接触抵抗を実現するとともに、Ｃｕ合金層全体としての電気抵抗率の上昇を抑制することができる。
図１Ａは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｂは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｃは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図２は、本発明の第２の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図３は、本発明の配線構造の工程を説明する概略工程図である。 図４は、本発明の第３の実施形態に係るＭＯＳＦＥＴの構成を示す概略断面説明図である。 図５は、本発明の第３の実施形態に係る配線構造の各工程を説明する工程図である。 図６は、電極間距離と電気抵抗の関係を示すグラフである。 図７（ａ）～（ｂ）は、ＴＬＭ素子によるコンタクト抵抗の測定原理を説明する図である。 図８（ａ）～（ｋ）は、ＭＯＳＦＥＴの製造工程を説明する工程図である。 図９は、密着性評価試験結果、および第一層の膜厚と第一層中のＭｎ含有量の関係を示したグラフである。 図１０は、第２の半導体層の厚みとＣｕ合金層全体（第一層＋第二層）の電気抵抗率の関係を示したグラフである。 図１１は、本発明の配線構造を適用したＴＦＴのＩｄｓ－Ｖｇ特性を示したグラフである。
　本発明は、Ｃｕ系合金膜と半導体層とを直接接触することが可能なダイレクトコンタクト技術に関するものである。詳細には、前記特許文献８を基礎とし、主に生産性、および密着性の観点から検討を重ねた結果完成された発明である。なお、特許文献８の内容は、ここに参照として取り込まれる。
　まず、特許文献８の発明では以下のような問題を招くことが判明した。特許文献８に記載の配線構造（窒素含有層または酸素窒素含有層を介して、半導体層とＣｕ系合金膜が直接接触された構成）を得るためには、まず、プラズマＣＶＤ装置（真空下）などの半導体層形成用チャンバー内で半導体層および窒素含有層、または酸素窒素含有層を形成し、次いでスパッタリング法などでＣｕ系合金膜を成膜するために専用のチャンバー（真空下）に移し変えることが必要である。本発明者の検討結果によれば、上記の移し変えの際、窒素含有層などの表面が大気に触れるなどして過度に汚染されると、電気的特性（ＴＦＴ特性や、半導体層とＣｕ系合金膜とのコンタクト抵抗）の低下やバラツキの問題を招くことが判明した。そこでこれらの問題を回避するために検討を重ねた結果、下記（Ｉ）～（ＩＩ）の構成に到達した。さらに、密着性、低電気抵抗率、および低コンタクト抵抗の観点から、Ｃｕ合金層を下記（ＩＩＩ）の構成とすることによって半導体層との密着性に優れたＣｕ合金層を実現できることが明らかとなった。
　（Ｉ）本発明における配線構造は、特許文献８に記載の構造とは異なり、図１Ａなどに示すように（Ｎ、Ｃ、Ｆ、Ｏ）層の上に、ＣｕおよびＳｉを含有するＣｕ－Ｓｉ拡散層が形成された積層構造を有しているところに大きな特徴を有している。このＣｕ－Ｓｉ拡散層は図３の概略工程図に示すように、窒素含有層などに代表される（Ｎ、Ｃ、Ｆ、Ｏ）層を形成した後、半導体層、Ｃｕ合金層を順次形成した時点で得られるものであるが、好ましくはその後、ＴＦＴの製造工程で加えられる熱履歴によってさらにその形成が促進され、おおむね１５０℃以上（好ましくは、１８０℃以上）の熱処理によってＣｕ系合金膜中のＣｕが半導体層中のＳｉに拡散して得られる。このようにして得られるＣｕ－Ｓｉ拡散層は、Ｃｕ合金層中のＣｕと、半導体層のＳｉによって構成され、（Ｎ、Ｃ、Ｆ、Ｏ）層を大気から保護するカバー層として作用する。このＣｕ－Ｓｉ拡散層は図１Ａなどに示すように、（Ｎ、Ｃ、Ｆ、Ｏ）層の上に直接形成されても良いが、これに限定されない。
　本発明の配線構造を製造する方法は、特許文献８のように窒素含有層の上に直接Ｃｕ合金層を成膜するのではなく、図３の概略工程図に示すように、窒素含有層などに代表される（Ｎ、Ｃ、Ｆ、Ｏ）層を形成した後、同じチャンバー内で引続き連続して、当該（Ｎ、Ｃ、Ｆ、Ｏ）層の上に半導体層を更に成膜したところに特徴がある。この方法を行なってから、次いで、特許文献８と同様にＣｕ合金膜専用チャンバーに移し変えてＣｕ系合金膜を成膜し、その後は公知の方法でＴＦＴを製造すると、上記の半導体層は、その後の熱履歴によってＣｕ－Ｓｉ拡散層に変化し、（Ｎ、Ｃ、Ｆ、Ｏ）層が汚染されることによるＴＦＴ特性の低下およびコンタクト抵抗の上昇、またはこれらのバラツキといった問題が解消され、その結果、ＴＦＴの半導体層とＣｕ系合金膜を直接かつ確実に、良好な電気的特性を有するダイレクトコンタクト技術を提供できる。
　（ＩＩ）本発明では、Ｃｕ合金層とＴＦＴ基板の上に直接形成される半導体層との相互拡散防止作用を有するバリア層として（Ｎ、Ｃ、Ｆ、Ｏ）層を開示している。特許文献８では前記バリア層として窒素含有層、および酸素窒素含有層を開示したが、その後の本発明者の研究により、上記の作用は炭素やフッ素を含有する層も同様の作用を発揮し得ること、より詳細には窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層は全て、窒素含有層や酸素窒素含有層と実質的に同様の結果が得られることを実験により確認している。このように本発明では、（Ｎ、Ｃ、Ｆ、Ｏ）層をバリア層として用いている点で、特許文献８の技術を更に発展させたものである。
　（ＩＩＩ）本発明におけるＣｕ合金層は、第一層と第二層を含む積層構造としており、第一層は合金成分としてＸ（Ｘは、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種）を含有するＣｕ－Ｘ合金層としている。本発明において、半導体層と直接接触する第一層は、密着性向上に寄与する合金元素を含むＣｕ合金で構成されており、これにより、半導体層との密着性が向上する。またこれらＸ元素は、Ｃｕ合金層と半導体層とのコンタクト抵抗を上昇させることがない。一方、上記第一層の上に積層される第二層は、電気抵抗率の低い元素（純Ｃｕ、または純Ｃｕと同程度の低電気抵抗率を有するＣｕ合金）で構成されており、これにより、Ｃｕ合金層全体の電気抵抗率の低減を図っている。すなわち、本発明で規定する上記積層構造とすることにより、電気抵抗率がＡｌに比べて低いというＣｕ本来の特性を有効に最大限に発揮させつつ、しかもＣｕの欠点であった半導体層との低密着性も解消することができる。
　以下、本発明を詳細に説明する。上述したように本発明は特許文献８の技術を基礎としてさらに改良を加えた技術であり、窒素含有層等の形成方法等については特許文献８を参照すれば良い。本明細書では、特許文献８との相違点を重点的に説明することとする。
　まず、図１Ａ～図１Ｃ、図２を参照しながら、本発明の配線構造およびその製造方法について説明する。本発明の配線構造は、基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、半導体層とＣｕ合金層との間に、基板側から順に窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでいる。このような積層構造は半導体層とＣｕ合金層との間に少なくとも設けられていれば良く、例えば図１Ａ～図１Ｃに示すように半導体層の上に直接、上記の積層構造を有していてもよい。また図２に示すように（Ｎ、Ｃ、Ｆ、Ｏ）層は複数有していても良く、基板側から順に、半導体層、（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層を有し、その上に上記の積層構造を有する実施形態も本発明の範囲に包含される。本発明はこれらの実施形態に限定されない。
　以下、図面を参照しながら本発明にかかる配線構造の第１～第３の実施形態を詳しく説明する。本発明の配線構造は、ソース・ドレイン電極やＴＡＢ接続電極などに用いることができ、液晶ディスプレイ、有機ＥＬディスプレイなどの表示装置や、ＵＬＳＩ、ＡＳＩＣ、ＦＥＴ、ダイオードなどの半導体装置にも適用可能である。以下では、本発明の配線構造が適用される表示装置の代表例としてＴＦＴの実施形態１～２を、半導体層の代表例としてＭＯＳＦＥＴの実施形態３を用いて説明するが、これらに限定する趣旨ではない。また、半導体層の種類は水素化アモルファスシリコン、アモルファスシリコン、微結晶シリコン、多結晶シリコン、または単結晶シリコンのいずれであっても良い。
　なお、以下では（Ｎ、Ｃ、Ｆ、Ｏ）層の上に成膜された半導体層であってその後の熱履歴によって最終的に当該（Ｎ、Ｃ、Ｆ、Ｏ）層を大気から保護し得るＣｕ－Ｓｉ拡散層に変化し得る半導体層を「第２の半導体層」と呼び、ＴＦＴ用基板の上に直接形成される半導体層を「第１の半導体層」と呼ぶ。
（本発明の第１の実施形態）
　本発明に係るＴＦＴの第１の実施形態を図１Ａに示す。図１Ａは、ＴＦＴ用基板の上に第１の半導体層を有し、その上に直接（Ｎ、Ｃ、Ｆ、Ｏ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接Ｃｕ合金層（第一層と第二層を含む）が形成された構造を有している。図１Ａの構造は、（Ｎ、Ｃ、Ｆ、Ｏ）層を形成した後、第２の半導体層、次いでＣｕ合金層（積層構造）を形成し、その後に約１５０℃以上の熱履歴を加えることによって得られる。
　第１の実施形態において、（Ｎ、Ｃ、Ｆ、Ｏ）層は窒素、炭素、フッ素、および酸素の少なくとも１種の元素を含有している。この（Ｎ、Ｃ、Ｆ、Ｏ）層は半導体層の表面全体をほぼ覆うように形成されているため、Ｃｕ合金層と第１の半導体層との界面におけるＣｕとＳｉの相互拡散を防止するためのバリアとして有効に作用する。好ましくは窒素含有層である。詳細には、上記層を構成する窒素、炭素、フッ素、酸素は第１の半導体層のＳｉと結合し、主にＳｉ窒化物、Ｓｉ炭化物、Ｓｉフッ化物、Ｓｉ酸化物を主に含有している。ここで、Ｓｉ窒化物、Ｓｉ炭化物、およびＳｉフッ化物は更に酸素を含有していてもよく、例えばＳｉ窒化物は酸素を更に含有するＳｉの酸窒化物の複合化合物も含み得る。Ｓｉの酸窒化物などの酸素含有複合化合物は、例えば、窒素含有層の形成過程などで不可避的に導入させる酸素（Ｏ）と結合して得られる。
　ここで、（Ｎ、Ｃ、Ｆ、Ｏ）層に含まれる窒素原子、炭素原子、フッ素原子、酸素原子の面密度の合計は、第１の半導体層材料（代表的にはＳｉ）の有効ボンドの面密度と同じか、該有効ボンドの面密度よりも高い面密度を有していることが好ましい。Ｃｕ合金層と第１の半導体層との相互拡散を防止するためには、半導体層の表面を窒素含有層などの(Ｎ、Ｃ、Ｆ、Ｏ)層で覆う必要がある。この場合、半導体層表面に存在する未結合手（ダングリングボンド）は、上記層を構成する各元素と結合していることが好ましい。「有効ボンド」とは、窒素原子、炭素原子、フッ素原子、酸素原子の立体障害も考慮したうえで、半導体層表面に配置し得る結合手を意味し、「有効ボンドの面密度」とは、半導体層の表面全体を（Ｎ、Ｃ、Ｆ、Ｏ）層で覆ったときの面密度を意味する。有効ボンドの面密度は、半導体材料の種類などによって異なるが、例えば、シリコンの場合、結晶の面方位によっても若干相違するが、おおむね、１０１４ｃｍ－２～２×１０１６ｃｍ－２の範囲内にある。
　具体的には、例えば、窒素含有層がＳｉ窒化物を主に含有している場合、およびＳｉ窒化物を主に含有し、Ｓｉの酸窒化物を更に含有している場合のいずれにおいても、窒素含有層の窒素は、第１の半導体層と接触する界面において、１０１４ｃｍ－２以上２×１０１６ｃｍ－２以下の面密度（Ｎ１）を有していることが好ましい。所望のＴＦＴ特性などを確保するためには、窒素含有層の窒素の面密度の下限は、２×１０１４ｃｍ－２がより好ましく、４×１０１４ｃｍ－２がさらにより好ましい。同様に炭素含有層の炭素は、半導体層と接触する界面において、１０１４ｃｍ－２以上２×１０１６ｃｍ－２以下の面密度（Ｃ１）を有していることが好ましく、２×１０１４ｃｍ－２以上がより好ましく、４×１０１４ｃｍ－２以上がさらにより好ましい。また、フッ素含有層のフッ素も上記と同様に、第１の半導体層と接触する界面において、１０１４ｃｍ－２以上２×１０１６ｃｍ－２以下の面密度（Ｆ１）を有していることが好ましく、２×１０１４ｃｍ－２以上がより好ましく、４×１０１４ｃｍ－２以上がさらにより好ましい。同様の観点から、酸素含有層の酸素も上記と同様に、第１の半導体層と接触する界面において、１０１４ｃｍ－２以上２×１０１６ｃｍ－２以下の面密度（Ｏ１）を有していることが好ましく、２×１０１４ｃｍ－２以上がより好ましく、４×１０１４ｃｍ－２以上がさらにより好ましい。
　（Ｎ、Ｃ、Ｆ、Ｏ）層は、Ｓｉ－Ｎ結合、Ｓｉ－Ｃ結合、Ｓｉ－Ｆ結合、Ｓｉ－Ｏ結合を含む層を少なくとも一層以上有していればよい。ここで、Ｓｉ－Ｎ結合のＳｉとＮとの距離（原子間隔）は約０．１８ｎｍであり、実質的には０．２ｎｍ以上が好ましく、０．３ｎｍ以上がより好ましい。ただし、窒素含有層の窒素の面密度（Ｎ１）が高くなり過ぎると、窒素含有層に含まれる絶縁性のＳｉ窒化物も多くなり、電気抵抗が上昇し、ＴＦＴ性能が劣化するおそれがある。窒素含有層の窒素の面密度の上限は、１×１０１６ｃｍ－２であることがより好ましい。同様の観点から、Ｓｉ－Ｃ結合のＳｉとＣとの距離（原子間隔）は約０．１９ｎｍであり、実質的には０．２ｍｍ以上が好ましく、０．３ｎｍ以上がより好ましい。また、炭素含有層の炭素の面密度の上限は、１×１０１６ｃｍ－２であることがより好ましい。同様の観点から、Ｓｉ－Ｆ結合のＳｉとＦとの距離（原子間隔）は約０．１６ｎｍであり、実質的には０．１８ｎｍ以上が好ましく、０．２５ｎｍ以上がより好ましい。また、フッ素含有層のフッ素の面密度の上限は、１×１０１６ｃｍ－２であることがより好ましい。さらに、Ｓｉ－Ｏ結合のＳｉとＯとの距離（原子間隔）は約０．１３ｎｍであり、実質的には０．１５ｎｍ以上が好ましく、０．２ｎｍ以上がより好ましい。酸素含有層の酸素の面密度の上限は１×１０１６ｃｍ－２であることがより好ましい。
　前述した（Ｎ、Ｃ、Ｆ、Ｏ）層の窒素の面密度（Ｎ１）、炭素の面密度（Ｃ１）、フッ素の面密度（Ｆ１）、酸素の面密度（Ｏ１）は、例えば、ＲＢＳ（ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ、ラザフォード後方散乱分光）法を用いて算出することができる。
　なお、（Ｎ、Ｃ、Ｆ、Ｏ）層が、Ｏを除く（Ｎ、Ｃ、Ｆ）層であって、且つＳｉの酸窒化物などのように酸素含有化合物を含む場合（例えば、Ｓｉ窒化物のほかにＳｉの酸化物を更に含有している場合）、上記層を構成する各元素の面密度の合計は上記要件を満足していると共に、各元素の面密度（Ｎ１、Ｃ１、Ｆ１）と酸素の面密度（Ｏ１）との比の合計（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１は１．０以上であることが好ましく、これにより、ＴＦＴ特性が一層高められる。Ｓｉの窒化物などの窒素含有化合物や、Ｓｉの酸窒化物などの酸素含有化合物は、本来、絶縁物であるが、（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さは、後記するように、おおむね、０．１８ｎｍ以上５ｎｍ以下と極めて薄いため、電気抵抗を低く抑えられる。
　本発明者の実験結果によれば、ＴＦＴ特性は（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比によって影響を受け、より優れたＴＦＴ特性を得るためには、（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比を１．０以上と大きくすれば良いことが判明した。（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比が大きくなると、（Ｎ、Ｃ、Ｆ、Ｏ）層中の抵抗成分が少なくなるため、良好なトランジスタ特性が得られると考えられる。（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比は大きい程よく、例えば、１．０５以上であることがより好ましく、１．１以上であることが更に好ましい。
　（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１の比は、例えば、プラズマ窒化法を用いて窒素含有層を形成するに当たり、プラズマのガス圧力やガス組成、処理温度などのプラズマ発生条件を適切に制御することによって調節することができる。
　（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さは、おおむね、０．１８ｎｍ以上５ｎｍ以下の範囲内であることが好ましい。前述したように、（Ｎ、Ｃ、Ｆ、Ｏ）層は、Ｃｕ合金層と第１の半導体層との界面におけるＣｕとＳｉとの相互拡散を防止するためのバリア層として有用であるが、（Ｎ、Ｃ、Ｆ、Ｏ）層は絶縁体となり易いため、厚くなり過ぎると電気抵抗が極度に高くなるほか、ＴＦＴ性能が劣化する。（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さを上記範囲内に制御することにより、（Ｎ、Ｃ、Ｆ、Ｏ）層の形成による電気抵抗の上昇を、ＴＦＴ性能に悪影響を及ぼさない範囲内に抑えられる。（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さは、おおむね、３ｎｍ以下であることがより好ましく、２ｎｍ以下がさらに好ましく、１ｎｍ以下であることがさらにより好ましい。（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さは、種々の物理分析手法によって求めることができ、例えば、前述のＲＢＳ法のほか、ＸＰＳ（Ｘ線光電子分光分析）法、ＳＩＭＳ（二次イオン質量分析）法、ＧＤ－ＯＥＳ（高周波グロー放電発光分光分析）法などを利用することができる。なお、上記（Ｎ、Ｃ、Ｆ、Ｏ）層の厚さの上限と下限を任意に組み合わせてその範囲とすることもできる。
　（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する各元素の原子数とＳｉ原子数との比（（Ｎ、Ｃ、Ｆ、Ｏ）／Ｓｉ）の最大値は、０．５以上１．５以下の範囲内であることが好ましい。これにより、ＴＦＴ特性を劣化させることなく、（Ｎ、Ｃ、Ｆ、Ｏ）層によるバリア作用を有効に発揮させることができる。上記の比の最大値は、０．６以上であることがより好ましく、０．７以上であることがさらに好ましい。上記の比は、例えば、プラズマ照射時間をおおむね５秒間から１０分間の範囲内に制御することによって調節することができる。上記の比は、（Ｎ、Ｃ、Ｆ、Ｏ）層の深さ方向の元素（Ｎ、Ｃ、Ｆ、ＯおよびＳｉ）をＲＢＳ法によって分析することによって算出される。なお、上記比の最大値の上限と下限を任意に組み合わせてその範囲とすることもできる。
　上記の（Ｎ、Ｃ、Ｆ、Ｏ）層を形成するためには、第１の半導体層を形成した後、窒素、炭素、フッ素、酸素の少なくともいずれかを第１の半導体層表面に供給すれば良い。具体的には、これらのいずれかを含有するプラズマを利用して上記の層を形成することができる。あるいは、窒素含有層を、熱窒化法やアミノ化法を用いて形成しても良い。
　以下、プラズマを利用する方法について詳細に説明する。プラズマは、窒素、炭素、フッ素、酸素の少なくともいずれかを含有するガスを用いることができる。利用可能なガスとしては、Ｎ２、ＮＨ３、Ｎ２Ｏ、ＮＯなどの窒素含有ガス；ＮＦ３などの窒素・フッ素含有ガス；ＣＯ、ＣＯ２、炭化水素系ガス（例えばＣＨ４、Ｃ２Ｈ４、Ｃ２Ｈ２など）などの炭素含有ガス；炭化フッ素系ガス（例えばＣＦ４、Ｃ４Ｆ８など）、ＣＨＦ３などの炭素・フッ素含有ガス；酸素（Ｏ２）のほか、酸素原子を含む酸化ガス（例えば、Ｏ３など）などの酸素含有ガスなどが挙げられる。これらのガスを単独または混合ガスとして利用することができる。
　また、上記のガスを含有するプラズマ源から窒素、炭素、フッ素、酸素の少なくともいずれかを半導体層表面に供給する方法としては、例えば、プラズマ源の近傍に半導体層を設置させて行う方法が挙げられる。ここで、プラズマ源と半導体層との距離は、プラズマ種、プラズマ発生のパワー、圧力、温度などの各種パラメータに応じて適宜設定すればよいが、一般的にはプラズマに接触した状態から数ｃｍ～１０ｃｍの距離を利用できる。このようなプラズマ近傍では、高いエネルギーを有した原子が存在しており、この高エネルギーによって半導体層表面に窒素、炭素、フッ素、酸素などを供給することで、半導体表面に窒化物、炭化物、フッ化物、酸化物などを形成することができる。
　上記方法のほかに、例えば、イオン注入法を利用しても良い。この方法によれば、電界によってイオンが加速され長距離の移動が可能なため、プラズマ源と半導体層との距離を任意に設定することができる。この方法は、専用のイオン注入装置を用いることによって実現可能であるが、プラズマイオン注入法が好ましく用いられる。プラズマイオン注入法は、プラズマ近傍に設置された半導体層に負の高電圧パルスを印加することによってイオン注入を一様に行なう技術である。
　酸素については上記方法の他に、半導体層表面のＵＶ照射を行うと、反応性の高いオゾンが発生して半導体表面を酸化させるため、半導体層に酸素を供給することができる。また、半導体表面について過酸化水素水、硝酸等の酸浸漬処理を行っても酸素を供給可能である。
　（Ｎ、Ｃ、Ｆ、Ｏ）層を形成するに当たっては、製造工程の簡略化や処理時間の短縮化などの観点から、上記層の形成に用いる装置やチャンバー、温度やガス組成を、以下のように制御して行なうことが好ましい。
　まず、装置は、製造工程の簡略化のため、半導体層形成装置と同一装置で行うことが好ましく、同一装置の同一チャンバーで行うことがより好ましい。これにより、装置間もしくは装置内で、処理対象のワークが余分に移動する必要がなくなる。温度に関しては、半導体層の成膜温度と実質的に同じ温度（約±１０℃の範囲を含み得る。）で行うことが好ましく、これにより、温度変動に伴う調節時間を省略することができる。
　また、ガス組成に関しては、（ｉ）窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有するガス（前述した窒素含有ガス、炭素含有ガス、フッ素含有ガス、酸素含有ガスなど）を用いて（Ｎ、Ｃ、Ｆ、Ｏ）層を形成しても良いし、または（ｉｉ）窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ、Ｏ）層を形成しても良いし、または（ｉｉｉ）窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有するガスと、還元性ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ、Ｏ）層を形成しても良い。例えば、窒素含有層を形成する場合、上記（ｉ）のように少なくとも窒素を含有する窒素含有ガス（Ｎ２、ＮＨ３、ＮＦ３など）のみを用いて行っても良いが、上記（ｉｉ）のように、窒素含有ガスと、半導体層形成に用いられる原料ガス（ＳｉＨ４）との混合ガスであることが好ましい。窒素含有ガスのみを用いて窒素含有層を形成すると、半導体層の形成後、チャンバー内をパージするために、使用した半導体層形成用ガスを全て一旦排除する必要があるが、上記のように混合ガスの条件下で行なえば、ガスを排除する必要はなくなるため、処理時間を短縮できる。
　上記（ｉｉ）において、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有するガス（以下「（Ｎ、Ｃ、Ｆ、Ｏ）ガス」と略称する、特に窒素含有ガス）と、半導体層形成に用いられる原料ガス（以下「半導体原料ガス」と略称する）との流量比（（Ｎ、Ｃ、Ｆ、Ｏ）ガス／半導体原料ガス）は、好ましくは０．１０以上１５以下に制御することが好ましく、これにより、上記処理時間の短縮効果が有効に発揮されるほか、バリア層の絶縁性が上昇し、ＴＦＴ特性（オン電流・オフ電流）の低下やコンタクト抵抗の上昇を防止できる。（Ｎ、Ｃ、Ｆ、Ｏ）ガスが少なすぎるとＣｕとＳｉの相互拡散防止効果が有効に発揮されないおそれがあり、逆に（Ｎ、Ｃ、Ｆ、Ｏ）ガスが多すぎると該薄膜層内の結合が不安定となるおそれがある。（（Ｎ、Ｃ、Ｆ、Ｏ）ガス／半導体原料ガス）のより好ましい流量比は、０．３以上１０以下であり、さらに好ましい流量比は０．５以上７以下である。なお、上記流量比の上限と下限を任意に組み合わせてその範囲とすることもできる。
　あるいは、ガス組成は、上記（ｉｉｉ）のように、前述した窒素含有ガスと、還元性元素含有ガスとの混合ガスであることが好ましく、これにより、半導体層の酸化が一層有効に抑えられる。還元性元素としては、例えば、ＮＨ３やＨ２などが挙げられる。このうち、ＮＨ３は、還元作用を有するだけでなく窒素含有ガスとしても作用するため、単独で用いることもできるが、Ｈ２と混合して用いることもできる。
　Ｃｕ－Ｓｉ拡散層は、上述した通り、Ｃｕ合金層を成膜した時点で得られ、好ましくはその後ＴＦＴの製造工程で加えられる熱履歴によってさらにその形成が促進されるものであり、Ｃｕ合金層中のＣｕが第２の半導体層中のＳｉに拡散することによって得られる。該Ｃｕ－Ｓｉ拡散層は、上記（Ｎ、Ｃ、Ｆ、Ｏ）層を大気による汚染から保護する作用を有する。Ｃｕ－Ｓｉ拡散層の厚さは、必要とされるＴＦＴ特性などに応じて適宜調整することが好ましく、０．２ｎｍ以上２００ｎｍ以下とすることが好ましい。詳細には、Ｃｕ－Ｓｉ原子一層分に相当する厚さ（約０．２ｎｍ程度）よりも厚ければよく、ＴＦＴ製造の観点からはできるだけ薄いほうが良いという趣旨から２００ｎｍ以下が好ましい。
　第２の半導体層は、上述した通り、Ｃｕ合金層中のＣｕが拡散してＣｕ－Ｓｉ拡散層を形成することによって上記（Ｎ、Ｃ、Ｆ、Ｏ）層を大気による汚染から保護する作用を有するものであるが、その膜厚が厚くなりすぎると、Ｃｕ合金層全体（第一層＋第二層）の電気抵抗率が上昇してしまうおそれがある。このような電気抵抗率の観点から、第２の半導体層の膜厚は４５ｎｍ以下とすることが好ましい。
　次に、本発明に用いられるＣｕ合金層について説明する。本発明のＣｕ合金層は、基板側から順に第一層と第二層とを含む積層構造である。
　第一層について
　第一層は、合金成分としてＸ（Ｘは、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種）を含有するＣｕ－Ｘ合金層である。このような第一層とすることによってバリアメタル層を介在させなくても半導体層（Ｃｕ－Ｓｉ拡散層に変化する半導体層も含む趣旨であり、よって第１の半導体層と第２の半導体層の両方を含む。以下、本発明におけるＣｕ合金層と半導体層との密着性について述べる場合は同じ。）との密着性が向上できるとともに、半導体層との低接触抵抗を達成することができる。これらのＸ元素は、Ｃｕ金属には固溶するがＣｕ酸化膜には固溶しない元素として選択したものである。これらの元素が固溶しているＣｕ合金が成膜過程の熱処理によって酸化されると、上記元素は拡散して粒界や界面に濃化し、該濃化層によって半導体層との密着性が向上すると考えられる。またこれら元素は、Ｃｕを用いた場合の有用性（Ｃｕ自体の低電気抵抗、および低接触抵抗）は何ら阻害することなく上記密着性を発揮できる。
　上述したＸ元素のうち好ましいのはＭｎ、Ｎｉであり、より好ましいのはＭｎである。特にＭｎは密着性に優れている。Ｍｎは上述した界面での濃化現象が非常に強く発現される元素であり、Ｃｕ合金成膜時または成膜後の熱処理（例えば、ＳｉＮ膜の絶縁膜を成膜する工程といった表示装置の製造過程における熱履歴を含む）によって膜の内側から外側に向かって移動する。界面へのＭｎの移動は、熱処理による酸化によって生成するＭｎ酸化物が駆動力になって、更に一層促進される。その結果、半導体層との密着性が向上する。
　Ｃｕ－Ｘ合金層（第一層）におけるＸ含有量は０．５～２０原子％であることが好ましい。Ｘ元素として上記した元素を単独で用いる場合は単独の量が上記範囲を満たしていれば良く、２種以上を含有する場合は合計量が上記範囲を満足すれば良い。Ｘ含有量が０．５原子％未満であると、半導体層との密着性と低接触抵抗が実現できないおそれがある。一方、Ｘ含有量が２０原子％を超えるとＣｕ－Ｘ合金膜の電気抵抗が高くなる結果、接触抵抗が高くなるおそれがある。Ｘ含有量の好ましい範囲は５～１５原子％である。なお、上記Ｘ含有量の上限と下限を任意に組み合わせてその範囲とすることもできる。
　また、Ｃｕ－Ｘ合金層（第一層）の膜厚は５～１５０ｎｍであることが好ましく、Ｃｕ合金層全膜厚に対して５０％以下であることが好ましい。膜厚が５ｎｍ未満であると、ＴＦＴの製造プロセスにおける熱処理過程で、後記する第二層のＣｕ原子がＣｕ－Ｘ合金層（第一層）を容易に通過して半導体層に到達し、その結果Ｃｕ－Ｓｉ拡散層の膜厚が厚くなりすぎて接触抵抗が高くなるおそれがある。また、膜厚が５ｎｍ未満であると密着性が確保できないおそれがある。一方、膜厚が１５０ｎｍを超えるか、またはＣｕ合金層全膜厚に対する割合が５０％を超えるとＣｕ合金層全体（第一層＋第二層）の電気抵抗が高くなり、配線からの発熱の問題が深刻となるおそれがある。Ｃｕ－Ｘ合金層（第一層）の好ましい膜厚は２０～１００ｎｍであり、より好ましい膜厚は２０～６０ｎｍである。なお、上記Ｃｕ－Ｘ合金層の膜厚の上限と下限を任意に組み合わせてその範囲とすることもできる。
　さらに、密着性向上効果を最大限に発揮するためには、Ｘ元素の含有量と第一層の膜厚を別々に制御するのではなく、相互に関連付けて制御することが好ましい。本発明者らの実験結果によれば、半導体層との密着性は、第一層に存在するＸ元素の総量と密接に関連していることが判明したからである。すなわち、Ｘ元素の含有量が少ない場合は膜厚を厚くするのが好ましく、膜厚が薄い場合はＸ元素の含有量を多くするのが好ましい。より具体的には、上記したＣｕ－Ｘ合金層（第一層）におけるＸの含有量ｙ（原子％）と、Ｃｕ－Ｘ合金層（第一層）の膜厚ｘ（ｎｍ）は下記（１）式の関係を満たすことが好ましい。
　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
上記（１）式の関係を満たさない場合は、密着性が不十分となるおそれがある。密着性についていえば上記（１）式を満たす限り膜厚が厚いほど良いが、上記したように膜厚が厚くなりすぎるとＣｕ合金層全体の電気抵抗が高くなるおそれがあるため、密着性と電気抵抗のバランスを考慮して膜厚を適切に制御することが好ましい。
　Ｃｕ－Ｘ合金層（第一層）を構成するＣｕ－Ｘ合金は、さらにＦｅおよび／またはＣｏを合計（単独の場合は単独の量）で、０．０２～１．０原子％含有していても良く、これにより低い電気抵抗率を達成するとともに、半導体層との密着性が向上する。好ましい含有量は０．０５原子％以上０．８原子％以下であり、より好ましくは０．１原子％以上０．５原子％以下である。なお、上記Ｆｅおよび／またはＣｏの含有量の上限と下限を任意に組み合わせてその範囲とすることもできる。
　第二層について
　本発明におけるＣｕ合金層において、第二層は第一層の上（直上）に形成されており、純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって上記第一層よりも電気抵抗率の低いＣｕ合金で構成されている。ここで、Ｃｕを主成分とするとは、Ｃｕ合金中に含まれる元素の中で、Ｃｕが最も多く含まれていることを意味する。Ｃｕ合金中のＣｕの含有量は、後述するように適用される合金元素によって異なるため一概には言えないが、例えば、６０原子％以上（好ましくは７０原子％）１００原子％未満（好ましくは９９．９原子％以下）であることが好ましい。このような第二層を設けることにより、Ｃｕ合金層全体の電気抵抗率を低く抑えることができる。ここで、第一層よりも電気抵抗率の低いＣｕ合金とは、Ｘ元素を含むＣｕ－Ｘ合金で構成されている第一層に比べて電気抵抗率が低くなるように合金元素の種類および／または含有量を適切に制御すれば良い。電気抵抗率が低い元素（おおむね、純Ｃｕ合金並みに低い元素）は、文献に記載の数値などを参照し、公知の元素から容易に選択することができる。ただし、電気抵抗率が高い元素であっても含有量を少なくすれば（おおむね、０．０５～１原子％程度）電気抵抗率を低減できるため、第二層に適用可能な合金元素は、必ずしも電気抵抗率が低い元素に限定されない。具体的には、例えばＣｕ－０．５原子％Ｎｉ、Ｃｕ－０．５原子％Ｚｎ、Ｃｕ－０．３原子％Ｍｎなどが好ましく用いられる。また、第二層に適用可能な合金としては、酸素ガスや窒素ガスなどのガス成分を含むものであってもよく、例えばＣｕ－ＯやＣｕ－Ｎなどを用いることができる。
　上記Ｃｕ合金層全体の厚さ（第一層＋第二層）は必要とされるＴＦＴ特性などに応じて適宜設定できるが、概ね１０ｎｍ～１μｍであることが好ましく、より好ましくは３０ｎｍ～８００ｎｍ、更に好ましくは５０ｎｍ～６００ｎｍである。なお、上記Ｃｕ合金層全体の厚さの上限と下限を任意に組み合わせてその範囲とすることもできる。
　本発明に用いられるＣｕ合金層は第一層および第二層ともに、上述した元素を含み、残部はＣｕおよび不可避不純物である。
　上記積層構造からなる本発明のＣｕ合金層は、スパッタリング法によって形成することが好ましい。具体的には、上記の第一層を構成する材料をスパッタリング法によって成膜した後、その上に上記第二層を構成する材料をスパッタリング法によって成膜することによって積層構造とすればよい。このようにしてＣｕ合金積層膜を形成した後、所定のパターニングを行ってから断面形状をカバレッジの観点から好ましくはテーパー角度４５～６０°程度のテーパー状に加工することが好ましい。
　スパッタリング法を用いれば、スパッタリングターゲットとほぼ同じ組成のＣｕ合金層を成膜できる。そこでスパッタリングターゲットの組成を調整することにより、Ｃｕ合金層の組成を調整できる。スパッタリングターゲットの組成は、異なる組成のＣｕ合金ターゲットを用いて調整しても良いし、あるいは純Ｃｕターゲットに合金元素の金属をチップオンすることによって調整しても良い。
　なおスパッタリング法では、成膜したＣｕ合金層の組成とスパッタリングターゲットの組成との間でわずかにズレが生じることがある。しかしそのズレは概ね数原子％以内である。そこでスパッタリングターゲットの組成を最大でも±１０原子％の範囲内で制御すれば、所望の組成のＣｕ合金層を成膜できる。
　本発明に用いられる基板は特に限定されないが、例えば、無アルカリガラス、高歪点ガラス、ソーダライムガラスなどが挙げられる。
（本発明の第２の実施形態）
　本発明に係るＴＦＴの第２の実施形態は、上述した第１の実施形態における２層の積層構造を構成する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＴＦＴ用基板の間に、第１の半導体層、（Ｎ、Ｃ、Ｆ、Ｏ）層、第１の半導体層を有している例である。詳細には、図２に示すように、ＴＦＴ用基板の上に第１の半導体層、（Ｎ、Ｃ、Ｆ、Ｏ）層、第１の半導体層を有し、その上に直接、（Ｎ、Ｃ、Ｆ、Ｏ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ合金層が形成された構造を有している。
（本発明の第３の実施形態）
　本発明に係るＭＯＳＦＥＴの第１の実施形態を図４に示す。図４は、単結晶Ｓｉの上に直接、（Ｎ、Ｃ、Ｆ、Ｏ）層とＣｕ－Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ｃｕ合金層が形成された構造を有している。このような構造は図５に示す工程により形成される。すなわち、イオン注入法などによりＮ、Ｃ、Ｆ、Ｏのうち例えば窒素を単結晶Ｓｉ基板中に打ち込む。このとき、注入された窒素はある深さ（飛程と呼ばれる）を中心にほぼガウス分布の深さ方向分布を有する。注入された窒素のダメージによりＳｉの一部はアモルファス化する。次にＣｕ合金層をスパッタとメッキにより成膜し、その後アニールなどの熱処理を施すことでＣｕ合金層（第一層と第二層を含む）／Ｃｕ－Ｓｉ拡散層／窒素含有層／単結晶Ｓｉの構造が形成される。
　上記の実施形態は、前述したＴＦＴの第１の実施形態と同じ配線構造を有している。ＭＯＳＦＥＴの実施形態は上記に限定されず、例えば、前述したＴＦＴの第１～第２の実施形態と実質的に同じ構造を採用することができる。
　図８（ａ）～（ｋ）の各工程図を参照しながら、ＭＯＳＦＥＴ（Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の製造方法を説明する。ここでは、単結晶ｐ型Ｓｉ基板上に局所酸化（ＬＣＯＳ：Ｌｏｃａｌ ｏｘｙｄａｔｉｏｎ ｏｆ Ｓｉ）法により素子分離パターンの形成を行い、素子の活性領域（局所酸化されていない領域）にＭＯＳＦＥＴを作製するプロセスを説明する。以下ではポリシリコンを用いた例を説明するが、これに限定する趣旨ではない。
　まず、単結晶ｐ型Ｓｉ基板上にゲート絶縁膜を、熱酸化などによって形成する（図８（ａ））。続いて、ＣＶＤなどにより、Ｐドープしたポリシリコンを成膜する（図８（ｂ））。その後リソグラフィにより、レジストをパターニングする（図８（ｃ））。このレジストをマスクとしてドライエッチングによりポリシリコンをエッチングする（図８（ｄ））。続いてイオン注入法などによりＡｓを基板に打ち込み、活性化アニールを施すことでソース－ドレイン領域を形成する（図８（ｅ））。次に、層間絶縁膜をＣＶＤなどにより成膜する（図８（ｆ））。リソグラフィによりパターニングし（図８（ｇ））、ドライエッチングを施すと、ソース－ドレイン領域に金属配線膜（Ｃｕ合金層）を接続させるためのコンタクトホールが形成される（図８（ｈ））。続いて、前述した図５に示した工程を経てＣｕ合金層（第一層と第二層を含む）／Ｃｕ－Ｓｉ拡散層／窒素含有層／単結晶Ｓｉの構造が形成される。すなわち、イオン注入法などにより窒素を基板に打ち込む。このとき、注入された窒素はある深さ（飛程と呼ばれる）を中心に、ほぼガウス分布の深さ方向分布を有する。注入された窒素のダメージによりＳｉの一部はアモルファス化する（図８（ｉ））。次に、Ｃｕ系合金膜をスパッタとメッキにより成膜し（図８（ｊ））、ＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）を行うことにより配線パターンに加工する。最後にアニールを行うと、Ｃｕ－Ｓｉ拡散層を有するＭＯＳＦＥＴが得られる（図８（ｋ））。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１ 密着性の評価
　実施例１では以下の要領でＣｕ合金層の第一層の組成を変化させた試料を作成し、Ｃｕ合金層と半導体層との密着性を評価した。
　まず、ガラス基板上にプラズマＣＶＤ法によって、膜厚２００ｎｍの、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜（ｎ－ａ－Ｓｉ：Ｈ層）を成膜した。この低抵抗アモルファスシリコン膜（ｎ－ａ－Ｓｉ：Ｈ層）は、ＳｉＨ４、ＰＨ３を原料としたプラズマＣＶＤを行うことによって形成した。プラズマＣＶＤの成膜温度は３２０℃とした。
　続いて、同一のプラズマＣＶＤ装置の同一チャンバー内にて、窒素ガスのみを供給してプラズマを発生させ、上記の低抵抗アモルファスシリコン膜の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ２、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。表面をＲＢＳ法およびＸＰＳ法で分析した結果、厚さ約１ｎｍの窒素含有層が形成されていることが確認された。
　次いで、上記ＣＶＤ装置から取り出すことなく連続して、膜厚１０ｎｍの、不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜を成膜した。この上に、スパッタリング法によってＣｕ－Ｍｎ合金膜を図９に示すようにランダムに種々の条件（Ｍｎ含有量、膜厚）で成膜し、さらにその上に純Ｃｕ膜を５００ｎｍ成膜した。スパッタリングの成膜温度は、室温とした。次に、フォトリソグラフィによりレジストをパターニングして、レジストをマスクとして上記のＣｕ合金膜をエッチングすることにより、密着性試験用のパターンを形成した。なお、本発明におけるＣｕ－Ｓｉ拡散層は前述したように上記Ｃｕ合金膜を成膜した時点で形成されるものであるため、本実施例ではＣｕ合金膜の成膜後に密着性評価試験を行っている。Ｃｕ合金膜成膜後に熱処理を行えば更にＣｕ－Ｓｉ拡散層の形成が促進されるため、Ｃｕ合金膜成膜後における密着性と同等もしくはそれ以上の密着性を実現することができる。
　密着性評価は、テープによる剥離試験で評価した。詳細には、Ｃｕ合金膜の表面にカッターナイフで１ｍｍ間隔の碁盤目状の切込みを入れた。次いで、住友３Ｍ社製黒色ポリエステルテープ（製品番号８４２２Ｂ）を上記Ｃｕ合金膜上にしっかり貼り付け、上記テープの引き剥がし角度が６０°になるように保持しつつ、上記テープを一挙に剥がして、上記テープにより剥離した碁盤目の区画数をカウントし、全区画との比率（膜剥離率）を求めた。測定は３回行い、３回の平均値を各試料の膜剥離率とした。
　本実施例では、膜剥離率が０～５％未満のものを○、５％以上５０％未満のものを△、５０％以上のものを×と判定した。結果を図９に示す。
　密着性評価試験の結果を示した図９より、第一層のＭｎの含有量ｙ（原子％）と、第一層の膜厚ｘ（ｎｍ）は相互に関連させて制御することが、Ｃｕ合金層と半導体層との密着性を高める上で有効であることがわかる。またｙ（原子％）とｘ（ｎｍ）の関係は、ｙ≧－０．０８５ｘ＋８．０の関係式で整理することができ、前記関係式を満たす場合に密着性を向上させることができる。
　実施例２ コンタクト抵抗の測定
　表１～３に示すＣｕ合金層（これらの表には第一層の組成／膜厚のみを記載しており、第２層は純Ｃｕである）と半導体層とのコンタクト抵抗を調べるため、ＴＬＭ法（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ）によりＴＬＭ素子を形成した。
　まず、ガラス基板上にプラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜（ｎ－ａ－Ｓｉ：Ｈ層）を成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜の表面を窒素プラズマによって３０秒間処理し、窒素含有層を形成した。このプラズマに印加したＲＦパワー密度は焼く０．３Ｗ／ｃｍ２、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。
　次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を成膜した（膜厚：１０ｎｍ）。その上に表１～３に示す条件（第一層の組成、第一層膜厚）でＣｕ－Ｘ合金をスパッタ蒸着し、さらに膜厚３００ｎｍの純Ｃｕ膜を成膜した。スパッタリングの成膜温度は、室温とした。フォトリソグラフィによりレジストをパターニングして、レジストをマスクとして上記のＣｕ合金膜をエッチングすることにより、ＴＬＭ評価素子を作成した。最後に３００℃で３０分間の熱処理を行い、Ｃｕ－Ｓｉ拡散層を形成した。
　次に、図６および図７（ａ）～（ｂ）を参照しながら、ＴＬＭ法によるコンタクト抵抗の測定原理を説明する。図７（ａ）は上記した要領でＣｕ－Ｓｉ拡散層を形成した後の配線構造を模式的に示す断面図であり、図７（ｂ）はその上面図である。なお、図７（ａ）ではＣｕ－Ｓｉ拡散層は省略している。
　まず、図７（ａ）の配線構造において、複数の電極間における電流電圧特性を測定し、各電極間の抵抗値を求めた。こうして得られた各電極間の抵抗値を縦軸とし、電極間距離（トランスファー長、Ｌ）を横軸としてプロットし、図６のグラフを得た。図６のグラフにおいて、ｙ切片の値はコンタクト抵抗Ｒｃの２倍の値（２Ｒｃ）に、ｘ切片の値は実効的なコンタクト長（ＬＴ：ｔｒａｎｓｆｅｒ ｌｅｎｇｔｈ、トランスファー長）にそれぞれ相当する。以上から、コンタクト抵抗率ρｃは下式にて表される。
　ρｃ＝Ｒｃ×ＬＴ×Ｚ
上式中、Ｚは図７（ｂ）に示すように電極幅を示す。
　これらの結果を表１～３に示す。なお、表１には比較のため第一層として純Ｃｕを用いた場合の結果も併記した。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
　表１～３の例（表１の純Ｃｕを除く）はいずれも本発明の要件を満足する配線構造であり、ＴＬＭ評価素子を用いて測定した半導体層とのコンタクト抵抗は０．１～０．３Ω・ｃｍ２である。つまり、本発明の配線構造と半導体層とのコンタクト抵抗は、純Ｃｕと同程度もしくはそれよりも低く、実用的な低コンタクト抵抗を示している。
　表２に示した第一層は、Ｍｎ含有量と第一層の膜厚が本発明で規定する好ましい関係式を満たすものであり、密着性だけでなく、半導体層とのコンタクト抵抗も低く抑えられている。また表３は、Ｘ元素としてＮｉ、Ｚｎ、Ｍｇを用いた例であり、低コンタクト抵抗を実現している。
　実施例３ 電気抵抗率の測定
　本実施例では、第一層の膜厚とＣｕ合金層全体（第一層＋第二層）の電気抵抗率の関係、および第一層中のＸ元素の含有量とＣｕ合金層全体（第一層＋第二層）の電気抵抗率の関係を検討した。
　実施例１の密着性評価試験用試料と同様にして、第一層としてＣｕ－Ｍｎ合金膜を表４、５に示す種々の条件（第一層膜厚、Ｍｎ含有量）で成膜し、さらにその上に純Ｃｕ膜を成膜した（Ｃｕ合金層全体の膜厚は３００ｎｍ）。
　その後、フォトリソグラフィーとウェットエッチングによって線幅１００μｍ、線長１０ｍｍの電気抵抗評価用パターンに加工した。この際、ウェットエッチャントとしては、リン酸：硫酸：硝酸：酢酸＝５０：１０：５：１０の混酸からなる混合液を用いた。そして、枚葉式ＣＶＤ装置を用い、基板を加熱して３５０℃で３０分の熱処理を行い、この熱処理後の電気抵抗を直流四探針法により室温で測定した。
　結果を表４、５に示す。
Figure JPOXMLDOC01-appb-T000004
Figure JPOXMLDOC01-appb-T000005
　表４に示すように、第一層の膜厚の増加に伴ってＣｕ合金層全体の電気抵抗率が上昇する傾向があり、また表５に示すように、第一層中のＭｎ含有量の増加に伴ってＣｕ合金層全体の電気抵抗率が上昇する傾向があった。しかし、表４、５に示すいずれの例においても、Ｃｕ合金層全体の電気抵抗率は実用的な低電気抵抗率を示している。
　実施例４ 第２の半導体層の厚みと電気抵抗率の関係の検討
　本実施例では第２の半導体層の厚みとＣｕ合金層全体（第一層＋第二層）の電気抵抗率の関係を検討した。
　まず、ガラス基板上にプラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜（ｎ－ａ－Ｓｉ：Ｈ層）を成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜の表面を窒素プラズマによって３０秒間処理し、窒素含有層を形成した。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ２、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。
　次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を第二半導体層として成膜した。このときの第二半導体層の厚みを０ｎｍ～５０ｎｍとした。その上に第一層としてＣｕ－１０原子％Ｍｎを、さらにその上に純Ｃｕ膜をスパッタ成膜し、Ｃｕ合金層全体の膜厚では３００ｎｍとした。スパッタリングの成膜温度は室温とした。合金膜評価では上記実施例３と同様のパターンをフォトリソグラフィーとウェットエッチング、ドライエッチングによって加工した。ウェットエッチャントとしては、リン酸：硫酸：硝酸：酢酸＝５０：１０：５：１０の混酸からなる混合液を用いた。そして、枚葉式ＣＶＤ装置を用い、基板を加熱して３００℃で３０分の熱処理を行い、この熱処理後の電気抵抗を直流四探針法により室温で測定した。
　結果を図１０に示す。
　図１０によれば、第２の半導体層の膜厚が厚くなるにつれ、Ｃｕ合金層全体の電気抵抗率が上昇していることが分かる。配線膜の電気抵抗は既存技術例えばＡｌ－Ｎｄ／Ｍｏ積層構造を３００℃で３０分の熱処理を行なった場合の電気抵抗率５．０μΩｃｍより低く押さえることが望ましい。上記結果より、３００℃で３０分で熱処理を行なった場合、第２の半導体層の厚みを４５ｎｍ以下にすることが望ましい。また、熱処理温度・時間を調整することで電気抵抗上昇率を調整できるが、おおむね４５ｎｍ以下が望ましい。
　実施例５ ＴＦＴ特性の測定
　本実施例では、本発明に係る配線構造をソース／ドレイン配線に採用した際のＴＦＴ特性について検討した。
　まず、ガラス基板上にＤＣマグネトロンスパッタ法により、ゲート配線としてＣｕ合金を成膜した。続いてプラズマＣＶＤ法により、膜厚約２００ｎｍのゲート絶縁膜ＳｉＮを形成した。この後、ＣＶＤ装置から取り出すことなく、連続して膜厚約２００ｎｍのａ－Ｓｉ半導体層を成膜した後、不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜（ｎ＋－ａ－Ｓｉ層）を４０ｎｍ成膜した。更に、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜の表面を窒素プラズマによって３０秒間処理し、窒素含有層を形成した。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ２、成膜温度は３２０℃、ガス圧力は６７Ｐａとした。この後、同一プラズマ装置内で再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を第二半導体層として成膜した。このときの第二半導体層の厚みを５ｎｍとした。
　続いてＤＣマグネトロンスパッタ法によりソース・ドレイン配線として第一層にはＣｕ－１０ａｔ％Ｍｎを、さらにその上に純Ｃｕ膜をスパッタ成膜し、Ｃｕ合金層全体の膜厚では３００ｎｍとした。スパッタリングの基板温度は室温とした。
　この後、フォトリソグラフィー、エッチングによりチャネルを形成し、最後にパッシベーション製膜温度を模擬した熱履歴（３００℃で３０分）を加え、ＴＦＴ構造を形成する。より詳細には、フォトリソグラフィーにてパターンを形成した後、ウェットエッチャントＣｕ－０２（関東化学（株））にてＣｕ合金層をエッチングし、続いてドライエッチングにて、ｎ＋－ａ－Ｓｉ(第二半導体層)、（Ｎ，Ｃ，Ｆ，Ｏ）層、ｎ＋－ａ－Ｓｉ層をエッチングした。ドライエッチングではＲＦパワー密度５０Ｗ、ガス比Ａｒ：ＳＦ６＝８０：５、ガス圧力６０Ｐａとした。最後にパッシベーション製膜温度を模擬した熱履歴（３００℃で３０分）を加え、ＴＦＴ構造を形成した。図１１に本プロセスで形成したＴＦＴのＩｄ－Ｖｇ特性を示す。
　図１１のグラフより、オフ電流とオン電流の比は６桁程度となり、ソースドレイン配線膜に従来のＣｕ／Ｍｏ積層構造（Ｃｕ系合金配線膜とＴＦＴの半導体層との間にＭｏ等のバリアメタル層が設けられた積層構造）を適用した場合のＴＦＴのオフ電流とオン電流の比と同程度であることが分かった。従って、本発明を適用したＴＦＴも、何ら問題なく動作することが分かった。
　本出願を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2010年4月2日出願の日本特許出願（特願2010－086485）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明によれば、Ｃｕ合金層を半導体層と直接接触することが可能なダイレクトコンタクト技術であって、Ｃｕ合金層と半導体層とのコンタクト抵抗に優れているだけでなく、生産性も良好であり、プロセスマージンが更に拡大された技術を提供することができる。具体的には、各種プロセス条件のばらつき（装置性能のばらつき、不安定性、予期せぬ汚染、制御しにくい汚染など）の影響を受け難く、また極端に厳しい条件管理も不要であり、プロセス条件の制約を受け難い技術を提供することができる。さらにＣｕ合金層の第一層を、合金成分としてＸ（Ｘは、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種）を含有するＣｕ－Ｘ合金層（第一層）とし、第二層を純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層よりも電気抵抗率の低いＣｕ合金からなる層としているため、半導体層との密着性の向上および低接触抵抗を実現するとともに、Ｃｕ合金層全体としての電気抵抗率の上昇を抑制することができる。

Claims (34)

  1. 　基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、
    　前記半導体層と前記Ｃｕ合金層との間に、基板側から順に、窒素、炭素、フッ素、及び酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ－Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素および酸素のいずれかの元素は前記半導体層のＳｉと結合しており、
    　前記Ｃｕ合金層は、基板側から順に、Ｚｎ、Ｎｉ、Ｔｉ、Ａｌ、Ｍｇ、Ｃａ、Ｗ、ＮｂおよびＭｎよりなる群から選択される少なくとも一種の合金成分Ｘを含有するＣｕ－Ｘ合金層である第一層と、純Ｃｕ、またはＣｕを主成分とするＣｕ合金であって前記第一層よりも電気抵抗率の低いＣｕ合金からなる層である第二層、とを含む積層構造である配線構造。
  2. 　前記Ｃｕ－Ｘ合金層である第一層におけるＸ含有量が０．５～２０原子％である請求項１に記載の配線構造。
  3. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚が５～１５０ｎｍであり、Ｃｕ合金層全膜厚に対して５０％以下である請求項１に記載の配線構造。
  4. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚が５～１５０ｎｍであり、Ｃｕ合金層全膜厚に対して５０％以下である請求項２に記載の配線構造。
  5. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚ｘ（ｎｍ）と、Ｘの含有量ｙ（原子％）が、下記（１）式の関係を満たす請求項１項に記載の配線構造。
    　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
  6. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚ｘ（ｎｍ）と、Ｘの含有量ｙ（原子％）が、下記（１）式の関係を満たす請求項２に記載の配線構造。
    　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
  7. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚ｘ（ｎｍ）と、Ｘの含有量ｙ（原子％）が、下記（１）式の関係を満たす請求項３に記載の配線構造。
    　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
  8. 　前記Ｃｕ－Ｘ合金層である第一層の膜厚ｘ（ｎｍ）と、Ｘの含有量ｙ（原子％）が、下記（１）式の関係を満たす請求項４に記載の配線構造。
    　ｙ≧－０．０８５ｘ＋８．０ ・・・（１）
  9. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項１記載の配線構造。
  10. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項２に記載の配線構造。
  11. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項３に記載の配線構造。
  12. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項４に記載の配線構造。
  13. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項５に記載の配線構造。
  14. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項６に記載の配線構造。
  15. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項７に記載の配線構造。
  16. 　前記Ｃｕ－Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ、Ｏ）層、半導体層、および前記Ｃｕ合金層をこの順序で形成した後、熱履歴を加えることによって得られる請求項８に記載の配線構造。
  17. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１に記載の配線構造。
  18. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項２に記載の配線構造。
  19. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項３に記載の配線構造。
  20. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項４に記載の配線構造。
  21. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項５に記載の配線構造。
  22. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項６に記載の配線構造。
  23. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項７に記載の配線構造。
  24. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項８に記載の配線構造。
  25. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項９に記載の配線構造。
  26. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１０に記載の配線構造。
  27. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１１に記載の配線構造。
  28. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１２に記載の配線構造。
  29. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１３に記載の配線構造。
  30. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１４に記載の配線構造。
  31. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１５に記載の配線構造。
  32. 　前記半導体層は、水素化アモルファスシリコン、またはアモルファスシリコンである請求項１６に記載の配線構造。
  33. 　請求項１～３２のいずれか一項に記載の配線構造を有する表示装置。
  34. 　請求項１～３２のいずれか一項に記載の配線構造を有する半導体装置。
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