KR20120134137A - 배선 구조, 표시 장치 및 반도체 장치 - Google Patents

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신야 모리타
아야 미키
가츠후미 도미히사
히로시 고토
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가부시키가이샤 고베 세이코쇼
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Abstract

Cu계 합금 배선막과 반도체층 사이에 통상 설치되는 배리어 메탈층을 생략해도 우수한 저접촉 저항을 발휘할 수 있어, 더욱 밀착성이 우수한 배선 구조를 제공한다. 본 발명은, 기판 상에, 기판측으로부터 차례로, 반도체층과, Cu 합금층을 구비한 배선 구조이며, 상기 반도체층과 상기 Cu 합금층 사이에, 기판측으로부터 차례로, 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F, O)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 상기 (N, C, F, O)층을 구성하는 질소, 탄소, 불소 및 산소 중 어느 하나의 원소는 상기 반도체층의 Si와 결합하고 있고, 상기 Cu 합금층은, Cu-X 합금층(제1층)과 제2층을 포함하는 적층 구조인 배선 구조에 관한 것이다.

Description

배선 구조, 표시 장치 및 반도체 장치{WIRING STRUCTURE, DISPLAY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 액정 디스플레이, 유기 EL 디스플레이 등의 플랫 패널 디스플레이(표시 장치); ULSI(초대규모 집적 회로), ASIC(Application Specific Integrated Circuit), FET(전계 효과형 트랜지스터), 다이오드 등의 반도체 장치 등에 적용 가능한 배선 구조에 관한 것으로, 특히 배선 재료로서 Cu 합금막을 포함하는 배선 구조에 관한 것이다. 이하에서는, 특히 액정 표시 장치의 박막 트랜지스터에 있어서의 배선을 예로 들어 설명하지만, 이것에 한정하는 취지는 아니다.
액정 디스플레이 등의 액티브 매트릭스형 액정 표시 장치는, 박막 트랜지스터(Thin Film Transistor, 이하, TFT라 함)를 스위칭 소자로 하고, 투명 화소 전극과, 게이트 배선 및 소스ㆍ드레인 배선 등의 배선부와, 비정질 실리콘(a-Si)이나 다결정 실리콘(p-Si) 등의 반도체층을 구비한 TFT 기판과, TFT 기판에 대해 소정의 간격을 두고 대향 배치되고 공통 전극을 구비한 대향 기판과, TFT 기판과 대향 기판 사이에 충전된 액정층으로 구성되어 있다.
TFT 기판에 있어서, 게이트 배선이나 소스ㆍ드레인 배선 등의 배선 재료에는, 지금까지 알루미늄(Al) 합금막이 사용되고 있다. 그러나 표시 디바이스의 대형화 및 고화질화가 진행됨에 따라, 배선 저항이 큰 것에 기인하는 신호 지연 및 전력 손실과 같은 문제가 현재화되고 있다. 그로 인해 배선 재료로서, Al보다도 저저항인 구리(Cu)가 주목받고 있다.
배선 재료에 순(純)Cu 또는 Cu 합금(이하, 이들을 통합하여 Cu계 합금이라 함)을 사용하는 경우에는, 통상, Cu계 합금 배선막과 TFT의 반도체층 사이에, 특허문헌 1 내지 7에 기재되어 있는 바와 같이, Mo, Cr, Ti, W 등의 고융점 금속으로 이루어지는 배리어 메탈층이 설치되어 있다. 이것에는 주로 이하의 2가지의 이유를 들 수 있다.
첫 번째로, 배리어 메탈층을 개재하지 않고 Cu계 합금 배선막을 TFT의 반도체층과 직접 접촉시키면, 그 후의 공정(예를 들어, TFT 상에 형성하는 절연층의 성막 공정이나, 신터링이나 어닐링 등의 열 공정)에 있어서의 열이력에 의해 Cu계 합금 배선막 중의 Cu가 반도체층 중으로 확산되어, TFT 특성이 저하되거나, Cu계 합금 배선막과 반도체층의 콘택트 저항이 증가하는 등과 같은 것을 들 수 있다.
두 번째로, 상술한 바와 같이 Cu계 합금 배선막 중의 Cu가 반도체 중으로 확산되어 반도체층과 Cu의 반응층이 형성되면, 이 반응층의 부분으로부터 Cu계 합금 배선막이 박리된다고 하는 문제가 있다. 즉, Cu 합금막과 반도체층을 직접 접촉시키면 밀착성이 저하된다.
그러나, 이러한 배리어 메탈층을 형성하기 위해서는, Cu계 합금 배선막 형성용 성막 장치에 더하여, 배리어 메탈 형성용 성막 장치가 별도로 필요해진다. 구체적으로는, 배리어 메탈층 형성용 성막 챔버를 각각 여분으로 장비한 성막 장치(대표적으로는, 복수의 성막 챔버가 트랜스퍼 챔버에 접속된 클러스터 툴)를 사용해야 해, 제조 비용의 상승이나 생산성의 저하를 초래한다.
이러한 배경하에서, 상기한 바와 같은 배리어 메탈층을 생략한 기술로서, 예를 들어 특허문헌 8을 들 수 있다. 특허문헌 8에서는, Cu계 합금막과 반도체층의 다이렉트 콘택트 기술로서, 질소 함유층 또는 산소 질소 함유층과 Cu계 합금막으로 이루어지는 재료이며, 질소 함유층의 N(질소), 또는 산소 질소 함유층의 질소 또는 산소가 반도체층의 Si와 결합하고 있는 배선 구조를 개시하고 있다.
일본 특허 출원 공개 평7-66423호 공보 일본 특허 출원 공개 평8-8498호 공보 일본 특허 출원 공개 제2001-196371호 공보 일본 특허 출원 공개 제2002-353222호 공보 일본 특허 출원 공개 제2004-133422호 공보 일본 특허 출원 공개 제2004-212940호 공보 일본 특허 출원 공개 제2005-166757호 공보 일본 특허 출원 공개 제2008-118124호 공보
본 발명은 상기한 바와 같은 사정에 비추어 이루어진 것이며, 그 목적은, Cu계 합금 배선막과 반도체층 사이에 통상 설치되는 배리어 메탈층을 생략해도 우수한 저접촉 저항을 발휘할 수 있고, 또한 Cu계 합금 배선막과 반도체층의 밀착성이 우수한 배선 구조를 제공하는 것에 있다.
본 발명은 이하의 형태를 포함한다.
[1] 기판 상에, 기판측으로부터 차례로, 반도체층과, Cu 합금층을 구비한 배선 구조이며,
상기 반도체층과 상기 Cu 합금층 사이에, 기판측으로부터 차례로, 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F, O)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F, O)층을 구성하는 질소, 탄소, 불소 및 산소 중 어느 하나의 원소는 상기 반도체층의 Si와 결합하고 있고,
상기 Cu 합금층은, 기판측으로부터 차례로, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종의 합금 성분 X를 함유하는 Cu-X 합금층인 제1층과, 순Cu, 또는 Cu를 주성분으로 하는 Cu 합금이며 상기 제1층보다도 전기 저항률이 낮은 Cu 합금으로 이루어지는 층인 제2층을 포함하는 적층 구조인 배선 구조.
[2] 상기 Cu-X 합금층인 제1층에 있어서의 X 함유량이 0.5 내지 20원자％인 [1]에 기재된 배선 구조.
[3] 상기 Cu-X 합금층인 제1층의 막 두께가 5 내지 150㎚로, Cu 합금층 전체 막 두께에 대해 50％ 이하인, [1] 또는 [2]에 기재된 배선 구조.
[4] 상기 Cu-X 합금층인 제1층의 막 두께 x(㎚)와, X의 함유량 y(원자％)가, 하기 수학식 1의 관계를 만족시키는 [1] 내지 [3] 중 어느 하나에 기재된 배선 구조.
[수학식 1]
Figure pct00001
[5] 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는 [1] 내지 [4] 중 어느 하나에 기재된 배선 구조.
[6] 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인 [1] 내지 [5] 중 어느 하나에 기재된 배선 구조.
[7] [1] 내지 [6] 중 어느 하나에 기재된 배선 구조를 갖는 표시 장치.
[8] [1] 내지 [6] 중 어느 하나에 기재된 배선 구조를 갖는 반도체 장치.
본 발명에 따르면, Cu 합금층을 반도체층과 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술이며, Cu 합금층과 반도체층의 콘택트 저항이 우수할 뿐만 아니라, 생산성도 양호하여, 프로세스 마진이 더욱 확대된 기술을 제공할 수 있다. 구체적으로는, 각종 프로세스 조건의 편차(장치 성능의 편차, 불안정성, 예기치 않은 오염, 제어하기 어려운 오염 등)의 영향을 받기 어렵고, 또한 극단적으로 엄격한 조건 관리도 불필요하여, 프로세스 조건의 제약을 받기 어려운 기술을 제공할 수 있다. 또한, Cu 합금층의 제1층을, 합금 성분으로서 X(X는, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종)를 함유하는 Cu-X 합금층(제1층)으로 하고, 제2층을 순Cu, 또는 Cu를 주성분으로 하는 Cu 합금이며 상기 제1층보다도 전기 저항률이 낮은 Cu 합금으로 이루어지는 층으로 하고 있으므로, 반도체층과의 밀착성의 향상 및 저접촉 저항을 실현하는 동시에, Cu 합금층 전체적인 전기 저항률의 상승을 억제할 수 있다.
도 1a는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 1b는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 1c는 본 발명의 제1 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 2는 본 발명의 제2 실시 형태에 관한 TFT의 구성을 도시하는 개략 단면 설명도이다.
도 3은 본 발명의 배선 구조의 공정을 설명하는 개략 공정도이다.
도 4는 본 발명의 제3 실시 형태에 관한 MOSFET의 구성을 도시하는 개략 단면 설명도이다.
도 5는 본 발명의 제3 실시 형태에 관한 배선 구조의 각 공정을 설명하는 공정도이다.
도 6은 전극간 거리와 전기 저항의 관계를 나타내는 그래프이다.
도 7의 (a) 내지 (b)는 TLM 소자에 의한 콘택트 저항의 측정 원리를 설명하는 도면이다.
도 8의 (a) 내지 (k)는 MOSFET의 제조 공정을 설명하는 공정도이다.
도 9는 밀착성 평가 시험 결과 및 제1층의 막 두께와 제1층 중의 Mn 함유량의 관계를 나타낸 그래프이다.
도 10은 제2 반도체층의 두께와 Cu 합금층 전체(제1층＋제2층)의 전기 저항률의 관계를 나타낸 그래프이다.
도 11은 본 발명의 배선 구조를 적용한 TFT의 Ids-Vg 특성을 나타낸 그래프이다.
본 발명은, Cu계 합금막과 반도체층을 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술에 관한 것이다. 상세하게는, 상기 특허문헌 8을 기초로 하여, 주로 생산성 및 밀착성의 관점에서 검토를 거듭한 결과 완성된 발명이다. 또한, 특허문헌 8의 내용은, 여기에 참조로서 포함된다.
우선, 특허문헌 8의 발명에서는 이하와 같은 문제를 초래하는 것이 판명되었다. 특허문헌 8에 기재된 배선 구조(질소 함유층 또는 산소 질소 함유층을 개재하여, 반도체층과 Cu계 합금막이 직접 접촉된 구성)를 얻기 위해서는, 우선, 플라즈마 CVD 장치(진공하) 등의 반도체층 형성용 챔버 내에서 반도체층 및 질소 함유층, 또는 산소 질소 함유층을 형성하고, 이어서 스퍼터링법 등으로 Cu계 합금막을 성막하기 위해 전용의 챔버(진공하)로 이동시키는 것이 필요하다. 본 발명자의 검토 결과에 따르면, 상기한 이동시, 질소 함유층 등의 표면이 대기에 접촉하거나 하여 과도하게 오염되면, 전기적 특성(TFT 특성이나, 반도체층과 Cu계 합금막과의 콘택트 저항)의 저하나 편차의 문제를 초래하는 것이 판명되었다. 따라서 이들의 문제를 회피하기 위해 검토를 거듭한 결과, 하기 (I) 내지 (II)의 구성에 도달하였다. 또한, 밀착성, 저전기 저항률 및 저콘택트 저항의 관점에서, Cu 합금층을 하기 (III)의 구성으로 함으로써 반도체층과의 밀착성이 우수한 Cu 합금층을 실현할 수 있는 것이 명백해졌다.
(I) 본 발명에 있어서의 배선 구조는, 특허문헌 8에 기재된 구조와는 달리, 도 1a 등에 도시하는 바와 같이 (N, C, F, O)층의 상에 Cu 및 Si를 함유하는 Cu-Si 확산층이 형성된 적층 구조를 갖고 있는 것에 큰 특징을 갖고 있다. 이 Cu-Si 확산층은 도 3의 개략 공정도에 도시하는 바와 같이, 질소 함유층 등으로 대표되는 (N, C, F, O)층을 형성한 후, 반도체층, Cu 합금층을 순차 형성한 시점에서 얻어지는 것이지만, 바람직하게는 그 후, TFT의 제조 공정에서 가해지는 열이력에 의해 그 형성이 더 촉진되고, 약 150℃ 이상(바람직하게는, 180℃ 이상)의 열처리에 의해 Cu계 합금막 중의 Cu가 반도체층 중의 Si로 확산되어 얻어진다. 이와 같이 하여 얻어지는 Cu-Si 확산층은, Cu 합금층 중의 Cu와, 반도체층의 Si에 의해 구성되고, (N, C, F, O)층을 대기로부터 보호하는 커버층으로서 작용한다. 이 Cu-Si 확산층은 도 1a 등에 도시하는 바와 같이, (N, C, F, O)층 상에 직접 형성되어도 좋지만, 이것에 한정되는 것은 아니다.
본 발명의 배선 구조를 제조하는 방법은, 특허문헌 8과 같이 질소 함유층 상에 직접 Cu 합금층을 성막하는 것이 아니라, 도 3의 개략 공정도에 도시하는 바와 같이, 질소 함유층 등으로 대표되는 (N, C, F, O)층을 형성한 후, 동일한 챔버 내에서 계속 연속하여, 당해 (N, C, F, O)층 상에 반도체층을 더 성막한 것에 특징이 있다. 이 방법을 행하고 나서, 이어서, 특허문헌 8과 마찬가지로 Cu 합금막 전용 챔버로 이동하여 Cu계 합금막을 성막하고, 그 후에는 공지의 방법으로 TFT를 제조하면, 상기한 반도체층은, 그 후의 열이력에 의해 Cu-Si 확산층으로 변화되어, (N, C, F, O)층이 오염되는 것에 의한 TFT 특성의 저하 및 콘택트 저항의 상승, 또는 이들의 편차와 같은 문제가 해소되고, 그 결과, TFT의 반도체층과 Cu계 합금막을 직접, 또한 확실하게, 양호한 전기적 특성을 갖는 다이렉트 콘택트 기술을 제공할 수 있다.
(II) 본 발명에서는, Cu 합금층과 TFT 기판 상에 직접 형성되는 반도체층의 상호 확산 방지 작용을 갖는 배리어층으로서 (N, C, F, O)층을 개시하고 있다. 특허문헌 8에서는 상기 배리어층으로서 질소 함유층 및 산소 질소 함유층을 개시하였지만, 그 후의 본 발명자의 연구에 의해, 상기한 작용은 탄소나 불소를 함유하는 층도 마찬가지의 작용을 발휘할 수 있는 것, 보다 상세하게는 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F, O)층은 모두, 질소 함유층이나 산소 질소 함유층과 실질적으로 마찬가지의 결과가 얻어지는 것을 실험에 의해 확인하고 있다. 이와 같이 본 발명에서는, (N, C, F, O)층을 배리어층으로서 사용하고 있는 점에서, 특허문헌 8의 기술을 더욱 발전시킨 것이다.
(III) 본 발명에 있어서의 Cu 합금층은, 제1층과 제2층을 포함하는 적층 구조로 하고 있고, 제1층은 합금 성분으로서 X(X는, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종)를 함유하는 Cu-X 합금층으로 하고 있다. 본 발명에 있어서, 반도체층과 직접 접촉하는 제1층은, 밀착성 향상에 기여하는 합금 원소를 포함하는 Cu 합금으로 구성되어 있고, 이에 의해, 반도체층과의 밀착성이 향상된다. 또한 이들 X 원소는, Cu 합금층과 반도체층의 콘택트 저항을 상승시키는 일이 없다. 한편, 상기 제1층 상에 적층되는 제2층은, 전기 저항률이 낮은 원소(순Cu, 또는 순Cu와 동일한 정도의 저전기 저항률을 갖는 Cu 합금)로 구성되어 있고, 이에 의해, Cu 합금층 전체의 전기 저항률의 저감을 도모하고 있다. 즉, 본 발명에서 규정하는 상기 적층 구조로 함으로써, 전기 저항률이 Al에 비해 낮다고 하는 Cu 본래의 특성을 유효하게 최대한으로 발휘시키면서, 또한 Cu의 결점이었던 반도체층과의 저밀착성도 해소할 수 있다.
이하, 본 발명을 상세하게 설명한다. 상술한 바와 같이 본 발명은 특허문헌 8의 기술을 기초로 하여 더욱 개량을 가한 기술이며, 질소 함유층 등의 형성 방법 등에 대해서는 특허문헌 8을 참조하면 된다. 본 명세서에서는, 특허문헌 8과의 차이점을 중점적으로 설명하기로 한다.
우선, 도 1a 내지 도 1c, 도 2를 참조하면서, 본 발명의 배선 구조 및 그 제조 방법에 대해 설명한다. 본 발명의 배선 구조는, 기판 상에 기판측으로부터 차례로, 반도체층과, Cu 합금층을 구비한 배선 구조이며, 반도체층과 Cu 합금층 사이에, 기판측으로부터 차례로 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F, O)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있다. 이러한 적층 구조는 반도체층과 Cu 합금층 사이에 적어도 설치되어 있으면 되고, 예를 들어 도 1a 내지 도 1c에 도시하는 바와 같이 반도체층 상에 직접, 상기한 적층 구조를 갖고 있어도 된다. 또한 도 2에 도시하는 바와 같이, (N, C, F, O)층은 복수 갖고 있어도 되고, 기판측으로부터 차례로, 반도체층, (N, C, F, O)층, 반도체층을 갖고, 그 위에 상기한 적층 구조를 갖는 실시 형태도 본 발명의 범위에 포함된다. 본 발명은 이들 실시 형태에 한정되지 않는다.
이하, 도면을 참조하면서 본 발명에 관한 배선 구조의 제1 내지 제3 실시 형태를 상세하게 설명한다. 본 발명의 배선 구조는, 소스ㆍ드레인 전극이나 TAB 접속 전극 등에 사용할 수 있고, 액정 디스플레이, 유기 EL 디스플레이 등의 표시 장치나, ULSI, ASIC, FET, 다이오드 등의 반도체 장치에도 적용 가능하다. 이하에서는, 본 발명의 배선 구조가 적용되는 표시 장치의 대표예로서 TFT의 제1 내지 제2 실시 형태를, 반도체층의 대표예로서 MOSFET의 제3 실시 형태를 사용하여 설명하지만, 이들에 한정하는 취지는 아니다. 또한, 반도체층의 종류는 수소화 비정질 실리콘, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 중 어느 것이라도 좋다.
또한, 이하에서는 (N, C, F, O)층 상에 성막된 반도체층이며 그 후의 열이력에 의해 최종적으로 당해 (N, C, F, O)층을 대기로부터 보호할 수 있는 Cu-Si 확산층으로 변화될 수 있는 반도체층을 「제2 반도체층」이라 하고, TFT용 기판 상에 직접 형성되는 반도체층을 「제1 반도체층」이라 한다.
(본 발명의 제1 실시 형태)
본 발명에 관한 TFT의 제1 실시 형태를 도 1a에 도시한다. 도 1a는, TFT용 기판 상에 제1 반도체층을 갖고, 그 위에 직접 (N, C, F, O)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접 Cu 합금층(제1층과 제2층을 포함함)이 형성된 구조를 갖고 있다. 도 1a의 구조는, (N, C, F, O)층을 형성한 후, 제2 반도체층, 계속해서 Cu 합금층(적층 구조)을 형성하고, 그 후에 약 150℃ 이상의 열이력을 가함으로써 얻어진다.
제1 실시 형태에 있어서, (N, C, F, O)층은 질소, 탄소, 불소 및 산소 중 적어도 1종의 원소를 함유하고 있다. 이 (N, C, F, O)층은 반도체층의 표면 전체를 거의 덮도록 형성되어 있으므로, Cu 합금층과 제1 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산을 방지하기 위한 배리어로서 유효하게 작용한다. 바람직하게는 질소 함유층이다. 상세하게는, 상기 층을 구성하는 질소, 탄소, 불소, 산소는 제1 반도체층의 Si와 결합하여, 주로 Si 질화물, Si 탄화물, Si 불화물, Si 산화물을 주로 함유하고 있다. 여기서, Si 질화물, Si 탄화물 및 Si 불화물은 산소를 더 함유하고 있어도 되고, 예를 들어 Si 질화물은 산소를 더 함유하는 Si의 산질화물의 복합 화합물도 포함할 수 있다. Si의 산질화물 등의 산소 함유 복합 화합물은, 예를 들어 질소 함유층의 형성 과정 등에서 불가피적으로 도입시키는 산소(O)와 결합하여 얻어진다.
여기서, (N, C, F, O)층에 포함되는 질소 원자, 탄소 원자, 불소 원자, 산소 원자의 면 밀도의 합계는, 제1 반도체층 재료(대표적으로는, Si)의 유효 본드의 면 밀도와 동일하거나, 상기 유효 본드의 면 밀도보다도 높은 면 밀도를 갖고 있는 것이 바람직하다. Cu 합금층과 제1 반도체층의 상호 확산을 방지하기 위해서는, 반도체층의 표면을 질소 함유층 등의 (N, C, F, O)층으로 덮을 필요가 있다. 이 경우, 반도체층 표면에 존재하는 미결합수[단글링 본드(dangling bond)]는, 상기 층을 구성하는 각 원소와 결합하고 있는 것이 바람직하다. 「유효 본드」라 함은, 질소 원자, 탄소 원자, 불소 원자, 산소 원자의 입체 장해도 고려한 후, 반도체층 표면에 배치할 수 있는 결합수를 의미하고, 「유효 본드의 면 밀도」라 함은, 반도체층의 표면 전체를 (N, C, F, O)층으로 덮었을 때의 면 밀도를 의미한다. 유효 본드의 면 밀도는, 반도체 재료의 종류 등에 따라 다르지만, 예를 들어 실리콘의 경우, 결정의 면 방위에 따라서도 약간 다르지만, 대체로 1014㎝-2 내지 2×1016㎝-2의 범위 내에 있다.
구체적으로는, 예를 들어 질소 함유층이 Si 질화물을 주로 함유하고 있는 경우 및 Si 질화물을 주로 함유하고, Si의 산질화물을 더 함유하고 있는 경우 중 어느 쪽에 있어서도, 질소 함유층의 질소는, 제1 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(N1)를 갖고 있는 것이 바람직하다. 원하는 TFT 특성 등을 확보하기 위해서는, 질소 함유층의 질소의 면 밀도의 하한은, 2×1014㎝- 2가 보다 바람직하고, 4×1014㎝- 2가 보다 더 바람직하다. 마찬가지로 탄소 함유층의 탄소는, 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(C1)를 갖고 있는 것이 바람직하고, 2×1014㎝-2 이상이 보다 바람직하고, 4×1014㎝-2 이상이 보다 더 바람직하다. 또한, 불소 함유층의 불소도 상기한 바와 마찬가지로, 제1 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(F1)를 갖고 있는 것이 바람직하고, 2×1014㎝-2 이상이 보다 바람직하고, 4×1014㎝-2 이상이 보다 더 바람직하다. 마찬가지의 관점에서, 산소 함유층의 산소도 상기한 바와 마찬가지로, 제1 반도체층과 접촉하는 계면에 있어서, 1014㎝-2 이상 2×1016㎝-2 이하의 면 밀도(O1)를 갖고 있는 것이 바람직하고, 2×1014㎝-2 이상이 보다 바람직하고, 4×1014㎝-2 이상이 보다 더 바람직하다.
(N, C, F, O)층은, Si-N 결합, Si-C 결합, Si-F 결합, Si-O 결합을 포함하는 층을 적어도 1층 이상 갖고 있으면 좋다. 여기서, Si-N 결합의 Si와 N의 거리(원자 간격)는 약 0.18㎚이고, 실질적으로는 0.2㎚ 이상이 바람직하고, 0.3㎚ 이상이 보다 바람직하다. 단, 질소 함유층의 질소의 면 밀도(N1)가 지나치게 높아지면, 질소 함유층에 포함되는 절연성의 Si 질화물도 많아져, 전기 저항이 상승하여, TFT 성능이 열화될 우려가 있다. 질소 함유층의 질소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다. 마찬가지의 관점에서, Si-C 결합의 Si와 C의 거리(원자 간격)는 약 0.19㎚이고, 실질적으로는 0.2㎜ 이상이 바람직하고, 0.3㎚ 이상이 보다 바람직하다. 또한, 탄소 함유층의 탄소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다. 마찬가지의 관점에서, Si-F 결합의 Si와 F의 거리(원자 간격)는 약 0.16㎚이고, 실질적으로는 0.18㎚ 이상이 바람직하고, 0.25㎚ 이상이 보다 바람직하다. 또한, 불소 함유층의 불소의 면 밀도의 상한은, 1×1016㎝-2인 것이 보다 바람직하다. 또한, Si-O 결합의 Si와 O의 거리(원자 간격)는 약 0.13㎚이고, 실질적으로는 0.15㎚ 이상이 바람직하고, 0.2㎚ 이상이 보다 바람직하다. 산소 함유층의 산소의 면 밀도의 상한은 1×1016㎝-2인 것이 보다 바람직하다.
전술한 (N, C, F, O)층의 질소의 면 밀도(N1), 탄소의 면 밀도(C1), 불소의 면 밀도(F1), 산소의 면 밀도(O1)는, 예를 들어 RBS(Rutherford Backscattering Spectrometry, 러더퍼드 후방 산란 분광)법을 사용하여 산출할 수 있다.
또한, (N, C, F, O)층이, O를 제외하는 (N, C, F)층이며, 또한 Si의 산질화물 등과 같이 산소 함유 화합물을 포함하는 경우(예를 들어, Si 질화물 외에 Si의 산화물을 더 함유하고 있는 경우), 상기 층을 구성하는 각 원소의 면 밀도의 합계는 상기 요건을 만족시키고 있는 동시에, 각 원소의 면 밀도(N1, C1, F1)와 산소의 면 밀도(O1)의 비의 합계 (N1＋C1＋F1)/O1은 1.0 이상인 것이 바람직하고, 이에 의해 TFT 특성이 한층 높아진다. Si의 질화물 등의 질소 함유 화합물이나, Si의 산질화물 등의 산소 함유 화합물은, 본래 절연물이지만, (N, C, F, O)층의 두께는, 후기하는 바와 같이, 대체로 0.18㎚ 이상 5㎚ 이하로 극히 얇기 때문에, 전기 저항을 낮게 억제할 수 있다.
본 발명자의 실험 결과에 따르면, TFT 특성은 (N1＋C1＋F1)/O1의 비에 의해 영향을 받고, 보다 우수한 TFT 특성을 얻기 위해서는, (N1＋C1＋F1)/O1의 비를 1.0 이상으로 크게 하면 되는 것이 판명되었다. (N1＋C1＋F1)/O1의 비가 커지면, (N, C, F, O)층 중의 저항 성분이 적어지므로, 양호한 트랜지스터 특성이 얻어진다고 생각된다. (N1＋C1＋F1)/O1의 비는 클수록 좋고, 예를 들어 1.05 이상인 것이 보다 바람직하고, 1.1 이상인 것이 더욱 바람직하다.
(N1＋C1＋F1)/O1의 비는, 예를 들어 플라즈마 질화법을 사용하여 질소 함유층을 형성하는 것에 있어서, 플라즈마의 가스 압력이나 가스 조성, 처리 온도 등의 플라즈마 발생 조건을 적절하게 제어함으로써 조절할 수 있다.
(N, C, F, O)층의 두께는, 대체로 0.18㎚ 이상 5㎚ 이하의 범위 내인 것이 바람직하다. 전술한 바와 같이, (N, C, F, O)층은, Cu 합금층과 제1 반도체층의 계면에 있어서의 Cu와 Si의 상호 확산을 방지하기 위한 배리어층으로서 유용하지만, (N, C, F, O)층은 절연체로 되기 쉽기 때문에, 지나치게 두꺼워지면 전기 저항이 극도로 높아지는 것 외에, TFT 성능이 열화된다. (N, C, F, O)층의 두께를 상기 범위 내로 제어함으로써, (N, C, F, O)층의 형성에 의한 전기 저항의 상승을, TFT 성능에 악영향을 미치지 않는 범위 내로 억제할 수 있다. (N, C, F, O)층의 두께는, 대체로 3㎚ 이하인 것이 보다 바람직하고, 2㎚ 이하가 더욱 바람직하고, 1㎚ 이하인 것이 보다 더 바람직하다. (N, C, F, O)층의 두께는, 각종 물리 분석 방법에 의해 구할 수 있고, 예를 들어 전술한 RBS법 외에, XPS(X선 광전자 분광 분석)법, SIMS(2차 이온 질량 분석)법, GD-OES(고주파 글로 방전 발광 분광 분석)법 등을 이용할 수 있다. 또한, 상기 (N, C, F, O)층의 두께의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
(N, C, F, O)층을 구성하는 각 원소의 원자수와 Si 원자수의 비((N, C, F, O)/Si)의 최대값은, 0.5 이상 1.5 이하의 범위 내인 것이 바람직하다. 이에 의해, TFT 특성을 열화시키는 일 없이, (N, C, F, O)층에 의한 배리어 작용을 유효하게 발휘시킬 수 있다. 상기한 비의 최대값은, 0.6 이상인 것이 보다 바람직하고, 0.7 이상인 것이 더욱 바람직하다. 상기한 비는, 예를 들어 플라즈마 조사 시간을 대체로 5초간 내지 10분간의 범위 내로 제어함으로써 조절할 수 있다. 상기한 비는, (N, C, F, O)층의 깊이 방향의 원소(N, C, F, O 및 Si)를 RBS법에 의해 분석함으로써 산출된다. 또한, 상기 비의 최대값의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
상기한 (N, C, F, O)층을 형성하기 위해서는, 제1 반도체층을 형성한 후, 질소, 탄소, 불소, 산소 중 적어도 어느 한쪽을 제1 반도체층 표면에 공급하면 된다. 구체적으로는, 이들 중 어느 하나를 함유하는 플라즈마를 이용하여 상기한 층을 형성할 수 있다. 혹은, 질소 함유층을, 열질화법이나 아미노화법을 사용하여 형성해도 된다.
이하, 플라즈마를 이용하는 방법에 대해 상세하게 설명한다. 플라즈마는, 질소, 탄소, 불소, 산소 중 적어도 어느 한쪽을 함유하는 가스를 사용할 수 있다. 이용 가능한 가스로서는, N2, NH3, N2O, NO 등의 질소 함유 가스; NF3 등의 질소ㆍ불소 함유 가스; CO, CO2, 탄화수소계 가스(예를 들어, CH4, C2H4, C2H2 등) 등의 탄소 함유 가스; 탄화 불소계 가스(예를 들어, CF4, C4F8 등), CHF3 등의 탄소ㆍ불소 함유 가스; 산소(O2) 외에, 산소 원자를 포함하는 산화 가스(예를 들어, O3 등) 등의 산소 함유 가스 등을 들 수 있다. 이들 가스를 단독 또는 혼합 가스로서 이용할 수 있다.
또한, 상기한 가스를 함유하는 플라즈마원으로부터 질소, 탄소, 불소, 산소 중 적어도 어느 한쪽을 반도체층 표면에 공급하는 방법으로서는, 예를 들어 플라즈마원의 근방에 반도체층을 설치시켜 행하는 방법을 들 수 있다. 여기서, 플라즈마원과 반도체층의 거리는, 플라즈마종, 플라즈마 발생의 파워, 압력, 온도 등의 각종 파라미터에 따라서 적절하게 설정하면 되지만, 일반적으로는 플라즈마에 접촉한 상태로부터 수 ㎝ 내지 10㎝의 거리를 이용할 수 있다. 이러한 플라즈마 근방에서는, 높은 에너지를 가진 원자가 존재하고 있고, 이 고에너지에 의해 반도체층 표면에 질소, 탄소, 불소, 산소 등을 공급함으로써, 반도체 표면에 질화물, 탄화물, 불화물, 산화물 등을 형성할 수 있다.
상기 방법 외에, 예를 들어, 이온 주입법을 이용해도 된다. 이 방법에 따르면, 전계에 의해 이온이 가속되어 장거리의 이동이 가능하기 때문에, 플라즈마원과 반도체층의 거리를 임의로 설정할 수 있다. 이 방법은, 전용의 이온 주입 장치를 사용함으로써 실현 가능하지만, 플라즈마 이온 주입법이 바람직하게 사용된다. 플라즈마 이온 주입법은, 플라즈마 근방에 설치된 반도체층에 부의 고전압 펄스를 인가함으로써 이온 주입을 균일하게 행하는 기술이다.
산소에 대해서는 상기 방법 외에, 반도체층 표면의 UV 조사를 행하면, 반응성이 높은 오존이 발생하여 반도체 표면을 산화시키므로, 반도체층에 산소를 공급할 수 있다. 또한, 반도체 표면에 대해 과산화수소수, 질산 등의 산 침지 처리를 행해도 산소를 공급 가능하다.
(N, C, F, O)층을 형성하는 데 있어서는, 제조 공정의 간략화나 처리 시간의 단축화 등의 관점에서, 상기 층의 형성에 사용하는 장치나 챔버, 온도나 가스 조성을, 이하와 같이 제어하여 행하는 것이 바람직하다.
우선, 장치는, 제조 공정의 간략화를 위해, 반도체층 형성 장치와 동일 장치로 행하는 것이 바람직하고, 동일 장치의 동일 챔버에서 행하는 것이 보다 바람직하다. 이에 의해, 장치간 혹은 장치 내에서, 처리 대상인 작업물이 불필요하게 이동할 필요가 없어진다. 온도에 관해서는, 반도체층의 성막 온도와 실질적으로 동일한 온도(약 ±10℃의 범위를 포함할 수 있음)로 행하는 것이 바람직하고, 이에 의해, 온도 변동에 수반되는 조절 시간을 생략할 수 있다.
또한, 가스 조성에 관해서는, (i) 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스(전술한 질소 함유 가스, 탄소 함유 가스, 불소 함유 가스, 산소 함유 가스 등)를 사용하여 (N, C, F, O)층을 형성해도 좋고, 또는 (ii) 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 반도체층 형성에 사용되는 원료 가스의 혼합 가스를 사용하여 (N, C, F, O)층을 형성해도 좋고, 또는 (iii) 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스와, 환원성 가스의 혼합 가스를 사용하여 (N, C, F, O)층을 형성해도 좋다. 예를 들어, 질소 함유층을 형성하는 경우, 상기 (i)과 같이 적어도 질소를 함유하는 질소 함유 가스(N2, NH3, NF3 등)만을 사용하여 행해도 좋지만, 상기 (ii)와 같이, 질소 함유 가스와, 반도체층 형성에 사용되는 원료 가스(SiH4)의 혼합 가스인 것이 바람직하다. 질소 함유 가스만을 사용하여 질소 함유층을 형성하면, 반도체층의 형성 후, 챔버 내를 퍼지하기 위해, 사용한 반도체층 형성용 가스를 모두 일단 배제할 필요가 있지만, 상기한 바와 같이 혼합 가스의 조건하에서 행하면, 가스를 배제할 필요는 없어지므로, 처리 시간을 단축할 수 있다.
상기 (ii)에 있어서, 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 가스[이하, 「(N, C, F, O) 가스」라 약칭함, 특히 질소 함유 가스]와, 반도체층 형성에 사용되는 원료 가스(이하, 「반도체 원료 가스」라 약칭함)의 유량비[(N, C, F, O) 가스/반도체 원료 가스]는, 바람직하게는 0.10 이상 15 이하로 제어하는 것이 바람직하고, 이에 의해, 상기 처리 시간의 단축 효과가 유효하게 발휘되는 것 외에, 배리어층의 절연성이 상승하여, TFT 특성(온 전류ㆍ오프 전류)의 저하나 콘택트 저항의 상승을 방지할 수 있다. (N, C, F, O) 가스가 지나치게 적으면 Cu와 Si의 상호 확산 방지 효과가 유효하게 발휘되지 않을 우려가 있고, 반대로 (N, C, F, O) 가스가 지나치게 많으면 상기 박막층 내의 결합이 불안정해질 우려가 있다. [(N, C, F, O) 가스/반도체 원료 가스]의 보다 바람직한 유량비는, 0.3 이상 10 이하이고, 더욱 바람직한 유량비는 0.5 이상 7 이하이다. 또한, 상기 유량비의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
혹은, 가스 조성은, 상기 (iii)과 같이, 전술한 질소 함유 가스와, 환원성 원소 함유 가스의 혼합 가스인 것이 바람직하고, 이에 의해, 반도체층의 산화가 한층 더 유효하게 억제된다. 환원성 원소로서는, 예를 들어 NH3이나 H2 등을 들 수 있다. 이 중, NH3은, 환원 작용을 가질 뿐만 아니라 질소 함유 가스로서도 작용하므로, 단독으로 사용할 수도 있지만, H2와 혼합하여 사용할 수도 있다.
Cu-Si 확산층은, 상술한 바와 같이, Cu 합금층을 성막한 시점에서 얻어지고, 바람직하게는 그 후 TFT의 제조 공정에서 가해지는 열이력에 의해 그 형성이 더욱 촉진되는 것이며, Cu 합금층 중의 Cu가 제2 반도체층 중의 Si로 확산됨으로써 얻어진다. 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층을 대기에 의한 오염으로부터 보호하는 작용을 갖는다. Cu-Si 확산층의 두께는, 필요로 하는 TFT 특성 등에 따라서 적절하게 조정하는 것이 바람직하고, 0.2㎚ 이상 200㎚ 이하로 하는 것이 바람직하다. 상세하게는, Cu-Si 원자 1층분에 상당하는 두께(약 0.2㎚ 정도)보다도 두꺼우면 좋고, TFT 제조의 관점에서는 가능한 한 얇은 쪽이 좋다고 하는 취지로부터 200㎚ 이하가 바람직하다.
제2 반도체층은, 상술한 바와 같이, Cu 합금층 중의 Cu가 확산되어 Cu-Si 확산층을 형성함으로써 상기 (N, C, F, O)층을 대기에 의한 오염으로부터 보호하는 작용을 갖는 것이지만, 그 막 두께가 지나치게 두꺼워지면, Cu 합금층 전체(제1층＋제2층)의 전기 저항률이 상승해 버릴 우려가 있다. 이러한 전기 저항률의 관점에서, 제2 반도체층의 막 두께는 45㎚ 이하로 하는 것이 바람직하다.
다음에, 본 발명에 사용되는 Cu 합금층에 대해 설명한다. 본 발명의 Cu 합금층은, 기판측으로부터 차례로 제1층과 제2층을 포함하는 적층 구조이다.
제1층에 대해
제1층은, 합금 성분으로서 X(X는, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종)를 함유하는 Cu-X 합금층이다. 이러한 제1층으로 함으로써 배리어 메탈층을 개재시키지 않아도 반도체층(Cu-Si 확산층에 변화되는 반도체층도 포함하는 취지이며, 따라서 제1 반도체층과 제2 반도체층의 양쪽을 포함함. 이하, 본 발명에 있어서의 Cu 합금층과 반도체층의 밀착성에 대해 서술하는 경우는 동일함)과의 밀착성을 향상시킬 수 있는 동시에, 반도체층과의 저접촉 저항을 달성할 수 있다. 이들 X 원소는, Cu 금속에는 고용(固溶)되지만 Cu 산화막에는 고용되지 않는 원소로서 선택한 것이다. 이들 원소가 고용되어 있는 Cu 합금이 성막 과정의 열처리에 의해 산화되면, 상기 원소는 확산되어 입계나 계면에 농화되고, 상기 농화층에 의해 반도체층과의 밀착성이 향상된다고 생각된다. 또한 이들 원소는, Cu를 사용한 경우의 유용성(Cu 자체의 저전기 저항 및 저접촉 저항)은 전혀 저해시키는 일 없이 상기 밀착성을 발휘할 수 있다.
상술한 X 원소 중 바람직한 것은 Mn, Ni이고, 보다 바람직한 것은 Mn이다. 특히 Mn은 밀착성이 우수하다. Mn은 상술한 계면에서의 농화 현상이 매우 강하게 발현되는 원소이며, Cu 합금 성막시 또는 성막 후의 열처리(예를 들어, SiN막의 절연막을 성막하는 공정과 같은 표시 장치의 제조 과정에 있어서의 열이력을 포함함)에 의해 막의 내측으로부터 외측을 향해 이동한다. 계면으로의 Mn의 이동은, 열처리에 의한 산화에 의해 생성되는 Mn 산화물이 구동력으로 되어, 한층 더 촉진된다. 그 결과, 반도체층과의 밀착성이 향상된다.
Cu-X 합금층(제1층)에 있어서의 X 함유량은 0.5 내지 20원자％인 것이 바람직하다. X 원소로서 상기한 원소를 단독으로 사용하는 경우는 단독의 양이 상기 범위를 만족시키고 있으면 되고, 2종 이상을 함유하는 경우는 합계량이 상기 범위를 만족시키면 된다. X 함유량이 0.5원자％ 미만이면, 반도체층과의 밀착성과 저접촉 저항을 실현할 수 없을 우려가 있다. 한편, X 함유량이 20원자％를 초과하면 Cu-X 합금막의 전기 저항이 높아지는 결과, 접촉 저항이 높아질 우려가 있다. X 함유량의 바람직한 범위는 5 내지 15원자％이다. 또한, 상기 X 함유량의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
또한, Cu-X 합금층(제1층)의 막 두께는 5 내지 150㎚인 것이 바람직하고, Cu 합금층 전체 막 두께에 대해 50％ 이하인 것이 바람직하다. 막 두께가 5㎚ 미만이면, TFT의 제조 프로세스에 있어서의 열처리 과정에서, 후기하는 제2층의 Cu 원자가 Cu-X 합금층(제1층)을 용이하게 통과하여 반도체층에 도달하고, 그 결과 Cu-Si 확산층의 막 두께가 지나치게 두꺼워져 접촉 저항이 높아질 우려가 있다. 또한, 막 두께가 5㎚ 미만이면 밀착성을 확보할 수 없을 우려가 있다. 한편, 막 두께가 150㎚를 초과하거나, 또는 Cu 합금층 전체 막 두께에 대한 비율이 50％를 초과하면 Cu 합금층 전체(제1층＋제2층)의 전기 저항이 높아져, 배선으로부터의 발열의 문제가 심각해질 우려가 있다. Cu-X 합금층(제1층)의 바람직한 막 두께는 20 내지 100㎚이고, 보다 바람직한 막 두께는 20 내지 60㎚이다. 또한, 상기 Cu-X 합금층의 막 두께의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
또한, 밀착성 향상 효과를 최대한으로 발휘하기 위해서는, X 원소의 함유량과 제1층의 막 두께를 따로따로 제어하는 것이 아니라, 서로 관련시켜 제어하는 것이 바람직하다. 본 발명자들의 실험 결과에 따르면, 반도체층과의 밀착성은, 제1층에 존재하는 X 원소의 총량과 밀접하게 관련되어 있는 것이 판명되었기 때문이다. 즉, X 원소의 함유량이 적은 경우는 막 두께를 두껍게 하는 것이 바람직하고, 막 두께가 얇은 경우는 X 원소의 함유량을 많게 하는 것이 바람직하다. 보다 구체적으로는, 상기한 Cu-X 합금층(제1층)에 있어서의 X의 함유량 y(원자％)와, Cu-X 합금층(제1층)의 막 두께 x(㎚)는 하기 수학식 1의 관계를 만족시키는 것이 바람직하다.
Figure pct00002
상기 수학식 1의 관계를 만족시키지 않는 경우는, 밀착성이 불충분해질 우려가 있다. 밀착성에 대해 말하면 상기 수학식 1을 만족시키는 한, 막 두께가 두꺼울수록 좋지만, 상기한 바와 같이 막 두께가 지나치게 두꺼워지면 Cu 합금층 전체의 전기 저항이 높아질 우려가 있으므로, 밀착성과 전기 저항의 밸런스를 고려하여 막 두께를 적절하게 제어하는 것이 바람직하다.
Cu-X 합금층(제1층)을 구성하는 Cu-X 합금은, 또한 Fe 및/또는 Co를 합계(단독의 경우에는 단독의 양)로, 0.02 내지 1.0원자％ 함유하고 있어도 좋고, 이에 의해 낮은 전기 저항률을 달성하는 동시에, 반도체층과의 밀착성이 향상된다. 바람직한 함유량은 0.05원자％ 이상 0.8원자％ 이하이고, 보다 바람직하게는 0.1원자％ 이상 0.5원자％ 이하이다. 또한, 상기 Fe 및/또는 Co의 함유량의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
제2층에 대해
본 발명에 있어서의 Cu 합금층에 있어서, 제2층은 제1층 상(바로 위)에 형성되어 있고, 순Cu, 또는 Cu를 주성분으로 하는 Cu 합금이며 상기 제1층보다도 전기 저항률이 낮은 Cu 합금으로 구성되어 있다. 여기서, Cu를 주성분으로 한다고 하는 것은, Cu 합금 중에 포함되는 원소 중에서, Cu가 가장 많이 포함되어 있는 것을 의미한다. Cu 합금 중의 Cu의 함유량은, 후술하는 바와 같이 적용되는 합금 원소에 따라 다르기 때문에 일률적으로는 말할 수 없지만, 예를 들어 60원자％ 이상(바람직하게는, 70원자％) 100원자％ 미만(바람직하게는, 99.9원자％ 이하)인 것이 바람직하다. 이러한 제2층을 설치함으로써, Cu 합금층 전체의 전기 저항률을 낮게 억제할 수 있다. 여기서, 제1층보다도 전기 저항률이 낮은 Cu 합금과는, X 원소를 포함하는 Cu-X 합금으로 구성되어 있는 제1층에 비해 전기 저항률이 낮아지도록 합금 원소의 종류 및/또는 함유량을 적절하게 제어하면 된다. 전기 저항률이 낮은 원소(대체로, 순Cu 합금 정도로 낮은 원소)는, 문헌에 기재된 수치 등을 참조하여, 공지의 원소로부터 용이하게 선택할 수 있다. 단, 전기 저항률이 높은 원소라도 함유량을 적게 하면(대체로, 0.05 내지 1원자％ 정도) 전기 저항률을 저감시킬 수 있으므로, 제2층에 적용 가능한 합금 원소는, 반드시 전기 저항률이 낮은 원소에 한정되지 않는다. 구체적으로는, 예를 들어 Cu-0.5원자％Ni, Cu-0.5원자％Zn, Cu-0.3원자％Mn 등이 바람직하게 사용된다. 또한, 제2층에 적용 가능한 합금으로서는, 산소 가스나 질소 가스 등의 가스 성분을 포함하는 것이라도 좋고, 예를 들어 Cu-O나 Cu-N 등을 사용할 수 있다.
상기 Cu 합금층 전체의 두께(제1층＋제2층)는 필요로 하는 TFT 특성 등에 따라서 적절하게 설정할 수 있지만, 대체로 10㎚ 내지 1㎛인 것이 바람직하고, 보다 바람직하게는 30㎚ 내지 800㎚, 더욱 바람직하게는 50㎚ 내지 600㎚이다. 또한, 상기 Cu 합금층 전체의 두께의 상한과 하한을 임의로 조합하여 그 범위로 할 수도 있다.
본 발명에 사용되는 Cu 합금층은 제1층 및 제2층 모두, 상술한 원소를 포함하고, 잔량부는 Cu 및 불가피 불순물이다.
상기 적층 구조로 이루어지는 본 발명의 Cu 합금층은, 스퍼터링법에 의해 형성하는 것이 바람직하다. 구체적으로는, 상기한 제1층을 구성하는 재료를 스퍼터링법에 의해 성막한 후, 그 위에 상기 제2층을 구성하는 재료를 스퍼터링법에 의해 성막함으로써 적층 구조로 하면 좋다. 이와 같이 하여 Cu 합금 적층막을 형성한 후, 소정의 패터닝을 행하고 나서 단면 형상을 커버리지의 관점에서 바람직하게는 테이퍼 각도 45 내지 60° 정도의 테이퍼 형상으로 가공하는 것이 바람직하다.
스퍼터링법을 사용하면, 스퍼터링 타깃과 거의 동일한 조성의 Cu 합금층을 성막할 수 있다. 따라서 스퍼터링 타깃의 조성을 조정함으로써, Cu 합금층의 조성을 조정할 수 있다. 스퍼터링 타깃의 조성은, 다른 조성의 Cu 합금 타깃을 사용하여 조정해도 되고, 혹은 순Cu 타깃에 합금 원소의 금속을 칩 온함으로써 조정해도 된다.
또한 스퍼터링법에서는, 성막한 Cu 합금층의 조성과 스퍼터링 타깃의 조성 사이에서 약간 편차가 발생하는 경우가 있다. 그러나 그 편차는 대체로 수 원자％ 이내이다. 따라서 스퍼터링 타깃의 조성을 최대라도 ±10원자％의 범위 내에서 제어하면, 원하는 조성의 Cu 합금층을 성막할 수 있다.
본 발명에 사용되는 기판은 특별히 한정되지 않지만, 예를 들어 무 알칼리 글래스, 고 변형점 글래스, 소다 라임 글래스 등을 들 수 있다.
(본 발명의 제2 실시 형태)
본 발명에 관한 TFT의 제2 실시 형태는, 상술한 제1 실시 형태에 있어서의 2층의 적층 구조를 구성하는 (N, C, F, O)층과, TFT용 기판 사이에, 제1 반도체층, (N, C, F, O)층, 제1 반도체층을 갖고 있는 예이다. 상세하게는, 도 2에 도시하는 바와 같이, TFT용 기판 상에 제1 반도체층, (N, C, F, O)층, 제1 반도체층을 갖고, 그 위에 직접, (N, C, F, O)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu 합금층이 형성된 구조를 갖고 있다.
(본 발명의 제3 실시 형태)
본 발명에 관한 MOSFET의 제1 실시 형태를 도 4에 도시한다. 도 4는, 단결정 Si 상에 직접, (N, C, F, O)층과 Cu-Si 확산층으로 이루어지는 2층의 적층 구조를 갖고 있고, 그 위에 직접, Cu 합금층이 형성된 구조를 갖고 있다. 이러한 구조는 도 5에 도시하는 공정에 의해 형성된다. 즉, 이온 주입법 등에 의해 N, C, F, O 중, 예를 들어 질소를 단결정 Si 기판 중에 주입한다. 이때, 주입된 질소는 일정 깊이[비정(飛程)이라 불림]를 중심으로 거의 가우스 분포의 깊이 방향 분포를 갖는다. 주입된 질소의 데미지에 의해 Si의 일부는 비정질화된다. 다음에, Cu 합금층을 스퍼터와 도금에 의해 성막하고, 그 후 어닐 등의 열처리를 실시함으로써 Cu 합금층(제1층과 제2층을 포함함)/Cu-Si 확산층/질소 함유층/단결정 Si의 구조가 형성된다.
상기한 실시 형태는, 전술한 TFT의 제1 실시 형태와 동일 배선 구조를 갖고 있다. MOSFET의 실시 형태는 상기에 한정되지 않고, 예를 들어 전술한 TFT의 제1 내지 제2 실시 형태와 실질적으로 동일한 구조를 채용할 수 있다.
도 8의 (a) 내지 (k)의 각 공정도를 참조하면서, MOSFET(Metal-oxide-semiconductor field effect transistor)의 제조 방법을 설명한다. 여기서는, 단결정 p형 Si 기판 상에 국소 산화(LCOS : Local oxydation of Si)법에 의해 소자 분리 패턴의 형성을 행하여, 소자의 활성 영역(국소 산화되어 있지 않은 영역)에 MOSFET를 제작하는 프로세스를 설명한다. 이하에서는 폴리실리콘을 사용한 예를 설명하지만, 이것에 한정되는 취지는 아니다.
우선, 단결정 p형 Si 기판 상에 게이트 절연막을, 열산화 등에 의해 형성한다[도 8의 (a)]. 계속해서, CVD 등에 의해, P 도프한 폴리실리콘을 성막한다[도 8의 (b)]. 그 후, 리소그래피에 의해, 레지스트를 패터닝한다[도 8의 (c)]. 이 레지스트를 마스크로 하여 드라이 에칭에 의해 폴리실리콘을 에칭한다[도 8의 (d)]. 계속해서, 이온 주입법 등에 의해 As를 기판에 주입하여, 활성화 어닐을 실시함으로써 소스-드레인 영역을 형성한다[도 8의 (e)]. 다음에, 층간 절연막을 CVD 등에 의해 성막한다[도 8의 (f)]. 리소그래피에 의해 패터닝하고[도 8의 (g)], 드라이 에칭을 실시하면, 소스-드레인 영역에 금속 배선막(Cu 합금층)을 접속시키기 위한 콘택트 홀이 형성된다[도 8의 (h)]. 계속해서, 전술한 도 5에 도시한 공정을 거쳐서 Cu 합금층(제1층과 제2층을 포함함)/Cu-Si 확산층/질소 함유층/단결정 Si의 구조가 형성된다. 즉, 이온 주입법 등에 의해 질소를 기판에 주입한다. 이때, 주입된 질소는 일정 깊이(비정이라 불림)를 중심으로, 거의 가우스 분포의 깊이 방향 분포를 갖는다. 주입된 질소의 데미지에 의해 Si의 일부는 비정질화된다[도 8의 (i)]. 다음에, Cu계 합금막을 스퍼터와 도금에 의해 성막하고[도 8의 (j)], CMP(Chemical Mechanical Polish)를 행함으로써 배선 패턴으로 가공한다. 마지막으로 어닐을 행하면, Cu-Si 확산층을 갖는 MOSFET가 얻어진다[도 8의 (k)].
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이하의 실시예에 의해 제한되지 않고, 상기ㆍ하기하는 취지에 적합한 범위에서 변경을 가하여 실시하는 것도 가능하며, 그들은 모두 본 발명의 기술적 범위에 포함된다.
제1 실시예 밀착성의 평가
제1 실시예에서는 이하의 요령으로 Cu 합금층의 제1층의 조성을 변화시킨 시료를 제작하여, Cu 합금층과 반도체층의 밀착성을 평가하였다.
우선, 글래스 기판 상에 플라즈마 CVD법에 의해, 막 두께 200㎚의, 불순물(P)을 도핑한 저저항의 비정질 실리콘막(n-a-Si:H층)을 성막하였다. 이 저저항 비정질 실리콘막(n-a-Si:H층)은, SiH4, PH3을 원료로 한 플라즈마 CVD를 행함으로써 형성하였다. 플라즈마 CVD의 성막 온도는 320℃로 하였다.
계속해서, 동일한 플라즈마 CVD 장치의 동일 챔버 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 상기한 저저항 비정질 실리콘막의 표면을 질소 플라즈마로 30초간 처리하여, 질소 함유층을 형성하였다. 이 플라즈마에 인가한 RF 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다. 표면을 RBS법 및 XPS법으로 분석한 결과, 두께 약 1㎚의 질소 함유층이 형성되어 있는 것이 확인되었다.
이어서, 상기 CVD 장치로부터 취출하는 일 없이 연속해서, 막 두께 10㎚의 불순물(P)을 도핑한 저저항 비정질 실리콘막을 성막하였다. 이 위에 스퍼터링법에 의해 Cu-Mn 합금막을 도 9에 도시하는 바와 같이 랜덤하게 다양한 조건(Mn 함유량, 막 두께)으로 성막하고, 또한 그 위에 순Cu막을 500㎚ 성막하였다. 스퍼터링의 성막 온도는, 실온으로 하였다. 다음에, 포토리소그래피에 의해 레지스트를 패터닝하여, 레지스트를 마스크로 하여 상기한 Cu 합금막을 에칭함으로써, 밀착성 시험용의 패턴을 형성하였다. 또한, 본 발명에 있어서의 Cu-Si 확산층은 전술한 바와 같이 상기 Cu 합금막을 성막한 시점에서 형성되는 것이므로, 본 실시예에서는 Cu 합금막의 성막 후에 밀착성 평가 시험을 행하고 있다. Cu 합금막 성막 후에 열처리를 행하면 Cu-Si 확산층의 형성이 더욱 촉진되므로, Cu 합금막 성막 후에 있어서의 밀착성과 동등하거나 혹은 그 이상의 밀착성을 실현할 수 있다.
밀착성 평가는, 테이프에 의한 박리 시험으로 평가하였다. 상세하게는, Cu 합금막의 표면에 커터 나이프로 1㎜ 간격의 바둑판 눈 형상의 절입부를 형성하였다. 계속해서, 스미또모 3M사제 흑색 폴리에스테르 테이프(제품 번호 8422B)를 상기 Cu 합금막 상에 단단히 부착하고, 상기 테이프의 박리 각도가 60°로 되도록 유지하면서, 상기 테이프를 한 번에 박리하여, 상기 테이프에 의해 박리된 바둑판 눈의 구획수를 카운트하여, 전체 구획과의 비율(막 박리율)을 구하였다. 측정은 3회 행하고, 3회의 평균값을 각 시료의 막 박리율로 하였다.
본 실시예에서는, 막 박리율이 0 내지 5％ 미만인 것을 ○, 5％ 이상 50％ 미만인 것을 △, 50％ 이상인 것을 ×로 판정하였다. 결과를 도 9에 나타낸다.
밀착성 평가 시험의 결과를 나타낸 도 9로부터, 제1층의 Mn의 함유량 y(원자％)와, 제1층의 막 두께 x(㎚)는 서로 관련시켜 제어하는 것이, Cu 합금층과 반도체층의 밀착성을 높이는 면에서 유효한 것을 알 수 있다. 또한, y(원자％)와 x(㎚)의 관계는, y≥-0.085x＋8.0의 관계식으로 정리할 수 있고, 상기 관계식을 만족시키는 경우에 밀착성을 향상시킬 수 있다.
제2 실시예 콘택트 저항의 측정
표 1 내지 표 3에 나타내는 Cu 합금층(이들 표에는 제1층의 조성/막 두께만을 기재하고 있고, 제2층은 순Cu임)과 반도체층의 콘택트 저항을 조사하기 위해, TLM법(Transfer Length Method)에 의해 TLM 소자를 형성하였다.
우선, 글래스 기판 상에 플라즈마 CVD법에 의해, 막 두께 약 200㎚의 불순물(P)을 도핑한 저저항 비정질 실리콘막(n-a-Si:H층)을 성막하였다. 계속해서, 동일한 플라즈마 CVD 장치 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 저저항 비정질 실리콘막의 표면을 질소 플라즈마에 의해 30초간 처리하여, 질소 함유층을 형성하였다. 이 플라즈마에 인가한 RF 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다.
이어서, CVD 장치로부터 취출하는 일 없이 연속해서, 다시 불순물(P)을 도핑한 저저항의 비정질 실리콘막을 성막하였다(막 두께:10㎚). 그 위에 표 1 내지 표 3에 나타내는 조건(제1층의 조성, 제1층 막 두께)으로 Cu-X 합금을 스퍼터 증착하고, 또한 막 두께 300㎚의 순Cu막을 성막하였다. 스퍼터링의 성막 온도는, 실온으로 하였다. 포토리소그래피에 의해 레지스트를 패터닝하여, 레지스트를 마스크로 하여 상기한 Cu 합금막을 에칭함으로써, TLM 평가 소자를 제작하였다. 마지막으로, 300℃로 30분간의 열처리를 행하여, Cu-Si 확산층을 형성하였다.
다음에, 도 6 및 도 7의 (a) 내지 (b)를 참조하면서, TLM법에 의한 콘택트 저항의 측정 원리를 설명한다. 도 7의 (a)는 상기한 요령으로 Cu-Si 확산층을 형성한 후의 배선 구조를 모식적으로 도시하는 단면도이고, 도 7의 (b)는 그 상면도이다. 또한, 도 7의 (a)에서는 Cu-Si 확산층은 생략하고 있다.
우선, 도 7의 (a)의 배선 구조에 있어서, 복수의 전극간에 있어서의 전류 전압 특성을 측정하여, 각 전극간의 저항값을 구하였다. 이와 같이 하여 얻어진 각 전극간의 저항값을 종축으로 하고, 전극간 거리(트랜스퍼 길이, L)를 횡축으로 하여 플롯하여, 도 6의 그래프를 얻었다. 도 6의 그래프에 있어서, y절편의 값은 콘택트 저항 Rc의 2배의 값(2Rc)에, x절편의 값은 실효적인 콘택트 길이(LT:transfer length, 트랜스퍼 길이)에 각각 상당한다. 이상으로부터, 콘택트 저항률 ρc는 하기 식으로 나타내어진다.
Figure pct00003
상기 식 중, Z는 도 7의 (b)에 도시하는 바와 같이 전극 폭을 나타낸다.
이들 결과를 표 1 내지 표 3에 나타낸다. 또한, 표 1에는 비교를 위해 제1층으로서 순Cu를 사용한 경우의 결과도 병기하였다.
Figure pct00004
Figure pct00005
Figure pct00006
표 1 내지 표 3의 예(표 1의 순Cu를 제외함)는 모두 본 발명의 요건을 만족시키는 배선 구조이며, TLM 평가 소자를 사용하여 측정한 반도체층과의 콘택트 저항은 0.1 내지 0.3Ωㆍ㎠이다. 즉, 본 발명의 배선 구조와 반도체층의 콘택트 저항은, 순Cu와 동일한 정도, 혹은 그보다도 낮게, 실용적인 저콘택트 저항을 나타내고 있다.
표 2에 나타낸 제1층은, Mn 함유량과 제1층의 막 두께가 본 발명에서 규정하는 바람직한 관계식을 만족시키는 것으로, 밀착성뿐만 아니라, 반도체층과의 콘택트 저항도 낮게 억제되어 있다. 또한 표 3은, X 원소로서 Ni, Zn, Mg를 사용한 예이며, 저콘택트 저항을 실현하고 있다.
제3 실시예 전기 저항률의 측정
본 실시예에서는, 제1층의 막 두께와 Cu 합금층 전체(제1층＋제2층)의 전기 저항률의 관계 및 제1층 중의 X 원소의 함유량과 Cu 합금층 전체(제1층＋제2층)의 전기 저항률의 관계를 검토하였다.
제1 실시예의 밀착성 평가 시험용 시료와 마찬가지로 하여, 제1층으로서 Cu-Mn 합금막을 표 4, 표 5에 나타내는 다양한 조건(제1층 막 두께, Mn 함유량)으로 성막하고, 또한 그 위에 순Cu막을 성막하였다(Cu 합금층 전체의 막 두께는 300㎚).
그 후, 포토리소그래피와 습식 에칭에 의해 선 폭 100㎛, 선 길이 10㎜의 전기 저항 평가용 패턴으로 가공하였다. 이때, 웨트 에천트로서는, 인산:황산:질산:아세트산＝50:10:5:10의 혼산으로 이루어지는 혼합액을 사용하였다. 그리고 낱장식 CVD 장치를 사용하여, 기판을 가열하여 350℃에서 30분의 열처리를 행하고, 이 열처리 후의 전기 저항을 직류 4탐침법에 의해 실온에서 측정하였다.
결과를 표 4, 표 5에 나타낸다.
Figure pct00007
Figure pct00008
표 4에 나타내는 바와 같이, 제1층의 막 두께의 증가에 수반하여 Cu 합금층 전체의 전기 저항률이 상승하는 경향이 있고, 또한 표 5에 나타내는 바와 같이, 제1층 중의 Mn 함유량의 증가에 수반하여 Cu 합금층 전체의 전기 저항률이 상승하는 경향이 있었다. 그러나, 표 4, 표 5에 나타내는 어느 예에 있어서도, Cu 합금층 전체의 전기 저항률은 실용적인 저전기 저항률을 나타내고 있다.
제4 실시예 제2 반도체층의 두께와 전기 저항률의 관계의 검토
본 실시예에서는 제2 반도체층의 두께와 Cu 합금층 전체(제1층＋제2층)의 전기 저항률의 관계를 검토하였다.
우선, 글래스 기판 상에 플라즈마 CVD법에 의해, 막 두께 약 200㎚의 불순물(P)을 도핑한 저저항 비정질 실리콘막(n-a-Si:H층)을 성막하였다. 계속해서, 동일한 플라즈마 CVD 장치 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 저저항 비정질 실리콘막의 표면을 질소 플라즈마에 의해 30초간 처리하여, 질소 함유층을 형성하였다. 이 플라즈마에 인가한 RF 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다.
이어서, CVD 장치로부터 취출하는 일 없이 연속해서, 다시 불순물(P)을 도핑한 저저항의 비정질 실리콘막을 제2 반도체층으로서 성막하였다. 이때의 제2 반도체층의 두께를 0㎚ 내지 50㎚로 하였다. 그 위에 제1층으로서 Cu-10원자％Mn을, 또한 그 위에 순Cu막을 스퍼터 성막하고, Cu 합금층 전체의 막 두께에서는 300㎚로 하였다. 스퍼터링의 성막 온도는 실온으로 하였다. 합금막 평가에서는 상기 제3 실시예와 마찬가지의 패턴을 포토리소그래피와 습식 에칭, 드라이 에칭에 의해 가공하였다. 웨트 에천트로서는, 인산:황산:질산:아세트산＝50:10:5:10의 혼산으로 이루어지는 혼합액을 사용하였다. 그리고, 낱장식 CVD 장치를 사용하여, 기판을 가열하여 300℃로 30분의 열처리를 행하고, 이 열처리 후의 전기 저항을 직류 4탐침법에 의해 실온에서 측정하였다.
결과를 도 10에 나타낸다.
도 10에 따르면, 제2 반도체층의 막 두께가 두꺼워짐에 따라, Cu 합금층 전체의 전기 저항률이 상승하고 있는 것을 알 수 있다. 배선막의 전기 저항은 기존 기술, 예를 들어 Al-Nd/Mo 적층 구조를 300℃로 30분의 열처리를 행한 경우의 전기 저항률 5.0μΩ㎝보다 낮게 억제하는 것이 바람직하다. 상기 결과로부터, 300℃로 30분 열처리를 행한 경우, 제2 반도체층의 두께를 45㎚ 이하로 하는 것이 바람직하다. 또한, 열처리 온도ㆍ시간을 조정함으로써 전기 저항 상승률을 조정할 수 있지만, 대체로 45㎚ 이하가 바람직하다.
제5 실시예 TFT 특성의 측정
본 실시예에서는, 본 발명에 관한 배선 구조를 소스/드레인 배선에 채용하였을 때의 TFT 특성에 대해 검토하였다.
우선, 글래스 기판 상에 DC 마그네트론 스퍼터법에 의해, 게이트 배선으로서 Cu 합금을 성막하였다. 계속해서 플라즈마 CVD법에 의해, 막 두께 약 200㎚의 게이트 절연막 SiN을 형성하였다. 이 후, CVD 장치로부터 취출하는 일 없이, 연속해서 막 두께 약 200㎚의 a-Si 반도체층을 성막한 후, 불순물(P)을 도핑한 저저항 비정질 실리콘막(n+-a-Si층)을 40㎚ 성막하였다. 또한, 동일한 플라즈마 CVD 장치 내에서, 질소 가스만을 공급하여 플라즈마를 발생시키고, 저저항 비정질 실리콘막의 표면을 질소 플라즈마에 의해 30초간 처리하여, 질소 함유층을 형성하였다. 이 플라즈마에 인가한 RF 파워 밀도는 약 0.3W/㎠, 성막 온도는 320℃, 가스 압력은 67㎩로 하였다. 이후, 동일 플라즈마 장치 내에서 다시 불순물(P)을 도핑한 저저항의 비정질 실리콘막을 제2 반도체층으로서 성막하였다. 이때의 제2 반도체층의 두께를 5㎚로 하였다.
계속해서 DC 마그네트론 스퍼터법에 의해 소스ㆍ드레인 배선으로서 제1층에는 Cu-10at％Mn을, 또한 그 위에 순Cu막을 스퍼터 성막하여, Cu 합금층 전체의 막 두께로는 300㎚로 하였다. 스퍼터링의 기판 온도는 실온으로 하였다.
이후, 포토리소그래피, 에칭에 의해 채널을 형성하고, 마지막으로 패시베이션 제막 온도를 모의한 열이력(300℃로 30분)을 가하여, TFT 구조를 형성한다. 보다 상세하게는, 포토리소그래피로 패턴을 형성한 후, 웨트 에천트 Cu-02[간또 가가꾸(關東化學)(주)]로 Cu 합금층을 에칭하고, 계속해서 드라이 에칭으로, n+-a-Si(제2 반도체층), (N, C, F, O)층, n+-a-Si층을 에칭하였다. 드라이 에칭에서는 RF 파워 밀도 50W, 가스비 Ar:SF6＝80:5, 가스 압력 60㎩로 하였다. 마지막으로 패시베이션 제막 온도를 모의한 열이력(300℃로 30분)을 가하여, TFT 구조를 형성하였다. 도 11에 본 프로세스에서 형성한 TFT의 Id-Vg 특성을 나타낸다.
도 11의 그래프로부터, 오프 전류와 온 전류의 비는 6자릿수 정도로 되어, 소스 드레인 배선막에 종래의 Cu/Mo 적층 구조(Cu계 합금 배선막과 TFT의 반도체층 사이에 Mo 등의 배리어 메탈층이 설치된 적층 구조)를 적용한 경우의 TFT의 오프 전류와 온 전류의 비와 동일한 정도인 것을 알 수 있었다. 따라서, 본 발명을 적용한 TFT도, 전혀 문제없이 동작하는 것을 알 수 있었다.
본 출원을 상세하고 또한 특정한 실시 형태를 참조하여 설명하였지만, 본 발명의 정신과 범위를 일탈하는 일 없이 다양한 변경이나 수정을 가할 수 있는 것은 당업자에게 있어서 명백하다.
본 출원은, 2010년 4월 2일에 출원된 일본 특허 출원(일본 특허 출원 제2010-086485호)에 기초하는 것이며, 그 내용은 여기에 참조로서 포함된다.
본 발명에 따르면, Cu 합금층을 반도체층과 직접 접촉하는 것이 가능한 다이렉트 콘택트 기술이며, Cu 합금층과 반도체층의 콘택트 저항이 우수할 뿐만 아니라, 생산성도 양호하여, 프로세스 마진이 더욱 확대된 기술을 제공할 수 있다. 구체적으로는, 각종 프로세스 조건의 편차(장치 성능의 편차, 불안정성, 예기치 않은 오염, 제어하기 어려운 오염 등)의 영향을 받기 어렵고, 또한 극단적으로 엄격한 조건 관리도 불필요하여, 프로세스 조건의 제약을 받기 어려운 기술을 제공할 수 있다. 또한, Cu 합금층의 제1층을, 합금 성분으로서 X(X는, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종)를 함유하는 Cu-X 합금층(제1층)으로 하고, 제2층을 순Cu, 또는 Cu를 주성분으로 하는 Cu 합금이며 상기 제1층보다도 전기 저항률이 낮은 Cu 합금으로 이루어지는 층으로 하고 있으므로, 반도체층과의 밀착성의 향상 및 저접촉 저항을 실현하는 동시에, Cu 합금층 전체적인 전기 저항률의 상승을 억제할 수 있다.

Claims (34)

  1. 기판 상에, 기판측으로부터 차례로, 반도체층과, Cu 합금층을 구비한 배선 구조이며,
    상기 반도체층과 상기 Cu 합금층 사이에, 기판측으로부터 차례로, 질소, 탄소, 불소 및 산소로 이루어지는 군으로부터 선택되는 적어도 1종의 원소를 함유하는 (N, C, F, O)층과, Cu 및 Si를 포함하는 Cu-Si 확산층의 적층 구조를 포함하고 있고, 또한 상기 (N, C, F, O)층을 구성하는 질소, 탄소, 불소 및 산소 중 어느 하나의 원소는 상기 반도체층의 Si와 결합하고 있고,
    상기 Cu 합금층은, 기판측으로부터 차례로, Zn, Ni, Ti, Al, Mg, Ca, W, Nb 및 Mn으로 이루어지는 군으로부터 선택되는 적어도 1종의 합금 성분 X를 함유하는 Cu-X 합금층인 제1층과, 순Cu, 또는 Cu를 주성분으로 하는 Cu 합금이며 상기 제1층보다도 전기 저항률이 낮은 Cu 합금으로 이루어지는 층인 제2층을 포함하는 적층 구조인, 배선 구조.
  2. 제1항에 있어서, 상기 Cu-X 합금층인 제1층에 있어서의 X 함유량이 0.5 내지 20원자％인, 배선 구조.
  3. 제1항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께가 5 내지 150㎚로, Cu 합금층 전체 막 두께에 대해 50％ 이하인, 배선 구조.
  4. 제2항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께가 5 내지 150㎚로, Cu 합금층 전체 막 두께에 대해 50％ 이하인, 배선 구조.
  5. 제1항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께 x(㎚)와, X의 함유량 y(원자％)가, 하기 수학식 1의 관계를 만족시키는, 배선 구조.
    [수학식 1]
    Figure pct00009
  6. 제2항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께 x(㎚)와, X의 함유량 y(원자％)가, 하기 수학식 1의 관계를 만족시키는, 배선 구조.
    [수학식 1]
    Figure pct00010
  7. 제3항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께 x(㎚)와, X의 함유량 y(원자％)가, 하기 수학식 1의 관계를 만족시키는, 배선 구조.
    [수학식 1]
    Figure pct00011
  8. 제4항에 있어서, 상기 Cu-X 합금층인 제1층의 막 두께 x(㎚)와, X의 함유량 y(원자％)가, 하기 수학식 1의 관계를 만족시키는, 배선 구조.
    [수학식 1]
    Figure pct00012
  9. 제1항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  10. 제2항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  11. 제3항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  12. 제4항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  13. 제5항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  14. 제6항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  15. 제7항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  16. 제8항에 있어서, 상기 Cu-Si 확산층은, 상기 (N, C, F, O)층, 반도체층 및 상기 Cu 합금층을 이 순서로 형성한 후, 열이력을 가함으로써 얻어지는, 배선 구조.
  17. 제1항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  18. 제2항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  19. 제3항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  20. 제4항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  21. 제5항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  22. 제6항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  23. 제7항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  24. 제8항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  25. 제9항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  26. 제10항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  27. 제11항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  28. 제12항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  29. 제13항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  30. 제14항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  31. 제15항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  32. 제16항에 있어서, 상기 반도체층은, 수소화 비정질 실리콘, 또는 비정질 실리콘인, 배선 구조.
  33. 제1항 내지 제32항 중 어느 한 항에 기재된 배선 구조를 갖는, 표시 장치.
  34. 제1항 내지 제32항 중 어느 한 항에 기재된 배선 구조를 갖는, 반도체 장치.
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