WO2011118307A1 - コンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法 - Google Patents

コンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法 Download PDF

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賢一 江崎
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Definitions

  • the present invention relates to a method for manufacturing a capacitor-embedded substrate in which a capacitor element is embedded in an insulating substrate, and a method for manufacturing an element sheet that can be used in the manufacturing method.
  • capacitors are provided at a plurality of locations in a surface region (305) (upper surface in FIG. 17; hereinafter referred to as “upper surface”) on which a semiconductor element such as a CPU is mounted.
  • a ground terminal (306) and a power supply terminal (307) to which both electrode layers (301) and (302) of the element (300) are to be electrically connected are formed.
  • the capacitor element (300) is embedded in the insulating substrate (304) so that both electrode layers (301) and (302) are substantially parallel to the upper surface (305) of the insulating substrate (304).
  • the first electrode layer (301) and each ground terminal (306) are electrically connected to each other through conductive vias (308) and (309) formed in the insulating substrate (304).
  • the second electrode layer (302) of (300) and each power supply terminal (307) are electrically connected to each other through a conductive via (310) formed in the insulating substrate (304).
  • the capacitor element (300) is mounted on one of the two insulating substrates constituting the insulating substrate (304), and then the other insulating substrate. Is laminated on one insulating substrate.
  • the capacitor element (300) mounted on the insulating base material has a small thickness and is in the form of a sheet.
  • Such a capacitor element (300) requires high handling performance when it is mounted on an insulating substrate. For this reason, if the capacitor elements (300) to be mounted on the insulating base material are individually handled, the process of mounting the capacitor elements (300) on the insulating base material becomes complicated.
  • a metal foil is pasted on the insulating base material, and then the metal foil is etched to thereby form the capacitor element on the insulating base material.
  • a first electrode layer (301) is formed, and then a dielectric layer (303) and a second electrode layer (302) are formed on the first electrode layer (301).
  • a dielectric layer (303) and a second electrode layer (302) are formed on the first electrode layer (301).
  • the dielectric layer (303) and the second electrode layer (302) of the capacitor element (300) must be formed on an insulating substrate.
  • a film forming method such as a sputtering method, a vacuum evaporation method, or a sol-gel method is used.
  • the dielectric material or metal material for forming the dielectric layer (303) and the second electrode layer (302) of the capacitor element (300) may be mixed into another component such as an insulating base material. It was.
  • it is necessary to perform heat treatment to form the capacitor element (300) there is a possibility that another component may be adversely affected by the heat treatment. Therefore, in the above method, it is difficult to mount the capacitor element (300) in a good state on the insulating substrate.
  • the first electrode layer (301) is formed at a plurality of locations on the insulating substrate, a dielectric film is formed on the first electrode layer (301) by using a film formation method such as sputtering, vacuum deposition, or sol-gel method.
  • a film formation method such as sputtering, vacuum deposition, or sol-gel method.
  • the body layer (303) is formed, only the dielectric layer having the same composition and the same thickness dimension is formed on the first electrode layer (301). For this reason, when a plurality of capacitor elements (300) having different capacitances are built in the insulating substrate (304), the film formation area of the dielectric layer (303) of each capacitor element (300) must be changed. It was.
  • the dielectric layer (303) is formed on the first electrode layer (301) by using a film forming method such as sputtering, vacuum deposition, or sol-gel method, before the dielectric layer (303) is formed. It is necessary to mask a region different from the film formation region of the dielectric layer. For this reason, manufacture of a substrate with a built-in capacitor becomes complicated, and the yield of the substrate with a built-in capacitor may be reduced.
  • a film forming method such as sputtering, vacuum deposition, or sol-gel method
  • the film forming method is different on the first electrode layer (301) by repeatedly performing the film forming method by changing the kind of the dielectric material and / or re-forming the masking. It is possible to form dielectric layers of components and / or different thickness dimensions. However, in this method, it is necessary to re-form the masking, and therefore the manufacture of the capacitor built-in substrate becomes complicated.
  • the object of the present invention is a manufacturing method capable of manufacturing a capacitor-embedded substrate by mounting a capacitor element having a desired capacitance at a predetermined position on an insulating substrate, despite being a simple method. And the manufacturing method of the element sheet
  • a method for manufacturing a capacitor-embedded substrate according to the present invention includes one or a plurality of capacitor elements having a dielectric layer interposed between a first electrode layer and a second electrode layer, and an insulating substrate.
  • This is a method for manufacturing a capacitor-embedded substrate in which a capacitor element is embedded in the insulating substrate by embedding the capacitor element, and includes an element sheet manufacturing step, a pasting step, an etching step, and a laminating step.
  • the element sheet manufacturing step using a metal foil, a powder spray coating method is used on one or a plurality of predetermined regions to be the first electrode layer of the one or more capacitor elements.
  • an element sheet having one or a plurality of element portions made of the metal layer formed on the dielectric layer is prepared.
  • the element sheet is affixed on one insulating base material among the two insulating base materials constituting the insulating substrate.
  • the metal foil is etched to leave the one or more predetermined regions on the one insulating base material, so that one or more elements of the element sheet are formed on the one insulating substrate.
  • the one or a plurality of capacitor elements each having a portion are formed.
  • the insulating substrate is formed by laminating the other insulating base material on the one insulating base material.
  • the capacitor element is mounted at a predetermined position on the insulating substrate.
  • the dielectric layer is formed using a powder spray coating method.
  • the powder spray coating method is a film forming method in which a thin film is formed on a target by spraying various powders mixed with the gas onto the target using the flow of the gas.
  • a dielectric layer having a desired film formation area and / or a desired thickness dimension can be formed in a predetermined region regardless of whether or not the surface of the metal foil is masked. Is possible. Therefore, even when a dielectric layer is formed on a plurality of predetermined regions of the metal foil, the film formation area and / or thickness dimension of the dielectric layer can be changed for each predetermined region, and the change can be easily performed. Can be done. Further, according to the powder spray coating method, the type of dielectric material sprayed for each predetermined region can be changed, and the change can be easily performed.
  • a capacitor element having a desired capacitance can be mounted at a predetermined position on the insulating substrate. Therefore, even when the design related to the capacitance of the capacitor element is changed, it is only necessary to change at least one of the type of dielectric material constituting the dielectric layer, the film formation area of the dielectric layer, and the thickness dimension. There is no need to redesign the arrangement of the capacitor elements. Further, the dielectric layer can be formed without masking the metal foil, and therefore the yield of the capacitor built-in substrate can be improved.
  • the capacitor element mounted on the insulating substrate in the above manufacturing method has a small thickness dimension and is in the form of a sheet.
  • Such a capacitor element requires high handling performance when it is mounted on an insulating substrate. For this reason, if the capacitor elements to be mounted on the insulating base material are individually handled, the process of mounting the capacitor elements on the insulating base material becomes complicated.
  • the capacitor element is formed by performing the etching process, and the capacitor element is handled as an element sheet until the etching process is performed. Therefore, it is not necessary to handle the capacitor elements individually, and the process of mounting the capacitor elements on the insulating substrate is simplified.
  • condenser element are formed on this metal foil, and the element sheet
  • etching step a part of the surface on the metal layer side of the predetermined region to be left in the metal foil is covered with the metal layer. Etching is performed on the metal foil.
  • the element sheet manufacturing step in the element sheet manufacturing step, a plurality of film formation areas and / or thickness dimensions different from each other on the plurality of predetermined regions of the metal foil using the powder spray coating method.
  • the dielectric layer is formed, and then the metal layer is formed on each dielectric layer, thereby producing an element sheet having the plurality of element portions.
  • the element sheet manufacturing method produces an element sheet having one or more element portions to be one or more capacitor elements in which a dielectric layer is interposed between the first electrode layer and the second electrode layer. And a dielectric layer forming step and a metal layer forming step.
  • a metal foil is used, and a powder spray coating method is performed on one or a plurality of predetermined regions to be the first electrode layer of the one or more capacitor elements in the metal foil.
  • a metal layer to be the second electrode layer is formed on the dielectric layer.
  • the element portion of the element sheet includes a predetermined area of the metal foil, a dielectric layer formed on the predetermined area, and a metal layer formed on the dielectric layer.
  • the powder spray coating method is a film forming method in which a thin film is formed on a target by spraying various powders mixed with the gas onto the target using the flow of the gas.
  • a dielectric layer having a desired film formation area and / or a desired thickness dimension can be formed in a predetermined region regardless of whether or not the surface of the metal foil is masked. Is possible. Therefore, even when a dielectric layer is formed on a plurality of predetermined regions of the metal foil, the film formation area and / or thickness dimension of the dielectric layer can be changed for each predetermined region, and the change can be easily performed. Can be done. Further, according to the powder spray coating method, the type of dielectric material sprayed for each predetermined region can be changed, and the change can be easily performed.
  • the element sheet manufacturing method can be used as an element sheet manufacturing step included in the capacitor-embedded substrate manufacturing method.
  • the film formation area and / or the thickness dimension of each of the plurality of predetermined regions of the metal foil are mutually different using the powder spray coating method.
  • a plurality of different dielectric layers are formed, and the metal layer is formed on each dielectric layer in the metal layer forming step.
  • the manufacturing method of the present invention it is possible to manufacture a capacitor built-in substrate by mounting a capacitor element having a desired capacitance on a predetermined position on an insulating base material in spite of a simple method. .
  • FIG. 1 is a cross-sectional view showing a capacitor built-in substrate.
  • FIG. 2 is an enlarged view of a region A shown in FIG.
  • FIG. 3 is a plan view of the capacitor element built in the capacitor built-in substrate as seen from the second electrode layer side.
  • FIG. 4 is a diagram showing impedance characteristics of the capacitor built-in substrate.
  • FIG. 5A is a perspective view used for explaining the dielectric layer forming step of the method for manufacturing a capacitor-embedded substrate
  • FIG. 5B is a cross-sectional view taken along the line BB shown in FIG. It is sectional drawing which follows a line.
  • FIG. 6 is a diagram showing a film forming apparatus used in the aerosol deposition method.
  • FIG. 6 is a diagram showing a film forming apparatus used in the aerosol deposition method.
  • FIG. 7 is a diagram showing a film forming apparatus used in the powder jet deposition method.
  • FIG. 8 is a perspective view used for explaining the annealing step in the method for manufacturing the capacitor built-in substrate.
  • FIG. 9 is a perspective view used for explaining the resist forming process of the method for manufacturing the capacitor built-in substrate.
  • FIG. 10 is a perspective view used for explaining the plating process of the method for manufacturing the capacitor built-in substrate.
  • FIG. 11 is a plan view showing the state of the second sheet for element formation after execution of the plating step.
  • FIG. 12 is a plan view used for explaining the resist stripping process in the method for manufacturing the capacitor built-in substrate.
  • 13 is a cross-sectional view taken along the line CC shown in FIG. FIG.
  • FIG. 14 is a cross-sectional view used for explaining the affixing process of the method for manufacturing a capacitor built-in substrate.
  • FIG. 15 is a cross-sectional view used for explaining the etching process of the method for manufacturing the capacitor built-in substrate.
  • FIG. 16 is a cross-sectional view used for explaining the stacking process of the method for manufacturing the capacitor-embedded substrate.
  • FIG. 17 is a cross-sectional view showing a conventional capacitor built-in substrate.
  • FIG. 18 is a cross-sectional view showing a conventional capacitor mounting board.
  • FIG. 1 is a cross-sectional view showing an example of a capacitor built-in substrate manufactured by the manufacturing method according to the present invention.
  • the substrate with a built-in capacitor includes an insulating substrate (2).
  • the insulating substrate (2) includes a first electrode layer (11), a second electrode layer (12), and a plurality of portions in the insulating substrate (2).
  • a capacitor element (1) having a dielectric layer (13) interposed therebetween is embedded between them, whereby a plurality of capacitor elements (1) are built in the insulating substrate (2).
  • Each capacitor element (1) is embedded in the insulating substrate (2) in such a posture that the surfaces of both electrode layers (11), (12) are substantially parallel to the surface of the insulating substrate (2). Further, the right side capacitor element (1) in FIG. 1 has a smaller thickness dimension T of the dielectric layer (13) than the left side capacitor element (1). That is, in the present embodiment, a plurality of capacitor elements (1) having different thickness dimensions T of the dielectric layer (13) are embedded in the insulating substrate (2).
  • each dielectric layer (13) is composed of barium titanate (BaTiO3), lithium niobate (LiNbO3), lithium borate (Li2B4O7), lead zirconate titanate (PbZrTiO3), strontium titanate (SrTiO3), titanium It is formed from various dielectric materials mainly composed of lead lanthanum zirconate (PbLaZrTiO3), lithium tantalate (LiTaO3), zinc oxide (ZnO), tantalum oxide (Ta2O5) and the like.
  • the dielectric layer (13) may contain an additive to improve dielectric properties, insulating properties, strength, and the like.
  • the insulating substrate (2) is formed from a material having flame retardancy, for example, a material of FR-4 (Flame Retardant Type 4).
  • FR-4 Flame Retardant Type 4
  • the material of FR-4 is a flame retardant material made of, for example, a composite material of glass fiber and epoxy resin.
  • the first electrode layer (11) of the capacitor element (1) is formed of a metal foil.
  • the metal foil is formed of a metal material that can form a foil and can be an electrode layer, such as copper (Cu), nickel (Ni), aluminum (Al), platinum (Pt), or the like.
  • the metal foil can be handled by itself, for example, can hold itself.
  • the thickness dimension of the metal foil is preferably 1 ⁇ m or more.
  • copper (Cu) is used as the metal material of the metal foil forming the first electrode layer (11).
  • the second electrode layer (12) of the capacitor element (1) is formed of a metal thin film.
  • the metal thin film is a metal film formed thinly on the surface of the base material such as the dielectric layer (13), and a thin film such as copper (Cu) can be formed and can be an electrode layer. It is formed from a metal material. Therefore, the metal thin film is difficult to handle by itself, and is handled integrally with the base material.
  • the thickness dimension of the metal thin film is preferably 20 ⁇ m or less.
  • copper (Cu) is used as the metal material of the metal thin film that forms the second electrode layer (12).
  • FIG. 2 is an enlarged view of area A shown in FIG.
  • FIG. 3 is a plan view of the capacitor element (1) shown in FIG. 2 as viewed from the second electrode layer (12) side.
  • the first electrode layer (11) of the capacitor element (1) has a surface (111) on the second electrode layer (12) side (upper surface in FIG. 2; hereinafter referred to as “upper surface”). Is covered with the second electrode layer (12).
  • the first electrode layer (11) has a substantially square shape
  • the second electrode layer (12) has a substantially square shape having a smaller area than the first electrode layer (11).
  • the second electrode layer (12) covers the central region of the upper surface (111) of the first electrode layer (11).
  • the dielectric layer (13) is a region (112) covered by the second electrode layer (12) in the upper surface (111) of the first electrode layer (11). It is not formed on the region (113) formed above and not covered by the second electrode layer (12).
  • a first conductive via (31) and a second conductive via (32) are formed in the insulating substrate (2).
  • the first conductive via (31) is electrically connected to a region (113) not covered by the second electrode layer (12) in the upper surface (111) of the first electrode layer (11).
  • the second conductive via (32) is electrically connected to the surface (121) of the second electrode layer (12) opposite to the first electrode layer (11) (the upper surface in FIG. 2).
  • the two conductive vias 31 and 32 are formed on the surface region 21 on the second electrode layer 12 side of the capacitor element 1 in the surface of the insulating substrate 2 (the upper surface in FIG. 2).
  • both conductive vias (31) and (32) are exposed in the surface region (21).
  • a conductive material such as copper (Cu) is used to form both conductive vias (31) and (32).
  • the first conductive is provided at 12 locations on the region (113) not covered by the second electrode layer (12) among the upper surface (111) of the first electrode layer (11).
  • Vias (31) are formed, and second conductive vias (32) are formed at four locations on the upper surface (121) of the second electrode layer (12).
  • (31) and the second conductive vias (32) to (32) are arranged in a 4 ⁇ 4 matrix on the paper surface of FIG.
  • a ground terminal (41) and a power supply terminal (42) are formed on the upper surface (21) of the insulating substrate (2).
  • the tip of each first conductive via (31) exposed on the upper surface (21) of the insulating substrate (2) is electrically connected to the ground terminal (41), and the power terminal (42)
  • the tip of each second conductive via (32) exposed on the upper surface (21) of the insulating substrate (2) is electrically connected. Therefore, an electrical path is formed between the ground terminal (41) and the power supply terminal (42) via the capacitor element (1).
  • the tip of each second conductive via (32) may be connected to the ground terminal (41), and the tip of each first conductive via (31) may be connected to the power supply terminal (42).
  • each first conductive via (31) extends toward the upper surface (21) of the insulating substrate (2) without being in electrical contact with the second electrode layer (12), and is formed on the upper surface (21).
  • the front end portion of the first conductive via (31) can be exposed. Therefore, the conductive via to be electrically connected to the conventional capacitor-embedded substrate, specifically the first electrode layer (11), is the first electrode of the capacitor element (1) in the surface of the insulating substrate (2).
  • the electrical path is shortened, and as a result, the inductance generated in the capacitor built-in substrate is reduced. This improves the impedance characteristics of the capacitor built-in substrate in the high frequency region.
  • FIG. 4 is a graph (91) showing the impedance characteristics obtained by simulation for the capacitor built-in substrate shown in FIG.
  • the impedance characteristic of the conventional capacitor mounting board is also shown by a graph (92).
  • a chip-like capacitor element (316) is mounted on the lower surface (311) of the insulating substrate (304).
  • an electrical path is formed between the power supply terminal (306) and the ground terminal (307) formed on the upper surface (305) of the insulating substrate (304) via the capacitor element (316).
  • the element sheet manufacturing process the attaching process, the etching process, and the laminating process are executed in this order.
  • a dielectric layer forming process an annealing process, a resist forming process, a plating process, and a resist stripping process are executed in this order.
  • FIG. 5 (a) is a perspective view used for explaining the dielectric layer forming step
  • FIG. 5 (b) is a cross-sectional view taken along the line BB shown in FIG. 5 (a).
  • a metal foil (50) is prepared, and the surface (501) of the metal foil (50), specifically, the A dielectric layer (13) is formed on the predetermined region (54) to be the first electrode layer (11) of each capacitor element (1) in the metal foil (50) by using a powder spray coating method.
  • the dielectric layer (13) is formed on each predetermined region (54) so as to cover a part of the predetermined region (54).
  • a film forming apparatus (7) is used for forming the dielectric layer (13).
  • predetermined regions (54) are set in 11 locations of one metal foil (50) formed of copper (Cu), and each predetermined region (54) is set on each predetermined region (54).
  • a dielectric layer (13) having a square shape is formed using a powder spray coating method. At this time, the dielectric layer (13) is formed on each predetermined region (54) so as to cover the central portion of the predetermined region (54).
  • the powder spray coating method is a film forming method in which a thin film is formed on a target by spraying various powders mixed with the gas onto the target using the flow of the gas.
  • the powder spray coating method includes various film forming methods such as an aerosol deposition method and a powder jet deposition method.
  • FIG. 6 is a view showing a film forming apparatus (7) used in the aerosol deposition method.
  • the film forming apparatus (7) maintains the inside in a vacuum state by an aerosol generator (71) that stirs and mixes powder with high-pressure gas to form an aerosol, and a vacuum pump (73).
  • the film forming chamber (72) that can be connected is connected by a thin transfer tube (74).
  • the inside of the film formation chamber (72) is maintained in a vacuum state, whereby the space (high pressure space) in the aerosol generator (71) into which the high pressure gas flows and the film formation chamber (72) There will be a pressure difference between this space (low pressure space). Accordingly, the powder aerosolized by the aerosol generator (71) flows in the transfer tube (74) toward the film forming chamber (72).
  • a stage (75) for installing a target having a surface on which a thin film is to be formed is provided, and the stage (75) is an installation surface on which the target is installed ( 751), a translation in the XY plane, translation in the Z-axis direction perpendicular to the XY plane, and rotation around the Z-axis are possible.
  • One end of the transfer tube (74) is disposed in the film forming chamber (72), and at one end, a slit-like nozzle (76) is attached with its tip directed toward the installation surface (751) of the stage (75). It has been.
  • the nozzle (76) has a shape capable of accelerating the powder discharged from one end of the transfer tube (74) to about 100 m / sec.
  • the powder discharged at high speed from the tip of the nozzle (76) is sprayed onto the surface of the target on the stage (75).
  • FIG. 7 is a view showing a film forming apparatus (7) used in the powder jet deposition method.
  • the film forming apparatus (7) includes a stepped nozzle (81) having two regions (811) and (812) having different inner diameters, and the nozzle (81) has an inner diameter.
  • a through hole (82) for supplying powder is formed at a position close to the second region (812) having a small inner diameter in the large first region (811).
  • the discharged powder is sprayed onto the surface of the target on the stage (75) as in the film forming apparatus (FIG. 6) used in the aerosol deposition method.
  • the powdery dielectric material is sprayed onto the predetermined region (54) of the metal foil (50) using the powder spray coating method. Thereby, the powdery dielectric material collides with the predetermined region (54) and is crushed, and the powdery dielectric material collides with and crushes on the predetermined region (54).
  • a fine dielectric material is densely deposited on each predetermined region (54) of the metal foil (50) to form a dielectric layer (13).
  • each predetermined region (54) is desired without masking the surface (501) of the metal foil (50). It is possible to form a dielectric layer (13) having a thickness dimension T of. Specifically, the thickness dimension T of the dielectric layer (13) can be easily changed by adjusting the number of scans, scan speed, discharge speed, etc. of the film forming apparatus (7). Accordingly, even when the dielectric layer (13) is formed on the plurality of predetermined regions (54) of the metal foil (50), the dielectric layer (13) is provided for each predetermined region (54) as shown in FIG. The thickness dimension T can be changed, and the change can be easily performed. Further, according to the above-described powder spray coating method, the type of dielectric material sprayed for each predetermined region (54) can be changed, and the change can be easily performed.
  • the dielectric layer forming step masking may be performed on a region different from the region on each predetermined region (54) in the surface (501) of the metal foil (50). Even in this case, it is possible to form the dielectric layer (13) having a desired thickness dimension T on each predetermined region (54) by using the powder spray coating method. Further, on the plurality of predetermined regions (54) of the metal foil (50), not only the plurality of dielectric layers (13) having different thickness dimensions T but also the film forming areas and / or thickness dimensions T are different from each other. A plurality of dielectric layers (13) may be formed.
  • FIG. 8 is a perspective view used for explaining the annealing process.
  • each dielectric layer (13) is irradiated with a laser, thereby annealing the dielectric layer (13).
  • the annealing step is not an essential step in the method for manufacturing a capacitor-embedded substrate according to the present invention, and the annealing step may be performed only when the characteristics of the dielectric layer (13) are further improved.
  • annealing may be performed by a method such as microwave heating, heating in the atmosphere or nitrogen atmosphere (using a furnace or the like), or the like.
  • FIG. 9 is a perspective view used for explaining the resist formation process.
  • a masking process is performed on the first element forming sheet (61).
  • a resist (52) is formed in the exposed surface of the first element forming sheet (61) in a region where plating is not desired to be applied in the plating process to be executed next.
  • the dielectric layer (13 The resist (52) is formed in the region not covered with (). Thereby, the second sheet for element formation (62) is formed.
  • FIG. 10 is a perspective view used for explaining the plating process.
  • the element forming second sheet (62) is subjected to electroless plating by immersing the element forming second sheet (62) in a plating solution (9).
  • a metal thin film (53) to be the second electrode layer (12) of the capacitor element (1) is formed on each dielectric layer (13).
  • copper (Cu) is used as the metal material for the electroless plating process.
  • the metal thin film (53) can be formed by a sputtering method, a vapor deposition method, a screen printing method, an ink jet method, or the like.
  • FIG. 12 is a plan view used for explaining the resist stripping process.
  • FIG. 13 is a cross-sectional view taken along the line CC shown in FIG.
  • the resist (52) (see FIG. 11) formed on the surface (501) of the metal foil (50) is stripped to remove the metal foil (50).
  • the resist (52) is removed from the surface (501).
  • An element sheet (6) having a plurality of element parts (5) consisting of (53) is formed.
  • a chemical method can be used for removing the resist (52).
  • FIG. 14 is a cross-sectional view used for explaining the pasting process. As shown in FIG. 14, in the pasting process, the surface of one insulating base material (20) of the two insulating base materials (20), (20) (see FIG. 16) constituting the insulating substrate (2) is applied. The element sheet (6) is pasted.
  • FIG. 15 is a cross-sectional view used for explaining the etching process. As shown in FIG. 15, in the etching step, pattern etching is performed on the metal foil (50) (see FIG. 14) of the element sheet (6) to thereby form each predetermined region set in the metal foil (50) (see FIG. 15). 54) is left on the insulating substrate (20).
  • each predetermined region (54) left on the insulating base (20) is a part of the surface on the metal thin film (53) side, specifically, the central region on the surface on the metal thin film (53) side. It will be covered by the metal thin film (53).
  • the metal thin film (53) a part of the surface on the metal thin film (53) side of the predetermined region (54) to be left out of the metal foil (50) is covered with the metal thin film (53).
  • pattern etching is performed on the metal foil (50).
  • the plurality of element portions (5) of the element sheet (6) are left at predetermined positions on the insulating base (20), and as a result, each element left on the insulating base (20).
  • the capacitor element (1) is formed from the portion (5). Specifically, a predetermined region (54) of the metal foil (50) left on the insulating substrate (20) in each element part (5) becomes the first electrode layer (11) of the capacitor element (1).
  • the metal thin film (53) formed on the predetermined region (54) becomes the second electrode layer (12) of the capacitor element (1).
  • a dielectric is formed between the electrode layers (11) and (12).
  • the capacitor element (1) with the layer (13) interposed is formed.
  • each capacitor element (1) is mounted at a predetermined position on the insulating substrate (20). Further, in the present embodiment, as shown in FIG. 15, the right-side capacitor element (1) and the left-side capacitor element (1) have different thickness dimensions T of the dielectric layer (13). The capacitor elements (1) have different capacitances.
  • the insulating substrate (2) As shown in FIG. 15, in the etching process of the present embodiment, by performing pattern etching on the metal foil (50), in addition to the first electrode layer (11) of the capacitor element (1), the insulating substrate (2) An electrode pattern (55) such as a power supply pattern and a ground pattern to be formed therein is also formed.
  • FIG. 16 is a cross-sectional view used for explaining the lamination process.
  • another insulating base material (20) constituting the insulating substrate (2) is laminated on the insulating base material (20).
  • the insulating substrate (2) is formed by the two insulating base materials (20) laminated.
  • a first conductive via (31) and a second conductive via (32) corresponding to each capacitor element (1) are formed on the insulating substrate (2), and the insulating substrate (2).
  • a ground terminal (41) and a power supply terminal (42) corresponding to each capacitor element (1) are formed on the upper surface (21).
  • the capacitor built-in substrate is completed.
  • the dielectric layer (13) is formed using a powder spray coating method.
  • the powder spray coating method as described above, even when the dielectric layer (13) is formed on the plurality of predetermined regions (54) of the metal foil (50), as shown in FIG. As described above, the film formation area and / or the thickness dimension T of the dielectric layer (13) can be changed for each predetermined region (54), and the change can be easily performed. Further, according to the powder spray coating method, the type of the dielectric material sprayed for each predetermined region (54) can be changed, and the change can be easily performed.
  • the capacitor element (1) having a desired capacitance can be mounted at a predetermined position on the insulating substrate (20). . Therefore, even when the design related to the capacitance of the capacitor element (1) is changed, the type of the dielectric material constituting the dielectric layer (13), the film formation area of the dielectric layer, and the dielectric layer (13) It is only necessary to change at least one of the thickness dimensions T, and it is not necessary to redesign the arrangement of the capacitor element (1). In addition, the dielectric layer (13) can be formed without masking the metal foil (50), and therefore the yield of the capacitor built-in substrate can be improved.
  • the capacitor element (1) mounted on the insulating substrate (20) in the above manufacturing method has a small thickness and is in the form of a sheet.
  • Such a capacitor element (1) requires high handling performance when it is mounted on the insulating substrate (20). For this reason, if the capacitor elements (1) to be mounted on the insulating base material (20) are individually handled, the process of mounting the capacitor elements (1) on the insulating base material (20) becomes complicated.
  • the capacitor element (1) is formed by performing the etching process, and the capacitor element (1) is handled as the element sheet (6) until the etching process is performed. Therefore, it is not necessary to handle the capacitor elements (1) individually, and the process of mounting the capacitor elements on the insulating substrate (20) is simplified.
  • the dielectric layer (13) constituting the capacitor element (1) is formed on the metal foil (50). And the element thin film (53) is formed, and the element sheet
  • substrate with a built-in capacitor exists in the range of 5 micrometers or more and 100 micrometers or less. This is because, when the thickness is smaller than 5 ⁇ m, handling of the element sheet (6) becomes difficult and problems such as an increase in resistance occur. Further, when the thickness dimension is larger than 100 ⁇ m, the thickness of the capacitor element (1) affects the surface of the insulating base material (20), so that irregularities are formed on the surface of the insulating base material (20). This is because it becomes difficult to laminate another insulating base material (20) thereon.
  • the above manufacturing method can also be applied to the manufacture of a capacitor built-in substrate in which the capacitor element (1) is embedded only at one location in the insulating substrate (2).
  • the above manufacturing method can also be applied to the manufacture of a capacitor built-in substrate in which the capacitor element (1) is embedded only at one location in the insulating substrate (2).
  • the etching step only the first electrode layer (11) constituting the capacitor element (1) may be formed from the metal foil (50) without forming the electrode pattern (55).
  • the second electrode layer (12) of the capacitor element (1) may be formed of a metal foil.
  • the shape of the first electrode layer (11) and the second electrode layer (12) of the capacitor element (1) is not limited to a substantially square shape, but the first electrode layer (11) and the second electrode layer (12). ) Various shapes can be used.
  • Capacitor element (11) First electrode layer (12) Second electrode layer (13) Dielectric layer (2) Insulating substrate (20) Insulating substrate (31) First conductive via (32) Second conductive via (41) Ground terminal (42) Power supply terminal (5) Element section (50) Metal foil (53) Metal thin film (metal layer) (54) Predetermined area (6) Element sheet (7) Deposition system

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Abstract

本発明に係る製造方法は、素子シート作製工程と、貼付け工程と、エッチング工程と、積層工程とを有している。素子シート作製工程では、金属箔50を用いて、該金属箔50の内、コンデンサ素子の第１電極層となる所定領域54上に、粉末噴射コーティング法を用いて誘電体層13を形成し、その後、該誘電体層13上にコンデンサ素子の第２電極層となる金属層を形成することにより、素子部を有する素子シートを作製する。貼付け工程では、素子シートを絶縁基材上に貼り付ける。エッチング工程では、金属箔50にエッチングを施すことにより、絶縁基材上に、素子シートの素子部からなるコンデンサ素子を形成する。積層工程では、絶縁基材上に別の絶縁基材を積層する。

Description

コンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法
　本発明は、コンデンサ素子が絶縁基板に内蔵されたコンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法に関する。
　従来から、回路基板を小型化及び薄型化するべく、絶縁基板内に電子部品を埋設することにより絶縁基板に電子部品が内蔵された電子部品内蔵基板が提案されている。特に、本願に関連する技術として、図１７に示す様に、絶縁基板(304)に、第１電極層(301)と第２電極層(302)との間に誘電体層(303)が介在したコンデンサ素子(300)を埋設したコンデンサ内蔵基板が提案されている（例えば、特許文献１参照）。
　具体的には、絶縁基板(304)の表面の内、ＣＰＵ等の半導体素子が搭載される表面領域(305)（図１７の紙面において上面。以下、「上面」という）の複数箇所に、コンデンサ素子(300)の両電極層(301)(302)がそれぞれ電気的に接続されるべきグランド端子(306)及び電源端子(307)が形成されている。そして、コンデンサ素子(300)は、その両電極層(301)(302)が絶縁基板(304)の上面(305)に略平行となる姿勢で絶縁基板(304)内に埋設され、コンデンサ素子(300)の第１電極層(301)と各グランド端子(306)とが、絶縁基板(304)内に形成された導電ビア(308)(309)を通じて互いに電気的に接続される一方、コンデンサ素子(300)の第２電極層(302)と各電源端子(307)とが、絶縁基板(304)内に形成された導電ビア(310)を通じて互いに電気的に接続されている。
　上記コンデンサ内蔵基板を作製する工程では、絶縁基板(304)を構成する２枚の絶縁基材の内、一方の絶縁基材上にコンデンサ素子(300)を搭載し、その後、他方の絶縁基材を一方の絶縁基材に積層する。
特開２００４－１０３９６７号公報 特開２００８－２１８７５３号公報
　しかしながら、絶縁基材上に搭載する上記コンデンサ素子(300)は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子(300)は、これを絶縁基材上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材上に搭載せんとするコンデンサ素子(300)を個々にハンドリングしたのでは、絶縁基材上にコンデンサ素子(300)を搭載する工程が煩雑になる。
　そこで、絶縁基材上にコンデンサ素子(300)を搭載する工程において、先ず、絶縁基材上に金属箔を貼り付け、次に該金属箔にエッチングを施すことにより、絶縁基材上にコンデンサ素子(300)の第１電極層(301)を形成し、その後、該第１電極層(301)上に誘電体層(303)と第２電極層(302)とを形成する方法が提案されている（例えば、特許文献２参照）。これにより、コンデンサ素子(300)を個々にハンドリングする必要がなくなる。
　しかしながら、この様な方法では、コンデンサ素子(300)の誘電体層(303)及び第２電極層(302)を、絶縁基材上で形成しなければならない。ここで、誘電体層(303)及び第２電極層(302)の形成には、スパッタリング法、真空蒸着法、ゾルゲル法等の成膜法が用いられる。このため、コンデンサ素子(300)の誘電体層(303)及び第２電極層(302)を形成するための誘電体材料や金属材料が、絶縁基材等の別の部品に混入する虞があった。又、コンデンサ素子(300)を形成するために熱処理を実行する必要がある場合、該熱処理により別の部品に悪影響が及ぶ虞があった。従って、上記方法では、絶縁基材上にコンデンサ素子(300)を良好な状態で搭載することが困難であった。
　又、絶縁基板上の複数箇所に第１電極層(301)が形成されている場合、スパッタリング法、真空蒸着法、ゾルゲル法等の成膜法を用いて第１電極層(301)上に誘電体層(303)を形成すると、第１電極層(301)上には、同じ組成であって且つ同じ厚さ寸法の誘電体層が形成されるに過ぎない。このため、静電容量が異なる複数のコンデンサ素子(300)を絶縁基板(304)に内蔵する場合、各コンデンサ素子(300)の誘電体層(303)の成膜面積を変化させざるを得なかった。
　従って、コンデンサ素子(300)の静電容量に関する設計を変更する毎に、誘電体層(303)の成膜面積が変更され、このためコンデンサ素子(300)の配置に関する設計をも変更する必要があった。よって、コンデンサ内蔵基板の製造が煩雑になっていた。
　更に、スパッタリング法、真空蒸着法、ゾルゲル法等の成膜法を用いて第１電極層(301)上に誘電体層(303)を形成する場合、該誘電体層(303)の形成前に、誘電体層の成膜領域とは異なる領域にマスキングを施す必要がある。このため、コンデンサ内蔵基板の製造が煩雑となり、又、コンデンサ内蔵基板の歩留まりが低下する虞がある。
　上記成膜法を用いた場合でも、該成膜法を、誘電体材料の種類を替えて及び／又はマスキングを形成し直して繰り返し実行することにより、第１電極層(301)上に、異なる成分及び／又は異なる厚さ寸法の誘電体層を形成することが可能である。しかしながら、この方法ではマスキングを形成し直す必要があり、従って、コンデンサ内蔵基板の製造が煩雑になる。
　そこで本発明の目的は、簡易な方法であるにも拘わらず、所望の静電容量を有するコンデンサ素子を絶縁基材上の所定位置に搭載してコンデンサ内蔵基板を製造することが可能な製造方法、及び該製造方法に使用可能な素子シートの製造方法を提供することである。
　本発明に係るコンデンサ内蔵基板の製造方法は、第１電極層と第２電極層との間に誘電体層が介在した１又複数のコンデンサ素子と、絶縁基板とを具え、該絶縁基板内にコンデンサ素子を埋設することにより該絶縁基板にコンデンサ素子が内蔵されたコンデンサ内蔵基板を製造する方法であり、素子シート作製工程と、貼付け工程と、エッチング工程と、積層工程とを有している。ここで、素子シート作製工程では、金属箔を用いて、該金属箔の内、前記１又複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に、粉末噴射コーティング法を用いて誘電体層を形成し、その後、該誘電体層上に前記第２電極層となる金属層を形成することにより、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる１又は複数の素子部を有する素子シートを作製する。貼付け工程では、前記素子シートを、前記絶縁基板を構成する２つの絶縁基材の内、一方の絶縁基材上に貼り付ける。エッチング工程では、前記金属箔にエッチングを施して前記一方の絶縁基材上に前記１又は複数の所定領域を残置させることにより、該一方の絶縁基板上に、前記素子シートの１又は複数の素子部からなる前記１又は複数のコンデンサ素子を形成する。積層工程では、前記一方の絶縁基材上に他方の絶縁基材を積層することにより前記絶縁基板を形成する。
　上記製造方法を実施することにより、コンデンサ素子が、絶縁基材上の所定位置に搭載されることになる。
　上記製造方法においては、誘電体層が粉末噴射コーティング法を用いて形成されている。ここで、粉末噴射コーティング法は、気体に混合された種々の粉末を、該気体の流れを利用してターゲットに噴き付けることにより、該ターゲット上に薄膜を形成する成膜法である。粉末噴射コーティング法によれば、金属箔の表面にマスキングを施すことの有無に拘わらず、所定領域に、所望の成膜面積及び／又は所望の厚さ寸法を有する誘電体層を形成することが可能である。従って、金属箔の複数の所定領域上に誘電体層を形成する場合でも、所定領域毎に誘電体層の成膜面積及び／又は厚さ寸法を変更することが出来、且つその変更を容易に行うことが出来る。又、粉末噴射コーティング法によれば、所定領域毎に噴射する誘電体材料の種類を変更することが出来、且つその変更を容易に行うことが出来る。
　よって、本発明に係る製造方法によれば、それが簡易な方法であるにも拘わらず、絶縁基材上の所定位置に所望の静電容量を有するコンデンサ素子を搭載することが出来る。このため、コンデンサ素子の静電容量に関する設計を変更する場合でも、誘電体層を構成する誘電体材料の種類、誘電体層の成膜面積及び厚さ寸法の少なくとも何れかを変更するだけでよく、コンデンサ素子の配置を設計し直す必要がない。又、金属箔にマスキングを施すことなしに誘電体層を形成することが可能であり、従って、コンデンサ内蔵基板の歩留まりを向上させることが出来る。
　又、上記製造方法において絶縁基材上に搭載するコンデンサ素子は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子は、これを絶縁基材上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材上に搭載せんとするコンデンサ素子を個々にハンドリングしたのでは、絶縁基材上にコンデンサ素子を搭載する工程が煩雑になる。
　上記製造方法によれば、コンデンサ素子はエッチング工程の実行により形成され、該エッチング工程を実行する迄は、コンデンサ素子は素子シートとして扱われることになる。よって、コンデンサ素子を個々にハンドリングする必要がなく、絶縁基材上にコンデンサ素子を搭載する工程が簡略化されることになる。
　更に、上記製造方法においては、金属箔を絶縁基材上に貼り付ける前に、該金属箔上に、コンデンサ素子を構成する誘電体層及び金属層を形成して、素子シートを作製している。従って、該誘電体層及び金属層を絶縁基材上で形成する必要がない。よって、誘電体層及び金属層を形成するための誘電体材料や金属材料が絶縁基材等の別の部品に混入する虞がない。又、コンデンサ素子を形成するために熱処理を実行する必要である場合でも、該熱処理により別の部品に悪影響が及ぶ虞もない。
　上記製造方法の具体的構成において、前記エッチング工程では、金属箔の内、残置することとなる前記所定領域の前記金属層側の表面の一部が該金属層によって覆われることとなる様に、前記金属箔にエッチングが施される。
　上記製造方法の他の具体的構成において、前記素子シート作製工程では、前記金属箔の複数の所定領域上に、前記粉末噴射コーティング法を用いて成膜面積及び／又は厚さ寸法が互いに異なる複数の誘電体層を形成し、その後、各誘電体層上に前記金属層を形成することにより、前記複数の素子部を有する素子シートを作製する。
　本発明に係る素子シートの製造方法は、第１電極層と第２電極層との間に誘電体層が介在した１又は複数のコンデンサ素子となる１又は複数の素子部を有する素子シートを作製する方法であり、誘電体層形成工程と、金属層形成工程とを有している。ここで、誘電体層形成工程では、金属箔を用いて、該金属箔の内、前記１又は複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に、粉末噴射コーティング法を用いて誘電体層を形成する。金属層形成工程では、前記誘電体層上に前記第２電極層となる金属層を形成する。そして、前記素子シートの素子部は、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる。
　ここで、粉末噴射コーティング法は、気体に混合された種々の粉末を、該気体の流れを利用してターゲットに噴き付けることにより、該ターゲット上に薄膜を形成する成膜法である。粉末噴射コーティング法によれば、金属箔の表面にマスキングを施すことの有無に拘わらず、所定領域に、所望の成膜面積及び／又は所望の厚さ寸法を有する誘電体層を形成することが可能である。従って、金属箔の複数の所定領域上に誘電体層を形成する場合でも、所定領域毎に誘電体層の成膜面積及び／又は厚さ寸法を変更することが出来、且つその変更を容易に行うことが出来る。又、粉末噴射コーティング法によれば、所定領域毎に噴射する誘電体材料の種類を変更することが出来、且つその変更を容易に行うことが出来る。
　上記素子シートの製造方法は、上記コンデンサ内蔵基板の製造方法に含まれる素子シート作製工程として用いることが出来る。
　上記素子シートの製造方法の具体的構成において、前記誘電体層形成工程では、前記金属箔の複数の所定領域上に、前記粉末噴射コーティング法を用いて成膜面積及び／又は厚さ寸法が互いに異なる複数の誘電体層を形成し、前記金属層形成工程では、各誘電体層上に前記金属層を形成する。
　本発明に係る製造方法によれば、簡易な方法であるにも拘わらず、所望の静電容量を有するコンデンサ素子を絶縁基材上の所定位置に搭載してコンデンサ内蔵基板を製造することが出来る。
図１は、コンデンサ内蔵基板を示す断面図である。 図２は、図１に示されるＡ領域の拡大図である。 図３は、該コンデンサ内蔵基板に内蔵されているコンデンサ素子を第２電極層側から見た平面図である。 図４は、該コンデンサ内蔵基板のインピーダンス特性を示した図である。 図５（ａ）は、上記コンデンサ内蔵基板の製造方法について、その誘電体層形成工程の説明に用いられる斜視図であり、図５（ｂ）は、図５（ａ）に示されるＢ－Ｂ線に沿う断面図である。 図６は、エアロゾルデポジション法に用いられる成膜装置を示す図である。 図７は、パウダージェットデポジション法に用いられる成膜装置を示す図である。 図８は、上記コンデンサ内蔵基板の製造方法について、そのアニール工程の説明に用いられる斜視図である。 図９は、上記コンデンサ内蔵基板の製造方法について、そのレジスト形成工程の説明に用いられる斜視図である。 図１０は、上記コンデンサ内蔵基板の製造方法について、そのメッキ工程の説明に用いられる斜視図である。 図１１は、該メッキ工程の実行後の素子形成用第２シートの状態を示した平面図である。 図１２は、上記コンデンサ内蔵基板の製造方法について、そのレジスト剥離工程の説明に用いられる平面図である。 図１３は、図１２に示されるＣ－Ｃ線に沿う断面図である。 図１４は、上記コンデンサ内蔵基板の製造方法について、その貼付け工程の説明に用いられる断面図である。 図１５は、上記コンデンサ内蔵基板の製造方法について、そのエッチング工程の説明に用いられる断面図である。 図１６は、上記コンデンサ内蔵基板の製造方法について、その積層工程の説明に用いられる断面図である。 図１７は、従来のコンデンサ内蔵基板を示した断面図である。 図１８は、従来のコンデンサ搭載基板を示した断面図である。
　以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
　図１は、本発明に係る製造方法によって製造されるコンデンサ内蔵基板の一例を示した断面図である。図１に示す様に、コンデンサ内蔵基板は絶縁基板(２)を具え、該絶縁基板(２)内には、その複数箇所に、第１電極層(11)と第２電極層(12)との間に誘電体層(13)が介在したコンデンサ素子(１)が埋設され、これにより絶縁基板(２)に複数のコンデンサ素子(１)が内蔵されている。
　各コンデンサ素子(１)は、その両電極層(11)(12)の表面が絶縁基板(２)の表面と略平行となる姿勢で、絶縁基板(２)内に埋設されている。又、図１の紙面において右側のコンデンサ素子(１)は、左側のコンデンサ素子(１)よりも誘電体層(13)の厚さ寸法Ｔが小さくなっている。つまり、本実施形態においては、絶縁基板(２)内に、誘電体層(13)の厚さ寸法Ｔが異なる複数のコンデンサ素子(１)が埋設されている。ここで、各誘電体層(13)は、チタン酸バリウム(BaTiO3)、ニオブ酸リチウム(LiNbO3)、ホウ酸リチウム(Li2B4O7)、チタン酸ジルコン酸鉛(PbZrTiO3)、チタン酸ストロンチウム(SrTiO3)、チタン酸ジルコン酸ランタン鉛(PbLaZrTiO3)、タンタル酸リチウム(LiTaO3)、酸化亜鉛(ZnO)、酸化タンタル(Ta2O5)等を主成分とする種々の誘電体材料から形成されている。尚、誘電体層(13)には、誘電特性、絶縁特性、強度等を向上させるべく添加物が含まれていてもよい。
　絶縁基板(２)は、難燃性を有する材料、例えばＦＲ－４（Flame　Retardant　Type　4）の材料から形成されている。ここで、ＦＲ－４の材料は、例えばガラス繊維とエポキシ樹脂の複合材料からなる難燃性の材料である。
　コンデンサ素子(１)の第１電極層(11)は、金属箔により形成されている。ここで、金属箔は、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）等、箔を形成することが可能であって且つ電極層となり得る金属材料から形成されている。又、金属箔は、それ単独での取り扱いが可能であり、例えばそれ自体を保持することが可能である。金属箔の厚さ寸法は１μｍ以上であることが好ましい。尚、本実施形態においては、第１電極層(11)を形成する金属箔の金属材料として銅（Ｃｕ）が用いられている。
　一方、コンデンサ素子(１)の第２電極層(12)は、金属薄膜により形成されている。ここで、金属薄膜は、誘電体層(13)等の基材の表面に薄く形成された金属膜であり、銅（Ｃｕ）等、薄膜を形成することが可能であって且つ電極層となり得る金属材料から形成されている。従って、金属薄膜は、それ単独での取り扱いが困難であり、基材と一体で取り扱われる。金属薄膜の厚さ寸法は２０μｍ以下であることが好ましい。尚、本実施形態においては、第２電極層(12)を形成する金属薄膜の金属材料として銅（Ｃｕ）が用いられている。
　図２は、図１に示されるＡ領域の拡大図である。図３は、図２に示されるコンデンサ素子(１)を第２電極層(12)側から見た平面図である。図３に示す様に、コンデンサ素子(１)の第１電極層(11)は、第２電極層(12)側の表面(111)（図２の紙面において上面。以下、「上面」という）の一部が該第２電極層(12)によって覆われている。具体的には、第１電極層(11)は略正方形の形状を有する一方、第２電極層(12)は、第１電極層(11)よりも面積の小さい略正方形の形状を有しており、第２電極層(12)は、第１電極層(11)の上面(111)の中央領域を覆っている。
　本実施形態においては（図２参照）、誘電体層(13)は、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われている領域(112)上に形成され、第２電極層(12)によって覆われていない領域(113)上には形成されていない。
　図２に示す様に、絶縁基板(２)には、第１導電ビア(31)と第２導電ビア(32)とが形成されている。第１導電ビア(31)は、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われていない領域(113)に電気的に接続されている。第２導電ビア(32)は、第２電極層(12)の第１電極層(11)とは反対側の表面(121)（図２の紙面において上面。以下、「上面」という）に電気的に接続されている。又、両導電ビア(31)(32)は、絶縁基板(２)の表面の内、コンデンサ素子(１)の第２電極層(12)側の表面領域(21)（図２の紙面において上面。以下、「上面」という）に向けて延び、該表面領域(21)に両導電ビア(31)(32)の先端部が露出している。ここで、両導電ビア(31)(32)の形成には、銅（Ｃｕ）等の導電材料が用いられている。
　本実施形態においては（図３参照）、第１電極層(11)の上面(111)の内、第２電極層(12)によって覆われていない領域(113)上の１２箇所に第１導電ビア(31)が形成されると共に、第２電極層(12)の上面(121)上の４箇所に第２導電ビア(32)が形成されており、これらの第１導電ビア(31)～(31)と第２導電ビア(32)～(32)とが、図３の紙面において４×４のマトリクス状に配列されている。
　図２に示す様に、絶縁基板(２)の上面(21)には、グランド端子(41)と電源端子(42)とが形成されている。ここで、グランド端子(41)には、絶縁基板(２)の上面(21)に露出した各第１導電ビア(31)の先端部が電気的に接続され、電源端子(42)には、絶縁基板(２)の上面(21)に露出した各第２導電ビア(32)の先端部が電気的に接続されている。従って、グランド端子(41)と電源端子(42)との間には、コンデンサ素子(１)を介して電気的な経路が形成されることになる。勿論、グランド端子(41)に各第２導電ビア(32)の先端部が接続され、電源端子(42)に各第１導電ビア(31)の先端部が接続されてもよい。
　上記コンデンサ内蔵基板においては、第１電極層(11)の上面(111)に第２電極層(12)によって覆われていない領域(113)が形成されており、該領域(113)に複数の第１導電ビア(31)～(31)が電気的に接続されている。従って、各第１導電ビア(31)を、第２電極層(12)に電気的に接触させることなく、絶縁基板(２)の上面(21)に向けて延ばして、該上面(21)に第１導電ビア(31)の先端部を露出させることが出来る。よって、従来のコンデンサ内蔵基板、具体的には第１電極層(11)に電気的に接続されるべき導電ビアが、絶縁基板(２)の表面の内、コンデンサ素子(１)の第１電極層(11)側の表面領域(22)（図２の紙面において下面。以下、「下面」という）に引き回されていたコンデンサ内蔵基板（図１７参照）に比べて、図２に示すコンデンサ内蔵基板は、前記電気的な経路が短くなり、その結果、コンデンサ内蔵基板に生じるインダクタンスが小さくなる。これにより、高周波領域でのコンデンサ内蔵基板のインピーダンス特性が向上することになる。
　本願発明者は、図２に示すコンデンサ内蔵基板について、高周波領域でのインピーダンス特性が向上することをシミュレーションによって確かめた。図４は、図２に示すコンデンサ内蔵基板について、シミュレーションによって得られたインピーダンス特性をグラフ(91)で示した図である。
　尚、図４には、図１８に示す如く従来のコンデンサ搭載基板のインピーダンス特性も、グラフ(92)によって示されている。ここで、従来のコンデンサ搭載基板においては、図１８に示す様に、絶縁基板(304)の複数箇所に、その上面(305)から下面(311)に貫通する一対の導電ビア(314)(315)が形成されると共に、該絶縁基板(304)の下面(311)にチップ状のコンデンサ素子(316)が搭載されている。これにより、絶縁基板(304)の上面(305)に形成されている電源端子(306)とグランド端子(307)との間に、コンデンサ素子(316)を介して電気的な経路が形成されている。
　図４に示す２つのグラフ(91)(92)を比較することにより、図２に示すコンデンサ内蔵基板において、高周波領域でのインピーダンス特性が向上していることがわかる。
　次に、上記コンデンサ内蔵基板の製造方法について、図面に沿って具体的に説明する。該製造方法においては、素子シート作製工程、貼付け工程、エッチング工程、及び積層工程が、この順に実行される。又、素子シート作製工程においては、誘電体層形成工程、アニール工程、レジスト形成工程、メッキ工程、レジスト剥離工程が、この順に実行される。
　図５（ａ）は、誘電体層形成工程の説明に用いられる斜視図であり、図５（ｂ）は、図５（ａ）に示されるＢ－Ｂ線に沿う断面図である。図５（ａ）及び図５（ｂ）に示す様に、誘電体層形成工程では、先ず金属箔(50)を用意し、該金属箔(50)の表面(501)、具体的には該金属箔(50)の内、各コンデンサ素子(１)の第１電極層(11)となる所定領域(54)上に、粉末噴射コーティング法を用いて誘電体層(13)を形成する。このとき、各所定領域(54)上には、誘電体層(13)は、該所定領域(54)の一部を覆うこととなる様に形成される。これにより、金属箔(50)の表面(501)に複数の誘電体層(13)が形成された素子形成用第１シート(61)が形成される。尚、誘電体層(13)の形成には成膜装置(７)が用いられる。
　本実施形態では（図５（ａ）参照）、銅（Ｃｕ）から形成された１枚の金属箔(50)の１１箇所に所定領域(54)が設定され、各所定領域(54)上に、正方形の形状を有する誘電体層(13)が、粉末噴射コーティング法を用いて形成される。このとき、各所定領域(54)上には、誘電体層(13)は、該所定領域(54)の中央部を覆うこととなる様に形成される。
　ここで、粉末噴射コーティング法は、気体に混合された種々の粉末を、該気体の流れを利用してターゲットに噴き付けることにより、該ターゲット上に薄膜を形成する成膜法である。粉末噴射コーティング法には、エアロゾルデポジション法、パウダージェットデポジション法等、種々の成膜法が含まれる。
　図６は、エアロゾルデポジション法に用いられる成膜装置(７)を示す図である。図６に示す様に、該成膜装置(７)は、粉末を高圧ガスと攪拌・混合してエアロゾル化するエアロゾル発生器(71)と、真空ポンプ(73)にて内部を真空状態に維持することが可能な成膜チャンバ(72)とを、細い搬送チューブ(74)により接続して構成されている。成膜時においては、成膜チャンバ(72)の内部が真空状態に維持され、これにより、高圧ガスが流れ込むエアロゾル発生器(71)内の空間（高圧空間）と、成膜チャンバ(72)内の空間（低圧空間）との間には、圧力差が生じることとなる。したがって、エアロゾル発生器(71)にてエアロゾル化された粉末は、搬送チューブ(74)内を成膜チャンバ(72)へ向けて流れることになる。
　成膜チャンバ(72)の内部には、薄膜を形成すべき表面を有するターゲットを設置するためのステージ(75)が配備されており、該ステージ(75)は、ターゲットが設置される設置面(751)に平行なＸＹ平面内での並進と、該ＸＹ平面に垂直なＺ軸方向への並進と、該Ｚ軸周りの回転とが可能な構成を有している。
　搬送チューブ(74)の一端は成膜チャンバ(72)内に配置され、該一端には、スリット状のノズル(76)が、その先端をステージ(75)の設置面(751)へ向けて取り付けられている。又、該ノズル(76)は、搬送チューブ(74)の一端から吐出される粉末を１００ｍ／ｓｅｃ程度まで加速することが可能な形状を有している。
　従って、ノズル(76)の先端から高速で吐出された粉末は、ステージ(75)上のターゲットの表面に噴き付けられることになる。
　図７は、パウダージェットデポジション法に用いられる成膜装置(７)を示す図である。図７に示す様に、該成膜装置(７)は、内径の異なる２つの領域(811)(812)を有する段付きのノズル(81)を具え、該ノズル(81)には、内径の大きな第１領域(811)の内、内径の小さな第２領域(812)に近い位置に、粉末を供給するための貫通孔(82)が形成されている。
　従って、ノズル(81)内に、第２領域(812)から第１領域(811)へ向けて圧縮ガスを流すことにより、内径が変化する第２領域(812)の出口付近の位置にて負圧が発生し、該負圧によって粉末がノズル(81)内へ吸入される。これにより、吸入された粉末が圧縮ガスと共に高速でノズル(81)の先端(813)から吐出されることになる。
　吐出された粉末は、エアロゾルデポジション法に用いられる成膜装置（図６）と同様、ステージ(75)上のターゲットの表面に噴き付けられる。
　誘電体層形成工程では、上記粉末噴射コーティング法を用いて粉末状の誘電体材料が金属箔(50)の所定領域(54)に噴き付けられる。これにより、該所定領域(54)に粉末状の誘電体材料が衝突して破砕し、又、該所定領域(54)上で粉末状の誘電体材料どうしが衝突して破砕し、その結果、金属箔(50)の各所定領域(54)上には、微細な誘電体材料が緻密に堆積して誘電体層(13)が形成されることになる。
　上記粉末噴射コーティング法によれば、図５（ａ）及び図５（ｂ）に示す様に金属箔(50)の表面(501)にマスキングを施すことなしに、各所定領域(54)に所望の厚さ寸法Ｔの誘電体層(13)を形成することが可能である。具体的には、成膜装置(７)のスキャン回数、スキャン速度、吐出速度等を調整することにより、誘電体層(13)の厚さ寸法Ｔを容易に変更することが出来る。従って、金属箔(50)の複数の所定領域(54)上に誘電体層(13)を形成する場合でも、図５（ｂ）に示す如く所定領域(54)毎に誘電体層(13)の厚さ寸法Ｔを変更することが出来、且つその変更を容易に行うことが出来る。又、上記粉末噴射コーティング法によれば、所定領域(54)毎に噴射する誘電体材料の種類を変更することが出来、且つその変更を容易に行うことが出来る。
　尚、誘電体層形成工程では、金属箔(50)の表面(501)の内、各所定領域(54)上の領域とは異なる領域にマスキングを施してもよい。この場合においても、上記粉末噴射コーティング法を用いることにより、各所定領域(54)上に所望の厚さ寸法Ｔの誘電体層(13)を形成することが可能である。又、金属箔(50)の複数の所定領域(54)上には、厚さ寸法Ｔが異なる複数の誘電体層(13)に限らず、成膜面積及び／又は厚さ寸法Ｔが互いに異なる複数の誘電体層(13)を形成してもよい。
　図８は、アニール工程の説明に用いられる斜視図である。図８に示す様に、アニール工程では、各誘電体層(13)にレーザを照射することにより、該誘電体層(13)にアニール処理を施す。これにより、誘電体層(13)の特性を更に向上させることが出来る。尚、アニール工程は、本発明に係るコンデンサ内蔵基板の製造方法に必須の工程ではなく、誘電体層(13)の特性を更に向上させる場合にのみ、アニール工程を実行してもよい。又、アニール処理には、レーザ照射の他に、マイクロ波加熱、大気又は窒素雰囲気中での加熱（炉などを使用）等の方法を用いることが出来る。
　図９は、レジスト形成工程の説明に用いられる斜視図である。図９に示す様に、レジスト形成工程では、素子形成用第１シート(61)にマスキング処理を施す。具体的には、素子形成用第１シート(61)の露出表面の内、次に実行されるメッキ工程においてメッキを付着させたくない領域にレジスト(52)を形成する。本実施形態では、メッキ工程にて誘電体層(13)の表面(131)にのみメッキを付着させるべく、本工程において、金属箔(50)の表面(501)の内、誘電体層(13)によって覆われていない領域にレジスト(52)を形成する。これにより、素子形成用第２シート(62)が形成される。
　図１０は、メッキ工程の説明に用いられる斜視図である。図１０に示す様に、メッキ工程では、素子形成用第２シート(62)をメッキ液(９)に浸漬させることにより、素子形成用第２シート(62)に無電解メッキ処理を施す。これにより、図１１に示す様に、各誘電体層(13)上に、コンデンサ素子(１)の第２電極層(12)となる金属薄膜(53)が形成される。本実施形態では、無電解メッキ処理用の金属材料として銅（Ｃｕ）が用いられる。尚、金属薄膜(53)の形成には、メッキ処理の他に、スパッタリング法、蒸着法、スクリーン印刷法、インクジェット法等の手法を用いることが出来る。
　図１２は、レジスト剥離工程の説明に用いられる平面図である。又、図１３は、図１２に示されるＣ－Ｃ線に沿う断面図である。図１２及び図１３に示す様に、レジスト剥離工程では、金属箔(50)の表面(501)上に形成されているレジスト(52)（図１１参照）を剥離し、金属箔(50)の表面(501)からレジスト(52)を除去する。これにより、金属箔(50)の各所定領域(54)と、該所定領域(54)上に形成された誘電体層(13)と、該誘電体層(13)上に形成された金属薄膜(53)とからなる複数の素子部(５)を有する素子シート(６)が形成される。尚、レジスト(52)の剥離には、例えば化学的な手法を用いることが出来る。
　図１４は、貼付け工程の説明に用いられる断面図である。図１４に示す様に、貼付け工程では、絶縁基板(２)を構成する２枚の絶縁基材(20)(20)（図１６参照）の内、一方の絶縁基材(20)の表面に素子シート(６)を貼り付ける。
　図１５は、エッチング工程の説明に用いられる断面図である。図１５に示す様に、エッチング工程では、素子シート(６)の金属箔(50)（図１４参照）にパターンエッチングを施すことにより、該金属箔(50)に設定されている各所定領域(54)を絶縁基材(20)上に残置させる。
　ここで、各所定領域(54)上には、該所定領域(54)の中央部に誘電体層(13)が形成され、該誘電体層(13)上に金属薄膜(53)が形成されている。従って、絶縁基材(20)上に残置した各所定領域(54)は、金属薄膜(53)側の表面の一部、具体的には金属薄膜(53)側の表面の中央領域が、該金属薄膜(53)によって覆われることになる。言い換えると、エッチング工程では、金属箔(50)の内、残置することとなる所定領域(54)の金属薄膜(53)側の表面の一部が該金属薄膜(53)によって覆われることとなる様に、金属箔(50)にパターンエッチングが施される。
　エッチング工程の実行により、素子シート(６)が有する複数の素子部(５)が絶縁基材(20)上の所定位置に残置し、その結果、絶縁基材(20)上に残置した各素子部(５)からコンデンサ素子(１)が形成されることになる。具体的には、各素子部(５)の内、絶縁基材(20)上に残置した金属箔(50)の所定領域(54)がコンデンサ素子(１)の第１電極層(11)となり、該所定領域(54)上に形成されている金属薄膜(53)がコンデンサ素子(１)の第２電極層(12)となり、その結果、両電極層(11)(12)間に誘電体層(13)が介在したコンデンサ素子(１)が形成されることになる。
　これにより、絶縁基材(20)上の所定位置に、各コンデンサ素子(１)が搭載されることになる。又、本実施形態においては、図１５に示す様に、右側のコンデンサ素子(１)と左側のコンデンサ素子(１)とでは誘電体層(13)の厚さ寸法Ｔが異なっているので、両コンデンサ素子(１)は、互いに異なった静電容量を有することになる。
　図１５に示す様に本実施形態のエッチング工程においては、金属箔(50)にパターンエッチングを施すことにより、コンデンサ素子(１)の第１電極層(11)の他に、絶縁基板(２)内に形成されるべき電源パターンやグランドパターン等の電極パターン(55)をも形成している。
　図１６は、積層工程の説明に用いられる断面図である。図１６に示す様に、積層工程では、絶縁基材(20)上に、絶縁基板(２)を構成する別の絶縁基材(20)を積層する。これにより、積層された２つの絶縁基材(20)によって絶縁基板(２)が形成されることになる。
　その後、図２に示す様に、絶縁基板(２)に、各コンデンサ素子(１)に対応する第１導電ビア(31)と第２導電ビア(32)とを形成し、絶縁基板(２)の上面(21)に、各コンデンサ素子(１)に対応するグランド端子(41)と電源端子(42)とを形成する。これにより、コンデンサ内蔵基板が完成することになる。
　上記製造方法においては、誘電体層(13)が粉末噴射コーティング法を用いて形成されている。ここで、粉末噴射コーティング法によれば、上述した様に、金属箔(50)の複数の所定領域(54)上に誘電体層(13)を形成する場合でも、図５（ｂ）に示す如く所定領域(54)毎に誘電体層(13)の成膜面積及び／又は厚さ寸法Ｔを変更することが出来、且つその変更を容易に行うことが出来る。又、粉末噴射コーティング法によれば、所定領域(54)毎に噴射する誘電体材料の種類を変更することが出来、且つその変更を容易に行うことが出来る。
　従って、上記製造方法によれば、それが簡易な方法であるにも拘わらず、絶縁基材(20)上の所定位置に所望の静電容量を有するコンデンサ素子(１)を搭載することが出来る。このため、コンデンサ素子(１)の静電容量に関する設計を変更する場合でも、誘電体層(13)を構成する誘電体材料の種類、誘電体層の成膜面積及び誘電体層(13)の厚さ寸法Ｔの少なくとも何れかを変更するだけでよく、コンデンサ素子(１)の配置を設計し直す必要がない。又、金属箔(50)にマスキングを施すことなしに誘電体層(13)を形成することが可能であり、従って、コンデンサ内蔵基板の歩留まりを向上させることが出来る。
　又、上記製造方法において絶縁基材(20)上に搭載するコンデンサ素子(１)は、その厚さ寸法が小さくてシート状のものである。この様なコンデンサ素子(１)は、これを絶縁基材(20)上に搭載するときに高いハンドリング性能を必要とする。このため、絶縁基材(20)上に搭載せんとするコンデンサ素子(１)を個々にハンドリングしたのでは、絶縁基材(20)上にコンデンサ素子(１)を搭載する工程が煩雑になる。
　上記製造方法によれば、コンデンサ素子(１)はエッチング工程の実行により形成され、該エッチング工程を実行する迄は、コンデンサ素子(１)は素子シート(６)として扱われることになる。よって、コンデンサ素子(１)を個々にハンドリングする必要がなく、絶縁基材(20)上にコンデンサ素子を搭載する工程が簡略化されることになる。
　更に、上記製造方法においては、金属箔(50)を絶縁基材(20)上に貼り付ける前に、該金属箔(50)上に、コンデンサ素子(１)を構成する誘電体層(13)及び金属薄膜(53)を形成して、素子シート(６)を作製している。従って、該誘電体層(13)及び金属薄膜(53)を絶縁基材(20)上で形成する必要がない。よって、誘電体層(13)及び金属薄膜(53)を形成するための誘電体材料や金属材料が絶縁基材(20)等の別の部品に混入する虞がない。又、コンデンサ素子(１)を形成するために、熱処理、具体的には上記アニール工程を実行する必要がある場合でも、該熱処理により別の部品に悪影響が及ぶ虞もない。
　尚、上記コンデンサ内蔵基板の作製に用いるコンデンサ素子(１)の厚さ寸法は、５μｍ以上１００μｍ以下の範囲内であることが好ましい。なぜなら、該厚さ寸法が５μｍより小さい場合、素子シート(６)のハンドリングが困難になり、又、抵抗が大きくなる等の問題が生じるからである。又、該厚さ寸法が１００μｍより大きい場合、コンデンサ素子(１)の厚さが影響して絶縁基材(20)の表面上に凹凸が形成され、上記積層工程にて絶縁基材(20)上に別の絶縁基材(20)を積層することが困難になるからである。
　尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記製造方法は、絶縁基板(２)内の１箇所にのみコンデンサ素子(１)が埋設されているコンデンサ内蔵基板の製造にも適用することが出来る。又、上記エッチング工程において、金属箔(50)からは、電極パターン(55)を形成せずにコンデンサ素子(１)を構成する第１電極層(11)のみを形成してもよい。
　更に、上記コンデンサ内蔵基板において、コンデンサ素子(１)の第２電極層(12)は、金属箔により形成されていてもよい。又、コンデンサ素子(１)の第１電極層(11)及び第２電極層(12)の形状は略正方形に限定されるものではなく、第１電極層(11)及び第２電極層(12)には様々な形状を採用することが出来る。
(１)　コンデンサ素子
(11)　第１電極層
(12)　第２電極層
(13)　誘電体層
(２)　絶縁基板
(20)　絶縁基材
(31)　第１導電ビア
(32)　第２導電ビア
(41)　グランド端子
(42)　電源端子
(５)　素子部
(50)　金属箔
(53)　金属薄膜（金属層）
(54)　所定領域
(６)　素子シート
(７)　成膜装置

Claims (5)

  1. 　第１電極層と第２電極層との間に誘電体層が介在した１又複数のコンデンサ素子と、絶縁基板とを具え、該絶縁基板内にコンデンサ素子を埋設することにより該絶縁基板にコンデンサ素子が内蔵されたコンデンサ内蔵基板を製造する方法であって、
    　金属箔を用いて、該金属箔の内、前記１又複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に、粉末噴射コーティング法を用いて誘電体層を形成し、その後、該誘電体層上に前記第２電極層となる金属層を形成することにより、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる１又は複数の素子部を有する素子シートを作製する素子シート作製工程と、
    　前記素子シートを、前記絶縁基板を構成する２つの絶縁基材の内、一方の絶縁基材上に貼り付ける貼付け工程と、
    　前記金属箔にエッチングを施して前記一方の絶縁基材上に前記１又は複数の所定領域を残置させることにより、該一方の絶縁基板上に、前記素子シートの１又は複数の素子部からなる前記１又は複数のコンデンサ素子を形成するエッチング工程と、
    　前記一方の絶縁基材上に他方の絶縁基材を積層することにより前記絶縁基板を形成する積層工程
    とを有するコンデンサ内蔵基板の製造方法。
  2. 　前記エッチング工程では、金属箔の内、残置することとなる前記所定領域の前記金属層側の表面の一部が該金属層によって覆われることとなる様に、前記金属箔にエッチングが施される請求項１に記載のコンデンサ内蔵基板の製造方法。
  3. 　前記素子シート作製工程では、前記金属箔の複数の所定領域上に、前記粉末噴射コーティング法を用いて成膜面積及び／又は厚さ寸法が互いに異なる複数の誘電体層を形成し、
    その後、各誘電体層上に前記金属層を形成することにより、前記複数の素子部を有する素子シートを作製する請求項１に記載のコンデンサ内蔵基板の製造方法。
  4. 　第１電極層と第２電極層との間に誘電体層が介在した１又は複数のコンデンサ素子となる１又は複数の素子部を有する素子シートを作製する方法であって、
    　金属箔を用いて、該金属箔の内、前記１又は複数のコンデンサ素子の第１電極層となる１又は複数の所定領域上に、粉末噴射コーティング法を用いて誘電体層を形成する誘電体層形成工程と、
    　前記誘電体層上に前記第２電極層となる金属層を形成する金属層形成工程とを有し、前記素子シートの素子部は、前記金属箔の所定領域と、該所定領域上に形成された誘電体層と、該誘電体層上に形成された金属層とからなる素子シートの製造方法。
  5. 　前記誘電体層形成工程では、前記金属箔の複数の所定領域上に、前記粉末噴射コーティング法を用いて成膜面積及び／又は厚さ寸法が互いに異なる複数の誘電体層を形成し、前記金属層形成工程では、各誘電体層上に前記金属層を形成する請求項４に記載の素子シートの製造方法。
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