WO2011105312A1 - コンデンサ及びその製造方法 - Google Patents

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WO2011105312A1
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capacitor
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増田秀俊
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太陽誘電株式会社
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    • H01G13/006—Apparatus or processes for applying terminals

Definitions

  • the present invention relates to a capacitor and a method for manufacturing the same, and more specifically to an improvement in capacitance density of the capacitor, simplification of the manufacturing process, improvement of high-frequency characteristics, and / or improvement of versatility of dielectric materials. .
  • Patent Documents 1 to 3 propose capacitors using porous Al 2 O 3 .
  • Patent Document 1 discloses a capacitor in which positive and negative electrodes are randomly distributed using the above-described porous Al 2 O 3 and a method for manufacturing the same.
  • a hole having a desired depth is formed in the first stage of anodic oxidation of the valve metal (FIG. 2 (C)), and the anode is subsequently applied at a voltage higher than that of the first stage. Oxidation is performed (FIG. 2 (D)). Since the pitch of holes generated by anodization is proportional to the voltage, holes processed at a large voltage have a large pitch. A hole generated by anodization is connected to a part of the hole formed in the first stage.
  • Patent Document 2 discloses a porous Al 2 O 3 capacitor structure that achieves low ESL by applying nanoscale lithography. According to the manufacturing method described in Patent Document 2, a pair of comb-shaped line patterns are formed on the surface of Al prior to anodic oxidation (FIG. 2A). When anodic oxidation is performed in this state, holes are formed along the line pattern (FIG. 2 (B)). Subsequently, the hole is filled with a conductor (FIGS. 2 (C) and 3 (A)), and the line pattern on the surface side is filled with a conductor (FIG. 3 (C)).
  • Patent Document 3 the line pattern on the surface side is embedded with a conductor in the same procedure as in Patent Document 2 (FIG. 10 (A) to FIG. 10). 11 (A)), and then the Al 2 O 3 is removed while leaving the metal (surface electrode and internal electrode) (FIG. 11 (B)), and a dielectric material other than Al 2 O 3 is placed in the gap. Fill (FIG. 11 (C)).
  • Japanese Unexamined Patent Publication No. 2009-88034 (FIGS. 1 to 4) Japanese Patent Laying-Open No. 2009-21553 (FIGS. 1 to 3) Japanese Patent Laying-Open No. 2009-49212 (FIGS. 9 to 11)
  • the capacitance can be increased by increasing the surface area of the capacitor extraction electrode with respect to a dielectric layer having a low dielectric constant (such as an oxide of a metal substrate such as Al 2 O 3 ). ing.
  • This capacity extraction electrode is formed using a high aspect ratio (AR) nanohole array obtained by anodic oxidation of a metal substrate as a template. Since a structure in which metal pillars having a diameter of several tens of nanometers and an AR of several thousand are arranged at a pitch of several tens of nanometers is obtained, a high surface area is achieved.
  • AR aspect ratio
  • the present inventor uses the electrode having the size scale as described above in the capacitor described in Patent Document 1, the parasitic inductance (ESL) is increased, and the device characteristics are deteriorated. Found that there is.
  • ESL parasitic inductance
  • Patent Documents 2 and 3 magnetic field cancellation by reversing the current direction in the positive and negative electrodes is effective.
  • the present inventor requires nanoscale pattern formation, which has a disadvantage that the manufacturing method is complicated and expensive, and that the above-described low ESL structure has positive and negative electrodes.
  • the electrodes are aligned in a line shape, no problem is found between the electrodes in the line direction.
  • Various embodiments of the present invention provide a capacitor capable of improving capacitance density, simplifying the manufacturing process, and / or improving high-frequency characteristics without requiring nanoscale pattern formation, and a method for manufacturing the same.
  • the purpose is to do.
  • Another object includes improving the versatility of the dielectric material in the capacitor.
  • One embodiment of the present invention is a capacitor having a substantially rectangular parallelepiped shape or a substantially cubic shape in which a plurality of positive and negative electrode internal electrodes are formed in a columnar shape substantially in parallel in a hole of a porous dielectric, A first external electrode layer that is electrically connected to the plurality of one-pole internal electrodes formed in the hole and through which the plurality of other-pole internal electrodes penetrates in an insulated state. And an insulating layer formed on the first external electrode layer, through which the internal electrode of the other electrode passes, and a second conductive layer formed on the insulating layer and electrically connected to the internal electrode of the other electrode. An external electrode layer.
  • the porous dielectric is one of a valve metal oxide, a composite oxide, and a resin. *
  • Another embodiment of the present invention is a method of manufacturing a capacitor using a porous oxide base material obtained by anodizing a metal base material, and applying a voltage to the metal base material
  • a plurality of substantially cylindrical first holes that oxidize and open at one main surface of the oxide base material and have a predetermined depth for filling the electrode material are provided in the thickness direction of the oxide base material.
  • Step 1 to form, anodize the metal substrate with an applied voltage larger than that in Step 1, the pitch is larger than the first holes, and irregularly with the tips of some of the first holes Step 2 of forming a plurality of second holes to be connected, 2 while removing the remaining metal base material, and the bottom surface of the second hole facing the other main surface of the oxide base material Step 3 opening on the side, forming a conductive seed layer on one whole main surface of the oxide substrate Step 4, embedding an electrode material in the first hole connected to the second hole, forming a first internal electrode, and forming the other main surface side of the oxide base on the first hole
  • Step 10 Forming an insulating layer on and on the side of the first external electrode layer whose opening is expanded in step 8, Step 10 of embedding an electrode material into the mouthed first hole so as to have a depth exceeding the first external electrode layer, and forming a second internal electrode having substantially the same diameter as the first hole, Removing the insulating layer and exposing an end of the second internal electrode; removing the seed layer; and electrically connecting the exposed end of the second internal electrode to the second external electrode layer Is formed on the insulating layer.
  • the step 13 of removing the oxide base material, and the oxidation removed in the void formed between the first and second internal electrodes by the step 13 are performed. And a step of filling with a dielectric material different from the physical substrate.
  • the dielectric material is any one of a valve metal oxide, a composite oxide, and a resin.
  • the dielectric material is an oxide of a valve metal, an oxide having a dielectric constant higher than that of the removed oxide base material is filled.
  • an external electrode layer using a porous dielectric and taking out a plurality of positive and negative internal electrodes formed in a columnar shape in the pores is formed on the porous dielectric. Since the structure is formed in parallel on the same main surface side, it is possible to improve the capacity density, simplify the manufacturing process, and improve the high-frequency characteristics (reduce ESL) without the need for nanoscale pattern formation. . Further, by removing the porous dielectric material and filling it with another dielectric material, the effect of increasing the choice of dielectric material can be obtained.
  • Example 1 of this invention (A) is sectional drawing of the capacitor
  • FIG. 1A is a cross-sectional view of the capacitor of this embodiment
  • FIG. 1B is an external perspective view showing a part of the capacitance generating portion of the capacitor element.
  • 2 to 4 are diagrams showing an example of the manufacturing process of this embodiment.
  • the capacitor 10 of this embodiment is configured with a capacitor element 12 as a center.
  • the capacitor element 12 includes a capacitance generating portion (or internal electrode filling region) 14 and discarding portions (or internal electrode non-filling regions) 16A and 16B formed on both sides thereof.
  • FIG. 1A is a cross-sectional view of the capacitor of this embodiment
  • FIG. 1B is an external perspective view showing a part of the capacitance generating portion of the capacitor element.
  • 2 to 4 are diagrams showing an example of the manufacturing process of this embodiment.
  • the capacitor 10 of this embodiment is configured with a capacitor element 12 as a center.
  • the capacitor element 12 includes a capacitance generating portion (or internal electrode filling region) 14 and discarding portions (or internal
  • the capacitance generation unit 14 includes a dielectric layer 18 and a plurality of first internal electrodes 20 and second internal electrodes formed in a substantially cylindrical shape in the dielectric layer 18. 22 is included.
  • the capacitor element 12 includes a first external electrode 24 that is electrically connected to the first internal electrode 20 formed on one main surface side, an insulating layer 28 formed on the first external electrode 24, and the A second external electrode 32 formed on the insulating layer 28 and electrically connected to the second internal electrode 22 is provided.
  • An insulating layer 28 is inserted between the first external electrode 24 and the second internal electrode 22, and the insulation between the first external electrode 24 and the second internal electrode 22 is achieved by the insulating layer 28. Yes. *
  • a protective layer 34 is provided outside the capacitor element 12.
  • the protective layer 34 is formed with an exposed portion 36 where a part of the first external electrode 24 is exposed and an exposed portion 38 where a part of the second external electrode 32 is exposed.
  • Terminal electrodes 40 and 42 are formed on both side surfaces of the capacitor element 12 so as to be electrically connected to the exposed portions 36 and 38, respectively.
  • the first internal electrode 20 and the second internal electrode 22 have a large aspect ratio (that is, a high aspect ratio (AR)), and are randomly arranged as shown in FIG. .
  • the first internal electrode 20 is assigned to the positive electrode and the second internal electrode 22 is assigned to the negative electrode. The assignment of the positive electrode and the negative electrode may be reversed. *
  • Examples of the material for forming the dielectric layer 18 include valve metals (Al, Ta, Nb, Ti, Zr, Hf, Z n, W, Sb, etc.) are used. Further, as the first internal electrode 20 and the second internal electrode 22, all kinds of metal that can be plated (Cu, Ni, Co, Cr, Ag, Au, Pd, Fe, Sn, Pb, Pt, etc.) An alloy or the like is used. As the first external electrode 24 and the second external electrode 32, all metals (Cu, Ni, Cr, Ag, Au, Pd, Fe, Sn, Pb, Pt, Ir, Rh, Ru, Al, etc.) are used. It is done.
  • the protective layer 34 for example, an insulator such as SiO 2 , SiN, resin, metal oxide or the like is used.
  • the terminal electrodes 40 and 42 for example, Cu, Ni, Au, solder or the like, or a laminate of these is used.
  • each part of the capacitance generation unit 14 is as follows.
  • the thickness of the first external electrode 24 and the second external electrode 32 is several tens nm to several ⁇ m, and the first internal electrode 20 and the second internal electrode
  • the diameter of the electrode 22 is several tens nm to several hundred nm, and the lengths of the internal electrodes 20 and 22 are several hundred nm to several hundred ⁇ m.
  • the interval between adjacent internal electrodes is several tens of nm to several hundreds of nm
  • the interval between the internal electrode and the external electrode that is, the thickness of the insulating layer 28
  • the thickness of the dielectric layer 18 is several hundreds of nm.
  • the protective layer 34 is formed to a thickness of about several tens of nm to several tens of ⁇ m. *
  • FIGS. 2 to 4 show only the portion corresponding to the capacitance generating portion 14 of the capacitor element 12, and the portions corresponding to the discard portions 16A and 16B on both sides thereof are omitted.
  • a metal substrate 50 made of the above-described valve metal is prepared.
  • pits (not shown) serving as base points for anodic oxidation are formed on the surface 50A of the metal substrate 50 in a close-packed hexagonal array.
  • the first hole 54 having a desired depth (or length) opened on one main surface 52A side.
  • the oxide substrate 52 is used as the dielectric layer 18.
  • the conditions of the anodizing treatment are such that the applied voltage of the first stage anodizing shown in FIG. 2B is several volts to several hundred volts and the treatment time is several minutes to several days.
  • the voltage value is several times the first stage and the treatment time is several minutes to several tens of minutes.
  • a first hole 54 having a pitch of about 100 nm is obtained by setting the applied voltage at the first stage to 40 V, and a second hole 56 having a pitch of about 200 nm by setting the applied voltage at the second stage to 80 V. Is obtained.
  • the number of the first holes 54 connected to the second holes 56 and the number of the first holes 54 not connected can be made substantially equal. it can.
  • the first internal electrode 20 formed inside the first hole 54 connected to the second hole 56 and the inside of the first hole 54 not connected to the second hole 56 are formed. Since the ratio with respect to the second internal electrode 22 is the same, the capacity can be taken out efficiently.
  • the thickness of the oxide substrate formed in the second stage can be reduced while the pitch conversion of the holes is sufficiently completed.
  • the oxide substrate formed in the second stage is preferably as thin as possible because it is removed in a later step. *
  • the bare metal portion of the metal base 50 is removed at the position shown by the dotted line in the same figure, and the second hole is shown as shown by the dotted line in FIG. 3 (A).
  • the bottom surface of 56 is opened in the other main surface 52B of the oxide base material 52 (FIG. 3B).
  • the opening in this step is performed by a technique such as wet etching using phosphoric acid or dry etching using chlorine gas.
  • a seed layer 58 made of a conductor is formed on the main surface 52A of the oxide substrate 52 by a technique such as PVD.
  • a plating conductor as an electrode material is embedded inside the first hole 54 connected to the second hole 56 using the seed layer 58 as a seed, and the first internal electrode 20 is formed. At this time, since the bottom of the first hole 54 not connected to the second hole 56 is not opened, the plating conductor is not embedded. The plated conductor is embedded up to the vicinity of the end of the first hole 54. *
  • the oxide base material 52 is cut off at a position indicated by a dotted line in FIG. 3D to expose the end 20A of the first internal electrode 20 as shown in FIG.
  • the bottom of the first hole 54 in which the internal electrode 20 is not formed is opened.
  • the first external electrode 24 is formed on the main surface 52B of the oxide base 52.
  • the first external electrode 24 has an opening 26 at a position corresponding to the first hole 54 opened in FIG. 3E, and is electrically connected to the exposed end 20A of the first internal electrode 20.
  • the first external electrode 24 is anisotropic by PVD (evaporation, sputtering, etc.) because it is necessary to form the film only on the oxide base main surface 52B without closing the opened first hole 54. It is preferable to reduce the film thickness by an appropriate film growth method.
  • the opening 26 is larger than the diameter of the first hole 54 opened in FIG. 3 (E) and does not reach the first internal electrode 20. Expand. This is to insulate the second internal electrode 22 and the first external electrode 24 which are formed in a process described later. In this step, since it is necessary to leave the first external electrode 24 on the adjacent first internal electrode 20, isotropic and mild wet etching treatment is preferable. *
  • an insulating layer 28 is formed over the first external electrode 24.
  • the insulating layer 28 is formed on the first external electrode 24 and on the side surfaces thereof by the same method as the method for forming the first external electrode 24.
  • a plated conductor which is an electrode material, is embedded in the first hole 54 opened in FIG. 3E so as to have a depth (length) exceeding the first external electrode 24, and the second internal The electrode 22 is formed.
  • the insulating layer 28 is cut off at a position indicated by a dotted line in FIG. 4C, and the end 22A of the second internal electrode 22 is exposed as shown in FIG. 4D.
  • the seed layer 58 is removed.
  • a second external electrode 32 that is electrically connected to the end 22A of the second internal electrode 22 exposed in FIG. 4 (D) is formed on the entire surface of the insulating layer 28. To do. Thereby, the capacitor element 12 is obtained.
  • the capacitor 10 shown in FIG. 1A is obtained by providing the protective layer 34 and the terminal electrodes 40 and 42. In the capacitor 10 thus obtained, the directions of the currents flowing through the positive and negative internal electrodes 20 and 22 are opposite, and the ESL is reduced by the magnetic field canceling effect. *
  • the porous oxide base material 52 obtained by anodizing the valve metal is used as the dielectric layer 18, and a plurality of second cylindrical layers formed in the holes are formed.
  • the external electrodes 24 and 32 for taking out the first internal electrode 20 and the second internal electrode 22 are formed in parallel on the same main surface side of the dielectric layer 18. This has the following effects. (1) Since the directions of the currents flowing through the first internal electrode 20 and the second internal electrode 22 are opposite, the ESL is reduced by the magnetic field canceling effect, and the high frequency characteristics can be improved. (2) Since the first internal electrode 20 and the second internal electrode 22 have a substantially cylindrical shape and the opposing area of the conductor is increased, the capacity can be increased. (3) Nanoscale pattern formation is unnecessary, and the manufacturing process can be simplified and the cost can be reduced.
  • FIG. 5 is a perspective view showing an example of the manufacturing process of the capacitor element 60 of this embodiment.
  • the capacitor element 12 of the first embodiment only the valve metal oxide can be applied as the dielectric layer 18, but this embodiment is intended to improve the range of selectivity of the material of the dielectric layer. is there.
  • the capacitor element 60 of the present embodiment includes a plurality of columnar first internal electrodes 20 and second internal electrodes 22 in the dielectric layer 62 as in the first embodiment. Is formed.
  • the first internal electrode 20 and the second internal electrode 22 are respectively connected to a first external electrode 24 and a second external electrode 32 formed on one main surface side of the dielectric layer 62.
  • the dimensions of each part constituting the capacitor element 60 are the same as those in the first embodiment.
  • the materials for the internal electrodes 20 and 22, the external electrodes 24 and 32, the insulating layer 28, the protective layer 34, and the terminal electrodes 40 and 42 are the same as those in the first embodiment.
  • an oxide of the valve metal Al, Ta, Nb, Ti, Zr, Hf, Zn, W, Sb, etc.
  • composite oxides such as perovskite oxides such as BaTiO 3 and SrTiO 3
  • resins can be used as a material for forming the dielectric layer 62.
  • the steps from the time when the anodic oxidation treatment of the metal substrate is performed in two stages until the formation of the second external electrode 32 are the same as those in the first embodiment.
  • the dielectric layer 18 made of the oxide base material 52 is selectively dissolved and removed as shown in FIG. 5 (B).
  • the first internal electrode 20 and the second internal electrode 22 are exposed.
  • the electrode material is Ni and the oxide substrate 52 is Al 2 O 3 , NaOH is effective for selective removal.
  • the gap portion 64 is filled with another dielectric material to form the dielectric layer 62 shown in FIG.
  • the filling method of the other dielectric material is preferably a wet method such as coating or dipping in consideration of embeddability and deposition.
  • the other dielectric material can be selected according to the application of the capacitor element 60. However, when using an oxide of a valve metal, an oxide having a dielectric constant higher than that of the removed oxide substrate 52 is used. When the is filled, a larger capacitance value can be obtained, and the reliability of the element can be improved.
  • the effect of improving the selectivity of the material forming the dielectric layer 62 can be obtained.
  • this invention is not limited to the Example mentioned above, A various change can be added in the range which does not deviate from the summary of this invention.
  • the following changes can be made.
  • (1) The shapes and dimensions shown in the above embodiments are examples, and may be appropriately changed as necessary.
  • various known materials may be used for the material.
  • various known metals that can be anodized can be applied in place of aluminum exemplified as the metal substrate for forming the dielectric layer 18.
  • (3) The electrode lead-out structures shown in the first and second embodiments are examples, and the design can be changed as appropriate so as to achieve the same effect.
  • a porous dielectric is used, and external electrodes that respectively take out a plurality of positive and negative internal electrodes formed in a columnar shape in the pores are the same as the porous dielectric.
  • the porous dielectric is removed and filled with another dielectric material, if necessary, so as to be formed parallel to the main surface side. This makes it possible to improve the capacitance density, simplify the manufacturing process, improve the high-frequency characteristics (reduce ESL), and / or improve the selectivity of the dielectric material without requiring nanoscale pattern formation.
  • various embodiments of the present invention can be applied to a capacitor, and is particularly suitable for use as a high-frequency capacitor.
  • Capacitor 12 Capacitor element 14: Capacitance generating portion (internal electrode filling region) 16A, 16B: Discarding portion (internal electrode non-filling region) 18: Dielectric layer 20: First internal electrode (positive electrode) 20A: End portion 22: second internal electrode (negative electrode) 22A: end 24: first external electrode 26: opening 28: insulating layer 32: second external electrode 34: protective layer 36, 38: exposed portions 40, 42: Terminal electrode 50: Metal substrate 50A: Surface 52: Oxide substrate 52A, 52B: Main surface 54: First hole 56: Second hole 58: Seed layer 60: Capacitor element 62: Dielectric layer 64: Air gap Part

Abstract

【課題】ナノスケールのパターン形成を必要とせずに、容量密度の向上，製造プロセスの簡略化，高周波特性の向上，誘電体材料の汎用性の向上を図ることができるコンデンサ及びその製造方法を提供する。【解決手段】コンデンサ素子１２は、多孔質の酸化物基材を利用した誘電体層１８，その孔内に複数形成された第１の内部電極２０及び第２の内部電極２２，第１の内部電極２０と接続する第１の外部電極２４，第２の内部電極２２と接続する第２の外部電極３２により構成される。第１の外部電極２４と第２の外部電極３２が、誘電体層１８の同一主面側に絶縁層２８を介して略平行に形成される構成のため、容量密度の向上，製造プロセスの簡略化，ＥＳＬの低減が可能となる。また、誘電体層１８を選択除去し、他の誘電体材料を充填することで、素子用途に合わせた誘電体材料の選択が可能となる。

Description

コンデンサ及びその製造方法
本発明は、コンデンサ及びその製造方法に関し、更に具体的には、コンデンサの容量密度の向上，製造プロセスの簡略化，高周波特性の向上，及び／又は誘電体材料の汎用性の向上に関するものである。
現在、Ａｌ電解コンデンサや積層セラミックコンデンサが広く用いられている。Ａｌ電解コンデンサでは、電解液を使うために、液漏れなどの問題がある。また、積層セラミックコンデンサでは製造時に焼成が必要であり、電極と誘電体間における熱収縮などの問題がある。これらを改善する技術として、例えば、下記特許文献１～３には、ポーラスＡｌ２Ｏ３を応用したコンデンサが提案されている。　
特開２００９－８８０３４号公報（特許文献１）には、上述したポーラスＡｌ２Ｏ３を利用し、正負電極がランダムに振り分けられたコンデンサ及びその製造方法が開示されている。特許文献１の製造方法では、弁金属の１段目の陽極酸化において所望の深さのホールが形成され（同公報の第２図(C)）、引き続き、１段目よりも大きい電圧で陽極酸化が行われる（第２図(D)）。陽極酸化で発生するホールのピッチは電圧に比例するため、大きい電圧で処理されたホールはピッチが大きくなる。陽極酸化で発生するホールは，１段目で形成されたホールの一部と接続される。引き続き、２段目のホールの底を開口（第２図(E)及び(F)）してメッキを埋め込むと、２段目に接続された１段目のホールのみに導体が埋め込まれ、２段目に接続されない１段目のホールには導体が埋め込まれない（第３図(A)）。次いで、埋め込まれた導体の先端に、エアギャップ，電着絶縁体，あるいは、陽極酸化などの手法で絶縁キャップを形成する（第３図(B)）。続いて、余剰となる２段目の誘電体層（Ａｌ２Ｏ３）を除去して１段目のホールを開口し（第３図(C)及び(D)）、反対面から同様の埋め込み手法を繰り返す（第４図(A)）。これにより、表裏面に内部電極が振り分けられたコンデンサ構造が形成される（第４図(C)）。　
特開２００９－２１５５３号公報（特許文献２）には、ナノスケールリソグラフィの適用により、低ＥＳＬを達成するポーラスＡｌ２Ｏ３コンデンサ構造が開示されている。特許文献２に記載の製造方法によれば、陽極酸化に先立ち、Ａｌの表面に一対の櫛型のラインパターンを形成する（同公報の第２図(A)）。この状態で陽極酸化を行うと、孔がラインパターンに沿って形成される（第２図(B)）。引き続き、孔内を導体で埋め込み（第２図(C)及び第３図(A)）、表面側のラインパターンを導体で埋め込む（第３図(C)）。これにより、正負電極が表面のみに引出された構造が得られる。また、特開２００９－４９２１２号公報（特許文献３）に記載の製造方法では、特許文献２と同様の手順で表面側のラインパターンを導体で埋め込み（同公報の第１０図(A)～第１１図(A)）、その後、金属（表面電極及び内部電極）を残したままＡｌ２Ｏ３を除去し（第１１図(B)）、空隙部にＡｌ２Ｏ３以外の誘電体材料を充填する（第１１図(C)）。これらの構造によれば、隣接する正負の内部電極を流れる電流が互いに逆方向となるため、磁界相殺によってインダクタンスを低減することができる。
特開２００９－８８０３４号公報（第１図～第４図） 特開２００９－２１５５３号公報（第１図～第３図） 特開２００９－４９２１２号公報（第９図～第１１図）
特許文献１に記載のコンデンサでは、誘電率の小さい誘電体層（Ａｌ２Ｏ３などの金属基材の酸化物など）に対し、容量取出し電極の表面積を大きくすることで高容量化が図られている。この容量取出し電極は、金属基材の陽極酸化で得られる高アスペクト比（ＡＲ）のナノホールアレイを鋳型として形成される。径が数１０ｎｍでＡＲが数１０００の金属ピラーが数１０ｎｍピッチで配列した構造が得られるため、高い表面積が達成される。本発明者は、この特許文献１に記載のコンデンサにおいて，上述したようなサイズスケールを有する電極を用いているため、寄生インダクタンス（ＥＳＬ）が大きくなってしまい、素子特性を劣化させてしまうという課題があることを見出した。ＥＳＬを低減する方策としては、前記特許文献２及び３に示すように、正負電極中の電流方向を反対にすることによる磁界相殺が有効である。本発明者は、この構造を得るためには、ナノスケールのパターン形成が必要であり、製法が複雑かつ高コストになるという不都合があること，及び、上記の低ＥＳＬ構造では、正負それぞれの電極がライン状に整列するため、ライン方向の電極間には容量が発生せず、容量を大きくできないという課題を見出した。　
本発明は、以上のような点に着目してなされた。本発明の様々な実施形態は、ナノスケールのパターン形成を必要とせずに、容量密度の向上，製造プロセスの簡略化，及び／又は高周波特性の向上を図ることができるコンデンサ及びその製造方法を提供することを、その目的とする。他の目的には、前記コンデンサにおける誘電体材料の汎用性の向上を図ることが含まれる。
本発明の一実施形態は、多孔質誘電体の孔内に、それぞれ複数の正極及び負極の内部電極が円柱状に略平行に形成された略直方体ないし略立方体形状のコンデンサであって、前記コンデンサの一つの主面上に形成されており、前記孔内に形成された複数の一方極の内部電極と導通するとともに、複数の他方極の内部電極が絶縁状態で貫通する第１の外部電極層と、該第１の外部電極層上に形成されており、前記他方極の内部電極が貫通する絶縁層と、該絶縁層上に形成されており、前記他方極の内部電極と導通する第２の外部電極層と、を備える。本発明の一実施形態においては、前記多孔質誘電体が、弁金属の酸化物，複合酸化物，樹脂のいずれかである。　
本発明の他の実施形態は、金属の基材を陽極酸化して得られる多孔質の酸化物基材を利用したコンデンサの製造方法であって、前記金属の基材に電圧を印加して陽極酸化し、酸化物基材の一方の主面で開口するとともに、電極材料を充填するための所定の深さを有する略円柱状の第１の孔を、前記酸化物基材の厚み方向に複数形成する工程１，前記金属基材を前記工程１よりも大きな印加電圧によって陽極酸化し、前記第１の孔よりもピッチが大きく、かつ、一部の前記第１の孔の先端と不規則に接続する第２の孔を複数形成する工程２，残存する金属の基材を除去するとともに、前記第２の孔の底面を、前記酸化物基材の一方の主面と対向する他方の主面側で開口する工程３，前記酸化物基材の一方の主面全体に、導電性のシード層を形成する工程４，前記第２の孔に接続された第１の孔に電極材料を埋め込み、第１の内部電極を形成する工程５，前記酸化物基材の他方の主面側を、前記第１の内部電極の端部を露出させ、かつ、該第１の内部電極が形成されていない第１の孔の底面を開口させる厚みで切除する工程６，前記酸化物基材の他方の主面に、前記工程６で開口した第１の孔に対応する位置に開口部を有し、かつ、前記第１の内部電極の露出した端部と導通する第１の外部電極層を形成する工程７，前記第１の外部電極層の開口部を、前記開口した第１の孔の径よりも大きく、かつ、前記第１の外部電極層と導通した第１の内部電極に達しない寸法に拡張する工程８，該工程８で開口部が拡張された第１の外部電極層上及びその側面に、絶縁層を形成する工程９，前記開口した第１の孔に、前記第１の外部電極層を超える深さとなるように電極材料を埋め込み、前記第１の孔と略同一の径を有する第２の内部電極を形成する工程１０，前記絶縁層を切除し、前記第２の内部電極の端部を露出する工程１１，前記シード層を除去するとともに、露出した前記第２の内部電極の端部と導通する第２の外部電極層を、前記絶縁層上に形成する工程１２，を含む。　
本発明の一実施形態においては、前記工程１２の後に、前記酸化物基材を除去する工程１３，該工程１３によって前記第１及び第２の内部電極間に生じた空隙部に、除去した酸化物基材とは異なる誘電体材料を充填する工程１４，を含むことを特徴とする。他の形態は、前記誘電体材料が、弁金属の酸化物，複合酸化物，樹脂のいずれかであることを特徴とする。更に他の形態は、前記誘電体材料が弁金属の酸化物であるとき、除去した酸化物基材よりも、誘電率が高い酸化物を充填する。　
本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面からさらに明瞭になろう。
本発明の様々な実施形態によれば、多孔質誘電体を利用し、その孔内に円柱状に複数形成された正極及び負極の内部電極をそれぞれ取出す外部電極層を、前記多孔質誘電体の同一主面側に平行に形成する構成としたので、ナノスケールのパターン形成を必要とせずに、容量密度の向上，製造プロセスの簡略化，高周波特性の向上（ＥＳＬの低減）を図ることができる。また、前記多孔質誘電体を除去し、他の誘電体材料を充填することによって、誘電体材料の選択肢が増すという効果も得られる。
本発明の実施例１を示す図であり、(A)は本実施例のコンデンサの断面図，(B)はコンデンサ素子の容量発生部を一部破断して示す外観斜視図である。 前記実施例１の製造工程の一例を示す図である。 前記実施例１の製造工程の一例を示す図である。 前記実施例１の製造工程の一例を示す図である。 本発明の実施例２の製造工程の一例を示す外観斜視図である。
以下、本発明の様々な実施形態を、実施例に基づいて詳細に説明する。
最初に、図１～図４を参照しながら本発明の実施例１を説明する。図１(A)は本実施例のコンデンサの断面図，図１(B)はコンデンサ素子の容量発生部を一部破断して示す外観斜視図である。図２～図４は、本実施例の製造工程の一例を示す図である。本実施例のコンデンサ１０は、図１(A)に示すように、コンデンサ素子１２を中心に構成されている。コンデンサ素子１２は、容量発生部（ないし内部電極充填領域）１４と、その両側に形成された捨て部（ないし内部電極非充填領域）１６Ａ及び１６Ｂとからなる。容量発生部１４は、図１(B)に示すように、誘電体層１８と、該誘電体層１８中に略円柱状に形成された複数の第１の内部電極２０及び第２の内部電極２２とを含んでいる。また、コンデンサ素子１２は、一方の主面側に形成された第１の内部電極２０と導通する第１の外部電極２４，該第１の外部電極２４上に形成された絶縁層２８，及び該絶縁層２８上に形成されており第２の内部電極２２と導通する第２の外部電極３２を備えている。第１の外部電極２４と第２の内部電極２２の間には、絶縁層２８が入り込んでおり、該絶縁層２８によって第１の外部電極２４と第２の内部電極２２の絶縁が図られている。　
このようなコンデンサ素子１２の外側には、保護層３４が設けられている。該保護層３４には、第１の外部電極２４の一部が露出する露出部３６と、第２の外部電極３２の一部が露出する露出部３８が形成されている。そして、露出部３６及び３８にそれぞれ導通するように、端子電極４０，４２がコンデンサ素子１２の両側面に形成されている。第１の内部電極２０及び第２の内部電極２２は、縦横比が大きく（すなわち、アスペクト比（ＡＲ）が高く）なっており、図１(B)に示すように、ランダム配置となっている。本実施例では、第１の内部電極２０を正極，第２の内部電極２２を負極に振り分けている。この正極と負極の割り当ては逆であってもよい。　
誘電体層１８を形成する材料としては、弁金属（Ａｌ，Ｔａ，Ｎｂ，Ｔｉ，Ｚｒ，Ｈｆ，Ｚ
ｎ，Ｗ，Ｓｂなど）の酸化物が用いられる。また、第１の内部電極２０，第２の内部電極２２としては、メッキ可能な金属全般（Ｃｕ，Ｎｉ，Ｃｏ，Ｃｒ，Ａｇ，Ａｕ，Ｐｄ，Ｆｅ，Ｓｎ，Ｐｂ，Ｐｔなど）やこれらの合金などが用いられる。第１の外部電極２４及び第２の外部電極３２としては、金属全般（Ｃｕ，Ｎｉ，Ｃｒ，Ａｇ，Ａｕ，Ｐｄ，Ｆｅ，Ｓｎ，Ｐｂ，Ｐｔ，Ｉｒ，Ｒｈ，Ｒｕ，Ａｌなど）が用いられる。また、前記保護層３４としては、例えば、ＳｉＯ２，ＳｉＮ，樹脂，金属酸化物などの絶縁体が用いられる。端子電極４０，４２としては、例えば、Ｃｕ，Ｎｉ，Ａｕ，半田などや、これらを積層したものなどが用いられる。　
また、容量発生部１４の各部の寸法の一例を示すと、第１の外部電極２４及び第２の外部電極３２の厚さが数１０ｎｍ～数μｍ，第１の内部電極２０及び第２の内部電極２２の径が数１０ｎｍ～数１００ｎｍ，これら内部電極２０及び２２の長さが数１００ｎｍ～数１００μｍである。また、隣接する内部電極間の間隔は、数１０ｎｍ～数１００ｎｍ，内部電極と外部電極間の間隔（すなわち絶縁層２８の厚み）が数１０ｎｍ～数１０μｍ，誘電体層１８の厚さが数１００ｎｍ～数１００μｍである。また、保護層３４は、数１０ｎｍ～数１０μｍ程度の厚さに形成されている。　
次に、図２～図４も参照して、本実施例の製造方法を説明する。説明の便宜のため，図２～図４では、コンデンサ素子１２の容量発生部１４に相当する部分のみを図示し、その両側の捨て部１６Ａ，１６Ｂに相当する部分は記載を省略する。まず、図２(A)に示すように、上述した弁金属からなる金属基材５０を用意する。そして、必要に応じて、該金属基材５０の表面５０Ａに、陽極酸化の基点となるピット（図示せず）を、最密充填六方配列で形成する。次に、電圧を印加して陽極酸化処理を施すことにより、図２(B)に示すように、一方の主面５２Ａ側で開口した所望の深さ（ないし長さ）の第１の孔５４を、酸化物基材５２の厚み方向に形成する。引き続き、第１の孔５４を形成したときよりも大きな印加電圧で陽極酸化を施し、図２(C)に示すように、酸化物基材５２に第２の孔５６を形成する。陽極酸化で発生する孔のピッチ（孔同士の間隔）は電圧に比例するため、大きい電圧で処理された第２の孔５６はピッチが大きくなり、前の工程で形成された第１の孔５４の一部とランダムに接続される。本実施例では、酸化物基材５２が誘電体層１８として用いられる。　
陽極酸化処理の条件は、図２(B)に示す１段階目の陽極酸化の印加電圧を数Ｖ～数１００Ｖ，処理時間を数分～数日とする。図２(C)に示す２段階目の陽極酸化では、電圧値を１段階目の数倍とし、処理時間を数分～数十分とする。例えば、１段階目の印加電圧を４０Ｖとすることによりピッチが約１００ｎｍの第１の孔５４が得られ、２段階目の印加電圧を８０Ｖとすることによりピッチが約２００ｎｍの第２の孔５６が得られる。２段階目の電圧値を上述した範囲内とすることにより、第２の孔５６に接続された第１の孔５４と、接続されていない第１の孔５４の数を概ね同等とすることができる。これにより、第２の孔５６に接続された第１の孔５４の内側に形成される第１の内部電極２０と、第２の孔５６に接続されていない第１の孔５４の内側に形成される第２の内部電極２２との割合が同等となるため、効率的に容量を取り出すことが可能となる。また、２段階目の処理時間を上述の範囲内とすることで、孔のピッチ変換が十分に完了しつつ、２段階目で形成される酸化物基材の厚さを小さくすることができる。該２段階目で形成される酸化物基材は、後の工程で除去されるため、できるだけ薄いことが好ましい。　
次に、図２(C)に示す状態から、同図に点線で示す位置で金属基材５０の地金部分を除去するとともに、図３(A)に点線で示すように、第２の孔５６の底面を、酸化物基材５２の他方の主面５２Ｂにおいて開口する（図３(B)）。同工程の開口は、例えば、燐酸を用いたウェットエッチングや塩素系ガスを用いたドライエッチングなどの手法により行われる。そして、図３(C)に示すように、酸化物基材５２の主面５２Ａに、ＰＶＤなどの手法により、導電体からなるシード層５８を形成する。次に、図３(D)に示すように、シード層５８をシードとして第２の孔５６と接続された第１の孔５４の内側に電極材料であるメッキ導体を埋め込み、第１の内部電極２０を形成する。このとき、第２の孔５６に接続されていない第１の孔５４の底部は開口していないため、前記メッキ導体が埋め込まれることがない。なお、前記メッキ導体は、第１の孔５４の端部近傍まで埋め込まれる。　
次に、図３(D)に点線で示す位置で酸化物基材５２を切除し、図３(E)に示すように、第１の内部電極２０の端部２０Ａを露出させるとともに、第１の内部電極２０が形成されていない第１の孔５４の底部を開口させる。ここでは、ＣＭＰスラリー砥粒の孔内への侵入を回避するため、固定砥粒ＣＭＰ工法を用いることが好ましい。そして、図３(F)に示すように、酸化物基材５２の主面５２Ｂに、第１の外部電極２４を形成する。該第１の外部電極２４は、図３(E)で開口した第１の孔５４に対応する位置に開口部２６を有するとともに、第１の内部電極２０の露出した端部２０Ａと導通する。第１の外部電極２４は、開口した第１の孔５４を塞がずに酸化物基材主面５２Ｂのみに成膜することが必要であるため、ＰＶＤ（蒸着やスパッタなど）による異方的な膜成長方法により、膜厚を薄く形成することが好ましい。次に、図４(A)に示すように、開口部２６を、図３(E)で開口した第１の孔５４の径よりも大きく、かつ、第１の内部電極２０に達しないように拡張する。これは、後述する工程で形成する第２の内部電極２２と第１の外部電極２４の絶縁を図るためである。該工程においては、隣接する第１の内部電極２０上の第１の外部電極２４を残す必要があるため、等方的でマイルドなウェットエッチング処理が好ましい。　
続いて、図４(B)に示すように、第１の外部電極２４上に絶縁層２８を形成する。該絶縁層２８は、第１の外部電極２４上及びその側面に、第１の外部電極２４の成膜方法と同様の手法により形成される。次に、図３(E)で開口した第１の孔５４に、第１の外部電極２４を超える深さ（長さ）となるように、電極材料であるメッキ導体を埋め込み、第２の内部電極２２を形成する。　
そして、図４(C)に点線で示す位置で、絶縁層２８を切除し、図４(D)に示すように第２の内部電極２２の端部２２Ａを露出させる。次に、図４(E)に示すようにシード層５８を除去する。そして、図４(F)に示すように、図４(D)で露出させた第２の内部電極２２の端部２２Ａと導通する第２の外部電極３２を、絶縁層２８上の全面に形成する。これにより、コンデンサ素子１２が得られる。その後、保護層３４や、端子電極４０及び４２を設けることにより、図１(A)に示すコンデンサ１０が得られる。このようにして得られたコンデンサ１０では、正負それぞれの内部電極２０，２２を流れる電流の方向が反対となり、磁界相殺効果によってＥＳＬが低減される。　
このように、実施例１においては、弁金属を陽極酸化して得られた多孔質の酸化物基材５２を誘電体層１８として利用し、その孔内に円柱状に形成された複数の第１の内部電極２０及び第２の内部電極２２をそれぞれ取出す外部電極２４，３２を、誘電体層１８の同一主面側に平行に形成する構成とした。これにより，次のような効果がある。(1)第１の内部電極２０及び第２の内部電極２２を流れる電流の方向が反対となるため、磁界相殺効果によってＥＳＬが低減され、高周波特性の向上を図ることができる。(2)第１の内部電極２０及び第２の内部電極２２を略円柱状とし、導電体の対向面積を大きくしたので、高容量化を図ることができる。(3)ナノスケールパターン形成が不要であり、製造プロセスの簡略及び低コスト化を図ることができる。
次に、図５を参照して本発明の実施例２を説明する。上述した実施例１と同一ないし対応する構成要素には同一の符号を用いることとする。図５は、本実施例のコンデンサ素子６０の製造工程の一例を示す斜視図である。実施例１のコンデンサ素子１２では、誘電体層１８として弁金属の酸化物のみが適用可能であるが、本実施例は、誘電体層の材料の選択性の幅の向上を図るためのものである。本実施例のコンデンサ素子６０は、図５(C)に示すように、誘電体層６２中に、実施例１と同様に複数の円柱状の第１の内部電極２０及び第２の内部電極２２が形成されている。第１の内部電極２０及び第２の内部電極２２は、誘電体層６２の一方の主面側に形成された第１の外部電極２４及び第２の外部電極３２にそれぞれ接続されている。コンデンサ素子６０を構成する各部の寸法は、実施例１と同様である。また、内部電極２０及び２２，外部電極２４及び３２，絶縁層２８，保護層３４，端子電極４０及び４２の材料は、上述した実施例１と同様のものが用いられる。一方、本実施例では、誘電体層６２を形成する材料として、上述した実施例１で用いた弁金属（Ａｌ，Ｔａ，Ｎｂ，Ｔｉ，Ｚｒ，Ｈｆ，Ｚｎ，Ｗ，Ｓｂなど）の酸化物のほか、複合酸化物（ＢａＴｉＯ３，ＳｒＴiＯ３などのペロブスカイト酸化物など）や樹脂が利用可能である。　
本実施例のコンデンサ素子６０の製造方法は、金属基材の陽極酸化処理を２段階で行ってから第２の外部電極３２を形成するまでの工程は、上述した実施例１と同様である。図５(A)に示すように、第２の外部電極３２を形成したのち、図５(B)に示すように酸化物基材５２からなる誘電体層１８を選択的に溶解除去して第１の内部電極２０及び第２の内部電極２２を露出させる。例えば、電極材料がＮｉであり、酸化物基材５２がＡｌ２Ｏ３の場合は、ＮａＯＨが選択除去に有効である。そして、空隙部６４に他の誘電体材料を充填して、図５(C)に示す誘電体層６２を形成する。内部電極２０及び２２のアスペクト比が大きいため、埋め込み性やデポレートを考慮すると、前記他の誘電体材料の充填手法は、塗布やディピング等のウェット手法が好ましい。前記他の誘電体材料は、コンデンサ素子６０の用途に応じて選択が可能であるが、弁金属の酸化物を利用する場合には、除去した酸化物基材５２よりも誘電率が高い酸化物を充填すると、より大きな容量値を得ることができ、素子の信頼性の向上を図ることができる。このように、実施例２によれば、上述した実施例１の効果に加え、誘電体層６２を形成する材料の選択性が向上するという効果が得られる。　
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下の変更を加えることができる。(1)前記実施例で示した形状，寸法は一例であり、必要に応じて適宜変更してよい。(2)材料についても同様に、公知の各種の材料を利用してよい。例えば、誘電体層１８を形成するための金属基材として例示されたアルミニウムに代えて陽極酸化が可能な公知の各種金属を適用することができる。(3)実施例１及び実施例２において示された電極引出構造は例示であり、同様の効果を奏するように適宜設計変更可能である。
本発明の様々な実施形態によれば、多孔質誘電体を利用し、その孔内に円柱状に複数形成された正極及び負極の内部電極をそれぞれ取出す外部電極を、前記多孔質誘電体の同一主面側に平行に形成する構成とし、必要に応じて、前記多孔質誘電体を除去し、他の誘電体材料を充填する。これによって、ナノスケールのパターン形成を必要とせずに、容量密度の向上，製造プロセスの簡略化，高周波特性の向上（ＥＳＬの低減），及び／又は誘電体材料の選択性の向上が図られる。このように，本発明の様々な実施形態はコンデンサに適用することができ，特に、高周波向けコンデンサの用途に好適である。
１０：コンデンサ１２：コンデンサ素子１４：容量発生部（内部電極充填領域）１６Ａ，１６Ｂ：捨
て部（内部電極非充填領域）１８：誘電体層２０：第１の内部電極（正極）２０Ａ：端部２２：第２の内部電極（負極）２２Ａ：端部２４：第１の外部電極２６：開口部２８：絶縁層３２：第２の外部電極３４：保護層３６，３８：露出部４０，４２：端子電極５０：金属基材５０Ａ：表面５２：酸化物基材５２Ａ，５２Ｂ：主面５４：第１の孔５６：第２の孔５８：シード層６０：コンデンサ素子６２：誘電体層６４：空隙部

Claims (6)

  1. 多孔質誘電体の孔内に、それぞれ複数の正極及び負極の内部電極が円柱状に略平行に形成された略直方体ないし略立方体形状のコンデンサであって、　前記コンデンサの一つの主面上に形成されており、前記孔内に形成された複数の一方極の内部電極と導通するとともに、複数の他方極の内部電極が絶縁状態で貫通する第１の外部電極層と、　該第１の外部電極層上に形成されており、前記他方極の内部電極が貫通する絶縁層と、　該絶縁層上に形成されており、前記他方極の内部電極と導通する第２の外部電極層と、を備えるコンデンサ。
  2. 前記多孔質誘電体が、弁金属の酸化物，複合酸化物，樹脂のいずれかである請求項１記載のコンデンサ。
  3. 金属の基材を陽極酸化して得られる多孔質の酸化物基材を利用したコンデンサの製造方法であって、　前記金属の基材に電圧を印加して陽極酸化し、酸化物基材の一方の主面で開口するとともに、電極材料を充填するための所定の深さを有する略円柱状の第１の孔を、前記酸化物基材の厚み方向に複数形成する工程１，　前記金属基材を前記工程１よりも大きな印加電圧によって陽極酸化し、前記第１の孔よりもピッチが大きく、かつ、一部の前記第１の孔の先端と不規則に接続する第２の孔を複数形成する工程２，　残存する金属の基材を除去するとともに、前記第２の孔の底面を、前記酸化物基材の一方の主面と対向する他方の主面側で開口する工程３，　前記酸化物基材の一方の主面全体に、導電性のシード層を形成する工程４，　前記第２の孔に接続された第１の孔に電極材料を埋め込み、第１の内部電極を形成する工程５，　前記酸化物基材の他方の主面側を、前記第１の内部電極の端部を露出させ、かつ、該第１の内部電極が形成されていない第１の孔の底面を開口させる厚みで切除する工程６，　前記酸化物基材の他方の主面に、前記工程６で開口した第１の孔に対応する位置に開口部を有し、かつ、前記第１の内部電極の露出した端部と導通する第１の外部電極層を形成する工程７，　前記第１の外部電極層の開口部を、前記開口した第１の孔の径よりも大きく、かつ、前記第１の外部電極層と導通した第１の内部電極に達しない寸法に拡張する工程８，　該工程８で開口部が拡張された第１の外部電極層上及びその側面に、絶縁層を形成する工程９，　前記開口した第１の孔に、前記第１の外部電極層を超える深さとなるように電極材料を埋め込み、前記第１の孔と略同一の径を有する第２の内部電極を形成する工程１０，　前記絶縁層を切除し、前記第２の内部電極の端部を露出する工程１１，及び　前記シード層を除去するとともに、露出した前記第２の内部電極の端部と導通する第２の外部電極層を、前記絶縁層上に形成する工程１２，を含むコンデンサの製造方法。
  4. 前記工程１２の後に、前記酸化物基材を除去する工程１３，及び　該工程１３によって前記第１及び第２の内部電極間に生じた空隙部に、除去した酸化物基材とは異なる誘電体材料を充填する工程１４，を含む請求項３記載のコンデンサの製造方法。
  5. 前記誘電体材料が、弁金属の酸化物，複合酸化物，樹脂のいずれかである請求項４記載のコンデンサの製造方法。
  6. 前記誘電体材料が弁金属の酸化物であるとき、除去した酸化物基材よりも、誘電率が高い酸化物を充填する請求項５記載のコンデンサの製造方法。
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