WO2011095044A1 - 一种动态随机存储器的阵列结构及其制备方法 - Google Patents

一种动态随机存储器的阵列结构及其制备方法 Download PDF

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metal
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吴东平
张世理
王鹏飞
张卫
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Definitions

  • the invention relates to a semiconductor memory structure and a preparation method thereof, in particular to an array structure of a dynamic random access memory and a preparation method thereof, and belongs to the technical field of microelectronics. Background technique
  • a random access memory is a type of semiconductor memory that writes and reads data at high speed and at random speed (the writing speed and the reading temperature can be different).
  • the advantage of RAM is that the access speed is fast and the reading and writing is convenient.
  • the disadvantage is that the data cannot be kept for a long time, and disappears after the power is turned off. Therefore, it is mainly used for a system that requires fast storage such as a main memory of the computer.
  • the random access memory can be divided into two types: static random access memory (SRAM) and dynamic random access memory (DRAM).
  • SRAM static random access memory
  • DRAM dynamic random access memory
  • the storage unit of the dynamic random access memory is usually composed of one metal.
  • An array device composed of an oxide-semiconductor field effect transistor (MOSFET) and a capacitor connected thereto, the working principle of which is to charge and discharge a capacitor by using a field effect transistor, and to store a charge on the capacitor, that is, a capacitor terminal voltage
  • the height of the line indicates "1" and "0".
  • Dynamic random access memory has the advantages of high integration, low power consumption, fast access speed and wide application range, but the disadvantages are also obvious, because the information stored in the DRAM memory cell will gradually decrease with the leakage of the capacitor. Disappear, in order to maintain the information in the DRAM memory cell, the information of the memory cell must be rewritten (refresh) every 2 to 4 milliseconds.
  • the object of the present invention is to provide a new dynamic random access memory array structure and a preparation method thereof, and the dynamic random access memory array structure can satisfy the requirement that a conventional dynamic random access memory needs a large on-state current and a small leakage current. It can also meet the requirements of the conventional dynamic random access memory, high information retention characteristics, etc., and the array structure of the dynamic random access memory proposed by the present invention, using a vertical MOS field effect transistor as an array device of a dynamic random access memory, and using a metal silicide buried layer as a connection. A buried bit line of a plurality of vertical MOS field effect transistor array devices.
  • the vertical MOS field effect transistor array device includes a buried metal double gate structure.
  • the buried metal double gate structure is used as a buried word line of the array structure of the dynamic random access memory.
  • the buried layer of metal silicide is a continuous uninterrupted buried layer in the horizontal direction and is placed inside the semiconductor substrate.
  • the semiconductor substrate is monocrystalline silicon, polycrystalline silicon or silicon on insulator (SOI).
  • the metal silicide is titanium silicide, cobalt silicide, nickel silicide, platinum silicide or a mixture of several of them.
  • the present invention also proposes a method for fabricating an array structure of a dynamic random access memory, the method comprising the following steps:
  • the semiconductor substrate is monocrystalline silicon, polycrystalline silicon or silicon-on-insulator (SOI).
  • the first insulating medium and the second insulating medium are SiO 2 , Si 3 N 4 formed by deposition or a multilayer structure composed of them and a polysilicon layer.
  • the etch stop layer is composed of SiO 2 , Si 3 N 4 or an insulating material mixed therebetween.
  • the first doping type is a lightly miscellaneous p-type, and the second doping type and the third doping type are heavily miscellaneous n-type; or
  • the first type of doping is a lightly doped n-type, and the second doping type and the third doping type are heavily doped p-types.
  • the first doping type region and the second doping type region form a ⁇ - ⁇ junction structure, the first doping type region and the third doping The type of region forms a pn junction structure.
  • the first metal is titanium, cobalt, nickel, platinum or a mixture of several of them.
  • the metal silicide is expanded in various directions during formation, and is connected in a horizontal direction into a continuous uninterrupted metal silicide buried layer.
  • the metal silicide buried layer is included in the region of the third doping type, and is used as a buried bit line of a dynamic random access memory array for connecting a plurality of vertical vertical MOS field effect transistor array devices. .
  • the gate insulating layer is a mixture of SiO 2 , Hf0 2 , HfSiO, HfSiON, SiON, A1 2 0 3 or I′nj thereof.
  • the second layer of metal is TiN, Ti, Ta, Ta or a mixture therebetween.
  • the gold gate electrode is used to control a dynamic random access memory array device and is used to form a buried word line of a dynamic random access memory array.
  • the buried word line direction is perpendicular to the buried bit line direction.
  • An advantage of the present invention is that the array structure of the dynamic random access memory can increase the integrated density of the dynamic random access memory, reduce the resistivity of the buried bit line, and enhance the performance of the array device.
  • FIG. 1b, FIG. 2b, FIG. 3b, FIG. 4b, FIG. 5 to FIG. 12 are cross-sectional views showing a forming process of an example of a dynamic random access memory array device of an n-type vertical MOS field effect transistor according to the present invention.
  • Figure la is a plan view of the structure shown in Figure lb.
  • Figure l c is a cross-sectional view of the structure shown in Figure la from the direction ab in Figure la.
  • Figure 2a is a plan view of the structure shown in Figure 2b.
  • Figure 3a is a plan view of the structure shown in Figure 3b.
  • Figure 4a is a plan view of the structure shown.
  • Figure 13 is a cross-sectional view showing a dynamic random access memory array device of a p-type vertical MOS field effect transistor provided by the present invention. detailed description
  • the reference figures are schematic illustrations of idealized embodiments of the present invention, and the illustrated embodiments of the present invention should not be considered limited to the particular shapes of the regions shown in the drawings, but rather to include the resulting shapes, such as manufacturing variations.
  • the etched curve is generally characterized by a curved or rounded shape, but in the embodiment of the present invention, it is represented by a rectangle, and the representation in the figure is schematic, but this should not be construed as limiting the scope of the invention.
  • the term substrate as used may be understood to include a semiconductor substrate being processed, possibly including other thin film layers prepared thereon.
  • Embodiment 1 Dynamic random access memory array device of n-type vertical MOS field effect transistor
  • FIG. 1a is a plan view of the formed substrate structure
  • 201 is a shallow trench isolation region formed
  • 202 is a silicon active region
  • a shallow trench The isolation region and the silicon active region are alternating strip structures.
  • Figure lb is a cross-sectional view of the structure shown in Figure la along the dashed line cd
  • the dashed line 101 indicates the bottom depth of the shallow trench isolation region formed.
  • Figure lc is a cross-sectional view of the structure shown in Figure la along the dashed line ab.
  • an n-type impurity ion implantation is performed to form a first heavily doped n-type doped region on the surface of the silicon substrate, thereby forming a P- ⁇ junction in the p-doped silicon substrate, and then in the silicon liner
  • the bottom surface is deposited to form a film 203 which is Si0 2 , Si 3 N t or a multilayer structure composed of them and a polysilicon layer.
  • the plan view of the substrate structure is as shown in FIG. 2a and FIG. 2b is as shown in FIG. 2a.
  • a cross-sectional view of the structure along the dashed line cd, and a broken line 102 is shown to indicate the depth of the P-n junction formed.
  • Figure 3a Figure 3b is a cross-sectional view of the structure of Figure 3a taken along the dashed line cd.
  • a film 204 is deposited and then anisotropic dry etching is performed on the film 204 to expose a silicon region for forming a silicide at the bottom of the opening, and a plan view of the device structure is formed as shown in FIG. 4a, FIG. 4b.
  • the film 204 is Si0 2 , Si 3 N 4 or an insulating material mixed therebetween.
  • ⁇ -type impurity ion implantation is performed in the opening, a second heavily doped n-type doped region is formed in the silicon substrate, and a new pn junction is formed again in the p-type impurity silicon substrate, as shown in FIG. 5. Dashed line 103 and dashed line 104 are shown to indicate the depth of the new Pn junction formed.
  • a high-temperature annealing step is generally required to activate the implanted n-type impurity ions, and the implanted ⁇ -type impurity ions are simultaneously diffused in all directions and horizontally while the impurity ions are activated.
  • the upper is connected to a continuously uninterrupted heavily doped ⁇ -type region. It is noted that n-type impurity ion implantation and subsequent annealing activation can also be performed prior to film 204 formation.
  • a metal layer 205 is deposited to form a metal layer 205 of titanium, cobalt, nickel, platinum or a mixture therebetween.
  • the metal layer 205 is only reacted with the exposed silicon substrate by an annealing technique to form a metal silicide buried layer 206 located inside the second heavily doped n-type doped region, and then the remaining unreacted metal is removed, such as Figure 7.
  • the gold silicide buried layer 206 is used as a buried bit line of a dynamic random access memory array for connecting a plurality of vertical vertical MOS field effect transistor array devices.
  • the annealing temperature can be controlled between 300 degrees Celsius and 900 degrees Celsius.
  • the metal reacts with the silicon to form a metal silicide, and the gold and the insulating layer do not react or only weakly react.
  • isotropic silicon etching after the silicon region is exposed at the bottom of the opening as shown in FIG. 4b, thereby further reducing the exposure between the openings. The width of the silicon coming out.
  • an insulating dielectric film 207 is deposited, the insulating dielectric film 207 is preferably SiO 2 , and then the film 207 and the film 204 are dry etched to form a structure as shown in FIG. It should be noted that the original film 203 is also etched and thinned during this etching.
  • the gate insulating layer 208 is a thermally grown SiO 2 or a SiO 2 or high-k dielectric layer formed by deposition. It should be noted that if the gate insulating layer 208 is a dielectric layer formed by deposition, The dielectric layer then covers all surfaces of the substrate.
  • a metal layer 209 is formed, the metal layer 209 is TiN, Ti, Ta, TaN or a mixture therebetween, and then the metal layer 209 is anisotropically etched to form as shown in FIG. Metal gate electrode structure.
  • each vertical field effect transistor is simultaneously controlled by two metal gate electrodes, and the metal gate electrode simultaneously forms a buried word line of the dynamic random access memory array, the direction of the buried word line and the metal silicide The direction of the buried bit line formed by the buried layer 206 is perpendicular.
  • a dielectric layer 210 filled with openings is formed, and the dielectric layer 210 is an insulating dielectric layer containing SiO 2 , and then the surface of the dielectric layer 210 is planarized by chemical mechanical polishing or etching to form a layer as shown in FIG. 1 .
  • the remaining film 203 is removed, as shown in Fig. 12, such an n-type vertical MOS field effect transistor array device and buried word lines and bit lines connecting the plurality of array devices.
  • the dynamic random access memory array structure is formed after forming and n-type heavily doped region-connected capacitors on the vertical MOS field effect transistor array device in a subsequent process (not shown here).
  • Embodiment 2 Dynamic random access memory array device of p-type vertical MOS field effect transistor
  • 300 shown in FIG. 13 is a p-type vertical MOS field effect transistor array device formed and a buried word line and bit line structure connecting a plurality of array devices, and the doping of the substrate and the vertical field effect transistor of this example
  • the type and the miscellaneous type of the first example are completely opposite, that is, the substrate is n-type and the vertical field effect transistor is p-type.
  • 304 is Si0 2 , Si 3 N 4 or an insulating material mixed therebetween.
  • 306 is a buried metal silicide layer formed as a buried bit line of a dynamic random access memory array and used to connect a plurality of successive vertical MOS field effect transistor array devices. Shown at 307 is a Si0 2 dielectric layer.
  • 308 is a gate insulating layer, and the gate insulating layer 308 is a thermally grown SiO 2 or a SiO 2 and a high-k dielectric layer formed by deposition.
  • 309 is shown as a metal gate electrode constructed of lil Ti Ti, Ta, TaN, or a mixture therebetween.
  • 310 is shown as a SiO 2 dielectric layer.
  • the dashed line 401 shown represents the bottom depth of the shallow trench isolation structure region.
  • the dashed lines 402, 403, and 404 shown indicate the depth of the formed ⁇ - ⁇ junction.
  • the dynamic random access memory device of the p-type vertical MOS field effect transistor is formed in the same manner as the dynamic random access memory device of the n-type vertical MOS field effect transistor, and will not be described in detail herein.
  • a dynamic random access memory array structure can be formed (we have not shown this figure).
  • the transient bipolar gain of the p-type MOS vertical field effect transistor is small, By optimizing the design, the gain can be less than 1, so it is more advantageous to avoid the floating body effect problem that plagues the bulk silicon-contact vertical dynamic random access memory array device.

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Description

说 明 书 一种动态随机存储器的阵列结构及其制备方法 技术领域
本发明涉及一种半导体存储器结构及其制备方法，特别涉及一种动态随机存储器 的阵列结构及其制备方法， 属于微电子技术领域。 背景技术
随机存储器 （Random Access Memory ： RAM )是以相同速度高速地、 随机地写 入和读出数据 （写入速度和读出逨度可以不同） 的一种半导体存储器。 RAM的优点 是存取速度快、 读写方便， 缺点是数据不能长久保持， 断电后自行消失， 因此主要用 于计 机主存储器等耍求快速存储的系统。 按工作方式不同， 随机存储器可分为静态 随机存储器 ( Static Random Access Memory.- SRAM ) 和动态随机存储器（Dynamic Random Access Memory： DRAM)两类 <= 动态随机存储器的存储单元通常由一个由金属-氧化物-半导体场效应晶体管 ( MOSFET)构成的阵列器件和一个与之相连的电容组成， 其工作原理是利用场效应 晶体管对电容进行充电和放电， 以电容上存储电荷的多少， 即电容端电压的高低来表 示 " 1 "和 " 0 " 。 动态随机存储器具有集成度较高、 功耗较低、 存取速度快和应用范 ¾广等优点， 但是缺点也很明显， 因为保存在 DRAM存储单元中的信息随着电容的 漏屯而会逐渐消失， 为了保持 DRAM存储单元中的信息， 必须每隔 2〜4毫秒的时间 问隔对存储单元的信息重写一次 （刷新） ， 如果存储单元没有被刷新， 存储的信息就 会¾失 （关机就会丢失数据） 。 随着 DRAM技术和产品的持续缩微化和高速化的发展， 动态随机存储器的存储 单元也逐步缩微化， 相应的技术挑战也越来越大。 对 DRAM的阵列器件来说， 在尺 寸和而积缩小的同吋， 还需要有大的开态电流以及小的泄漏电流。 一般的平面器件结 构已经不能适应其要求， 三维器件如 RCAT ( recessed channel array transistor)已经逐 渐应用到先进的 DRAM技术和产品中。 但是随着 DRAM技术进入到 30纳米节点以 下， 为了继续满足高速化、 高信息保持特性等要求， 有必要用新的阵列器件结构来取 代 RCAT及其相关的改进型器件结构。 发明内容
本发明的目的在于提出一种新的动态随机存储器的阵列结构及其制备方法，该动 态随机存储器的阵列结构可以满足传统动态随机存储器需要有大的开态电流以及小 的泄漏电流的耍求， 还可以满足传统动态随机存储器高速化、 高信息保持特性等要求 本发明提出的动态随机存储器的阵列结构， 利用竖直 MOS场效应晶体管作为动态随 机存储器的阵列器件， 并用金属硅化物埋层作为连接连续多个竖直 MOS场效应晶体 管阵列器件的埋层位线。 所述的竖直 MOS场效应晶体管阵列器件含有埋层金属双栅 结构。所述的埋层金属双栅结构用作所述动态随机存储器的阵列结构的埋层字线。所 述的金属硅化物埋层在水平方向上是连续不间断的埋层， 并且置于半导体衬底的内 部。 所述的半导体衬底为单晶硅、 多晶硅或者绝缘体上的硅 (SOI)。 所述的金属硅化 物是硅化钛、 硅化钴、 硅化镍、 硅化铂或者是它们之中几种的混合物。
进一歩地， 本发明还提出了一种动态随机存储器的阵列结构的制备方法， 该方法 包括下列歩骤：
提供一个具有第一种掺杂类型的半导体衬底；
形成器件的浅槽隔离结构；
进行离子注入， 形成第二种掺杂类型的区域；
形成第一层绝缘介质；
对第一层绝缘介质和衬底进行刻蚀形成开口结构；
形成一层刻蚀阻挡层；
对刻蚀阻挡层进行各向异性刻蚀以露出用于形成金属硅化物的硅区： 进行离子注入， 形成第三种掺杂类型的区域；
淀积第一层金屈并退火， 使之与所述硅区中的硅形成金属硅化物；
去除残留的金属；
形成第二层绝缘介质；
对第二层绝缘介质和剩余的刻蚀阻挡层进行干法刻蚀，从而只在所述开口的底部 剩余一部分所述的第二层绝缘介质和刻蚀阻挡层；
形成栅绝缘层；
淀积第二层金属， 并对第二层金属进行各向异性干法刻蚀形成金属栅电极； 淀积形成第三层绝缘介质， 并对衬底表面进行平整化处理； 去除剩余的第一层绝缘介质露出第二种掺杂类型的区域；
在第二种揍杂类型的区域上连接电容。
优选地， 所述的半导体衬底为单晶硅、 多晶硅或者绝缘体上硅 (SOI)。 所述的第 一层绝缘介质和第二层绝缘介质为淀积形成的 Si02、 Si3N4或者由它们和多晶硅层组 成的多层结构。 所述的刻蚀阻挡层由 Si02、 Si3N4或者它们之间相混合的绝缘材料构 成。
优选地， 所述的第一种掺杂类型为轻惨杂的 p型， 所述的第二种掺杂类型和所述 的第三种掺杂类型为重惨杂的 n型； 或者所述的第一种掺杂类型为轻惨杂的 n型， 所 述的第二种掺杂类型和所述的第三种掺杂类型为重掺杂的 p型。所述的第一种掺杂类 型的区域和所述的第二种掺杂类型的区域形成 ρ-π结结构，所述的第一种掺杂类型的 区域和所述的第三种掺杂类型的区域形成 p-n结结构。
优选地， 所述的第一金属为钛、 钴、 镍、 铂或者是它们之中几种的混合物。 所述 的金属硅化物在形成时向各个方向扩展，在水平方向上连接成一个连续不间断的金属 硅化物埋层。 所述的金属硅化物埋层包含在所述的第三种掺杂类型的区域里面， 并且 用做动态随机存储器阵列的埋层位线， 用来连接连续多个竖直 MOS场效应晶体管阵 列器件。
优选地， 所述的栅绝缘层为 Si02、 Hf02、 HfSiO、 HfSiON、 SiON、 A1203或者它 们之 I'nj的混合物。 所述的第二层金属为 TiN、 Ti、 Ta、 Ta 或者它们之间的混合物。 所述的金屈栅电极用来对动态随机存储器阵列器件进行控制， 并且用来形成动态随机 存储器阵列的埋层字线。 所述的埋层字线方向与所述的埋层位线方向垂直。
本发明的优点在于，该动态随机存储器的阵列结构可以提高动态随机存储器的集 成密度， 降低埋层位线的电阻率， 增强阵列器件的性能。 附图说明
图 lb、 图 2b、 图 3b、 图 4b、 图 5至图 12为本发明提供的一个 n型竖直 MOS 场效应晶体管的动态随机存储器阵列器件实例的形成工艺的截面图。
图 la为图 l b所示结构的平而图。
图 l c为图 la所示结构从图 la中沿 ab方向的截而图。
图 2a为图 2b所示结构的平面图。 图 3a为图 3b所示结构的平面图。
图 4a为图 所示结构的平面图。
图 13为本发明提供的一个 p型竖直 MOS场效应晶体管的动态随机存储器阵列器 件的截面图。 具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中， 为了方便 说明， 放大了或缩小了层和区域的厚度， 所示大小并不代表实际尺寸。 尽管这些图并 不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构 之间的相互位 s， 特别是组成结构之间的上下和相邻关系。
参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅 限于图中所示区域的特定形状， 而是包括所得到的形状， 比如制造引起的偏差。 例如 刻蚀得到的曲线通常具有弯曲或圆润的特点， 但在本发明实施例中， 均以矩形表示， 图中的表示是示意性的， 但这不应该被认为是限制本发明的范围。 同时在下面的描述 中， 所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底， 可能包括在其 上所制备的其它薄膜层。
实施例 1： n型竖直 MOS场效应晶体管的动态随机存储器阵列器件
提供一个具有 P型掺杂的半导体衬底， 然后形成浅槽隔离区域， 图 la为形成的 衬底结构的平面图， 所示 201为形成的浅槽隔离区域， 202为硅有源区， 浅槽隔离区 域与硅有源区为交替的条状结构。 图 l b为图 l a所示结构沿虚线 cd方向的截面图， 所示虚线 101表示形成的浅槽隔离区域的底部深度。图 lc为图 la所示结构沿虚线 ab 方向的截而图。
接下来， 进行 n型杂质离子注入， 在硅衬底表面形成第一个重掺杂的 n型掺杂区 域，从而在 p型掺杂的硅衬底内形成 P- π结，然后在硅衬底表面淀积形成一层薄膜 203， 薄膜 203为 Si02、 Si3Nt或者由它们和多晶硅层组成的多层结构， 形成的衬底结构的 平面图如图 2a， 图 2b为图 2a所示结构沿虛线 cd方向的截面图， 所示虚线 102表示 形成的所述 P- n结的深度。
接下来， 淀积形成一层光阻层， 然后对光阻层、 薄膜 203和半导体衬底进行各向 异性千法刻蚀形成丌口结构， 再去除光阻层， 形成的器件结构的平面图如图 3a所示， 图 3b为图 3a所示结构沿虚线 cd方向的截面图。
接下来， 淀积形成一层薄膜 204 , 然后对薄膜 204迸行各向异性干法刻蚀从而在 开口底部露出用于形成硅化物的硅区， 形成的器件结构的平面图如图 4a， 图 4b为图 4a所示结构沿虚线 cd方向的截面图。 薄膜 204为 Si02、 Si3N4或者它们之间相混合 的绝缘材料。
在下而的形成工艺中， 我们将只显示如图 la沿虚线 cd方向上的截面图， 而不再 显示器件结构的平面图。
在开口内进行 π型杂质离子注入，在硅衬底内形成第二个重掺杂的 n型掺杂区域， 并在 p型惨杂的硅衬底内再次形成新的 p-n结， 如图 5， 所示虚线 103和虚线 104表 示形成的新 P-n结的深度。 在 π型杂质离子注入之后， 一般需要进行高温退火歩骤， 以使注入的 n型杂质离子进行激活， 在杂质离子激活的同时， 注入的 π型杂质离子会 同时向各个方向扩散并在水平方向上连接成连续不间断的重掺杂 π型区域。需要指出 的是， n型杂质离子注入和后续的退火激活也可以在薄膜 204形成之前进行。
如图 6, 淀积形成一层金属层 205， 金属层 205为钛、 钴、 镍、 铂或者是它们之 间的混合物。
接下来，利用退火技术使金属层 205仅和露出的硅衬底反应形成位于第二个重掺 杂的 n型掺杂区域里面的金属硅化物埋层 206， 然后去除剩余未反应的金属， 如图 7。 金厲硅化物埋层 206 用做动态随机存储器阵列的埋层位线， 用来连接连续多个竖直 MOS 场效应晶体管阵列器件。 当形成的金属硅化物的厚度较厚或开口之间的硅的宽 度足够小时， 金属硅化物在水平方向上能够形成连续不间断的金属硅化物层。 退火温 度可以控制在 300摄氏度到 900摄氏度之间。退火时，金属和硅反应形成金属硅化物， 而金屈和绝缘层不发生反应或仅发生微弱的反应。 同吋， 为了更容易地形成连续不间 断的金属硅化物层， 也可以在图 4b所示的在开口底部露出硅区之后进行各向同性对 硅的刻蚀， 从而进一歩缩小开口之间暴露出来的硅的宽度。
接下来， 淀积一层绝缘介质溥膜 207， 绝缘介质薄膜 207优选为 Si02， 然后对薄 膜 207和薄膜 204进行干法刻蚀从而形成如图 8所示的结构。需要注意的是在进行本 次刻蚀时， 原来的薄膜 203—般也会被刻蚀减薄。
接下来， 形成栅绝缘层 208， 如图 9。 栅绝缘层 208为热生长的 Si02或者为淀积 形成的 Si02或高 k介质层。 需耍注意的是如果栅绝缘层 208为淀积形成的介质层， 则该介质层会覆盖衬底的所有表面。
接下来， 淀积形成一层金属层 209， 金属层 209为 TiN、 Ti、 Ta、 TaN或者它们 之间的混合物， 然后对金属层 209进行各向异性千法刻蚀形成如图 10所示的金属栅 电极结构。 如图 10所示， 每个竖直场效应晶体管同时由两个金属栅电极控制， 并且 该金属栅电极同时形成动态随机存储器阵列的埋层字线，该埋层字线的方向和金属硅 化物埋层 206形成的埋层位线的方向垂直。
再接下来， 形成一层填满开口的介质层 210， 介质层 210为含有 Si02的绝缘介质 层，然后利用化学机械抛光或刻蚀的方法对介质层 210表面进行平整化，形成如图 1 1 所示的结构。
最后， 去除剩余的薄膜 203， 如图 12， 这样一个 n型竖直 MOS场效应晶体管阵 列器件和连接多个阵列器件的埋层字线和位线就形成了。
在后续的工艺中形成和竖直 MOS场效应晶体管阵列器件上面的 n型重掺杂的区 域连接电容之后， 动态随机存储器阵列结构就形成了 （在此未作图表示）。
实施例 2: p型竖直 MOS场效应晶体管的动态随机存储器阵列器件
图 13中所示 300为形成的一个 p型竖直 MOS场效应晶体管阵列器件和连接多个 阵列器件的埋层字线和位线结构，该实例的衬底和竖直场效应晶体管的掺杂类型和实 例一的惨杂类型完全相反， 即衬底为 n型， 竖直场效应晶体管为 p型。 如图 13， 所示 304为 Si02、 Si3N4或者它们之间相混合的绝缘材料。 所示 306为形成的金属硅化物 埋层， 该金屈硅化物埋层用做动态随机存储器阵列的埋层位线， 并用来连接连续多个 竖直 MOS场效应晶体管阵列器件。 所示 307为 Si02介质层。 所示 308为栅绝缘层， 栅绝缘层 308为热生长的 Si02或者为淀积形成的 Si02以及高 k介质层。 所示 309为 lil Ti Ti、 Ta、 TaN或者它们之间的混合物构成的金属栅电极。 所示 310为 Si02介 质层。 所示虚线 401表示浅槽隔离结构区域的底部深度。 所示虚线 402、 403和 404 表示形成的 ρ-π结的深度。
ώ于 ρ型竖直 MOS场效应晶体管的动态随机存储器阵列器件与 η型竖直 MOS 场效应晶体管的动态随机存储器阵列器件的形成工艺相同， 在此我们不再做详细叙 述。在图 13所示的竖直 MOS场效应晶体管阵列器件上面的 ρ型重掺杂的区域连接电 容之后， 就可以形成一个动态随机存储器阵列结构了 （在此我们未作图表示）。 和 η 型 MOS竖直场效应晶体管相比， ρ型 MOS竖直场效应晶体管的瞬态双极型增益较小， 通过优化设计， 该增益可以小于 1， 因此更有利于避免困扰无体硅接触竖直型动态随 机存储器阵列器件的浮体效应问题。
如上所述， 在不偏离本发明精祌和范围的情况下， 还可以构成许多有很大差别的 实施例。 应当理解， 除了如所附的权利要求所限定的， 本发明不限于在说明书中所述 的具体实例。

Claims

权 利 要 求 书
1、 一种动态随机存储器的阵列结构， 其特征在于， 该动态随机存储器的阵列结 构利用竖直 MOS场效应晶体管作为动态随机存储器的阵列器件， 并用金属硅化物埋 层作为连接连续多个竖直 MOS场效应晶体管阵列器件的埋层位线；所述的竖直 MOS 场效应晶体管阵列器件含有埋层金属双栅结构；所述的埋层金属双栅结构用作所述动 态随机存储器的阵列结构的埋层字线。
2、 根据权利要求 1所述的动态随机存储器的阵列结构， 其特征在于， 所述的金 属硅化物埋层置于半导体衬底内部。
3、 根据权利要求 1 所述的动态随机存储器的阵列结构， 其特征在于， 所述的半 导体衬底为单晶硅、 多晶硅或者绝缘体上的硅。
4、 根据权利要求 1 所述的动态随机存储器的阵列结构， 其特征在于， 所述的金 属硅化物埋层在水平方向上是连续不间断的埋层。
5、 根据权利要求 1所述的动态随机存储器的阵列结构， 其特征在于， 所述的金 属硅化物是硅化钛、 硅化钴、 硅化镍、 硅化铂或者是它们之中几种的混合物。
6、 一种动态随机存储器的阵列结构的制造方法， 其特征在于， 该方法包括下列 歩骤：
提供一个具有第一种掺杂类型的半导体衬底；
形成器件的浅槽隔离结构；
进行离子注入， 形成第二种掺杂类型的区域；
形成第一层绝缘介质；
对第一层绝缘介质和衬底进行刻蚀形成开口结构；
形成一层刻蚀阻挡层；
对刻蚀阻挡层进行各向异性刻蚀以露出用于形成金属硅化物的硅区；
进行离子注入， 形成第三种掺杂类型的区域；
淀积第一层金屈并退火， 使之与所述硅区中的硅形成金属硅化物；
去除残留的金属；
形成第二层绝缘介质；
对第二层绝缘介质和剩余的刻蚀阻挡层进行干法刻蚀，从而只在所述开口的底部 剩余一部分所述的第二层绝缘介质和刻蚀阻挡层； 形成栅绝缘层；
淀积第二层金属， 并对第二层金属迸行各向异性干法刻蚀形成金属栅电极； 淀积形成第三层绝缘介质， 并对衬底表面进行平整化处理；
去除剩余的第一层绝缘介质以露出第二种掺杂类型的区域；
在第二种掺杂类型的区域上连接电容。
7、 根据权利要求 6所述的方法， 其特征在于， 所述的半导体衬底为单晶硅、 多 晶硅或者绝缘体上硅。
8、 根据权利要求 6所述的方法， 其特征在于， 所述的第一种掺杂类型为轻掺杂 的 p型， 所述的第二种掺杂类型和所述的第三种掺杂类型为重惨杂的 n型； 或者， 所 述的第一种掺杂类型为轻掺杂的 n型，所述的第二种掺杂类型和所述的第三种掺杂类 型为重掺杂的 p型。
9、 根据权利要求 6所述的方法， 其特征在于， 所述的第一种掺杂类型的区域和 所述的第二种掺杂类型的区域形成 p-n结结构，所述的第一种渗杂类型的区域和所述 的第三种掺杂类型的区域形成 P- n结结构。
10、 根据权利要求 6所述的方法， 其特征在于， 所述的第一层绝缘介质和第二层 绝缘介质为淀积形成的 Si02或 Si3N4.或者由 Si02或 Si3N4.和多晶硅层组成的多层结 构。
11、根据权利要求 6所述的方法， 其特征在于， 所述的刻蚀阻挡层由 Si02、 S13N4 或者它们之间相混合的绝缘材料构成。
12、 根据权利耍求 6所述的方法， 其特征在于， 所述的第一层金属为钛、 钴、 镍 或铂， 或者是它们之中几种的混合物。
13、 根据权利耍求 6所述的方法， 其特征在于， 所述的金属硅化物在形成时向各 个方向扩展， 在水平方向上连接成一个连续不间断的金属硅化物埋层。
14、 根据权利耍求 6所述的方法， 其特征在于， 所述的金属硅化物埋层包含在所 述的第三种掺杂类型的区域里面， 并且用做动态随机存储器阵列的埋层位线， 用来连 接连续多个竖直 MOS场效应晶体管阵列器件。
15、 根据权利要求 6所述的方法， 其特征在于， 所述的栅绝缘层为 Si02、 Hf02、 HfSiO, HfSiON、 SiON或 A1203.或者它们之中几种的混合物。
16、 根据权利要求 6所述的方法， 其特征在于， 所述的第二层金属为 TiN、 Ti、 Ta或 TaN， 或者它们之中几种的混合物。
17、 根据权利要求 6 所述的方法， 其特征在于， 所述的金属栅电极用来对竖直 MOS 场效应晶体管阵列器件进行控制， 并且用来形成动态随机存储器阵列的埋层字 线。
18、 根据权利要求 17所述的方法， 其特征在于， 所述的埋层字线方向与所述的 埋层位线方向垂直。
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