WO2011033570A1 - 半導体発光素子 - Google Patents

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WO2011033570A1
WO2011033570A1 PCT/JP2009/004702 JP2009004702W WO2011033570A1 WO 2011033570 A1 WO2011033570 A1 WO 2011033570A1 JP 2009004702 W JP2009004702 W JP 2009004702W WO 2011033570 A1 WO2011033570 A1 WO 2011033570A1
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WO
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dielectric layer
layer
substrate
semiconductor
semiconductor light
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Application number
PCT/JP2009/004702
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English (en)
French (fr)
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佐藤泰輔
安藤雅信
名古肇
橘浩一
岡俊行
布上真也
Original Assignee
株式会社 東芝
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Filing date
Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector

Definitions

  • the present invention relates to a semiconductor light emitting device.
  • a semiconductor light emitting device As a semiconductor light emitting device, a plurality of convex portions made of a dielectric having a refractive index different from that of the substrate are formed on a substrate, a nitride-based semiconductor layer is grown on the substrate between the convex portions, and further laterally A device in which light extraction efficiency from a semiconductor light emitting element is enhanced by growing in the direction is known (see, for example, Patent Document 1).
  • the convex portion made of a ferroelectric material is divided into two groups, and different external electric fields are applied to the two groups to cause a difference in refractive index between the two groups. Thereby, the light extraction efficiency of the semiconductor light emitting device is controlled.
  • the refractive index difference caused by the external electric field is determined by the electro-optical characteristics of the ferroelectric material and is at most on the order of the refractive index of the ferroelectric material. As a result, there is a problem that a sufficient difference in refractive index cannot be obtained and a sufficient light extraction efficiency cannot be obtained.
  • the present invention provides a semiconductor light emitting device with high light extraction efficiency.
  • the semiconductor light-emitting device of one embodiment of the present invention includes a substrate transparent to an emission wavelength, a first dielectric layer formed in a first region on the substrate and having a refractive index smaller than the refractive index of the substrate, A second dielectric layer formed on a second region surrounding the first region and having a refractive index greater than that of the substrate; and the second dielectric layer on the first dielectric layer.
  • a semiconductor light emitting device with high light extraction efficiency can be obtained.
  • FIG. 1A and 1B are diagrams showing a semiconductor light emitting device according to Example 1 of the present invention, in which FIG. 1A is a plan view thereof, and FIG. 1B is cut along a line AA in FIG. A cross-sectional view.
  • Sectional drawing which shows the manufacturing process of a semiconductor light-emitting device in order.
  • Sectional drawing which shows the manufacturing process of a semiconductor light-emitting device in order.
  • Sectional drawing which shows the manufacturing process of a semiconductor light-emitting device in order.
  • the top view which shows the shape of a 1st dielectric material layer and a 2nd dielectric material layer.
  • the top view which shows the shape of a 1st dielectric material layer and a 2nd dielectric material layer Sectional drawing which shows the semiconductor light-emitting device based on Example 2 of this invention.
  • FIG. 1 is a diagram showing a semiconductor light emitting device
  • FIG. 1 (a) is a plan view thereof
  • FIG. 1 (b) is a cross-sectional view taken along the line AA of FIG.
  • FIG. 2 is a diagram showing light reflection characteristics of the first dielectric layer light and the second dielectric layer light.
  • a first region 12 is provided on a substrate 11 that is transparent to the emission wavelength, and a second region is formed on the substrate 11 so as to surround the first region 12.
  • Region 13 is provided.
  • the first region 12 is a central region on the upper surface of the substrate 11, and the second region 13 is a peripheral region on the upper surface of the substrate 11.
  • a first dielectric layer 14 having a refractive index n1 smaller than the refractive index n0 of the substrate 11 is formed.
  • a second dielectric layer 15 having a refractive index n2 larger than the refractive index n0 of the substrate 11 is formed.
  • the first dielectric layer 14 is composed of a plurality of islands formed dispersed in the first region 12 on the substrate 11, and the second dielectric layer 15 is dispersed in the second region 13 on the substrate 11. It consists of a plurality of formed islands.
  • the islands of the first dielectric layer 14 are, for example, circular and are arranged at the vertices and centers of regular hexagons in a mesh shape.
  • the width W1 of the first dielectric layer 14 and the interval S1 between the first dielectric layers 14 adjacent in the X direction are set to 3: 2.
  • W1: S1 is not limited to 3: 2, but is preferably in the range of 4: 1 to 1: 5, for example, in terms of light extraction efficiency.
  • the islands of the second dielectric layer 15 are, for example, circular and are arranged at the apexes of the regular hexagon and the center thereof in a mesh shape.
  • the width W2 of the second dielectric layer 15 and the interval S2 between the second dielectric layers 15 adjacent in the X direction are set to 3: 2.
  • W2: S2 is not limited to 3: 2, but for example, a range of 9: 1 to 1: 4 is desirable in terms of light extraction efficiency.
  • the side surface 14 a of the first dielectric layer 14 and the side surface 15 a of the second dielectric layer 15 are each substantially perpendicular to the substrate 11. Therefore, the cross section is rectangular.
  • the substrate 11 is made of sapphire (Al 2 O 3 ) having a refractive index n0 of about 1.7 for blue light, for example, and the first dielectric layer 14 has a refractive index n1 of about 1.4 for blue light, for example. made of silicon oxide (SiO 2), second dielectric layer 15, for example, the refractive index n2 with respect to blue light which is from about 2.0 to silicon nitride (Si 3 N 4).
  • a first semiconductor layer 16 made of a nitride III-V compound semiconductor is formed on the first dielectric layer 14, the second dielectric layer 15, and the substrate 11. As will be described later, the first semiconductor layer 16 is selectively grown on the substrate 11 using the first dielectric layer 14 and the second dielectric layer 15 as masks, and further grown in the lateral direction by forming facets.
  • a semiconductor layer having a substantially flat surface is formed on the first dielectric layer 14, the second dielectric layer 15, and the substrate 11 by being combined from both sides.
  • the first semiconductor layer 16 is, for example, a layer made of N-type gallium nitride (GaN) having a thickness of about 5 ⁇ m formed on a sapphire substrate 11 via a GaN buffer layer (not shown).
  • GaN N-type gallium nitride
  • the lower portion 16a is a GaN layer to which no impurity is added
  • the upper portion 16b is an N-type GaN layer to which silicon (Si) is added as an impurity.
  • the refractive index n3 of GaN for blue light is about 2.4.
  • a second semiconductor layer 17 including an active layer having a PN junction and made of a nitride-based III-V group compound semiconductor is formed on the first semiconductor layer 16.
  • the second semiconductor layer 17 includes, for example, an N-type GaN layer 18 formed on the GaN layer 16, a multi quantum well (MQW) active layer 19, a P-type GaN first layer 20, and a P-type GaAlN. It consists of a layer (electron overflow prevention layer) 21, a P-type GaN second layer 22, and a P-type GaN contact layer 23. The function of each layer is well known and will not be described.
  • MQW multi quantum well
  • An ITO (Indium Tin Oxide) transparent electrode 24 is formed on the P-type GaN contact layer 23.
  • a pad 25 for wire bonding is formed on the transparent electrode 24.
  • one side is dug from the transparent electrode 24 to a part of the GaN layer 16, and an N-side electrode 26 is formed on the exposed GaN layer 16.
  • a wire bonding pad 27 is formed on the N-side electrode 26.
  • the first dielectric layer 14 and the second dielectric layer 15 having the widths W1 and W2 and the intervals S1 and S2 are formed in the first semiconductor layer 16 by lateral growth (ELO: EpitaxialgLateral Overgrowth). And the efficiency of extracting light from the semiconductor light emitting device 10 is increased.
  • ELO EpitaxialgLateral Overgrowth
  • FIG. 2 is a diagram showing the light reflection characteristics of the first dielectric layer 14 and the second dielectric layer 15 in the semiconductor light emitting device 10. As shown in FIG. 2, part of the light 30 emitted from the MQW active layer 19 to the substrate 11 side is reflected to the MQW active layer 19 side at the interface 31 between the substrate 11 and the first semiconductor layer 16, and much Passes through the interface 31.
  • the reflectance R0 of light incident perpendicularly to the interface 31 is about 0.03.
  • the reflectance R1 of light incident perpendicularly to the interface 32 between the first dielectric layer 14 and the first semiconductor layer 16 is It becomes about 0.07.
  • the reflectivity R1 is higher than the reflectivity R0, and is approximately doubled.
  • the refractive index n2 is larger than the refractive index n0, so that the reflectance R2 of light incident perpendicularly to the interface 33 between the second dielectric layer 15 and the first semiconductor layer 16 is increased. Becomes about 0.01.
  • the reflectance R2 is lower than the reflectance R0 and is about 1/3.
  • the semiconductor light emitting element 10 in the first region 12, the light that passes through the interface 31 and propagates in the lateral direction while repeating multiple reflection inside the semiconductor light emitting element 10 is transmitted to the side surface of the semiconductor light emitting element 10. Long propagation distance to reach. As a result, the probability of being absorbed in the middle and taken out from the side surface of the semiconductor light emitting element 10 is reduced.
  • the first dielectric layer 14 increases the light 34a of the light 30 that is reflected at the interface 32 and returns to the second semiconductor layer 17 side, and decreases the light 34b that is transmitted to the substrate 11 side.
  • the extraction efficiency can be increased.
  • the semiconductor light emitting element 10 in the second region 13, the light that passes through the interface 31 and propagates in the lateral direction while repeating multiple reflection inside the semiconductor light emitting element 10 is transmitted from the light 30.
  • the propagation distance to reach the side is short. As a result, the probability of being taken out from the side surface of the semiconductor light emitting element 10 without being absorbed in the middle increases.
  • the second dielectric layer 15 reduces the light 35a that is reflected at the interface 33 and returns to the second semiconductor layer 17 side of the light 30, and increases the light 35b that is transmitted to the substrate 11 side.
  • the extraction efficiency can be increased.
  • FIG. 3 is a diagram for explaining a simulation of light extraction efficiency.
  • the simulation was performed by dividing the MQW active layer 19 into meshes and using a ray tracing method.
  • the semiconductor light emitting element 10 is a rectangular parallelepiped.
  • the size of the semiconductor light emitting element is 540 ⁇ m ⁇ 290 ⁇ m
  • the size of the first region 12 is 430 ⁇ m ⁇ 180 ⁇ m
  • the widths W1 and W2 are 3 ⁇ m
  • the intervals S1 and S2 are 2 ⁇ m, respectively.
  • the lower surface of the substrate 11 is assumed to have Lambertian reflection with a reflectance of 90%.
  • Lambertian reflection means that the light incident on the lower surface is scattered, and the brightness of the lower surface viewed from the observer is the same regardless of the viewing angle.
  • each mesh a track in which a large number of light emitted from the MQW active layer 19 in all directions is reflected, refracted, and absorbed while propagating inside the semiconductor light emitting device 10 is traced.
  • the intensity of the light beam extracted from the semiconductor light emitting element 10 was determined from each of the side surface 43 and the side surface 44, and the sum total was defined as the light extraction efficiency of each mesh.
  • the upper surface 40 and the side surfaces 41, 42, 43, and 44 are collectively referred to as the entire surface.
  • FIG. 4 is a diagram showing the in-plane distribution of the light extraction efficiency of the semiconductor light emitting device 10. As shown in FIG. 4, the in-plane distribution of the light extraction efficiency is roughly divided and increases in the order of the periphery of the electrode of the semiconductor light emitting element 10, the central region, and the peripheral region.
  • the peripheral region is close to the side surface, and thus the light mainly propagates in the horizontal direction while repeating multiple reflections and is extracted from the side surface to the outside of the semiconductor light emitting element 10.
  • 5 and 6 are diagrams showing the light extraction efficiencies from the upper surface 40 and the side surfaces 41, 42, 43, and 44 in the central part B and the corner part C shown in FIG. 4 in comparison with the comparative example, respectively.
  • the comparative example uses a substrate in which the refractive indexes n1 and n2 of the first dielectric layer 14 and the second dielectric layer 15 are equal to the refractive index n0 of the substrate 11, that is, a substrate in which irregularities are simply formed. It is a semiconductor light emitting device.
  • the light extraction efficiency from the upper surface 40 is 0.153, which is about 17% higher than 0.131 of the comparative example. This indicates that the light 34a reflected by the interface 32 shown in FIG. 2 has increased.
  • the light extraction efficiency from the side surfaces 41, 42, 43, 44 is almost the same. This is because the light propagating in the lateral direction out of the light emitted from the central portion B repeats multiple reflections, and many of them are absorbed, so even if the light 34b transmitted to the substrate 11 side decreases, It shows that it does not appear as a decrease in direct light extraction efficiency.
  • the light extraction efficiency from the entire surface of the semiconductor light emitting device 10 was 0.298, which was expected to be improved by about 7% compared to 0.279 of the comparative example.
  • the light extraction efficiency from the upper surface 40 is 0.149, which is about 17% lower than 0.179 of the comparative example. This indicates that the light 35a reflected at the interface 33 shown in FIG. 2 has decreased.
  • the light extraction efficiency from the side surfaces 41, 42, 43, 44 is increased by about 20 to 30%. This is because the light propagating in the lateral direction among the light emitted from the corner portion C can reach the side surface with a small number of reflections, so that most of the light propagating in the lateral direction while repeating multiple reflections is absorbed. Therefore, the increase in the light 35b transmitted to the substrate 11 side appears as an increase in the direct light extraction efficiency.
  • the light extraction efficiency from the entire surface of the semiconductor light emitting device 10 was 0.425, which was expected to be improved by about 6% compared to 0.401 of the comparative example.
  • the value of the light extraction efficiency here is an example.
  • the light extraction efficiency varies depending on the widths W1 and W2 and the intervals S1 and S2. By optimizing the widths W1 and W2 and the intervals S1 and S2, higher light extraction efficiency is expected.
  • widths W1 and W2 and the intervals S1 and S2 need to be set so as to satisfy the conditions that allow the first semiconductor layer 16 to be formed by lateral growth.
  • 7 to 9 are cross-sectional views sequentially showing manufacturing steps of the semiconductor light emitting device.
  • a silicon nitride film 51 having a thickness of about 1 ⁇ m is formed on the substrate 11 by, eg, sputtering.
  • a resist film 52 having a pattern corresponding to the second dielectric layer 15 is formed on the second region 13 of the substrate 11 on the silicon nitride film 51 by photolithography. Form.
  • the silicon nitride film 51 is etched by RIE (Reactive Ion Etching) method using a fluorine-based gas using the resist film 52 as a mask.
  • RIE reactive Ion Etching
  • the second dielectric layer 15 having the side surface 15 a substantially perpendicular to the substrate 11 is formed in the second region 13 of the substrate 11.
  • a resist film 54 having a pattern corresponding to the first dielectric layer 14 in the first region 12 on the substrate 11 is formed on the silicon oxide film 53 by photolithography. Form.
  • the silicon oxide film 53 is selectively etched using an aqueous solution containing hydrofluoric acid using the resist film 54 as a mask.
  • the first dielectric layer 14 having the side surface 14 a substantially perpendicular to the substrate 11 is formed in the first region 12 on the substrate 11.
  • the first semiconductor layer 16 is formed on the substrate 11 by the MOCVD (Metal Organic Chemical Vapor Deposition) method using the first dielectric layer 14 and the second dielectric layer 15 as a mask. Then, an undoped GaN layer 16a is formed.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a buffer layer is formed on the substrate 11, and the temperature is raised to a high temperature ( ⁇ 1050 ° C.) to grow a GaN layer.
  • the GaN layer does not grow on the mask but grows selectively on the substrate between the masks.
  • the GaN layer grows, facets appear, and since the lateral growth rate is faster than the upward growth rate, the GaN layer also grows on the mask.
  • the laterally grown GaN layers merge with each other to form a GaN layer 16a having a substantially flat surface.
  • silicon (Si) is added as an impurity, and an N-type GaN layer 16b having an impurity concentration on the upper portion of the first semiconductor layer 16 of about 2 ⁇ 10 18 cm ⁇ 3 is formed. Form continuously.
  • a second semiconductor layer 17 including an active layer having a PN junction is continuously formed on the first semiconductor layer 16 by MOCVD.
  • an N-type GaN layer 18 having an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 and a film thickness of about 0.1 ⁇ m is grown on the N-type GaN layer 16b.
  • a quantum well layer made of undoped In 0.2 Ga 0.8 N having a thickness of about 2.5 nm is formed on the N-type GaN layer 18, and a film thickness of 12.12 is formed on both sides of the quantum well.
  • An MQW active layer 19 in which barrier layers made of In 0.02 Ga 0.98 N of about 5 nm are alternately stacked is formed.
  • the growth temperature of the MQW active layer 19 is 700 to 800 ° C.
  • the peak wavelength of photoluminescence of the MQW active layer 19 at room temperature is about 450 nm.
  • a P-type GaN first layer 20 having an impurity concentration of about 4 ⁇ 10 18 cm ⁇ 3 and a film thickness of about 30 nm is formed on the MQW active layer 19, for example.
  • a P-type Ga 0.8 Al 0.2 N layer (electron overflow prevention layer) having an impurity concentration of about 4 ⁇ 10 18 cm ⁇ 3 and a thickness of about 10 nm. 21 is formed.
  • a P-type GaN contact layer 23 having, for example, an impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 and a film thickness of about 60 nm is formed on the P-type GaN second layer 22.
  • an ITO transparent electrode 24 having a thickness of about 100 nm is formed on the P-type GaN contact layer 23 by, for example, a sputtering method.
  • one side is dug down from the transparent electrode 24 to a part of the first semiconductor layer 16 by, for example, the RIE method to expose the first semiconductor layer 16.
  • an N-side electrode 26 in which, for example, a 0.05 ⁇ m thick titanium film, a 0.05 ⁇ m thick platinum film, and a 0.2 ⁇ m thick gold film are stacked on the first semiconductor layer 16 is formed.
  • a pad 25 is formed on the ITO transparent electrode 24, and a pad 27 is formed on the N-side electrode 26.
  • the pads 25 and 27 are gold films each having a thickness of about 0.2 ⁇ m. Thereby, the semiconductor light emitting device 10 shown in FIG. 1 is obtained.
  • the semiconductor light emitting device 10 of this example includes the first dielectric layer 14 having the refractive index n1 lower than the refractive index n0 of the substrate 11 in the first region 12 on the substrate 11, and the first region.
  • the second dielectric layer 15 having a refractive index n 2 higher than the refractive index n 0 of the substrate 11 is provided in the second region 13 surrounding the substrate 12.
  • the light 34 a reflected at the interface 32 between the first dielectric layer 14 and the first semiconductor layer 16 increases, so that the light extraction efficiency from the side surfaces 41, 42, 43, 44 is increased.
  • the light extraction efficiency from the upper surface 40 can be increased without change.
  • the light extraction efficiency from the upper surface 40 decreases due to an increase in the light 35 b transmitted to the substrate 11 side at the interface 33 between the second dielectric film 15 and the first semiconductor layer 16.
  • the light extraction efficiency from 41, 42, 43, and 44 can be increased.
  • the shape is not particularly limited. Therefore, the shape of the island of the first dielectric layer 14 and the shape of the island of the second dielectric layer 15 may be different.
  • FIG. 10 is a diagram showing the shape of the islands of the first dielectric layer 14 and the second dielectric layer 15. As shown in FIG. 10, not only circular islands 61 but also polygonal islands such as hexagonal islands 62 and triangular islands 63 may be used. A striped island 64 may also be used.
  • first dielectric layer 14 and the second dielectric layer 15 are configured by islands
  • first dielectric layer 14 and the second dielectric layer 15 may be layers having openings. .
  • FIG. 11 is a view showing the first dielectric layer 14 and the second dielectric layer 15 having openings.
  • the opening may be a circular opening 71, a hexagonal opening 72, or a triangular opening 73.
  • a stripe-shaped opening 74 may also be used.
  • the material is not particularly limited as long as the material has a higher refractive index than the substrate 11.
  • titanium oxide TiO 2 : n to 2.5
  • zirconia ZrO 2 : n to 2.15
  • FIG. 12 is a cross-sectional view showing the semiconductor light emitting device of this example.
  • the same components as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different portions will be described.
  • This embodiment is different from the first embodiment in that the side surfaces of the first and second dielectric layers are inclined.
  • the side surface 81a of the first dielectric layer 81 is inclined so as to widen from the first semiconductor layer 16 side toward the substrate 11 side.
  • the side surface 82a of the second dielectric layer 82 is inclined in a divergent shape from the first semiconductor layer 16 side toward the substrate 11 side.
  • the semiconductor light emitting device 80 having the above structure is configured to reduce the number of multiple reflections and increase the light extraction efficiency from the side surfaces by totally reflecting the light incident on the inclined side surfaces 81a and 82a and changing the traveling direction. Has been.
  • FIG. 13 is a diagram showing the light reflection characteristics of the first dielectric layer 81 and the second dielectric layer 82. As shown in FIG. 13, of the light 30 from the MQW active layer 19, the light incident on the side surface 81 a and the side surface 82 a is totally reflected, and the traveling direction changes in an oblique direction with respect to the substrate 11.
  • the light that is multiply reflected inside the semiconductor light emitting device 80 and propagates in the lateral direction is reduced in the number of times of multiple reflection, the propagation distance until reaching the side surface is shortened, and the light absorbed in the middle is reduced. Decrease. As a result, the probability that the light is extracted from the side surface increases, and the light extraction efficiency can be further improved.
  • the inclination angle ⁇ of the side surface 81a and the side surface 82a is from 50 ° because the total reflection angle of the first dielectric layer 81 is 30.3 ° and the total reflection angle of the second dielectric layer 82 is 39.8 °. About 60 ° is appropriate.
  • the result of simulation of the light extraction efficiency of the semiconductor light emitting device 80 will be described.
  • the inclination angle ⁇ of the side surface 81a and the side surface 82a was set to 60 °, and other conditions were the same as in Example 1.
  • FIG. 14 is a diagram showing an in-plane distribution of light extraction efficiency of the semiconductor light emitting device 80. As shown in FIG. 14, the in-plane distribution of the light extraction efficiency is roughly divided and increases in the order of the periphery of the electrode of the semiconductor light emitting device 80, the central region, and the peripheral region. This is the same as the in-plane distribution of the light extraction efficiency of the semiconductor light emitting device 10 shown in FIG.
  • the light extraction efficiency is increasing, and in particular, the region near the outer periphery tends to increase at a higher rate. Among them, the highest light extraction efficiency is obtained at the corner portion E located closest to the intersecting two side surfaces 91 and 93.
  • the comparative example is a case where the refractive indexes n1 and n2 of the first dielectric layer 81 and the second dielectric layer 82 are equal to the refractive index n0 of the substrate 11, that is, irregularities whose side surfaces are simply inclined are formed. It is a semiconductor light emitting element using the manufactured substrate.
  • the light extraction efficiency from the upper surface 90 is 0.150, which is about 15% higher than 0.130 of the comparative example.
  • the light extraction efficiency from the side surfaces 91, 92, 93, and 944 is substantially unchanged.
  • the light extraction efficiency from the entire surface of the semiconductor light emitting device was 0.323, which was expected to be improved by about 3% compared to 0.313 of the comparative example.
  • the light extraction efficiency from the upper surface 90 is 0.150, which is about 17% lower than 0.180 of the comparative example.
  • the light extraction efficiency from the side surfaces 91, 92, 93 and 94 is increased by about 10 to 20%.
  • the light extraction efficiency from the entire surface of the semiconductor light emitting device was 0.462, which was expected to be improved by about 2.2% compared to 0.452 of the comparative example.
  • the light extraction efficiency (0.150) from the upper surface 90 is slightly (about 2) compared to the light extraction efficiency from the upper surface 40 (0.153). %) Although it is decreasing, it is almost the same level.
  • the light extraction efficiency from the side surfaces 91, 92, 93, 94 is increased by about 10 to 30% with respect to the light extraction efficiency from the side surfaces 41, 42, 43, 44.
  • the light extraction efficiency (0.150) from the upper surface 90 is slightly (about 1) compared to the light extraction efficiency (0.149) from the upper surface 40. %) Is increasing, but it is almost the same level.
  • the light extraction efficiency from the side surfaces 91, 92, 93, 94 is increased by about 10 to 20% with respect to the light extraction efficiency from the side surfaces 41, 42, 43, 44.
  • the light extraction efficiency (0.130) from the upper surface 90 is substantially the same as the light extraction efficiency (0.131) from the upper surface 40.
  • the light extraction efficiency from the side surfaces 91, 92, 93, 94 is about 16 to 38% higher than the light extraction efficiency from the side surfaces 41, 42, 43, 44.
  • the light extraction efficiency (0.180) from the upper surface 90 is substantially the same as the light extraction efficiency (0.179) from the upper surface 40.
  • the light extraction efficiency from the side surfaces 91, 92, 93 and 94 is increased by about 13 to 31% from the light extraction efficiency from the side surfaces 41, 42, 43 and 44.
  • the inclined side surface 81a of the first dielectric layer 81 and the inclined side surface 82a of the second dielectric layer 82 do not contribute to the light extraction efficiency from the upper surface 80, but the side surfaces 91, 92, 93, 94 It was confirmed that it contributed to the increase in the light extraction efficiency from the.
  • 17 and 18 are cross-sectional views sequentially showing the manufacturing steps of the semiconductor light emitting device.
  • a silicon nitride film 51 having a thickness of about 1 ⁇ m is formed on the substrate 11 in the same manner as in FIG. 7A.
  • a resist film 101 having a pattern corresponding to the second dielectric layer 82 is formed in the second region 13 on the silicon nitride film 51 by photolithography.
  • the selectivity ratio between the resist film 101 and the silicon nitride film 51 is adjusted by the RIE method using a mixed gas of oxygen gas and fluorine-based gas using the resist film 101 as a mask. Then, the silicon nitride film 51 is anisotropically etched.
  • a mixed gas of oxygen gas for etching the resist film 101 and fluorine-based gas (CHF 3 , CF 4 , SF 6, etc.) for etching the silicon nitride film 51 is used, and the silicon nitride film 51 is used. And the resist film 101 are reduced.
  • the difference between the etching rate of the silicon nitride film 51 and the etching rate of the resist film 91 is reduced so that the resist film 101 is etched while the silicon nitride film 51 is being etched.
  • the silicon nitride film 51 becomes thinner as the resist film 1011 becomes thinner.
  • the second dielectric layer 82 having the side surface 82a inclined in a divergent shape toward the substrate 11 side from above is formed.
  • the inclination angle of the side surface 82a of the second dielectric layer 82 is adjusted to about 60 ° by adjusting the selection ratio.
  • the remaining portion of the resist film 101 is removed by, for example, an ashing method using O 2 , as shown in FIG. 18A, on the substrate 11 on which the second dielectric layer 82 is formed, for example, by a sputtering method.
  • a silicon oxide film 102 having a thickness of about 3 ⁇ m is formed, and the second dielectric layer 82 is embedded.
  • the excess silicon oxide film 102 is removed by, for example, a CMP (Chemical Mechanical Polishing) method, and the second dielectric layer 82 is exposed. This is to make the height of the first dielectric layer 81 equal to the height of the second dielectric layer 82.
  • CMP Chemical Mechanical Polishing
  • a resist film 103 having a pattern corresponding to the first dielectric layer 81 is formed on the silicon oxide film 102 in the first region 12 by photolithography.
  • the resist film 103 is used as a mask to adjust the selection ratio between the resist film 103 and the silicon oxide film 102 by RIE using a mixed gas of oxygen gas and chlorine gas. Then, the silicon oxide film 102 is selectively anisotropically etched.
  • a condition that the selection ratio between the silicon oxide film 102 and the resist film 103 is reduced by using a mixed gas of oxygen gas for etching the resist film 103 and chlorine-based gas for etching the silicon oxide film 102 is used. To do.
  • the difference between the etching rate of the silicon oxide film 102 and the etching rate of the resist film 103 is reduced so that the resist film 103 is etched while the silicon oxide film 102 is etched.
  • the silicon oxide film 102 becomes thinner.
  • the first dielectric layer 81 having the side surface 81a inclined in a divergent shape from the upper side toward the substrate 11 side is formed.
  • the inclination angle of the side surface 81a of the first dielectric layer 81 is adjusted to be approximately the same as that of the side surface 82a of the second dielectric layer 82 by adjusting the selection ratio.
  • the first semiconductor layer 16 and the second semiconductor layer 17 are formed according to the process shown in FIG. Further, by forming the N-side electrode 26 and the pads 25 and 27, the semiconductor light emitting device 80 shown in FIG. 12 is obtained.
  • the side surface 81a of the first dielectric layer 81 and the side surface 82a of the second dielectric layer 82 are directed from the first semiconductor layer 16 side toward the substrate 11 side. Inclined in a divergent shape.
  • the traveling direction of the light incident on the inclined side surfaces 81a and 82a changes.
  • the light that is multiply reflected inside the semiconductor light emitting element 80 and propagates in the lateral direction is reduced in the number of times of multiple reflection, and the propagation distance to reach the side surface is shortened.

Abstract

　光取り出し効率の高い半導体発光素子を提供する。　発光波長に対して透明な基板１１と、基板１１上の第１領域１２に形成され、基板１１の屈折率ｎ０より小さい屈折率ｎ１を有する第１誘電体層１４と、基板１１上であって第１領域１２を囲む第２領域１３に形成され、基板１１の屈折率ｎ０より大きい屈折率ｎ２を有する第２誘電体層１５と、第１誘電体層１４上、第２誘電体層１５上、および基板１１上に形成された第１半導体層１６と、第１半導体層１６上に形成され、ＰＮ接合を有する活性層を含む第２半導体層１７と、を具備する。

Description

半導体発光素子
　本発明は、半導体発光素子に関する。
　従来、半導体発光素子として、基板上に該基板と異なる屈折率を有する誘電体からなる複数の凸部を形成し、この凸部の間の基板上に窒化物系半導体層を成長させ、更に横方向に成長させることにより、半導体発光素子からの光の取り出し効率を高めたものが知られている（例えば、特許文献１参照。）。
　この半導体発光素子では、強誘電体からなる凸部を２つの群に分割し、２つの群に異なる外部電場を印加し、２つの群に屈折率の差を生じさせている。これにより、半導体発光素子の光取り出し効率を制御している。
　然しながら、この半導体発光素子では、外部電場により生じる屈折率差は、強誘電体の電気光学特性で決まり、強誘電体の屈折率の高々パーセントオーダである。その結果、十分な屈折率差が得られず、十分な光取り出し効率が得られないという問題がある。
特開２００８－１５３６３４号公報
　本発明は、光取り出し効率の高い半導体発光素子を提供する。
　本発明の一態様の半導体発光素子は、発光波長に対して透明な基板と、前記基板上の第１領域に形成され、前記基板の屈折率より小さい屈折率を有する第１誘電体層と、前記基板上であって前記第１領域を囲む第２領域に形成され、前記基板の屈折率より大きい屈折率を有する第２誘電体層と、前記第１誘電体層上、前記第２誘電体層上、および前記基板上に形成された第１半導体層と、前記第１半導体層上に形成され、ＰＮ接合を有する活性層を含む第２半導体層と、を具備することを特徴している。
　本発明によれば、光取り出し効率の高い半導体発光素子が得られる。
本発明の実施例１に係る半導体発光素子を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ－Ａ線に沿って切断し矢印方向に眺めた断面図。 第１誘電体層および第２誘電体層光の光反射特性を示す図。 半導体発光素子の光取り出し効率のシミュレーションを説明するための図。 半導体発光素子の光取り出し効率の面内分布を示す図。 半導体発光素子の中央部の光取り出し効率を比較例と対比して示す図。 半導体発光素子のコーナ部の光取り出し効率を比較例と対比して示す図。 半導体発光素子の製造工程を順に示す断面図。 半導体発光素子の製造工程を順に示す断面図。 半導体発光素子の製造工程を順に示す断面図。 第１誘電体層および第２誘電体層の形状を示す平面図。 第１誘電体層および第２誘電体層の形状を示す平面図。 本発明の実施例２に係る半導体発光素子を示す断面図。 第１誘電体層および第２誘電体層の光反射特性を示す図。 半導体発光素子の光取り出し効率の面内分布を示す図。 半導体発光素子の中央部の光取り出し効率を比較例と対比して示す図。 半導体発光素子のコーナ部の光取り出し効率を比較例と対比して示す図。 半導体発光素子の製造工程を順に示す断面図。 半導体発光素子の製造工程を順に示す断面図。
　以下、本発明の実施例について図面を参照しながら説明する。
　本発明の実施例１に係る半導体発光素子について図１および図２を用いて説明する。図１は半導体発光素子を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ－Ａ線に沿って切断し矢印方向に眺めた断面図、図２は第１誘電体層および第２誘電体層光の光反射特性を示す図である。
　図１に示すように、本実施例の半導体発光素子１０では、発光波長に対して透明な基板１１上に第１領域１２が設けられ、第１領域１２を囲むように基板１１上に第２領域１３が設けられている。ここでは、第１領域１２は基板１１の上面の中央領域であり、第２領域１３は基板１１の上面の周辺領域である。
　第１領域１２には、基板１１の屈折率ｎ０より小さい屈折率ｎ１を有する第１誘電体層１４が形成されている。そして、第２領域１３には、基板１１の屈折率ｎ０より大きい屈折率ｎ２を有する第２誘電体層１５が形成されている。
　第１誘電体層１４は、基板１１上の第１領域１２に分散して形成された複数のアイランドで構成され、第２誘電体層１５は、基板１１上の第２領域１３に分散して形成された複数のアイランドで構成されている。
　第１誘電体層１４のアイランドは、例えば円形で、網の目状、ここでは正六角形の各頂点およびその中心に配置されている。第１誘電体層１４の幅Ｗ１と、Ｘ方向に隣り合う第１誘電体層１４同士の間隔Ｓ１は、ここでは３：２に設定されている。Ｗ１：Ｓ１は３：２に限定されず、例えば４：1～１：５の範囲であることが、光取り出し効率の上で望ましい。
　同様に、第２誘電体層１５のアイランドは、例えば円形で、網の目状、ここでは正六角形の各頂点およびその中心に配置されている。第２誘電体層１５の幅Ｗ２と、Ｘ方向に隣り合う第２誘電体層１５同士の間隔Ｓ２は、ここでは３：２に設定されている。Ｗ２：Ｓ２は３：２に限定されず、例えば９：1～１：４の範囲であることが、光取り出し効率の上で望ましい。
　第１誘電体層１４の側面１４ａおよび第２誘電体層１５の側面１５ａは、それぞれ基板１１に略垂直である。従って、断面は矩形状である。
　基板１１は、例えば青色の光に対する屈折率ｎ０が約１．７のサファイア（Ａｌ２Ｏ３）からなり、第１誘電体層１４は、例えば青色の光に対する屈折率ｎ１が約１．４の酸化シリコン（ＳｉＯ２）からなり、第２誘電体層１５は、例えば青色の光に対する屈折率ｎ２が約２．０の窒化シリコン（Ｓｉ３Ｎ４）からなっている。
　第１誘電体層１４上、第２誘電体層１５上、および基板１１上には、窒化物系ＩＩＩ－Ｖ族化合物半導体からなる第１半導体層１６が形成されている。第１半導体層１６は、後述するように第１誘電体層１４および第２誘電体層１５をマスクとして、基板１１上に選択的に成長し、更にファセットを形成して横方向に成長し、両側から合体することにより、第１誘電体層１４上、第２誘電体層１５上、および基板１１上に形成され、略平坦な表面を有する半導体層である。
　第１半導体層１６は、例えば、サファイアの基板１１上にＧａＮのバッファ層（図示せず）を介して形成された厚さ５μｍ程度のＮ型窒化ガリウム（ＧａＮ）からなる層である。第１半導体層１６において、その下部１６ａは不純物が添加されていないＧａＮ層であり、その上部１６ｂは不純物としてシリコン（Ｓｉ）が添加されているＮ型ＧａＮ層である。青色の光に対するＧａＮの屈折率ｎ３は約２．４である。
　第１半導体層１６の上には、ＰＮ接合を有する活性層を含み、窒化物系ＩＩＩ－Ｖ族化合物半導体からなる第２半導体層１７が形成されている。
　第２半導体層１７は、例えばＧａＮ層１６上に形成されたＮ型ＧａＮ層１８と、多重量子井戸（ＭＱＷ：Multi Quantum Well）活性層１９と、Ｐ型ＧａＮ第１層２０と、Ｐ型ＧａＡｌＮ層（電子オーバーフロー防止層）２１と、Ｐ型ＧａＮ第２層２２と、Ｐ型ＧａＮコンタクト層２３とからなっている。各層の機能については、周知であり、その説明は省略する。
　Ｐ型ＧａＮコンタクト層２３上には、ＩＴＯ（Indium Tin Oxide）透明電極２４が形成されている。透明電極２４の上には、ワイヤボンディング用のパッド２５が形成されている。
　更に、一辺側が透明電極２４からＧａＮ層１６の一部まで掘り込まれており、露出したＧａＮ層１６上にＮ側電極２６が形成されている。Ｎ側電極２６の上には、ワイヤボンディング用のパッド２７が形成されている。
　パッド２５、２６を電源に接続し、通電することにより、ＭＱＷ活性層１９から光が放出される。
　上記構造の半導体発光素子では、幅Ｗ１、Ｗ２、間隔Ｓ１、Ｓ２を有する第１誘電体層１４および第２誘電体層１５が、横方向成長（ＥＬＯ：Epitaxial Lateral Overgrowth）により第１半導体層１６を形成可能にするとともに、半導体発光素子１０からの光の取り出し効率を高めるように構成されている。
　図２は半導体発光素子１０における第１誘電体層１４および第２誘電体層１５の光反射特性を示す図である。図２に示すように、ＭＱＷ活性層１９から基板１１側に放出された光３０のうち、一部は基板１１と第１半導体層１６との界面３１でＭＱＷ活性層１９側に反射され、多くは界面３１を通過する。界面３１に垂直に入射する光の反射率Ｒ０は、約０．０３である。
　一方、第１誘電体層１４が存在すると、屈折率ｎ１が屈折率ｎ０より小さいため、第１誘電体層１４と第１半導体層１６との界面３２に垂直に入射する光の反射率Ｒ１は約０．０７になる。反射率Ｒ１は反射率Ｒ０より高く、約２倍になる。
　反対に、第２誘電体層１５が存在すると、屈折率ｎ２が屈折率ｎ０より大きいため、第２誘電体層１５と第１半導体層１６との界面３３に垂直に入射する光の反射率Ｒ２は約０．０１になる。反射率Ｒ２は反射率Ｒ０より低く、約１／３になる。
　半導体発光素子１０において、第１領域１２では、光３０のうち、界面３１を通過し、半導体発光素子１０の内部で多重反射を繰り返しながら横方向に伝播する光は、半導体発光素子１０の側面に到達するまでの伝播距離が長い。その結果、途中で吸収され、半導体発光素子１０の側面から外部に取り出される確率が低くなる。
　そこで、第１誘電体層１４により、光３０のうち、界面３２で反射して第２半導体層１７側へ戻る光３４ａを増加させ、基板１１側へ透過する光３４ｂを減少させることにより、光取り出し効率を増加させることができる。
　一方、半導体発光素子１０において、第２領域１３では、光３０のうち、界面３１を通過し、半導体発光素子１０の内部で多重反射を繰り返しながら横方向に伝播する光は、半導体発光素子１０の側面に到達するまでの伝播距離が短い。その結果、途中で吸収されずに、半導体発光素子１０の側面から外部に取り出される確率が高くなる。
　そこで、第２誘電体層１５により、光３０のうち、界面３３で反射して第２半導体層１７側へ戻る光３５ａを減少させ、基板１１側へ透過する光３５ｂを増加させることにより、光取り出し効率を増加させることができる。
　これを確かめるために、半導体発光素子１０の光取り出し効率についてシミュレーションを行った結果について説明する。
　図３は光取り出し効率のシミュレーションを説明するための図である。図３に示すように、シミュレーションは、ＭＱＷ活性層１９をメッシュに分割し、光線追跡法により行った。ここでは、計算を容易にするために、半導体発光素子１０は直方体とした。パラメータとして、半導体発光素子のサイズが５４０μｍ×２９０μｍ、第１領域１２のサイズが４３０μｍ×１８０μｍ、幅Ｗ１、Ｗ２がそれぞれ３μｍ、間隔Ｓ１、Ｓ２がそれぞれ２μｍであるとした。
　また、基板１１の下面は、反射率９０％でランバート反射するとした。ランバート反射するとは、下面に入射した光が散乱し、観察者から見た下面の明るさが見る角度にかかわらず同じになるということである。
　各メッシュにおいて、ＭＱＷ活性層１９からあらゆる方向に放出された多数の光が、半導体発光素子１０の内部で反射、屈折し、吸収されながら伝播する軌跡を追跡し、上面４０、側面４１、側面４２、側面４３および側面４４の各々から、半導体発光素子１０の外部に取り出される光線の強度を求め、その総和を各メッシュの光取り出し効率とした。以後、上面４０および側面４１、４２、４３、４４を総称して、全面と言う。
　図４は半導体発光素子１０の光取り出し効率の面内分布を示す図である。図４に示すように、光取り出し効率の面内分布は大別して、半導体発光素子１０の電極周り、中央領域、周辺領域の順に高くなっている。
　電極周りでは、パッド２５、電極２６に遮光されるため、上面４０から半導体発光素子１０の外部に取り出される光は存在しない。多重反射を繰り返しながら横方向に伝搬し、側面から半導体発光素子１０の外部に取り出される光だけになるためである。
　中央領域では、側面から遠いため、多重反射を繰り返しながら横方向に伝搬する光は吸収され、上面４０から半導体発光素子１０の外部に取り出される光が主になるためである。
　周辺領域では、側面に近いため、多重反射を繰り返しながら横方向に伝搬し、側面から半導体発光素子１０の外部に取り出される光が主になるためである。
　図５および図６は、それぞれ図４に示す中央部Ｂおよびコーナ部Ｃにおいて、上面４０および側面４１、４２、４３、４４からの光取り出し効率を比較例と対比して示す図である。
　ここで、比較例とは、第１誘電体層１４および第２誘電体層１５の屈折率ｎ１、ｎ２が、それぞれ基板１１の屈折率ｎ０に等しい場合、すなわち単に凹凸が形成された基板を用いた半導体発光素子のことである。
　図５に示すように、中央部Ｂでは、上面４０からの光取り出し効率は０．１５３であり、比較例の０．１３１に対して約１７％増加している。これは、図２に示す界面３２で反射される光３４ａが増加したことを示している。
　一方、側面４１、４２、４３、４４からの光取り出し効率は、ほぼ変わらない。これは、中央部Ｂで発せられた光のうち横方向に伝播する光は、多重反射を繰り返すことになり、多くは吸収されるため、基板１１側へ透過する光３４ｂが減少しても、直接光取り出し効率の減少として現れないことを示している。
　その結果、半導体発光素子１０の全面からの光取り出し効率は０．２９８となり、比較例の０．２７９に対して約７％向上することが見込まれた。
　図６に示すように、コーナ部Ｃでは、上面４０からの光取り出し効率は０．１４９であり、比較例の０．１７９に対して約１７％減少している。これは、図２に示す界面３３で反射される光３５ａが減少したことを示している。
　一方、側面４１、４２、４３、４４からの光取り出し効率は、約２０～３０％増加している。これは、コーナ部Ｃで発せられた光のうち横方向に伝播する光は、少ない反射回数で、側面に達することができるために、多重反射を繰り返しながら横方向に伝播する光の多くは吸収されないために、基板１１側へ透過する光３５ｂの増加が、直接光取り出し効率の増加として現れたことを示している。
　その結果、半導体発光素子１０の全面からの光取り出し効率は０．４２５となり、比較例の０．４０１に対して約６％向上することが見込まれた。
　ここでの光取り出し効率の値は、一例である。光取り出し効率は、幅Ｗ１、Ｗ２と、間隔Ｓ１、Ｓ２により変化する。幅Ｗ１、Ｗ２、間隔Ｓ１、Ｓ２を最適化することにより、より高い光取り出し効率が見込まれる。
　但し、幅Ｗ１、Ｗ２と、間隔Ｓ１、Ｓ２は、横方向成長により第１半導体層１６を形成可能にする条件を満たすように、設定することが必要である。
　次に、半導体発光素子１０の製造方法について説明する。図７乃至図９は半導体発光素子の製造工程を順に示す断面図である。
　始に、図７（ａ）に示すように、基板１１上に、例えばスパッタリング法により、厚さ１μｍ程度のシリコン窒化膜５１を形成する。
　次に、図７（ｂ）に示すように、シリコン窒化膜５１上に、フォトリソグラフィ法により、基板１１の第２領域１３に、第２誘電体層１５に対応するパターンを有するレジスト膜５２を形成する。
　次に、図７（ｃ）に示すように、レジスト膜５２をマスクとして、フッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜５１をエッチングする。これにより、基板１１の第２領域１３に、基板１１に対して略垂直な側面１５ａを有する第２誘電体層１５が形成される。
　次に、レジスト膜５２を、例えばＯ２によるアッシング技術を用いて除去した後、図８（ａ）に示すように、第２誘電体層１５が形成された基板１１上に、例えばスパッタリング法により、厚さ１μｍ程度のシリコン酸化膜５３を形成する。
　次に、図８（ｂ）に示すように、シリコン酸化膜５３上に、フォトリソグラフィ法により、基板１１上の第１領域１２に、第１誘電体層１４に対応するパターンを有するレジスト膜５４を形成する。
　次に、図８（ｃ）に示すように、レジスト膜５４をマスクとして、フッ酸を含む水溶液を用いて、シリコン酸化膜５３を選択的にエッチングする。これにより、基板１１上の第１領域１２に、基板１１に対して略垂直な側面１４ａを有する第１誘電体層１４が形成される。
　次に、図９（ａ）に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、第１誘電体層１４および第２誘電体層１５をマスクとして、基板１１上に第１半導体層１６の下部であるアンドープのＧａＮ層１６ａを形成する。
　具体的には、基板１１上にバッフア層を形成し、高温（～１０５０℃）に昇温してＧａＮ層を成長させる。ＧａＮ層はマスク上には成長せず、マスクの間の基板上に選択的に成長する。
　ＧａＮ層は成長するにつれてファセットが現れ、上方向の成長速度より横方向の成長速度が速いために、マスク上にもＧａＮ層が成長していく。横方向に成長したＧａＮ層は互いに合体して、略平坦な表面を有するＧａＮ層１６ａが形成される。
　次に、図９（ｂ）に示すように、不純物としてシリコン（Ｓｉ）を添加し、第１半導体層１６の上部である不純物濃度が２×１０１８ｃｍ―３程度のＮ型ＧａＮ層１６ｂを連続して形成する。
　次に、図９（ｃ）に示すように、ＭＯＣＶＤ法により、第１半導体層１６上にＰＮ接合を有する活性層を含む第２半導体層１７を連続して形成する。
　具体的には、Ｎ型ＧａＮ層１６ｂ上に、不純物濃度が１×１０１８ｃｍ－３、膜厚が０．１μｍ程度のＮ型ＧａＮ層１８を結晶成長させる。
　次に、Ｎ型ＧａＮ層１８上に、膜厚２．５ｎｍ程度のアンドープのＩｎ０．２Ｇａ０．８Ｎからなる量子井戸層と、この量子井戸をはさんでその両側に膜厚１２．５ｎｍ程度のＩｎ０．０２Ｇａ０．９８Ｎからなるバリア層を交互に積層したＭＱＷ活性層１９を形成する。ＭＱＷ活性層１９の成長温度は、７００～８００℃である。ＭＱＷ活性層１９の室温におけるフォトルミネッセンスのピーク波長は、４５０ｎｍ程度である。
　次に、ＭＱＷ活性層１９上に、例えば不純物濃度が４×１０１８ｃｍ－３程度、膜厚が３０ｎｍ程度のＰ型ＧａＮ第１層２０を形成する。
　次に、Ｐ型ＧａＮ第１層２０上に、例えば不純物濃度が４×１０１８ｃｍ－３程度、膜厚が１０ｎｍ程度のＰ型Ｇａ０．８Ａｌ０．２Ｎ層（電子オーバーフロー防止層）２１を形成する。
　次に、Ｐ型Ｇａ０．８Ａｌ０．２Ｎ層（電子オーバーフロー防止層）２１上に、例えば不純物濃度が１×１０１９ｃｍ－３、膜厚が５０ｎｍ程度のＰ型ＧａＮ第２層２２を形成する。
　次に、Ｐ型ＧａＮ第２層２２上に、例えば不純物濃度が１×１０２０ｃｍ－３、膜厚が６０ｎｍ程度のＰ型ＧａＮコンタクト層２３を形成する。
　次に、Ｐ型ＧａＮコンタクト層２３上に、例えばスパッタリング法により厚さ１００ｎｍ程度のＩＴＯ透明電極２４を形成する。
　次に、第２領域１３において、一側を、例えばＲＩＥ法により透明電極２４から第１半導体層１６の一部まで掘り下げ、第１半導体層１６を露出させる。
　次に、第１半導体層１６上に、例えば厚さ０．０５μｍのチタン膜、厚さ０．０５μｍの白金膜および厚さ０．２μｍの金膜が積層されたＮ側電極２６を形成する。
　次に、ＩＴＯ透明電極２４上にパッド２５、Ｎ側電極２６上にパッド２７を形成する。パッド２５、２７は、それぞれ厚さが０．２μｍ程度の金膜である。これにより、図１に示す半導体発光素子１０が得られる。
　以上説明したように、本実施例の半導体発光素子１０は、基板１１上の第１領域１２に、基板１１の屈折率ｎ０より低い屈折率ｎ１を有する第１誘電体層１４と、第１領域１２を囲む第２領域１３に、基板１１の屈折率ｎ０より高い屈折率ｎ２を有する第２誘電体層１５とを有している。
　その結果、第１領域１２では、第１誘電体層１４と第１半導体層１６との界面３２で反射する光３４ａが増加することにより、側面４１、４２、４３、４４からの光取り出し効率を変へずに、上面４０からの光取り出し効率を増加させることができる。
　第２領域１３では、第２誘電体膜１５と第１半導体層１６との界面３３で基板１１側へ透過する光３５ｂが増加することにより、上面４０からの光取り出し効率は低下するが、側面４１、４２、４３、４４からの光取り出し効率を増加させることができる。
　これにより、全面での光取り出し効率を増加させることができる。従って、光取り出し効率の高い半導体発光素子１０が得られる。
　更に、第１誘電体層１４および第２誘電体層１５には、もともと外部電場を印加する必要がない。そのため、特許文献１に開示された半導体発光素子に比べて、電圧を印加するための電極や、外部電源に接続するための端子等が不要であり、構造が簡単になる利点がある。
　ここでは、第１誘電体層１４および第２誘電体層１５のアイランドがともに円形である場合について説明したが、形状は特に限定されない。従って、第１誘電体層１４のアイランドの形状と第２誘電体層１５のアイランドの形状とが、異なっていても構わない。
　図１０は第１誘電体層１４および第２誘電体層１５のアイランドの形状を示す図である。図１０に示すように、円形状のアイランド６１だけでなく、六角形状のアイランド６２、三角形状のアイランド６３のような多角形状のアイランドでも構わない。また、ストライプ状のアイランド６４でも構わない。
　第１誘電体層１４および第２誘電体層１５がアイランドで構成されている場合について説明したが、第１誘電体層１４および第２誘電体層１５が開口を有する層であっても構わない。
　図１１は開口を有する第１誘電体層１４および第２誘電体層１５を示す図である。図１１に示すように、開口は、円形状の開口７１、六角形状の開口７２、三角形状の開口７３でも構わない。また、ストライプ状の開口７４でも構わない。
　第２誘電体層１５がシリコン窒化膜である場合ついて説明したが、基板１１より屈折率が高い材料であれば、特に限定されない。例えば、酸化チタン（ＴｉＯ２：ｎ～２．５）、ジルコニア（ＺｒＯ２：ｎ～２．１５）などでも構わない。
　本発明の実施例２に係る半導体発光素子について図１２を用いて説明する。図１２は本実施例の半導体発光素子を示す断面図である。  
　本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１および第２誘電体層の側面が傾斜していることにある。
　即ち、図１２に示すように、本実施例の半導体発光素子８０では、第１誘電体層８１の側面８１ａは、第１半導体層１６側から基板１１側に向かって末広がり状に傾斜している。同様に、第２誘電体層８２の側面８２ａは、第１半導体層１６側から基板１１側に向かって末広がり状に傾斜している。
　上記構造の半導体発光素子８０では、傾斜した側面８１ａ、８２ａに入射した光を全反射させて、進行方向を変化させることにより、多重反射回数を減らし、側面からの光取り出し効率を高めるように構成されている。
　図１３は、第１誘電体層８１および第２誘電体層８２の光反射特性を示す図である。図１３に示すように、ＭＱＷ活性層１９からの光３０のうち、側面８１ａおよび側面８２ａに入射した光は全反射し、進行方向が基板１１に対して斜め方向に変化する。
　これにより、半導体発光素子８０の内部で多重反射されて横方向に伝搬する光は、多重反射される回数が減少し、側面に到達するまでの伝搬距離が短くなり、途中で吸収される光が減少する。その結果、側面から外部に取り出される確率が増加し、光取り出し効率を更に向上させることができる。
　側面８１ａおよび側面８２ａの傾斜角度θは、第１誘電体層８１の全反射角度が３０．３°、第２誘電体層８２の全反射角が３９．８°であることから、５０°から６０°程度が適当である。
　これを確かめるために、半導体発光素子８０の光取り出し効率についてシミュレーションを行った結果について説明する。シミュレーションは、側面８１ａおよび側面８２ａの傾斜角度θを６０°とし、その他の条件は実施例１と同じで行った。
　図１４は半導体発光素子８０の光取り出し効率の面内分布を示す図である。図１４に示すように、光取り出し効率の面内分布は大別して、半導体発光素子８０の電極周り、中央領域、周辺領域の順に高くなっている。これは、図４に示す半導体発光素子１０の光取り出し効率の面内分布と同様である。
　然し、光取り出し効率は増加しており、特に外周に近い領域ほど増加率が大きい傾向を示している。中でも、交わる２側面９１、９３に最も近い位置にあるコーナ部Ｅにおいて、最も高い光取り出し効率が得られている。
　図１５および図１６は、上面９０および側面９１、９２、９３、９４からの光取り出し効率を比較例と対比して示す図である。ここで、比較例とは、第１誘電体層８１および第２誘電体層８２の屈折率ｎ１、ｎ２が、それぞれ基板１１の屈折率ｎ０に等しい場合、即ち、単に側面が傾斜した凹凸が形成された基板を用いた半導体発光素子のことである。
　図１５に示すように、中央部Ｄでは、上面９０からの光取り出し効率は０．１５０であり、比較例の０．１３０に対して約１５％増加している。一方、側面９１、９２、９３、９４４からの光取り出し効率は、ほぼ変わらない。
　その結果、半導体発光素子の全面からの光取り出し効率は０．３２３となり、比較例の０．３１３に対して約３％向上することが見込まれた。
　図１６に示すように、コーナ部Ｅでは、上面９０からの光取り出し効率は０．１５０であり、比較例の０．１８０に対して約１７％減少している。一方、側面９１、９２、９３、９４からの光取り出し効率は、約１０～２０％増加している。
　その結果、半導体発光素子の全面からの光取り出し効率は０．４６２となり、比較例の０．４５２に対して約２．２％向上することが見込まれた。
　次に、本実施例の半導体発光素子８０の光取り出し効率と、実施例１の半導体発光素子１０の光取り出し効率とを比較する。
　図５および図１５から、中央部Ｄおよび中央部Ｂでは、上面９０からの光取り出し効率（０．１５０）は、上面４０からの光取り出し効率（０．１５３）に対して、若干（約２％）低下しているが、略同程度である。
　一方、側面９１、９２、９３、９４からの光取り出し効率は、側面４１、４２、４３、４４からの光取り出し効率に対して、約１０～３０％増加している。
　図６および図１６から、コーナ部Ｅおよびコーナ部Ｃでは、上面９０からの光取り出し効率（０．１５０）は、上面４０からの光取り出し効率（０．１４９）に対して、若干（約１％）増加しているが、略同程度である。
　一方、側面９１、９２、９３、９４からの光取り出し効率は、側面４１、４２、４３、４４からの光取り出し効率に対して、約１０～２０％増加している。
　更に、本実施例に示す比較例の光取り出し効率と、実施例１に示す比較例の光取り出し効率とを比較する。
　中央部Ｄおよび中央部Ｂでは、上面９０からの光取り出し効率（０．１３０）は、上面４０からの光取り出し効率（０．１３１）と、略同程度である。
　一方、側面９１、９２、９３、９４からの光取り出し効率は、側面４１、４２、４３、４４からの光取り出し効率より、約１６～３８％増加している。
　コーナ部Ｅおよびコーナ部Ｃでは、上面９０からの光取り出し効率（０．１８０）は、上面４０からの光取り出し効率（０．１７９）と、略同程度である。
　一方、側面９１、９２、９３、９４からの光取り出し効率は、側面４１、４２、４３、４４からの光取り出し効率より、約１３～３１％増加している。
　これから、第１誘電体層８１の傾斜した側面８１ａおよび第２誘電体層８２の傾斜した側面８２ａは、上面８０からの光取り出し効率には寄与していないが、側面９１、９２、９３、９４からの光取り出し効率の増加に寄与していることが確かめられた。
　次に、半導体発光素子８０の製造方法について説明する。図１７および図１８は半導体発光素子の製造工程を順に示す断面図である。
　始に、図１７（ａ）に示すように、図７（ａ）と同様にして基板１１上に、厚さ１μｍ程度のシリコン窒化膜５１を形成する。
　次に、図１７（ｂ）に示すように、シリコン窒化膜５１上に、フォトリソグラフィ法により、第２領域１３に、第２誘電体層８２に対応するパターンを有するレジスト膜１０１を形成する。
　次に、図１７（ｃ）に示すように、レジスト膜１０１をマスクとして、酸素ガスとフッ素系ガスの混合ガスを用いたＲＩＥ法により、レジスト膜１０１とシリコン窒化膜５１との選択比を調整してシリコン窒化膜５１を異方性エッチングする。
　具体的には、レジスト膜１０１をエッチングするための酸素ガスとシリコン窒化膜５１をエッチングするためのフッ素系ガス（ＣＨＦ３、ＣＦ４、ＳＦ６など）との混合ガスを用い、シリコン窒化膜５１とレジスト膜１０１との選択比が小さくなる条件で行う。
　即ち、シリコン窒化膜５１のエッチング速度と、レジスト膜９１のエッチング速度の差が小さくなるようにして、シリコン窒化膜５１をエッチングしつつ、レジスト膜１０１もエッチングされるようにする。その結果、レジスト膜１０１１が細るにつれて、シリコン窒化膜５１も細くなる。
　これにより、上方から基板１１側に向かって末広がり状に傾斜した側面８２ａを有する第２誘電体層８２が形成される。第２誘電体層８２の側面８２ａの傾斜角度は、選択比調整することにより、６０°程度になるようにする。
　次に、例えばＯ２によるアッシング法により、レジスト膜１０１の残部を除去した後、図１８（ａ）に示すように、第２誘電体層８２が形成された基板１１上に、例えばスパッタリング法により、厚さ３μｍ程度のシリコン酸化膜１０２を形成し、第２誘電体層８２を埋め込む。
　次に、図１８（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により、余分のシリコン酸化膜１０２を除去し、第２誘電体層８２を露出させる。これは、第１誘電体層８１の高さと、第２誘電体層８２の高さを等しくするためである。
　次に、図１８（ｃ）に示すように、シリコン酸化膜１０２上に、フォトリソグラフィ法により、第１領域１２に、第１誘電体層８１に対応するパターンを有するレジスト膜１０３を形成する。
　次に、図１８（ｄ）に示すように、レジスト膜１０３をマスクとして、酸素ガスと塩素系ガスの混合ガスを用いたＲＩＥ法により、レジスト膜１０３とシリコン酸化膜１０２との選択比を調整してシリコン酸化膜１０２を選択的に異方性エッチングする。
　具体的には、例えばレジスト膜１０３をエッチングするための酸素ガスとシリコン酸化膜１０２をエッチングするための塩素系ガスの混合カスを用い、シリコン酸化膜１０２とレジスト膜１０３の選択比が小さくなる条件で行う。
　即ち、シリコン酸化膜１０２のエッチング速度と、レジスト膜１０３のエッチング速度の差が小さくなるようにして、シリコン酸化膜１０２をエッチングしつつ、レジスト膜１０３もエッチングされるようにする。その結果、ジスト膜１０３が細るにつれて、シリコン酸化膜１０２も細くなる。
　これにより、上方から基板１１側に向かって末広がり状に傾斜した側面８１ａを有する第１誘電体層８１が形成される。第１誘電体層８１の側面８１ａの傾斜角度は、選択比を調整することにより、第２誘電体層８２の側面８２ａと同程度になるようにする。
　次に、例えばＯ２によるアッシング法により、レジスト膜１０３の残部を除去した後、図９に示す工程に従い、第１半導体層１６および第２半導体層１７を形成する。更に、Ｎ側電極２６、パッド２５、２７を形成することにより、図１２に示す半導体発光素子８０が得られる。
　以上説明したように、本実施例の半導体発光素子８０では、第１誘電体層８１の側面８１ａおよび第２誘電体層８２の側面８２ａが、第１半導体層１６側から基板１１側に向かって末広がり状に傾斜している。
　その結果、傾斜した側面８１ａ、８２ａに入射した光の進行方向が変化する。半導体発光素子８０の内部で多重反射されて横方向に伝搬する光は、多重反射される回数が減少し、側面に到達するまでの伝搬距離が短くなるので、側面９１、９２、９３、９４から外部に取り出される確率が増加し、更に光取り出し効率を高めることができる利点がある。
１０、８０　半導体発光素子
１１　基板
１２　第１領域
１３　第２領域
１４、８１　第１誘電体層
１４ａ、１５ａ、８１ａ、８２ａ　側面
１５、８２　第２誘電体層
１６　第１半導体層
１７　第２半導体層
１８　Ｎ型ＧａＮ層
１９　ＭＱＷ活性層
２０　Ｐ型ＧａＮ第１層
２１　Ｐ型ＧａＡｌＮ層
２２　Ｐ型ＧａＮ第２層
２３　Ｐ型ＧａＮコンタクト層
２４　ＩＴＯ透明電極
２５、２７　パッド
２６　Ｎ側電極
３０、３４ａ、３４ｂ、３５ａ、３５ｂ　光
３１、３２、３３　界面
４０　上面
４１、４２、４３、４４、９１、９２、９３、９４　側面
５１　シリコン窒化膜
５２、５４、１０１、１０３　レジスト膜
５３、１０２　シリコン酸化膜
６１、６２、６３、６４　アイランド
７１、７２、７３、７４　開口

Claims (8)

  1. 　発光波長に対して透明な基板と、
    前記基板上の第１領域に形成され、前記基板の屈折率より小さい屈折率を有する第１誘電体層と、
    前記基板上であって前記第１領域を囲む第２領域に形成され、前記基板の屈折率より大きい屈折率を有する第２誘電体層と、
    前記第１誘電体層上、前記第２誘電体層上、および前記基板上に形成された第１半導体層と、
    前記第１半導体層上に形成され、ＰＮ接合を有する活性層を含む第２半導体層と、
    を具備することを特徴とする半導体発光素子。
  2. 　前記基板がサファイア、前記第１誘電体層が酸化シリコン、前記第２誘電体層が窒化シリコン、前記第１半導体層および前記第２半導体層が窒化物系ＩＩＩ－Ｖ族化合物半導体であることを特徴とする請求項１に記載の半導体発光素子。
  3. 　前記第１誘電体層は、前記第１領域に分散して形成された複数のアイランドで構成され、前記第２誘電体層は、前記第２領域に分散して形成された複数のアイランドで構成されていることを特徴とする請求項１に記載の半導体発光素子。
  4. 　前記アイランドは、円形状、多角形状およびストライプ状のいずれかであることを特徴とする請求項３に記載の半導体発光素子。
  5. 　前記第１誘電体層は、前記第１領域に分散して形成された複数の開口を有し、前記第２誘電体層は、前記第２領域に分散して形成された複数の開口を有することを特徴とする請求項１に記載の半導体発光素子。
  6. 　前記開口は、円形状、多角形状およびストライプ状のいずれかであることを特徴とする請求項５に記載の半導体発光素子。
  7. 　前記第１誘電体層および前記第２誘電体層の側面が、前記第１半導体層側から前記基板側に向かって末広がり状の傾斜面であることを特徴とする請求項１に記載の半導体発光素子。
  8. 　前記第１半導体層は、前記第１誘電体層および前記第２誘電体層をマスクとして、前記基板上に選択的に成長し、更に横方向に成長して合体した半導体層であることを特徴とする請求項１に記載の半導体発光素子。
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