WO2010143811A1 - 펄스 폭 보정 기능을 가지는 스위칭 전력 증폭 회로 - Google Patents

펄스 폭 보정 기능을 가지는 스위칭 전력 증폭 회로 Download PDF

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WO2010143811A1
WO2010143811A1 PCT/KR2010/002434 KR2010002434W WO2010143811A1 WO 2010143811 A1 WO2010143811 A1 WO 2010143811A1 KR 2010002434 W KR2010002434 W KR 2010002434W WO 2010143811 A1 WO2010143811 A1 WO 2010143811A1
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WO
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signal
output signal
pulse width
digital
pulse
Prior art date
Application number
PCT/KR2010/002434
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English (en)
French (fr)
Inventor
황경운
이종훈
김상원
Original Assignee
(주)쿨파워테크놀러지
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers

Definitions

  • the present invention relates to a switching power amplifying circuit, and more particularly to a switching power amplifying circuit having a pulse width correction function.
  • the switching power amplification circuit is widely used in various fields such as a class D amplifier.
  • the switching power amplifying circuit amplifies a received input signal to generate an output signal.
  • the switching power amplifier circuit is generally implemented as a structure that responds to the one-way transition of the input signal delayed for a predetermined time in order to prevent the pull-up transistor and the pull-down transistor for driving the output signal is turned on at the same time. .
  • the pulse width of the output signal may be significantly modified from the pulse width of the input signal.
  • various problems may occur.
  • voice distortion may occur.
  • An object of the present invention is to provide a switching power amplification circuit that generates an output signal by amplifying an input signal and generating an output signal.
  • Switching power amplifying circuit is a pulse width adjusting block for generating a control output signal according to a digital input signal, the pulse width of the control output signal is controlled in accordance with the voltage level of the pulse width control signal Control block;
  • a switching power amplifying block for amplifying the switching output signal to generate a digital output signal group;
  • a control signal generation block for generating the pulse width control signal according to the digital input signal and the digital output signal group, wherein the pulse width control signal is adapted to match the pulse width of the digital output signal group to the digital input signal.
  • a control signal generation block controlled at a voltage level.
  • a switching power amplifying circuit is a pulse width adjusting block for generating an adjusting output signal according to a digital input signal, wherein the pulse width of the adjusting output signal is controlled according to a voltage level of a pulse width control signal. Width adjusting block; A switching power amplifying block for amplifying the switching output signal to generate a digital output signal group; A control signal generation block for generating the pulse width control signal according to the digital input signal and the digital output signal group, wherein the pulse width control signal is a voltage for matching the pulse width of the digital output signal group to the digital input signal.
  • a control signal generation block controlled at a level controlled at a level; And a supplementary block for generating the selection output signal, wherein the selection output signal is generated as a pulse in conjunction with a pulse of the adjustment output signal, and for the pulse of the digital input signal in which the pulse of the adjustment output signal is not generated, And the supplementary block generated by a predetermined pulse corresponding to the pulse of the digital input signal.
  • the switching power amplifier circuit of the present invention when the pulse width of the digital output signal group becomes different from the pulse width of the digital input signal, the voltage level of the pulse width control signal is adjusted.
  • the pulse width of the adjustment output signal output from the pulse width adjustment block is controlled to the voltage level of the pulse width control signal. Accordingly, the pulse width of the digital output signal group is controlled to be equal to the pulse width of the digital input signal. Therefore, according to the switching power amplifier circuit of the present invention, a digital output signal group is provided in which the variation in pulse width is minimized while being amplified with respect to the digital input signal.
  • FIG. 1 is a block diagram schematically illustrating a switching power amplifier circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating in detail the pulse width adjustment block of FIG. 1.
  • FIG. 3 is a diagram illustrating an example of the first switching power amplifier of FIG. 1.
  • FIG. 4 is a diagram illustrating in detail the control signal generator of FIG. 1.
  • FIG. 5 is a timing diagram illustrating operations of an up signal and a down signal generated in the updown generator of FIG. 3.
  • FIG. 6 is a block diagram schematically illustrating a switching power amplifier circuit according to a second embodiment of the present invention.
  • FIG. 7 illustrates the selector of FIG. 6 in detail.
  • FIG. 8 illustrates the detector of FIG. 6 in detail.
  • FIG. 9 is a diagram illustrating in detail the edge detector of FIG. 8.
  • FIG. 10 is a view illustrating the latch unit of FIG. 8 in detail.
  • FIG. 11 is a diagram illustrating in detail the confirmation signal generator of FIG. 8.
  • FIG. 12 and 13 are timing diagrams for describing an operation of the supplementary block of FIG. 8.
  • each configuration named 'group' is not limited to an example including a plurality of components, but is a generic term for an example including one or more components.
  • the digital output signal group means having one or more digital output signals.
  • the switching power amplifying circuit according to the first embodiment of the present invention includes a pulse width adjusting block 100, a switching power amplifying block 200, and a control signal generation block 300.
  • the pulse width adjustment block 100 drives the digital input signal PWMIN and generates the adjusted output signal PWMMC.
  • FIG. 2 is a circuit diagram illustrating in detail the pulse width adjustment block 100 of FIG. 1.
  • the adjustment output signal PWMC is generated by driving the digital input signal PWMIN.
  • the pulse width of the control output signal PWMC is controlled according to the voltage level of the pulse width control signal VCON.
  • the pulse width of the adjustment output signal PWMC is increased.
  • the pulse width of the adjustment output signal PWMC is reduced.
  • the switching power amplification block 200 amplifies the switching output signal PWMC as switching power to generate a digital output signal group GPWMOUT.
  • the switching power amplification block 200 includes a first switching power amplifier 210, and more preferably, a second switching power amplifier 220.
  • the first switching power amplifier 210 amplifies the switching output signal PWMMC as the switching power and generates the first digital output signal PWMOUT of the digital output signal group GPWMOUT.
  • the second switching power amplifier 220 amplifies the switching output signal PWMMC as the switching power and generates the second digital output signal PWMOUT of the digital output signal group GPWMOUT.
  • the second digital output signal PWMOUTP has an opposite phase with respect to the first digital output signal PWMOUT.
  • the first and second switching power amplifiers 210 and 220 may be implemented by conventional switching power amplifier circuits, and may also be implemented in the same configuration.
  • the first switching power amplifier 210 is representatively described.
  • the first switching power amplifier 210 includes a non-overlapping delay driving means 211 and a driving means 215.
  • the non-overlapping delay driving means 211 generates a pull-up driving signal XPU and a pull-down driving signal XPD that are activated in response to the adjustment output signal PWMC.
  • the driving means 215 is pulled up to the driving voltage PVCC in response to the activation of the pull-up driving signal XPU.
  • the driving voltage PVCC is at a level equal to or higher than the power supply voltage VCC.
  • the digital output signal group GPWMOUT is amplified with respect to the digital input signal PWMIN.
  • the driving means 215 generates a first digital output signal PWMOUT that is pulled down to the ground voltage VSS in response to the activation of the pull-down driving signal XPD.
  • activation of the pull-up driving signal XPU and the pull-down driving signal XPD generated by the non-overlapping delay driving means 211 responds to the adjustment output signal PWMC with a predetermined delay time.
  • the non-overlapping delay driving means 211 responds with a delay in one direction of transition. This is to prevent the pull-up transistor 215a and the pull-down transistor 215b of the driving means 215 from being turned on at the same time.
  • the switching power amplification block 200 is illustrated and described as having first and switching power amplifiers 210 and 220, and in the digital output signal group, first and second digital output signals. (PWMOUTN, PWMOUTP) are shown and described as being included.
  • the technical idea of the present invention includes only one of the first and second switching power amplifiers 210 and 220 in the switching power amplification block 200, and the digital output signal group includes the first and second. In some embodiments, only one of the digital output signals PWMOUTN and PWMOUTP may be included.
  • only one of the first and second digital output signals PWMOUTN and PWMOUTP may be referred to as the 'digital output signal group'.
  • control signal generation block 300 receives the digital input signal PWMIN and the digital output signal group, and determines the pulse widths of the digital input signal PWMIN and the digital output signal group.
  • the pulse width control signal VCON is generated according to the comparison result.
  • the pulse width control signal VCON is controlled to a voltage level for matching the pulse width of the 'digital output signal group' to the digital input signal PWMIN.
  • the control signal generation block 300 includes a control signal generator 310.
  • the control signal generator 310 generates the pulse width control signal VCON by comparing the delay input signal PWMD and the feedback signal XFB.
  • the delayed input signal PWMD is linked to the digital input signal PWMIN
  • the feedback signal XFB is linked to the 'digital output signal group GPWMOUT'.
  • the voltage level of the pulse width control signal VCON is a first direction (in this embodiment, a higher direction) when the delay input signal PWMD is active and the feedback signal XFB is inactive. Is controlled.
  • the voltage level of the pulse width control signal VCON is a second direction when the delay input signal PWMD is inactive and the feedback signal XFB is in active state (in this embodiment, the direction in which the voltage is lowered). Is controlled.
  • control signal generator 310 includes an updown generator 311 and a control voltage generator 313.
  • the updown generator 311 inputs the delay input signal PWMD and the feedback signal XFB to generate an up signal XUP and a down signal XDN.
  • the up signal XUP is a section 't-UP' in which the delay input signal PWMD is being activated by "H” and the feedback signal XFB is being deactivated by "L”. ) Is controlled to the active state of "H”.
  • the delay input signal PWMD is inactive to " L " and the feedback signal XFB is to be activated to " H ". Control is activated.
  • the control voltage generator 313 generates the pulse width control signal VCON.
  • the voltage level of the pulse width control signal VCON is controlled in the 'first direction' according to the activation of the up signal XUP, and in the 'second direction' according to the activation of the down signal XDN. Is controlled.
  • the voltage level of the pulse width control signal VCON is controlled in the first direction.
  • the voltage level of the pulse width control signal VCON is controlled in the 'second direction' which is lowered.
  • the voltage level of the pulse width control signal VCON continues to fluctuate until the length of the 't-UP' section and the 't-DN' section becomes equal.
  • the pulse widths of the delayed input signal PWMD and the feedback signal XFB become equal, and as a result, the pulse widths of the digital input signal PWIN and the digital output signal group GPWMOUT become equal.
  • control signal generation block 300 may further include an input delay unit 320.
  • the input delay unit 320 delays the digital input signal PWMIN and generates the delayed input signal PWMD.
  • the delay time in the input delay unit 320 is determined in consideration of the delay time of the digital output signal group GPWMOUT with respect to the digital input signal PWMIN.
  • control signal generation block 300 further includes a level converter 330.
  • the level converter 330 level converts the digital output signal group to generate the feedback signal XFB.
  • the level converter 330 causes the driving voltage PVCC, which is the pull-up voltage of the digital output signal group GPWMOUT, to be different from the power supply voltage VCC, which is the pull-up voltage of the control signal generator 310.
  • an operation error in the control signal generator 310 can be prevented.
  • the control signal generation block 300 further includes a control voltage initializer 340.
  • the control voltage initializer 340 is operated at an initial stage and when the difference between the pulse widths of the delayed input signal PWMD and the feedback signal XFB is excessive and the control voltage of the pulse width control signal VCON is saturated, In response to the initialization signal INIT being activated, the voltage level of the pulse width control signal VCON is initialized.
  • the initialization level of the pulse width control signal VCON is set to a value at which the pulse width adjustment block 100 minimizes the pulse width change of the digital input signal PWMIN.
  • the pulse width control signal ( The voltage level of VCON) is adjusted.
  • the pulse width of the adjustment output signal PWMC output from the pulse width adjustment block 100 is controlled to the voltage level of the pulse width control signal VCON. Accordingly, the pulse width of the digital output signal group GPWMOUT is controlled to be equal to the pulse width of the digital input signal PWMIN.
  • the switching power amplifying circuit of this embodiment provides a digital output signal group GPWMOUT in which the variation of the pulse width is minimized while being amplified with respect to the digital input signal PWMIN.
  • the switching power amplifier circuit of the present embodiment can be modified in various forms.
  • 6 is a block diagram schematically illustrating a switching power amplifier circuit according to a second embodiment of the present invention. 6 is a modification of the first embodiment of FIG. 1.
  • the subscript '' is added to the same reference numerals and reference numerals as the first embodiment.
  • the switching power amplifying circuit includes a pulse width adjusting block 100 ', a switching power amplifying block 200', a control signal generating block 300 'and a supplementary block ( 400).
  • the pulse width adjustment block 100 ' is driven as a digital output signal PWMIN and is generated as an adjustment output signal PWMMC'. At this time, the pulse width of the control output signal PWMMC 'is controlled according to the voltage level of the pulse width control signal VCON'.
  • the pulse width adjustment block 100 ′ has the same configuration and effect as the pulse width adjustment block 100 of FIG. 1. Therefore, in the present specification, for the sake of simplicity, a detailed description of the pulse width adjusting block 100 'is omitted.
  • the configuration of the switching power amplification block 200 ′ is also the same as the switching power amplification block 200 of FIG. 1.
  • the switching power amplification block 200 ′ of FIG. 6 differs from the switching power amplification block 200 of FIG. 1 in that the switching power amplification block 200 ′ receives the selection output signal XSEL and amplifies the switching power. That is, the switching power amplification block 200 of FIG. 1 generates the digital output signal group GPWMOUT by directly amplifying the switching output signal PWMC provided from the pulse width controller 100.
  • the switching power amplification block 200 ′ of 6 is a switching power amplification of the selection output signal XSEL provided from the supplementary block 400 to generate a digital output signal group GPWMOUT.
  • the switching power amplification block 200 for the sake of simplicity, a detailed description of the switching power amplification block 200 'will be omitted.
  • the first and second switching power amplifiers 210 'and 220' of the switching power amplification block 200 ' are also implemented in the same manner as the first and second switching power amplifiers 210 and 220 of FIG. Detailed description thereof is also omitted.
  • the control signal generation block 300 ′ receives the digital input signal PWMIN and the digital output signal group GPWMOUT to generate the pulse width control signal VCON ′.
  • the control signal generation block 300 ′ is implemented in the same manner as the control signal generation block 300 of FIG. 1.
  • control signal generation block 300 ' is omitted.
  • control signal generator 310 ', the input delay unit 320', the level converter 330 'and the control voltage initializer 340' of the control signal generation block 300 ' also generate the control signal of FIG. Since the control signal generator 310, the input delay unit 320, the level converter 330, and the control voltage initializer 340 of the block 300 may be implemented in the same manner, detailed descriptions thereof will be omitted.
  • the updown generator 311 'and the control voltage generator 313' of the control signal generator 310 ' also have an updown generator 311 and a control voltage generator 3 of the control signal generator 310 of FIG. 313), the detailed description thereof is omitted.
  • the supplementary block 400 receives the digital input signal PWMIN and the adjustment output signal PWMMC 'and generates a selection output signal XSEL.
  • the selection output signal XSEL is generated as a predetermined pulse in conjunction with the pulse of the adjustment output signal PWMC (see 'normal section P-NOR' of FIGS. 12 and 13).
  • the selection output signal XSEL is predetermined to correspond to the pulse of the digital input signal PWMIN. It is generated by a pulse.
  • the pulse width controller 100 does not detect a narrow pulse of the digital input signal PWMIN, that is, when the control output signal PWMMC does not generate a pulse, the selection output signal.
  • XSEL is generated as a predetermined pulse corresponding to the pulse of the digital input signal PWMIN regardless of the adjustment output signal PWMC (see 'extreme section P-EXT' in FIGS. 12 and 13). ).
  • the selection output signal XSEL is generated in response to all pulses of the digital input signal PWMIN.
  • the digital output signal group GPWMOUT is generated corresponding to all pulses of the input signal PWMIN.
  • the supplementary block 400 includes a selector 410 and a detector 460.
  • the selector 410 receives the adjustment output signal PWMC 'and generates the selection output signal XSEL. In this case, the selector 410 is controlled by the extreme confirmation signal group GEX generated from the detector 460.
  • the selection output signal XSEL is controlled by a pulse in response to activation of the extreme confirmation signal group GEX.
  • 'activation of the extreme confirmation signal group GEX' means that at least one of the first and second extreme confirmation signals XEX1 and XEX2 included in the extreme confirmation signal group GEX is activated. State '.
  • the selection output signal XSEL is linked to the adjustment output signal PWMC '.
  • 'deactivation of the extreme confirmation signal group GEX' means 'a state in which both the first and second extreme confirmation signals XEX1 and XEX2 included in the extreme confirmation signal group GEX are inactivated'.
  • the technical idea of the present invention can be obtained significantly by an embodiment in which only one of the first and second extreme confirmation signals XEX1 and XEX2 is included in the extreme confirmation signal group GEX.
  • the activation and deactivation of the extreme confirmation signal group GEX refers to a state in which the extreme confirmation signal included in the extreme confirmation signal group GEX is activated and deactivated.
  • FIG. 7 illustrates the selector 410 of FIG. 6 in detail.
  • the selector 410 includes a selection logic logic 411 and first to third switches 413, 415, and 417.
  • the selection logic logic 411 generates a normal confirmation signal XNOR by performing a logical operation on the first and second extreme confirmation signals XEX1 and XEX2 of the extreme confirmation signal group GEX.
  • the selection logic logic 411 is implemented with a NOR gate. In this case, when the first and second extreme confirmation signals XEX1 and XEX2 are both inactive state of "L”, the normal confirmation signal XNOR is controlled to be activated to "H”, and the first and second When one of the two extreme confirmation signals XEX1 and XEX2 is activated to "H", it is controlled to the inactive state of "L".
  • the first switch 413 provides a power supply voltage VCC to the selection output signal XSEL in response to activation of the first extreme confirmation signal XEX1 to " H ".
  • the second switch 415 provides the ground voltage VSS to the selection output signal XSEL in response to the activation of the second extreme confirmation signal XEX2 to " H ".
  • the third switch 417 provides the adjustment output signal PWMC 'to the selection output signal XSEL in response to activation of the normal confirmation signal XNOR to " H ".
  • the detector 460 receives the digital input signal PWMIN and the adjustment output signal PWMC 'to generate the extreme confirmation signal group GEX.
  • the extreme confirmation signal group GEX is activated with respect to the pulse of the digital input signal PWMIN in which the pulse of the adjustment output signal PWMC 'is not generated. That is, the extremity confirmation signal group GEX is the extremity confirmation signal group GEX when the transition of the control output signal PWMC 'does not occur despite the transition of the digital input signal PWMIN. Transition in response to the transition of the digital input signal PWMIN.
  • FIG. 8 illustrates the detector 460 of FIG. 6 in detail.
  • the detector 460 may include an edge detector 461, a latch 463, and a confirmation signal generator 465.
  • the edge detector 461 generates a first edge signal XRIS in response to a first end (in this embodiment, a rising end) of the digital input signal PWMIN.
  • the edge detector 461 generates a second edge signal XFAL in response to the second end (downward end in this embodiment) of the digital input signal PWMIN.
  • FIG. 9 is a diagram illustrating in detail the edge detector 461 of FIG. 8.
  • the edge detector 461 includes a detection delay unit 461a and an edge detector 461b.
  • the sensing delay means 461a delays the digital input signal PWMIN and generates the delayed digital signal XDDG. (See t101, t102 in FIG. 12 and t201, t202 in FIG. 12).
  • the edge sensing means 461b generates the first edge signal XRIS in response to a first end of the delay digital signal XDDG (see t103, t104 in FIG. 12, and t203, t204 in FIG. 12).
  • the second edge signal XFAL is generated in response to the second end of the delay digital signal XDDG (see t105, t106 in FIG. 12 and t205, t206 in FIG. 13).
  • the latch unit 463 receives the digital input signal PWMIN and the adjustment output signal PWMC 'to generate first and second latch signals XRLT and XFLT.
  • the first latch signal XRLT is activated and latched in response to the first end of the digital input signal PWMIN (see t107, t108 in FIG. 12 and t207, t208 in FIG. 12), and the adjustment output signal PWMC. Is deactivated in response to the first end of '(see t109 in FIG. 12, t209 in FIG. 13).
  • the second latch signal XFLT is activated and latched in response to a second end of the digital input signal PWMIN (see t110, t111, and t210 and t211 of FIG. 12), and the adjustment output signal. Deactivated in response to the second end of PWMC '(see t112 in FIG. 12 and t212 in FIG. 13).
  • FIG. 10 is a view illustrating the latch unit 463 of FIG. 8 in detail.
  • the latch unit 463 includes first to fourth latch logic units 463a to 463d and first to second latch units 463e to 463f.
  • the first latch logic means 463a in response to the first end of the digital input signal PWMIN, provides a first sense pulse PUL1, which is activated with an "H" pulse, preferably an AND gate. .
  • the second latch logic means 463b provides a second sense pulse PUL2, which is activated by an "H" pulse, in response to a first end of the adjustment output signal PWMC ', preferably, AND gate. to be.
  • the third latch logic means 463c in response to the second end of the digital input signal PWMIN, provides a third sense pulse PUL3, which is activated by a "H" pulse, preferably a NOR gate. .
  • the fourth latch logic means 463d provides a fourth sense pulse PUL4, which is activated by an "H" pulse, in response to the second end of the regulation output scene PWMC ', preferably a NOR gate. to be.
  • the first latch means 463e is activated and latched by "H" in response to the first sense pulse PUL1, and the first latch signal XRLT deactivated in response to the second sense pulse PUL3. Occurs.
  • the second latch means 463f is activated and latched by “H” in response to the third sense pulse PUL3 and deactivated in response to the fourth sense pulse PUL4. XFLT).
  • the confirmation signal generator 465 generates first and second extreme confirmation signals XEX1 and XEX2 of the extreme confirmation signal group GEX.
  • the first extreme confirmation signal XEX1 is interlocked with the first edge signal XRIS in the activation state of the first latch signal XRLT to "H" when the adjustment output signal is in the "L” state.
  • the second extreme confirm signal XEX2 is interlocked with the second edge signal XFAL when the second latch signal XFLT is activated to "H” when the control output signal is "H”. do.
  • FIG. 11 is a diagram illustrating in detail the confirmation signal generator 465 of FIG. 8.
  • the confirmation signal generator 465 includes first and second confirmation logic means 465a and 465b.
  • the first confirmation logic means 465a is enabled in the " L " state (which may be referred to as 'first logic state' in this embodiment) of the adjustment output signal PWMC.
  • the first confirmation logic unit 465a performs an AND operation on the first latch signal XRLT and the first edge signal XRIS to generate the first extreme confirmation signal XEX1.
  • the first confirmation logic means 465a is an inverted signal of the adjustment output signal PWMC ', and an AND gate of the first latch signal XRLT and the first edge signal XRIS.
  • the second confirmation logic means 465b is enabled in the " H " state (which may be referred to as 'second logic state' in this embodiment) of the adjustment output signal PWMC.
  • the second confirmation logic means 465b performs an AND operation on the second latch signal XFLT and the second edge signal XFAL to generate the second extreme confirmation signal XEX2.
  • the first confirmation logic means 465a is an AND gate of the adjustment output signal PWMC ', the second latch signal XFLT, and the second edge signal XFAL.
  • FIG. 12 illustrates a case in which the digital input signal PWMIN is an "H” pulse, that is, a section in which the logic state of the digital input signal PWMIN is “H” is shorter than an interval in which "L” is shown.
  • FIG. 13 illustrates a case in which the digital input signal PWMIN is an "L” pulse, that is, a section in which the logic state of the digital input signal PWMIN is "L” is shorter than an interval of "H”.
  • the normal period P-NOR is a period in which the pulse width of the digital input signal PWMIN is normal (comparatively large) and corresponds to the pulse of the digital input signal PWMIN.
  • a pulse of (PWMC ') is generated.
  • the first and second extreme confirmation signals XEX1 and XEX2 maintain an inactive state of "L", and the normal confirmation signal XNOR remains in a "H” state. .
  • the selection output signal XSEL which is an output signal of the supplemental block 400, is linked to the adjustment output signal PWMMC '(see PT11 of FIG. 12 and PT21 of FIG. 13).
  • the digital output signal group GPWMOUT which is an output signal of the switching power amplifier circuit of the present invention, is also linked to the control output signal PWMC '.
  • the digital output signal group GPWMOUT is linked to the digital input signal PWMIN.
  • the extreme section P-EXT is a section in which the pulse width of the digital input signal PWMIN is extreme (very short), even though the pulse of the digital input signal PWMIN occurs.
  • the pulse of the adjustment output signal PWMMC ' is not generated (see PT12 in FIG. 12 and PT22 in FIG. 13).
  • the first extreme confirm signal XEX1 is generated as a pulse according to the pulse of the digital input signal PWMIN, and the normal confirm signal XNOR is "L". Is generated by the pulse being deactivated. At this time, the second extreme confirmation signal XEX2 maintains an inactive state of "L".
  • the selection output signal XSEL which is an output signal of the supplemental block 400, is generated as a pulse by the power supply voltage VCC (see PT13 in FIG. 12).
  • the second extreme confirm signal XEX2 is generated as a pulse, and the normal confirm signal XNOR is "". It is generated by the pulse of inactivation of L ". At this time, the first extreme confirmation signal XEX1 maintains an inactive state of "L".
  • the selection output signal XSEL which is an output signal of the supplemental block 400, is generated as a pulse by the ground voltage VSS (see PT23 of FIG. 12).
  • the selection output signal XSEL which is an output signal of the supplementary block 400, is independent of the adjustment output signal PWMMC '. According to the pulse of the input signal PWMIN, it is generated as a pulse.
  • the digital output signal group GPWMCOUT which is an output signal of the switching power amplifier circuit of the present invention, is also generated as a pulse according to the pulse of the digital input signal PWMIN, irrespective of the adjustment output signal PWMC '.
  • the switching power amplification block includes the first and second switching power amplifiers
  • the digital output signal group includes first and second digital output signals.
  • the digital output signal group may be any one of the first and second digital output signals.
  • the switching power amplifier circuit of the present invention has a pulse width correction function, and thus can be widely used in class D amplifiers and the like.

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Abstract

본 발명의 스위칭 전력 증폭 회로는 디지털 입력신호에 따른 조절 출력신호를 발생하는 펄스폭 조절블락로서, 상기 조절 출력신호의 펄스폭은 펄스폭 제어신호의 전압레벨에 따라 제어되는 상기 펄스폭 조절블락; 상기 조절 출력신호를 스위칭 전력 증폭하여 디지털 출력 신호군으로 발생하는 스위칭 전력 증폭 블락; 및 상기 디지털 입력신호와 상기 디지털 출력신호군에 따라 상기 펄스폭 제어신호를 발생하는 제어신호 발생블락으로서, 상기 펄스폭 제어신호는 상기 디지털 출력신호군의 펄스폭을 상기 디지털 입력신호에 일치시키기 위한 전압레벨로 제어되는 상기 제어신호 발생블락을 구비한다. 본 발명의 스위칭 전력 증폭 회로에 의하면, 디지털 입력신호에 대하여 증폭되면서도, 펄스폭의 변형이 최소화되는 디지털 출력신호군이 제공된다.

Description

펄스 폭 보정 기능을 가지는 스위칭 전력 증폭 회로
본 발명은 스위칭 전력 증폭 회로(switching power amplifying circuit)에 관한 것으로서, 특히 펄스 폭 보정 기능을 가지는 스위칭 전력 증폭 회로에 관한 것이다.
스위칭 전력 증폭 회로는 D급 증폭기 등 여러 분야에서 널리 사용되는 회로이다. 상기 스위칭 전력 증폭 회로는, 수신되는 입력신호를 증폭하여 출력신호로 발생한다. 이때, 상기 스위칭 전력 증폭 회로는 출력신호를 드라이빙하는 풀업 트랜지스터와 풀다운 트랜지스터가 동시에 턴온되는 것을 방지하기 위하여, 입력신호의 일방향 천이에 대하여, 소정의 시간으로 지연하여 응답하는 구조로 구현되는 것이 일반적이다.
이와 같이, 상기 스위칭 전력 증폭 회로가 일방향 천이에 지연하여 응답하는 구조로 구현됨으로 인하여, 출력신호의 펄스 폭은 입력신호의 펄스 폭으로부터 상당한 변형이 발생될 수 있다. 이와 같이 출력신호의 펄스 폭이 변형되는 스위칭 전력 증폭 회로가 사용되는 경우, 여러가지 문제점이 발생될 수 있으며, 특히, 오디오 시스템의 경우, 음성의 왜곡현상 등이 발생될 수 있다.
본 발명의 목적은 입력신호를 증폭하여 출력신호를 발생하는 스위칭 전력 증폭 회로로서, 펄스폭의 변형이 최소화되는 출력신호를 발생하는 스위칭 전력 증폭 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 스위칭 전력 증폭 회로에 관한 것이다. 본 발명의 일면에 따른 스위칭 전력 증폭 회로는 디지털 입력신호에 따른 조절 출력신호를 발생하는 펄스폭 조절블락로서, 상기 조절 출력신호의 펄스폭은 펄스폭 제어신호의 전압레벨에 따라 제어되는 상기 펄스폭 조절블락; 상기 조절 출력신호를 스위칭 전력 증폭하여 디지털 출력 신호군으로 발생하는 스위칭 전력 증폭 블락; 및 상기 디지털 입력신호와 상기 디지털 출력신호군에 따라 상기 펄스폭 제어신호를 발생하는 제어신호 발생블락으로서, 상기 펄스폭 제어신호는 상기 디지털 출력신호군의 펄스폭을 상기 디지털 입력신호에 일치시키기 위한 전압레벨로 제어되는 상기 제어신호 발생블락을 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 스위칭 전력 증폭 회로에 관한 것이다. 본 발명의 다른 일면에 따른 스위칭 전력 증폭 회로는 디지털 입력신호에 따른 조절 출력신호를 발생하는 펄스폭 조절블락로서, 상기 조절 출력신호의 펄스폭은 펄스폭 제어신호의 전압레벨에 따라 제어되는 상기 펄스폭 조절블락; 선택 출력신호를 스위칭 전력 증폭하여 디지털 출력 신호군으로 발생하는 스위칭 전력 증폭 블락; 상기 디지털 입력신호와 상기 디지털 출력신호군에 따라 상기 펄스폭 제어신호를 발생하는 제어신호 발생블락으로서, 상기 펄스폭 제어신호는 상기 디지털 출력신호군의 펄스폭을 상기 디지털 입력신호에 일치시키기 위한 전압레벨로 제어되는 상기 제어신호 발생블락; 및 상기 선택 출력신호를 발생하는 보충블락으로서, 상기 선택 출력신호는 상기 조절 출력신호의 펄스에 연동하여 펄스로 발생되되, 상기 조절 출력신호의 펄스가 미발생되는 상기 디지털 입력신호의 펄스에 대해서는, 상기 디지털 입력신호의 펄스에 대응하는 소정의 펄스로 발생되는 상기 보충블락을 구비한다.
본 발명의 스위칭 전력 증폭 회로에서는, 디지털 출력신호군의 펄스폭이 상기 디지털 입력신호의 펄스폭과 상이하게 되는 경우, 상기 펄스폭 제어신호의 전압레벨이 조절된다. 그리고, 상기 펄스폭 조절 블락에서 출력되는 조절 출력신호의 펄스폭이 상기 펄스폭 제어신호의 전압레벨에 제어된다. 이에 따라, 상기 디지털 출력신호군의 펄스폭은 상기 디지털 입력신호의 펄스폭과 동등하게 되도록 제어된다. 따라서, 본 발명의 스위칭 전력 증폭 회로에 의하면, 디지털 입력신호에 대하여 증폭되면서도, 펄스폭의 변형이 최소화되는 디지털 출력신호군이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 스위칭 전력 증폭 회로를 개략적으로 나타내는 블락도이다.
도 2는 도 1의 펄스폭 조절블락을 구체적으로 나타내는 회로도이다.
도 3은 도 1의 제1 스위칭 전력 증폭기의 예를 나타내는 도면이다.
도 4는 도 1의 제어신호 발생기를 구체적으로 나타내는 도면이다.
도 5는 도 3의 업다운 발생부에 발생되는 업 신호 및 다운 신호의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 제2 실시예에 따른 스위칭 전력 증폭 회로를 개략적으로 나타내는 블락도이다.
도 7은 도 6의 선택기를 구체적으로 나타내는 도면이다.
도 8은 도 6의 검출기를 구체적으로 나타내는 도면이다.
도 9는 도 8의 에지 감지부를 구체적으로 나타내는 도면이다.
도 10은 도 8의 래치부를 구체적으로 나타내는 도면이다.
도 11은 도 8의 확인신호발생부를 구체적으로 나타내는 도면이다.
도 12 및 도 13는 도 8의 보충 블락의 동작을 설명하기 위한 타이밍도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
또한, 본 명세서에서, '군(group)'으로 명명되는 각 구성은, 복수개의 구성요소를 포함하는 예에 한정되는 것이 아니며, 하나 이상의 구성요소를 포함하는 예를 통칭하는 의미이다. 예를 들어, 디지털 출력신호군은 하나 또는 둘 이상의 디지털 출력신호를 가짐을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 스위칭 전력 증폭 회로를 개략적으로 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 스위칭 전력 증폭 회로는 펄스폭 조절블락(100), 스위칭 전력 증폭블락(200) 및 제어신호 발생블락(300)을 구비한다.
상기 펄스폭 조절블락(100)은 디지털 입력신호(PWMIN)를 드라이빙하여 조절 출력신호(PWMC)로 발생한다.
도 2는 도 1의 펄스폭 조절블락(100)을 구체적으로 나타내는 회로도이다. 도 2를 참조하면, 상기 조절 출력신호(PWMC)는 상기 디지털 입력신호(PWMIN)에 드라이빙되어 발생된다. 이때, 상기 조절 출력신호(PWMC)의 펄스폭은 펄스폭 제어신호(VCON)의 전압레벨에 따라 제어된다.
예를 들어, 상기 펄스폭 제어신호(VCON)의 전압레벨이 높아지는 경우, 상기 조절 출력신호(PWMC)의 펄스폭은 증가된다. 반대로 상기 펄스폭 제어신호(VCON)의 전압레벨이 낮아지는 경우, 상기 조절 출력신호(PWMC)의 펄스폭은 감소된다.
다시 도 1을 참조하면, 상기 스위칭 전력 증폭 블락(200)은 상기 조절 출력신호(PWMC)를 스위칭 전력 증폭하여 디지털 출력 신호군(GPWMOUT)으로 발생한다.
바람직하기로는, 상기 스위칭 전력 증폭 블락(200)은 제1 스위칭 전력 증폭기(210)를 구비하며, 더욱 바람직하기로는, 제2 스위칭 전력 증폭기(220)를 더 구비한다.
상기 제1 스위칭 전력 증폭기(210)는 상기 조절 출력신호(PWMC)를 스위칭 전력 증폭하여 상기 디지털 출력 신호군(GPWMOUT)의 제1 디지털 출력신호(PWMOUTN)로 발생한다. 그리고, 상기 제2 스위칭 전력 증폭기(220)는 상기 조절 출력신호(PWMC)를 스위칭 전력 증폭하여 상기 디지털 출력 신호군(GPWMOUT)의 제2 디지털 출력신호(PWMOUTP)로 발생한다. 이때, 상기 제2 디지털 출력신호(PWMOUTP)는 상기 제1 디지털 출력 신호(PWMOUTN)에 대하여 반대의 위상을 가진다.
상기 제1 및 제2 스위칭 전력 증폭기(210, 220)는 통상적인 스위칭 전력 증폭 회로로 구현될 수 있으며, 또한, 동일한 구성으로 구현될 수 있다.
본 명세서에서는, 설명의 간략화를 위하여, 제1 스위칭 전력 증폭기(210)가 대표적으로 기술된다.
도 3은 도 1의 제1 스위칭 전력 증폭기(210)의 예를 나타내는 도면이다. 도 3을 참조하면, 상기 제1 스위칭 전력 증폭기(210)는 비중첩 지연구동 수단(211) 및 드라이빙 수단(215)을 구비한다.
상기 비중첩 지연구동 수단(211)은 상기 조절 출력신호(PWMC)에 응답하여 활성화되는 풀업 드라이빙 신호(XPU) 및 풀다운 드라이빙 신호(XPD)를 발생한다. 상기 드라이빙 수단(215)는 상기 풀업 드라이빙 신호(XPU)의 활성화에 응답하여 드라이빙 전압(PVCC)으로 풀업된다. 통상적으로, 상기 드라이빙 전압(PVCC)은 상기 전원전압(VCC)과 같거나 높은 레벨의 전압이다. 따라서, 상기 디지털 출력신호군(GPWMOUT)은 상기 디지털 입력신호(PWMIN)에 대하여 증폭된다.
그리고, 상기 드라이빙 수단(215)는 상기 풀다운 드라이빙 신호(XPD)의 활성화에 응답하여, 접지전압(VSS)으로 풀다운되는 제1 디지털 출력신호(PWMOUTN)를 발생한다.
이때, 상기 비중첩 지연구동 수단(211)에 발생되는 상기 풀업 드라이빙 신호(XPU) 및 상기 풀다운 드라이빙 신호(XPD)의 활성화는, 상기 조절 출력신호(PWMC)에 소정의 지연시간을 가지고 응답한다. 즉, 상기 비중첩 지연구동 수단(211)은 일방향의 천이에 대하여 지연하여 응답하는 구조이다. 이는 상기 드라이빙 수단(215)의 풀업 트랜지스터(215a) 및 풀다운 트랜지스터(215b)가 동시에 턴온되는 것을 방지하기 위함이다.
한편, 본 명세서에서는, 상기 스위칭 전력 증폭 블락(200)은 제1 및 스위칭 전력 증폭기(210, 220)를 구비하는 것으로 도시되고 기술되었으며, 상기 디지털 출력신호군에는, 제1 및 제2 디지털 출력신호(PWMOUTN, PWMOUTP)가 포함되는 것으로 도시되고 기술되었다.
그러나, 본 발명의 기술적 사상은 스위칭 전력 증폭 블락(200)에 제1 및 제2 스위칭 전력 증폭기(210, 220) 중의 어느 하나만이 포함되고, 또한, 상기 디지털 출력신호군에는, 제1 및 제2 디지털 출력신호(PWMOUTN, PWMOUTP) 중의 어느 하나만이 포함되는 실시예에 의하여 구현될 수도 있다.
그리고, 본 명세서에서는, 제1 및 제2 디지털 출력신호(PWMOUTN, PWMOUTP) 중의 어느 하나만으로도, 상기 '디지털 출력신호군'으로 불릴 수 있다.
다시 도 1을 참조하면, 상기 제어신호 발생블락(300)은 상기 디지털 입력신호(PWMIN)와 상기 디지털 출력신호군을 수신하며, 상기 디지털 입력신호(PWMIN)와 상기 디지털 출력신호군의 펄스폭의 비교 결과에 따른 상기 펄스폭 제어신호(VCON)를 발생한다.
이때, 상기 펄스폭 제어신호(VCON)는 상기 '디지털 출력신호군'의 펄스폭을 상기 디지털 입력신호(PWMIN)에 일치시키기 위한 전압레벨로 제어된다. 바람직한 실시예에 의하면, 상기 제어신호 발생블락(300)은 제어신호 발생기(310)를 구비한다.
상기 제어신호 발생기(310)는 지연 입력신호(PWMD)와 피드백 신호(XFB)를 비교하여 상기 펄스폭 제어신호(VCON)를 발생한다. 여기서, 상기 지연 입력신호(PWMD)는 상기 디지털 입력신호(PWMIN)에 연동하며, 상기 피드백 신호(XFB)는 상기 '디지털 출력신호군(GPWMOUT)'에 연동한다.
그리고, 상기 펄스폭 제어신호(VCON)의 전압레벨은, 상기 지연 입력신호(PWMD)가 활성화 중이고, 상기 피드백 신호(XFB)가 비활성화 중 일 때, 제1 방향(본 실시예에서는, 높아지는 방향)으로 제어된다. 또한, 상기 펄스폭 제어신호(VCON)의 전압레벨은, 상기 지연 입력신호(PWMD)가 비활성화 중이고, 상기 피드백 신호(XFB)가 활성화 중 일 때 제2 방향(본 실시예에서는, 낮아지는 방향)으로 제어된다.
도 4는 도 1의 제어신호 발생기(310)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 제어신호 발생기(310)는 업다운 발생부(311) 및 제어전압 발생부(313)를 구비한다.
상기 업다운 발생부(311)는 상기 지연 입력신호(PWMD)와 상기 피드백 신호(XFB)를 입력하여, 업 신호(XUP) 및 다운 신호(XDN)를 발생한다.
도 5에 나타나는 바와 같이, 상기 업 신호(XUP)는 상기 지연 입력신호(PWMD)가 "H"로 활성화 중이고, 상기 피드백 신호(XFB)가 "L"로 비활성화 중인 구간('t-UP'구간)에서는, "H"의 활성화 상태로 제어된다. 그리고, 상기 다운 신호(XDN)는 상기 지연 입력신호(PWMD)가 "L"로 비활성화 중이고, 상기 피드백 신호(XFB)가 "H"로 활성화 중인 구간('t-DN'구간)에서, "H"의 활성화 상태로 제어된다.
다시 도 4를 참조하면, 제어전압 발생부(313)는 상기 펄스폭 제어신호(VCON)를 발생한다. 이때, 상기 펄스폭 제어신호(VCON)의 전압레벨은 상기 업 신호(XUP)의 활성화에 따라 상기 '제1 방향'으로 제어되며, 상기 다운 신호(XDN)의 활성화에 따라 상기 '제2 방향'으로 제어된다.
따라서, 상기 't-UP'구간에서는, 상기 펄스폭 제어신호(VCON)의 전압레벨은 높아지는 상기 '제1 방향'으로 제어된다. 반면에, 상기 't-DN'구간에서는, 상기 펄스폭 제어신호(VCON)의 전압레벨은 낮아지는 상기 '제2 방향'으로 제어된다.
즉, 상기 펄스폭 제어신호(VCON)의 전압레벨은, 상기 't-UP'구간과 상기 't-DN'구간의 길이가 동등하게 될 때까지, 계속 변동하게 된다. 그래서, 상기 지연 입력신호(PWMD)와 상기 피드백 신호(XFB)의 펄스폭은 동등하게 되며, 결과적으로, 상기 디지털 입력신호(PWIN)와 상기 디지털 출력신호군(GPWMOUT)의 펄스폭이 동등하게 된다.
다시 도 1을 참조하면, 상기 제어신호 발생블락(300)은 입력 지연기(320)를 더 구비하는 것이 바람직하다. 상기 입력 지연기(320)는 상기 디지털 입력신호(PWMIN)를 지연하여 상기 지연 입력신호(PWMD)로 발생한다. 이때, 상기 입력 지연기(320)에서의 지연시간은, 상기 디지털 입력신호(PWMIN)에 대한 상기 디지털 출력신호군(GPWMOUT)의 지연시간을 고려하여 결정된다.
또한, 바람직한 실시예에 의하면, 상기 제어신호 발생블락(300)은 레벨 변환기(330)를 더 구비한다. 상기 레벨 변환기(330)는 상기 디지털 출력신호군을 레벨 변환하여 상기 피드백 신호(XFB)로 발생한다. 이와 같은 상기 레벨 변환기(330)에 의하여, 상기 디지털 출력신호군(GPWMOUT)의 풀업전압인 드라이빙 전압(PVCC)과 상기 제어신호 발생기(310)의 풀업전압인 전원전압(VCC)이 상이하게 되는 경우에도, 상기 제어신호 발생기(310)에서의 동작오류를 방지할 수 있다.
또한, 바람직한 실시예에 의하면, 상기 제어신호 발생블락(300)은 제어전압 초기화기(340)를 더 구비한다. 상기 제어전압 초기화기(340)는, 동작 초기 및 상기 지연 입력신호(PWMD)와 상기 피드백 신호(XFB)의 펄스폭의 차이가 과도하여 펄스폭 제어신호(VCON) 의 제어전압이 포화될 때에, 활성화되는 초기화 신호(INIT)에 응답하여, 상기 펄스폭 제어신호(VCON)의 전압레벨을 초기화시킨다. 상기 펄스폭 제어신호(VCON)의 초기화 레벨은 펄스폭 조절블락(100)이 디지털 입력신호(PWMIN)의 펄스폭 변화를 최소화하는 값으로 설정하는 것이 바람직하다.
한편, 상기 입력 지연기(320), 레벨 변환기(330) 및 상기 제어전압 초기화기(340)의 구현은 당업자에게는 용이하므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
본 발명의 제1 실시예에 따른 스위칭 전력 증폭 회로에 의하면, 상기 디지털 출력신호군(GPWMOUT)의 펄스폭이 상기 디지털 입력신호(PWMIN)의 펄스폭과 상이하게 되는 경우, 상기 펄스폭 제어신호(VCON)의 전압레벨이 조절된다. 그리고, 상기 펄스폭 조절 블락(100)에서 출력되는 조절 출력신호(PWMC)의 펄스폭이 상기 펄스폭 제어신호(VCON)의 전압레벨에 제어된다. 이에 따라, 상기 디지털 출력신호군(GPWMOUT)의 펄스폭은 상기 디지털 입력신호(PWMIN)의 펄스폭과 동등하게 되도록 제어된다.
그 결과, 본 실시예의 스위칭 전력 증폭 회로는 디지털 입력신호(PWMIN)에 대하여 증폭되면서도, 펄스폭의 변형이 최소화되는 디지털 출력신호군(GPWMOUT)을 제공하게 된다.
한편, 본 실시예의 스위칭 전력 증폭 회로는 다양한 형태로 변형될 수 있다.
(제2 실시예)
도 6은 본 발명의 제2 실시예에 따른 스위칭 전력 증폭 회로를 개략적으로 나타내는 블락도이다. 도 6의 제2 실시예는 도 1의 제1 실시예의 변형예이다. 본 명세서에서는, 제1 실시예의 대응하는 제2 실시예의 각 구성요소에 대하여, 제1 실시예와 동일한 참조번호 및 참조번호에 첨자(')가 부가된다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 스위칭 전력 증폭 회로는 펄스폭 조절블락(100'), 스위칭 전력 증폭블락(200'), 제어신호 발생블락(300') 및 보충블락(400)을 구비한다.
상기 펄스폭 조절블락(100')은 디지털 입력신호(PWMIN)를 드라이빙하여 조절 출력신호(PWMC')로 발생한다. 이때, 상기 조절 출력신호(PWMC')의 펄스폭은 펄스폭 제어신호(VCON')의 전압레벨에 따라 제어된다.
상기 펄스폭 조절블락(100')은 도 1의 상기 펄스폭 조절블락(100)과 동일한 구성 및 작용효과를 가진다. 그러므로, 본 명세서에서는, 설명의 간략화를 위하여, 상기 펄스폭 조절블락(100')에 대한 구체적인 기술은 생략된다.
상기 스위칭 전력 증폭블락(200')의 구성도 도 1의 스위칭 전력 증폭블락(200)과 동일하다. 다만, 도 6의 스위칭 전력 증폭블락(200')은, 상기 선택 출력신호(XSEL)를 수신하여 스위칭 전력 증폭한다는 점에서, 도 1의 스위칭 전력 증폭블락(200)과 차이점이 있을 뿐이다. 즉, 도 1의 스위칭 전력 증폭블락(200)은 상기 펄스폭 조절기(100)에서 제공되는 상기 조절 출력신호(PWMC)를 직접 스위칭 전력 증폭하여 디지털 출력 신호군(GPWMOUT)으로 발생하는 반면에, 도 6의 스위칭 전력 증폭블락(200')은 상기 보충블락(400)에서 제공되는 상기 선택 출력신호(XSEL)를 스위칭 전력 증폭하여 디지털 출력 신호군(GPWMOUT)으로 발생한다.
따라서, 본 명세서에서는, 설명의 간략화를 위하여, 상기 스위칭 전력 증폭블락(200')에 대한 구체적인 기술은 생략된다. 또한, 상기 스위칭 전력 증폭블락(200')의 제1 및 제2 스위칭 전력 증폭기(210', 220')도 도 1의 제1 및 제2 스위칭 전력 증폭기(210, 220)와 동일하게 구현되므로, 이에 대한 구체적인 기술도 생략된다.
그리고, 상기 제어신호 발생블락(300')은 상기 디지털 입력신호(PWMIN)와 상기 디지털 출력신호군(GPWMOUT)을 수신하여 상기 펄스폭 제어신호(VCON')를 발생한다. 그리고, 상기 제어신호 발생블락(300')은 도 1의 제어신호 발생블락(300)과 동일하게 구현된다.
그러므로, 본 실시예에서는, 상기 제어신호 발생블락(300')에 대한 구체적인 기술은 생략된다.
또한, 상기 제어신호 발생블락(300')의 제어신호 발생기(310'), 입력 지연기(320'), 레벨 변환기(330') 및 제어전압 초기화기(340')도 도 1의 제어신호 발생블락(300)의 제어신호 발생기(310), 입력 지연기(320), 레벨 변환기(330) 및 제어전압 초기화기(340)와 동일하게 구현될 수 있으므로, 이들에 대한 구체적인 기술도 생략된다.
그리고, 상기 제어신호 발생기(310')의 업다운 발생부(311') 및 제어전압 발생부(313')도 도 1의 제어신호 발생기(310)의 업다운 발생부(311) 및 제어전압 발생부(313)와 동일하게 구현될 수 있으므로, 이들에 대한 구체적인 기술도 생략된다.
계속 도 6을 참조하여, 본 발명의 제2 실시예에 따른 스위칭 전력 증폭 회로의 보충블락(400)이 구체적으로 기술된다.
상기 보충블락(400)은 상기 디지털 입력신호(PWMIN) 및 조절 출력신호(PWMC')를수신하여, 선택 출력신호(XSEL)를 발생한다. 이때, 상기 선택 출력신호(XSEL)는 상기 조절 출력신호(PWMC')의 펄스에 연동하여 소정의 펄스로 발생된다(도 12 및 도 13의 '노말 구간(P-NOR)' 참조).
그리고, 상기 조절 출력신호(PWMC')의 펄스가 미발생되는 상기 디지털 입력신호(PWMIN)의 펄스에 대해서는, 상기 선택 출력신호(XSEL)는 상기 디지털 입력신호(PWMIN)의 펄스에 대응하는 소정의 펄스로 발생된다.
즉, 상기 펄스폭 조절기(100)가 상기 디지털 입력신호(PWMIN)의 폭이 좁은 펄스를 감지하지 못하는 경우 즉, 상기 조절 출력신호(PWMC')가 펄스를 발생하지 못하는 경우에, 상기 선택 출력신호(XSEL)는 상기 조절 출력신호(PWMC')에 관계없이 상기 디지털 입력신호(PWMIN)의 펄스에 대응하는 소정의 펄스로 발생된다(도 12 및 도 13의 '극단 구간(P-EXT)' 참조).
상기 보충블락(400)에 의하여, 상기 선택 출력신호(XSEL)는 상기 디지털 입력신호(PWMIN)의 모든 펄스에 대응하여 발생하게 된다. 그리고, 결과적으로, 상기 디지털 출력신호군(GPWMOUT)은 상기 입력신호(PWMIN)의 모든 펄스에 대응하여 발생하게 된다.
계속 도 6을 참조하면, 상기 보충블락(400)은 구체적으로 선택기(410) 및 검출기(460)를 구비한다.
상기 선택기(410)는 조절 출력신호(PWMC')를 수신하며, 상기 선택 출력신호(XSEL)를 발생한다. 이때, 상기 선택기(410)는 상기 검출기(460)로부터 발생되는 극단확인신호군(GEX)에 의하여 제어된다.
상기 선택 출력신호(XSEL)는 상기 극단확인신호군(GEX)의 활성화에 응답하여 펄스로 제어된다. 본 실시예에서, '상기 극단확인신호군(GEX)의 활성화'는 '상기 극단확인신호군(GEX)에 포함되는 제1 및 제2 극단확인신호(XEX1, XEX2) 중의 적어도 어느하나가 활성화되는 상태'를 말한다.
그리고, 상기 극단확인신호군(GEX)의 비활성화시에는, 상기 선택 출력신호(XSEL)는 상기 조절 출력신호(PWMC')에 연동한다. 본 실시예에서, '상기 극단확인신호군(GEX)의 비활성화'는 '상기 극단확인신호군(GEX)에 포함되는 제1 및 제2 극단확인신호(XEX1, XEX2) 모두가 비활성화되는 상태'를 말한다.
한편, 본 발명의 기술적 사상은, 상기 극단확인신호군(GEX)에 제1 및 제2 극단확인신호(XEX1, XEX2) 중의 어느하나만이 포함되는 실시예에 의해서도 상당한 효과를 얻을 수 있다. 이 경우, '상기 극단확인신호군(GEX)의 활성화 및 비활성화'는 '상기 극단확인신호군(GEX)에 포함되는 극단확인신호가 활성화 및 비활성화되는 상태'를 말한다.
도 7은 도 6의 선택기(410)를 구체적으로 나타내는 도면이다. 도 7을 참조하면, 상기 선택기(410)는 선택 논리로직(411) 및 제1 내지 제3 스위치(413, 415, 417)를 구비한다.
상기 선택 논리로직(411)은 상기 극단확인신호군(GEX)의 제1 및 제2 극단확인신호(XEX1, XEX2)를 논리연산하여 노말확인신호(XNOR)를 발생한다. 바람직한 실시예에서는, 상기 선택 논리로직(411)은 노어 게이트로 구현된다. 이 경우, 상기 노말확인신호(XNOR)는 상기 제1 및 제2 극단확인신호(XEX1, XEX2)가 모두 "L"의 비활성화 상태이면, "H"로 활성화 상태로 제어되고, 상기 제1 및 제2 극단확인신호(XEX1, XEX2) 중의 어느하나가 "H"로 활성화되면, "L"의 비활성화 상태로 제어된다.
상기 제1 스위치(413)는 상기 제1 극단확인신호(XEX1)의 "H"로의 활성화에 응답하여 전원전압(VCC)을 상기 선택출력신호(XSEL)로 제공한다. 상기 제2 스위치(415)는 상기 제2 극단확인신호(XEX2)의 "H"로의 활성화에 응답하여 접지전압(VSS)을 상기 선택출력신호(XSEL)로 제공한다. 그리고, 상기 제3 스위치(417)는 상기 노말확인신호(XNOR)의 "H"로의 활성화에 응답하여 상기 조절 출력신호(PWMC')를 상기 선택출력신호(XSEL)로 제공한다.
다시 도 6을 참조하면, 상기 검출기(460)는 상기 디지털 입력신호(PWMIN) 및 상기 조절 출력신호(PWMC')를 수신하여, 상기 극단확인신호군(GEX)을 발생한다.
상기 극단확인신호군(GEX)은 상기 조절 출력신호(PWMC')의 펄스가 미발생되는 상기 디지털 입력신호(PWMIN)의 펄스에 대하여 활성화된다. 즉, 상기 극단확인신호군(GEX)은 상기 디지털 입력신호(PWMIN)가 천이됨에도 불구하고, 상기 조절 출력신호(PWMC')의 천이가 발생되지 않는 경우, 상기 극단확인신호군(GEX)은 상기 디지털 입력신호(PWMIN)의 천이에 응답하여 천이한다.
도 8은 도 6의 검출기(460)를 구체적으로 나타내는 도면이다. 도 8을 참조하면, 상기 검출기(460)는 구체적으로 에지 감지부(461), 래치부(463) 및 확인신호 발생부(465)를 구비한다.
상기 에지 감지부(461)는 상기 디지털 입력신호(PWMIN)의 제1 단부(본 실시예에서는, 상승단부)에 응답하여 제1 에지신호(XRIS)를 발생한다. 그리고, 상기 에지 감지부(461)는 상기 디지털 입력신호(PWMIN)의 제2 단부(본 실시예에서는, 하강단부)에 응답하여 제2 에지신호(XFAL)를 발생한다.
도 9는 도 8의 에지 감지부(461)를 구체적으로 나타내는 도면이다. 도 9를 참조하면, 상기 에지 감지부(461)는 감지 지연수단(461a) 및 에지 감지수단(461b)을 구비한다.
상기 감지 지연수단(461a)은 상기 디지털 입력신호(PWMIN)를 지연하여 지연 디지털 신호(XDDG)로 발생한다.(도 12의 t101, t102, 도 13의 t201, t202 참조)
그리고, 상기 에지 감지수단(461b)은 상기 지연 디지털 신호(XDDG)의 제1 단부에 응답하여 상기 제1 에지신호(XRIS)를 발생하며(도 12의 t103, t104, 도 13의 t203, t204 참조), 상기 지연 디지털 신호(XDDG)의 제2 단부에 응답하여 상기 제2 에지신호(XFAL)를 발생한다(도 12의 t105, t106, 도 13의 t205, t206 참조).
다시 도 8을 참조하면, 상기 래치부(463)는 상기 디지털 입력신호(PWMIN) 및 상기 조절 출력신호(PWMC')를 수신하여, 제1 및 제2 래치신호(XRLT, XFLT)를 발생한다.
상기 제1 래치신호(XRLT)는 상기 디지털 입력신호(PWMIN)의 제1 단부에 응답하여 활성화되어 래치되며(도 12의 t107, t108, 도 13의 t207, t208 참조), 상기 조절 출력신호(PWMC')의 제1 단부에 응답하여 비활성화된다(도 12의 t109, 도 13의 t209 참조). 그리고, 상기 제2 래치신호(XFLT)는 상기 디지털 입력신호(PWMIN)의 제2 단부에 응답하여 활성화되어 래치되며(도 12의 t110, t111, 도 13의 t210, t211 참조), 상기 조절 출력신호(PWMC')의 제2 단부에 응답하여 비활성화된다(도 12의 t112, 도 13의 t212 참조).
도 10은 도 8의 래치부(463)를 구체적으로 나타내는 도면이다. 도 10을 도 12 및 도 13와 함께 참조하면, 상기 래치부(463)는 제1 내지 제4 래치 논리수단(463a 내지 463d) 및 제1 내지 제2 래치수단(463e 내지 463f)을 구비한다.
상기 제1 래치 논리수단(463a)은 상기 디지털 입력신호(PWMIN)의 제1 단부에 응답하여, "H" 펄스로 활성화되는 제1 감지 펄스(PUL1)를 제공하며, 바람직하기로는, 앤드 게이트이다.
상기 제2 래치 논리수단(463b)은 상기 조절 출력신호(PWMC')의 제1 단부에 응답하여, "H" 펄스로 활성화되는 제2 감지 펄스(PUL2)를 제공하며, 바람직하기로는, 앤드 게이트이다.
상기 제3 래치 논리수단(463c)은 상기 디지털 입력신호(PWMIN)의 제2 단부에 응답하여, "H" 펄스로 활성화되는 제3 감지 펄스(PUL3)를 제공하며, 바람직하기로는, 노어 게이트이다.
상기 제4 래치 논리수단(463d)은 상기 조절 출력신(PWMC')의 제2 단부에 응답하여, "H" 펄스로 활성화되는 제4 감지 펄스(PUL4)를 제공하며, 바람직하기로는, 노어 게이트이다.
상기 제1 래치수단(463e)은 상기 제1 감지 펄스(PUL1)에 응답하여 "H"로 활성화되어 래치되고, 상기 제2 감지 펄스(PUL3)에 응답하여 비활성화되는 상기 제1 래치신호(XRLT)를 발생한다.
그리고, 상기 제2 래치수단(463f)은 상기 제3 감지 펄스(PUL3)에 응답하여 "H"로 활성화되어 래치되고, 상기 제4 감지 펄스(PUL4)에 응답하여 비활성화되는 상기 제2 래치신호(XFLT)를 발생한다.
다시 도 8을 참조하면, 상기 확인신호발생부(465)는 상기 극단확인신호군(GEX)의 제1 및 제2 극단확인신호(XEX1, XEX2)를 발생한다.
이때, 상기 제1 극단확인신호(XEX1)는 상기 조절 출력신호가 "L" 상태일 때, 상기 제1 래치신호(XRLT)의 "H"로의 활성화 상태에서는 상기 제1 에지신호(XRIS)에 연동된다. 그리고, 상기 제2 극단확인신호(XEX2)는 상기 조절 출력신호가 "H" 상태일 때, 상기 제2 래치신호(XFLT)의 "H"로의 활성화 상태에서는 상기 제2 에지신호(XFAL)에 연동된다.
도 11은 도 8의 확인신호발생부(465)를 구체적으로 나타내는 도면이다. 도 11을 참조하면, 상기 확인신호발생부(465)는 제1 및 제2 확인 논리수단(465a, 465b)을 구비한다.
상기 제1 확인 논리수단(465a)은 상기 조절 출력신호(PWMC')의 "L" 상태(본 실시예에서는 '제1 논리상태'로 불릴 수 있음)에서 인에이블된다. 그리고, 상기 제1 확인 논리수단(465a)은 상기 제1 래치신호(XRLT)와 상기 제1 에지신호(XRIS)를 논리곱 연산하여 상기 제1 극단확인신호(XEX1)를 발생한다. 바람직하기로는, 상기 제1 확인 논리수단(465a)은 상기 조절 출력신호(PWMC')의 반전신호와, 상기 제1 래치신호(XRLT) 및 상기 제1 에지신호(XRIS)의 앤드 게이트이다.
상기 제2 확인 논리수단(465b)은 상기 조절 출력신호(PWMC')의 "H" 상태(본 실시예에서는 '제2 논리상태'로 불릴 수 있음)에서 인에이블된다. 그리고, 상기 제2 확인 논리수단(465b)은 상기 제2 래치신호(XFLT)와 상기 제2 에지신호(XFAL)를 논리곱 연산하여 상기 제2 극단확인신호(XEX2)를 발생한다. 바람직하기로는, 상기 제1 확인 논리수단(465a)은 상기 조절 출력신호(PWMC')와, 상기 제2 래치신호(XFLT) 및 상기 제2 에지신호(XFAL)의 앤드 게이트이다.
도 12 및 도 13를 참조하여, 도 8의 보충 블락(400)의 동작은 다음과 같이 정리된다.
도 12는 상기 디지털 입력신호(PWMIN)이 "H" 펄스인 경우 즉, 상기 디지털 입력신호(PWMIN)의 논리상태가 "H"인 구간이 "L"인 구간보다 짧은 경우를 나타낸다. 그리고, 도 13는 상기 디지털 입력신호(PWMIN)이 "L" 펄스인 경우 즉, 상기 디지털 입력신호(PWMIN)의 논리상태가 "L"인 구간이 "H"인 구간보다 짧은 경우를 나타낸다.
도 12 및 도 13에서, 노말 구간(P-NOR)은 상기 디지털 입력신호(PWMIN)의 펄스폭이 정상적인(비교적 큰) 구간으로서, 상기 디지털 입력신호(PWMIN)의 펄스에 대응하여 상기 조절 출력신호(PWMC')의 펄스가 발생된다. 상기 노말 구간(P-NOR)에서는, 상기 제1 및 제2 극단확인신호(XEX1, XEX2)는 "L"의 비활성화 상태를 유지하고, 상기 노말 확인신호(XNOR)는 "H" 상태로 유지된다.
이에 따라, 상기 보충 블락(400)의 출력신호인 상기 선택 출력신호(XSEL)는 상기 조절 출력신호(PWMC')에 연동하게 된다(도 12의 PT11, 도 13의 PT21 참조). 그리고, 본 발명의 스위칭 전력 증폭회로의 출력신호인 디지털 출력신호군(GPWMOUT)도 상기 조절 출력신호(PWMC')에 연동하게 된다. 결과적으로, 상기 디지털 출력신호군(GPWMOUT)은 상기 디지털 입력신호(PWMIN)에 연동하게 된다.
한편, 도 12 및 도 13에서, 극단 구간(P-EXT)은 상기 디지털 입력신호(PWMIN)의 펄스폭이 극단적인(매우 짧은) 구간으로서, 상기 디지털 입력신호(PWMIN)의 펄스가 발생함에도 불구하고, 상기 조절 출력신호(PWMC')의 펄스는 발생되지 않는다(도 12의 PT12, 도 13의 PT22 참조).
도 12의 극단 구간(P-EXT)에서는, 상기 디지털 입력신호(PWMIN)의 펄스에 따라, 상기 제1 극단확인신호(XEX1)는 펄스로 발생되며, 상기 노말 확인신호(XNOR)는 "L"의 비활성화되는 펄스로 발생된다. 이때, 상기 제2 극단확인신호(XEX2)는 "L"의 비활성화 상태를 유지한다.
이에 따라, 상기 보충 블락(400)의 출력신호인 상기 선택 출력신호(XSEL)는 상기 전원전압(VCC)에 의하여, 펄스로 발생된다(도 12의 PT13 참조).
또한, 도 13의 극단 구간(P-EXT)에서는, 상기 디지털 입력신호(PWMIN)의 펄스에 따라, 상기 제2 극단확인신호(XEX2)는 펄스로 발생되며, 상기 노말 확인신호(XNOR)는 "L"의 비활성화되는 펄스로 발생된다. 이때, 상기 제1 극단확인신호(XEX1)는 "L"의 비활성화 상태를 유지한다.
이에 따라, 상기 보충 블락(400)의 출력신호인 상기 선택 출력신호(XSEL)는 상기 접지전압(VSS)에 의하여, 펄스로 발생된다(도 12의 PT23 참조).
따라서, 도 12 및 도 13의 극단 구간(P-EXT)에서는, 상기 보충 블락(400)의 출력신호인 상기 선택 출력신호(XSEL)는, 상기 조절 출력신호(PWMC')와 무관하게, 상기 디지털 입력신호(PWMIN)의 펄스에 따라, 펄스로 발생된다.
그리고, 본 발명의 스위칭 전력 증폭회로의 출력신호인 디지털 출력신호군(GPWMCOUT)도 상기 조절 출력신호(PWMC')와 무관하게, 상기 디지털 입력신호(PWMIN)의 펄스에 따라, 펄스로 발생된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 스위칭 전력 증폭 블락에 제1 및 제2 스위칭 전력 증폭기가 포함되는 제1 실시예 및 제2 실시예가 도시되고 기술되었다. 그리고, 상기 디지털 출력신호군에는 제1 및 제2 디지털 출력신호가 포함되는 것으로 기술되었다. 그러나, 스위칭 전력 증폭 블락에 제1 및 제2 스위칭 전력 증폭기 중의 어느 하나만이 포함되는 실시예들에 의해서도, 본 발명의 기술적 사상에 따른 효과가 동일하게 달성될 수 있음은 당업자에게는 자명하다. 이 경우, 상기 디지털 출력신호군은, 제1 및 제2 디지털 출력신호 중의 어느하나가 될 수 있다.
또한, 본 명세서에서는 극단확인신호군에 제1 및 제2 극단확인신호가 포함되는 실시예가 도시되고 기술되었다. 그러나, 상기 극단확인신호군에 제1 및 제2 극단확인신호 중 어느하나만이 포함되는 실시예들에 의해서도, 본 발명의 기술적 사상에 따른 효과가 상당부분 달성될 수 있음 또한 당업자에게는 자명하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 스위칭 전력 증폭회로는 펄스 폭 보정 기능을 가짐으로써, D급 증폭기 등에 널리 이용될 수 있다.

Claims (20)

  1. 스위칭 전력 증폭 회로에 있어서,
    디지털 입력신호에 따른 조절 출력신호를 발생하는 펄스폭 조절블락로서, 상기 조절 출력신호의 펄스폭은 펄스폭 제어신호의 전압레벨에 따라 제어되는 상기 펄스폭 조절블락;
    상기 조절 출력신호를 스위칭 전력 증폭하여 디지털 출력 신호군으로 발생하는 스위칭 전력 증폭 블락; 및
    상기 디지털 입력신호와 상기 디지털 출력신호군에 따라 상기 펄스폭 제어신호를 발생하는 제어신호 발생블락으로서, 상기 펄스폭 제어신호는 상기 디지털 출력신호군의 펄스폭을 상기 디지털 입력신호에 일치시키기 위한 전압레벨로 제어되는 상기 제어신호 발생블락을 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  2. 제1 항에 있어서, 상기 스위칭 전력 증폭 블락은
    상기 선택 출력신호를 스위칭 전력 증폭하여 상기 디지털 출력 신호군의 제1 디지털 출력신호를 발생하는 제1 스위칭 전력 증폭기; 및
    상기 선택 출력신호를 스위칭 전력 증폭하여 상기 디지털 출력 신호군의 제2 디지털 출력신호를 발생하되, 상기 제2 디지털 출력 신호는 상기 제1 디지털 출력 신호에 대하여 반대의 위상을 가지는 제2 스위칭 전력 증폭기를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  3. 제1 항에 있어서, 상기 제어신호 발생블락은
    지연 입력신호와 피드백 신호를 비교하여 상기 펄스폭 제어신호를 발생하는 제어신호 발생기로서, 상기 펄스폭 제어신호의 전압레벨은 상기 지연 입력신호가 활성화 중이고, 상기 피드백 신호가 비활성화 중 일 때 제1 방향으로 제어되며, 상기 지연 입력신호가 비활성화 중이고, 상기 피드백 신호가 활성화 중 일 때 제2 방향으로 제어되는 상기 제어신호 발생기로서, 상기 지연 입력신호는 상기 디지털 입력신호에 연동하며, 상기 피드백 신호는 상기 디지털 출력신호군에 연동하는 상기 제어신호 발생기를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  4. 제3 항에 있어서, 상기 제어신호 발생기는
    업 신호 및 다운 신호를 발생하는 업다운 발생부로서, 상기 업 신호는 상기 지연 입력신호가 활성화 중이고, 상기 피드백 신호가 비활성화 중 일 때 활성화 상태로 제어되고, 상기 다운 신호는 상기 지연 입력신호가 비활성화 중이고, 상기 피드백 신호가 활성화 중 일 때 활성화 상태로 제어되는 상기 업다운 발생부; 및
    상기 펄스폭 제어신호를 발생하는 제어전압 발생부로서, 상기 펄스폭 제어신호의 전압레벨은 상기 업 신호의 활성화에 따라 상기 제1 방향으로 제어되며, 상기 다운 신호의 활성화에 따라 상기 제2 방향으로 제어되는 상기 제어전압 발생부를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  5. 제1 항에 있어서, 상기 제어신호 발생블락은
    상기 디지털 입력신호를 지연하여 상기 지연 입력신호로 발생하는 입력 지연기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  6. 제1 항에 있어서, 상기 제어신호 발생블락은
    상기 디지털 출력신호군을 레벨 변환하여, 상기 피드백 신호로 발생하는 레벨 변환기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  7. 제1 항에 있어서, 상기 제어신호 발생블락은
    초기화 신호에 응답하여, 상기 펄스폭 제어신호의 전압레벨을 초기화시키는 제어전압 초기화기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  8. 스위칭 전력 증폭 회로에 있어서,
    디지털 입력신호에 따른 조절 출력신호를 발생하는 펄스폭 조절블락로서, 상기 조절 출력신호의 펄스폭은 펄스폭 제어신호의 전압레벨에 따라 제어되는 상기 펄스폭 조절블락;
    선택 출력신호를 스위칭 전력 증폭하여 디지털 출력 신호군으로 발생하는 스위칭 전력 증폭 블락;
    상기 디지털 입력신호와 상기 디지털 출력신호군에 따라 상기 펄스폭 제어신호를 발생하는 제어신호 발생블락으로서, 상기 펄스폭 제어신호는 상기 디지털 출력신호군의 펄스폭을 상기 디지털 입력신호에 일치시키기 위한 전압레벨로 제어되는 상기 제어신호 발생블락; 및
    상기 선택 출력신호를 발생하는 보충블락으로서, 상기 선택 출력신호는 상기 조절 출력신호의 펄스에 연동하여 펄스로 발생되되, 상기 조절 출력신호의 펄스가 미발생되는 상기 디지털 입력신호의 펄스에 대해서는, 상기 디지털 입력신호의 펄스에 대응하는 펄스로 발생되는 상기 보충블락을 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  9. 제8 항에 있어서, 상기 스위칭 전력 증폭 블락은
    상기 선택 출력신호를 스위칭 전력 증폭하여 상기 디지털 출력 신호군의 제1 디지털 출력신호를 발생하는 제1 스위칭 전력 증폭기; 및
    상기 선택 출력신호를 스위칭 전력 증폭하여 상기 디지털 출력 신호군의 제2 디지털 출력신호를 발생하되, 상기 제2 디지털 출력 신호는 상기 제1 디지털 출력 신호에 대하여 반대의 위상을 가지는 제2 스위칭 전력 증폭기를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  10. 제8 항에 있어서, 상기 펄스폭 조절블락은
    지연 입력신호와 피드백 신호를 비교하여 상기 펄스폭 제어신호를 발생하는 제어신호 발생기로서, 상기 펄스폭 제어신호의 전압레벨은 상기 지연 입력신호가 활성화 중이고, 상기 피드백 신호가 비활성화 중 일 때 제1 방향으로 제어되며, 상기 지연 입력신호가 비활성화 중이고, 상기 피드백 신호가 활성화 중 일 때 제2 방향으로 제어되는 상기 제어신호 발생기로서, 상기 지연 입력신호는 상기 디지털 입력신호에 연동하며, 상기 피드백 신호는 상기 디지털 출력신호군에 연동하는 상기 제어신호 발생기를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  11. 제10 항에 있어서, 상기 제어신호 발생기는
    업 신호 및 다운 신호를 발생하는 업다운 발생부로서, 상기 업 신호는 상기 지연 입력신호가 활성화 중이고, 상기 피드백 신호가 비활성화 중 일 때 활성화 상태로 제어되고, 상기 다운 신호는 상기 지연 입력신호가 비활성화 중이고, 상기 피드백 신호가 활성화 중 일 때 활성화 상태로 제어되는 상기 업다운 발생부; 및
    상기 펄스폭 제어신호를 발생하는 제어전압 발생부로서, 상기 펄스폭 제어신호의 전압레벨은 상기 업 신호의 활성화에 따라 상기 제1 방향으로 제어되며, 상기 다운 신호의 활성화에 따라 상기 제2 방향으로 제어되는 상기 제어전압 발생부를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  12. 제8 항에 있어서, 상기 펄스폭 조절블락은
    상기 디지털 입력신호를 지연하여 상기 지연 입력신호로 발생하는 입력 지연기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  13. 제8 항에 있어서, 상기 펄스폭 조절블락은
    상기 디지털 출력신호를 레벨 변환하여, 상기 피드백 신호로 발생하는 레벨 변환기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  14. 제8 항에 있어서, 상기 펄스폭 조절블락은
    초기화 신호에 응답하여, 상기 펄스폭 제어신호의 전압레벨을 초기화시키는 제어전압 초기화기를 더 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  15. 제8 항에 있어서, 상기 보충블락은
    상기 선택 출력신호를 발생하는 선택기로서, 상기 선택 출력신호는 극단확인신호군의 비활성화시에는 상기 조절 출력신호에 연동되며, 상기 극단확인신호군의 적어도 어느하나의 활성화에 응답하여 펄스로 제어되는 상기 선택기; 및
    상기 극단확인신호군을 발생하는 검출기로서, 상기 극단확인신호군은 상기 조절 출력신호의 펄스가 미발생되는 상기 디지털 입력신호의 펄스에 대하여 활성화되는 상기 검출기를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  16. 제15 항에 있어서, 상기 선택기는
    상기 극단확인신호군의 제1 및 제2 극단확인신호를 논리연산하여 노말확인신호를 발생하는 선택 논리로직로서, 상기 노말확인신호는 상기 제1 및 상기 제2 극단확인신호 중의 어느하나의 활성화에 응답하여 비활성화되는 상기 선택 논리로직;
    상기 제1 극단확인신호에 응답하여 전원전압을 상기 선택출력신호로 제공하는 제1 스위치;
    상기 제2 극단확인신호에 응답하여 접지전압을 상기 선택출력신호로 제공하는 제2 스위치; 및
    상기 노말확인신호에 응답하여 상기 조절 출력신호를 상기 선택출력신호로 제공하는 제3 스위치를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  17. 제15 항에 있어서, 상기 검출기는
    상기 디지털 입력신호의 제1 단부에 응답하여 제1 에지신호를 발생하며, 상기 디지털 입력신호의 제2 단부에 응답하여 제2 에지신호를 발생하는 에지 감지부;
    제1 래치신호 및 제2 래치신호를 발생하는 래치부로서, 상기 제1 래치신호는 상기 디지털 입력신호의 제1 단부에 응답하여 활성화되어 래치되며, 상기 조절 출력신호의 제1 단부에 응답하여 비활성화되고, 상기 제2 래치신호는 상기 디지털 입력신호의 제2 단부에 응답하여 활성화되어 래치되며, 상기 조절 출력신호의 제2 단부에 응답하여 비활성화되는 상기 래치부; 및
    상기 극단확인신호군의 제1 및 제2 극단확인신호를 발생하는 확인신호발생부로서, 상기 제1 극단확인신호는 상기 조절 출력신호의 논리상태에 따라, 상기 제1 래치신호의 활성화 상태에서 상기 제1 에지신호에 연동되며, 상기 제2 극단확인신호는 상기 조절 출력신호의 논리상태에 따라, 상기 제2 래치신호의 활성화 상태에서 상기 제2 에지신호에 연동되는 확인신호발생부를 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  18. 제17 항에 있어서, 상기 에지 감지부는
    상기 디지털 입력신호를 지연하여 지연 디지털 신호로 발생하는 감지 지연수단; 및
    상기 지연 디지털 신호의 제1 단부에 응답하여 상기 제1 에지신호를 발생하며, 상기 지연 디지털 신호의 제2 단부에 응답하여 상기 제2 에지신호를 발생하는 에지 감지수단을 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  19. 제17 항에 있어서, 상기 래치부는
    상기 디지털 입력신호의 제1 단부에 응답하여, 제1 감지 펄스를 발생하는 제1 래치 논리수단;
    상기 조절 출력신호의 제1 단부에 응답하여, 제2 감지 펄스를 발생하는 제2 래치 논리수단;
    상기 디지털 입력신호의 제2 단부에 응답하여, 제3 감지 펄스를 발생하는 제3 래치 논리수단;
    상기 조절 출력신호의 제2 단부에 응답하여, 제4 감지 펄스를 발생하는 제4 래치 논리수단;
    상기 제1 감지 펄스에 응답하여 활성화되고, 상기 제2 감지 펄스에 응답하여 비활성화되는 상기 제1 래치신호를 발생하는 상기 제1 래치수단; 및
    상기 제3 감지 펄스에 응답하여 활성화되고, 상기 제4 감지 펄스에 응답하여 비활성화되는 상기 제2 래치신호를 발생하는 제2 래치수단을 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
  20. 제17 항에 있어서, 상기 확인신호발생부는
    상기 조절 출력신호의 제1 논리상태에서 인에이블되어, 상기 제1 래치신호와 상기 제1 에지신호를 논리연산하여 상기 제1 극단확인신호를 발생하는 제1 확인 논리수단; 및
    상기 조절 출력신호의 제2 논리상태에서 인에이블되어, 상기 제2 래치신호와 상기 제2 에지신호를 논리연산하여 상기 제2 극단확인신호를 발생하는 제2 확인 논리수단을 구비하는 것을 특징으로 하는 스위칭 전력 증폭 회로.
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