WO2010140190A1

WO2010140190A1 - 比較判定回路およびそれを用いた試験装置

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Publication number: WO2010140190A1
Application number: PCT/JP2009/002473
Authority: WO
Inventors: 小島昭二
Original assignee: 株式会社アドバンテスト
Priority date: 2009-06-02
Filing date: 2009-06-02
Publication date: 2010-12-09
Also published as: US8704527B2; JPWO2010140190A1; US20110121904A1

Abstract

　比較判定回路１０は、通信相手の第２デバイス１０２から伝送線路１０４を介して受けた信号のレベルを判定する。入出力端子Ｐ１は、伝送線路１０４に接続される。アテネータ回路１２は、入出力端子Ｐ１の電圧を減衰させ、減衰電圧を発生する。レベルコンパレータＣＭＰ１は、減衰電圧Ｖｃを所定のしきい値電圧ＶＯＨ'と比較し、比較結果に応じたレベル判定信号ＳＨを生成する。保護回路２０は、入出力端子Ｐ１の電圧または減衰電圧を監視し、監視対象の電圧が所定の電圧範囲から逸脱するとき、レベルコンパレータＣＭＰ１に入力される電圧を強制的に遮断もしくは変化せしめる。

Description

比較判定回路およびそれを用いた試験装置

　本発明は、伝送線路を介して伝送される信号のレベルを判定する比較判定回路に関する。

　２つの半導体デバイス間でデータを送受信する場合、単一の伝送線路を介して双方向伝送を行う場合がある。こうした双方向インタフェースを備えるデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される信号の振幅がしきい値電圧と比較され、その良否が判定される。

　双方向インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の伝送線路に接続されたトランスミッタ（ドライバ）とレシーバ（比較判定回路）が設けられる。ドライバは、ＤＵＴにテストパターンを送信し、比較判定回路は、ＤＵＴから出力された信号の論理値を判定し、あるいは信号の振幅を検査する。

　図１は、一般的なドライバ・コンパレータ回路４００を用いた試験システム５００を示すブロック図である。ドライバ・コンパレータ回路４００は、ドライバアンプＤＲＶ１およびレベルコンパレータＣＭＰ１を備える。
　ドライバ・コンパレータ回路４００は試験装置に搭載され、通信相手のデバイス、つまりＤＵＴ１０２と伝送線路１０４を介して接続される。ドライバアンプＤＲＶ１は、ＤＵＴ１０２に対して信号Ｖｄを出力し、レベルコンパレータＣＭＰ１は、伝送線路１０４を介して受信した信号Ｖａの振幅レベルをしきい値電圧ＶＯＨと比較し、比較結果を示す信号ＳＨを発生する。

特開平１０－１０２００号公報特開平１０－２３２２６６号公報特開平１１－２３７４３８号公報米国特許第６，２３２，８１５号明細書

　ＤＵＴ１０２が、比較的大振幅の信号Ｖｕを出力する場合がある。この場合、レベルコンパレータＣＭＰ１は、その振幅に耐えうる十分高い耐圧のトランジスタ素子を用いて構成する必要があるところ、一般には高耐圧トランジスタは動作が遅いという問題がある。つまり従来のシステムでは、ＤＵＴ１０２からの大振幅の出力信号Ｖｕを想定して設計すると、テストレートが制限されるという問題があった。

　かかる問題は、試験装置に限らず、半導体デバイス間の伝送においても同様に発生しうる。

　本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速信号を評価可能な比較判定回路の提供にある。

　本発明のある態様は、通信相手のデバイスから伝送線路を介して受けた信号のレベルを判定する比較判定回路に関する。比較判定回路は、伝送線路に接続される入出力端子と、その第１端子が入出力端子と接続された第１抵抗と、その第１端子が第１抵抗の第２端子に接続され、その第２端子に第１電圧が印加された第２抵抗と、を含み、第１、第２抵抗の接続点に生ずる減衰電圧を出力するアテネータ回路と、減衰電圧を所定のしきい値電圧と比較し、比較結果に応じたレベル判定信号を生成するレベルコンパレータと、を備える。

　この態様によれば、レベルコンパレータに入力される電圧レベルを小さくできるため、低耐圧素子で構成される高速なコンパレータを利用できる。

　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

　本発明のある態様によれば、高速信号を評価できる。

一般的なドライバ・コンパレータを用いた試験システムを示すブロック図である。実施の形態に係るドライバ・コンパレータ回路の構成を示すブロック図である。図２の比較判定回路の具体的な第１の構成例を示す回路図である。図４（ａ）、（ｂ）はそれぞれ、図１のドライバ・コンパレータ回路および図３のドライバ・コンパレータ回路の回路図である。図５（ａ）、（ｂ）はそれぞれ、図１のドライバ・コンパレータ回路および図３のドライバ・コンパレータ回路の回路図である。第１の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。第２の変形例に係るドライバ・コンパレータ回路の比較判定回路を示す回路図である。第３の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。図８の可変電圧源の別の構成例を示す回路図である。第４の変形例に係るドライバ・コンパレータ回路の構成を示すブロック図である。

　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

　以下で説明する実施の形態は、双方向インタフェースを有するドライバ・コンパレータ回路に関する。図２は、実施の形態に係るドライバ・コンパレータ回路１００の構成を示すブロック図である。

　ドライバ・コンパレータ回路１００は第１のデバイスのインタフェース回路であり、通信相手のデバイス（以下、第２デバイスと称する）１０２と伝送線路１０４を介して接続され、第２デバイス１０２に対して信号Ｖｄ’を出力し、あるいは第２デバイス１０２から出力される信号Ｖｕを受信する。

　もしくは、ドライバ・コンパレータ回路１００は、自動試験装置ＡＴＥ（Automatic Test Equipment）のインタフェース回路（ピンエレクトロニクスとも称される）としての利用にも好適である。すなわち、ドライバ・コンパレータ回路１００は、第２デバイス（ＤＵＴ）に対してパターンデータを出力するとともに、ＤＵＴからの信号を受け、その振幅（レベル）を判定する。この場合、図２は試験システムを示す。

　第２デバイス１０２は、ドライバアンプＤＲＶ２、出力抵抗Ｒｕを備える。ドライバアンプＤＲＶ２から出力される信号Ｖｕは、伝送線路１０４を介してドライバ・コンパレータ回路１００の入出力端子Ｐ１に入力される。ドライバアンプＤＲＶ２には出力抵抗Ｒｕが設けられる。伝送線路１０４の特性インピーダンスＺ０は、第２デバイス１０２の出力抵抗Ｒｕとマッチングがとれているとの前提のもと、以下の説明を進める。

　ドライバ・コンパレータ回路１００は、伝送線路１０４が接続される入出力端子Ｐ１を備える。ドライバ・コンパレータ回路１００は、比較判定回路１０、ドライバアンプＤＲＶ１、第３抵抗Ｒ３を備える。

　ドライバアンプＤＲＶ１は、第２デバイス１０２に対して伝送すべき信号Ｖｄ’を発生する。信号Ｖｄ’は、ハイ・ローの２値であってもよいし、４値、８値等の多値信号であってもよい。第３抵抗Ｒ３は、ドライバアンプＤＲＶ１の出力端子と入出力端子Ｐ１の間に設けられる。第１デバイスが第２デバイス１０２に対して信号を送出しない場合、つまり単方向伝送を行う場合には、ドライバアンプＤＲＶ１は、一定電圧を発生してもよい。

　比較判定回路１０は、入出力端子Ｐ１に発生する電圧Ｖａ’の振幅レベルを判定する。比較判定回路１０は、アテネータ回路１２、保護回路２０、レベルコンパレータＣＭＰ１を備える。

　アテネータ回路１２は、入出力端子Ｐ１の電圧Ｖａ’を減衰させ、減衰電圧Ｖｃを生成する。レベルコンパレータＣＭＰ１は、減衰電圧Ｖｃを所定の上側しきい値電圧ＶＯＨ’と比較し、比較結果に応じたレベル判定信号ＳＨを生成する。レベルコンパレータＣＭＰ１と並列に、減衰電圧Ｖｃを所定の下側しきい値電圧ＶＯＬ’と比較するコンパレータ（不図示）をさらに備えてもよい。

　減衰電圧Ｖｃは、保護回路２０を経由してレベルコンパレータＣＭＰ１へと供給される。保護回路２０は、減衰電圧Ｖｃ（もしくは入出力端子Ｐ１の電圧Ｖａ’）が所定の上限電圧より高い過電圧状態（もしくは所定の下限電圧より低い減電圧状態）となると、レベルコンパレータＣＭＰ１に対する減衰電圧Ｖｃを強制的に遮断し、もしくはその電圧値を変化させる。

　以上がドライバ・コンパレータ回路１００の構成である。続いてその動作を説明する。図２のドライバ・コンパレータ回路１００では、入出力端子Ｐ１の電圧Ｖａ’がアテネータ回路１２よって減衰される。したがって、第２デバイス１０２が振幅の大きな電圧Ｖｕを発生する場合であっても、レベルコンパレータＣＭＰ１には振幅の小さな電圧Ｖｃが入力されることとなる。

　図２のドライバ・コンパレータ回路１００によれば、レベルコンパレータＣＭＰ１を低耐圧素子を用いて構成できるため、高速な比較処理が実現できる。つまり、高速信号の電圧レベルを適切に評価することが可能となる。

　また予期せぬエラーやノイズによって、減衰電圧ＶｃがレベルコンパレータＣＭＰ１の耐圧を超えることも想定される。かかる異常状態においては、保護回路２０によって、レベルコンパレータＣＭＰ１を過電圧から保護することができる。
　従来では、正常状態における第２デバイス１０２の出力電圧のみでなく、天絡、地絡、サージノイズ等の異常状態を想定してレベルコンパレータＣＭＰ１の耐圧を設計する必要があった。これに対して実施の形態に係るドライバ・コンパレータ回路１００では、保護回路２０を設けたことにより、異常状態においてレベルコンパレータＣＭＰ１が過電圧に晒されないため、レベルコンパレータＣＭＰ１の耐圧を低く設計することができる。このことはアテネータ回路１２を設けたことと相まって、ドライバ・コンパレータ回路１００の高速動作に資することになる。

　図３は、図２の比較判定回路１０の具体的な第１の構成例を示す回路図である。

　アテネータ回路１２は、第１抵抗Ｒ１、第２抵抗Ｒ２、第１電圧源ＶＳ１を含む。第１抵抗Ｒ１の第１端子は、入出力端子Ｐ１と接続される。第２抵抗Ｒ２の第１端子は、第１抵抗Ｒ１の第２端子と接続され、第２抵抗Ｒ２の第２端子には、第１電圧Ｖｓが印加される。第１電圧Ｖｓは、第１電圧源ＶＳ１により生成される。アテネータ回路１２は、第１抵抗Ｒ１と第２抵抗Ｒ２の接続点の電位を、減衰電圧Ｖｃとして出力する。第１抵抗Ｒ１の抵抗値をＲｂ、第２抵抗Ｒ２の抵抗値をＲｃと記す。第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値は任意に決めればよい。

　入出力端子Ｐ１の電圧Ｖａ’と減衰電圧Ｖｃには以下の関係式が成り立つ。
　Ｖｃ＝（Ｒｃ・Ｖａ’＋Ｒｂ・Ｖｓ）／（Ｒｂ＋Ｒｃ）

　つまりアテネータ回路１２によって、入出力端子Ｐ１の電圧Ｖａ’の振幅、つまり変動量は、Ｒｃ／（Ｒｂ＋Ｒｃ）倍に減衰される。また、アテネータ回路１２は、第１電圧Ｖｓに応じたレベルシフトを与える。第１電圧Ｖｓが接地電圧（０Ｖ）の場合、シフト量はゼロである。レベルシフトの効果は後述する。

　図３の保護回路２０は、電圧監視回路２２と保護スイッチＳＷ１を含む。電圧監視回路２２は、減衰電圧Ｖｃが所定の電圧範囲［ＶＣｍｉｎ～ＶＣｍａｘ］から逸脱するときアサートされる（ローレベル）保護信号ＮＯＶを生成する。

　電圧監視回路２２は、上限コンパレータ２４、下限コンパレータ２６、第１フリップフロップ２８、第２フリップフロップ３０、ＮＯＲゲート３２を含む。

　上限コンパレータ２４は、減衰電圧Ｖｃを最大電圧ＶＣｍａｘと比較し、比較結果を示す第１検出信号ＰＣＨを生成する。下限コンパレータ２６は、減衰電圧Ｖｃを最小電圧ＶＣｍｉｎと比較し、比較結果を示す第２検出信号ＰＣＬを生成する。最大電圧ＶＣｍａｘは、レベルコンパレータＣＭＰ１に入力しても支障が無い（ストレスを与えない）電圧の最大値に設定され、最小電圧ＶＣｍｉｎは、レベルコンパレータＣＭＰ１に入力しても支障が無い電圧の最小値に設定される。

　第１検出信号ＰＣＨは、Ｖｃ＞ＶＣｍａｘのときハイレベルとなる。第２検出信号ＰＣＬは、Ｖｃ＜ＶＣｍｉｎのときハイレベルとなる。つまり、減衰電圧Ｖｃが、電圧範囲ＶＣｍｉｎ～ＶＣｍａｘから外れたときに、信号ＰＣＨ、ＰＣＬの一方がハイレベルとなる。

　第１フリップフロップ２８、第２フリップフロップ３０それぞれのセット端子（Ｓ）には、信号ＰＣＨ、ＰＣＬが入力され、それぞれのリセット端子（Ｒ）には、外部からの解除信号ＲＳＴが入力される。ＮＯＲゲート３２は、第１フリップフロップ２８および第２フリップフロップ３０の否定論理和を生成する。つまり、ＮＯＲゲート３２により生成される保護信号ＮＯＶは、減衰電圧ＶｃがレベルコンパレータＣＭＰ１の入力電圧範囲に含まれるときハイレベルをとり（ネゲート）、入力電圧範囲から外れるとローレベルをとる（アサート）。

　保護スイッチＳＷ１は、アテネータ回路１２からレベルコンパレータＣＭＰ１の経路上に設けられる。保護スイッチＳＷ１は、ハイレベルが入力されると、言い換えれば保護信号ＮＯＶがネゲートされるとき導通状態となり、ローレベルが入力されると、言い換えれば保護信号ＮＯＶがアサートされるとき遮断状態となる。

　続いて、ドライバ・コンパレータ回路１００の各電圧や抵抗値の設計手法について説明する。設計の指針は、図３のドライバ・コンパレータ回路１００の特性を、図１の一般的なドライバ・コンパレータ回路４００の特性と一致させることである。言い換えれば、アテネータ回路１２が設けられた状態において、それが無い状態と等価な機能を実現することが設計指針である。

　ドライバアンプＤＲＶ１の出力信号Ｖｄ’（Ｖｄ）は、第２デバイス１０２に伝送すべきデータに応じてハイレベル（ＶＩＨ）、ローレベル（ＶＩＬ）、あるいは終端電位（ＶＴ）などさまざまな電位をとり得るが、以下では議論の簡潔化のために、固定電位であるものとして説明を進める。

　図４（ａ）、（ｂ）はそれぞれ、図１のドライバ・コンパレータ回路４００および図３のドライバ・コンパレータ回路１００のインピーダンスに関係する回路素子のみを抜き出した回路図である。テブナンの定理から、２つの回路が等価であるためには、以下の第１条件、第２条件を満たせばよい。

（第１条件）
　第１条件は、図３のドライバ・コンパレータ回路１００の入出力端子Ｐ１から、その内部を望んだインピーダンスＺ１が、図１のドライバ・コンパレータ回路４００の入出力端子Ｐ１からその内部を望んだインピーダンスＺ２と等しいことである。

（第２条件）
　第２条件は、図３のドライバ・コンパレータ回路１００の入出力端子Ｐ１から出力される信号Ｖａ’の電圧レベルが、図１のドライバ・コンパレータ回路４００の入出力端子Ｐ１から出力される信号Ｖａの電圧レベルと等しいことである。

　第１条件から式（１）を、第２条件から式（２）が導かれる。
　Ｒａ＝Ｒａ’／／（Ｒｂ＋Ｒｃ）　　…（１）
　Ｖａ’＝Ｖａ＝Ｖｄ　　　　　　　　…（２）

　ここで「／／」は、並列抵抗の合成抵抗値を意味する。つまり、「／／」は、
　Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）
なる演算子と捉えることができる。

　式（１）を変形すると式（３）を得る。また、図４（ｂ）から式（４）を得る。式（４）に式（２）を適用すると式（５）を得る。

　式（５）を変形すると、式（６）を得る。式（６）を満たすようにドライバアンプＤＲＶ１の出力電圧Ｖｄ’を決めれば、図３のドライバ・コンパレータ回路１００と図１のドライバ・コンパレータ回路４００は等価となる。

　続いて、レベルコンパレータＣＭＰ１のしきい値電圧ＶＯＨ’について検討する。図５（ａ）、（ｂ）はそれぞれ、図１のドライバ・コンパレータ回路４００および図３のドライバ・コンパレータ回路１００の電圧比較に関連する回路素子を抜き出した回路図である。

　図５（ｂ）から式（７）を得る。

　また図５（ａ）においては、式（８）が成り立つ。
　Ｖａ＞ＶＯＨのとき、ＳＨ＝Ｌｏ
　Ｖａ＜ＶＯＨのとき、ＳＨ＝Ｈｉ　　　…（８）

　また図５（ｂ）においては、ＶｃとＶＯＨ’を比較しているので、式（９）が成り立つ。
　Ｖｃ＞ＶＯＨ’のとき、ＳＨ’＝Ｌｏ
　Ｖｃ＜ＶＯＨ’のとき、ＳＨ’＝Ｈｉ　　　…（９）

　したがって、しきい値電圧ＶＯＨ’を式（１０）を満たすように決めれば、図５（ａ）と図５（ｂ）の判定結果ＳＨ、ＳＨ’は一致することが保証される。

　以上の説明から、図５（ａ）、（ｂ）を等価とするためには、式（６）と式（１０）が成り立つようにＶｄ’、Ｒａ’、ＶＯＨ’を決めればよいことがわかる。

　続いて図３のドライバ・コンパレータ回路１００の保護動作を説明する。初期状態において、リセット信号ＲＳＴがアサートされ、第１フリップフロップ２８、第２フリップフロップ３０の出力信号ＯＶＨ、ＯＶＬはいずれもローレベルとなる。このとき保護信号ＮＯＶはハイレベル（ネゲート）され、保護スイッチＳＷ１はオン（導通）状態となる。

　レベルコンパレータＣＭＰ１の入力電圧Ｖｃが、
　ＶＣｍｉｎ＜Ｖｃ＜ＶＣｍａｘ
を満たすとき、つまり通常の動作範囲においては、ＰＣＨ、ＰＣＬ、ＯＶＨ、ＯＶＬはいずれもローレベルであるから、保護信号ＮＯＶはハイレベルを維持し続ける。

　もし入力電圧Ｖｃが、
　Ｖｃ＞ＶＣｍａｘ
を満たすとき、ＰＣＨがハイレベルとなり第１フリップフロップ２８がセットされ、ＯＶＨがハイレベルとなる。これを受けて保護信号ＮＯＶはローレベル（アサート）となり、保護スイッチＳＷ１がオフ状態となる。一旦保護信号ＮＯＶがアサートされると、次に解除信号ＲＳＴがアサートされるまで、保護スイッチＳＷ１は復帰しない。

　もし入力電圧Ｖｃが
　Ｖｃ＜ＶＣｍｉｎ
を満たすと、ＰＣＬがハイレベルとなり第２フリップフロップ３０がセットされ、ＯＶＬがハイレベルとなる。これを受けて保護信号ＮＯＶはローレベル（アサート）となり、保護スイッチＳＷ１がオフ状態となる。この場合も、次に解除信号ＲＳＴがアサートされるまで、保護スイッチＳＷ１は復帰しない。

　このようにして、図３のドライバ・コンパレータ回路１００によれば、レベルコンパレータＣＭＰ１の入力電圧Ｖｃを好適に制限することができる。

　また、式（７）からわかるように、アテネータ回路１２は、第１電圧Ｖｓに応じてレベルコンパレータＣＭＰ１の入力電圧（減衰電圧）Ｖｃをシフトさせることができる。したがって第１電圧Ｖｓに応じてシフト量を最適化することにより、レベルコンパレータＣＭＰ１を最も感度が高い電圧範囲で動作させることができ、高速判定が可能となる。

　本実施の形態に係るドライバ・コンパレータ回路１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
　図６は、第１の変形例に係るドライバ・コンパレータ回路１００ａの構成を示す回路図である。この変形例では、比較判定回路１０ａの電圧監視回路２２は、レベルコンパレータＣＭＰ１の入力電圧（減衰電圧）Ｖｃではなく、入出力端子Ｐ１の電位Ｖａ’を監視する。その他は図３と同様である。

　式（７）を変形すると、式（６－１）を得る。レベルコンパレータＣＭＰ１の許容入力電圧範囲はＶＣｍｉｎ～ＶＣｍａｘであるから、式（６－１）のＶｃを、ＶＣｍａｘ、ＶＣｍｉｎに置き換えれば式（６－２）を得る。

　式（６－２）で得られた上限電圧ＶＡｍａｘ、下限電圧ＶＡｍｉｎを、図６の電圧監視回路２２に設定すれば、図３と同様の機能を実現できる。

　図６のドライバ・コンパレータ回路１００ａによれば、電圧監視回路２２がインピーダンスの低いノード（たとえば５０Ω）に接続されるため、上限コンパレータ２４や下限コンパレータ２６の入力容量が、レベルコンパレータＣＭＰ１の応答性能に及ぼす影響を図３に比べて低減できる。

（第２の変形例）
　図７は、第２の変形例に係るドライバ・コンパレータ回路の比較判定回路１０ｂを示す回路図である。この変形例では、レベルコンパレータＣＭＰ１としてダイナミックコンパレータが利用される。

　レベルコンパレータＣＭＰ１は、制御信号（φ３）によって設定されるタイミングで、入力電圧Ｖｃの振幅レベルを判定し、ラッチする。

　レベルコンパレータＣＭＰ１は、入力ホールド部１１０、比較増幅部１２０、リセット部１３０、第１キャパシタＣ１～第４キャパシタＣ４を備える。

　正側入力端子ＴＰには入力電圧Ｖｃが入力され、負側入力端子ＴＮには、しきい値電圧ＶＯＨ’が入力される。
　電源端子５０（第１固定電圧端子）には、第１固定電圧として電源電圧Ｖｄｄが与えられており、接地端子５２（第２固定電圧端子）には、第２固定電圧として接地電圧ＶＧＮＤが与えられる。

　正側ラインＬＰには正側差動信号ＩＰ（入力ホールド部１１０によってホールドされた信号ＨＰ）が伝搬する。負側ラインＬＮには、負側差動信号ＩＮ（入力ホールド部１１０によってホールドされた信号ＨＮ）が伝搬する。

　比較増幅部１２０は、第１インバータ１２２、第２インバータ１２４、活性化スイッチ１２６を含む。比較増幅部１２０はダイナミックコンパレータ、あるいはセンスラッチなどと称される形式で構成される。

　第１インバータ１２２の入力端子は正側出力ラインＯＰと接続され、その出力端子は負側出力ラインＯＮと接続される。第１インバータ１２２は、トランジスタＰＭＯＳ、ＮＭＯＳ１、ＮＭＯＳ２を備える。第１インバータ１２２は、トランジスタＮＭＯＳ１のゲートに入力された信号を反転増幅し、トランジスタＮＭＯＳ１のドレイン（ＰＭＯＳのドレイン）から出力する。トランジスタＰＭＯＳとＮＭＯＳ２のゲートは共通に接続され、第２インバータ１２４の出力端子と接続されている。

　第２インバータ１２４は第１インバータ１２２と同様に構成され、第１インバータ１２２および第２インバータ１２４はクロスカップリングされている。
　具体的には、第２インバータ１２４の入力端子は負側出力ラインＯＮと接続され、その出力端子は正側出力ラインＯＰと接続される。第２インバータ１２４の一方の電源端子（ＰＭＯＳのソース）は、電源端子（第１固定電圧端子）５０と接続され、その他方の電源端子（ＮＭＯＳ２のソース）は第１インバータ１２２の他方の電源端子（ＮＭＯＳ２のソース）と共通に接続される。

　なお、インバータ１２２、１２４は、直列に接続されたＮＭＯＳとＰＭＯＳからなるＣＭＯＳ型インバータであってもよい。

　活性化スイッチ１２６は、共通接続された第１インバータ１２２、第２インバータ１２４の他方の電源端子（ＮＭＯＳ２のソース）に、電源電圧（第１固定電圧）Ｖｄｄまたは接地電圧（第２固定電圧）ＶＧＮＤを印加する。活性化スイッチ１２６の入力端子には第３制御信号φ３が入力される。

　第３制御信号φ３がネゲートされる間（ローレベル）、活性化スイッチ１２６の出力電圧は第１固定電圧（電源電圧Ｖｄｄ）となり、第１インバータ１２２および第２インバータ１２４は不活性化されている。
　第３制御信号φ３がアサートされると（ハイレベル）、活性化スイッチ１２６の出力電圧は第２固定電圧（接地電圧ＶＧＮＤ）となり、第１インバータ１２２および第２インバータ１２４が活性化される。

　第１キャパシタＣ１、第２キャパシタＣ２はそれぞれ、正側出力ラインＯＰ、負側出力ラインＯＮに接続される。第１キャパシタＣ１、第２キャパシタＣ２は、ＭＩＭ（Metal Insulator Metal）容量を用いて明示的に形成してもよいが、その容量値が適切である場合には寄生容量（トランジスタのゲート容量や配線の容量）を利用してもよい。また、図７において、第１キャパシタＣ１、第２キャパシタＣ２は正側出力ラインＯＰ、負側出力ラインＯＮと対接地間に設けられるが、それに代えて、正側出力ラインＯＰと負側出力ラインＯＮの間を単一のキャパシタでカップリングしてもよい。

　入力ホールド部１１０は、比較増幅部１２０の前段に設けられる。入力ホールド部１１０は、比較増幅部１２０の入力端子と、正側入力端子ＴＰ、負側入力端子ＴＮを電気的に切り離す機能を有する。入力ホールド部１１０は、第１制御信号φ１が指示するタイミングで差動信号ＩＰ／ＩＮをホールドする。そして、第２制御信号φ２が指定するタイミングで、ホールドした差動信号ＨＮ／ＨＰを後段の比較増幅部１２０へと出力する。

　入力ホールド部１１０は、第１正側スイッチＳＷ１ｐ、第２正側スイッチＳＷ２ｐ、第１負側スイッチＳＷ１ｎ、第２負側スイッチＳＷ２ｎ、第３キャパシタＣ３、第４キャパシタＣ４を含む。

　第１正側スイッチＳＷ１ｐ、第２正側スイッチＳＷ２ｐは、正側入力端子ＴＰと正側ラインＬＰの間に直列に設けられる。第３キャパシタＣ３は、第１正側スイッチＳＷ１ｐと第２正側スイッチＳＷ２ｐ間の経路と、接地間をカップリングする。第１正側スイッチＳＷ１ｐは第１制御信号φ１がアサートされる（ハイレベル）ときオン、第２正側スイッチＳＷ２ｐは第２制御信号φ２がアサートされる（ハイレベル）ときオンする。第１正側スイッチＳＷ１ｐをオン、第２正側スイッチＳＷ２ｐをオフした状態では、第３キャパシタＣ３の電位（正側ホールド信号ＨＰ）は正側差動信号ＩＰに追従する。あるタイミングで制御信号φ１をネゲート（ローレベル）とすると、第１正側スイッチＳＷ１ｐがオフし、第３キャパシタＣ３にそのタイミングでの正側差動信号ＩＰがホールドされる。第２制御信号φ２をアサートし、第２正側スイッチＳＷ２ｐをオンすると、ホールドした正側ホールド信号ＨＰが正側ラインＬＰへと供給される。

　第１負側スイッチＳＷ１ｎ、第２負側スイッチＳＷ２ｎ、第４キャパシタＣ４も同様に接続され、負側差動信号ＩＮをホールドする。

　第１キャパシタＣ１、第２キャパシタＣ２と同様、第３キャパシタＣ３、第４キャパシタＣ４はＭＩＭ容量であってもよいし、寄生容量であってもよい。また第３キャパシタＣ３、第４キャパシタＣ４を設ける代わりに、正側ホールド信号ＨＰが生ずるラインと負側ホールド信号ＨＮが生ずるラインの間を、単一のキャパシタでカップリングしてもよい。

　リセット部１３０は、正側出力信号ＯＰと負側出力信号ＯＮを第１固定電圧（電源電圧Ｖｄｄ）に初期化するために設けられている。具体的には、リセット部１３０は、第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２を含む。第１リセットスイッチＳＷｒ１は、正側出力ラインＯＰと電源端子５０（第１固定電圧端子）の間に設けられる。第２リセットスイッチＳＷｒ２は、負側出力ラインＯＮと電源端子５０の間に設けられる。第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２は、第４制御信号φ４がアサート（ハイレベル）されるとオン、ネゲート（ローレベル）されるとオフとなる。第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２をオンすると、正側出力信号ＯＰ、負側出力信号ＯＮの電位が速やかに第１固定電圧（電源電圧Ｖｄｄ）にリセットされる。

　なお、第１リセットスイッチＳＷｒ１、第２リセットスイッチＳＷｒ２をオンせずとも、正側出力信号ＯＰおよび負側出力信号ＯＮは、比較増幅部１２０を構成するトランジスタによって、弱くではあるが電源電圧Ｖｄｄに引っ張られている。したがって、レベルコンパレータＣＭＰ１を低速で動作させる場合には、リセット部１３０を省略することができる。

　ＡＮＤゲート３４は、第１制御信号φ１と保護信号ＮＯＶの論理積を生成する。第１スイッチＳＷ１ｐ、ＳＷ１ｎは、ＡＮＤゲート３４の出力信号に応じて制御される。第１スイッチＳＷ１ｐ、ＳＷ１ｎは、図３の保護スイッチＳＷ１に対応する。

　図７の比較判定回路１０ｂのように、入力にスイッチＳＷ１ｐ、ＳＷ１ｎを有するダイナミックコンパレータを用いる場合、保護信号ＮＯＶに応じてこれらを制御することにより、レベルコンパレータＣＭＰ１を保護できる。
　図７のレベルコンパレータＣＭＰ１は、電源電圧と接地電圧を天地反転した構成も有効である。

（第３の変形例）
　図８は、第３の変形例に係るドライバ・コンパレータ回路１００ｃの構成を示す回路図である。
　図３の比較判定回路１０は、過電圧状態において、レベルコンパレータＣＭＰ１の入力電圧Ｖｃを遮断することによりレベルコンパレータＣＭＰ１を保護する。これに対して第３の変形例の比較判定回路１０ｃは、過電圧状態において入力電圧ＶｃをレベルシフトすることによりレベルコンパレータＣＭＰ１を保護する。

　図８のアテネータ回路１２ｃは、図３のアテネータ回路１２に加えて、第２電圧源ＶＳ２、第３電圧源ＶＳ３、第１スイッチＳＷ１１～第３スイッチＳＷ１３を備える。第１電圧源ＶＳ１～第３電圧源ＶＳ３はそれぞれ、電圧ＶＣＴ、ＶＰＨ、ＶＰＬを発生する。これらの電圧は、以下の関係式を満たす。
　ＶＰＨ＜ＶＣＴ＜ＶＰＬ
　電圧監視回路２２ｃによる監視結果に応じて、第１スイッチＳＷ１１～第３スイッチＳＷ１３のひとつが、選択的にオンとなる。

　電圧源ＶＳ１～ＶＳ３およびスイッチＳＷ１１～ＳＷ１３を含むブロックは、可変電圧源４０とみなすことができる。第２抵抗Ｒ２の第２端子に印加する電圧を切りかえ可能であれば別の構成でもよい。

　電圧監視回路２２ｃは、図３の電圧監視回路２２に加えて、ＯＲゲート３６、３８を備える。第１フリップフロップ２８は、ＰＣＬがアサートされるとリセットされ、第２フリップフロップ３０はＰＣＨがアサートされるとリセットされる。

　通常状態において第１スイッチＳＷ１１がオンである。

　Ｖｃ＞ＶＣｍａｘとなると、ＰＣＨがアサートされ、第２スイッチＳＷ１２がオンするとともにに第１スイッチＳＷ１１がオフする。その結果、Ｖｓ＝ＶＰＨとなり、式（７）に従って、レベルコンパレータＣＭＰ１の入力電圧Ｖｃは低電圧側にシフトされる。シフト後の入力電圧Ｖｃ’が、Ｖｃ’＜ＶＣｍａｘを満たすように、ＶＰＨの値が設定される。

　Ｖｃ＜ＶＣｍｉｎとなると、ＰＣＬがアサートされ、第３スイッチＳＷ１３がオンするとともにに第１スイッチＳＷ１１がオフする。その結果、Ｖｓ＝ＶＰＬとなり、式（７）に従って、レベルコンパレータＣＭＰ１の入力電圧Ｖｃは高電圧側にシフトされる。シフト後の入力電圧Ｖｃ’が、Ｖｃ’＞ＶＣｍｉｎを満たすように、ＶＰＬの値が設定される。

　図９は、図８の可変電圧源４０の別の構成例を示す回路図である。レジスタ（ラッチ）４２、４４、４６にはそれぞれ、電圧ＶＣＴ、ＶＰＨ、ＶＰＬに応じたＬ（Ｌは自然数）ビットのデジタルデータＤＣＴ、ＤＰＨ、ＤＰＬが保持される。
　信号ＮＯＶ、ＯＶＨ、ＯＶＬは相補的にアサートされる。したがって、Ｒ－２Ｒ終端回路６０には、制御データＤＣＴ、ＤＰＨ、ＤＰＬのいずれかが入力される。

　Ｒ－２Ｒ終端回路６０は、たとえば（Ｌ＋１）段のＲ－２Ｒ型ネットワークおよび、各段の抵抗２Ｒの一端に電圧を与える（Ｌ＋１）個のバッファと、を含む。各バッファには、出力端子に近いものから順に、デジタルデータの上位Ｌビットが割り当てられており、出力端子から最も遠いバッファには、固定電位（たとえば接地電位）が入力されている。

　２Ｒ＝Ｒｃとすれば、可変電圧源４０は、出力インピーダンスがＲｃの電圧源とみなすことができ、図８の可変電圧源４０と等価になる。

　図９の可変電圧源４０によれば、デジタルデータＤＣＴ、ＤＰＨ、ＤＰＬの各ビットの値に応じて、各電圧ＶＣＴ、ＶＰＨ、ＶＰＬを好適に制御できる。

（第４の変形例）
　図１０は、第４の変形例に係るドライバ・コンパレータ回路１００ｄの構成を示すブロック図である。図１０においては、入出力端子Ｐ１に対してＮ個（Ｎは２以上の整数）の比較判定回路１０＿１～１０＿Ｎが並列に接続されている。各比較判定回路１０において、第１抵抗Ｒ１の抵抗値は、Ｎ・Ｒｂであり、第２抵抗Ｒ２の抵抗値はＮ・Ｒｃであることが望ましい。この場合、上述の式（３）をそのまま適用できる。

　図１０のドライバ・コンパレータ回路１００ｄにおいては、ｉ番目（１≦ｉ≦Ｎ）の比較判定回路１０＿ｉにおいて、上述の式（６）、（１０）、（６－２）をそれぞれ、以下の式（６’）、（１０’）、（６－２’）に置き換えればよい。

　図１０のドライバ・コンパレータ回路１００ｄによれば、第２デバイス１０２から出力された信号の振幅を、複数の異なるしきい値電圧と比較することができる。

　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…ドライバ・コンパレータ回路、１０２…第２デバイス、１０４…伝送線路、Ｐ１…入出力端子、１０…比較判定回路、１２…アテネータ回路、２０…保護回路、２２…電圧監視回路、２４…上限コンパレータ、２６…下限コンパレータ、２８…第１フリップフロップ、３０…第２フリップフロップ、３２…ＮＯＲゲート、ＳＷ１…保護スイッチ、ＣＭＰ１…レベルコンパレータ、ＤＲＶ１…ドライバアンプ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗。

　本発明は試験装置に利用できる。

Claims

　通信相手のデバイスから伝送線路を介して受けた信号のレベルを判定する比較判定回路であって、
　前記伝送線路に接続される入出力端子と、
　前記入出力端子の電圧を減衰させ、減衰電圧を発生するアテネータ回路と、
　前記減衰電圧を所定のしきい値電圧と比較し、比較結果に応じたレベル判定信号を生成するレベルコンパレータと、
　を備えることを特徴とする比較判定回路。
　前記アテネータ回路は、
　その第１端子が前記入出力端子と接続された第１抵抗と、
　その第１端子が前記第１抵抗の第２端子に接続され、その第２端子に第１電圧が印加された第２抵抗と、
　を含み、前記第１、第２抵抗の接続点に生ずる電圧を前記減衰電圧として出力することを特徴とする請求項１に記載の比較判定回路。
　前記入出力端子の電圧または前記減衰電圧を監視し、監視対象の電圧が所定の電圧範囲から逸脱するとき、前記レベルコンパレータに入力される前記減衰電圧を強制的に遮断もしくは変化せしめる保護回路をさらに備えることを特徴とする請求項１に記載の比較判定回路。
　前記保護回路は、
　前記減衰電圧が所定の電圧範囲から逸脱するときアサートされる保護信号を生成する電圧監視回路と、
　前記アテネータ回路から前記レベルコンパレータの経路上に設けられ、前記保護信号がネゲートされると導通状態、アサートされると遮断状態となる保護スイッチと、
　を含むことを特徴とする請求項３に記載の比較判定回路。
　前記保護回路は、
　前記入出力端子の電圧が所定の電圧範囲から逸脱するときアサートされる保護信号を生成する電圧監視回路と、
　前記アテネータ回路から前記レベルコンパレータの経路上に設けられ、前記保護信号がネゲートされると導通状態、アサートされると遮断状態となる保護スイッチと、
　を含むことを特徴とする請求項３に記載の比較判定回路。
　前記入出力端子の電圧または前記減衰電圧を監視し、監視対象の電圧が所定の電圧範囲から逸脱するときアサートされる保護信号を生成する電圧監視回路をさらに備え、
　前記レベルコンパレータは、その入力部に、前記減衰電圧および前記しきい値電圧をホールドするための入力スイッチを備えたダイナミックコンパレータであり、
　前記入力スイッチは、前記保護信号がネゲートされると導通状態、アサートされると遮断状態となることを特徴とする請求項１または２に記載の比較判定回路。
　前記入出力端子の電圧または前記減衰電圧を監視し、監視対象の電圧が属する電圧範囲を示す保護信号を生成する電圧監視回路と、
　前記第２抵抗の前記第２端子に第１電圧を印加する電圧源と、
　をさらに備え、前記電圧源は、前記保護信号に応じて前記第１電圧の値を変化させることを特徴とする請求項１または２に記載の比較判定回路。
　前記電圧監視回路は解除信号を受け、当該解除信号がアサートされると、前記保護信号をネゲートするよう構成されることを特徴とする請求項４から６のいずれかに記載の比較判定回路。
　前記通信相手のデバイスに対し前記伝送線路を介して送信すべき信号を生成するドライバと、
　前記ドライバの出力端子と前記入出力端子の間に設けられた第３抵抗と、
　をさらに備えることを特徴とする請求項１から８のいずれかに記載の比較判定回路。
　被試験デバイスとの間で伝送線路を介して信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
　前記被試験デバイスを通信相手とする請求項９に記載の比較判定回路を備えることを特徴とする試験装置。